CN116387318A - 薄膜晶体管阵列基板 - Google Patents

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Abstract

提供了一种薄膜晶体管阵列基板，其包括：具有多个子像素区域的基板，在多个子像素区域中，栅极线、数据线和电力线形成为彼此交叉；在多个子像素区域中的任一个中设置在基板上的第一屏蔽层；设置在第一屏蔽层上的第一缓冲层；设置在第一缓冲层上以与第一屏蔽层交叠的第二屏蔽层；设置在第二屏蔽层上的第二缓冲层；以及设置在第二缓冲层上与第一屏蔽层和第二屏蔽层交叠的区域中的薄膜晶体管。

Description

薄膜晶体管阵列基板
相关申请的交叉引用
本申请要求于2021年12月30日提交的第10-2021-0193045号韩国专利申请的权益，其通过引用被并入于此，如同在本文中完全阐述一样。
技术领域
本公开内容涉及薄膜晶体管阵列基板。
背景技术
随着信息时代的发展，对用于显示图像的显示装置的需求以各种形式增加。因此，最近已经使用了诸如液晶显示(LCD)装置、等离子体显示面板(PDP)装置和电致发光显示(ELD)装置的各种类型的显示装置。电致发光显示(ELD)装置可以包括有机发光显示(OLED)装置和量子点发光显示(QELD)装置。
在显示装置中，电致发光显示装置为自发光型，并且具有视角和对比度优于液晶显示(LCD)装置的视角和对比度的优点。此外，由于电致发光显示装置不需要单独的背光，因此有利的是电致发光显示装置能够薄且重量轻并且具有低功耗。此外，电致发光显示装置具有如下优点：它可以在直流低电压下被驱动、具有快速的响应速度、以及特别是具有低的制造成本。
同时，在相关技术的结构中，屏蔽层形成在薄膜晶体管下方，使得入射在薄膜晶体管上的光可以被吸收，以避免漏电流。在这种情况下，屏蔽层可以由金属材料形成并用作附加栅电极，使得可以使用双栅结构。因此，与具有单个栅电极的薄膜晶体管相比，操作电流可以增加。
此时，可以避免用作栅电极的屏蔽层与数据线之间的接触缺陷，并且可以设置用于覆盖屏蔽层和数据线的绝缘层以形成平坦基板。然而，出现了如下问题：由于屏蔽层与数据线之间设置的绝缘层中出现寄生电容，出现了串扰。
发明内容
鉴于上述问题形成了本公开内容，并且本公开内容的目的是提供一种包括电连接至薄膜晶体管的多个屏蔽层以改善薄膜晶体管的特性并防止串扰发生的薄膜晶体管阵列基板。
除了以上提到的本公开内容的目的之外，本领域技术人员将从本公开内容的以下描述中清楚地理解本公开内容的其他目的和特征。
根据本公开内容的一个方面，上述及其他目的可以通过提供一种薄膜晶体管阵列基板来实现，所述薄膜晶体管阵列基板包括：具有多个子像素区域的基板，在多个子像素区域中，栅极线、数据线和电力线形成为彼此交叉；在多个子像素区域中的任一个中设置在基板上的第一屏蔽层；设置在第一屏蔽层上的第一缓冲层；设置在第一缓冲层上以与第一屏蔽层交叠的第二屏蔽层；设置在第二屏蔽层上的第二缓冲层；以及设置在第二缓冲层上与第一屏蔽层和第二屏蔽层交叠的区域中的薄膜晶体管。
根据本公开内容的一个方面，上述及其他目的可以通过提供一种薄膜晶体管阵列基板来实现，所述薄膜晶体管阵列基板包括：基板；薄膜晶体管，其包括栅电极、源电极和漏电极；第一屏蔽层，其设置在所述基板上并且电连接至所述源电极；第一缓冲层，其设置在所述第一屏蔽层上；以及第二屏蔽层，其设置在所述第一缓冲层上并且电连接至所述栅电极。
附图说明
通过以下结合附图进行的详细描述，可以更清楚地理解本公开内容的上述及其他目的、特征和其他优点，在附图中：
图1是示出根据本公开内容的一个实施方式的薄膜晶体管阵列基板的一个子像素的平面视图；
图2是沿图1的线A-A'截取的截面视图，示出了根据一个实施方式的薄膜晶体管阵列基板；
图3是沿图1的线B-B'截取的截面视图，示出了根据一个实施方式的薄膜晶体管阵列基板；
图4是沿图1的线C-C'截取的截面视图，示出了根据一个实施方式的薄膜晶体管阵列基板；以及
图5是沿图1的线C-C'截取的截面视图，示出了根据另一实施方式的薄膜晶体管阵列基板。
具体实施方式
本公开内容及其实现方法的优点和特征将通过以下参照附图描述的实施方式来阐明。然而，本公开内容可以以不同的形式实施，并且不应被解释为限于本文中阐述的实施方式。相反，提供这些实施方式使得本公开内容将是彻底和完整的，并将本公开内容的范围完全传达给本领域技术人员。此外，本公开内容仅由权利要求的范围限定。
用于描述本公开内容的实施方式的附图中公开的形状、尺寸、比率、角度和数量仅是示例，并且因此，本公开内容不限于所示细节。在整个说明书中，相同的附图标记指代相同的元素。在以下描述中，当相关已知功能或配置的详细描述被确定为不必要地模糊了本公开内容的要点时，将省略该详细描述。在使用本公开内容中描述的“包括”、“具有”和“包含”的情况下，可以添加其他部分，除非使用“仅～”。单数形式的术语可以包括复数形式，除非有相反的说明。
在解释元素时，该元素被解释为包括误差范围，尽管没有明确的描述。
在描述位置关系时，例如，当位置关系被描述为“在～上”、“在～上方”、“在～下方”和“在～旁边”时，一个或更多个部分可以布置在两个其他部分之间，除非使用“正好”或“直接”。
在描述时间关系时，例如，当时间顺序被描述为“在～之后”、“随后～”、“接下来～”和“在～之前”时，可以包括不连续的情况，除非使用“正好”或“直接”。
将理解，尽管可以在本文中使用术语“第一”、“第二”等来描述各种元素，但是这些元素不应被这些术语所限制。这些术语仅用于区分一个元素与另一个元素。例如，在不脱离本公开内容的范围的情况下，第一元素可以被称为第二元素，并且类似地，第二元素可以被称为第一元素。
如本领域技术人员可以充分理解的，本公开内容的各种实施方式的特征可以部分或全部相互耦合或组合，并且可以相互进行各种互操作并在技术上被驱动。本公开内容的实施方式可以彼此独立地实施，或者可以以相互依赖的关系一起实施。
在下文中，将参照附图描述本公开内容的优选实施方式。
图1是示出根据本公开内容的一个实施方式的薄膜晶体管阵列基板的一个子像素的平面视图。
参照图1，根据本公开内容的一个实施方式的薄膜晶体管阵列基板可以包括基板100、电力线VL、栅极线GL、数据线DL、驱动薄膜晶体管DTr、开关薄膜晶体管STr、第一屏蔽层210、第二屏蔽层230和像素电极700。
基板100可以由玻璃或塑料制成，但不限于此。基板100可以由诸如硅晶片的半导体材料制成。
由沿一个方向布置的栅极线GL、布置成垂直于栅极线GL的数据线DL和布置成平行于数据线DL的电力线VL限定的多个子像素区域设置在基板100上。图1示出了一个子像素区域的一部分。
第一屏蔽层210可以设置在基板100上，并且可以形成在由栅极线GL、数据线DL和电力线VL围绕的区域中。由于第一屏蔽层210没有连接至诸如栅极线GL、数据线DL和电力线VL的信号线，因此第一屏蔽层210可以不执行向其他元件供应电压的功能。
为了防止驱动薄膜晶体管DTr和开关薄膜晶体管STr的半导体层310和410受外部光影响，第一屏蔽层210可以形成在与驱动薄膜晶体管DTr和开关薄膜晶体管STr的半导体层310和410交叠的区域中。另外，第一屏蔽层210的面积可以大于半导体层310和410中的每一个的面积。
第一屏蔽层210可以包括能够屏蔽光的导电材料。例如，第一屏蔽层210可以由诸如铝(Al)、银(Ag)、铜(Cu)、钼(Mo)、钛(Ti)、钨(W)或铬(Cr)或它们的合金的不透明金属材料制成。此外，尽管第一屏蔽层210被示为单层，但是第一屏蔽层210可以由多层形成。例如，第一屏蔽层210可以由双层形成，并且双层可以包括下层和上层，下层和上层包括它们各自的彼此不同的材料。在这种情况下，下层可以由钼钛合金(MoTi)制成，并且上层可以由铜(Cu)制成，但是本公开内容不限于此。
第二屏蔽层230可以设置在第一屏蔽层210上，并且可以形成在由栅极线GL、数据线DL和电力线VL围绕的区域中。由于第二屏蔽层230没有连接至诸如栅极线GL、数据线DL和电力线VL的信号线，因此第二屏蔽层230可以不执行向其他元件供应电压的功能。
第二屏蔽层230可以形成在与驱动薄膜晶体管DTr和开关薄膜晶体管STr的半导体层310和410交叠的区域中。另外，第二屏蔽层230的面积可以大于第一屏蔽层210的面积。因此，如图1所示，第二屏蔽层230可以形成为围绕第一屏蔽层210的外侧。参照图2，第二屏蔽层230可以覆盖第一屏蔽层210的两侧。
为了与第一屏蔽层210一起更有效地屏蔽外部光，第二屏蔽层230可以包括能够屏蔽光的导电材料。例如，第二屏蔽层230可以由诸如铝(Al)、银(Ag)、铜(Cu)、钼(Mo)、钛(Ti)、钨(W)或铬(Cr)或它们的合金的金属材料制成。此外，尽管第二屏蔽层230被示为单层，但是第二屏蔽层230可以由多层形成。例如，第二屏蔽层230可以由双层形成，并且双层可以包括下层和上层，下层和上层包括它们各自的彼此不同的材料。因此，第二屏蔽层230可以更有效地屏蔽驱动薄膜晶体管DTr和开关薄膜晶体管STr的半导体层310和410免受外部光的影响。
此外，第二屏蔽层230可以由与第一屏蔽层210的材料相同的材料制成，但不限于此。第二屏蔽层230可以由与第一屏蔽层210的材料不同的材料制成。例如，第二屏蔽层230可以包括诸如铟锡氧化物(ITO)的透明导电材料。可替选地，第二屏蔽层230可以包括与第一屏蔽层210的不透明金属材料不同的不透明金属材料。当第二屏蔽层230包括透明导电材料时，由于第二屏蔽层230电连接至驱动薄膜晶体管DTr的栅电极330，因此本公开内容的驱动薄膜晶体管DTr可以公开双栅电极结构。另外，第二屏蔽层230可以用于屏蔽在电力线VL与第一屏蔽层210之间产生的寄生电容器，因为第二屏蔽层230形成为围绕电力线VL。当第二屏蔽层230包括不透明金属材料时，除了上述功能之外，第二屏蔽层230还可以用于屏蔽光。
开关薄膜晶体管STr布设在栅极线GL和数据线DL相互交叉的区域中，并且设置在第二屏蔽层230上。开关薄膜晶体管STr可以用作用于向子像素施加信号的开关元件。
开关薄膜晶体管STr可以包括半导体层410、栅电极430、源电极441和漏电极442。开关薄膜晶体管STr可以连接至栅极线GL和数据线DL。例如，开关薄膜晶体管STr的栅电极430可以连接至栅极线GL，并且开关薄膜晶体管STr的源电极441可以连接至数据线DL。
开关薄膜晶体管STr的半导体层410的一侧可以通过接触孔连接至开关薄膜晶体管STr的源电极441，并且半导体层410的另一侧可以通过接触孔连接至开关薄膜晶体管STr的漏电极442。
可以通过通过栅极线GL供应的扫描信号使开关薄膜晶体管STr导通或断开。因此，当通过数据线DL供应数据电压时，开关薄膜晶体管STr可以通过扫描信号控制将数据电压施加至子像素。
驱动薄膜晶体管DTr设置在第二屏蔽层230上，并且用于基于开关薄膜晶体管施加的信号驱动子像素。参照图1，驱动薄膜晶体管DTr的栅电极330可以通过接触孔连接至开关薄膜晶体管STr的漏电极442。另外，驱动薄膜晶体管DTr的源电极341可以连接至电力线VL，并且驱动薄膜晶体管DTr的漏电极342可以通过接触孔连接至像素电极700。
驱动薄膜晶体管DTr的半导体层310的一侧可以通过接触孔连接至驱动薄膜晶体管DTr的源电极341，并且驱动薄膜晶体管DTr的半导体层310的另一侧可以通过接触孔连接至驱动薄膜晶体管DTr的漏电极342。
图2是沿图1的线A-A'截取的截面视图，示出了根据一个实施方式的薄膜晶体管阵列基板，更具体地示出了驱动薄膜晶体管DTr的截面。
参照图2，根据本公开内容的一个实施方式的薄膜晶体管阵列基板可以包括基板100、第一屏蔽层210、第一缓冲层220、第二屏蔽层230、第二缓冲层240、驱动薄膜晶体管DTr和像素电极700。
基板100可以由玻璃或塑料制成，但不限于此。基板100可以由诸如硅晶片的半导体材料制成。
第一屏蔽层210可以设置在基板100上，并且可以由能够屏蔽光的导电材料制成。例如，第一屏蔽层210可以由诸如铝(Al)、银(Ag)、铜(Cu)、钼(Mo)、钛(Ti)、钨(W)或铬(Cr)或它们的合金的金属材料制成。此外，尽管第一屏蔽层210被示为单层，但是第一屏蔽层210可以由多层形成。例如，第一屏蔽层210可以由双层形成，并且双层可以包括下层和上层，下层和上层包括它们各自的彼此不同的材料。在这种情况下，下层可以由钼钛合金(MoTi)制成，并且上层可以由铜(Cu)制成，但是本公开内容不限于此。
第一缓冲层220设置在第一屏蔽层210上。第一缓冲层220可以由硅氮化物(SiNx)或硅氧化物(SiOx)的单层形成，或者由硅氮化物(SiNx)和硅氧化物(SiOx)的多层形成。第一缓冲层220可以使第一屏蔽层210绝缘，并且可以改善形成在其上的层与基板100之间的粘附。
第二屏蔽层230可以设置在第一缓冲层220上，并且可以包括能够屏蔽光的导电材料。例如，第二屏蔽层230可以由诸如铝(Al)、银(Ag)、铜(Cu)、钼(Mo)、钛(Ti)、钨(W)或铬(Cr)或它们的合金的不透明金属材料制成。可替选地，第二屏蔽层230可以由透明金属材料制成。例如，第二屏蔽层230可以由铟锡氧化物(ITO)制成。
第二缓冲层240设置在第二屏蔽层230上。第二缓冲层240可以由硅氮化物(SiNx)或硅氧化物(SiOx)的单层形成，或者由硅氮化物(SiNx)和硅氧化物(SiOx)的多层形成。第二缓冲层240可以由与第一缓冲层220的材料相同的材料制成。第二缓冲层240可以使第二屏蔽层230绝缘，并且可以改善形成在其上的层与基板100之间的粘附。
驱动薄膜晶体管DTr可以设置在第二缓冲层240上，并且可以布设在与第一屏蔽层210和第二屏蔽层230交叠的位置处。驱动薄膜晶体管DTr可以包括半导体层310、栅绝缘层320、栅电极330、源电极341和漏电极342。
驱动薄膜晶体管DTr的半导体层310设置在第二缓冲层240上。半导体层310可以包括多晶硅半导体或氧化物半导体。当半导体层310包括氧化物半导体时，半导体层310可以包括铟镓锌氧化物(IGZO)、铟锌氧化物(IZO)、铟镓锡氧化物(IGTO)或铟镓氧化物(IGO)中的至少一种。
驱动薄膜晶体管DTr的栅绝缘层320可以设置在半导体层310上，以使栅电极330与半导体层310绝缘。驱动薄膜晶体管DTr的栅绝缘层320可以由硅氮化物(SiNx)或硅氧化物(SiOx)的单层形成，或者由硅氮化物(SiNx)和硅氧化物(SiOx)的多层形成。
驱动薄膜晶体管DTr的栅电极330设置在栅绝缘层320上。栅电极330可以形成在栅绝缘层320上，以与半导体层310的沟道区域交叠。
在驱动薄膜晶体管DTr的栅绝缘层320和栅电极330上设置层间绝缘层500。层间绝缘层500可以由诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂的有机绝缘材料形成。
可以在驱动薄膜晶体管DTr的栅绝缘层320和层间绝缘层500中形成用于暴露驱动薄膜晶体管DTr的半导体层310的接触孔。
驱动薄膜晶体管DTr的源电极341和漏电极342设置在层间绝缘层500上，同时彼此面对。此外，驱动薄膜晶体管DTr的源电极341和漏电极342中的每一个可以通过形成在栅绝缘层320和层间绝缘层500中的接触孔连接至半导体层310。
可以形成穿过第一缓冲层220、第二屏蔽层230、第二缓冲层240和层间绝缘层500的第一接触孔H1，以暴露第一屏蔽层210。驱动薄膜晶体管DTr的源电极341可以在形成第一接触孔H1的方向上延伸，并且可以通过第一接触孔H1电连接至第一屏蔽层210。第一接触孔H1的下表面暴露第一屏蔽层210，并且第一接触孔H1的内侧包括第一缓冲层220、第二缓冲层240和层间绝缘层500的侧面。也就是说，第二缓冲层240可以形成为覆盖位于与第一接触孔H1相邻的区域中的第二屏蔽层230的侧面，以使第二屏蔽层230与驱动薄膜晶体管DTr的源电极341绝缘。
因此，第一屏蔽层210可以形成在驱动薄膜晶体管DTr下方，使得第一屏蔽层210可以防止外部光影响驱动薄膜晶体管DTr的半导体层310，从而可以提高驱动薄膜晶体管DTr的可靠性。另外，第一屏蔽层210可以与驱动薄膜晶体管DTr的源电极341连接，使得由导电材料制成的第一屏蔽层210可以电稳定，从而可以防止第一屏蔽层210干扰驱动薄膜晶体管DTr的半导体层310的正常操作。
在层间绝缘层500上设置平坦化层600。平坦化层600可以补偿由于驱动薄膜晶体管DTr和接触孔导致的台阶差。平坦化层600可以由无机绝缘材料或有机绝缘材料制成。可替选地，平坦化层600可以形成为由有机绝缘材料制成的层和由无机绝缘材料制成的层堆叠。
像素电极700可以设置在平坦化层600上，并且可以通过平坦化层600中形成的接触孔连接至漏电极342。
图3是沿图1的线B-B'截取的截面视图，示出了根据一个实施方式的薄膜晶体管阵列基板，更具体地示出了驱动薄膜晶体管DTr的截面。
根据图3的薄膜晶体管阵列基板可以包括与根据图1和图2的薄膜晶体管阵列基板的基板100、第一屏蔽层210、第一缓冲层220、第二屏蔽层230和第二缓冲层240相同的元件。
驱动薄膜晶体管DTr可以设置在第二缓冲层240上，并且可以布设在与第一屏蔽层210和第二屏蔽层230交叠的位置处。驱动薄膜晶体管DTr的半导体层310、栅绝缘层320和栅电极330在图3中示出，并且图3的驱动薄膜晶体管DTr可以包括与根据图1和图2的驱动薄膜晶体管DTr的元件相同的元件。
可以形成穿过第二缓冲层240的第二接触孔H2以暴露第二屏蔽层230。第二接触孔H2的下表面暴露第二屏蔽层230，并且第二接触孔H2的内侧可以包括第二缓冲层240的侧面。驱动薄膜晶体管DTr的栅电极330可以在形成第二接触孔H2的方向上延伸，并且可以通过第二接触孔H2电连接至第二屏蔽层230。
当第二屏蔽层230包括能够屏蔽光的导电材料时，第二屏蔽层230形成在驱动薄膜晶体管DTr下方，从而第二屏蔽层230可以与第一屏蔽层210一起更有效地防止外部光影响驱动薄膜晶体管DTr的半导体层310。因此，可以进一步提高驱动薄膜晶体管DTr的可靠性。另外，第二屏蔽层230可以与驱动薄膜晶体管DTr的栅电极330连接，使得由导电材料制成的第二屏蔽层230可以电稳定。因此，可以防止第二屏蔽层230干扰半导体层310的正常操作。
由于第二屏蔽层230电连接至驱动薄膜晶体管DTr的栅电极330，因此本公开内容的驱动薄膜晶体管DTr可以公开双栅电极结构。详细地，布设在驱动薄膜晶体管DTr的半导体层310下方的第二屏蔽层230可以用作下栅电极，而布设在驱动薄膜晶体管DTr的半导体层310上方的栅电极330可以用作上栅电极。
当驱动薄膜晶体管DTr具有双栅电极结构时，驱动薄膜晶体管DTr的半导体层310的沟道区域的所有上部和下部可以被电控制。因此，流经驱动薄膜晶体管DTr的半导体层310的漏电流可以被最小化，使得可以改善驱动薄膜晶体管DTr的电流特性，并且可以提高可靠性。尽管在本公开内容中双栅电极结构被应用于驱动薄膜晶体管DTr，但是双栅电极结构同样可以被应用于开关薄膜晶体管STr。
图4是沿图1的线C-C'截取的截面视图，示出了根据一个实施方式的薄膜晶体管阵列基板，更具体地示出了未设置薄膜晶体管的像素区域和电力线VL。
根据图4的薄膜晶体管阵列基板可以包括与根据图1和图2的薄膜晶体管阵列基板的基板100、第一屏蔽层210、第一缓冲层220、第二屏蔽层230和第二缓冲层240相同的元件。
第一缓冲层220可以形成为覆盖第一屏蔽层210的一端，并且第二屏蔽层230可以形成为覆盖第一缓冲层220的一端。第二缓冲层240可以暴露第二屏蔽层230的一部分，但是不限于此。第二缓冲层240可以形成为覆盖第二屏蔽层230的一端。
如上文参照图2和图3所描述的，第一屏蔽层210和第二屏蔽层230中的每一个可以电连接至驱动薄膜晶体管DTr的源电极341和栅电极330。此时，可以通过设置在第一屏蔽层210与第二屏蔽层230之间的第一缓冲层220形成存储电容器Cst。也就是说，第一屏蔽层210和第二屏蔽层230分别用作存储电容器Cst的下电极和上电极，并且第一缓冲层220可以用作存储电容器Cst的介电层。
在相关技术的单栅电极结构中，在薄膜晶体管的栅绝缘层上方和下方另外设置电极，以形成存储电容器。由于存储电容器的电容与电介质的厚度成反比，并且与电介质的面积成正比，因此可以减小电介质的厚度或者可以增加电介质的面积，以增加存储电容器的电容。然而，由于在调整栅绝缘层的厚度或面积方面存在限制，因此在增加存储电容器的电容方面存在限制。
另一方面，在本公开内容中，由于存储电容器Cst通过设置在驱动薄膜晶体管DTr下方的第一屏蔽层210、第一缓冲层220和第二屏蔽层230形成，因此存储电容器Cst的每个元件的尺寸可以比相关技术的结构更容易改变。详细地，由于第一屏蔽层210和第二屏蔽层230形成在驱动薄膜晶体管DTr下方，因此存储电容器Cst的上电极和下电极的面积可以比相关技术的面积增加得更多。此外，随着存储电容器Cst的上电极和下电极的面积增加，第一缓冲层220接触的面积也可以增加，从而存储电容器Cst的电介质的面积也可以增加。因此，由于存储电容器Cst的电容可以比相关技术的电容增加得更多，因此可以改善施加至像素的电压的维持特性。
电力线VL可以设置在基板100上，并且可以形成在与第一屏蔽层210相同的层上。电力线VL可以以与第一屏蔽层210的工艺相同的工艺形成。第二屏蔽层230可以形成在电力线VL上。参照图4和图5，第二屏蔽层230可以覆盖电力线VL的两侧和上表面。与仅形成电力线VL的结构不同，当第二屏蔽层230形成在电力线VL上时，可以更有效地减少在电力线VL与第一屏蔽层210之间产生的寄生电容器，从而可以进一步减少串扰。
参照图4和图5，绝缘材料可以仅布设在覆盖电力线VL的第二屏蔽层230的一侧与覆盖第一屏蔽层210的第二屏蔽层230的一侧之间。例如，如图4和图5所示，只有由有机材料制成的层间绝缘层500位于覆盖电力线VL的第二屏蔽层230的一侧和覆盖第一屏蔽层210的第二屏蔽层230的一侧彼此面对的区域中。
电力线VL的一部分可以被第二缓冲层240覆盖。例如，如图4所示，第二缓冲层240可以从电力线VL的两侧中不面对第一屏蔽层210的一侧延伸，并且可以形成为到达第二屏蔽层230的上表面。可替选地，如图5所示，第二缓冲层240可以不形成在电力线VL上。尽管未示出，但是栅极线GL和数据线DL的一部分可以被第二缓冲层240覆盖，或者尽管未示出，但是第二缓冲层240可以不形成在栅极线GL和数据线DL上。
同时，在相关技术的双栅电极结构中，形成覆盖诸如电力线或数据线的信号线和下栅电极二者的一个绝缘层。在这种情况下，绝缘层甚至可以形成在信号线与下栅电极之间的空间中，以形成寄生电容器Cp。也就是说，信号线和下栅电极可以用作寄生电容器Cp的下电极和上电极，并且绝缘层可以用作寄生电容器Cp的介电层。由于像素的总电容从存储电容器Cst的电容中排除了寄生电容器Cp的电容，因此当形成寄生电容器Cp时像素的效率可能降低。此外，由于寄生电容器Cp，漏电流可能在信号线与下栅电极之间流动，并且串扰可能一起发生。
另一方面，本公开内容的第一缓冲层220仅形成在布设第一屏蔽层210的区域上，并且第一缓冲层220不形成在电力线VL与用作驱动薄膜晶体管DTr的栅电极的第二屏蔽层230之间的区域中。也就是说，第一缓冲层220可以仅布设在与第一屏蔽层210交叠的区域中。因此，在沉积诸如硅氮化物(SiNx)或硅氧化物(SiOx)的绝缘材料以覆盖基板100的整个表面之后，可以去除在电力线VL和第二屏蔽层230之间沉积的绝缘材料以形成第二缓冲层240。因此，由于用作介电层的材料层没有形成在电力线VL与用作驱动薄膜晶体管DTr的栅电极的第二屏蔽层230之间，因此可能不会在电力线VL与第二屏蔽层230之间形成寄生电容器。因此，与相关技术的双栅电极结构不同，存储电容器Cst的电容可以被最大化，并且可以防止漏电流在电力线VL与用作驱动薄膜晶体管DTr的栅电极的第二屏蔽层230之间流动，从而可以防止串扰发生。
根据本公开内容，可以获得以下有益效果。
根据本公开内容，由于形成分别用作源电极和栅电极的第一屏蔽层和第二屏蔽层，因此可以改善薄膜晶体管的特性，并且可以防止信号线与薄膜晶体管之间发生串扰。
对本领域技术人员而言，将明显的是上述本公开内容不受上述实施方式和附图的限制，并且在不脱离本公开内容的精神或范围的情况下，可以在本公开内容中形成各种替代、修改和变型。因此，本公开内容的范围由所附权利要求限定，并且旨在从权利要求的含义、范围和等同概念得出的所有变型或修改都落入本公开内容的范围内。

Claims (15)

1.一种薄膜晶体管阵列基板，包括：
基板，其具有多个子像素区域，在所述多个子像素区域中，栅极线、数据线和电力线形成为彼此交叉；
第一屏蔽层，其在所述多个子像素区域中的任一个中设置在所述基板上；
第一缓冲层，其设置在所述第一屏蔽层上；
第二屏蔽层，其设置在所述第一缓冲层上以与所述第一屏蔽层交叠；
第二缓冲层，其设置在所述第二屏蔽层上；以及
薄膜晶体管，其设置在所述第二缓冲层上与所述第一屏蔽层和所述第二屏蔽层交叠的区域中。
2.根据权利要求1所述的薄膜晶体管阵列基板，其中，所述第一屏蔽层和所述第二屏蔽层由能够屏蔽光的导电材料制成。
3.根据权利要求1所述的薄膜晶体管阵列基板，其中，所述第二屏蔽层的面积大于所述第一屏蔽层的面积。
4.根据权利要求1所述的薄膜晶体管阵列基板，其中，所述第一缓冲层覆盖所述第一屏蔽层的与所述栅极线、所述数据线和所述电力线相邻的一端，并且
所述第二屏蔽层覆盖所述第一缓冲层的与所述栅极线、所述数据线和所述电力线相邻的一端。
5.根据权利要求1所述的薄膜晶体管阵列基板，其中，所述第二缓冲层形成在所述第二屏蔽层的上表面上，并且
所述第二缓冲层不形成在所述栅极线、所述数据线和所述电力线上。
6.根据权利要求1所述的薄膜晶体管阵列基板，其中，所述薄膜晶体管包括：
半导体层，其设置在所述第二缓冲层上；
栅绝缘层，其设置在所述半导体层上；
栅电极，其设置在所述栅绝缘层上；
连接至所述半导体层的一侧的源电极和连接至所述半导体层的另一侧的漏电极。
7.根据权利要求6所述的薄膜晶体管阵列基板，还包括暴露所述第一屏蔽层的第一接触孔，
其中，所述第一屏蔽层通过所述第一接触孔电连接至所述源电极。
8.根据权利要求7所述的薄膜晶体管阵列基板，其中，所述第一接触孔通过穿过所述第一缓冲层、所述第二屏蔽层和所述第二缓冲层形成，并且
所述第一接触孔的内侧包括所述第一缓冲层的侧面和所述第二缓冲层的侧面。
9.根据权利要求6所述的薄膜晶体管阵列基板，还包括暴露所述第二屏蔽层的第二接触孔，
其中，所述第二屏蔽层通过所述第二接触孔电连接至所述栅电极。
10.根据权利要求9所述的薄膜晶体管阵列基板，其中，所述第二接触孔通过穿过所述第二缓冲层形成，并且
所述第二接触孔的内侧包括所述第二缓冲层的侧面。
11.根据权利要求1所述的薄膜晶体管阵列基板，其中，所述第二屏蔽层形成在所述电力线上。
12.一种薄膜晶体管阵列基板，包括：
基板；
薄膜晶体管，其包括栅电极、源电极和漏电极；
第一屏蔽层，其设置在所述基板上并且电连接至所述源电极；
第一缓冲层，其设置在所述第一屏蔽层上；以及
第二屏蔽层，其设置在所述第一缓冲层上并且电连接至所述栅电极。
13.根据权利要求12所述的薄膜晶体管阵列基板，其中，所述薄膜晶体管阵列基板还包括第二缓冲层，其设置在所述第二屏蔽层上，并且所述薄膜晶体管设置在所述第二缓冲层上与所述第一屏蔽层和所述第二屏蔽层交叠的区域中。
14.根据权利要求13所述的薄膜晶体管阵列基板，其中，所述薄膜晶体管阵列基板还包括通过穿过所述第一缓冲层、所述第二屏蔽层和所述第二缓冲层形成的第一接触孔，并且所述第一屏蔽层通过所述第一接触孔电连接至所述源电极。
15.根据权利要求13所述的薄膜晶体管阵列基板，其中，所述薄膜晶体管阵列基板还包括通过穿过所述第二缓冲层形成的第二接触孔，并且所述第二屏蔽层通过所述第二接触孔电连接至所述栅电极。
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