KR20230102702A - 박막 트랜지스터 어레이 기판 - Google Patents

박막 트랜지스터 어레이 기판 Download PDF

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KR20230102702A
KR20230102702A KR1020210193045A KR20210193045A KR20230102702A KR 20230102702 A KR20230102702 A KR 20230102702A KR 1020210193045 A KR1020210193045 A KR 1020210193045A KR 20210193045 A KR20210193045 A KR 20210193045A KR 20230102702 A KR20230102702 A KR 20230102702A
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Abstract

본 발명은 게이트 라인, 데이터 라인 및 전원 라인이 서로 교차하여 형성된 복수의 서브 화소 영역이 구비된 기판; 복수의 서브 화소 영역 중 어느 하나의 서브 화소 영역에서, 기판 상에 구비된 제1 차단층; 제1 차단층 상에 구비된 제1 버퍼층; 제1 차단층과 중첩되도록, 제1 버퍼층 상에 구비된 제2 차단층; 제2 차단층 상에 구비된 제2 버퍼층; 및 제2 버퍼층 상에서, 제1 차단층 및 제2 차단층과 중첩되는 영역에 구비된 박막 트랜지스터를 포함하는, 박막 트랜지스터 어레이 기판을 제공한다.

Description

박막 트랜지스터 어레이 기판 {THIN FILM TRANSISOTR ARRAY SUBSTRATE}
본 발명은 박막 트랜지스터 어레이 기판에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD, Liquid Crystal Display), 플라즈마표시장치(PDP, Plasma Display Panel), 및 전계 발광 표시 장치 (ELD: Electroluminescence Display)와 같은 여러 표시 장치가 활용되고 있다. 그리고, 전계 발광 표시 장치는 유기 발광 표시 장치(OLED, Organic Light Emitting Display) 및 퀀텀닷 발광 표시 장치(QLED. Quantum-dot Light Emitting Display)와 같은 표시장치를 포함할 수 있다.
표시장치들 중에서 전계 발광 표시 장치는 자체발광형으로서, 액정표시장치(LCD)에 비해 시야각, 대조비 등이 우수하며, 별도의 백라이트가 필요하지 않아 경량 박형이 가능하며, 소비전력이 유리한 장점이 있다. 또한, 전계 발광 표시장치는 직류저전압 구동이 가능하고, 응답속도가 빠르며, 특히 제조비용이 저렴한 장점이 있다.
한편, 종래에는 박막 트랜지스터 하부에 차단층을 형성함으로써, 박막 트랜지스터로 입사되는 광을 흡수하여 누설 전류를 방지하는 구조를 사용할 수 있다. 이 때, 차단층을 금속 물질로 형성하여, 차단층을 추가적인 게이트 전극으로 사용함으로써, 이중 게이트 전극 구조를 사용할 수 있다. 이에 따라, 단일 게이트 전극을 갖는 박막 트랜지스터에 비해, 작동 전류를 증가시키는 효과가 있다.
이 때, 게이트 전극으로 사용되는 차단층과 데이터 라인의 접촉 불량을 방지하며, 기판을 평평하게 형성하기 위하여, 차단층과 데이터 라인을 덮는 절연층을 구비할 수 있다. 하지만, 차단층과 데이터 라인 사이에 구비되는 절연층에는 기생 용량이 발생하여, 크로스토크가 발생하는 문제가 있다.
본 발명은 박막 트랜지스터와 전기적으로 연결된 복수의 차단층을 구비하여, 박막 트랜지스터의 특성을 향상시키면서도 크로스토크의 발생을 방지하는 박막 트랜지스터 어레이 기판을 제공하는 것을 목적으로 한다.
목적을 달성하기 위해서, 본 발명은 게이트 라인, 데이터 라인 및 전원 라인이 서로 교차하여 형성된 복수의 서브 화소 영역이 구비된 기판; 복수의 서브 화소 영역 중 어느 하나의 서브 화소 영역에서, 기판 상에 구비된 제1 차단층; 제1 차단층 상에 구비된 제1 버퍼층; 제1 차단층과 중첩되도록, 제1 버퍼층 상에 구비된 제2 차단층; 제2 차단층 상에 구비된 제2 버퍼층; 및 제2 버퍼층 상에서, 제1 차단층 및 제2 차단층과 중첩되는 영역에 구비된 박막 트랜지스터를 포함하는, 박막 트랜지스터 어레이 기판을 제공한다.
본 발명에 따르면, 소스 전극 및 게이트 전극으로 각각 사용되는 제1 차단층 및 제2 차단층을 형성함으로써, 박막 트랜지스터의 특성을 향상시키면서도, 신호 라인과 박막 트랜지스터 사이의 크로스토크를 방지하는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터 어레이 기판의 하나의 서브 화소를 보여주는 평면도이다.
도 2는 도 1의 A-A' 라인의 일 실시 예에 따른 박막 트랜지스터 어레이 기판의 단면도이다.
도 3은 도 1의 B-B' 라인의 일 실시 예에 따른 박막 트랜지스터 어레이 기판의 단면도이다.
도 4은 도 1의 C-C' 라인의 일 실시 예에 따른 박막 트랜지스터 어레이 기판의 표시장치의 단면도이다.
도 5는 도 1의 C-C' 라인의 다른 실시 예에 따른 박막 트랜지스터 어레이 기판의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터 어레이 기판을 보여주는 평면도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 박막 트랜지스터 어레이 기판은 기판(100), 전원 라인(VL), 게이트 라인(GL), 데이터 라인(DL), 구동 박막 트랜지스터(DTr), 스위칭 박막 트랜지스터(STr), 제1 차단층(210), 제2 차단층(230) 및 화소 전극(700)을 포함할 수 있다.
기판(100)은 유리 또는 플라스틱으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 실리콘 웨이퍼와 같은 반도체 물질로 이루어질 수도 있다.
기판(100) 상에는 일 방향으로 배열된 게이트 라인(GL), 게이트 라인(GL)과 수직하게 배열된 데이터 라인(DL) 및 데이터 라인(DL)과 평행하게 배열된 전원 라인(VL)에 의해 정의되는 복수의 서브 화소 영역이 구비된다. 도 1에서는 하나의 서브 화소 영역의 일부분을 도시하고 있다.
제1 차단층(210)은 기판(100) 상에 구비되며, 게이트 라인(GL), 데이터 라인(DL) 및 전원 라인(VL)에 의해 둘러싸인 영역에 형성될 수 있다. 제1 차단층(210)은 게이트 라인(GL), 데이터 라인(DL) 및 전원 라인(VL) 등의 신호 라인과 연결되지 않으므로, 다른 구성 요소에 전압을 공급하는 기능을 수행하지 않을 수 있다.
구동 박막 트랜지스터(DTr) 및 스위칭 박막 트랜지스터(STr)의 반도체층(310, 410)이 외부 광으로부터 영향을 받는 것을 방지하기 위하여, 제1 차단층(210)은 구동 박막 트랜지스터(DTr) 및 스위칭 박막 트랜지스터(STr)의 반도체층(310, 410)과 중첩되는 영역에 형성될 수 있다. 또한, 제1 차단층(210)의 면적은 반도체층(310, 410)의 면적보다 클 수 있다.
제1 차단층(210)은 광을 차단할 수 있는 도전성 물질을 포함하여 이루어질 수 있다. 예를 들어, 제1 차단층(210)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 또는 크롬(Cr) 등의 불투명 금속 물질 또는 이들의 합금으로 이루어 질 수 있다. 또한, 제1 차단층(210)은 단일층으로 도시되어 있으나, 다중층으로 형성될 수도 있다. 예를 들어, 제1 차단층(210)은 이중층으로 형성될 수 있으며, 이중층은 서로 다른 물질을 포함하는 하부층 및 상부층으로 구성될 수 있다. 이 때, 하부층은 몰리브덴-티타늄 합금(MoTi)으로 이루어지고, 상부층은 구리(Cu)로 이루어질 수 있으나, 이에 한정되지 않는다.
제2 차단층(230)은 제1 차단층(210) 상에 구비되며, 게이트 라인(GL), 데이터 라인(DL) 및 전원 라인(VL)에 의해 둘러싸인 영역에 형성될 수 있다. 제2 차단층(230)은 게이트 라인(GL), 데이터 라인(DL) 및 전원 라인(VL) 등의 신호 라인과 연결되지 않으므로, 다른 구성 요소에 전압을 공급하는 기능을 수행하지 않을 수 있다.
제2 차단층(230)은 구동 박막 트랜지스터(DTr) 및 스위칭 박막 트랜지스터(STr)의 반도체층(310, 410)과 중첩되는 영역에 형성될 수 있다. 또한, 제2 차단층(230)의 면적은 제1 차단층(210)의 면적보다 크도록 형성될 수 있다. 따라서, 도 1에 도시된 바와 같이, 제2 차단층(230)은 제1 차단층(210)의 외곽 측면을 둘러싸도록 형성될 수 있다. 또한, 도 2를 참조하면, 제2 차단층(230)은 제1 차단층(210)의 양측면을 덮을 수 있다.
제1 차단층(210)과 함께 외부의 광을 더 효과적으로 차단하기 위하여, 제2 차단층(230)은 광을 차단할 수 있는 도전성 물질을 포함하여 이루어질 수 있다. 예를 들어, 제2 차단층(230)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W) 또는 크롬(Cr) 등의 금속 물질 또는 이들의 합금으로 이루어 질 수 있다. 또한, 제2 차단층(230)은 단일층으로 도시되어 있으나, 다중층으로 형성될 수도 있다. 예를 들어, 제2 차단층(230)은 이중층으로 형성될 수 있으며, 이중층은 서로 다른 물질을 포함하는 하부층 및 상부층으로 구성될 수 있다. 이에 따라, 구동 박막 트랜지스터(DTr) 및 스위칭 박막 트랜지스터(STr)의 반도체층(310, 410)이 외부 광으로부터 영향을 받는 것을 더 효과적으로 차단할 수 있다.
또한, 제2 차단층(230)은 제1 차단층(210)과 동일한 물질로 이루어질 수 있으나, 이에 한정되지 않는다. 제2 차단층(230)은 제1 차단층(210)과 다른 물질로 이루어질 수도 있다. 예를 들어, 제2 차단층(230)은 인듐 주석 산화물(Indium Tin Oxide) 등의 투명한 전도성 물질을 포함하여 이루어질 수 있다. 또는, 제2 차단층(230)은 제1 차단층(210)과 다른 불투명 금속 물질을 포함하여 이루어질 수도 있다. 제2 차단층(230)이 투명한 전도성 물질을 포함하는 경우에는, 구동 박막 트랜지스터(DTr)의 게이트 전극(330)과 전기적으로 연결되므로, 본원발명의 구동 박막 트랜지스터(DTr)는 이중 게이트 전극 구조를 개시할 수 있다. 또한, 전원 라인(VL)을 감싸도록 형성되기에 전원 라인(VL)과 제1 차단층(210) 사이에 발생하는 기생 커패시터를 차폐하는 역할을 수행할 수 있다. 제2 차단층(230)이 불투명 금속 물질을 포함하는 경우에는, 상기 기능 이외에도 광을 차단할 수 있는 역할도 수행할 수 있다.
게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에는 스위칭 박막 트랜지스터(STr)가 배치되며, 제2 차단층(230) 상에 구비된다. 스위칭 박막 트랜지스터(STr)는 서브 화소에 신호를 인가하기 위한 스위칭 역할을 할 수 있다.
스위칭 박막 트랜지스터(STr)는 반도체층(410), 게이트 전극(430), 소스 전극(441) 및 드레인 전극(442)을 포할 수 있다. 스위칭 박막 트랜지스터(STr)는 게이트 라인(GL) 및 데이터 라인(DL)과 연결될 수 있다. 예를 들어, 스위칭 박막 트랜지스터(STr)의 게이트 전극(430)은 게이트 라인(GL)과 연결되고, 스위칭 박막 트랜지스터(STr)의 소스 전극(441)은 데이터 라인(DL)과 연결될 수 있다.
스위칭 박막 트랜지스터(STr)의 반도체층(410)의 일측은 컨택홀을 통하여 스위칭 박막 트랜지스터(STr)의 소스 전극(441)과 연결되고, 반도체층(410)의 타측은 컨택홀을 통하여 스위칭 박막 트랜지스터(STr)의 드레인 전극(442)과 연결될 수 있다.
스위칭 박막 트랜지스터(STr)는 게이트 라인(GL)을 통해 공급되는 스캔 신호에 의해 턴온 또는 턴오프될 수 있다. 따라서, 데이터 라인(DL)을 통하여 데이터 전압이 제공되면, 스위칭 박막 트랜지스터(STr)는 스캔 신호를 통하여 데이터 전압이 서브 화소로 인가되는 것을 제어할 수 있다.
구동 박막 트랜지스터(DTr)는 제2 차단층(230) 상에 구비되며, 스위칭 박막 트랜지스터(STr)에 의해 인가된 신호를 바탕으로 서브 화소를 구동하는 역할을 한다. 도 1을 참조하면, 구동 박막 트랜지스터(DTr)의 게이트 전극(330)은 스위칭 박막 트랜지스터(STr)의 드레인 전극(442)과 컨택홀을 통하여 연결될 수 있다. 또한, 구동 박막 트랜지스터(DTr)의 소스 전극(341)은 전원 라인(VL)과 연결되고, 구동 박막 트랜지스터(DTr)의 드레인 전극(342)은 컨택홀을 통하여 화소 전극(700)과 연결될 수 있다.
구동 박막 트랜지스터(DTr)의 반도체층(310)의 일측은 컨택홀을 통하여 구동 박막 트랜지스터(DTr)의 소스 전극(341)과 연결되며, 구동 박막 트랜지스터(DTr)의 반도체층(310)의 타측은 컨택홀을 통하여 구동 박막 트랜지스터(DTr)의 드레인 전극(342)과 연결될 수 있다.
도 2는 도 1의 A-A' 라인의 일 실시 예에 따른 박막 트랜지스터 어레이 기판의 단면도이며, 구동 박막 트랜지스터(DTr)의 단면을 상세히 도시하고 있다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 박막 트랜지스터 어레이 기판은 기판(100), 제1 차단층(210), 제1 버퍼층(220), 제2 차단층(230), 제2 버퍼층(240), 구동 박막 트랜지스터(DTr), 및 화소 전극(700)을 포함할 수 있다.
기판(100)은 유리 또는 플라스틱으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 실리콘 웨이퍼와 같은 반도체 물질로 이루어질 수도 있다.
제1 차단층(210)은 기판(100) 상에 구비되어, 광을 차단할 수 있는 도전성 물질을 포함하여 이루어질 수 있다. 예를 들어, 제1 차단층(210)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 또는 크롬(Cr) 등의 금속 물질 또는 이들의 합금으로 이루어 질 수 있다. 또한, 제1 차단층(210)은 단일층으로 도시되어 있으나, 다중층으로 형성될 수도 있다. 예를 들어, 제1 차단층(210)은 이중층으로 형성될 수 있으며, 이중층은 서로 다른 물질을 포함하는 하부층 및 상부층으로 구성될 수 있다. 이 때, 하부층은 몰리브덴-티타늄 합금(MoTi)으로 이루어지고, 상부층은 구리(Cu)로 이루어질 수 있으나, 이에 한정되지 않는다.
제1 버퍼층(220)은 제1 차단층(210) 상에 구비된다. 제1 버퍼층(220)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 제1 버퍼층(220)은 제1 차단층(210)을 절연시키며, 제1 버퍼층(220) 상에 형성되는 층들과 기판(100)간의 접착력을 향상시킬 수 있다.
제2 차단층(230)은 제1 버퍼층(220) 상에 구비되어, 광을 차단할 수 있는 도전성 물질을 포함하여 이루어질 수 있다. 예를 들어, 제2 차단층(230)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W) 또는 크롬(Cr) 등의 불투명 금속 물질 또는 이들의 합금으로 이루어질 수 있다. 또는, 제2 차단층(230)은 투명한 금속 물질로 이루어질 수 있다. 예를 들어, 제2 차단층(230)은 인듐 주석 산화물(Indium Tin Oxide)으로 이루어질 수 있다.
제2 버퍼층(240)은 제2 차단층(230) 상에 구비된다. 제2 버퍼층(240)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 또한, 제2 버퍼층(240)은 제1 버퍼층(220)과 동일한 물질로 이루어질 수 있다. 제2 버퍼층(240)은 제2 차단층(230)을 절연시키며, 제2 버퍼층(240) 상에 형성되는 층들과 기판(100)간의 접착력을 향상시킬 수 있다.
구동 박막 트랜지스터(DTr)는 제2 버퍼층(240) 상에 구비되며, 제1 차단층(210) 및 제2 차단층(230)과 중첩되는 위치에 배치될 수 있다. 구동 박막 트랜지스터(DTr)는 반도체층(310), 게이트 절연층(320), 게이트 전극(330), 소스 전극(341) 및 드레인 전극(342)을 포함할 수 있다.
구동 박막 트랜지스터(DTr)의 반도체층(310)은 제2 버퍼층(240) 상에 구비된다. 반도체층(310)은 폴리 실리콘(Poly-Silicon) 반도체 또는 산화물 반도체를 포함할 수 있다. 그리고, 반도체층(310)이 산화물 반도체를 포함하는 경우, IGZO(indium- gallium-zinc-oxide), IZO(indium-zinc-oxide), IGTO(indium-gallium-tin-oxide), 및 IGO(indium-gallium-oxide)중 적어도 하나의 산화물을 포함하여 이루어질 수 있다.
구동 박막 트랜지스터(DTr)의 게이트 절연층(320)은 반도체층(310) 상에 구비되어, 게이트 전극(330)을 반도체층(310)으로부터 절연시킬 수 있다. 구동 박막 트랜지스터(DTr)의 게이트 절연층(320)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
구동 박막 트랜지스터(DTr)의 게이트 전극(330)은 게이트 절연층(320) 상에 구비된다. 게이트 전극(330)은 반도체층(310)의 채널 영역과 중첩되도록 게이트 절연층(320) 상에 형성될 수 있다.
층간 절연층(500)은 구동 박막 트랜지스터(DTr)의 게이트 절연층(320) 및 게이트 전극(330) 상에 구비된다. 층간 절연층(500)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin) 등의 유기 절연 물질로 형성될 수 있다.
구동 박막 트랜지스터(DTr)의 게이트 절연층(320) 및 층간 절연층(500)에는 구동 박막 트랜지스터(DTr)의 반도체층(310)을 노출시키기 위한 컨택홀이 형성될 수 있다.
구동 박막 트랜지스터(DTr)의 소스 전극(341) 및 드레인 전극(342)은 서로 마주하면서 층간 절연층(500) 상에 구비된다. 또한, 구동 박막 트랜지스터(DTr)의 소스 전극(341) 및 드레인 전극(342) 각각은 게이트 절연층(320) 및 층간 절연층(500)에 형성된 컨택홀을 통해 반도체층(310)과 연결될 수 있다.
한편, 제1 차단층(210)을 노출시키기 위해, 제1 버퍼층(220), 제2 차단층(230), 제2 버퍼층(240) 및 층간 절연층(500)을 관통하는 제1 컨택홀(H1)이 형성될 수 있다. 구동 박막 트랜지스터(DTr)의 소스 전극(341)은 제1 컨택홀(H1)이 형성된 방향으로 연장되어, 제1 컨택홀(H1)을 통해 제1 차단층(210)과 전기적으로 연결될 수 있다. 제1 컨택홀(H1)의 하부면은 제1 차단층(210)을 노출시키며, 제1 컨택홀(H1)의 내측면은 제1 버퍼층(220), 제2 버퍼층(240) 및 층간 절연층(500)의 측면으로 이루어진다. 즉, 제2 버퍼층(240)이 제1 컨택홀(H1)과 인접한 영역에 위치한 제2 차단층(230)의 측면을 덮도록 형성되어, 제2 차단층(230)을 구동 박막 트랜지스터(DTr)의 소스 전극(341)으로부터 절연시킬 수 있다.
이에 따라, 구동 박막 트랜지스터(DTr) 하부에 제1 차단층(210)을 형성함으로써, 외부 광이 구동 박막 트랜지스터(DTr)의 반도체층(310)에 영향을 미치는 것을 방지하여, 구동 박막 트랜지스터(DTr)의 신뢰성을 향상시킬 수 있다. 또한, 제1 차단층(210)을 구동 박막 트랜지스터(DTr)의 소스 전극(341)과 연결시킴으로써, 도전성 물질로 이루어진 제1 차단층(210)을 전기적으로 안정화시켜, 제1 차단층(210)이 구동 박막 트랜지스터(DTr)의 반도체층(310)의 정상적인 동작을 방해하는 것을 방지할 수 있다.
평탄화층(600)은 층간 절연층(500) 상에 구비된다. 평탄화층(600)은 구동 박막 트랜지스터(DTr) 및 컨택홀들에 의한 단차를 보상할 수 있다. 평탄화층(600)은 무기절연물질 또는 유기절연물질로 이루어질 수 있다. 또는, 평탄화층(600)은 유기절연물질로 이루어진 층과 무기절연물질로 이루어진 층이 적층되어 이루어질 수 있다.
화소 전극(700)은 평탄화층(600) 상에 구비되어, 평탄화층(600)에 형성된 컨택홀을 통해 드레인 전극(342)과 연결될 수 있다.
도 3은 도 1의 B-B' 라인의 일 실시 예에 따른 박막 트랜지스터 어레이 기판의 단면도이며, 구동 박막 트랜지스터(DTr)의 단면을 상세히 도시하고 있다.
도 3에 따른 박막 트랜지스터 어레이 기판은, 도 1 및 도 2에 다른 박막 트랜지스터 어레이 기판의 기판(100), 제1 차단층(210), 제1 버퍼층(220), 제2 차단층(230) 및 제2 버퍼층(240)과 동일한 구성을 포함할 수 있다.
구동 박막 트랜지스터(DTr)은 제2 버퍼층(240) 상에 구비되며, 제1 차단층(210) 및 제2 차단층(230)과 중첩되는 위치에 배치될 수 있다. 도 3에서는 구동 박막 트랜지스터(DTr)의 반도체층(310), 게이트 절연층(320) 및 게이트 전극(330)을 도시하고 있으며, 도 1 및 도 2에 따른 구동 박막 트랜지스터(DTr)와 동일한 구성을 포함할 수 있다.
제2 차단층(230)을 노출시키기 위해, 제2 버퍼층(240)을 관통하는 제2 컨택홀(H2)이 형성될 수 있다. 제2 컨택홀(H2)의 하부면은 제2 차단층(230)을 노출시키며, 제2 컨택홀(H2)의 내측면은 제2 버퍼층(240)의 측면으로 이루어질 수 있다. 구동 박막 트랜지스터(DTr)의 게이트 전극(330)은 제2 컨택홀(H2)이 형성된 방향으로 연장되어, 제2 컨택홀(H2)을 통해 제2 차단층(230)과 전기적으로 연결될 수 있다.
제2 차단층(230)이 광을 차단할 수 있는 도전성 물질을 포함할 경우, 구동 박막 트랜지스터(DTr) 하부에 제2 차단층(230)을 형성함으로써, 제1 차단층(210)과 함께 외부 광이 구동 박막 트랜지스터(DTr)의 반도체층(310)에 영향을 미치는 것을 더 효과적으로 방지할 수 있다. 이에 따라, 구동 박막 트랜지스터(DTr)의 신뢰성을 더욱 향상시킬 수 있다. 또한, 제2 차단층(230)을 구동 박막 트랜지스터(DTr)의 게이트 전극(330)과 연결시킴으로써, 도전성 물질로 이루어진 제2 차단층(230)을 전기적으로 안정화시킬 수 있다. 이에 따라, 제2 차단층(230)이 반도체층(310)의 정상적인 동작을 방해하는 것을 방지할 수 있다.
한편, 제2 차단층(230)이 구동 박막 트랜지스터(DTr)의 게이트 전극(330)과 전기적으로 연결되므로, 본원발명의 구동 박막 트랜지스터(DTr)는 이중 게이트 전극 구조를 개시할 수 있다. 구체적으로, 구동 박막 트랜지스터(DTr)의 반도체층(310)의 하부에 배치되는 제2 차단층(230)이 하부 게이트 전극의 역할을 하며, 구동 박막 트랜지스터(DTr)의 반도체층(310)의 상부에 배치되는 게이트 전극(330)이 상부 게이트 전극의 역할을 할 수 있다.
구동 박막 트랜지스터(DTr)가 이중 게이트 전극 구조를 갖는 경우, 구동 박막 트랜지스터(DTr)의 반도체층(310)의 채널 영역 상하부를 모두 전기적으로 제어할 수 있다. 이에 따라, 구동 박막 트랜지스터(DTr)의 반도체층(310)을 통해 흐르는 누설 전류를 최소화하여, 구동 박막 트랜지스터(DTr)의 전류 특성을 개선하고, 신뢰성을 향상시킬 수 있다. 본원발명에서는 구동 박막 트랜지스터(DTr)에 이중 게이트 전극 구조를 개시하였으나, 스위칭 박막 트랜지스터(STr)에도 동일한 방식으로 이중 게이트 전극 구조를 개시할 수 있다.
도 4은 도 1의 C-C' 라인의 일 실시 예에 따른 박막 트랜지스터 어레이 기판의 표시장치의 단면도이며, 박막 트랜지스터가 구비되지 않은 화소 영역 및 전원 라인(VL)을 도시하고 있다.
도 4에 따른 박막 트랜지스터 어레이 기판은, 도 1 및 도 2에 다른 박막 트랜지스터 어레이 기판의 기판(100), 제1 차단층(210), 제1 버퍼층(220), 제2 차단층(230) 및 제2 버퍼층(240)과 동일한 구성을 포함할 수 있다.
제1 버퍼층(220)은 제1 차단층(210)의 끝단을 덮으며, 제2 차단층(230)은 제1 버퍼층(220)의 끝단을 덮도록 형성될 수 있다. 제2 버퍼층(240)은 제2 차단층(230)의 일부 영역을 노출시킬 수 있으나, 이에 한정되지 않고, 제2 차단층(230)의 끝단을 덮도록 형성될 수도 있다.
도 2 및 도 3에서 전술한 바와 같이, 제1 차단층(210) 및 제2 차단층(230) 각각은 구동 박막 트랜지스터(DTr)의 소스 전극(341) 및 게이트 전극(330)과 전기적으로 연결될 수 있다. 이 때, 제1 차단층(210)과 제2 차단층(230) 사이에 구비된 제1 버퍼층(220)을 통해, 스토리지 커패시터(Cst)가 형성될 수 있다. 즉, 제1 차단층(210) 및 제2 차단층(230)이 스토리지 커패시터(Cst)의 하부 전극 및 상부 전극의 역할을 하고, 제1 버퍼층(220)이 스토리지 커패시터(Cst)의 유전체층의 역할을 할 수 있다.
한편, 종래의 단일 게이트 전극 구조에서는, 박막 트랜지스터의 게이트 절연층의 상부 및 하부에 추가적으로 전극을 구비하여 스토리지 커패시터를 형성하였다. 스토리지 커패시터의 용량은 유전체의 두께에 반비례하고 유전체의 면적에 비례하므로, 유전체의 두께를 감소시키거나 유전체의 면적을 증가시켜 스토리지 커패시터의 용량을 증가시킬 수 있다. 하지만, 게이트 절연층의 두께 또는 면적을 조절하는 것에 한계가 있어, 스토리지 커패시터의 용량을 증가시키는 것에 한계가 있었다.
반면, 본원발명은 구동 박막 트랜지스터(DTr)의 하부에 구비되는 제1 차단층(210), 제1 버퍼층(220) 및 제2 차단층(230)을 통해 스토리지 커패시터(Cst)를 형성하므로, 종래의 구조에 비하여, 스토리지 커패시터(Cst)의 각 구성 요소의 크기를 용이하게 변경할 수 있다. 구체적으로, 제1 차단층(210) 및 제2 차단층(230)은 구동 박막 트랜지스터(DTr)의 하부에 형성되므로, 종래의 구조에 비하여 스토리지 커패시터(Cst)의 상부 전극 및 하부 전극의 면적을 증가시킬 수 있다. 그리고, 스토리지 커패시터(Cst)의 상부 전극 및 하부 전극의 면적이 증가함에 따라, 제1 버퍼층(220)이 접하는 면적 또한 증가하여, 스토리지 커패시터(Cst)의 유전체의 면적 또한 증가할 수 있다. 이에 따라, 종래의 구조에 비하여, 스토리지 커패시터(Cst)의 용량을 증가시킬 수 있으므로, 화소에 인가되는 전압의 유지 특성을 향상시킬 수 있다.
전원 라인(VL)은 기판(100) 상에 구비되며, 제1 차단층(210)과 동일한 층에 형성될 수 있다. 전원 라인(VL)은 제1 차단층(210)과 동일한 공정 과정에서 형성될 수 있다. 전원 라인(VL) 상에는 제2 차단층(230)이 형성될 수 있다. 도 4 및 도 5를 참조하면, 제2 차단층(230)은 전원 라인(VL)의 양측면 및 상부면을 덮을 수 있다. 전원 라인(VL)만 형성된 구조에 비해, 전원 라인(VL) 상에 제2 차단층(230)이 형성될 경우, 전원 라인(VL)과 제1 차단층(210) 사이에 발생하는 기생 커패시터를 더욱 효과적으로 감소시켜, 크로스토크를 더욱 감소시킬 수 있다.
그리고, 도 4 및 도 5를 참조하면, 전원 라인(VL)을 덮는 제2 차단층(230)의 측면과 제1 차단층(210)을 덮는 제2 차단층(230)의 측면 사이에는 절연 물질만이 배치될 수 있다. 예를 들어, 도 4 및 도 5에 도시된 바와 같이, 전원 라인(VL)을 덮는 제2 차단층(230)의 측면과 제1 차단층(210)을 덮는 제2 차단층(230)의 측면이 서로 마주하는 영역에는 유기물질로 이루어진 층간 절연층(500)만이 위치한다.
전원 라인(VL)의 일부 영역은 제2 버퍼층(240)으로 덮일 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 제2 버퍼층(240)은 전원 라인(VL)의 두 측면 중 제1 차단층(210)과 마주하지 않은 측면에서 연장되어 제2 버퍼층(240)의 상면까지 형성될 수 있다. 또는, 도 5에 도시된 바와 같이, 전원 라인(VL) 상에는 제2 버퍼층(240)이 형성되지 않을 수 있다. 또한, 도시하지는 않았으나, 게이트 라인(GL) 및 데이터 라인(DL)의 일부 영역은 제2 버퍼층(240)으로 덮일 수 있다, 또는, 도시하지는 않았으나, 게이트 라인(GL) 및 데이터 라인(DL) 상에는 제2 버퍼층(240)이 형성되지 않을 수 있다.
한편, 종래의 이중 게이트 전극 구조에서는, 전원 라인 또는 데이터 라인 등의 신호 라인과 하부 게이트 전극을 모두 덮는 하나의 절연층을 형성하였다. 이 경우, 절연층은 신호 라인과 하부 게이트 전극 사이의 공간에도 형성되어, 기생 커패시터(Cp)가 형성될 수 있다. 즉, 신호 라인과 하부 게이트 전극이 기생 커패시터(Cp)의 하부 전극 및 상부 전극의 역할을 하고, 절연층이 기생 커패시터(Cp)의 유전체층의 역할을 할 수 있다. 화소의 전체 용량은 스토리지 커패시터(Cst)의 용량에서 기생 커패시터(Cp)의 용량을 제외하므로, 기생 커패시터(Cp)가 형성될 경우, 화소의 효율이 저감될 수 있다. 또한, 기생 커패시터(Cp)에 의해, 신호 라인과 하부 게이트 전극 사이에 누설 전류가 흐르며 크로스토크(Crosstalk)도 함께 발생할 수 있다.
반면, 본원발명의 제1 버퍼층(220)은 제1 차단층(210)이 배치된 영역 상에만 형성되며, 제2 버퍼층(240)은 전원 라인(VL)과 구동 박막 트랜지스터(DTr)의 게이트 전극 역할을 하는 제2 차단층(230) 사이의 영역에 형성되지 않는다. 즉, 제1 버퍼층(220)은 제1 차단층(210)과 중첩하는 영역에만 배치될 수 있다. 따라서, 기판(100)의 전면을 덮도록 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등의 절연 물질을 증착한 뒤, 전원 라인(VL)과 제2 차단층(230) 사이에 증착된 절연 물질을 제거하여, 제2 버퍼층(240)을 형성할 수 있다. 이에 따라, 전원 라인(VL)과 구동 박막 트랜지스터(DTr)의 게이트 전극 역할을 하는 제2 차단층(230) 사이에는 유전체층 역할을 할 수 있는 물질층이 형성되지 않으므로, 전원 라인(VL)과 제2 차단층(230) 사이에는 기생 커패시터가 형성되지 않을 수 있다. 따라서, 종래의 이중 게이트 전극 구조에 비해, 스토리지 커패시터(Cst)의 용량을 극대화할 수 있으며, 전원 라인(VL)과 구동 박막 트랜지스터(DTr)의 게이트 전극 역할을 하는 제2 차단층(230) 사이에 누설 전류가 흐르는 것을 방지하여, 크로스토크의 발생도 방지하는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 기판 210: 제1 차단층
220: 제1 버퍼층 230: 제2 차단층
240: 제2 버퍼층 310, 410: 반도체층
320, 420: 게이트 절연층 330, 430: 게이트 전극
341, 441: 소스 전극 342, 442: 드레인 전극
500: 층간 절연층 600: 평탄화층
700: 화소 전극 H: 컨택홀
DL: 데이터 라인 GL: 게이트 라인
VL: 전원 라인 DTr: 구동 박막 트랜지스터
STr: 스위칭 박막 트랜지스터

Claims (10)

  1. 게이트 라인, 데이터 라인 및 전원 라인이 서로 교차하여 형성된 복수의 서브 화소 영역이 구비된 기판;
    상기 복수의 서브 화소 영역 중 어느 하나의 서브 화소 영역에서, 상기 기판 상에 구비된 제1 차단층;
    상기 제1 차단층 상에 구비된 제1 버퍼층;
    상기 제1 차단층과 중첩되도록, 상기 제1 버퍼층 상에 구비된 제2 차단층;
    상기 제2 차단층 상에 구비된 제2 버퍼층; 및
    상기 제2 버퍼층 상에서, 상기 제1 차단층 및 상기 제2 차단층과 중첩되는 영역에 구비된 박막 트랜지스터를 포함하는, 박막 트랜지스터 어레이 기판.
  2. 제1 항에 있어서,
    상기 제1 차단층 및 상기 제1 차단층은 광을 차단할 수 있는, 도전성 물질로 이루어진, 박막 트랜지스터 어레이 기판.
  3. 제1 항에 있어서,
    상기 제2 차단층의 면적은 상기 제1 차단층의 면적보다 큰, 박막 트랜지스터 어레이 기판.
  4. 제1 항에 있어서,
    상기 제1 버퍼층은 상기 게이트 라인, 상기 데이터 라인 및 상기 전원 라인과 인접한 상기 제1 차단층의 끝단을 덮으며,
    상기 제2 차단층은 상기 게이트 라인, 상기 데이터 라인 및 상기 전원 라인과 인접한 상기 제1 버퍼층의 끝단을 덮는, 박막 트랜지스터 어레이 기판.
  5. 제1 항에 있어서,
    상기 제2 버퍼층은 상기 제2 차단층의 상면에 형성되며,
    상기 제2 버퍼층은 상기 게이트 라인, 상기 데이터 라인 및 상기 전원 라인 상에는 형성되지 않는, 박막 트랜지스터 어레이 기판.
  6. 제1 항에 있어서,
    상기 박막 트랜지스터는
    상기 제2 버퍼층 상에 구비된 반도체층;
    상기 반도체층 상에 구비된 게이트 절연층;
    상기 게이트 절연층 상에 구비된 게이트 전극;
    상기 반도체층의 일측과 연결된 소스 전극 및 상기 반도체층의 타측과 연결된 드레인 전극을 포함하는, 박막 트랜지스터 어레이 기판.
  7. 제6 항에 있어서,
    상기 제1 차단층을 노출시키는 제1 컨택홀을 더 포함하고,
    상기 제1 컨택홀을 통해 상기 제1 차단층은 상기 소스 전극과 전기적으로 연결된, 박막 트랜지스터 어레이 기판.
  8. 제7 항에 있어서,
    상기 제1 컨택홀은 상기 제1 버퍼층, 상기 제2 차단층 및 상기 제2 버퍼층을 관통하여 형성되며,
    상기 제1 컨택홀의 내측면은 상기 제1 버퍼층의 측면 및 상기 제2 버퍼층의 측면으로 이루어진, 박막 트랜지스터 어레이 기판.
  9. 제6 항에 있어서,
    상기 제2 차단층을 노출시키는 제2 컨택홀을 더 포함하고,
    상기 제2 컨택홀을 통해 상기 제2 차단층은 상기 게이트 전극과 전기적으로 연결된, 박막 트랜지스터 어레이 기판.
  10. 제9 항에 있어서,
    상기 제2 컨택홀은 상기 제2 버퍼층을 관통하여 형성되며,
    상기 제2 컨택홀의 내측면은 상기 제2 버퍼층의 측면으로 이루어진, 박막 트랜지스터 어레이 기판.
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