KR20230170435A - 표시 장치 - Google Patents

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유호진
김세준
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엘지디스플레이 주식회사
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Abstract

본 발명은 발광 영역 및 비발광 영역을 포함하는 기판; 기판 상에 형성된 박막 트랜지스터 및 복수의 더미 패턴; 박막 트랜지스터 및 복수의 더미 패턴 상에 형성된 평탄화층; 및 평탄화층 상에 형성된 발광 소자를 포함하고, 발광 영역은 박막 트랜지스터가 형성된 제1 발광 영역 및 복수의 더미 패턴이 형성된 제2 발광 영역을 포함하고, 박막 트랜지스터의 드레인 전극은 제2 발광 영역으로 연장되며, 드레인 전극과 발광 소자는 제2 발광 영역에서 전기적으로 연결되는, 표시 장치를 제공한다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD, Liquid Crystal Display), 플라즈마표시장치(PDP, Plasma Display Panel), 및 전계 발광 표시 장치 (ELD: Electroluminescence Display)와 같은 여러 표시 장치가 활용되고 있다. 그리고, 전계 발광 표시 장치는 유기 발광 표시 장치(OLED, Organic Light Emitting Display) 및 퀀텀닷 발광 표시 장치(QLED, Quantum-dot Light Emitting Display)와 같은 표시장치를 포함할 수 있다.
표시장치들 중에서 전계 발광 표시 장치는 자체발광형으로서, 액정표시장치(LCD)에 비해 시야각, 대조비 등이 우수하며, 별도의 백라이트가 필요하지 않아 경량 박형이 가능하며, 소비전력이 유리한 장점이 있다. 또한, 전계 발광 표시장치는 직류저전압 구동이 가능하고, 응답속도가 빠르며, 특히 제조비용이 저렴한 장점이 있다.
한편, 종래에는 발광 영역의 개구율을 증가시키기 위해, 박막 트랜지스터의 드레인 전극과 발광 소자의 애노드 전극이 발광 영역 내부에서 컨택되는 구조를 사용하고 있다. 이 때, 드레인 전극과 애노드 전극의 컨택을 위해, 드레인 전극과 애노드 전극 사이에 형성된 평탄화층에 컨택홀을 형성할 수 있다. 하지만, 드레인 전극과 애노드 전극 사이에 형성된 평탄화층의 두께가 두꺼우므로, 컨택홀의 측면과 하면이 이루는 각도가 증가할 수 있다. 이에 따라, 컨택홀의 깊이 및 각도에 의해, 컨택홀 내부에 형성되는 발광층의 두께가 감소하거나, 컨택홀 내부에서 캐소드 전극이 단선되는 문제가 발생할 수 있다.
본 발명은 발광 영역 내부에 형성된 컨택홀의 단차가 감소된 표시장치를 제공하는 것을 목적으로 한다.
목적을 달성하기 위해서, 본 발명은 발광 영역 및 비발광 영역을 포함하는 기판; 기판 상에 형성된 박막 트랜지스터 및 복수의 더미 패턴; 박막 트랜지스터 및 복수의 더미 패턴 상에 형성된 평탄화층; 및 평탄화층 상에 형성된 발광 소자를 포함하고, 발광 영역은 박막 트랜지스터가 형성된 제1 발광 영역 및 복수의 더미 패턴이 형성된 제2 발광 영역을 포함하고, 박막 트랜지스터의 드레인 전극은 제2 발광 영역으로 연장되며, 드레인 전극과 발광 소자는 제2 발광 영역에서 전기적으로 연결되는, 표시 장치를 제공한다.
본 발명에 따르면, 발광 영역 내부에서, 발광 소자와 드레인 전극이 연결되는 컨택홀 하부에 복수의 더미 패턴을 형성함으로써, 발광 영역의 개구율을 증가시키면서도, 발광 소자를 안정적으로 형성할 수 있는 효과가 있다.
도 1은 종래 기술에 따른 표시 장치의 단면도이다.
도 2는 본 발명의 제1 실시 예에 따른 표시 장치의 단면도이다.
도 3은 본 발명의 제2 실시 예에 따른 표시 장치의 단면도이다.
도 4는 본 발명의 제3 실시 예에 따른 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
도 2는 본 발명의 제1 실시 예에 따른 표시 장치의 단면도이다.
도 2를 참고하면, 본 발명의 제1 실시 예에 따른 표시 장치(10)는 발광 영역(EA) 및 비발광 영역(NEA)을 포함할 수 있다. 또한, 발광 영역(EA)은 구동 박막 트랜지스터(400)가 배치된 제1 영역(EA1) 및 복수의 더미 패턴(500)이 배치된 제2 영역(EA2)을 포함할 수 있다.
발광 영역(EA)의 제1 영역(EA1)에는 기판(100), 차단층(200), 버퍼층(300), 구동 박막 트랜지스터(400), 층간 절연층(600), 패시베이션층(650), 평탄화층(700), 뱅크(750) 및 발광 소자(800)가 형성될 수 있다.
기판(100)은 유리 또는 플라스틱으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 실리콘 웨이퍼와 같은 반도체 물질로 이루어질 수도 있다.
본 발명의 제1 실시예에 따른 전계 발광 표시 장치는 발광된 광이 상부 쪽으로 방출되는 소위 상부 발광(Top emission) 방식으로 이루어지고, 따라서, 기판(100)의 재료로는 투명한 재료뿐만 아니라 불투명한 재료가 이용될 수 있다.
차단층(200)은 기판(100) 상에 형성되며, 광을 차단할 수 있는 도전성 물질을 포함하여 이루어질 수 있다. 차단층(200)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 또는 크롬(Cr) 등의 금속 물질 또는 이들의 합금을 포함하여 이루어질 수 있다. 또한, 차단층(200)은 단일층으로 도시되어 있으나, 다중층으로 형성될 수 있다. 예를 들어, 차단층(200)은 이중층으로 형성될 수 있으며, 이중층은 서로 다른 물질을 포함하는 하부층 및 상부층으로 구성될 수 있다. 이 때, 하부층은 몰리브덴-티타늄 합금(MoTi)으로 이루어지고, 상부층은 구리(Cu)로 이루어질 수 있으나, 이에 한정되지 않는다.
버퍼층(300)은 기판(100) 상에서, 차단층(200)을 덮도록 형성될 수 있다. 버퍼층(300)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)을 포함하여 이루어질 수 있다. 또한, 버퍼층(300)은 단일층으로 도시되어 있으나. 다중층으로 형성될 수 있다. 버퍼층(300)은 차단층(200)을 절연시키며, 버퍼층(300) 상에 형성되는 층들과 기판(100) 간의 접착력을 향상시킬 수 있다.
구동 박막 트랜지스터(400)는 버퍼층(300) 상에 형성될 수 있다. 또한, 구동 박막 트랜지스터(400)는 차단층(200)과 중첩되는 위치에 배치될 수 있다. 이에 따라, 구동 박막 트랜지스터(400) 하부에 차단층(200)이 배치됨으로써, 외부 광이 구동 박막 트랜지스터(400)에 영향을 미치는 것을 방지하여, 구동 박막 트랜지스터(400)의 신뢰성을 향상시킬 수 있다.
구동 박막 트랜지스터(400)는 반도체층(410), 게이트 절연층(420), 게이트 전극(430), 소스 전극(441) 및 드레인 전극(442)을 포함할 수 있다.
구동 박막 트랜지스터(400)의 반도체층(410)은 버퍼층(300) 상에 형성될 수 있다. 반도체층(410)은 폴리 실리콘(Poly-Silicon) 반도체 또는 산화물 반도체를 포함할 수 있다. 그리고, 반도체층(410)이 산화물 반도체를 포함하는 경우, IGZO(indium- gallium-zinc-oxide), IZO(indium-zinc-oxide), IGTO(indium-gallium-tin-oxide), 및 IGO(indium-gallium-oxide)중 적어도 하나의 산화물을 포함하여 이루어질 수 있다.
구동 박막 트랜지스터(400)의 게이트 절연층(420)은 반도체층(410) 상에 형성되어, 게이트 전극(430)을 반도체층(410)으로부터 절연시킬 수 있다. 구동 박막 트랜지스터(400)의 게이트 절연층(420)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)을 포함하여 이루어질 수 있다. 또한, 게이트 절연층(420)은 단일층으로 도시되어 있으나. 다중층으로 형성될 수 있다.
구동 박막 트랜지스터(400)의 게이트 전극(430)은 게이트 절연층(420) 상에 형성될 수 있다. 게이트 전극(430)은 반도체층(410)의 채널 영역과 중첩되도록 게이트 절연층(420) 상에 형성될 수 있다.
도시되지는 않았으나, 구동 박막 트랜지스터(400)의 게이트 전극(430)은 차단층(200)과 전기적으로 연결될 수 있다. 이에 따라, 도전성 물질로 이루어진 차단층(200)을 전기적으로 안정화시킬 수 있고, 차단층(200)이 반도체층(410)의 정상적인 동작을 방해하는 것을 방지할 수 있다.
또한, 차단층(200)이 구동 박막 트랜지스터(400)의 게이트 전극(430)과 전기적으로 연결되므로, 본원발명의 구동 박막 트랜지스터(400)는 이중 게이트 전극 구조를 개시할 수 있다. 이에 따라, 구동 박막 트랜지스터(400)의 전류 특성을 개선하고, 신뢰성을 향상시킬 수 있다.
층간 절연층(600)은 구동 박막 트랜지스터(400)의 게이트 절연층(420) 및 게이트 전극(430) 상에 형성될 수 있다. 층간 절연층(600)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin) 등의 유기 절연 물질을 포함하여 이루어질 수 있다.
층간 절연층(600)은 구동 박막 트랜지스터(400)의 게이트 절연층(420) 및 게이트 전극(430) 상에 형성될 수 있다. 층간 절연층(600)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin) 등의 유기 절연 물질을 포함하여 이루어질 수 있다.
구동 박막 트랜지스터(400)의 게이트 절연층(420) 및 층간 절연층(600)에는 구동 박막 트랜지스터(400)의 반도체층(410)을 노출시키기 위한 컨택홀이 형성될 수 있다.
구동 박막 트랜지스터(400)의 소스 전극(441) 및 드레인 전극(442)은 서로 마주하면서 층간 절연층(600) 상에 형성될 수 있다. 또한, 구동 박막 트랜지스터(400)의 소스 전극(441) 및 드레인 전극(442) 각각은 게이트 절연층(420) 및 층간 절연층(600)에 형성된 컨택홀을 통해 반도체층(410)과 연결될 수 있다.
패시베이션층(650)은 구동 박막 트랜지스터(400) 상에 형성되어, 구동 박막 트랜지스터(400)를 보호하는 기능을 할 수 있다. 또한, 패시베이션층(650)은 실리콘 산화막(SiOX) 또는 실리콘 질화막(SiNX) 등의 무기 절연 물질을 포함하여 이루어질 수 있으나, 이에 한정되지 않는다.
평탄화층(700)은 패시베이션층(650) 상에 형성되어, 구동 박막 트랜지스터(400) 및 컨택홀들에 의한 단차를 보상할 수 있다. 평탄화층(700)은 실리콘 산화막(SiOX) 또는 실리콘 질화막(SiNX) 등의 무기 절연 물질을 포함하여 이루어질 수 있다. 또는, 평탄화층(700)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin) 등의 유기 절연 물질을 포함하여 이루어질 수 있다.
발광 소자(800)은 평탄화층(700) 상에 형성될 수 있다. 발광 소자(800)는 제1 전극(810), 발광층(820) 및 제2 전극(830)을 포함할 수 있다.
제1 전극(810)은 평탄화층(700) 상에 형성되며, 표시 장치의 양극(Anode)으로 기능할 수 있다. 제1 전극(310)은 구동 박막 트랜지스터(400)의 드레인 전극(442)과 전기적으로 연결될 수 있다.
제1 전극(810)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명 전도성 물질을 포함하여 이루어질 수 있다. 또는, 제1 전극(810)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 또는 크롬(Cr) 등의 금속 물질 또는 이들의 합금을 포함하여 이루어질 수 있다. 또한, 제1 전극(810)은 단일층으로 도시되어 있으나, 다중층으로 형성될 수 있다.
뱅크(750)는 평탄화층(700) 및 제1 전극(310)상에 형성될 수 있다. 뱅크(750)는 발광 영역(EA) 및 비발광 영역(NEA)을 정의할 수 있다. 즉, 뱅크(750)가 형성되지 않은 영역이 발광 영역(EA)이 되며, 뱅크(750)가 형성된 영역이 비발광 영역(NEA)이 될 수 있다.
뱅크(750)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 절연 물질을 포함하여 이루어질 수 있다. 또는, 뱅크(750)는 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 또는 티타늄 산화물 등의 무기 절연 물질을 포함하여 이루어질 수 있다. 또한, 뱅크(750)는 외부에서 입사되는 광을 흡수하기 위해, 블랙 염료를 포함하여 형성될 수 있다.
발광층(820)는 제1 전극(810) 상에 형성될 수 있다. 발광소자(820)는 뱅크(750) 상에도 형성될 수 있다. 즉, 발광층(820)는 발광 영역(EA) 및 비발광 영역(NEA)에도 형성될 수 있다.
발광층(820)는 정공 수송층(hole transporting layer), 유기 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제1 전극(810)과 제2 전극(830)에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동하게 되며, 유기 발광층에서 서로 결합하여 발광할 수 있다.
발광층(820)는 백색 광을 발광할 수 있다. 이를 위해서, 발광층(820)는 서로 상이한 색상의 광을 발광하는 복수의 스택(stack)을 포함하여 이루어질 수 있다.
제2 전극(830)은 발광층(820) 상에 형성될 수 있다. 제2 전극(830)은 표시 장치의 음극(Cathode)으로 기능할 수 있다. 제2 전극(830)은 발광소자(820)와 마찬가지로 발광 영역(EA) 및 비발광 영역(NEA)에도 형성될 수 있다.
본 발명의 제1 실시 예에 따른 표시 장치는 상부 발광 방식으로 이루어지기 때문에, 제2 전극(830)은 발광층(820)에서 발광된 광을 상부 쪽으로 투과시키기 위해서, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명 도전성 물질를 포함하여 이루어질 수 있다.
발광 영역(EA)의 제2 영역(EA2)에는 복수의 더미 패턴(500)이 형성될 수 있다. 복수의 더미 패턴(500)은 제1 내지 제3 더미 패턴(510, 520, 530)을 포함할 수 있다.
제1 더미 패턴(510)는 기판(100) 상에 형성될 수 있다. 제1 더미 패턴(510)은 차단층(200)과 동일한 공정을 통해 동시에 형성되어, 동일한 물질을 포함하여 이루어질 수 있다.
버퍼층(300)은 제1 영역(EA1)에서 연장되어, 제2 영역(EA2)까지 형성될 수 있다. 버퍼층(300)은 기판(100) 상에서 제1 더미 패턴(510)을 덮도록 형성될 수 있다.
제2 더미 패턴(520)은 버퍼층(300) 상에 형성될 수 있다. 제2 더미 패턴(520)은 구동 박막 트랜지스터(400)의 반도체층(410)과 동일한 공정을 통해 동시에 형성되어, 동일한 물질을 포함하여 이루어질 수 있다.
게이트 절연층(420)은 제1 영역(EA1)에서 연장되어, 제2 영역(EA2)까지 형성될 수 있다. 게이트 절연층(420)은 버퍼층(300) 상에서 제2 더미 패턴(520)을 덮도록 형성될 수 있다.
제3 더미 패턴(530)은 게이트 절연층(420) 상에 형성될 수 있다. 제3 더미 패턴(530)은 구동 박막 트랜지스터(400)의 게이트 전극(430)과 동일한 공정을 통해 동시에 형성되어, 동일한 물질을 포함하여 이루어질 수 있다.
제1 내지 제3 더미 패턴(510, 520, 530) 각각은 전기적으로 차단되어, 신호 라인 또는 전극과 연결되지 않을 수 있다. 이에 따라, 제1 내지 제3 더미 패턴(510, 520, 530) 각각은 전기적인 신호 또는 전압을 다른 구성 요소에 전달하지 않을 수 있다. 또한, 제1 내지 제3 더미 패턴(510, 520, 530)은 모두 중첩되도록 형성될 수 있다.
층간 절연층(600)은 제1 영역(EA1)에서 연장되어, 제2 영역(EA2)까지 형성될 수 있다. 층간 절연층(600)은 게이트 절연층(420) 상에서 제3 더미 패턴(530)을 덮도록 형성될 수 있다.
구동 박막 트랜지스터(400)의 드레인 전극(442)은 제1 영역(EA1)에서 연장되어, 제2 영역(EA2)까지 형성될 수 있다. 드레인 전극(442)은 층간 절연층(600) 상에서 제1 내지 제3 더미 패턴(510, 520, 530)과 중첩되도록 형성될 수 있다.
패시베이션층(650)은 제1 영역(EA1)에서 연장되어, 제2 영역(EA2)까지 형성될 수 있다. 패시베이션층(650)은 구동 박막 트랜지스터(400)의 드레인 전극(442)을 덮도록 형성될 수 있다.
평탄화층(700)은 제1 영역(EA1)에서 연장되어, 제2 영역(EA2)까지 형성될 수 있다. 평탄화층(700)은 패시베이션층(650)을 덮도록 형성될 수 있다.
발광 소자(800)는 제1 영역(EA1)에서 연장되어, 제2 영역(EA2)까지 형성될 수 있다. 제1 전극(810)은 컨택홀(H)을 통해 드레인 전극(442)과 전기적으로 연결될 수 있다. 즉, 제2 영역(EA2)에서, 구동 박막 트랜지스터(400)의 드레인 전극(442)을 노출시키기 위해, 패시베이션층(650) 및 평탄화층(700)을 관통하는 컨택홀(H)이 형성될 수 있다. 이 때, 컨택홀(H)은 제1 내지 제3 더미 패턴(510, 520, 530)과 중첩되도록 형성될 수 있다.
한편, 도 1은 종래 기술에 따른 표시 장치의 단면도이다. 도 1을 참고하면, 발광 영역(EA)의 개구율을 증가시기 위해, 발광 영역(EA) 내부에서 드레인 전극(442)과 발광 소자(800)를 전기적으로 연결시키는 구조를 개시하고 있다.
도 1을 참고하면, 발광 영역(EA)은 구동 박막 트랜지스터(400)가 형성된 제1 영역(EA1) 및 구동 박막 트랜지스터(400)가 형성되지 않은 제2 영역(EA2)을 포함할 수 있다. 이 때, 구동 박막 트랜지스터(400)의 드레인 전극(442)은 반도체층(410) 상에서 연장되어 제2 영역(EA2)까지 형성될 수 있다. 제2 영역(EA2)에서, 드레인 전극(442)의 하부에는 기판(100), 버퍼층(300) 및 게이트 절연층(420) 등의 복수의 절연층만이 배치될 수 있다. 즉, 제1 영역(EA1)보다, 제2 영역(EA2)에서 드레인 전극(422)의 하부에 형성된 복수의 물질층의 두께가 더 작을 수 있다.
평탄화층(700)은 제1 및 제2 영역(EA1, EA2)에 형성되며, 발광 소자(800)의 안정적인 증착을 위해, 상면이 평평하도록 형성되는 것이 바람직하다. 이에 따라, 제1 영역(EA1)보다, 제2 영역(EA2)에서 평탄화층(700)의 두께는 더 크도록 형성될 수 있다. 이 때, 드레인 전극(442)과 발광 소자(800)를 전기적으로 연결하기 위해, 제2 영역(EA2)에서 평탄화층(700)에 컨택홀(H)을 형성할 수 있다. 하지만, 평탄화층(700)의 두께에 의해 컨택홀(H)의 깊이 및 컨택홀(H)의 측면과 하면이 이루는 각도가 증가하므로, 발광 소자(800)가 안정적으로 증착되지 않는 문제가 발생할 수 있다. 예를 들어, 컨택홀(H)의 내부에서 발광층(820)의 두께가 감소함에 따라, 발광 효율이 저하되거나, 전류가 집중되는 현상이 발생할 수 있다. 또는, 컨택홀(H)의 내부에서 제2 전극(830)이 단선될 수도 있다.
하지만, 본 발명은 컨택홀(H) 하부에 복수의 더미 패턴(500)이 적층된 구조를 형성함으로써, 도 1에 도시된 종래의 구조와 비교하여, 제2 영역(EA2)에 형성된 평탄화층(700)의 두께를 감소시킬 수 있다. 즉, 도 1에 도시된 종래의 구조와 비교하여, 본 발명은 컨택홀(H)과 인접한 영역의 평탄화층(700)의 두께를 감소시킬 수 있다. 이에 따라, 컨택홀(H)의 깊이 및 컨택홀(H)의 측면과 하면이 이루는 각도도 감소되므로, 도 1에서 전술한 문제점을 해결할 수 있다. 즉, 컨택홀(H)의 내부에서 발광층(820) 및 제2 전극(830)이 안정적으로 형성될 수 있다. 또한, 복수의 더미 패턴(500)은 구동 박막 트랜지스터(400)를 형성하는 공정 과정에서 동시에 형성되므로, 추가적인 공정 과정을 생략할 수도 있다.
도 3은 본 발명의 제2 실시 예에 따른 표시 장치의 단면도이다.
도 2에서는 복수의 더미 패턴(500) 각각이 전기적으로 차단되어, 신호 라인 또는 전극과 연결되지 않은 구조를 개시하였다. 하지만, 복수의 더미 패턴(500) 중 적어도 하나는 인접한 신호 라인 또는 전극과 연결될 수 있다.
도 3에 따른 표시 장치는 도 1에 따른 표시 장치와 차단층(200) 및 제1 더미 패턴(510)의 구조를 제외하고 실질적으로 동일한 구조를 개시하고 있다. 따라서, 도 2에 도시된 표시 장치와 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 반복되는 설명은 생략한다.
도 3을 참고하면, 제1 더미 패턴(510)은 제2 영역(EA2)에서 제1 영역(EA1) 방향으로 연장되어, 차단층(200)과 연결될 수 있다. 또는, 차단층(200)이 제1 영역(EA1)에서 제2 영역(EA2) 방향으로 연장되어, 제1 더미 패턴(510)과 연결될 수 있다. 또한, 전술한 바와 같이, 차단층(200)과 제1 더미 패턴(510)은 동일한 공정을 통해 동일한 물질로 형성될 수 있으므로, 차단층(200)과 제1 더미 패턴(510)의 경계 영역은 보이지 않을 수 있다. 즉, 차단층(200)과 제1 더미 패턴(510)은 일체로 형성될 수 있다.
이에 따라, 제1 실시 예와 비교하여, 차단층(200)과 제1 더미 패턴(510)을 형성하는 과정에서, 차단층(200)과 제1 더미 패턴(510)을 이격시키기 위한 식각 공정을 생략할 수 있으므로, 공정을 더욱 간소화할 수 있다. 또한, 차단층(200)이 제1 및 제2 영역(EA1, EA2) 전체에 형성되므로, 외부에서 유입되는 광을 더욱 효과적으로 차단할 수 있다.
도 3에서는 차단층(200)과 제1 더미 패턴(510)이 연결된 구조를 개시하였으나, 이에 한정되지 않는다. 예를 들어, 제1 더미 패턴(510)이 차단층(200) 이외의 인접한 신호 라인 또는 전극과 연결되도록 형성될 수 있다. 또는, 제2 더미 패턴(520) 또는 제3 더미 패턴(530)이 인접한 신호 라인 또는 전극과 연결되도록 형성될 수도 있다.
도 4는 본 발명의 제3 실시 예에 따른 표시 장치의 단면도이다.
도 4에 따른 표시 장치는 도 1에 따른 표시 장치와 클래드층(900)의 구성을 제외하고 실질적으로 동일한 구조를 개시하고 있다. 따라서, 도 3에 도시된 표시 장치와 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 반복되는 설명은 생략한다.
도면에 도시되지는 않았으나, 본 발명의 표시 장치는 외부 전원으로부터 구동 박막 트랜지스터(400)에 전원 전압을 인가하기 위한 패드 전극을 포함할 수 있다. 그리고, 패드 전극의 부식 및 손상을 방지하기 위해, 패드 전극을 덮는 클래드층을 형성할 수 있다. 이 때, 도 4를 참고하면, 동일한 공정을 통해, 제2 영역(EA2)에서 패시베이션층(650) 상에도 클래드층(900)을 형성할 수 있다.
클래드층(900)은 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 또는 크롬(Cr) 등의 금속 물질 또는 이들의 합금을 포함하여 이루어질 수 있다. 또한, 클래드층(900)은 단일층으로 도시되어 있으나, 다중층으로 형성될 수도 있다.
클래드층(900)은 컨택홀(H)이 형성된 방향으로 연장되어, 컨택홀(H)을 통해 드레인 전극(442)과 전기적으로 연결될 수 있다. 또한, 클래드층(900)은 컨택홀(H)에 의해 노출된 드레인 전극(442)의 전면을 모두 덮도록 형성될 수 있다.
평탄화층(700)은 패시베이션층(650) 및 클래드층(900) 상에 형성되며, 발광 소자(800)은 평탄화층(700) 상에 형성될 수 있다. 이 때, 제1 전극(800)은 컨택홀(H)을 통해 클래드층(900)과 전기적으로 연결될 수 있다. 클래드층(900)은 컨택홀(H)을 통해 드레인 전극(442)과 전기적으로 연결된 상태이므로, 제1 전극(810)은 드레인 전극(442)과도 전기적으로 연결될 수 있다.
이에 따라, 제1 실시 예와 비교하여, 컨택홀(H) 하부에 클래드층(900)이 추가적으로 형성되므로, 드레인 전극(442)을 덮는 평탄화층(700)의 두께를 더욱 감소시킬 수 있다. 따라서, 컨택홀(H)의 깊이 및 컨택홀(H)의 측면과 하면이 이루는 각도가 더욱 감소하므로, 발광 소자(800)를 더욱 안정적으로 형성할 수 있다.
또한, 클래드층(900)은 컨택홀(H)에 의해 노출된 드레인 전극(442)의 전면을 모두 덮도록 형성되므로, 클래드층(900)에 의해 드레인 전극(442)은 외부에 노출되지 않을 수 있다. 이에 따라, 평탄화층(700)에 컨택홀(H)을 형성하는 공정에서, 평탄화층(700)을 식각하기 위해 사용되는 식각액에 의해 드레인 전극(442)이 부식되거나 손상되는 것을 방지할 수 있다. 또한, 클래드층(900)은 패드 전극 상에 클래드층을 형성하는 종래의 공정 과정에서 동시에 형성되므로, 추가적인 공정 과정을 생략할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 기판 200: 차단층
300: 버퍼층 400: 구동 박막 트랜지스터
500: 더미 패턴 600: 층간 절연층
650: 패시베이션층 700: 평탄화층
800: 발광소자 900: 클래드층

Claims (11)

  1. 발광 영역 및 비발광 영역을 포함하는 기판;
    상기 기판 상에 형성된 박막 트랜지스터 및 복수의 더미 패턴;
    상기 박막 트랜지스터 및 복수의 더미 패턴 상에 형성된 평탄화층; 및
    상기 평탄화층 상에 형성된 발광 소자를 포함하고,
    상기 발광 영역은 상기 박막 트랜지스터가 형성된 제1 발광 영역 및 상기 복수의 더미 패턴이 형성된 제2 발광 영역을 포함하고,
    상기 박막 트랜지스터의 드레인 전극은 상기 제2 발광 영역으로 연장되며,
    상기 드레인 전극과 상기 발광 소자는 상기 제2 발광 영역에서 전기적으로 연결되는, 표시 장치.
  2. 제1 항에 있어서,
    상기 기판 상에 형성된 차단층을 더 포함하고,
    상기 박막 트랜지스터는 상기 차단층 상에 형성되며, 상기 차단층과 중첩되는, 표시 장치.
  3. 제2 항에 있어서,
    상기 박막 트랜지스터는,
    상기 차단층 상에 형성된 반도체층;
    상기 반도체층 상에 형성된 게이트 절연층;
    상기 게이트 절연층 상에 형성된 게이트 전극;
    상기 반도체층의 일측과 연결된 소스 전극 및 상기 반도체층의 타측과 연결된 상기 드레인 전극을 포함하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 복수의 더미 패턴은,
    상기 기판 상에 형성된 제1 더미 패턴;
    상기 제1 더미 패턴 상에 형성된 제2 더미 패턴;
    상기 제2 더미 패턴 상에 형성된 제3 더미 패턴을 포함하며,
    상기 드레인 전극은 상기 제3 더미 패턴 상으로 연장되어 형성된, 표시 장치.
  5. 제4 항에 있어서,
    상기 드레인 전극과 상기 제1 내지 제3 더미 패턴은 모두 중첩되는, 표시 장치.
  6. 제5 항에 있어서,
    상기 제2 발광 영역에서, 상기 평탄화층에 형성된 컨택홀을 통해, 상기 발광 소자는 상기 드레인 전극과 전기적으로 연결되며,
    상기 컨택홀은 상기 제1 내지 제3 더미 패턴과 중첩되도록 형성된, 표시 장치.
  7. 제4 항에 있어서,
    상기 제2 발광 영역에서, 상기 드레인 전극과 상기 평탄화층 사이에는 클래드층이 더 형성되며,
    상기 컨택홀은 상기 클래드층의 일부 영역을 노출시키며, 상기 클래드층을 통해 상기 드레인 전극과 상기 발광 소자는 전기적으로 연결된, 표시 장치.
  8. 제4 항에 있어서,
    상기 제1 내지 제3 더미 패턴 각각은 절연된, 표시 장치.
  9. 제4 항에 있어서,
    상기 제1 더미 패턴은 상기 차단층과 동일한 층에 형성되고,
    상기 제2 더미 패턴은 상기 반도체층과 동일한 층에 형성되고,
    상기 제3 더미 패턴은 상기 게이트 전극과 동일한 층에 형성되는, 표시 장치.
  10. 제4 항에 있어서,
    상기 제1 내지 제3 더미 패턴 중 적어도 하나는 인접한 전극과 연결된, 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 더미 패턴과 상기 차단층은 연결된, 표시 장치.
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