WO2020137729A1 - 近接センサ - Google Patents

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WO2020137729A1
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circuit unit
clock signal
coil
changes
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大輔 廣野
勝治 木村
雄貴 浦野
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Sony Semiconductor Solutions Corp
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Sony Semiconductor Solutions Corp
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    • H03K17/945—Proximity switches
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    • H03K17/952—Proximity switches using a magnetic detector using inductive coils
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    • H03K2217/95—Proximity switches using a magnetic detector
    • H03K2217/956—Negative resistance, e.g. LC inductive proximity switches

Definitions

  • This technology relates to proximity sensors.
  • the distance when detecting the distance between the object to be detected and the detection coil, the distance can be detected by analyzing the current flowing through the detection coil.
  • Patent Document 1 describes that the conductance, which indicates the ease with which a current flows through the detection coil, changes according to the distance between the detection target and the detection coil.
  • the main purpose of the present technology is to provide a proximity sensor that has a simple configuration and that detects the distance between the coils by acquiring the amplitude of the pulse wave of the induced electromotive force generated in the coils with high accuracy.
  • the present technology includes a reference signal generation circuit unit, a first coil, a second coil, a clock signal generation circuit unit, and a switched capacitor circuit unit, and the reference signal generation circuit unit is the first
  • a second AC voltage is applied to the coil, a reference signal synchronized with the first AC voltage is transmitted to the clock signal generation circuit unit, and the second coil magnetically coupled to the first coil is the second coil.
  • a second AC voltage having a correlation with a coupling coefficient between one coil and the second coil is generated, and the clock signal generation circuit unit transmits a plurality of clock signals corresponding to the reference signal to the switched capacitor circuit unit.
  • the proximity of the switched capacitor circuit unit detecting the distance between the first coil and the second coil by acquiring the second AC voltage at a timing when each of the plurality of clock signals changes.
  • the clock signal generation circuit section changes the second AC voltage based on the reference signal at a timing immediately after the second AC voltage changes from the negative side to the positive side, and the second AC voltage from the negative side.
  • a second clock signal that changes at a timing immediately before changing to the positive side is transmitted to the switched capacitor circuit unit, and the switched capacitor circuit unit acquires the second AC voltage acquired at a timing when the first clock signal changes. And a voltage difference from the second AC voltage acquired at the timing when the second clock signal changes.
  • the switched capacitor circuit unit may include a plurality of charge switches, a plurality of discharge switches, a plurality of sampling capacitors, and a differential amplifier.
  • Each of the charge switches corresponds to any one of the plurality of clock signals, and at the timing when the clock signal changes, the charge switch corresponding to the clock signal is turned on or off, and each of the discharges A switch corresponds to any one of a plurality of the clock signals, the discharge switch corresponding to the clock signal is turned on or off at a timing when the clock signal changes, and each of the sampling capacitors has a plurality of Corresponding to any one of the clock signals, the charge switch connected to the sampling capacitor is turned on, and the discharge switch connected to the sampling capacitor is turned off, thereby the switched capacitor circuit.
  • the clock signal generation circuit section changes a second clock voltage based on the reference signal at a timing immediately after the second AC voltage changes from the positive side to the negative side, and the second AC voltage from the positive side.
  • a fourth clock signal that changes at a timing immediately before changing to a negative side is transmitted to the switched capacitor circuit unit, the voltage difference is set as a first voltage difference, and the switched capacitor circuit unit changes the third clock signal.
  • the second voltage difference between the second AC voltage acquired at the above timing and the second AC voltage acquired at the timing at which the fourth clock signal changes, and the first voltage difference may be acquired. ..
  • the switched capacitor circuit unit may acquire a difference between the first voltage difference and the second voltage difference.
  • the present technology further provides an AD converter, and the AD converter provides a proximity sensor that converts the output voltage of the switched capacitor circuit unit into a digital signal and outputs the voltage signal.
  • the present technology further includes a coupling coefficient calculation unit, and the coupling coefficient calculation unit calculates a coupling coefficient of the first coil and the second coil based on the voltage signal.
  • the present technology further includes a negative capacitance circuit unit, and the negative capacitance circuit unit reduces the parasitic capacitance due to the second coil included in the second AC voltage. Provide a sensor.
  • FIG. 1 An overall configuration diagram of an embodiment of a proximity sensor according to the present technology is shown in FIG.
  • the proximity sensor according to the present technology includes a reference signal generation circuit unit 30, a first coil 10, a second coil 20, a clock signal generation circuit unit 40, a switched capacitor circuit unit 50, Is equipped with.
  • the reference signal generation circuit unit 30 and the first coil 10 are connected.
  • the reference signal generation circuit unit 30 and the clock signal generation circuit unit 40 are connected.
  • the clock signal generation circuit unit 40 and the switched capacitor circuit unit 50 are connected.
  • the switched capacitor circuit unit 50 and the second coil 20 are connected.
  • the reference signal generation circuit unit 30 applies the first AC voltage V R to the first coil 10. In addition, the reference signal generating circuit 30 transmits the reference signal R synchronized with the first AC voltage V R to the clock signal generating circuit 40.
  • the reference signal R has information on the High section of the first AC voltage V R.
  • the pulse wave of the reference signal R and the pulse wave of the first AC voltage V R may have the same shape.
  • the first coil 10 and the second coil 20 are magnetically coupled. Therefore, when the first AC voltage V R is applied to the first coil 10, the magnetic field f is generated inside the first coil 10. When the first coil 10 and the second coil 20 are close to each other, the magnetic field f of the first coil 10 affects the second coil, and the magnetic field f of the first coil 10 and the second coil 20 depends on the coupling coefficient of the first coil 10 and the second coil 20. An induced electromotive force is generated in the second coil 20. Let this induced electromotive force be the second AC voltage V IN .
  • the inside of the first coil 10 and the second coil 20 is hollow, but in order to increase the induced electromotive force generated in the second coil 20, the first coil 10 or the second coil 20 is used. You may insert an iron core etc. in the inside.
  • the clock signal generation circuit unit 40 transmits a plurality of clock signals corresponding to the reference signal R to the switched capacitor circuit unit 50.
  • the switched capacitor circuit unit 50 acquires the second AC voltage V IN at the timing when each of the plurality of clock signals changes.
  • the clock signal generation circuit unit 40 includes a first clock signal that changes based on the reference signal R at a timing immediately after the pulse wave of the second AC voltage V IN changes from the negative side to the positive side, A second clock signal that changes at the timing immediately before the pulse wave of the second AC voltage V IN changes from the negative side to the positive side is transmitted to the switched capacitor circuit unit 50.
  • the reference signal R and the first AC voltage V R are synchronized, and the first AC voltage V R and the second AC voltage V IN are also synchronized by magnetic field coupling. Therefore, it is possible to synchronize these pulse waves.
  • the switched capacitor circuit 50 a second alternating voltage V IN obtained at the timing when the first clock signal changes, the voltage difference between the second alternating voltage V IN obtained at the timing when the second clock signal changes get. This voltage difference is the amplitude of the pulse wave of the second AC voltage V IN .
  • FIG. 2 an image of a pulse wave of the second AC voltage V IN , a timing chart of the reference signal R generated by the reference signal generation circuit unit 30, a first clock signal P1 generated by the clock signal generation circuit unit 40, and a first clock signal P1 generated by the clock signal generation circuit unit 40.
  • a timing chart of the 2-clock signal P1A and an image of a pulse wave of the output voltage V OUT of the clock signal generation circuit unit 40 are shown.
  • the period of the pulse wave of the second AC voltage V IN is T
  • the duty ratio of the pulse wave of the second AC voltage V IN is D (0 ⁇ D ⁇ 1)
  • the amplitude of the pulse wave of the second AC voltage V IN is The acquired interval (sampling interval) is ⁇ .
  • the pulse wave of the second AC voltage V IN has a distorted waveform. Further, the pulse wave of the second AC voltage V IN has a simple waveform for the purpose of explaining the present technology, but may actually have a complicated changing waveform.
  • the timing at which the pulse wave of the second AC voltage V IN changes is synchronized with the timing at which the reference signal R changes. More specifically, the reference signal R changes from the negative side to the positive side, and after a predetermined time (DT) elapses, the pulse wave of the second AC voltage V IN changes from the negative side to the positive side. Further, the reference signal R changes from the positive side to the negative side, and after a predetermined time (DT) elapses, the pulse wave of the second AC voltage V IN changes from the positive side to the negative side.
  • the timing when the reference signal R changes from the negative side to the positive side and the timing when the second clock signal P1A changes from the positive side to the negative side are synchronized. More specifically, the reference signal R changes from the negative side to the positive side, and after a predetermined time has elapsed, the second clock signal P1A changes from the positive side to the negative side. Therefore, the timing at which the second clock signal P1A changes from the positive side to the negative side can be determined based on the reference signal R.
  • the first clock signal P1 changes from the positive side to the negative side at the timing b immediately after the second AC voltage V IN changes from the negative side to the positive side.
  • the second clock signal P1A changes from the positive side to the negative side at a timing a immediately before the second AC voltage V IN changes from the negative side to the positive side.
  • This voltage difference is output as the output voltage V OUT of the switched capacitor circuit section 50.
  • the switched capacitor circuit unit 50 acquires the second AC voltage V IN at the timing when the first clock signal P1 and the second clock signal P1A change from the positive side to the negative side, but the first clock signal P1 is obtained.
  • the second AC voltage V IN may be acquired at the timing when the second clock signal P1A changes from the negative side to the positive side.
  • the switched capacitor circuit unit 50 includes a plurality of charge switch groups (51-1, 51-2), a plurality of discharge switch groups (52-1, 52-2), and a plurality of sampling capacitors.
  • the group (53-1, 53-2) and the differential amplifier 55 are provided.
  • the switched capacitor circuit unit 50 may include a feedback capacitor group 54, input terminals (56-1, 56-2), output terminals (57-1, 57-2), and a ground group 58. it can.
  • the plurality of charging switch groups (51-1, 51-2) are arranged between the plurality of sampling capacitor groups (53-1, 53-2) and the input terminals (56-1, 56-2), or the plurality of sampling capacitors. It is arranged between the group (53-1, 53-2) and the ground group 58.
  • the plurality of discharge switch groups (52-1, 52-2) are arranged between the plurality of sampling capacitor groups (53-1, 53-2) and the differential amplifier 55, or the plurality of sampling capacitor groups (53-1). , 53-2) and the ground group 58.
  • a differential amplifier 55 is arranged between a plurality of discharge switch groups (52-1, 52-2) and output terminals (57-1, 57-2).
  • the second charge switch group 51-2 and the feedback capacitor group 54 are arranged in parallel with the differential amplifier 55.
  • Each charging switch group (51-1, 51-2) corresponds to any one of the plurality of clock signals. Then, at the timing when the clock signal changes, the charging switch group (51-1, 51-2) corresponding to the clock signal is turned on or off.
  • the first charging switch group 51-1 corresponds to the first clock signal P1.
  • the second charge switch group 51-2 corresponds to the second clock signal P1A.
  • the first charging switch group 51-1 is turned on or off at the timing when the first clock signal P1 changes.
  • the second charging switch group 51-2 is turned on or off at the timing when the second clock signal P1A changes.
  • each discharge switch group (52-1, 52-2) corresponds to any one of a plurality of clock signals. Then, at the timing when the clock signal changes, the discharge switch group (52-1, 52-2) corresponding to the clock signal is turned on or off.
  • the first discharge switch group 52-1 corresponds to the first clock signal P1.
  • the second discharge switch group 52-2 corresponds to the second clock signal P1A.
  • the first discharge switch group 52-1 is turned on or off at the timing when the first clock signal P1 changes.
  • the second discharge switch group 52-2 is turned on or off at the timing when the second clock signal P1A changes.
  • Each sampling capacitor group (53-1, 53-2) corresponds to any one of the plurality of clock signals.
  • the first sampling capacitor group 53-1 corresponds to the first clock signal P1.
  • the second sampling capacitor group 53-2 corresponds to the second clock signal P1A.
  • the plurality of charging switch groups (51-1, 51-2) connected to the plurality of sampling capacitor groups (53-1, 53-2) are turned on, and the plurality of sampling capacitor groups (53- The plurality of discharge switch groups (52-1, 52-2) connected to (1, 53-2) are turned off.
  • the plurality of sampling capacitor groups (53-1, 53-2) charge the second AC voltage V IN input to the switched capacitor circuit section 50.
  • the first charge switch group 51-1 connected to the first sampling capacitor group 53-1 is turned on, and the first discharge switch group 52-1 connected to the first sampling capacitor group 53-1 is turned on. Turned off. As a result, the first sampling capacitor group 53-1 charges the second AC voltage V IN input to the switched capacitor circuit section 50.
  • the second charge switch group 51-2 connected to the second sampling capacitor group 53-2 is turned on, and the second discharge switch group 52 connected to the second sampling capacitor group 53-2. -2 is turned off.
  • the second sampling capacitor group 53-2 charges the second AC voltage V IN input to the switched capacitor circuit section 50.
  • the plurality of charging switch groups (51-1, 51-2) connected to the plurality of sampling capacitor groups (53-1, 53-2) are turned off, and the plurality of sampling capacitor groups ( A plurality of discharge switch groups (52-1, 52-2) connected to (53-1, 53-2) are turned on.
  • the plurality of sampling capacitor groups (53-1, 53-2) discharge the second AC voltage V IN charged in the plurality of sampling capacitor groups (53-1, 53-2).
  • the second charging switch group 51-2 connected to the second sampling capacitor group 53-2. Is turned off, and the second discharge switch group 52-2 connected to the second sampling capacitor group 53-2 is turned on.
  • the second sampling capacitor group 53-2 discharges the second AC voltage V IN charged in the second sampling capacitor group 53-2.
  • the first charging switch group connected to the first sampling capacitor group 53-1 at the timing when the first clock signal P1 changes from the positive side to the negative side (time t ⁇ in FIG. 2).
  • 51-1 is turned off, and the first discharge switch group 52-1 connected to the first sampling capacitor group 53-1 is turned on.
  • the first sampling capacitor group 53-1 discharges the second AC voltage V IN charged in the first sampling capacitor group 53-1.
  • the discharged second AC voltage V IN is input to the differential amplifier 55.
  • the differential amplifier 55 amplifies and outputs the second AC voltage V IN discharged from each sampling capacitor group.
  • the differential amplifier 55 amplifies and outputs the second AC voltage V IN discharged by the first sampling capacitor group 53-1 and the second sampling capacitor group 53-2.
  • the output voltage V A (see FIG. 2) of the switched capacitor circuit unit 50 at this time can be expressed by the following equation (1).
  • C S is the capacitance of the sampling capacitor group (53-1, 53-2).
  • C F is the capacitance of the feedback capacitor group 54.
  • V A ⁇ V IN ( ⁇ )-V IN (0) ⁇ C S /C F (1)
  • this C S /C F is the voltage amplification factor of the switched capacitor circuit unit 50.
  • the second is (from the negative changes to the positive side) the rising edge of the pulse wave of the AC voltage V IN has obtained the amplitude of the pulse wave falling edge of the second AC voltage V IN
  • the amplitude of (change from the positive side to the negative side) may be acquired.
  • the distance i between the coils can be detected only by the amplitude of either the rising edge or the falling edge of the pulse wave of the second AC voltage V IN , but more preferably, the switched capacitor circuit section 50 is the second It is preferable to acquire the amplitudes of both the rising edge and the falling edge of the pulse wave of the AC voltage V IN .
  • the clock signal generation circuit unit 40 receives the pulse wave of the second AC voltage V IN from the positive side based on the reference signal R in addition to the above-described first clock signal and second clock signal.
  • the switched clock circuit includes a third clock signal that changes at a timing immediately after changing to a negative side and a fourth clock signal that changes at a timing immediately before a pulse wave of the second AC voltage V IN changes from a positive side to a negative side. It is transmitted to the section 50. That is, the clock signal generation circuit unit 40 transmits the first to fourth clock signals to the switched capacitor circuit unit 50.
  • the switched capacitor circuit unit 50 has a voltage difference between the second AC voltage V IN acquired at the timing when the third clock signal changes and the second AC voltage V IN acquired at the timing when the fourth clock signal changes. The two voltage difference and the first voltage difference are acquired. The above operation will be described with reference to FIG. It should be noted that the description of the overlapping portions between FIG. 4 and FIG.
  • FIG. 4 an image of a pulse wave of the second AC voltage V IN , a timing chart of the reference signal R generated by the reference signal generation circuit unit 30, a first clock signal P1 generated by the clock signal generation circuit unit 40, The timing charts of the two clock signal P1A, the third clock signal P2, and the fourth clock signal P2A and the image of the pulse wave of the output voltage V OUT of the clock signal generation circuit unit 40 are shown.
  • the timing at which the reference signal R changes from the positive side to the negative side and the timing at which the fourth clock signal P2A changes from the positive side to the negative side are synchronized. More specifically, the reference signal R changes from the positive side to the negative side, and after the lapse of a predetermined time, the fourth clock signal P2A changes from the positive side to the negative side.
  • the timing at which the reference signal R changes from the positive side to the negative side can be determined based on the duty ratio D. Therefore, the timing when the fourth clock signal P2A changes from the positive side to the negative side can be determined based on the reference signal R and the duty ratio D.
  • the third clock signal P2 changes from the positive side to the negative side at the timing d immediately after the second AC voltage V IN changes from the positive side to the negative side.
  • the fourth clock signal P2A changes from the positive side to the negative side at a timing c immediately before the second AC voltage V IN changes from the positive side to the negative side.
  • time DT depends on the duty ratio D. Further, the time DT+ ⁇ is the time obtained by adding the sampling interval ⁇ to the time DT.
  • the switched capacitor circuit section 50 acquires the second AC voltage V IN at the timing when the third clock signal P2 and the fourth clock signal P2A change from the positive side to the negative side, but the third clock signal P2 is obtained.
  • the second AC voltage V IN may be acquired at the timing when the fourth clock signal P2A changes from the negative side to the positive side.
  • FIG. 5 a circuit diagram of one embodiment of the switched capacitor circuit unit 50 is shown in FIG. It should be noted that the description of the overlapping portions between FIG. 5 and FIG. 3 will be omitted.
  • the switched capacitor circuit unit 50 includes a plurality of charge switch groups (51-1 to 4), a plurality of discharge switch groups (52-1 to 4), and a plurality of sampling capacitor groups (53- 1 to 4) and a differential amplifier 55.
  • the switched capacitor circuit section 50 may include a feedback capacitor group 54, input terminals (56-1, 56-2), output terminals (57-1, 57-2), and a ground group 58. it can.
  • the plurality of charging switch groups (51-1 to 4) are arranged between the plurality of sampling capacitor groups (53-1 to 4) and the input terminals (56-1, 56-2) or the plurality of sampling capacitor groups (53- 1 to 4) and the ground group 58.
  • a plurality of discharge switch groups (52-1 to 4) are provided between the plurality of sampling capacitor groups (53-1 to 4) and the differential amplifier 55, or a plurality of sampling capacitor groups (53-1 to 4). It is arranged between the ground groups 58.
  • a differential amplifier 55 is arranged between the plurality of discharge switch groups (52-1 to 4) and the output terminals (57-1, 57-2).
  • the second charge switch group 51-2 and the feedback capacitor group 54 are arranged in parallel with the differential amplifier 55.
  • the third charging switch group 51-3 corresponds to the third clock signal P2.
  • the fourth charge switch group 51-4 corresponds to the fourth clock signal P2A.
  • the third charging switch group 51-3 is turned on or off at the timing when the third clock signal P2 changes.
  • the fourth charging switch group 51-4 is turned on or off at the timing when the fourth clock signal P2A changes.
  • the third discharge switch group 52-3 corresponds to the third clock signal P2.
  • the fourth discharge switch group 52-4 corresponds to the fourth clock signal P2A.
  • the third discharge switch group 52-3 is turned on or off at the timing when the third clock signal P2 changes.
  • the fourth discharge switch group 52-4 is turned on or off at the timing when the fourth clock signal P2A changes.
  • the third sampling capacitor group 53-3 corresponds to the third clock signal P2.
  • the fourth sampling capacitor group 53-4 corresponds to the fourth clock signal P2A.
  • the third charging switch group 51-3 connected to the third sampling capacitor group 53-3 is turned on, and the third discharging switch group 52-3 connected to the third sampling capacitor group 53-3. Is turned off. As a result, the third sampling capacitor group 53-3 charges the second AC voltage V IN input to the switched capacitor circuit unit 50.
  • the fourth charge switch group 51-4 connected to the fourth sampling capacitor group 53-4 is turned on, and the fourth discharge switch group 52-4 connected to the fourth sampling capacitor group 53-4 is turned off. To be done. As a result, the fourth sampling capacitor group 53-4 charges the second AC voltage V IN input to the switched capacitor circuit section 50.
  • the fourth charging switch group connected to the fourth sampling capacitor group 53-4. 51-4 is turned off, and the fourth discharge switch group 52-4 connected to the fourth sampling capacitor group 53-4 is turned on.
  • the fourth sampling capacitor group 53-4 discharges the second AC voltage V IN charged in the fourth sampling capacitor group 53-4.
  • the third charging switch group 51-3 connected to the third sampling capacitor group 53-3 is When turned off, the third discharge switch group 52-3 connected to the third sampling capacitor group 53-3 is turned on. As a result, the third sampling capacitor group 53-3 discharges the second AC voltage V IN charged in the third sampling capacitor group 53-3.
  • the differential amplifier 55 amplifies and outputs the second AC voltage V IN discharged by the first to fourth sampling capacitor groups (53-1 to 4).
  • the output voltage V A (see FIG. 4) of the switched capacitor circuit unit 50 at this time can be expressed by the following equation (2).
  • V A [ ⁇ V IN ( ⁇ ) ⁇ V IN (0) ⁇ V IN (DT+ ⁇ ) ⁇ V IN (DT) ⁇ ] ⁇ C S /C F (2)
  • the switched capacitor circuit unit 50 acquires the difference between the first voltage difference and the second voltage difference.
  • the switched capacitor circuit 50 the amplitude of the pulse wave of the rising edge of the second AC voltage V IN (change from the negative side to the positive side), the falling edge of the pulse wave of the second AC voltage V IN ( Both the amplitude of the change from the positive side to the negative side) is acquired.
  • this voltage difference fluctuates due to the distortion of the waveform of the second AC voltage V IN that depends on the parasitic resistance, the parasitic capacitance, or the duty ratio D.
  • the switched capacitor circuit unit 50 acquires both the rising edge voltage and the falling edge voltage of the second AC voltage V IN , and thus this dependence can be reduced.
  • the switched capacitor circuit unit 50 acquires both the rising edge voltage and the falling edge voltage of the second AC voltage V IN , so the output voltage V OUT is the second AC voltage V that is the input voltage. It is about twice as much as IN . Therefore, the SN ratio becomes large, and the influence of DC offset and noise can be reduced.
  • FIG. 6 An overall configuration diagram of an embodiment of a proximity sensor according to the present technology is shown in FIG. Note that the description of the overlapping portions between FIG. 6 and FIG. 1 will be omitted.
  • the proximity sensor according to the present technology may further include an AD converter 60.
  • the AD converter 60 converts the output voltage V OUT of the switched capacitor circuit unit 50 into a digital signal and outputs the voltage signal.
  • the AD converter 60 converts the output voltage V OUT into a digital signal, whereby the coupling coefficient can be calculated.
  • FIG. 7 shows an overall configuration diagram of an embodiment of a proximity sensor according to the present technology. Note that the description of the overlapping portions between FIG. 7 and FIG. 1 will be omitted.
  • the proximity sensor according to the present technology may further include a coupling coefficient calculation unit 70.
  • the coupling coefficient calculator 70 calculates the coupling coefficient k of the first coil 10 and the second coil 20 based on the voltage signal output from the AD converter 60.
  • the induced electromotive force (second AC voltage V IN ) is correlated with the mutual inductance M of the first coil 10 and the second coil 20.
  • V IN M ⁇ I 1 / ⁇ t (3)
  • the coupling coefficient k can be calculated by the following equation (4).
  • the coupling coefficient k is correlated with the distance i between the first coil 10 and the second coil 20. Therefore, the distance i between the first coil 10 and the second coil 20 can be detected based on the induced electromotive force (second AC voltage V IN ).
  • the switched capacitor circuit section 50 may have an AD conversion function or a coupling coefficient calculation function. Further, the AD converter 60 may have a coupling coefficient calculation function.
  • Fig. 8 shows the overall configuration of a proximity sensor according to the present technology. Note that the description of the overlapping portions between FIG. 8 and FIG. 1 will be omitted.
  • the proximity sensor according to the present technology may further include a negative capacitance circuit unit 80.
  • the negative capacitance circuit unit 80 can reduce the parasitic capacitance included in the second AC voltage V IN , which is caused by the second coil 20.
  • Parasitic capacitance is the capacitance component due to the physical structure of the element in electronic circuits. For example, when there is a potential difference between both ends of the coil, each winding adjacent to each other with a different potential behaves like an electrode plate of a capacitor and accumulates electric charges. Therefore, an extra current flows for charging and discharging.
  • FIG. 9 is an example of a pulse wave of the second AC voltage V IN .
  • V IN1 is the second AC voltage having a large parasitic capacitance.
  • the pulse wave may have a distorted waveform as described above.
  • V IN2 is the second AC voltage having a small parasitic capacitance.
  • the parasitic capacitance is small and the pulse wave distortion is small.
  • the negative capacitance circuit unit 80 reduces the parasitic capacitance included in the input second AC voltage V IN1 having a large parasitic capacitance by the negative capacitance, and outputs the second AC voltage IN2 having a small parasitic capacitance. Since the distortion of the pulse wave of the second AC voltage IN2 is small, the switched capacitor circuit 50 can detect the amplitude of the rising edge or the falling edge of the pulse wave with high accuracy.
  • each of the negative capacitance circuit section 80 has two input terminals and two output terminals, but it may have one input terminal and one output terminal.
  • each of the negative capacitance circuit unit 80 may have two input terminals and two output terminals.
  • the negative capacitance circuit unit 80 is a single-ended wiring, the negative capacitance circuit unit 80 may have one input terminal and one output terminal.
  • FIG. 10 is a schematic diagram of an embodiment of the negative capacitance circuit unit 80 according to the present technology.
  • the negative capacitance circuit section 80 includes an amplifier section 81. And a feedback capacitor 82.
  • the amplifying unit 81 has a function of multiplying the input voltage by A and outputting it.
  • A is a gain, which is a value greater than 1.
  • the input impedance Z in of the negative capacitance circuit unit 80 can be expressed by the following equation (6).
  • the negative capacitance circuit section 80 can output the second AC voltage IN2 having a small parasitic capacitance.
  • the distortion of the pulse wave of the second AC voltage IN2 becomes small, so that the switched capacitor circuit 50 can detect the amplitude of the rising edge or the falling edge of the pulse wave with high accuracy.
  • FIG. 11 is a circuit diagram of an embodiment of the negative capacitance circuit section 80 according to the present technology.
  • the negative capacitance circuit section 80 includes a differential amplifier 810, a first resistor 81a, a second resistor 81b, a feedback capacitor 82, an input terminal 84, and an output terminal 85. And at least.
  • the differential amplifier 810, the first resistor 81a, and the second resistor 81b are the amplification unit 81.
  • the negative capacitance circuit unit 80 can be realized by using, for example, a NIC (Negative Impedance Converter).
  • the feedback capacitor 82 is connected between the non-inverting input terminal of the differential amplifier 810 and the output terminal of the differential amplifier 810.
  • the second resistor 81b is connected between the inverting input terminal of the differential amplifier 810 and the output terminal of the differential amplifier 810.
  • the second resistor 81b, the first resistor 81a, and the GND are connected in series in this order.
  • the inverting input terminal of the differential amplifier 810 is connected between the first resistor 81a and the second resistor 81b.
  • the gain A is obtained by the following equation (7).
  • the input impedance Z in of the negative capacitance circuit section 80 can be obtained by the following equation (8).
  • the negative capacitance circuit section 80 can output the second AC voltage IN2 having a small parasitic capacitance.
  • the distortion of the pulse wave of the second AC voltage IN2 becomes small, so that the switched capacitor circuit 50 can detect the amplitude of the rising edge or the falling edge of the pulse wave with high accuracy.
  • the negative capacitance circuit unit 80 may further include a bias resistor.
  • the bias resistor is a resistor having a function of stabilizing an AC voltage.
  • FIG. 12 is a circuit diagram of an embodiment of the negative capacitance circuit section 80 according to the present technology.
  • the negative capacitance circuit section 80 further includes a bias resistor 83.
  • One terminal of the bias resistor 83 is connected between the input terminal 84 and the non-inverting input terminal of the differential amplifier 810.
  • the input second AC voltage V IN can be stabilized.
  • the negative capacitance circuit section 80 shown in FIG. 11 is connected to a single end wiring. Therefore, the negative capacitance circuit section 80 includes one input terminal 84 and one output terminal 85.
  • FIG. 13 is a circuit diagram of an embodiment of the negative capacitance circuit section 80 according to the present technology.
  • the negative capacitance circuit section 80 includes a first differential amplifier 810a, a second differential amplifier 810b, a first resistor 81a, and two second resistors (81ba). , 81bb), a first feedback capacitor 82a, a second feedback capacitor 82b, a first input terminal 84a, a second input terminal 84b, a first output terminal 85a, and a second output terminal. 85b and at least.
  • the two differential amplifiers (810a, 810b), the first resistor 81a, and the two second resistors (81ba, 81bb) are the amplification unit 81.
  • the first feedback capacitor 82a is connected between the non-inverting input terminal of the first differential amplifier 810a and the output terminal of the first differential amplifier 810a.
  • the second resistor 81ba is connected between the inverting input terminal of the first differential amplifier 810a and the output terminal of the first differential amplifier 810a.
  • the second feedback capacitor 82b is connected between the non-inverting input terminal of the second differential amplifier 810b and the output terminal of the second differential amplifier 810b.
  • the second resistor 81bb is connected between the inverting input terminal of the second differential amplifier 810b and the output terminal of the second differential amplifier 810b.
  • the second resistor 81ba, the first resistor 81a, and the second resistor 81bb are connected in series in this order.
  • the inverting input terminal of the first differential amplifier 810a is connected between the first resistor 81a and the second resistor 81ba.
  • the inverting input terminal of the second differential amplifier 810b is connected between the first resistor 81a and the second resistor 81bb.
  • the input impedance Z in of the negative capacitance circuit section 80 is It is calculated by the equation (8).
  • the negative capacitance circuit unit 80 may further include a bias resistor.
  • FIG. 14 is a circuit diagram of an embodiment of the negative capacitance circuit section 80 according to the present technology. As shown in FIG. 14, the negative capacitance circuit section 80 further includes a first bias resistor 83a and a second bias resistor 83b.
  • the first bias resistor 83a and the second bias resistor 83b are connected in series. One terminal of the first bias resistor 83a is connected between the first input terminal 84a and the non-inverting input terminal of the first differential amplifier 810a. One terminal of the second bias resistor 83b is connected between the second input terminal 84b and the non-inverting input terminal of the second differential amplifier 810b.
  • the input second AC voltage V IN can be stabilized.
  • FIG. 15 is a circuit diagram of an embodiment of the negative capacitance circuit section 80 according to the present technology.
  • the negative capacitance circuit unit 80 includes a first transistor 81Ma, a second transistor 81Mb, a first resistor 81Ra, a second resistor 81Rb, and a feedback capacitor 82. At least.
  • the two transistors (81Ma, 81Mb) and the two resistors (81Ra, 81Rb) are the amplification unit 81.
  • the first transistor 81Ma and the second transistor 81Mb can be realized by using, for example, a MOSFET (metal-oxide-semiconductor field-effect transistor).
  • This MOSFET may be, for example, an n-type MOSFET or a p-type MOSFET.
  • an example in which the first transistor 81Ma and the second transistor 81Mb are n-type MOSFETs will be described.
  • a feedback capacitor 82 is connected between the gate of the first transistor 81Ma and the drain of the second transistor 81Mb.
  • the drain of the first transistor 81Ma and the gate of the second transistor 81Mb are connected to each other.
  • the first resistor 81Ra is connected between the drain of the first transistor 81Ma and VDD.
  • the second resistor 81Rb is connected between the drain of the second transistor 81Mb and VDD.
  • the gain A is expressed by the following equation ( Required in 9).
  • the negative capacitance circuit section 80 can output the second AC voltage IN2 having a small parasitic capacitance.
  • the distortion of the pulse wave of the second AC voltage IN2 becomes small, so that the switched capacitor circuit 50 can detect the amplitude of the rising edge or the falling edge of the pulse wave with high accuracy.
  • first transistor 81Ma and the second transistor 81Mb are p-type MOSFETs
  • a resistor may be connected between the source of the first transistor 81Ma and GND.
  • a resistor may be connected between the source of the second transistor 81Mb and GND.
  • the negative capacitance circuit unit 80 may further include a bias resistor.
  • FIG. 16 is a circuit diagram of an embodiment of the negative capacitance circuit section 80 according to the present technology. As shown in FIG. 16, the negative capacitance circuit section 80 further includes a bias resistor 83.
  • One terminal of the bias resistor 83 is connected between the input terminal 84 and the first transistor 81Ma.
  • the input second AC voltage V IN can be stabilized.
  • the negative capacitance circuit section 80 shown in FIG. 15 is connected to a single end wiring. Therefore, the negative capacitance circuit section 80 includes one input terminal 84 and one output terminal 85.
  • the negative capacitance circuit section 80 may be connected to the differential wiring.
  • the negative capacitance circuit section 80 connected to the differential wiring will be described with reference to FIG.
  • FIG. 17 is a circuit diagram of an embodiment of the negative capacitance circuit unit 80 according to the present technology. The detailed description of the configuration is omitted.
  • the negative capacitance circuit unit 80 may further include a bias resistor.
  • FIG. 18 is a circuit diagram of an embodiment of the negative capacitance circuit section 80 according to the present technology. The detailed description of the configuration is omitted.
  • the input second AC voltage V IN can be stabilized.
  • the position where the bias resistor is arranged is not limited to the illustrated position.
  • the position of the bias resistor may be any position as long as the second AC voltage V IN output from the second coil 20 is stable.
  • the second AC voltage V IN can be stabilized by supplying a predetermined voltage to this center tap.
  • Reference signal generation circuit section 30 A first coil, A second coil, A clock signal generation circuit unit, And a switched capacitor circuit section,
  • the reference signal generation circuit unit 30 applies a first AC voltage to the first coil and transmits a reference signal synchronized with the first AC voltage to the clock signal generation circuit unit,
  • the second coil magnetically coupled to the first coil generates a second AC voltage having a correlation with a coupling coefficient between the first coil and the second coil,
  • the clock signal generation circuit unit transmits a plurality of clock signals corresponding to the reference signal to the switched capacitor circuit unit
  • the switched capacitor circuit unit obtains the second AC voltage at a timing when each of the plurality of clock signals changes, Detecting a distance between the first coil and the second coil, Proximity sensor.
  • the clock signal generation circuit section changes the first clock signal that changes at a timing immediately after the second AC voltage changes from the negative side to the positive side and the second AC voltage.
  • a second clock signal that changes at a timing immediately before changing from the negative side to the positive side is transmitted to the switched capacitor circuit unit,
  • the switched capacitor circuit unit acquires a voltage difference between the second AC voltage acquired at the timing when the first clock signal changes and the second AC voltage acquired at the timing when the second clock signal changes.
  • the proximity sensor according to [1].
  • the switched capacitor circuit section is Multiple charging switches, Multiple discharge switches, Multiple sampling capacitors, And a differential amplifier, The proximity sensor according to [1] or [2].
  • Each of the charging switches corresponds to any one of the plurality of clock signals, and the charging switch corresponding to the clock signal is turned on or off at a timing when the clock signal changes
  • Each of the discharge switches corresponds to any one of the plurality of clock signals, the discharge switch corresponding to the clock signal is turned on or off at a timing when the clock signal changes
  • Each of the sampling capacitors corresponds to one of the plurality of clock signals, the charge switch connected to the sampling capacitor is turned on, and the discharge switch connected to the sampling capacitor is turned off.
  • the differential amplifier amplifies and outputs the second AC voltage discharged by each of the sampling capacitors, The proximity sensor according to [3].
  • the clock signal generation circuit section changes the second AC voltage based on the reference signal, the third clock signal changing at a timing immediately after the second AC voltage changes from the positive side to the negative side, and the second AC voltage.
  • a fourth clock signal that changes at a timing immediately before changing from the positive side to the negative side is transmitted to the switched capacitor circuit unit,
  • the voltage difference is a first voltage difference
  • a second voltage difference between the second AC voltage acquired by the switched capacitor circuit unit at the timing when the third clock signal changes and the second AC voltage acquired at the timing when the fourth clock signal changes. Obtaining the first voltage difference,
  • the proximity sensor according to [2].
  • the switched capacitor circuit unit acquires a difference between the first voltage difference and the second voltage difference, The proximity sensor according to [5].
  • the AD converter converts the output voltage of the switched capacitor circuit unit into a digital signal and outputs a voltage signal, The proximity sensor according to any one of [1] to [6].
  • a coupling coefficient calculation unit is further provided, The coupling coefficient calculation unit calculates the coupling coefficient of the first coil and the second coil based on the voltage signal, The proximity sensor according to [7].

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Abstract

２つのコイル間の距離を検出する近接センサを提供する。　基準信号生成回路部と、第１コイルと、第２コイルと、クロック信号生成回路部と、スイッチトキャパシタ回路部と、を備えており、前記基準信号生成回路部が、前記第１コイルに第１交流電圧を印加するとともに、前記第１交流電圧と同期する基準信号を前記クロック信号生成回路部に送信し、前記第１コイルと磁界結合している前記第２コイルが、前記第１コイルと前記第２コイルの結合係数と相関関係にある第２交流電圧を発生させ、前記クロック信号生成回路部が、前記基準信号に対応した複数のクロック信号を前記スイッチトキャパシタ回路部に送信し、前記スイッチトキャパシタ回路部が、複数の前記クロック信号のそれぞれが変化するタイミングで、前記第２交流電圧を取得することにより、前記第１コイルと前記第２コイルの間の距離を検出する、近接センサを提供する。

Description

近接センサ
　本技術は、近接センサに関する。
　被検知体と検知コイルとの距離を検出する場合に、検知コイルに流れる電流等の解析により、その距離が検出できることが知られている。
　特許文献１では、検知コイルに流れる電流の流れやすさを示すコンダクタンスが、被検知体と検知コイルの間の距離に応じて変化することが説明されている。
特開２０１０－４５５３２号公報
　磁界結合している２つのコイル間の距離と、一方のコイルに誘起される誘導起電力のパルス波の振幅が相関関係にある。そのため、この振幅の取得による２つのコイル間の距離の検出は、理論上は可能である。
　しかしながら、このパルス波がデューティ比等に依存して複雑に歪むため、実際にはこの振幅の取得は極めて困難である。
　そこで、本技術は、シンプルな構成でありながら、コイルに発生する誘導起電力のパルス波の振幅を高精度に取得することにより、コイル間の距離を検出する近接センサを提供することを主目的とする。
　本技術は、基準信号生成回路部と、第１コイルと、第２コイルと、クロック信号生成回路部と、スイッチトキャパシタ回路部と、を備えており、前記基準信号生成回路部が、前記第１コイルに第１交流電圧を印加するとともに、前記第１交流電圧と同期する基準信号を前記クロック信号生成回路部に送信し、前記第１コイルと磁界結合している前記第２コイルが、前記第１コイルと前記第２コイルの結合係数と相関関係にある第２交流電圧を発生させ、前記クロック信号生成回路部が、前記基準信号に対応した複数のクロック信号を前記スイッチトキャパシタ回路部に送信し、前記スイッチトキャパシタ回路部が、複数の前記クロック信号のそれぞれが変化するタイミングで、前記第２交流電圧を取得することにより、前記第１コイルと前記第２コイルの間の距離を検出する、近接センサを提供する。
　前記クロック信号生成回路部が、前記基準信号に基づいて、前記第２交流電圧が負側から正側に変化した直後のタイミングで変化する第１クロック信号と、前記第２交流電圧が負側から正側に変化する直前のタイミングで変化する第２クロック信号とを前記スイッチトキャパシタ回路部に送信し、前記スイッチトキャパシタ回路部が、前記第１クロック信号が変化したタイミングで取得した前記第２交流電圧と、前記第２クロック信号が変化したタイミングで取得した前記第２交流電圧との電圧差を取得してもよい。
　前記スイッチトキャパシタ回路部が、複数の充電スイッチと、複数の放電スイッチと、複数のサンプリングキャパシタと、差動増幅器と、を備えることができる。
　それぞれの前記充電スイッチが、複数の前記クロック信号のいずれか一つと対応しており、前記クロック信号が変化したタイミングで、前記クロック信号に対応した前記充電スイッチがオンまたはオフされ、それぞれの前記放電スイッチが、複数の前記クロック信号のいずれか一つと対応しており、前記クロック信号が変化したタイミングで、前記クロック信号に対応した前記放電スイッチがオンまたはオフされ、それぞれの前記サンプリングキャパシタが、複数の前記クロック信号のいずれか一つと対応しており、前記サンプリングキャパシタに接続された前記充電スイッチがオンされて、前記サンプリングキャパシタに接続された前記放電スイッチがオフされることにより、前記スイッチトキャパシタ回路部に入力された前記第２交流電圧を充電し、前記サンプリングキャパシタに接続された前記充電スイッチがオフされて、前記サンプリングキャパシタに接続された前記放電スイッチがオンされることにより、前記第２交流電圧を放電し、前記差動増幅器が、それぞれの前記サンプリングキャパシタが放電した前記第２交流電圧を増幅して出力してもよい。
　前記クロック信号生成回路部が、前記基準信号に基づいて、前記第２交流電圧が正側から負側に変化した直後のタイミングで変化する第３クロック信号と、前記第２交流電圧が正側から負側に変化する直前のタイミングで変化する第４クロック信号とを前記スイッチトキャパシタ回路部に送信し、前記電圧差を第１電圧差とし、前記スイッチトキャパシタ回路部が、前記第３クロック信号が変化したタイミングで取得した前記第２交流電圧と、前記第４クロック信号が変化したタイミングで取得した前記第２交流電圧との第２電圧差と、前記第１電圧差と、を取得してもよい。
　前記スイッチトキャパシタ回路部が、前記第１電圧差と、前記第２電圧差との差分を取得してもよい。
　また、本技術は、ＡＤコンバーターをさらに備えており、前記ＡＤコンバーターが、前記スイッチトキャパシタ回路部の出力電圧をデジタル信号に変換して、電圧信号を出力する、近接センサを提供する。
　また、本技術は、結合係数算出部をさらに備えており、前記結合係数算出部が、前記電圧信号に基づいて、前記第１コイルと前記第２コイルの前記結合係数を算出する、近接センサを提供する。
　また、本技術は、負性容量回路部をさらに備えており、前記負性容量回路部が、前記第２交流電圧に含まれている、前記第２コイルに起因する寄生容量を小さくする、近接センサを提供する。
本技術に係る近接センサの一実施形態の全体構成図である。 本技術に係る電圧のパルス波と信号のタイミングチャートである。 本技術に係るスイッチトキャパシタ回路の一実施形態の回路図である。 本技術に係る電圧のパルス波と信号のタイミングチャートである。 本技術に係るスイッチトキャパシタ回路の一実施形態の回路図である。 本技術に係る近接センサの一実施形態の全体構成図である。 本技術に係る近接センサの一実施形態の全体構成図である。 本技術に係る近接センサの一実施形態の全体構成図である。 本技術に係る電圧のパルス波の一例である。 本技術に係る負性容量回路部の一実施形態の概略図である。 本技術に係る負性容量回路部の一実施形態の回路図である。 本技術に係る負性容量回路部の一実施形態の回路図である。 本技術に係る負性容量回路部の一実施形態の回路図である。 本技術に係る負性容量回路部の一実施形態の回路図である。 本技術に係る負性容量回路部の一実施形態の回路図である。 本技術に係る負性容量回路部の一実施形態の回路図である。 本技術に係る負性容量回路部の一実施形態の回路図である。 本技術に係る負性容量回路部の一実施形態の回路図である。
　以下、本技術を実施するための好適な形態について、添付した図面を参照しつつ説明する。なお、以下に説明する実施形態は、本技術の代表的な実施形態を示したものであり、本技術の範囲がこれらの実施形態に限定されることはない。なお、本技術の説明は以下の順序で行う。
１．本技術に係る第１の実施形態（基本構成）
２．本技術に係る第２の実施形態（ＡＤコンバーター）
３．本技術に係る第３の実施形態（結合係数算出部）
４．本技術に係る第４の実施形態（負性容量回路部）
１．本技術に係る第１の実施形態（基本構成）
　本技術に係る近接センサの一実施形態の全体構成図を図１に示す。図１に示すように、本技術に係る近接センサは、基準信号生成回路部３０と、第１コイル１０と、第２コイル２０と、クロック信号生成回路部４０と、スイッチトキャパシタ回路部５０と、を備えている。
　基準信号生成回路部３０と第１コイル１０が接続されている。基準信号生成回路部３０とクロック信号生成回路部４０が接続されている。クロック信号生成回路部４０とスイッチトキャパシタ回路部５０が接続されている。スイッチトキャパシタ回路部５０と第２コイル２０が接続されている。
　基準信号生成回路部３０は、第１コイル１０に第１交流電圧ＶＲを印加する。あわせて、基準信号生成回路部３０は、第１交流電圧ＶＲと同期する基準信号Ｒをクロック信号生成回路部４０に送信する。
　この基準信号Ｒは、第１交流電圧ＶＲのＨｉｇｈ区間の情報を持っている。なお、基準信号Ｒのパルス波と、第１交流電圧ＶＲのパルス波が同じ形状であってもよい。
　第１コイル１０と第２コイル２０は磁界結合している。そのため、第１コイル１０に第１交流電圧ＶＲが印加されると、第１コイル１０の内部に磁場ｆが発生する。第１コイル１０と第２コイル２０が接近していれば、第１コイル１０の磁場ｆが第２コイルに影響を与え、第１コイル１０と第２コイル２０の結合係数の大きさに応じて、第２コイル２０に誘導起電力が発生する。この誘導起電力を第２交流電圧ＶＩＮとする。
　この結合係数と、コイル間の距離ｉが相関関係にあることが知られている。したがって、第２交流電圧ＶＩＮのパルス波の振幅から、コイル間の距離ｉが導出できる。なお、具体的な導出手順は後述する。
　なお、図１において、第１コイル１０及び第２コイル２０の内部は空洞となっているが、第２コイル２０に発生する誘導起電力を大きくするために、第１コイル１０又は第２コイル２０の内部に鉄心等を挿入してもよい。
　クロック信号生成回路部４０は、基準信号Ｒに対応した複数のクロック信号をスイッチトキャパシタ回路部５０に送信する。スイッチトキャパシタ回路部５０は、複数のクロック信号のそれぞれが変化するタイミングで、第２交流電圧ＶＩＮを取得する。
　さらに詳しく説明すると、クロック信号生成回路部４０は、基準信号Ｒに基づいて、第２交流電圧ＶＩＮのパルス波が負側から正側に変化した直後のタイミングで変化する第１クロック信号と、第２交流電圧ＶＩＮのパルス波が負側から正側に変化する直前のタイミングで変化する第２クロック信号とをスイッチトキャパシタ回路部５０に送信する。基準信号Ｒと第１交流電圧ＶＲは同期しており、磁界結合により第１交流電圧ＶＲと第２交流電圧ＶＩＮも同期している。そのため、これらのパルス波の同期が可能となっている。
　そして、スイッチトキャパシタ回路部５０は、第１クロック信号が変化したタイミングで取得した第２交流電圧ＶＩＮと、第２クロック信号が変化したタイミングで取得した第２交流電圧ＶＩＮとの電圧差を取得する。この電圧差が、第２交流電圧ＶＩＮのパルス波の振幅である。以上の動作について、図２を参照しつつ説明する。
　図２において、第２交流電圧ＶＩＮのパルス波のイメージと、基準信号生成回路部３０が生成する基準信号Ｒのタイミングチャートと、クロック信号生成回路部４０が生成する第１クロック信号Ｐ１及び第２クロック信号Ｐ１Ａのタイミングチャートと、クロック信号生成回路部４０の出力電圧ＶＯＵＴのパルス波のイメージが示されている。
　第２交流電圧ＶＩＮのパルス波の周期をＴとし、第２交流電圧ＶＩＮのパルス波のデューティ比をＤ（０＜Ｄ＜１）とし、第２交流電圧ＶＩＮのパルス波の振幅が取得される間隔（サンプリング間隔）をτとする。
　第２交流電圧ＶＩＮのパルス波は歪んだ波形となっている。また、第２交流電圧ＶＩＮのパルス波は、本技術の説明のためにシンプルな波形となっているが、実際には複雑に変化する波形となりうる。
　この第２交流電圧ＶＩＮのパルス波が変化するタイミングと、基準信号Ｒが変化するタイミングが同期している。詳しく説明すると、基準信号Ｒが負側から正側に変化し、所定の時間（ＤＴ）が経過した後に、第２交流電圧ＶＩＮのパルス波が負側から正側に変化している。また、基準信号Ｒが正側から負側に変化し、所定の時間（ＤＴ）が経過した後に、第２交流電圧ＶＩＮのパルス波が正側から負側に変化している。
　さらに、基準信号Ｒが負側から正側に変化するタイミングと、第２クロック信号Ｐ１Ａが正側から負側に変化するタイミングが同期している。詳しく説明すると、基準信号Ｒが負側から正側に変化し、所定の時間が経過した後に、第２クロック信号Ｐ１Ａが正側から負側に変化している。そのため、第２クロック信号Ｐ１Ａが正側から負側に変化するタイミングは、基準信号Ｒに基づいて定めることができる。
　この第２クロック信号Ｐ１Ａが正側から負側に変化するタイミングを起点（時間ｔ＝０）とし、時間ｔ＝τのタイミングで、第１クロック信号Ｐ１が正側から負側に変化している。
　言い換えると、第２交流電圧ＶＩＮが負側から正側に変化した直後のタイミングｂで、第１クロック信号Ｐ１が正側から負側に変化している。第２交流電圧ＶＩＮが負側から正側に変化する直前のタイミングａで、第２クロック信号Ｐ１Ａが正側から負側に変化している。
　スイッチトキャパシタ回路部５０は、第１クロック信号Ｐ１が正側から負側に変化したタイミングｂ（時間ｔ＝τ）で、第２交流電圧ＶＩＮを取得する。同様に、スイッチトキャパシタ回路部５０は、第２クロック信号Ｐ１Ａが正側から負側に変化したタイミングａ（時間ｔ＝０）で、第２交流電圧ＶＩＮを取得する。そして、スイッチトキャパシタ回路部５０は、タイミングｂにおける第２交流電圧ＶＩＮとタイミングａにおける第２交流電圧ＶＩＮの電圧差を取得する。この電圧差が、第２交流電圧ＶＩＮのパルス波の振幅となる。
　この電圧差は、スイッチトキャパシタ回路部５０の出力電圧ＶＯＵＴとして出力される。この出力電圧ＶＯＵＴは、第２交流電圧ＶＩＮが取得されるごとに増加し、時間ｔ＝ｔＲというタイミングでリセットされる。
　なお、スイッチトキャパシタ回路部５０は、第１クロック信号Ｐ１及び第２クロック信号Ｐ１Ａが正側から負側に変化したタイミングで、第２交流電圧ＶＩＮを取得しているが、第１クロック信号Ｐ１及び第２クロック信号Ｐ１Ａが負側から正側に変化したタイミングで、第２交流電圧ＶＩＮを取得してもよい。
　続いて、スイッチトキャパシタ回路部５０の一実施形態の回路図を図３に示す。図３に示すように、スイッチトキャパシタ回路部５０は、複数の充電スイッチ群（５１－１、５１－２）と、複数の放電スイッチ群（５２－１、５２－２）と、複数のサンプリングキャパシタ群（５３－１、５３－２）と、差動増幅器５５と、を備えている。
　さらに、スイッチトキャパシタ回路部５０は、フィードバックキャパシタ群５４と、入力端子（５６－１、５６－２）と、出力端子（５７－１、５７－２）と、グランド群５８と、を備えることができる。
　複数の充電スイッチ群（５１－１、５１－２）が、複数のサンプリングキャパシタ群（５３－１、５３－２）と入力端子（５６－１、５６－２）の間、又は複数のサンプリングキャパシタ群（５３－１、５３－２）とグランド群５８の間に配置されている。
　また、複数の放電スイッチ群（５２－１、５２－２）が、複数のサンプリングキャパシタ群（５３－１、５３－２）と差動増幅器５５の間、又は複数のサンプリングキャパシタ群（５３－１、５３－２）とグランド群５８の間に配置されている。
　差動増幅器５５が、複数の放電スイッチ群（５２－１、５２－２）と出力端子（５７－１、５７－２）の間に配置されている。
　第２充電スイッチ群５１－２とフィードバックキャパシタ群５４が、差動増幅器５５と並列に配置されている。
　続いて、複数の充電スイッチ群（５１－１、５１－２）と複数の放電スイッチ群（５２－１、５２－２）の動作について説明する。それぞれの充電スイッチ群（５１－１、５１－２）が、複数のクロック信号のいずれか一つと対応している。そして、クロック信号が変化したタイミングで、そのクロック信号に対応した充電スイッチ群（５１－１、５１－２）がオンまたはオフされる。
　この例では、第１充電スイッチ群５１－１が、第１クロック信号Ｐ１と対応している。第２充電スイッチ群５１－２が、第２クロック信号Ｐ１Ａと対応している。第１クロック信号Ｐ１が変化したタイミングで、第１充電スイッチ群５１－１がオンまたはオフされる。第２クロック信号Ｐ１Ａが変化したタイミングで、第２充電スイッチ群５１－２がオンまたはオフされる。
　さらに、それぞれの放電スイッチ群（５２－１、５２－２）が、複数のクロック信号のいずれか一つと対応している。そして、クロック信号が変化したタイミングで、クロック信号に対応した放電スイッチ群（５２－１、５２－２）がオンまたはオフされる。
　この例では、第１放電スイッチ群５２－１が、第１クロック信号Ｐ１と対応している。第２放電スイッチ群５２－２が、第２クロック信号Ｐ１Ａと対応している。第１クロック信号Ｐ１が変化したタイミングで、第１放電スイッチ群５２－１がオンまたはオフされる。第２クロック信号Ｐ１Ａが変化したタイミングで、第２放電スイッチ群５２－２がオンまたはオフされる。
　そして、それぞれのサンプリングキャパシタ群（５３－１、５３－２）が、複数のクロック信号のいずれか一つと対応している。
　この例では、第１サンプリングキャパシタ群５３－１が、第１クロック信号Ｐ１と対応している。第２サンプリングキャパシタ群５３－２が、第２クロック信号Ｐ１Ａと対応している。
　続いて、スイッチトキャパシタ回路部５０の動作について説明する。スイッチトキャパシタ回路部５０は、第２交流電圧ＶＩＮ（＝ＶＩＮＰ－ＶＩＮＭ）が入力され、出力電圧ＶＯＵＴ（＝ＶＯＵＴＰ－ＶＯＵＴＭ）を出力する。
　充電時においては、複数のサンプリングキャパシタ群（５３－１、５３－２）に接続された複数の充電スイッチ群（５１－１、５１－２）がオンされて、複数のサンプリングキャパシタ群（５３－１、５３－２）に接続された複数の放電スイッチ群（５２－１、５２－２）がオフされる。このことにより、複数のサンプリングキャパシタ群（５３－１、５３－２）が、スイッチトキャパシタ回路部５０に入力された第２交流電圧ＶＩＮを充電する。
　この例では、第１サンプリングキャパシタ群５３－１に接続された第１充電スイッチ群５１－１がオンされて、第１サンプリングキャパシタ群５３－１に接続された第１放電スイッチ群５２－１がオフされる。このことにより、第１サンプリングキャパシタ群５３－１は、スイッチトキャパシタ回路部５０に入力された第２交流電圧ＶＩＮを充電する。
　同様に、この例では、第２サンプリングキャパシタ群５３－２に接続された第２充電スイッチ群５１－２がオンされて、第２サンプリングキャパシタ群５３－２に接続された第２放電スイッチ群５２－２がオフされる。このことにより、第２サンプリングキャパシタ群５３－２は、スイッチトキャパシタ回路部５０に入力された第２交流電圧ＶＩＮを充電する。
　一方、放電時においては、複数のサンプリングキャパシタ群（５３－１、５３－２）に接続された複数の充電スイッチ群（５１－１、５１－２）がオフされて、複数のサンプリングキャパシタ群（５３－１、５３－２）に接続された複数の放電スイッチ群（５２－１、５２－２）がオンされる。このことにより、複数のサンプリングキャパシタ群（５３－１、５３－２）が、複数のサンプリングキャパシタ群（５３－１、５３－２）に充電された第２交流電圧ＶＩＮを放電する。
　この例では、第２クロック信号Ｐ１Ａが正側から負側に変化したタイミング（図２の時間ｔ＝０）で、第２サンプリングキャパシタ群５３－２に接続された第２充電スイッチ群５１－２がオフされて、第２サンプリングキャパシタ群５３－２に接続された第２放電スイッチ群５２－２がオンされる。このことにより、第２サンプリングキャパシタ群５３－２が、第２サンプリングキャパシタ群５３－２に充電された第２交流電圧ＶＩＮを放電する。
　このことにより、スイッチトキャパシタ回路部５０は、図２の時間ｔ＝０における第２交流電圧ＶＩＮ（０）が取得できる。
　同様に、この例では、第１クロック信号Ｐ１が正側から負側に変化したタイミング（図２の時間ｔ＝τ）で、第１サンプリングキャパシタ群５３－１に接続された第１充電スイッチ群５１－１がオフされて、第１サンプリングキャパシタ群５３－１に接続された第１放電スイッチ群５２－１がオンされる。このことにより、第１サンプリングキャパシタ群５３－１が、第１サンプリングキャパシタ群５３－１に充電された第２交流電圧ＶＩＮを放電する。
　このことにより、スイッチトキャパシタ回路部５０は、図２の時間ｔ＝τにおける第２交流電圧ＶＩＮ（τ）が取得できる。
　放電された第２交流電圧ＶＩＮは、差動増幅器５５に入力される。差動増幅器５５は、それぞれのサンプリングキャパシタ群が放電した第２交流電圧ＶＩＮを増幅して出力する。
　この例では、差動増幅器５５は、第１サンプリングキャパシタ群５３－１及び第２サンプリングキャパシタ群５３－２が放電した第２交流電圧ＶＩＮを増幅して出力する。
　このときのスイッチトキャパシタ回路部５０の出力電圧ＶＡ（図２参照）は、下式（１）で表すことができる。ＣＳは、サンプリングキャパシタ群（５３－１、５３－２）の容量である。ＣＦは、フィードバックキャパシタ群５４の容量である。
　ＶＡ＝｛ＶＩＮ（τ）－ＶＩＮ（０）｝×ＣＳ／ＣＦ　・・・（１）
　この｛ＶＩＮ（τ）－ＶＩＮ（０）｝が、第１クロック信号Ｐ１が変化したタイミング（時間ｔ＝τ）で取得した第２交流電圧ＶＩＮ（τ）と、第２クロック信号Ｐ１Ａが変化したタイミング（時間ｔ＝０）で取得した第２交流電圧ＶＩＮ（０）との電圧差であり、第２交流電圧ＶＩＮのパルス波の振幅である。
　また、このＣＳ／ＣＦは、スイッチトキャパシタ回路部５０の電圧増幅率である。
　なお、本実施形態においては、第２交流電圧ＶＩＮのパルス波の立ち上がりエッジ（負側から正側への変化）の振幅を取得したが、第２交流電圧ＶＩＮのパルス波の立ち下がりエッジ（正側から負側への変化）の振幅を取得してもよい。
　第２交流電圧ＶＩＮのパルス波の立ち上がりエッジ又は立ち下がりエッジのいずれか一方の振幅のみでもコイル間の距離ｉの検出は可能であるが、より好ましくは、スイッチトキャパシタ回路部５０は、第２交流電圧ＶＩＮのパルス波の立ち上がりエッジと立ち下がりエッジの両方の振幅を取得するのがよい。
　図１を再び参照すると、クロック信号生成回路部４０は、上述した第１クロック信号と第２クロック信号に加えて、基準信号Ｒに基づいて、第２交流電圧ＶＩＮのパルス波が正側から負側に変化した直後のタイミングで変化する第３クロック信号と、第２交流電圧ＶＩＮのパルス波が正側から負側に変化する直前のタイミングで変化する第４クロック信号とをスイッチトキャパシタ回路部５０に送信する。つまり、クロック信号生成回路部４０は、第１～４クロック信号をスイッチトキャパシタ回路部５０に送信する。
　そして、上述した電圧差｛ＶＩＮ（τ）－ＶＩＮ（０）｝を第１電圧差と定義する。スイッチトキャパシタ回路部５０は、第３クロック信号が変化したタイミングで取得した第２交流電圧ＶＩＮと、第４クロック信号が変化したタイミングで取得した第２交流電圧ＶＩＮとの電圧差である第２電圧差と、第１電圧差とを取得する。以上の動作について、図４を参照しつつ説明する。なお、図４と図２の重複箇所については説明を割愛する。
　図４において、第２交流電圧ＶＩＮのパルス波のイメージと、基準信号生成回路部３０が生成する基準信号Ｒのタイミングチャートと、クロック信号生成回路部４０が生成する第１クロック信号Ｐ１、第２クロック信号Ｐ１Ａ、第３クロック信号Ｐ２、及び第４クロック信号Ｐ２Ａのタイミングチャートと、クロック信号生成回路部４０の出力電圧ＶＯＵＴのパルス波のイメージが示されている。
　基準信号Ｒが正側から負側に変化するタイミングと、第４クロック信号Ｐ２Ａが正側から負側に変化するタイミングが同期している。詳しく説明すると、基準信号Ｒが正側から負側に変化し、所定の時間が経過した後に、第４クロック信号Ｐ２Ａが正側から負側に変化している。また、基準信号Ｒが正側から負側に変化するタイミングは、デューティ比Ｄに基づいて定めることができる。したがって、第４クロック信号Ｐ２Ａが正側から負側に変化するタイミングは、基準信号Ｒとデューティ比Ｄに基づいて定めることができる。
　第２クロック信号Ｐ１Ａが正側から負側に変化するタイミングを起点（時間ｔ＝０）とし、時間ｔ＝ＤＴのタイミングで、第４クロック信号Ｐ２Ａが正側から負側に変化している。さらに、時間ｔ＝ＤＴ＋τのタイミングで、第３クロック信号Ｐ２が正側から負側に変化している。
　言い換えると、第２交流電圧ＶＩＮが正側から負側に変化した直後のタイミングｄで、第３クロック信号Ｐ２が正側から負側に変化している。第２交流電圧ＶＩＮが正側から負側に変化する直前のタイミングｃで、第４クロック信号Ｐ２Ａが正側から負側に変化している。
　なお、時間ＤＴはデューティ比Ｄに依存する。また、時間ＤＴ＋τは、時間ＤＴにサンプリング間隔τを加えた時間である。
　スイッチトキャパシタ回路部５０は、第３クロック信号Ｐ２が正側から負側に変化したタイミングｄ（時間ｔ＝ＤＴ＋τ）で、第２交流電圧ＶＩＮを取得する。同様に、スイッチトキャパシタ回路部５０は、第４クロック信号Ｐ２Ａが正側から負側に変化したタイミングｃ（時間ｔ＝ＤＴ）で、第２交流電圧ＶＩＮを取得する。そして、スイッチトキャパシタ回路部５０は、タイミングｄにおける第２交流電圧ＶＩＮとタイミングｃにおける第２交流電圧ＶＩＮの電圧差（第２電圧差）を取得する。
　なお、スイッチトキャパシタ回路部５０は、第３クロック信号Ｐ２及び第４クロック信号Ｐ２Ａが正側から負側に変化したタイミングで、第２交流電圧ＶＩＮを取得しているが、第３クロック信号Ｐ２及び第４クロック信号Ｐ２Ａが負側から正側に変化したタイミングで、第２交流電圧ＶＩＮを取得してもよい。
　続いて、スイッチトキャパシタ回路部５０の一実施形態の回路図を図５に示す。なお、図５と図３の重複箇所については説明を割愛する。
　図５に示すように、スイッチトキャパシタ回路部５０は、複数の充電スイッチ群（５１－１～４）と、複数の放電スイッチ群（５２－１～４）と、複数のサンプリングキャパシタ群（５３－１～４）と、差動増幅器５５と、を備えている。
　さらに、スイッチトキャパシタ回路部５０は、フィードバックキャパシタ群５４と、入力端子（５６－１、５６－２）と、出力端子（５７－１、５７－２）と、グランド群５８と、を備えることができる。
　複数の充電スイッチ群（５１－１～４）が、複数のサンプリングキャパシタ群（５３－１～４）と入力端子（５６－１、５６－２）の間、又は複数のサンプリングキャパシタ群（５３－１～４）とグランド群５８の間に配置されている。
　また、複数の放電スイッチ群（５２－１～４）が、複数のサンプリングキャパシタ群（５３－１～４）と差動増幅器５５の間、又は複数のサンプリングキャパシタ群（５３－１～４）とグランド群５８の間に配置されている。
　差動増幅器５５が、複数の放電スイッチ群（５２－１～４）と出力端子（５７－１、５７－２）の間に配置されている。
　第２充電スイッチ群５１－２とフィードバックキャパシタ群５４が、差動増幅器５５と並列に配置されている。
　続いて、複数の充電スイッチ群（５１－１～４）と複数の放電スイッチ群（５２－１～４）の動作について説明する。
　第３充電スイッチ群５１－３が、第３クロック信号Ｐ２と対応している。第４充電スイッチ群５１－４が、第４クロック信号Ｐ２Ａと対応している。第３クロック信号Ｐ２が変化したタイミングで、第３充電スイッチ群５１－３がオンまたはオフされる。第４クロック信号Ｐ２Ａが変化したタイミングで、第４充電スイッチ群５１－４がオンまたはオフされる。
　第３放電スイッチ群５２－３が、第３クロック信号Ｐ２と対応している。第４放電スイッチ群５２－４が、第４クロック信号Ｐ２Ａと対応している。第３クロック信号Ｐ２が変化したタイミングで、第３放電スイッチ群５２－３がオンまたはオフされる。第４クロック信号Ｐ２Ａが変化したタイミングで、第４放電スイッチ群５２－４がオンまたはオフされる。
　第３サンプリングキャパシタ群５３－３が、第３クロック信号Ｐ２と対応している。第４サンプリングキャパシタ群５３－４が、第４クロック信号Ｐ２Ａと対応している。
　続いて、スイッチトキャパシタ回路部５０の動作について説明する。
　充電時においては、第３サンプリングキャパシタ群５３－３に接続された第３充電スイッチ群５１－３がオンされて、第３サンプリングキャパシタ群５３－３に接続された第３放電スイッチ群５２－３がオフされる。このことにより、第３サンプリングキャパシタ群５３－３が、スイッチトキャパシタ回路部５０に入力された第２交流電圧ＶＩＮを充電する。
　同様に、第４サンプリングキャパシタ群５３－４に接続された第４充電スイッチ群５１－４がオンされて、第４サンプリングキャパシタ群５３－４に接続された第４放電スイッチ群５２－４がオフされる。このことにより、第４サンプリングキャパシタ群５３－４が、スイッチトキャパシタ回路部５０に入力された第２交流電圧ＶＩＮを充電する。
　一方、放電時においては、第４クロック信号Ｐ２Ａが正側から負側に変化したタイミング（図４の時間ｔ＝ＤＴ）で、第４サンプリングキャパシタ群５３－４に接続された第４充電スイッチ群５１－４がオフされて、第４サンプリングキャパシタ群５３－４に接続された第４放電スイッチ群５２－４がオンされる。このことにより、第４サンプリングキャパシタ群５３－４が、第４サンプリングキャパシタ群５３－４に充電された第２交流電圧ＶＩＮを放電する。
　このことにより、スイッチトキャパシタ回路部５０は、図４の時間ｔ＝ＤＴにおける第２交流電圧ＶＩＮ（ＤＴ）が取得できる。
　同様に、第３クロック信号Ｐ２が正側から負側に変化したタイミング（図４の時間ｔ＝ＤＴ＋τ）で、第３サンプリングキャパシタ群５３－３に接続された第３充電スイッチ群５１－３がオフされて、第３サンプリングキャパシタ群５３－３に接続された第３放電スイッチ群５２－３がオンされる。このことにより、第３サンプリングキャパシタ群５３－３は、第３サンプリングキャパシタ群５３－３に充電された第２交流電圧ＶＩＮを放電する。
　このことにより、スイッチトキャパシタ回路部５０は、図４の時間ｔ＝ＤＴ＋τにおける第２交流電圧ＶＩＮ（ＤＴ＋τ）が取得できる。
　差動増幅器５５は、第１～第４サンプリングキャパシタ群（５３－１～４）が放電した第２交流電圧ＶＩＮを増幅して出力する。
　このときのスイッチトキャパシタ回路部５０の出力電圧ＶＡ（図４参照）は、下式（２）で表すことができる。
　ＶＡ＝［｛ＶＩＮ（τ）－ＶＩＮ（０）｝－｛ＶＩＮ（ＤＴ＋τ）－ＶＩＮ（ＤＴ）｝］×ＣＳ／ＣＦ　・・・（２）
　この｛ＶＩＮ（τ）－ＶＩＮ（０）｝が、第１クロック信号Ｐ１が変化したタイミング（時間ｔ＝τ）で取得した第２交流電圧ＶＩＮ（τ）と、第２クロック信号Ｐ１Ａが変化したタイミング（時間ｔ＝０）で取得した第２交流電圧ＶＩＮ（０）との電圧差（第１電圧差）である。
　この｛ＶＩＮ（ＤＴ＋τ）－ＶＩＮ（ＤＴ）｝が、第３クロック信号Ｐ２が変化したタイミング（時間ｔ＝ＤＴ＋τ）で取得した第２交流電圧ＶＩＮ（ＤＴ＋τ）と、第４クロック信号Ｐ２Ａが変化したタイミング（時間ｔ＝ＤＴ）で取得した第２交流電圧ＶＩＮ（ＤＴ）との電圧差（第２電圧差）であり、第２交流電圧ＶＩＮのパルス波の振幅である。
　つまり、スイッチトキャパシタ回路部５０は、第１電圧差と、第２電圧差との差分を取得している。言い換えると、スイッチトキャパシタ回路部５０は、第２交流電圧ＶＩＮのパルス波の立ち上がりエッジ（負側から正側への変化）の振幅と、第２交流電圧ＶＩＮのパルス波の立ち下がりエッジ（正側から負側への変化）の振幅の両方を取得している。
　一般的に、寄生抵抗、寄生容量、あるいはデューティ比Ｄに依存する第２交流電圧ＶＩＮの波形の歪みによって、この電圧差は変動する。しかしながら、本技術では、スイッチトキャパシタ回路部５０は、第２交流電圧ＶＩＮの立ち上がりエッジと立ち下がりエッジの両方の電圧を取得するため、この依存を軽減できる。
　さらに、本技術では、スイッチトキャパシタ回路部５０が、第２交流電圧ＶＩＮの立ち上がりエッジと立ち下がりエッジの両方の電圧を取得するため、出力電圧ＶＯＵＴは、入力電圧である第２交流電圧ＶＩＮの約２倍となる。そのため、ＳＮ比が大きくなり、ＤＣオフセットやノイズの影響を削減できる。
２．本技術に係る第２の実施形態（ＡＤコンバーター）
　本技術に係る近接センサの一実施形態の全体構成図を図６に示す。なお、図６と図１の重複箇所については説明を割愛する。
　図６に示すように、本技術に係る近接センサは、ＡＤコンバーター６０をさらに備えることができる。ＡＤコンバーター６０は、スイッチトキャパシタ回路部５０の出力電圧ＶＯＵＴをデジタル信号に変換して、電圧信号を出力する。
　ＡＤコンバーター６０が出力電圧ＶＯＵＴをデジタル信号に変換することにより、結合係数の算出が可能となる。
３．本技術に係る第３の実施形態（結合係数算出部）
　本技術に係る近接センサの一実施形態の全体構成図を図７に示す。なお、図７と図１の重複箇所については説明を割愛する。
　図７に示すように、本技術に係る近接センサは、結合係数算出部７０をさらに備えることができる。結合係数算出部７０は、ＡＤコンバーター６０が出力した電圧信号に基づいて、第１コイル１０と第２コイル２０の結合係数ｋを算出する。
　この結合係数ｋの算出方法について説明する。誘導起電力（第２交流電圧ＶＩＮ）は、第１コイル１０と第２コイル２０の相互インダクタンスＭと相関関係にある。第１コイル１０に流れる電流をΔＩ１、電流ΔＩ１が流れる時間をΔｔとすると、第２交流電圧ＶＩＮは、下式（３）で算出できる。
　ＶＩＮ＝Ｍ×ΔＩ１／Δｔ　・・・（３）
　第１コイル１０の自己インダクタンスをＬ１、第２コイル２０の自己インダクタンスをＬ２とすると、結合係数ｋは、下式（４）で算出できる。
　ｋ＝Ｍ／√（Ｌ１×Ｌ２）　・・・（４）
　したがって、結合係数ｋと誘導起電力ＶＩＮの関係は下式（５）で表すことができる。
　ｋ＝ＶＩＮ×Δｔ／ΔＩ１×√（Ｌ１×Ｌ２）　・・・（５）
　この結合係数ｋは、第１コイル１０と第２コイル２０の間の距離ｉと相関関係にある。したがって、誘導起電力（第２交流電圧ＶＩＮ）に基づいて、第１コイル１０と第２コイル２０の間の距離ｉが検出できる。
　なお、スイッチトキャパシタ回路部５０が、ＡＤ変換機能を有してもよいし、結合係数算出機能を有してもよい。また、ＡＤコンバーター６０が、結合係数算出機能を有してもよい。
４．本技術に係る第４の実施形態（負性容量回路部）
　本技術に係る近接センサの全体構成図を図８に示す。なお、図８と図１の重複箇所については説明を割愛する。
　図８に示すように、本技術に係る近接センサは、負性容量回路部８０をさらに備えることができる。負性容量回路部８０は、第２交流電圧ＶＩＮに含まれている、第２コイル２０に起因する寄生容量を小さくすることができる。
　寄生容量とは、電子回路などにおいて、素子の物理的な構造に起因する容量成分のことである。例えばコイルの両端に電位差がある場合は、それぞれが異なった電位で隣接している各巻線は、コンデンサの電極板のように振る舞い、電荷を蓄積する。そのため、蓄電や放電をするための余分な電流が流れる。
　比較的低速で電圧が変化する低周波回路では、この余分な電流は無視できることが多い。しかし、比較的高速で電圧が変化する高周波回路では、この充電電流が大きくなり、回路の動作を妨げるようになる。その結果、電圧のパルス波が歪んだ波形になりうる。
　このことについて図９を参照しつつ説明する。図９は、第２交流電圧ＶＩＮのパルス波の一例である。
　図９において、ＶＩＮ1は、寄生容量が大きい第２交流電圧である。第２コイル２０の物理的な構造によっては、このようにパルス波が歪んだ波形になることがある。
　ＶＩＮ2は、寄生容量が小さい第２交流電圧である。寄生容量が小さくなっており、パルス波の歪みが小さくなっている。
　負性容量回路部８０は、入力された寄生容量が大きい第２交流電圧ＶＩＮ1に含まれている寄生容量を負性容量によって低減させて、寄生容量が小さい第２交流電圧ＩＮ2を出力する。第２交流電圧ＩＮ2のパルス波の歪みは小さいため、スイッチトキャパシタ回路５０は、パルス波の立ち上がりエッジ又は立ち下がりエッジの振幅を高精度に検知できる。
　なお、図８において、負性容量回路部８０の入力端子及び出力端子はそれぞれ２つずつであるが、１つずつであってもよい。負性容量回路部８０が差動配線である場合、負性容量回路部８０の入力端子及び出力端子はそれぞれ２つずつでありうる。負性容量回路部８０がシングルエンド配線である場合、負性容量回路部８０の入力端子及び出力端子はそれぞれ１つずつでありうる。
　負性容量回路部８０の構成について図１０を参照しつつ説明する。図１０は、本技術に係る負性容量回路部８０の一実施形態の概略図である。図１０に示されるとおり、負性容量回路部８０は、増幅部８１
と、フィードバックキャパシタ８２と、を少なくとも備えている。
　増幅部８１は、入力された電圧をＡ倍にして出力する機能を有する。Ａはゲインであり、１より大きい値である。
　虚数単位をｊ、交流の角周波数をω、フィードバックキャパシタ８２の容量をＣＦとするとき、負性容量回路部８０の入力インピーダンスＺｉｎは、下式（６）で表すことができる。
　Ｚｉｎ＝－１／ｊωＣＦ（Ａ－１）　・・・（６）
　したがって、寄生容量が大きい第２交流電圧ＶＩＮ1が負性容量回路部８０に入力されるとき、この第２交流電圧ＶＩＮに含まれている寄生容量が負性容量によって低減される。その結果、負性容量回路部８０は、寄生容量が小さい第２交流電圧ＩＮ2を出力することができる。これにより、第２交流電圧ＩＮ2のパルス波の歪みが小さくなるため、スイッチトキャパシタ回路５０は、パルス波の立ち上がりエッジ又は立ち下がりエッジの振幅を高精度に検知できる。
　以下、負性容量回路部８０の実施例について図１１～１８を参照しつつ説明する。図１１は、本技術に係る負性容量回路部８０の一実施形態の回路図である。図１１に示されるとおり、負性容量回路部８０は、差動増幅器８１０と、第１の抵抗器８１ａと、第２の抵抗器８１ｂと、フィードバックキャパシタ８２と、入力端子８４と、出力端子８５とを少なくとも備えている。差動増幅器８１０と、第１の抵抗器８１ａと、第２の抵抗器８１ｂとが増幅部８１である。なお、負性容量回路部８０は例えばＮＩＣ（Negative Impedance Converter）などを用いることによって実現されうる。
　差動増幅器８１０が有する非反転入力端子と、差動増幅器８１０が有する出力端子との間に、フィードバックキャパシタ８２が接続されている。差動増幅器８１０が有する反転入力端子と、差動増幅器８１０が有する出力端子との間に、第２の抵抗器８１ｂが接続されている。第２の抵抗器８１ｂと、第１の抵抗器８１ａと、ＧＮＤとがこの順に直列に接続されている。第１の抵抗器８１ａと、第２の抵抗器８１ｂとの間に、差動増幅器８１０が有する反転入力端子が接続されている。
　第１の抵抗器８１ａの抵抗値をＲａ、第２の抵抗器８１ｂの抵抗値をＲｂとするとき、ゲインＡは下式（７）で求められる。
　Ａ＝１＋Ｒｂ／Ｒａ　・・・（７）
　したがって、上式（７）を上式（６）に当てはめることにより、負性容量回路部８０の入力インピーダンスＺｉｎは下式（８）で求められる。
　Ｚｉｎ＝－１／（ｊωＣＦＲｂ／Ｒａ）　・・・（８）
　したがって、寄生容量が大きい第２交流電圧ＶＩＮ1が負性容量回路部８０に入力されるとき、この第２交流電圧ＶＩＮに含まれている寄生容量が負性容量によって低減される。その結果、負性容量回路部８０は、寄生容量が小さい第２交流電圧ＩＮ2を出力することができる。これにより、第２交流電圧ＩＮ2のパルス波の歪みが小さくなるため、スイッチトキャパシタ回路５０は、パルス波の立ち上がりエッジ又は立ち下がりエッジの振幅を高精度に検知できる。
　負性容量回路部８０に入力される第２交流電圧ＶＩＮを安定化させるために、負性容量回路部８０は、さらにバイアス抵抗器を備えていてもよい。バイアス抵抗器は、交流電圧を安定化させる機能を有する抵抗器である。
　このことについて図１２を参照しつつ説明する。図１２は、本技術に係る負性容量回路部８０の一実施形態の回路図である。図１２に示されるとおり、負性容量回路部８０は、さらにバイアス抵抗器８３を備えている。入力端子８４と、差動増幅器８１０が有する非反転入力端子との間に、バイアス抵抗器８３の一方の端子が接続されている。
　バイアス抵抗器８３に所定の電圧が供給されることにより、入力される第２交流電圧ＶＩＮが安定しうる。
　ところで、図１１に示される負性容量回路部８０は、シングルエンド配線に接続される。そのため、負性容量回路部８０は１つの入力端子８４と、１つの出力端子８５とを備えている。
　一方で、負性容量回路部８０は、差動配線に接続されてもよい。差動配線に接続される負性容量回路部８０について図１３を参照しつつ説明する。図１３は、本技術に係る負性容量回路部８０の一実施形態の回路図である。図１３に示されるとおり、負性容量回路部８０は、第１の差動増幅器８１０ａと、第２の差動増幅器８１０ｂと、第１の抵抗器８１ａと、２つの第２の抵抗器（８１ｂａ、８１ｂｂ）と、第１のフィードバックキャパシタ８２ａと、第２のフィードバックキャパシタ８２ｂと、第１の入力端子８４ａと、第２の入力端子８４ｂと、第１の出力端子８５ａと、第２の出力端子８５ｂとを少なくとも備えている。２つの差動増幅器（８１０ａ、８１０ｂ）と、第１の抵抗器８１ａと、２つの第２の抵抗器（８１ｂａ、８１ｂｂ）とが増幅部８１である。
　第１の差動増幅器８１０ａが有する非反転入力端子と、第１の差動増幅器８１０ａが有する出力端子との間に、第１のフィードバックキャパシタ８２ａが接続されている。第１の差動増幅器８１０ａが有する反転入力端子と、第１の差動増幅器８１０ａが有する出力端子との間に、第２の抵抗器８１ｂａが接続されている。
　第２の差動増幅器８１０ｂが有する非反転入力端子と、第２の差動増幅器８１０ｂが有する出力端子との間に、第２のフィードバックキャパシタ８２ｂが接続されている。第２の差動増幅器８１０ｂが有する反転入力端子と、第２の差動増幅器８１０ｂが有する出力端子との間に、第２の抵抗器８１ｂｂが接続されている。
　第２の抵抗器８１ｂａと、第１の抵抗器８１ａと、第２の抵抗器８１ｂｂとがこの順に直列に接続されている。第１の抵抗器８１ａと、第２の抵抗器８１ｂａとの間に、第１の差動増幅器８１０ａが有する反転入力端子が接続されている。第１の抵抗器８１ａと、第２の抵抗器８１ｂｂとの間に、第２の差動増幅器８１０ｂが有する反転入力端子が接続されている。
　第１の抵抗器８１ａの抵抗値を２Ｒａ、２つの第２の抵抗器（８２ｂａ、８２ｂｂ）のそれぞれの抵抗値をＲｂとするとき、負性容量回路部８０の入力インピーダンスＺｉｎは上式（８）で求められる。
　負性容量回路部８０に入力される第２交流電圧ＶＩＮを安定化させるために、負性容量回路部８０は、さらにバイアス抵抗器を備えていてもよい。
　このことについて図１４を参照しつつ説明する。図１４は、本技術に係る負性容量回路部８０の一実施形態の回路図である。図１４に示されるとおり、負性容量回路部８０は、さらに第１のバイアス抵抗器８３ａと、第２のバイアス抵抗器８３ｂと、を備えている。
　第１のバイアス抵抗器８３ａと、第２のバイアス抵抗器８３ｂとが直列に接続されている。第１の入力端子８４ａと、第１の差動増幅器８１０ａが有する非反転入力端子との間に、第１のバイアス抵抗器８３ａの一方の端子が接続されている。第２の入力端子８４ｂと、第２の差動増幅器８１０ｂが有する非反転入力端子との間に、第２のバイアス抵抗器８３ｂの一方の端子が接続されている。
　２つのバイアス抵抗器（８３ａ、８３ｂ）のそれぞれに所定の電圧が供給されることにより、入力される第２交流電圧ＶＩＮが安定しうる。
　負性容量回路部８０の他の実施例について図１５を参照しつつ説明する。図１５は、本技術に係る負性容量回路部８０の一実施形態の回路図である。図１４に示されるとおり、負性容量回路部８０は、第１のトランジスタ８１Ｍａと、第２のトランジスタ８１Ｍｂと、第１の抵抗器８１Ｒａと、第２の抵抗器８１Ｒｂと、フィードバックキャパシタ８２と、を少なくとも備えている。２つのトランジスタ（８１Ｍａ、８１Ｍｂ）と、２つの抵抗器（８１Ｒａ、８１Ｒｂ）とが増幅部８１である。
　第１のトランジスタ８１Ｍａ及び第２のトランジスタ８１Ｍｂは、例えばＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）などを用いることによって実現されうる。このＭＯＳＦＥＴは、例えばｎ型ＭＯＳＦＥＴでもよいし、ｐ型ＭＯＳＦＥＴでもよい。以下、第１のトランジスタ８１Ｍａ及び第２のトランジスタ８１Ｍｂがｎ型ＭＯＳＦＥＴである実施例について説明する。
　第１のトランジスタ８１Ｍａが有するゲートと、第２のトランジスタ８１Ｍｂが有するドレインとの間に、フィードバックキャパシタ８２が接続されている。第１のトランジスタ８１Ｍａが有するドレインと、第２のトランジスタ８１Ｍｂが有するゲートとが接続されている。第１のトランジスタ８１Ｍａが有するドレインとＶＤＤとの間に第１の抵抗器８１Ｒａが接続されている。第２のトランジスタ８１Ｍｂが有するドレインとＶＤＤとの間に第２の抵抗器８１Ｒｂが接続されている。
　第１のトランジスタ８１Ｍａ及び第２のトランジスタ８１Ｍｂのそれぞれの相互コンダクタンスをｇｍ、第１の抵抗器８１Ｒａ及び第２の抵抗器８１Ｒｂのそれぞれの抵抗値をＲＬとするとき、ゲインＡは下式（９）で求められる。
　Ａ＝ｇｍ２ＲL ２　・・・（９）
　したがって、上式（９）を上式（６）に当てはめることにより、負性容量回路部８０の入力インピーダンスＺｉｎは下式（１０）で求められる。
　Ｚｉｎ＝－１／（ｊωＣＦｇｍ２ＲL ２－１）　・・・（１０）
　したがって、寄生容量が大きい第２交流電圧ＶＩＮ1が負性容量回路部８０に入力されるとき、この第２交流電圧ＶＩＮに含まれている寄生容量が負性容量によって低減される。その結果、負性容量回路部８０は、寄生容量が小さい第２交流電圧ＩＮ2を出力することができる。これにより、第２交流電圧ＩＮ2のパルス波の歪みが小さくなるため、スイッチトキャパシタ回路５０は、パルス波の立ち上がりエッジ又は立ち下がりエッジの振幅を高精度に検知できる。
　なお、第１のトランジスタ８１Ｍａ及び第２のトランジスタ８１Ｍｂがｐ型ＭＯＳＦＥＴである場合は、第１のトランジスタ８１Ｍａが有するソースとＧＮＤとの間に抵抗器が接続されうる。同様に、第２のトランジスタ８１Ｍｂが有するソースとＧＮＤとの間に抵抗器が接続されうる。
　負性容量回路部８０に入力される第２交流電圧ＶＩＮを安定化させるために、負性容量回路部８０は、さらにバイアス抵抗器を備えていてもよい。
　このことについて図１６を参照しつつ説明する。図１６は、本技術に係る負性容量回路部８０の一実施形態の回路図である。図１６に示されるとおり、負性容量回路部８０は、さらにバイアス抵抗器８３を備えている。
　入力端子８４と、第１のトランジスタ８１Ｍａとの間に、バイアス抵抗器８３の一方の端子が接続されている。
　バイアス抵抗器８３に所定の電圧が供給されることにより、入力される第２交流電圧ＶＩＮが安定しうる。
　ところで、図１５に示される負性容量回路部８０は、シングルエンド配線に接続される。そのため、負性容量回路部８０は１つの入力端子８４と、１つの出力端子８５とを備えている。
　一方で、負性容量回路部８０は、差動配線に接続されてもよい。差動配線に接続される負性容量回路部８０について図１７を参照しつつ説明する。図１７は、本技術に係る負性容量回路部８０の一実施形態の回路図である。なお、構成についての詳細な説明は省略する。
　４つのトランジスタ（８１Ｍａａ、８１Ｍｂａ、８１Ｍａｂ、８１Ｍｂｂ）のそれぞれの相互コンダクタンスをｇｍ、４つの抵抗器（８１Ｒａａ、８１Ｒｂａ、８１Ｒａｂ、８１Ｒｂｂ）のそれぞれの抵抗値をＲＬとするとき、負性容量回路部８０の入力インピーダンスＺｉｎは上式（１０）で求められる。
　負性容量回路部８０に入力される第２交流電圧ＶＩＮを安定化させるために、負性容量回路部８０は、さらにバイアス抵抗器を備えていてもよい。
　このことについて図１８を参照しつつ説明する。図１８は、本技術に係る負性容量回路部８０の一実施形態の回路図である。なお、構成についての詳細な説明は省略する。
　２つのバイアス抵抗器（８３ａ、８３ｂ）のそれぞれに所定の電圧が供給されることにより、入力される第２交流電圧ＶＩＮが安定しうる。
　なお、バイアス抵抗器が配置される位置は、図示した位置に限られない。バイアス抵抗器が配置される位置は、第２コイル２０が出力する第２交流電圧ＶＩＮが安定する位置であればどこでもよい。また、第２コイル２０がセンタータップを有する場合は、このセンタータップに所定の電圧を供給することにより、第２交流電圧ＶＩＮが安定しうる。
　なお、本明細書中に記載した効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
　なお、本技術は、以下のような構成をとることもできる。
［１］基準信号生成回路部３０と、
　第１コイルと、
　第２コイルと、
　クロック信号生成回路部と、
　スイッチトキャパシタ回路部と、を備えており、
　前記基準信号生成回路部３０が、前記第１コイルに第１交流電圧を印加するとともに、前記第１交流電圧と同期する基準信号を前記クロック信号生成回路部に送信し、
　前記第１コイルと磁界結合している前記第２コイルが、前記第１コイルと前記第２コイルの結合係数と相関関係にある第２交流電圧を発生させ、
　前記クロック信号生成回路部が、前記基準信号に対応した複数のクロック信号を前記スイッチトキャパシタ回路部に送信し、
　前記スイッチトキャパシタ回路部が、複数の前記クロック信号のそれぞれが変化するタイミングで、前記第２交流電圧を取得することにより、
　前記第１コイルと前記第２コイルの間の距離を検出する、
　近接センサ。
［２］前記クロック信号生成回路部が、前記基準信号に基づいて、前記第２交流電圧が負側から正側に変化した直後のタイミングで変化する第１クロック信号と、前記第２交流電圧が負側から正側に変化する直前のタイミングで変化する第２クロック信号とを前記スイッチトキャパシタ回路部に送信し、
　前記スイッチトキャパシタ回路部が、前記第１クロック信号が変化したタイミングで取得した前記第２交流電圧と、前記第２クロック信号が変化したタイミングで取得した前記第２交流電圧との電圧差を取得する、
　［１］に記載の近接センサ。
［３］前記スイッチトキャパシタ回路部が、
　複数の充電スイッチと、
　複数の放電スイッチと、
　複数のサンプリングキャパシタと、
　差動増幅器と、を備えている、
　［１］又は［２］に記載の近接センサ。
［４］それぞれの前記充電スイッチが、複数の前記クロック信号のいずれか一つと対応しており、前記クロック信号が変化したタイミングで、前記クロック信号に対応した前記充電スイッチがオンまたはオフされ、
　それぞれの前記放電スイッチが、複数の前記クロック信号のいずれか一つと対応しており、前記クロック信号が変化したタイミングで、前記クロック信号に対応した前記放電スイッチがオンまたはオフされ、
　それぞれの前記サンプリングキャパシタが、複数の前記クロック信号のいずれか一つと対応しており、前記サンプリングキャパシタに接続された前記充電スイッチがオンされて、前記サンプリングキャパシタに接続された前記放電スイッチがオフされることにより、前記スイッチトキャパシタ回路部に入力された前記第２交流電圧を充電し、前記サンプリングキャパシタに接続された前記充電スイッチがオフされて、前記サンプリングキャパシタに接続された前記放電スイッチがオンされることにより、前記第２交流電圧を放電し、
　前記差動増幅器が、それぞれの前記サンプリングキャパシタが放電した前記第２交流電圧を増幅して出力する、
　［３］に記載の近接センサ。
［５］前記クロック信号生成回路部が、前記基準信号に基づいて、前記第２交流電圧が正側から負側に変化した直後のタイミングで変化する第３クロック信号と、前記第２交流電圧が正側から負側に変化する直前のタイミングで変化する第４クロック信号とを前記スイッチトキャパシタ回路部に送信し、
　前記電圧差を第１電圧差とし、
　前記スイッチトキャパシタ回路部が、前記第３クロック信号が変化したタイミングで取得した前記第２交流電圧と、前記第４クロック信号が変化したタイミングで取得した前記第２交流電圧との第２電圧差と、前記第１電圧差とを取得する、
　［２］に記載の近接センサ。
［６］前記スイッチトキャパシタ回路部が、前記第１電圧差と、前記第２電圧差との差分を取得する、
　［５］に記載の近接センサ。
［７］ＡＤコンバーターをさらに備えており、
　前記ＡＤコンバーターが、前記スイッチトキャパシタ回路部の出力電圧をデジタル信号に変換して、電圧信号を出力する、
　［１］～［６］のいずれか一つに記載の近接センサ。
［８］結合係数算出部をさらに備えており、
　前記結合係数算出部が、前記電圧信号に基づいて、前記第１コイルと前記第２コイルの前記結合係数を算出する、
　［７］に記載の近接センサ。
［９］負性容量回路部をさらに備えており、
　前記負性容量回路部が、前記第２交流電圧に含まれている、前記第２コイルに起因する寄生容量を小さくする、
　［１］～［８］のいずれか一つに記載の近接センサ。
１０　　　第１コイル
２０　　　第２コイル
３０　　　基準信号生成回路部
４０　　　クロック信号生成回路部
５０　　　スイッチトキャパシタ回路部
５１－１　第１充電スイッチ群
５１－２　第２充電スイッチ群
５１－３　第３充電スイッチ群
５１－４　第４充電スイッチ群
５２－１　第１放電スイッチ群
５２－２　第２放電スイッチ群
５２－３　第３放電スイッチ群
５２－４　第４放電スイッチ群
５３－１　第１サンプリングキャパシタ群
５３－２　第２サンプリングキャパシタ群
５３－３　第３サンプリングキャパシタ群
５３－４　第４サンプリングキャパシタ群
５４　　　フィードバックキャパシタ群
５５　　　差動増幅器
５６－１　入力端子
５６－２　入力端子
５７－１　出力端子
５７－２　出力端子
５８　　　グランド
６０　　　ＡＤコンバーター
７０　　　結合係数算出部
８０　　　負性容量回路部
８１　　　増幅部
８２　　　フィードバックキャパシタ
ＶＲ　　　　第１交流電圧
ＶＩＮ　　　第２交流電圧
ＶＯＵＴ　　　出力電圧
ｆ　　　　磁場
ｋ　　　　結合係数
ｉ　　　　コイル間の距離
Ｒ　　　　基準信号
Ｐ１　　　第１クロック信号
Ｐ１Ａ　　第２クロック信号
Ｐ２　　　第３クロック信号
Ｐ２Ａ　　第４クロック信号
Ｔ　　　　周期
Ｄ　　　　デューティ比
τ　　　　サンプリング間隔
ａ～ｄ　　タイミング
ＣＳ　　　　　サンプリングキャパシタ容量
ＣＦ　　　　　フィードバックキャパシタの容量

Claims (9)

  1. 　基準信号生成回路部と、
    　第１コイルと、
    　第２コイルと、
    　クロック信号生成回路部と、
    　スイッチトキャパシタ回路部と、を備えており、
    　前記基準信号生成回路部が、前記第１コイルに第１交流電圧を印加するとともに、前記第１交流電圧と同期する基準信号を前記クロック信号生成回路部に送信し、
    　前記第１コイルと磁界結合している前記第２コイルが、前記第１コイルと前記第２コイルの結合係数と相関関係にある第２交流電圧を発生させ、
    　前記クロック信号生成回路部が、前記基準信号に対応した複数のクロック信号を前記スイッチトキャパシタ回路部に送信し、
    　前記スイッチトキャパシタ回路部が、複数の前記クロック信号のそれぞれが変化するタイミングで、前記第２交流電圧を取得することにより、前記第１コイルと前記第２コイルの間の距離を検出する、
    　近接センサ。
  2. 　前記クロック信号生成回路部が、前記基準信号に基づいて、前記第２交流電圧が負側から正側に変化した直後のタイミングで変化する第１クロック信号と、前記第２交流電圧が負側から正側に変化する直前のタイミングで変化する第２クロック信号とを前記スイッチトキャパシタ回路部に送信し、
    　前記スイッチトキャパシタ回路部が、前記第１クロック信号が変化したタイミングで取得した前記第２交流電圧と、前記第２クロック信号が変化したタイミングで取得した前記第２交流電圧との電圧差を取得する、
    　請求項１に記載の近接センサ。
  3. 　前記スイッチトキャパシタ回路部が、
    　複数の充電スイッチと、
    　複数の放電スイッチと、
    　複数のサンプリングキャパシタと、
    　差動増幅器と、を備えている、
    　請求項１に記載の近接センサ。
  4. 　それぞれの前記充電スイッチが、複数の前記クロック信号のいずれか一つと対応しており、前記クロック信号が変化したタイミングで、前記クロック信号に対応した前記充電スイッチがオンまたはオフされ、
    　それぞれの前記放電スイッチが、複数の前記クロック信号のいずれか一つと対応しており、前記クロック信号が変化したタイミングで、前記クロック信号に対応した前記放電スイッチがオンまたはオフされ、
    　それぞれの前記サンプリングキャパシタが、複数の前記クロック信号のいずれか一つと対応しており、前記サンプリングキャパシタに接続された前記充電スイッチがオンされて、前記サンプリングキャパシタに接続された前記放電スイッチがオフされることにより、前記スイッチトキャパシタ回路部に入力された前記第２交流電圧を充電し、前記サンプリングキャパシタに接続された前記充電スイッチがオフされて、前記サンプリングキャパシタに接続された前記放電スイッチがオンされることにより、前記第２交流電圧を放電し、
    　前記差動増幅器が、それぞれの前記サンプリングキャパシタが放電した前記第２交流電圧を増幅して出力する、
    　請求項３に記載の近接センサ。
  5. 　前記クロック信号生成回路部が、前記基準信号に基づいて、前記第２交流電圧が正側から負側に変化した直後のタイミングで変化する第３クロック信号と、前記第２交流電圧が正側から負側に変化する直前のタイミングで変化する第４クロック信号とを前記スイッチトキャパシタ回路部に送信し、
    　前記電圧差を第１電圧差とし、
    　前記スイッチトキャパシタ回路部が、前記第３クロック信号が変化したタイミングで取得した前記第２交流電圧と、前記第４クロック信号が変化したタイミングで取得した前記第２交流電圧との第２電圧差と、前記第１電圧差とを取得する、
    　請求項２に記載の近接センサ。
  6. 　前記スイッチトキャパシタ回路部が、前記第１電圧差と、前記第２電圧差との差分を取得する、
    　請求項５に記載の近接センサ。
  7. 　ＡＤコンバーターをさらに備えており、
    　前記ＡＤコンバーターが、前記スイッチトキャパシタ回路部の出力電圧をデジタル信号に変換して、電圧信号を出力する、
    　請求項１に記載の近接センサ。
  8. 　結合係数算出部をさらに備えており、
    　前記結合係数算出部が、前記電圧信号に基づいて、前記第１コイルと前記第２コイルの前記結合係数を算出する、
    　請求項７に記載の近接センサ。
  9. 　負性容量回路部をさらに備えており、
    　前記負性容量回路部が、前記第２交流電圧に含まれている、前記第２コイルに起因する寄生容量を小さくする、
    　請求項１に記載の近接センサ。
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