WO2020129237A1 - ３次元半導体装置の製造方法 - Google Patents

３次元半導体装置の製造方法 Download PDF

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舛岡　富士雄
原田　望
イーソ リ
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Definitions

  • the present invention relates to a method for manufacturing a three-dimensional semiconductor device.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate.
  • the channel of the SGT extends in the direction perpendicular to the upper surface of the semiconductor substrate (see, for example, Patent Document 1 and Non-Patent Document 1). Therefore, the SGT can increase the density of the semiconductor device as compared with the planar type MOS transistor.
  • FIG. 10 shows a schematic structural diagram of the N-channel SGT.
  • P-type or i-type (intrinsic) conductivity type Si pillars 120 (hereinafter, the silicon semiconductor pillars are referred to as “Si pillars”) are positioned above and below, and when one is a source, the other is a drain.
  • N + layers 121a and 121b (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as “N + layer”) are formed.
  • the portion of the Si pillar 120 between the N + layers 121a and 121b that will be the source and drain serves as the channel region 122.
  • a gate insulating layer 123 is formed so as to surround the channel region 122.
  • a gate conductor layer 124 is formed so as to surround the gate insulating layer 123.
  • N + layers 121a and 121b serving as sources and drains, a channel region 122, a gate insulating layer 123, and a gate conductor layer 124 are formed in a columnar shape as a whole. Therefore, in plan view, the occupied area of the SGT corresponds to the occupied area of a single source or drain N + layer of the planar MOS transistor. Therefore, the circuit chip having the SGT can realize a further reduction in chip size as compared with the circuit chip having the planar MOS transistor.
  • a method for manufacturing a three-dimensional semiconductor device Forming a first material layer on a second substrate that is at least partially or wholly made of a semiconductor layer on the first substrate; Forming a second band-shaped material layer having a first band-shaped material layer extending in one direction in plan view and having the same plan-view shape on the top of the first material layer, Covering the whole and forming a second material layer and a third material layer from the bottom, Smoothing the upper surface positions of the second material layer and the third material layer to the upper surface position of the first strip-shaped material layer; A third strip-shaped material layer sandwiched between side surfaces of the smoothed third material layer and the first strip-shaped material layer is formed on the top of the smoothed second material layer.
  • Process Removing the smoothed third material layer; A fourth layer, which is in contact with both side surfaces of the second band-shaped material layer, by etching the second material layer using the first band-shaped material layer and the third band-shaped material layer as a mask. Forming a strip-shaped material layer of Covering the whole and forming a fourth material layer and a fifth material layer from the bottom, Smoothing so that the upper surface positions of the fourth material layer and the fifth material layer are the upper surface positions of the first strip-shaped material layer; A fifth strip-shaped material layer sandwiched between side faces of the smoothed fifth material layer and the third strip-shaped material layer is formed on the top of the smoothed fourth material layer.
  • the fourth band-shaped material layer is etched by using the first band-shaped material layer, the third band-shaped material layer, and the fifth band-shaped material layer as a mask to etch the fourth material layer.
  • a seventh strip-shaped material layer composed of a single layer or a plurality of layers, which is orthogonal to the first strip-shaped material layer in a plan view, is formed above or below the first strip-shaped material layer,
  • the seventh strip-shaped material layer, the second strip-shaped material layer, and the sixth strip-shaped material layer are in a first overlapping region and have a rectangular or circular shape in a plan view.
  • first mask material layer with at least the first material layer, the second strip-shaped material layer, or the sixth strip-shaped material layer as a matrix; Etching the second substrate using the first mask material layer as a mask to form a three-dimensional semiconductor layer made of the semiconductor layer on the first substrate,
  • the three-dimensionally shaped semiconductor layer is used as a channel, Characterize that.
  • the manufacturing method In the step of forming the third strip-shaped material layer, Etching the top of the second material layer using the first strip-shaped material layer and the smoothed third material layer as a mask to form a first recess; Filling the first recess and forming the third strip-shaped material layer whose upper surface position is the same as the upper surface position of the first strip-shaped material layer. Is desirable.
  • the manufacturing method In the step of forming the fifth strip-shaped material layer, Using the first strip-shaped material layer, the third strip-shaped material layer, and the fifth material layer as a mask, the top of the fourth material layer is etched to form a second recess. The process of Filling the second recess and forming the fifth strip-shaped material layer whose upper surface position is the same as the upper surface position of the first strip-shaped material layer. Is desirable.
  • an eighth strip-shaped material layer extending in one direction is provided on the top thereof, and the seventh strip-shaped material is provided.
  • a ninth strip-shaped material layer having the same shape as the layer in plan view is formed, The seventh strip-shaped material layer, Covering the whole and forming a sixth material layer and a seventh material layer from the bottom, Smoothing so that the upper surface positions of the sixth material layer and the seventh material layer are the upper surface positions of the eighth strip-shaped material layer;
  • the eighth strip-shaped material layer and the smoothed seventh material layer as a mask, the top of the smoothed sixth material layer is etched to form a third recess.
  • Forming a strip-shaped material layer of The remaining strip-shaped material is obtained by removing the eighth strip-shaped material layer and the ninth strip-shaped material layer, or by removing the tenth strip-shaped material layer and the eleventh strip-shaped material layer. It is desirable that the lower layer of the layer or both upper and lower layers be the seventh strip-shaped material layer.
  • one of the width of the second strip-shaped material layer and the width of the fourth strip-shaped material layer is formed to be larger than the width of the other. Is desirable.
  • one of the second strip-shaped material layer and the sixth strip-shaped material layer is formed to have a width larger than the other width. Is desirable.
  • the manufacturing method The three-dimensionally shaped semiconductor layer is a semiconductor pillar that stands vertically on the first substrate, Is desirable.
  • the semiconductor pillar includes at least a first semiconductor pillar, a second semiconductor pillar, and a third semiconductor pillar, which are adjacent to each other in the one direction or in a direction orthogonal to the one direction.
  • a step of forming a first gate conductor layer surrounding the first gate insulating layer, The first gate conductor layer is formed by filling a space between at least two semiconductor pillars of the first semiconductor pillar, the second semiconductor pillar, and the third semiconductor pillar. Is desirable.
  • the manufacturing method A step of removing one of the plurality of semiconductor pillars formed on the substrate, Is desirable.
  • the manufacturing method Before forming the plurality of semiconductor pillars, a step of not forming a partial region of the seventh strip-shaped material layer in plan view is included, In a plan view, one of the plurality of semiconductor pillars is not formed below the partial region of the seventh strip-shaped material layer, Is desirable.
  • the manufacturing method Oxidizing the smoothed top of the second layer of material to form the third layer of strip material; Is desirable.
  • Atomic ions are ion-implanted on the top of the smoothed second material layer to form the third strip-shaped material layer, Is desirable.
  • both ends of one side of the second substrate are in contact with the holding material layer, and in the vertical direction, the first semiconductor layer and the eighth material layer are set as a set and are stacked above one another.
  • Forming with a different structure Removing the eighth material layer after forming the three-dimensional semiconductor layer; Forming a second gate insulating layer surrounding the first semiconductor layer of the three-dimensionally shaped semiconductor layer; Forming a second gate conductor layer surrounding the second gate insulating layer; Removing the retaining material layer, A step of forming an impurity layer containing a donor or acceptor impurity in contact with both ends of the first semiconductor layer in the one direction in the plan view. Is desirable.
  • a method for manufacturing a three-dimensional semiconductor device Forming a first material layer on a second substrate that is at least partially or wholly formed of a semiconductor layer on the first substrate; Forming a second band-shaped material layer having a first band-shaped material layer extending in one direction in plan view and having the same plan-view shape on the top of the first material layer, Covering the whole and forming a second material layer and a third material layer from the bottom, Smoothing the upper surface positions of the second material layer and the third material layer to the upper surface position of the first strip-shaped material layer; A third strip-shaped material layer sandwiched between side surfaces of the smoothed third material layer and the first strip-shaped material layer is formed on the top of the smoothed third material layer.
  • a fifth strip-shaped material layer consisting of a single layer or a plurality of layers, which is orthogonal to the fourth strip-shaped material layer in a plan view, is formed above or below the third strip-shaped material layer,
  • the first mask material layer having a rectangular or circular shape in plan view in a first overlapping region of the fourth band-shaped material layer and the fifth band-shaped material layer in plan view, Forming a first material layer, the fourth strip-shaped material layer, or the fifth strip-shaped material layer as a matrix, Etching the second substrate using the first mask material layer as a mask to form a three-dimensional semiconductor layer made of the semiconductor layer on the substrate, The three-dimensionally
  • the manufacturing method In the step of forming the third strip-shaped material layer, Forming a first recess by etching the top of the second material layer using the first strip-shaped material layer and the third material layer as a mask; Filling the first recess and forming the third strip-shaped material layer whose upper surface position is the same as the upper surface position of the first strip-shaped material layer. Is desirable.
  • one of the width of the second strip-shaped material layer and the width of the fourth strip-shaped material layer is formed to be larger than the width of the other. Is desirable.
  • the manufacturing method The three-dimensionally shaped semiconductor layer is a semiconductor pillar that stands vertically on the first substrate, Is desirable.
  • the semiconductor pillar includes at least a first semiconductor pillar and a second semiconductor pillar that are adjacent to each other in the one direction or in a direction orthogonal to the one direction.
  • the first gate conductor layer is formed so as to fill a space between the first semiconductor pillar and the second semiconductor pillar. Is desirable.
  • the manufacturing method A step of removing one of the plurality of semiconductor pillars formed on the substrate, Is desirable.
  • the manufacturing method Before forming the plurality of semiconductor pillars, a step of not forming a partial region of the seventh strip-shaped material layer in plan view is included, In a plan view, one of the plurality of semiconductor pillars is not formed below the partial region of the seventh strip-shaped material layer, Is desirable.
  • the manufacturing method Simultaneously with the formation of the first strip-shaped material layer and the second strip-shaped material layer, in plan view, in parallel with the first strip-shaped material layer and the second strip-shaped material layer, and Forming a seventh strip of material having a sixth strip of material on top, Simultaneously with the formation of the third strip-shaped material layer and the fourth strip-shaped material layer, the sixth strip-shaped material layer and the seventh strip-shaped material layer are in contact with both side surfaces of the eighth strip-shaped material layer.
  • Forming a ninth strip of material having a layer on top In parallel with the step of removing the first strip-shaped material layer and the second strip-shaped material layer, the step of removing the sixth strip-shaped material layer and the seventh strip-shaped material layer; Has, Is desirable.
  • a gap between the strip-shaped material layer 9 and the strip-shaped material layer 4 in plan view is the same as one or both of the strip-shaped material layer 2 and the strip-shaped material layer 7 Is Is desirable.
  • the manufacturing method Oxidizing the smoothed top of the second layer of material to form the third layer of strip material; Is desirable.
  • Atomic ions are ion-implanted on the top of the smoothed second material layer to form the third strip-shaped material layer, Is desirable.
  • the manufacturing method A structure in which a plurality of the second substrates are stacked above each other in a plan view so that both ends in one direction are in contact with the holding material layer and in the vertical direction, the semiconductor layer and the fourth material layer form one set. And the step of forming Removing the fourth material layer after forming the three-dimensionally shaped semiconductor layer; Forming a second gate insulating layer surrounding the semiconductor layer of the three-dimensionally shaped semiconductor layer; Forming a second gate conductor layer surrounding the second gate insulating layer; Removing the retaining material layer, A step of forming an impurity layer containing a donor or acceptor impurity in contact with both ends of the semiconductor layer in the one direction in the plan view, Is desirable.
  • a high density columnar semiconductor device is realized.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the first embodiment.
  • 6A and 6B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the second embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the second embodiment.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the second embodiment.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to the second embodiment.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to a third embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to a third embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to a third embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to a third embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to a third embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to a third embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to a fourth embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to a fourth embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to a fifth embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to a fifth embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to a fifth embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to a fifth embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to a fifth embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to a fifth embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to a sixth embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to a seventh embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to an eighth embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to an eighth embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to an eighth embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to an eighth embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to an eighth embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to an eighth embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to an eighth embodiment of the present invention.
  • 9A and 9B are a plan view and a cross-sectional structure diagram for explaining a method of manufacturing a columnar semiconductor device having an SGT according to an eighth embodiment of the present invention. It is a schematic structure figure which shows SGT of a prior art example.
  • FIGS. 1A to 1XX (A) is a plan view, (b) is a sectional structural view taken along line XX' of (a), and (c) is a sectional structural view taken along line YY' of (a).
  • an N layer 2 is formed on a P layer substrate 1 by an epitaxial crystal growth method. Then, the N+ layer 3 and the P+ layers 4 and 5 are formed on the surface layer of the N layer 2 by the ion implantation method. Then, the i layer (intrinsic Si layer) 6 is formed. Then, a mask material layer 7 including, for example, a SiO 2 layer, an aluminum oxide (Al 2 O 3 , hereinafter referred to as AlO) layer, and a SiO 2 layer is formed. The i layer 6 may be formed of N-type or P-type Si containing a small amount of donor or acceptor impurities. Then, a silicon nitride (SiN) layer 8 is deposited. Then, a mask material layer 9 made of a SiO 2 layer is deposited. Then, the mask material layer 10 made of the SiN layer is deposited.
  • SiN silicon nitride
  • the mask material layer 10 is etched using a strip-shaped resist layer (not shown) extending in the Y direction in a plan view formed by the lithography method as a mask.
  • the strip-shaped mask material layer 10a extending in the Y direction in plan view is formed.
  • the band-shaped mask material layer 10a may be isotropically etched so that the width of the band-shaped mask material layer 10a is smaller than that of the resist layer.
  • the strip mask material layer 10a having a width smaller than the minimum width of the resist layer that can be formed by the lithography method can be formed.
  • the mask material layer 9 is etched by, for example, RIE (Reactive Ion Etching) to form the strip mask material layer 9a.
  • RIE Reactive Ion Etching
  • the cross section of the strip-shaped mask material layer 10a formed by isotropic etching has a trapezoidal shape with a bottom width larger than the top width, whereas the cross section of the mask material layer 9a is etched by RIE, and thus has a rectangular shape. Become. This rectangular cross section leads to improvement in the accuracy of the etching pattern using the strip mask 9a as a mask.
  • the strip-shaped mask material layer 9a is used as a mask to etch the mask material layer 8 by, for example, the RIE method to form the strip-shaped mask material layer 8a.
  • the aforementioned strip-shaped mask material layer 10a may be removed before etching the mask material layer 8 or may remain.
  • the SiGe layer 12 and the SiO 2 layer 13 are entirely formed by the ALD (Atomic Layered Deposition) method into the mask material layer 7 (first material layer) and the strip mask material layer 8a.
  • ALD atomic layered Deposition
  • the cross section of the SiGe layer 12 (second material layer) has a roundness R1 at the top. It is desirable that the roundness R1 be formed so as to be located above the strip-shaped mask material layer 8a.
  • the entire surface is covered with a SiO 2 layer (not shown) by, for example, a flow CVD (Flow Chemical Vapor Deposition) method, and the upper surface position is striped by CMP (Chemical Mechanical Polishing).
  • the SiO 2 layer 13 (third material layer) and the SiGe layer 12 are polished so as to be located on the surface of the mask material layer 9a to form the SiO 2 layer 13a and the SiGe layers 12a and 12b.
  • the rounded portion R1 at the top of the SiGe layer 12 in FIG. 1D be removed in the step of polishing the SiO 2 layer 13 and the SiGe layer 12.
  • the tops of the SiGe layers 12a and 12b are etched to form recesses 14a and 14b (first recesses). It is desirable that the bottom positions of the recesses 14a and 14b be located below the mask material layer 9a, and that the top roundness R1 of the SiGe layers 12a and 12b be etched.
  • the rounded portion R at the top of the SiGe layer 12 in FIG. 1D is removed, so that the concave portions 14a and 14b whose outer peripheral side surfaces are vertical are formed.
  • SiN layers 15a and 15b (third strip material layers) having the same shape as the top shape of the SiGe layers 12a and 12b in plan view are formed on both sides of the strip mask material layers 8a and 9a.
  • the band-shaped mask material layers 9a, 15a, 15b are used as masks to etch the SiGe layers 12a, 12b to form band-shaped SiGe layers 12aa, 12ab (fourth band-shaped material layer).
  • the widths of the strip SiGe layer 12aa and the strip SiGe layer 12ab are the same in a plan view.
  • the SiN layer 16 by the ALD method and the SiO 2 layer 13b by the FCVD method are formed so as to cover the entire surface.
  • the SiO 2 layer 13b (fifth material layer), the SiN layer 16, and the upper surface of the mask material layer 9a are polished so that their upper surface positions are the same. Then, the same steps as those in FIGS. 1E and 1F are performed, and as shown in FIG. 1K, the strip-shaped SiN layers 16A and 16B are sandwiched between the strip-shaped mask material layers 15a and 15b and the SiO 2 layer 13ba.
  • the recesses 14A and 14B (second recesses) are formed.
  • the strip-shaped SiGe layers 12aa and 12ab are in contact with both side faces of the strip-shaped SiN layers 16a and 16b, and the strip-shaped mask material layers 15a and 15b are in contact with both side faces thereof. 5), and a strip-shaped material layer 5).
  • a SiGe layer (not shown) is formed so as to cover the whole by ALD.
  • a SiO 2 layer (not shown) is formed so as to cover the whole.
  • polishing is performed so that the upper surface positions of the SiO 2 layer and the SiGe layer are the same as the upper surface position of the strip mask material layer 9a.
  • the same steps as those in FIGS. 1E to 1I are performed, and as shown in FIG. 1M, the strip-shaped SiGe layers 18a and 18b contacting both side surfaces of the strip-shaped mask material layers 16a and 16b (sixth strip-shaped material layer) are formed.
  • strip-shaped mask material layers 19a and 19b in contact with both side surfaces of the strip-shaped mask material layers 17a and 17b.
  • a SiN layer (not shown) is formed so as to cover the whole by ALD.
  • a SiO 2 layer (not shown) is formed so as to cover the whole.
  • polishing is performed so that the upper surface positions of the SiO 2 layer and the SiN layer are the same as the upper surface position of the strip mask material layer 9a.
  • the same steps as those in FIGS. 1E to 1I are performed, and as shown in FIG. 1N, the strip-shaped mask material layer layers 20a and 20b and the strip-shaped mask material layer which are in contact with both side surfaces of the strip-shaped mask material layer layers 20a and 20b.
  • Strip-shaped mask material layers 21a and 21b in contact with both side surfaces of 19a and 19b are formed.
  • the strip mask material layers 15a, 15b, 19a, 19b and the strip SiGe layers 12aa, 12ab, 18a, 18b are removed by etching.
  • the strip-shaped mask material layers 8a, 16a, 16b, 20a, 20b and the mask material layers on the strip-shaped mask material layers 8a, 16a, 16b, 20a, 20b are formed on the mask material layer 7.
  • 9a, 17a, 17b, 21a, 21b are formed.
  • the entire surface is coated with a SiO 2 layer (not shown).
  • the SiO 2 layer 22 is formed by CMP so that the upper surface position of the SiO 2 layer becomes the upper surface position of the strip-shaped mask material layer 9a.
  • the SiN layer 24 and the SiGe layer are formed on the entire surface.
  • the strip mask material layer 26 (eighth strip material layer) made of the SiN layer extended in the X direction is formed.
  • the SiGe layer is etched by using the strip mask material layer 26 formed by the lithography method and the RIE method as a mask to form the strip SiGe layer 25 (the ninth strip material layer) extending in the X direction.
  • strip-shaped mask material layer 26 and the strip-shaped SiGe layer 25 are removed, and the strip-shaped mask material layers 28a and 28b extended in the X direction on the SiN layer 24 in plan view. And strip-shaped mask material layers 27a and 27b on the strip-shaped mask material layers 28a and 28b are formed.
  • the SiN layer 24 and the strip mask material layers 9a, 17a, 17b, 21a, 21b, 8a, 16a, 16b, 20a are masked with the strip mask material layers 27a, 27b, 28a, 28b.
  • 20b and the SiO 2 layer 22 are etched.
  • the strip-shaped SiN layer 24a is formed under the strip-shaped mask material layers 27a and 28a, the square-shaped mask material layers 21aa, 21ba, 17aa, 17ba, 9aa, and the square-shaped mask material layers 21aa, 21ba in plan view.
  • Square-shaped mask material layers 20aa, 20ba, 16aa, 16ba, 8aa located under 17aa, 17ba, 9aa are formed.
  • 17bb, 9ab, and square mask material layers 20ba (not shown), 20bb (not shown), 16ba (not shown), 16bb (not shown), and 8ab are formed. ..
  • the SiO 2 layer 22a is formed under the band-shaped SiN layer 24a and between the band-shaped mask material layers 21aa, 21ba, 17aa, 17ba, 9aa, 20aa, 20ba, 16aa, 16ba, 8aa.
  • a SiO 2 layer 22b (not shown) is formed below the strip-shaped SiN layer 24b and between the strip-shaped mask material layers 21ba, 21bb, 17ba, 17bb, 9ab, 20ba, 20bb, 16ba, 16bb, 8ab. To be done.
  • the strip mask material layers 27a, 27b, 28a, 28b, the strip SiN layers 24a, 24b, and the SiO 2 layers 22a, 22b are removed.
  • the square mask material layers 21aa, 21ab, 21ba, 21bb, 17aa, 17ba, 17ba, 17bb, 9aa, 9ba in a plan view and the square mask material layers 20aa, 20ab, 20ba, 20bb, 16aa, 16ab, 16ba, 16bb, 8aa, 8ab are formed.
  • the mask material layers 21aa, 21ab, 21ba, 21bb, 17aa, 17ab, 17ba, 17bb, 9aa, 9ab and the mask material layers 20aa, 20ab, 20ba, 20bb, 16aa, 16ba, 16bb, 8aa, 8ab are removed.
  • mask material layers 7a, 7b, 7c, 7d, 7e, 7f, 7g, 7h, 7i, 7j (first mask material layer) are formed on the i layer 6.
  • One or both of 20ba, 20bb, 16aa, 16ab, 16ba, 16bb, 8aa, 8ab is lightly isotropically etched.
  • the mask material layers 7a to 7j have a circular shape in plan view.
  • the i layer 6 is etched to form Si pillars 6a, 6b, 6c, on the N+ layer 3 and the P+ layer 4.
  • 6d, 6e, 6f, 6h, 6i and 6j three-dimensional semiconductor layer
  • a SiO 2 layer (not shown) is coated by the FCVD method and then polished by the CMP method so that the surface positions are the top positions of the mask material layers 7a to 7j. Then, the mask material layers 7b and 7i and the Si pillars 6b and 6i are removed by the lithography method and the RIE etching method. Then, the SiO 2 layer formed by the FCVD method is removed. As a result, Si pillars 6a, 6c, 6d, 6e, 6f, 6h, 6j are formed on the N+ layer 3 and the P+ layers 4, 5 as shown in FIG. 1W.
  • the mask material layers 7a to 7j are surrounded by the mask material layers 30a, 30b, 30c and 30d, and the Si pillars 6a to 6j (Si pillars).
  • Mask material layers 31a, 31b, 31c and 31d (not shown) surrounding the side surfaces of the mask material 6b and 6i).
  • the entire surface is covered with a SiO 2 layer (not shown) by the FCVD method, and then the surface position is made the top position of the mask material layers 7a to 7j (there is no mask material layers 7b and 7i) by the CMP method. To polish.
  • the Si pillars 6a, 6c, 6d, and 6e are connected to each other, for example, the strip-shaped mask material layer 33a made of a SiO 2 layer and the Si pillars 6f, 6g, 6h, and 6j are connected.
  • a band-shaped mask material layer 33b made of, for example, a SiO 2 layer is formed.
  • the SiO 2 layer, N+ layer 3, P+ layers 4, 5, N layer 2, P layer 1 are formed by RIE. Etching.
  • the N layer 2a, the N+ layers 3a, 3b, and the P+ layer 4a are formed under the Si pillars 6a, 6c, 6d, and 6e and on the P layer 1.
  • the N layer 2b, the N+ layer 3c (not shown), 3d (not shown), and the P+ layer 5a which are under the Si pillars 6f, 6g, 6h, and 6j, and above the P layer 1, are formed. It is formed.
  • the SiO 2 layer 32a is formed under the mask material layer 33a and between the Si pillars 6a and 6c.
  • a SiO 2 layer 32b (not shown) is formed under the mask material layer 33b and between the Si pillars 6h and 6j.
  • the mask material layers 33a, 33b, the SiO 2 layers 32a, 32b, and the mask material layers 30a, 30b, 30c, 30d, 31a, 31b, 31c, 31d are removed.
  • an SiO 2 layer 34 is formed on the outer peripheral portions of the N+ layers 3a, 3b, 3c and 3d, the P+ layers 4a and 5a, the N layers 2a and 2b, and the P layer substrate 1. Then, an HfO 2 layer (not shown), a TiN layer (not shown), and a SiO 2 layer (not shown) are formed to cover the whole by ALD. In this case, it is desirable that the TiN layers between the Si pillars 6c, 6d and 6e are in contact with each other at their side surfaces. Similarly, it is desirable that the TiN layers between the Si pillars 6f, 6g, and 6h are in contact with each other at their side surfaces.
  • the SiO2 layer is etched back by the RIE method.
  • the TiN layer and the HfO2 layer are etched so that the upper surface positions are the upper positions of the Si pillars 6a to 6j.
  • a SiN layer (not shown) is formed to cover the entire surface by the CVD method.
  • the SiN layer is polished by the CMP method so that the upper surface positions are the upper surface positions of the mask material layers 7a to 7j.
  • SiN layers 37a, 37b, 37c, 37d (not shown) of equal width in plan view are formed on the outer circumferences of the tops of the Si pillars 6a to 6j.
  • the mask material layers 38a, 38b, 38c, 38d that are in contact with the Si pillars 6a, 6d, 6g, 6j in plan view are formed on the upper surfaces of the mask material layers 7a to 7j.
  • the mask material layers 7a to 7j, 37a, 37b, 37c, 37d, 38a, 38b, 38c, 38d are used as masks, SiO 2 on the outer peripheral portions of the mask material layers 37a, 37b, 37c, 37d in plan view.
  • a TiN layer 40d (not shown) connected to the outer peripheral portion of the Si pillar 6j is formed. Then, the mask material layers 38a to 38d, 37a to 37d, 7a to 7j are removed.
  • the entire surface is covered with a SiO 2 layer (not shown), and then the upper surface position of the SiO 2 layer becomes the upper surface positions of the tops of the Si pillars 6a to 6j by the CMP method.
  • the upper part of the SiO 2 layer is etched by the RIE method so that the upper surface positions thereof reach the top positions of the TiN layers 40a to 40d.
  • the SiN layer 42 is formed on the outer peripheral portions of the tops of the Si pillars 6a to 6j.
  • an N+ layer 43a containing a donor impurity is formed by a selective epitaxial crystal growth method so as to surround the tops of the Si pillars 6a.
  • a SiO 2 layer (not shown) is formed to cover the Si pillars 6a, 6d, 6e, 6f, 6g, 6j.
  • P+ layers 43b and 43g containing acceptor impurities are formed by the selective epitaxial crystal growth method so as to surround the tops of the Si pillars 6c and 6h.
  • the donor impurities of the N+ layers 43a, 43c, 43d, 43e, 43f, 43h are diffused to the tops of the Si pillars 6a, 6d, 6e, 6f, 76g, 6j, and the N+ layers 44a, 44c, 44d, 44e (not shown), 44f (not shown), and 44h (not shown) are formed.
  • acceptor impurities are diffused from the P+ layers 43b and 43g to form P+ layers 44b and 44g.
  • a SiO 2 layer 46 having a flat upper surface is formed so as to cover the entire surface.
  • the connection wiring metal layer C1 is formed through the contact hole 47a formed on the boundary surface between the N+ layer 3a and the P+ layer 4a and on the TiN layer 40b.
  • the connection wiring metal layer C2 (not shown) is formed on the boundary surface between the N+ layer 3d and the P+ layer 5a, the TiN layer 40b, and the contact hole 47b formed on the TiN layer 40b.
  • a SiO 2 layer 48 having a flat upper surface is formed so as to cover the entire surface.
  • the word metal wiring layer WL is formed through the contact holes 49a and 49bc formed on the TiN layers 40a and 40d.
  • a SiO 2 layer 50 having a flat upper surface is formed so as to cover the entire surface.
  • the ground wiring layer Vss1 is formed through the contact holes 51a and 51b formed on the N+ layers 43c and 43d.
  • the ground wiring layer Vss2 is formed through the contact holes 51c and 51d formed on the N+ layers 43e and 43f.
  • a SiO 2 layer 52 having a flat upper surface is formed so as to cover the entire surface.
  • the power supply metal wiring layer Vdd is formed through the contact holes 53a and 53b formed on the P+ layers 43b and 43g.
  • bit output metal wiring layer BL and the inverted bit output wiring layer RBL are formed through the contact holes 55a and 55b formed on the N+ layers 43a and 43h. As a result, the SRAM cell circuit is formed on the P layer substrate 1.
  • ten Si pillars 6a to 6j are formed in one SRAM cell region.
  • the lithography method was used only for forming the strip-shaped SiN layer 8a for forming one column of Si pillars (6c, 6h) in the X direction.
  • the other eight Si pillars (6a to 6j except 6c and 6h) are formed by the band-shaped SiGe layers 12aa, 12ab, 18a, 18b and the band-shaped SiN layers 16a, 16b, 20a, 20b formed by the ALD method. ..
  • the band-shaped SiGe layers 12a and 12b were formed by the ALD method, and the band-shaped mask material layers 15a and 15b having a shape in which the top shape of the band-shaped SiGe layers 12a and 12b remained as they were were formed on the band-shaped SiGe layers 12a and 12b. ..
  • the ALD method one atomic layer or one molecular layer can be deposited with good controllability. Thereby, in plan view, the thickness of the strip-shaped SiGe layers 12a and 12b can be made highly precise and narrow according to the requirements from the design. As a result, the distance between the Si pillars 7a to 7j can be made highly precise and narrow without restrictions of lithography. As a result, the SRAM cell can be highly integrated.
  • the strip-shaped SiGe layers 12aa, 12ab Only the strip-shaped mask material layers 15a and 15b may be formed by the manufacturing method provided by the present invention. 2.
  • the diameter of the Si pillars 7a to 7j in plan view can be made highly precise and small without restrictions of lithography.
  • the cell design can be performed without the limitation on the high integration of the cell by lithography.
  • the SRAM cell can be highly accurate and highly integrated. 3.
  • it is required to improve the precision and the density of both the diameter of the Si pillars 6a to 6j in plan view and the distance between the Si pillars 6a to 6j.
  • the present embodiment in the present embodiment, for example, as shown in FIGS.
  • the strip-shaped SiGe layers 12aa and 12ab formed on both side surfaces of the strip-shaped SiN layer 8a in the X-direction cross section. , 18a, 18b and the strip-shaped SiN layers 16a, 16b, 20a, 20b can be formed with high precision and narrowly. Increasing the accuracy of the thickness of the strip-shaped SiN layers 16a, 16b, 20a, 20b leads to increasing the accuracy of the diameter of the Si pillars 6a to 6j. The higher accuracy of the thickness of the band-shaped SiGe layers 12aa, 12ab, 18a, 18b leads to the higher accuracy of the distance between the Si pillars 6a to 6j.
  • the strip-shaped mask material layers 15a, 15b, 17a, 17b are etched by the RIE method of the SiGe layers 12a, 12b and the SiN layers 16A, 16B, although the portions exposed to etching ions have a low etching rate. If the strip mask material layers 15a, 15b, 17a, 17b are, for example, trapezoidal with the lower side longer than the upper side, the bottom portions of the strip mask material layers 15a, 15b, 17a, 17b are etched during etching. As a result, the positions of the mask layer ends of the strip-shaped mask material layers 15a, 15b, 17a, 17b in plan view change with the etching time.
  • the SiGe layers 12a and 12b and the SiN layers 16A and 16B having the same thickness in the vertical direction are formed on both sides of the strip SiN layer 8a and the strip mask material layer 9a.
  • band-shaped mask material layers 15a, 15b, 17a, 17b were formed by leaving the top shapes of the SiGe layers 12a, 12b and SiN layers 16A, 16B as they were.
  • band-shaped mask material layers 15a, 15b, 17a, 17b having a rectangular cross section are formed.
  • the SiGe layers 12a, 12b and the SiN layers 16A, 16B are etched using the strip-shaped mask material layers 15a, 15b, 17a, 17b having a rectangular cross section as masks, whereby the strip-shaped SiGe layers 12aa, 12ab having a rectangular cross section. , Band-shaped SiN layers 16a and 16b are formed.
  • the SRAM cell can be made highly accurate and highly integrated. 5. For example, as shown in FIGS.
  • the strip-shaped SiN layer 8a and the strip-shaped mask material layer 9a are covered, and SiGe is formed by the ALD method.
  • Layer 12 was deposited.
  • a SiO 2 layer (not shown) was deposited.
  • the SiO 2 layer and the SiGe layer 12 were polished by the CMP method so that the upper surface positions of the SiO 2 layer and the SiGe layer 12 were the upper surface positions of the strip mask material layer 9a. By this polishing, the upper roundness R1 of the SiGe layer 12 was removed.
  • the shapes of the depressions 14a and 14b are the same as the strip-shaped mask material layers 9a on both side surfaces of the SiGe layers 12a and 12b and the side surface shape of the SiO 2 layer 13 and have a uniform width in the vertical direction. It is formed along the shape of the SiGe layers 12a and 12b. Therefore, the cross-sectional shape of the recesses 14a and 14b is formed into a substantially rectangular shape. As a result, the cross-sectional shape of the strip-shaped mask material layers 15a and 15b is maintained to have a uniform width in the vertical direction, and the overall shape is substantially rectangular.
  • the band-shaped SiGe layers 12aa and 12ab formed by forming the SiGe layer 12a by using the band-shaped mask material layers 15a and 15b as masks by the RIE method can be formed with high accuracy in both plan view and cross-sectional view.
  • the band-shaped SiN layers 16a, 16b, 20a, 20b and the band-shaped SiGe layers 18a, 18b can be formed with high precision. 6.
  • the Si pillars 7c, 7d, 7e and the gate TiN layers 40b, 40c connected to the outer periphery of the Si pillars 7f, 7g, 7h are arranged between the Si pillars 7c, 7d, 7e.
  • Si pillars 7f, 7g, and 7h are in contact with each other on their side surfaces.
  • the gate TiN layers 40a and 40d are formed independently.
  • the Si pillars 7c, 7d, 7e and the gate TiN layers 40b, 40c connected to the outer circumferences of the Si pillars 7f, 7g, 7h are between the Si pillars 7c, 7d, 7e and between the Si pillars 7f, 7g, 7h.
  • the contact between the side surfaces means that the distance between the Si pillars 7c, 7d and 7e and the distance between the Si pillars 7f, 7g and 7h is added to the gate HfO layer 35 and the gate TiN layers 40b and 40c. It shows that it can be shortened to twice the thickness. Then, as shown in FIG. 1W, by removing the Si pillars 7b and 7i, the gate TiNs 40a and 40c can be formed apart from the gate TiN layers 40b and 40d. This is because, as shown in FIG. 1W, after the Si pillars 6a to 6j are formed in high density in a plan view, the Si pillars 7b and 7i are removed to form a region without the Si pillars in a plan view.
  • the contact holes 47a and 47b can be formed on the removed regions of the Si pillars 7b and 7i in a plan view. As a result, the density of the SRAM cell can be increased.
  • the present embodiment is applicable not only to SRAM cells, but also to circuits having a plurality of Si pillars in which gate conductor layers are connected to each other and one or a plurality of Si pillars adjacent to and separated from each other. Can be applied. 7. In the present embodiment, as described in FIGS.
  • the strip mask material layer 27a extending in the X direction is orthogonal to the strip mask material layers 8a, 16a, 16b, 20a, 20b extending in the Y direction, 27b, 28a and 28b were formed by the same method as that for forming the strip mask material layers 8a, 16a, 16b, 20a and 20b.
  • the Si pillars 6a to 6j are formed with high accuracy and high density in both the X and Y directions.
  • the strip mask material layers 8a, 16a, 16b, 20a, 20b are formed first, and then the strip mask material layers 28a, 28b are formed.
  • the Si pillars 6a to 6j are also highly accurately and densely formed. Can be formed.
  • this method is not used, and after the mask material layer is formed on the entire surface, the strip-shaped mask material layers 27a, 27b, 28a are directly formed by the lithography method and the RIE etching method. , 28b may be formed.
  • the mask material layer is formed over the entire surface without using this method, and then the mask material layers 8a, 16a, 16b, 20a, 16a, 16b, 20a are directly formed by the lithography method and the RIE etching method. 20b or the strip-shaped mask material layers 9a, 17a, 17b, 21a, 21b may be formed. 8.
  • the present embodiment as shown in FIG. 1O, five strip-shaped SiN layers 8a, 16a, 16b, 20a, 20b extending in the Y direction are formed in a plan view.
  • Si pillars can be formed with high density at the position of the band-shaped SiN layer on the plane.
  • FIGS. 2A to 2D (Second embodiment) Hereinafter, a method of manufacturing a columnar semiconductor device having an SGT according to the second embodiment of the present invention will be described with reference to FIGS. 2A to 2D.
  • (A) is a plan view
  • (b) is a sectional structure view taken along line XX' of (a)
  • (c) is a sectional structure view taken along line YY' of (a).
  • the N+ layer 3 and the P+ layer 4 in FIG. 1A have different arrangements in a plan view, and strip N+ layers 3A and 3B are formed on both sides of the strip P+ layer 4A as shown in FIG. 2A.
  • SiGe layers 12Aa and 12Ab having a width wider than that of the band-shaped SiGe layers 12aa and 12ab in plan view are formed on both sides of the band-shaped SiN layer 8a having the band-shaped mask material layer 9a on the top.
  • Band-shaped mask material layers 15A and 15B are formed on the tops of the SiGe layers 12Aa and 12Ab.
  • the strip-shaped SiN layers 16A and 16B having the strip-shaped mask material layers 17A and 17B on the tops and having the same width as the strip-shaped SiN layer 8a are formed on both sides of the strip-shaped SiGe layers 12Aa and 12Ab.
  • FIG. 2B a square SiN layer having the mask material layers 9Aa, 9Ab, 17Aa, 17Ab, 17Ba, 17Bb, which are square in plan view, on the mask material layer 7 as shown in FIG. 2B. 8Aa, 8Ab, 16Aa, 16Ab (not shown), 16Ba, 16Bb (not shown) are formed.
  • Si pillars 61a, 61c, 61d, 61f are formed on the N+ layers 3A, 3B.
  • Si pillars 61b and 61e are formed on the P+ layer 4A.
  • the same steps as those in FIGS. 1X to 1YY are performed.
  • the N layer 2A, the N+ layers 3Aa, 3Ba, and the P+ layer 4Aa are formed under the Si pillars 61a, 61b, 61c.
  • the N layer 2B, the N+ layer 3Ba (not shown), 3Bb (not shown), and the P+ layer 4Ba are formed under the Si pillars 61d, 61e, and 61f.
  • the SiO 2 layer 33 is formed so as to surround the lower portions of the Si pillars 61a to 61f.
  • the HfO 2 layer 63 that is a gate insulating layer is formed so as to surround the Si pillars 61a to 61f.
  • the gate TiN layers 65a, 65b, 65c, 65d (not shown) and the SiO 2 layer 41 are formed so as to surround the HfO 2 layer 63.
  • the SiO 2 layer 42 is formed on the outer periphery of the tops of the Si pillars 61a to 61f.
  • N+ layers 67a, 67c, 67d, 67f and P+ layers 67b, 67e are formed on the tops of the Si pillars 61a to 61f by the selective epitaxial crystal growth method.
  • N+ layers 66a, 66c, 67d (not shown) and 67f (not shown) and P+ layers 66b and 66e on top of the Si pillars 61a to 61f.
  • a metal layer (not shown) is formed through the contact hole 69a formed on the boundary between the N+ layer 3Aa, the P+ layer 4Aa, and the gate TiN layer 65c. ), the N+ layer 3Aa and P+ layer 4Aa are connected to the gate TiN layer 65c.
  • the metal layer (not shown) formed on the boundary between the N+ layer 3Bb and the P+ layer 4Ba and the contact hole 69b formed on the gate TiN layer 65b allows the N+ layer 3Bb, the P+ layer 4Ba and the gate TiN layer to be formed. Make a connection to layer 65b. Then, after forming the SiO 2 layer 48 on the entire surface, the gate TiN layers 65a and 65d are formed via the contact hole 70a formed on the gate TiN layer 65a and the contact hole 70b formed on the gate TiN layer 65d. , And the word line metal layer WL are connected.
  • the P+ layers 67b and 67e and the power supply wiring metal layer Vdd are connected via the contact holes 71a and 71b formed on the P+ layers 67b and 67e.
  • the SiO 2 layer 52 is formed over the entire surface, the N+ layer 67a and the ground wiring metal layer Vss1 are connected via the contact hole 73a.
  • the N+ layer 67f and the ground wiring metal layer Vss2 are connected via the contact hole 73b.
  • the SiO 2 layer 54 is formed over the entire surface, the N+ layer 67c and the bit wiring metal layer BL are connected via the contact hole 74a.
  • the N+ layer 67d and the inverted bit wiring metal layer RBL are connected via the contact hole 74b.
  • the SRAM cell is formed on the P layer substrate 1.
  • the manufacturing method of this embodiment the following features are obtained. 1.
  • five strip-shaped SiN layers 8a, 16a, 16b, 20a, 20b were formed on the mask material layer 7.
  • FIG. 2A three strip-shaped SiN layers 8a, 16A, 16B can be formed to form an SRAM cell. Thereby, the process can be simplified.
  • a step of removing the Si pillars 6b and 6i formed in the SRAM cell region was required.
  • the present invention does not require such a Si pillar removing step. Thereby, the process can be simplified.
  • FIGS. 3A to 3F are plan views
  • (b) is a sectional structure view taken along line XX' of (a)
  • (c) is a sectional structure view taken along line YY' of (a).
  • the strip-shaped SiGe layer 80 having the strip-shaped mask material layer 81 on the apex has equal widths, and the strip-shaped mask material layers 83a and 83b (the third strip-shaped material layer) on the apex. ), the strip-shaped SiN layers 82a and 82b (fourth strip-shaped material layer) are formed.
  • strip-shaped SiGe layers 84a and 84b having the strip-shaped mask material layers 85a and 85b on the tops are formed on both sides of the strip-shaped SiN layers 82a and 82b with equal widths.
  • band-shaped SiN layers 86a and 86b having band-shaped mask material layers 87a and 87b on the tops thereof are formed on both sides of the band-shaped SiGe layers 84a and 84b.
  • the same steps as shown in FIGS. 1D to 1M are performed.
  • the square mask material layers 91a, 91b, 91c, 91d, 91e, 91f, 91g, and 91h are formed on the top portion of the mask material layer 7 in plan view.
  • Layer-shaped square SiN layers 90a, 90b, 90c, 90d, 90e (not shown), 90f (not shown), 90g, 90h (not shown) are formed.
  • the Si pillar 93a having the mask material layers 92a, 92b, 92c, 92d, 92e, 92f, 92g, and 92h on the N+ layer 3c, P+ layers 4c, and 4d is formed.
  • 93b, 93c, 93d, 93e, 93f, 93g, 93h three-dimensional semiconductor layer are formed.
  • the mask material layers 92b and 92g and the Si pillars 93b and 93g are removed.
  • the N layer 2ca, the N+ layers 3ca, 3cb, and the P+ layer 4ca are formed under the Si pillars 93a, 93c, and 93d.
  • the N layer 2cb, the N+ layer 3da (not shown), 3db (not shown), and the P+ layer 4cb are formed under the Si pillars 93e, 93f, and 93h.
  • the HfO 2 layer 95 which is a gate insulating layer is formed so as to surround the Si pillars 93a to 93h.
  • the gate TiN layers 96a, 96b, 96c, 96d (not shown) are formed so as to surround the HfO2 layer 95.
  • N+ layers 98a, 98c, 98d (not shown), 98f (not shown) are provided on top of the Si pillars 93a, 93d, 93e, 93h, and N+ are provided on top of the Si pillars 93a, 93d, 93e, 93h.
  • Layers 97a, 97c, 97d (not shown), 97e (not shown) are formed.
  • P+ layers 98b and 98e are formed on the tops of the Si pillars 93c and 93f, and P+ layers 97b and 97e are formed on the tops.
  • the N+ layer 3ca, the P+ layer 4ca and the gate TiN are formed by the metal layer (not shown) formed on the boundary between the N+ layer 3ca and the P+ layer 4ca and the contact hole 100a formed on the gate TiN layer 96c. A connection with the layer 95c is made.
  • the metal layer (not shown) formed on the boundary between the N+ layer 3db and the P+ layer 4cb and the contact hole 100b formed on the gate TiN layer 96b allows the N+ layer 3db, the P+ layer 4cb and the gate TiN layer to be formed.
  • a connection is made with layer 96b.
  • the gate TiN layers 96a and 96d are connected to the word wiring metal layer WL via the contact hole 101a formed on the gate TiN layer 96a and the contact hole 100b formed on the gate TiN layer 96d.
  • the P+ layers 98b and 98e are connected to the power supply wiring metal layer Vdd through the contact holes 102a and 102b formed on the P+ layers 98b and 98e.
  • the N+ layer 98c and the ground wiring metal layer Vss1 are connected via the contact hole 103a.
  • the N+ layer 98d and the ground wiring metal layer Vss2 are connected via the contact hole 103b.
  • the N+ layer 98a and the inverted bit wiring metal layer RBL are connected via the contact hole 104a.
  • the N+ layer 98f and the bit wiring metal layer BL are connected via the contact hole 104b.
  • the SRAM cell is formed on the P layer substrate 1.
  • the Si pillars 93c and 93d and the gate TiN layers 96b and 96c connected to the outer circumferences of the Si pillars 93e and 93f are provided between the Si pillars 93c and 93d and between the Si pillars 93e and 93e.
  • the sides of 93f are in contact with each other.
  • the gate TiN layers 96a and 96d are independently formed.
  • the fact that the gate TiN layers 96b and 96c are in contact with each other on the side surfaces of the Si pillars 93c and 93d and between the Si pillars 93e and 93f means that the Si pillars 93c and 93d are connected to each other and the Si pillars 93e and 93f are connected to each other. It is shown that the distance between 93f can be shortened to twice the thickness of the gate HfO layer 95 and the gate TiN layers 96b and 96c. As a result, the SRAM cell can be highly integrated.
  • FIGS. 4A and 4B are plan views
  • (b) is a sectional structure view taken along line XX' of (a)
  • (c) is a sectional structure view taken along line YY' of (a).
  • the strip-shaped mask material layers 27a and 28a in the region on the SiN layer 16a in FIG. 1P are removed in a plan view by the lithography method and the RIE etching, and the strip-shaped mask material layer 27A is formed on the top.
  • 27B having strip-shaped mask material layers 28A and 28B are formed.
  • the strip mask material layers 27b and 28b on the SiN layer 16b are removed to form strip mask material layers 28C and 28D (not shown) having strip mask material layers 27C and 27D on their tops.
  • the mask material layers 21aa, 21ba, 21ab, 21bb, 17ba having a square shape in plan view are formed on the mask material layer 7.
  • 17ab, 9aa, 9ab and square mask material layers 20aa, 20ab, 20ba (not shown), 20bb, 16ab (not shown), 8aa, 8ab are formed.
  • the SiN layers 16aa and 16bb and the mask material layers 17aa and 17bb in FIG. 1S are not provided.
  • the SRAM cell having the same structure as that of the first embodiment is formed on the P layer substrate 1 by performing the steps of FIGS. 1X to 1YY.
  • the Si pillars 6b and 6i and the mask material layers 7b and 7i are removed.
  • the Si pillars 6b, 6i having a height in the vertical direction are etched with good control so that the etching end point becomes the same as the bottom of the other Si pillars 6a, 6c, 6d, 6e, 6f, 6h, 6j.
  • the mask material layers 27a, 27b, 28a, 28b on the uppermost surface shown in FIG. 1P in the first embodiment may be etched.
  • the etching end point is the mask material layer 7 which is an etching stopper, and there is no problem of controllability regarding the etching end point as in the first embodiment.
  • FIGS. 5A to 5F are plan views
  • (b) is a sectional structure view taken along line XX' of (a)
  • (c) is a sectional structure view taken along line YY' of (a).
  • a strip-shaped SiN layer 101a having a strip-shaped mask material layer 100a and a strip-shaped mask material layer 100b (sixth strip material layer, eleventh strip material layer, fifteenth strip material layer) on the top,
  • the strip SiN layer 101b (seventh strip material layer, twelfth strip material layer, sixteenth strip material layer) is extended in the Y direction and formed on the mask material layer 7.
  • the strip SiN layer 101a is formed on the N+ layer 3A in a plan view.
  • the strip SiN layer 101b is formed on the N+ layer 3B in a plan view.
  • the N+ layers 3A and 3B are formed in a strip shape on both sides of the strip P+ layer 4A in a plan view.
  • strip mask material layers 102aa and 102ab and strip SiGe layers 103aa and 103ab are formed on both sides of the strip mask material layer 100a and the strip SiN layer 101a.
  • the strip-shaped mask material layers 100b and 102bb (eighth strip-shaped material layer, 13th strip-shaped material layer, 17th strip-shaped material layer) and strip-shaped SiGe are formed on both sides of the strip-shaped mask material layer 100b and the strip-shaped SiN layer 101b.
  • Layers 103ba and 103bb (a ninth strip material layer, a fourteenth strip material layer, and an eighteenth strip material layer) are formed.
  • the entire SiN layer (not shown) is covered.
  • the strip-shaped SiN layers 104a (19th strip-shaped material layers), 104b, and 104b are polished by CMP so that the upper surface positions of the SiN layers are the same as those of the mask material layers 100a, 100b. 104c is formed.
  • a resist layer 105 having an opening end is formed outside the SiN layer 104C in plan view. Then, by using the resist layer 105 and the strip-shaped mask material layers 102ab and 102ba as a mask, etching is performed so that the upper surface position of the SiN layer 104a becomes the bottom position of the strip-shaped mask material layers 102ab and 102ba to form the recess 106. ..
  • the resist layer 105 is removed.
  • the concave portion 106 is filled by using the CVD method and the CMP method, and the strip-shaped mask material layer 108 (the twentieth strip-shaped material layer) whose upper surface position is the same as the upper surface positions of the strip-shaped mask material layers 102ab and 102ba is formed.
  • the SiN layer 104 is removed by etching using the mask material layers 100a, 100b, 102aa, 102ab, 102ba, 102bb as masks.
  • the strip mask material layers 102aa, 102ab, 102ba, and 102bb are removed.
  • the SiGe layers 103aa, 103ab, 103ba, 103bb are removed.
  • the strip-shaped SiN layers 101a, 101b, 104a having the mask material layers 100a, 100b, 108 on their tops are formed on the mask material layer 7.
  • the SRAM cell circuit including the six Si pillars 61a to 61f is formed in one cell region, which is the same as the second embodiment.
  • the following features are obtained.
  • the two band-shaped SiN layers 16A and 16B are formed outside the band-shaped SiN layer 8a.
  • the positional accuracy of the strip-shaped SiN layers 16A and 16B in the X direction with respect to the strip-shaped SiN layer 8a is determined by two ALD film depositions for forming the strip-shaped SiGe layers 12Aa and 12Ab and the strip-shaped SiN layers 16A and 16B. Then, the RIE etching accuracy affects.
  • the strip-shaped SiN layers 101a and 101b on both sides are first formed, then the strip-shaped SiGe layers 103aa, 103ab, 03ba and 103bb are formed, and then the central strip-shaped SiN layer 104a is formed. ..
  • the positional accuracy of the strip-shaped SiN layers 101a and 101b with respect to the strip-shaped SiN layer 104a in the X direction is determined by one ALD film deposition and RIE etching for forming the strip-shaped SiGe layers 103aa, 103ab, 03ba, and 103bb. Only accuracy affects. This makes it possible to improve the accuracy of the SRAM cell.
  • the strip mask material layers 102aa, 102ab, 102ba, 102bb and the strip SiGe layers 103aa, 103ab, 10ba, 103bb are removed, and the strip mask material layers 100a, 100b, 108, SiN layers 101a, 101b, 104a was left.
  • the strip mask material layers 102aa, 102ab, 102ba, 102bb and the strip SiGe layers 103aa, 103ab, 10ba, 103bb are left, and the strip mask material layers 100a, 100b, 108, SiN layers 101a, 101b, 104a are removed. You may let me.
  • the strip-shaped mask material layers 102aa, 102ab, 102ba, 102bb and the strip-shaped SiGe layers 103aa, 103ab, 10ba, 103bb serve as mask material layers for forming Si pillars. This also makes it possible to improve the accuracy of the SRAM cell.
  • This embodiment has been described with reference to an example in which the strip SiN layer 104a and the strip mask material layer 108 are formed between the strip SiGe layers 103ab and 103ba as shown in FIGS. 5B to 5E.
  • the band-shaped mask material layer (not shown) and the band-shaped SiN layer (not shown) are formed as in the steps shown in FIGS. 1J to 1L. 5B, it is possible to form five strip-shaped mask material layers (not shown) extending in the same Y direction as in FIG. 1N and a strip-shaped SiN layer (not shown) in plan view.
  • an SRAM cell including eight SGTs which is the same as in the first embodiment, can be formed.
  • the number of steps for forming the strip mask material layer and the strip SiN layer can be reduced once from the first embodiment. This simplifies the process.
  • FIG. (A) is a plan view
  • (b) is a sectional structure view taken along line XX' of (a)
  • (c) is a sectional structure view taken along line YY' of (a).
  • Si layers 110a and 110b are formed instead of the SiGe layers 12a and 12b.
  • an amorphous SiOC layer 111 is formed.
  • heat treatment is performed in an atmosphere containing oxygen to oxidize the tops of the Si layers 110a and 110b to form band-shaped SiO 2 layers 112a and 112b which are mask material layers.
  • the strip-shaped mask material layer can be formed by the oxidation treatment.
  • the manufacturing method of this embodiment the following features are obtained.
  • a step of polishing the entire deposited SiN layer by the CMP method was necessary.
  • the strip-shaped SiO 2 layers 112a and 112b which are the mask material layers, can be formed only by the oxidation treatment. Thereby, the process can be simplified.
  • FIG. 7 (A) is a plan view, (b) is a sectional structure view taken along line XX' of (a), and (c) is a sectional structure view taken along line YY' of (a).
  • band-shaped nitrided SiGe layers 114a and 114b are formed on the top of the SiGe layer 12a by nitrogen ion implantation.
  • the band-shaped nitrided SiGe layers 114a and 114b are used as mask material layers.
  • the manufacturing method of this embodiment the following features are obtained.
  • a step of polishing the entire deposited SiN layer by the CMP method was necessary.
  • the band-shaped nitride SiGe layers 114a and 114b which are the mask material layers, can be formed only by ion implantation of nitrogen ions. Thereby, the process can be simplified.
  • FIGS. 8A to 8E (Eighth Embodiment) Hereinafter, a method for manufacturing a three-dimensional semiconductor device according to the eighth embodiment of the present invention will be described with reference to FIGS. 8A to 8E.
  • (A) is a plan view
  • (b) is a sectional structure view taken along line XX' of (a)
  • (c) is a sectional structure view taken along line YY' of (a).
  • a SiGe layer 120a (fourth material layer) is formed by, for example, the ALD method on the SiO 2 substrate 1a. Then, the Si layer 121a (first semiconductor layer), the SiGe layer 120b (fourth material layer), the Si layer 121b (first semiconductor layer), and the SiGe layer 120c are sequentially formed from the bottom by the epitaxial crystal growth method. To do. A holding material layer (not shown) is formed on both ends of the SiGe layers 120a (eighth material layer), 120b (eighth material layer), 120c, and the Si layers 121a, 121b, 120c in the Y direction. .. Then, the mask material layer 122 is formed on the SiGe layer 120c.
  • the same steps as those of FIGS. 1A to 1L are performed to form the strip-shaped SiN layer 124 having the strip-shaped mask material layer 125 on the top and the strip-shaped mask material layer 125 and the strip-shaped SiN layer 124 on both sides of the mask material layer 122.
  • the strip-shaped SiGe layers 126a and 126b having the strip-shaped mask material layers 127a and 127b on the tops, and the mask material layers 129a and 129b on the tops on both sides of the strip-shaped SiGe layers 126a and 126b and the strip-shaped mask material layers 127a and 127b.
  • the strip SiN layers 128a and 128b are formed.
  • the entire surface is covered with a SiO 2 layer (not shown), and the SiO 2 layer 130 is polished by the CMP method so that the upper surface position becomes the upper surface position of the strip mask material layer 125. To form. Then, the mask material layer 131 whose both ends in the Y direction in plan view coincide with the end portions of the holding material layer is formed.
  • the SiO2 layer 130, the strip mask material layers 125, 127a, 127b, 129a, 129b, the SiN layers 124, 128a, 128b, and the strip SiGe layers 126a, 126b are etched. Then, the mask material layer 131 is removed. Then, the remaining SiO layer 130, mask material layers 127a and 127b, and SiGe layers 126a and 128b are removed. Then, as shown in FIG.
  • the mask material layer 125, the SiGe layers 120a, 120b, 120c, and the Si layers 121a, 121b are etched using the mask material layers 125, 129a, 129b and the SiN layers 124, 128a, 128b as masks. Then, under the SiN layer 128a, SiGe layers 120aa, 120ba, 120ca, Si layers 121aa, 121ba, and a mask material layer 122a are formed. At the same time, under the SiN layer 124, SiGe layers 120ab, 120bb, 120ba, Si layers 121ab, 121bb, and a mask material layer 122b are formed. At the same time, the SiGe layers 120ac, 120bc, 120cc, the Si layers 121ac, 121bc, and the mask material layer 122c are formed under the SiN layer 128b.
  • the mask material layers 125, 129a, 129b, SiN layers 124, 128a, 128b, and SiGe layers 120aa, 120ab, 120ac, 120ba, 120bb, 129bc, 120ca, 120cb, 120cc are etched.
  • band-shaped Si layers 121aa, 121ab, 121ac, 121ba, 121bb, 121bc supported by the holding material layers at both ends in the Y direction are formed.
  • gate HfO layers 130aa, 130ab, 130ac, 130ba, 130bb, and 130bc are formed surrounding the strip-shaped Si layers 121aa, 121ab, 121ac, 121ba, 121bb, and 121bc.
  • the gate YiN layer 131 is formed so as to surround the gate HfO layers 130aa, 130ab, 130ac, 130ba, 130bb, and 130bc.
  • the holding material layers on both ends of the strip-shaped Si layers 121aa, 121ab, 121ac, 121ba, 121bb, 121bc are removed.
  • an N+ layer (not shown) or a P+ layer (not shown) serving as a source or a drain is formed on both ends of the strip-shaped Si layers 121aa, 121ab, 121ac, 121ba, 121bb, 121bc.
  • a circuit using a GAA (Gate All Around) transistor in which the strip-shaped Si layers 121aa, 121ab, 121ac, 121ba, 121bb, 121bc are used as channels is formed.
  • the manufacturing method of this embodiment the following features are obtained.
  • the strip-shaped Si layers 121aa and 121ba are used as the channels of the N-channel GAA transistor and the strip-shaped Si layers 121ab and 121bb and the strip-shaped Si layers 121ac and 121bc are used as the channels of the P-channel GAA transistor, a high-density inverter circuit can be formed. it can.
  • the lower strip-shaped Si layers 121aa, 12ab, 121ac are used as N-channel GAA transistor channels and the upper strip-shaped Si layers 121ba, 121bb, 121bc are used as P-channel GAA transistor channels, a high-density inverter circuit is formed. be able to. Further, as in the present embodiment, in addition to the circuit in which the GAA transistors are formed in two stages in the upper direction and three columns in the horizontal direction, one stage, three stages or more in the upper direction, and two columns in the horizontal direction, and four. Even in a circuit in which columns are formed, the density of the circuit can be increased.
  • FIGS. 9A to 9C are plan views
  • (b) is a sectional structure view taken along line XX' of (a)
  • (c) is a sectional structure view taken along line YY' of (a).
  • a SiGe layer (not shown) and a mask material layer (not shown) are formed on the entire mask material layer 7.
  • two strip-shaped mask material layers 133a and 133b extending in the Y direction in plan view are formed by the lithography method and the RIE etching method.
  • the SiGe layer is subjected to RIE etching using the strip mask material layers 133a and 133b as masks to form strip SiGe layers 134a and 134b extending in the Y direction.
  • a SiN layer (not shown) is formed on the entire surface by the ALD method. Then, the steps of FIGS. 1D to 1I are performed, and as shown in FIG. 9B, the strip mask material layers 135aa, 135ab, 135ba, 135bb formed on both sides of the strip mask material layers 133a, 133 and the strip mask material.
  • Band-like SiN layers 136aa, 136ab, 136ba, 136bb are formed below the layers 135aa, 135ab, 135ba, 135bb and in contact with both side surfaces of the SiGe layers 134a, 134b.
  • the strip mask material layer 135ab and the strip mask material layer 135ba are formed separately.
  • the strip SiN layer 136ab, the strip SiN layer 136ab, and the strip SiN layer 136ba are formed separately.
  • the strip mask material layers 133a and 133b and the strip SiGe layers 134a and 134b are removed.
  • band-shaped mask material layers 135aa, 135ab, 135ba, 135bb extending in the Y direction in plan view and band-shaped SiN layers 136aa, 136ab, 136ba, 136bb are formed on the mask material layer 7.
  • the same SRAM cell as that of FIG. 3F is formed.
  • the strip-shaped SiN layers 82a, 82b, 86a and 86b and the strip-shaped SiGe layers 84a and 84b are formed by repeating the strip-shaped forming process three times on both sides of the strip-shaped SiGe layer 80.
  • the band-shaped SiN layers 136aa, 136ab, 136ba, 136bb are formed on both sides of the band-shaped SiGe layers 134a, 134b simultaneously formed by only one band-shaped material layer forming step. This simplifies the process. In plan view, the distance between the two strip-shaped SiN layers 136a and 136b is separated from that in FIG.
  • FIGS. 9A, and the strip-shaped SiN layers 136aa and 136ab and the strip-shaped SiN layers 136ba and 136bb are provided on both sides of FIGS. 1I to 1L, respectively.
  • a band-shaped SiGe layer and a band-shaped mask material layer are formed on the band-shaped SiGe layer by the same method as in (the material is different from FIGS. I to 1L).
  • a strip-shaped SiN layer and a strip-shaped mask material layer are formed on the strip-shaped SiN layer by using the same method as shown in FIGS. 5B to 5E between the strip-shaped SiGe layers.
  • the strip-shaped material layer forming step is repeated four times on both sides of the strip-shaped SiN layer 8a, whereas the SRAM cell is formed by the repeating step twice in the present method. This simplifies the process.
  • one SGT is formed in one semiconductor pillar, but the present invention can also be applied to the circuit formation in which two or more are formed.
  • the mask material layer 7 is formed of a SiO 2 layer, an aluminum oxide (Al 2 O 3 , hereinafter referred to as AlO) layer, and a SiO 2 layer.
  • AlO aluminum oxide
  • SiO 2 layer silicon nitride
  • a mask material layer 9 made of a SiO 2 layer was deposited.
  • the mask material layer 10 made of the SiN layer was deposited.
  • the mask material layers 7, 9, 10 and the SiN layer 8 other material layers containing an organic material or an inorganic material composed of a single layer or a plurality of layers may be used as long as they are materials that meet the object of the present invention. This also applies to other embodiments according to the present invention.
  • the SiGe layer 12 is formed over the entire surface by covering the strip mask material layers 7, 8a and 9a by the ALD method.
  • the SiGe layer 12 may use another material layer containing an organic material or an inorganic material, which is composed of a single layer or a plurality of layers, as long as it is a material satisfying the object of the present invention.
  • the material bases of the band-shaped SiGe layers 12aa and 12ab and the band-shaped SiGe layers 18a and 18b may not be the same. This also applies to other embodiments according to the present invention.
  • strip-shaped mask material layers 15a, 15b, 17a, 17b, 19a, 19b, 21a, 21b and the strip-shaped mask material layers 16a, 16b, 20a, 20b in the first embodiment are materials that meet the object of the present invention. If so, another material layer containing an organic material or an inorganic material composed of a single layer or a plurality of layers can be used. This also applies to other embodiments according to the present invention.
  • each of the strip-shaped mask material layers 9a, 15a, 15b, 17a, 17b, 19a, 19b, 21a, 21b and the bottom position are formed in the same manner.
  • the location of each top surface and bottom may be vertically different. This also applies to other embodiments according to the present invention.
  • the thickness and shape of the strip mask material layers 9a, 15a, 15b, 17a, 17b, 19a, 19b, 21a, 21b are changed by polishing by CMP, RIE etching, and cleaning. This change causes no problem as long as it meets the purpose of the present invention. This also applies to other embodiments according to the present invention.
  • a material layer containing an organic material or an inorganic material having a single layer or a plurality of layers can be used as long as it is a material satisfying the object of the present invention. This also applies to other embodiments according to the present invention.
  • the Si pillars 7b and 6i are removed.
  • one of the formed Si pillars 6a to 6j may be removed by the lithography method and the etching according to the circuit design. Even in circuits other than the SRAM cell circuit, the Si pillar once formed can be removed according to the circuit design. Further, as in the fourth embodiment, it is possible to etch any region of the strip-shaped mask material layers 27a, 27b, 28a, 28b in a plan view so as not to form any of the Si pillars 6a to 6j.
  • the method provided by this embodiment can be applied to circuit formation other than the SRAM cell circuit. This also applies to other embodiments according to the present invention.
  • the TN layers 40a, 40b, 40c and 40d are used as the gate metal layers.
  • the TiN layers 40a, 40b, 40c, 40d a material layer composed of a single layer or a plurality of layers can be used as long as it is a material which meets the object of the present invention.
  • the TiN layers 40a, 40b, 40c, 40d can be formed of a carbon layer or a plurality of metal layers having at least a desired work function.
  • a W layer for example, may be formed on the outside. In this case, the W layer functions as a metal wiring layer connecting the gate metal layers.
  • a single layer or a plurality of metal layers may be used. This also applies to other embodiments according to the present invention.
  • an example of forming an SRAM cell was used.
  • an SRAM circuit and a logic circuit are formed on the same chip.
  • the method described in FIGS. 1W and 4A can be used without forming unnecessary Si pillars.
  • the SRAM circuit and the logic circuit may be formed by the methods of different embodiments. This also applies to other circuit formation.
  • an amorphous SiOC layer 111 is formed instead of the SiO 2 layer 13 in the first embodiment. Then, heat treatment was performed in an atmosphere containing oxygen to oxidize the tops of the Si layers 110a and 110b to form the strip-shaped SiO 2 layers 112a and 112b as mask material layers.
  • the amorphous SiOC layer 111 and the Si layers 110a and 110b may be other material layers as long as they meet the object of the present invention.
  • the band-shaped nitrided SiGe layers 114a and 114b are formed on the top of the SiGe layer 12a by nitrogen ion implantation.
  • the nitrogen ion implantation and the SiGe layer 12a may be ion implantation of other atoms or a material layer which replaces the SiGe layer as long as it forms a mask material layer.
  • the circular mask material layers 7a to 7j are formed in a plan view.
  • the shape of the mask material layers 7a to 7j may be elliptical. This also applies to other embodiments according to the present invention.
  • the HfO2 layer 35 is used as the gate insulating layer and the TiN layers 40a, 40b, 40c, 40d are used as the gate material layer, but each of them is formed of a single material layer or a plurality of other material layers. May be.
  • the W layer 34 another material layer composed of a single layer or a plurality of layers may be used. This also applies to other embodiments according to the present invention.
  • the N + layers 43a, 43c, 43d, 43e, 43f, 43h, and the P + layers 43b, 43g were formed by using the selective epitaxial crystal growth method. Then, N+ layers 4a, 44c, 44d, 44e, 44f, 44h and P+ layers 44b, 44g were formed on top of the Si pillars 6a to 6j by thermal diffusion. Since the N + layers 43a, 43c, 43d, 43e, 43f, 43h and the P + layers 43b, 43g formed by the selective epitaxial crystal growth method are single crystal layers, they are formed on top of the Si pillars 6a to 6j by thermal diffusion.
  • the N+ layers 4a, 44c, 44d, 44e, 44f, 44h and the P+ layers 44b, 44g serve as the source or drain of the SGT.
  • the epitaxial crystals are surrounded by the outer circumferences of the Si pillars 6a-6j.
  • the N+ layer or P+ layer formed by the growth method may be used as the source or the drain. This also applies to other embodiments according to the present invention.
  • the N + layers 43a, 43c, 43d, 43e, 43f, 43h and the P + layers 43b, 43g shown in FIG. 1XX were formed by the selective epitaxial crystal growth method.
  • the N + layers 43a, 43c, 43d, 43e, 43f, 43h and the P + layers 43b, 43g may be formed by a normal epitaxial crystal growth method and then by a lithography method and etching. This also applies to other embodiments according to the present invention.
  • the SGT is formed on the P layer substrate 1, but an SOI (Silicon On Insulator) substrate may be used instead of the P layer substrate 1.
  • SOI Silicon On Insulator
  • another material substrate may be used as long as it functions as a substrate. This also applies to other embodiments according to the present invention.
  • N+ layers 44a, 44c, 44d, 44f, 44h, P + layers 44b, 44g and N+ layers 3a, 3b, 3c having the same polarity conductivity are provided above and below the Si pillars 6a to 6j.
  • the SGT which constitutes the source and the drain using the 3d and the P + layers 4a and 5a has been described, the present invention can be applied to the tunnel type SGT having the source and the drain having different polarities. This also applies to other embodiments according to the present invention.
  • the Si pillars 6a to 6j are formed of a single Si layer, but semiconductor layers made of different semiconductor bases in the vertical direction may be stacked to form the SGT channel. This also applies to other embodiments according to the present invention.
  • a semiconductor pillar is used as a channel, and a plurality of memory cells each of which is composed of a tunnel oxide layer, a charge storage layer, an interlayer insulating layer, and a control conductor layer surrounding the semiconductor pillar are vertically arranged. Formed in the direction.
  • the semiconductor pillars at both ends of these memory cells have a source line impurity layer corresponding to the source and a bit line impurity layer corresponding to the drain.
  • the vertical NAND flash memory circuit is one of the SGT circuits. Therefore, the present invention can also be applied to a NAND flash memory circuit.
  • the present invention allows various embodiments and modifications without departing from the broad spirit and scope of the present invention. Further, the above-described embodiment is for explaining one example of the present invention, and does not limit the scope of the present invention. The above-described embodiments and modified examples can be arbitrarily combined. Furthermore, the technical idea of the present invention is within the scope even if some of the constituent features of the above-described embodiment are removed as necessary.
  • a high density columnar semiconductor device can be obtained.

Landscapes

  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

半導体層６上に、マスク材料層７を形成する。そして、同じ平面形状を有する帯状マスク材料層９ａを頂部に有する帯状マスク材料層８ａを形成する。そして、帯状マスク材料層７、８ａの両側面に接して、同じ平面形状を有する帯状マスク材料層１５ａ、１５ｂを頂部に有する帯状マスク材料層１２ａａ、１２ａｂを形成する。そして、帯状マスク材料層１２ａａ、１２ａｂ、１５ａ、１５ｂの外側の両側面に接して、同じ平面形状を有する帯状マスク材料層１７ａ、１７ｂを頂部に有する帯状マスク材料層１６ａ、１６ｂを形成する。そして、前記帯状マスク材料層９ａの上方に、平面視において、前記帯状マスク材料層９ａが伸延している方向に直交している方向に、直交帯状マスク材料層を形成する。この直交帯状マスク材料層と、帯状マスク材料層８ａ、１６ａ、１６ｂの重なり領域に、半導体層６のエッチングにより、半導体柱を形成する。そして、この半導体柱をチャネルにした柱状半導体装置を形成する。

Description

３次元半導体装置の製造方法
　本発明は、３次元半導体装置の製造方法に関する。
　近年、ＬＳＩ（Large Scale Integration)に３次元構造トランジスタが使われている。その中で、柱状半導体装置であるＳＧＴ（Surrounding Gate Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化、高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。
　図１０に、ＮチャネルＳＧＴの模式構造図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１２０（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層１２１ａ、１２１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）が形成されている。このソース、ドレインとなるＮ+層１２１ａ、１２１ｂ間のＳｉ柱１２０の部分がチャネル領域１２２となる。このチャネル領域１２２を囲むようにゲート絶縁層１２３が形成されている。このゲート絶縁層１２３を囲むようにゲート導体層１２４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ+層１２１ａ、１２１ｂ、チャネル領域１２２、ゲート絶縁層１２３、ゲート導体層１２４が、全体として柱状に形成される。このため、平面視において、ＳＧＴの占有面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ+層の占有面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
　　図９に示したＳＧＴを用いた回路の高集積化が求められている。
特開平２－１８８９６６号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) C.Y.Ting，V.J.Vivalda，and H.G.Schaefer:"Study of planarized sputter-deposited SiO2"，J.Vac.Sci. Technol. 15(3)，p.p.1105-1112，May/June (1978) N.Loubt, et al. :"Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyound FinFET" 2107 Symposium on VLSI Technology of Technical Papers, pp. T230, 231 (2017)
　柱状半導体装置の高密度化の実現が求められている。
　本発明の観点に係る、３次元半導体装置の製造方法は、
　第１の基板上にある、少なくとも一部または全体が半導体層よりなる第２の基板の上に、第１の材料層を形成する工程と、
　前記第１の材料層上に、平面視において、１つの方向に伸び、同じ平面視形状を有する第１の帯状材料層を、その頂部上に有する第２の帯状材料層を形成する工程と、
　全体を覆って、下から第２の材料層と、第３の材料層と、を形成する工程と、
　前記第２の材料層と、前記第３の材料層の上面位置が、前記第１の帯状材料層の上面位置となるように平滑化する工程と、
　平滑化された前記第２の材料層の頂部に、平滑化された前記第３の材料層と、前記第１の帯状材料層と、の側面に挟まれた第３の帯状材料層を形成する工程と、
　平滑化された前記第３の材料層を除去する工程と、
　前記第１の帯状材料層と、前記第３の帯状材料層と、をマスクにして、前記第２の材料層をエッチングして、前記第２の帯状材料層の両側側面に接した、第４の帯状材料層を形成する工程と、
　全体を覆って、下から第４の材料層と、第５の材料層と、を形成する工程と、
　前記第４の材料層と、前記第５の材料層の上面位置が、前記第１の帯状材料層の上面位置となるように平滑化する工程と、
　平滑化された前記第４の材料層の頂部に、平滑化された前記第５の材料層と、前記第３の帯状材料層と、の側面に挟まれた第５の帯状材料層を形成する工程と、
　前記第５の材料層を除去する工程と、
　前記第１の帯状材料層と、前記第３の帯状材料層と、前記第５の帯状材料層と、をマスクにして、前記第４の材料層をエッチングして、前記第４の帯状材料層の側面に接した、第６の帯状材料層を形成する工程と、
　前記第３の帯状材料層と、前記第４の帯状材料層と、を除去する工程と、
　前記第１の帯状材料層より上方、または下方に、平面視において、前記第１の帯状材料層と直交した、単層、または複数層よりなる第７の帯状材料層が形成された状態で、平面視において、前記第７の帯状材料層と、前記第２の帯状材料層と、前記第６の帯状材料層と、の第１の重なり領域にある、平面視において矩形状、または円形状の第１のマスク材料層を、少なくとも前記第１の材料層、または前記第２の帯状材料層、または前記第６の帯状材料層と、を母体にして形成する工程と、
　前記第１のマスク材料層をマスクにして、前記第２の基板をエッチングして、前記第１の基板上に前記半導体層よりなる３次元形状半導体層を形成する工程と有し、
　前記３次元形状半導体層をチャネルにする、
　ことを特徴にする。
　前記製造方法は、
　前記第３の帯状材料層を形成する工程において、
　前記第１の帯状材料層と、平滑化された前記第３の材料層と、をマスクにして、前記第２の材料層の頂部をエッチングして、第１の凹部を形成する工程と、
　前記第１の凹部を埋め、且つその上面位置が前記第１の帯状材料層の上面位置と同じくする前記第３の帯状材料層を形成する工程と、を有する、
　ことが望ましい。
　前記製造方法は、
　前記第５の帯状材料層を形成する工程において、
　前記第１の帯状材料層と、前記第３の帯状材料層と、前記第５の材料層と、をマスクにして、前記第４の材料層の頂部をエッチングして、第２の凹部を形成する工程と、
　前記第２の凹部を埋め、且つその上面位置が前記第１の帯状材料層の上面位置と同じくする前記第５の帯状材料層を形成する工程と、を有する、
　ことが望ましい。
　前記製造方法は、
　垂直方向において、前記第１の帯状材料層より上方、又は下方に、平面視において、１つの方向に伸びた第８の帯状材料層を、その頂部上に有し、且つ前記第７の帯状材料層と平面視において同じ形状を有する第９の帯状材料層が形成されており、
　前記第７の帯状材料層は、
　全体を覆って、下から第６の材料層と、第７の材料層と、を形成する工程と、
　前記第６の材料層と、前記第７の材料層の上面位置が、前記第８の帯状材料層の上面位置となるように平滑化する工程と、
　前記第８の帯状材料層と、平滑化された前記第７の材料層と、をマスクにして、平滑化された前記第６の材料層の頂部をエッチングして、第３の凹部を形成する工程と、
　前記第３の凹部を埋め、且つその上面位置が前記第８の帯状材料層の上面位置と同じくする第１０の帯状材料層を形成する工程と、
　前記第６の材料層を除去する工程と、
　前記第８の帯状材料層と、前記第１０の帯状材料層と、をマスクにして、前記第６の材料層をエッチングして、前記第９の帯状材料層の両側側面に接した、第１１の帯状材料層を形成する工程と、
　前記第８状材料層と、前記第９の帯状材料層と、を除去するか、もしくは前記第１０の帯状材料層と、前記第１１の帯状材料層と、を除去して、残った帯状材料層の下層または、上下両層を前記第７の帯状材料層とする、ことにより形成される
　ことが望ましい。
　前記製造方法は、
　平面視において、前記第２の帯状材料層と、前記第４の帯状材料層と、のいずれか一方の幅が、もう一方の幅より大きく形成する、
　ことが望ましい。
　前記製造方法は、
　平面視において、前記第２の帯状材料層と、前記第６の帯状材料層と、のいずれか一方の幅が、もう一方の幅より大きく形成する、
　ことが望ましい。
　前記製造方法は、
　前記３次元形状半導体層が、前記第１の基板上に、垂直方向に立った半導体柱である、
　ことが望ましい。
　前記製造方法は、
　前記半導体柱が、前記１つの方向、または前記１つの方向に直交する方向に、隣接して並んだ、少なくとも第１の半導体柱と、第２の半導体柱と、第３の半導体柱よりなり、
　前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、の側面を囲んで第１のゲート絶縁層を形成する工程と、
　前記第１のゲート絶縁層を囲んで、第１のゲート導体層を形成する工程を有し、
　前記第１のゲート導体層が、前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱との少なくとも２つの前記半導体柱間を埋めて形成される、
　ことが望ましい。
　前記製造方法は、
　前記基板上に形成した複数の前記半導体柱のいずれかを除去する工程を有する、
　ことが望ましい。
　前記製造方法は、
　複数の前記半導体柱を形成する前に、平面視において、前記第７の帯状材料層の一部領域を形成しない工程を有し、
　平面視において、前記第７の帯状材料層の前記一部領域の下に、複数の前記半導体柱のいずれかが形成されてない、
　ことが望ましい。
　前記製造方法は、
　前記第１の材料層上に、前記第１の帯状材料層を、頂部上に有する前記第２の帯状材料層を形成する工程に並行して、頂部に同じ平面形状を有する第１２の帯状材料層を、頂部上に有する第１３の帯状材料層を、同じ前記１つの方向に伸延して、形成する工程と、
　前記第１の材料層上に、前記第３の帯状材料層を、頂部上に有する前記第４の帯状材料層を形成する工程に並行して、頂部に同じ平面形状を有する第１４の帯状材料層を、頂部上に有する第１５の帯状材料層を、同じ前記１つの方向に伸延して、形成する工程と、
　向い合った前記第４の帯状材料層と、前記第１５の帯状材料層と、の間にあり、かつ両者の側面に接して、前記第６の帯状材料層と同じ形状の第１６の帯状材料層を形成する工程と、
　前記第３の帯状材料層と、前記第４の帯状材料層と、前記１４の帯状材料層と、前記１５の帯状材料層と、を除去する工程と、を有する、
　ことが望ましい。
　前記製造方法は、
　平滑化された前記第２の材料層の頂部を酸化して、前記第３の帯状材料層を形成する、
　ことが望ましい。
　前記製造方法は、
　平滑化された前記第２の材料層の頂部に原子イオンをイオン注入して、前記第３の帯状材料層を形成する、
　ことが望ましい。
　前記製造方法は、
　前記第２の基板を、平面視において、一方向の両端が保持材料層に接して、且つ垂直方向において、第１の半導体層と、第８の材料層を１組にして、上方に複数積み上げた構造で形成する工程と、
　前記３次元形状半導体層の形成後に、前記第８の材料層を除去する工程と、
　前記３次元形状半導体層の前記第１の半導体層を囲んで第２のゲート絶縁層を形成する工程と、
　前記第２のゲート絶縁層を囲んで第２のゲート導体層を形成する工程と、
　前記保持材料層を除去する工程と、
　前記平面視において、前記一方向の前記第１の半導体層の両端に接して、ドナーまたはアクセプタ不純物を含んだ不純物層を形成する工程を有する、
　ことが望ましい。
　本発明の第２の観点に係る、３次元半導体装置の製造方法は、
　第１の基板上にある、少なくとも一部、または全体が半導体層よりなる、第２の基板上に、第１の材料層を形成する工程と、
　前記第１の材料層上に、平面視において、１つの方向に伸び、同じ平面視形状を有する第１の帯状材料層を、その頂部上に有する第２の帯状材料層を形成する工程と、
　全体を覆って、下から第２の材料層と、第３の材料層と、を形成する工程と、
　前記第２の材料層と、前記第３の材料層の上面位置が、前記第１の帯状材料層の上面位置となるように平滑化する工程と、
　平滑化された前記第３の材料層の頂部に、平滑化された前記第３の材料層と、前記第１の帯状材料層と、の側面に挟まれた第３の帯状材料層を形成する工程と、
　平滑化された前記第２の材料層を除去する工程と、
　前記第１の帯状材料層と、前記第３の帯状材料層をマスクにして、前記第２の材料層をエッチングして、前記第３の帯状材料層を、その頂部上に有する第４の帯状材料層を形成する工程と、
　前記第１の帯状材料層と、前記第２の帯状材料層と、を除去する工程と、
　前記第３の帯状材料層より上方、または下方に、平面視において、前記第４の帯状材料層と直交した、単層、または複数層よりなる第５の帯状材料層が形成された状態で、平面視において、前記第４の帯状材料層と、前記第５の帯状材料層と、の第１の重なり領域にある、平面視において矩形状、または円形状の第１のマスク材料層を、前記第１の材料層、または前記第４の帯状材料層、または前記第５の帯状材料層と、を母体にして形成する工程と、
　前記第１のマスク材料層をマスクにして、前記第２の基板をエッチングして、前記基板上に、前記半導体層よりなる３次元形状半導体層を形成する工程と有し、
　前記３次元形状半導体層をチャネルにする、
　ことを特徴とする。
　前記製造方法は、
　前記第３の帯状材料層を形成する工程において、
　前記第１の帯状材料層と、前記第３の材料層と、をマスクにして、前記第２の材料層の頂部をエッチングして、第１の凹部を形成する工程と、
　前記第１の凹部を埋め、且つその上面位置が前記第１の帯状材料層の上面位置と同じくする前記第３の帯状材料層を形成する工程と、を有する、
　ことが望ましい。
　前記製造方法は、
　平面視において、前記第２の帯状材料層と、前記第４の帯状材料層と、のいずれか一方の幅が、もう一方の幅より大きく形成する、
　ことが望ましい。
　前記製造方法は、
　前記３次元形状半導体層が、前記第１の基板上に、垂直方向に立った半導体柱である、
　ことが望ましい。
　前記製造方法は、
　前記半導体柱が、前記１つの方向、または前記１つの方向に直交する方向に、隣接して並んだ、少なくとも第１の半導体柱と、第２の半導体柱よりなり、
　前記第１の半導体柱と、前記第２の半導体柱と、の側面を囲んで第１のゲート絶縁層を形成する工程と、
　前記第１のゲート絶縁層を囲んで、第１のゲート導体層を形成する工程を有し、
　前記第１のゲート導体層が、前記第１の半導体柱と、前記第２の半導体柱と間を埋めて形成される、
　ことが望ましい。
　前記製造方法は、
　前記基板上に形成した複数の前記半導体柱のいずれかを除去する工程を有する、
　ことが望ましい。
　前記製造方法は、
　複数の前記半導体柱を形成する前に、平面視において、前記第７の帯状材料層の一部領域を形成しない工程を有し、
　平面視において、前記第７の帯状材料層の前記一部領域の下に、複数の前記半導体柱のいずれかが形成されてない、
　ことが望ましい。
　前記製造方法は、
　前記第１の帯状材料層と、前記第２の帯状材料層との形成と同時に、平面視において、前記第１の帯状材料層と、前記第２の帯状材料層とに、並行して、且つ第６の帯状材料層を頂部に有する第７の帯状材料層を形成する工程と、
　前記第３の帯状材料層と、前記第４の帯状材料層との形成と同時に、前記第６の帯状材料層と、前記第７の帯状材料層の両側面に接して、第８の帯状材料層を頂部に有した第９の帯状材料層を形成する工程と、
　前記第１の帯状材料層と、前記第２の帯状材料層とを除去する工程と並行して、前記第６の帯状材料層と、前記第７の帯状材料層と、を除去する工程と、を有する、　　
　ことが望ましい。
　前記製造方法は、
　前記９の帯状材料層と、前記第４の帯状材料層との、平面視における間隔が、前記第２の帯状材料層、または前記７の帯状材料層の一方、または両方と同じに形成されている、
　ことが望ましい。
　前記製造方法は、
　平滑化された前記第２の材料層の頂部を酸化して、前記第３の帯状材料層を形成する、
　ことが望ましい。
　前記製造方法は、
　平滑化された前記第２の材料層の頂部に原子イオンをイオン注入して、前記第３の帯状材料層を形成する、
　ことが望ましい。
　前記製造方法は、
　前記第２の基板を、平面視において、一方向の両端が保持材料層に接して、且つ垂直方向において、前記半導体層と、第４の材料層を１組にして、上方に複数積み上げた構造で形成する工程と、
　前記３次元形状半導体層の形成後に、前記第４の材料層を除去する工程と、
　前記３次元形状半導体層の前記半導体層を囲んで第２のゲート絶縁層を形成する工程と、
　前記第２のゲート絶縁層を囲んで第２のゲート導体層を形成する工程と、
　前記保持材料層を除去する工程と、
　前記平面視において、前記一方向の前記半導体層の両端に接して、ドナーまたはアクセプタ不純物を含んだ不純物層を形成する工程を有する、
　ことが望ましい。
　本発明によれば、高密度の柱状半導体装置が実現する。
第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第６実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第７実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第８実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第８実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第８実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第８実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第８実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第８実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第８実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第８実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 従来例のＳＧＴを示す模式構造図である。
　以下、本発明の実施形態に係る、柱状半導体装置の製造方法について、図面を参照しながら説明する。
（第１実施形態）
　以下、図１Ａ～図１ＸＸを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。
　図１Ａに示すように、Ｐ層基板１上にＮ層２をエピタキシャル結晶成長法により形成する。そして、Ｎ層２の表層にＮ＋層３とＰ＋層４、５をイオン注入法により形成する。そして、ｉ層（真性型Ｓｉ層）６を形成する。そして、例えば、ＳｉＯ2層、酸化アルミニウム（Ａｌ2Ｏ3、以後ＡｌＯと称する）層、ＳｉＯ2層よりなるマスク材料層７を形成する。なお、ｉ層６はドナーまたはアクセプタ不純物を少量に含むＮ型、またはＰ型のＳｉで形成されてもよい。そして、窒化シリコン（ＳｉＮ）層８を堆積する。そして、ＳｉＯ2層からなるマスク材料層９を堆積する。そして、ＳｉＮ層からなるマスク材料層１０を堆積する。
　次に図１Ｂに示すように、リソグラフィ法により形成した平面視においてＹ方向に伸延した帯状レジスト層（図示せず）をマスクにして、マスク材料層１０をエッチングする。これにより、平面視においてＹ方向に伸延した帯状マスク材料層１０ａを形成する。なお、この帯状マスク材料層１０ａを等方性エッチングすることにより、帯状マスク材料層１０ａの幅を、レジスト層の幅より細くなるように形成してもよい。これにより、リソグラフィ法で形成できる最小のレジスト層の幅より小さい幅を持つ帯状マスク材料層１０ａを形成することができる。そして、帯状マスク材料層１０ａをエッチングマスクにして、マスク材料層９を、例えばＲＩＥ（Reactive Ion Etching）により、エッチングして帯状マスク材料層９ａを形成する。等方エッチングにより形成した帯状マスク材料層１０ａの断面は底部の幅が、頂部の幅より大きい台形状になるのに対して、マスク材料層９ａの断面はＲＩＥによりエッチングされるので、矩形状となる。この矩形断面は、帯状マスク９ａをマスクにした、エッチングパターンの精度向上に繋がる。
　次に、図１Ｃに示すように、帯状マスク材料層９ａをマスクにして、マスク材料層８を、例えばＲＩＥ法によりエッチングして、帯状マスク材料層８ａを形成する。前述の帯状マスク材料層１０ａは、マスク材料層８のエッチングの前に除去してもよく、または残存させていてもよい。
　次に、図１Ｄに示すように、全体に、ＡＬＤ（Atomic Layered Deposition）法によりＳｉＧｅ層１２と、ＳｉＯ2層１３と、をマスク材料層７（第１の材料層）、帯状マスク材料層８ａ（第２の帯状材料層）、９ａ（第１の帯状材料層）を覆って形成する。この場合、ＳｉＧｅ層１２（第２の材料層）の断面は頂部で丸みＲ１を生じる。この丸みＲ１は帯状マスク材料層８ａより上部になるように形成するのが望ましい。
　次に、図１Ｅに示すように、全体を、例えばフローＣＶＤ（Flow Chemical Vapor Deposition）法によるＳｉＯ2層（図示せず）で覆い、そして、CMP(Chemical Mechanical Polishing)により、上表面位置が帯状マスク材料層９ａ上表面位置になるようにＳｉＯ2層１３（第３の材料層）と、ＳｉＧｅ層１２と、を研磨して、ＳｉＯ2層１３ａ、ＳｉＧｅ層１２ａ、１２ｂを形成する。この場合、ＳｉＧｅ層１２ａ、１２ｂの頂部側面は垂直であることが望ましい。このためには、ＳｉＯ2層１３と、ＳｉＧｅ層１２の研磨工程において、図１ＤにおけるＳｉＧｅ層１２頂部の丸み部Ｒ１が除去されていることが望ましい。
　次に、図１Ｆに示すように、ＳｉＯ2層１３、帯状マスク材料層９ａをマスクにして、ＳｉＧｅ層１２ａ、１２ｂの頂部をエッチングして凹部１４ａ、１４ｂ（第１の凹部）を形成する。この凹部１４ａ、１４ｂの底部位置は、マスク材料層９ａの下部位置にあるように、そして、ＳｉＧｅ層１２ａ、１２ｂの頂部の丸みＲ１がエッチングなされることが望ましい。ＳｉＯ2層と、ＳｉＧｅ層１２の研磨工程において、図１ＤにおけるＳｉＧｅ層１２頂部の丸み部Ｒが除去されたことにより、外周側面が垂直な凹部１４ａ、１４ｂが形成される。
　次に、図１Ｇに示すように、全体にＳｉＮ層（図示せず）を被覆し、全体をＣＭＰ法により、上表面位置がマスク材料層９ａ上表面位置になるようにＳｉＮ層を研磨する。これにより、帯状マスク材料層８ａ、９ａの両側に、平面視においてＳｉＧｅ層１２ａ、１２ｂの頂部形状と同じ形状を有するＳｉＮ層１５ａ、１５ｂ（第３の帯状材料層）が形成される。
　そして、図１Ｈに示すように、ＳｉＯ2層１３を除去する。
　次に、図１Ｉに示すように、帯状マスク材料層９ａ、１５ａ、１５ｂをマスクにして、ＳｉＧｅ層１２ａ、１２ｂをエッチングして、帯状ＳｉＧｅ層１２ａａ、１２ａｂ（第４の帯状材料層）を形成する。この場合、平面視において、帯状ＳｉＧｅ層１２ａａと、帯状ＳｉＧｅ層１２ａｂとの幅は同じになる。
　次に、図１Ｊに示すように、全体を覆って、ＡＬＤ法によるＳｉＮ層１６と、ＦＣＶＤ法によるＳｉＯ2層１３ｂと、を形成する。この場合、図１Ｄと同様に、ＳｉＮ層１６（第４の材料層）の頂部に生じる丸みＲ２は、帯状マスク材料層９ａより上部にあるのが望ましい。
　次に、このＳｉＯ2層１３ｂ（第５の材料層）と、ＳｉＮ層１６と、の上表面位置が、マスク材料層９ａの上面位置と同じくなるように研磨する。そして、図１Ｅ、図１Ｆと同様の工程を行い、図１Ｋに示すように、帯状ＳｉＮ層１６Ａ、１６Ｂの上にあって、且つ帯状マスク材料層１５ａ、１５ｂと、ＳｉＯ2層１３ｂａに挟まれた凹部１４Ａ、１４Ｂ（第２の凹部）を形成する。
　図１Ｌに示すように、帯状ＳｉＧｅ層１２ａａ、１２ａｂの両側側面に接した、帯状ＳｉＮ層１６ａ、１６ｂと、帯状マスク材料層１５ａ、１５ｂの両側側面に接した帯状マスク材料層１７ａ、１７ｂ（第５の帯状材料層）と、を形成する。
　次に、ＡＬＤ法により、全体を覆ってＳｉＧｅ層（図示せず）を形成する。そして、全体を覆ってＳｉＯ2層（図示せず）を形成する。そして、このＳｉＯ2層と、ＳｉＧｅ層と、の上表面位置が、帯状マスク材料層９ａの上面位置と同じくなるように研磨する。そして、図１Ｅ～図１Ｉと同様の工程を行い、図１Ｍに示すように、帯状マスク材料層１６ａ、１６ｂ（第６の帯状材料層）の両側側面に接した、帯状ＳｉＧｅ層１８ａ、１８ｂと、帯状マスク材料層１７ａ、１７ｂの両側側面に接した帯状マスク材料層１９ａ、１９ｂと、を形成する。
　次に、ＡＬＤ法により、全体を覆ってＳｉＮ層（図示せず）を形成する。そして、全体を覆ってＳｉＯ2層（図示せず）を形成する。そして、このＳｉＯ2層と、ＳｉＮ層と、の上表面位置が、帯状マスク材料層９ａの上面位置と同じくなるように研磨する。そして、図１Ｅ～図１Ｉと同様の工程を行い、図１Ｎに示すように、帯状マスク材料層層２０ａ、２０ｂの両側側面に接した、帯状マスク材料層層２０ａ、２０ｂと、帯状マスク材料層１９ａ、１９ｂの両側側面に接した帯状マスク材料層２１ａ、２１ｂと、を形成する。
　次に、帯状マスク材料層１５ａ、１５ｂ、１９ａ、１９ｂと、帯状ＳｉＧｅ層１２ａａ、１２ａｂ、１８ａ、１８ｂをエッチングにより除去する。これにより、図１Ｏに示すように、マスク材料層７上に、帯状マスク材料層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂと、帯状マスク材料層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂ上のマスク材料層９ａ、１７ａ、１７ｂ、２１ａ、２１ｂが形成される。
　次に、全体にＳｉＯ2層（図示せず）を被覆する。そして、図１Ｐに示すように、ＣＭＰ法により、ＳｉＯ2層の上表面位置が、帯状マスク材料層９ａの上表面位置になるように研磨して、ＳｉＯ2層２２を形成する。そして、全体にＳｉＮ層２４とＳｉＧｅ層（図示せず）を形成する。そして、Ｘ方向に伸延したＳｉＮ層による帯状マスク材料層２６（第８の帯状材料層）を形成する。そして、リソグラフィ法とＲＩＥ法と、により形成した帯状マスク材料層２６をマスクにしてＳｉＧｅ層をエッチングして、Ｘ方向に伸延した帯状ＳｉＧｅ層２５（第９の帯状材料層）を形成する。
　次に、図１Ｃ～図１Ｉと同様な工程を行う（第６の材料層、第７の材料層、第３の凹部、第１０の帯状材料層及び第１１の帯状材料層を形成する工程として図１Ｃ～図１Ｉと同様な工程を行う）ことにより、図１Ｑに示すように、帯状ＳｉＧｅ層２５の両側側面に接した、ＳｉＮ層による帯状マスク材料層２８ａ、２８ｂ（第７の帯状材料層）と、帯状マスク材料層２６の両側側面に接したＳｉＯ2層、ＡｌＯ層、ＳｉＯ2層よりなる帯状マスク材料層２７ａ、２７ｂ（第７の帯状材料層）と、を形成する。
　次に、図１Ｒに示すように、帯状マスク材料層２６と、帯状ＳｉＧｅ層２５と、を除去して、ＳｉＮ層２４上に、平面視において、Ｘ方向に伸延した帯状マスク材料層２８ａ、２８ｂと、帯状マスク材料層２８ａ、２８ｂ上の帯状マスク材料層２７ａ、２７ｂと、を形成する。
　次に、図１Ｓに示すように、帯状マスク材料層２７ａ、２７ｂ、２８ａ、２８ｂをマスクにしてＳｉＮ層２４、帯状マスク材料層９ａ、１７ａ、１７ｂ、２１ａ、２１ｂ、８ａ、１６ａ、１６ｂ、２０ａ、２０ｂと、ＳｉＯ2層２２と、をエッチングする。これにより、帯状マスク材料層２７ａ、２８ａの下に、帯状ＳｉＮ層２４ａと、平面視において、正方形状のマスク材料層２１ａａ、２１ｂａ、１７ａａ、１７ｂａ、９ａａと、正方形状マスク材料層２１ａａ、２１ｂａ、１７ａａ、１７ｂａ、９ａａの下に位置する正方形状のマスク材料層２０ａａ、２０ｂａ、１６ａａ、１６ｂａ、８ａａと、が形成される。同じく、帯状マスク材料層２７ｂ、２８ｂの下に、帯状ＳｉＮ層２４ｂと、平面視において、正方形状のマスク材料層２１ｂａ、２１ｂｂ、１７ｂａ、１７ｂｂ、９ａｂと、正方形状マスク材料層２１ｂａ、２１ｂｂ、１７ｂａ、１７ｂｂ、９ａｂのしたに位置する正方形状のマスク材料層２０ｂａ（図示せず）、２０ｂｂ（図示せず）、１６ｂａ（図示せず）、１６ｂｂ（図示せず）、８ａｂと、が形成される。また、同時に、帯状ＳｉＮ層２４ａの下にあって帯状マスク材料層２１ａａ、２１ｂａ、１７ａａ、１７ｂａ、９ａａ、２０ａａ、２０ｂａ、１６ａａ、１６ｂａ、８ａａの間に、ＳｉＯ2層２２ａが形成される。同様に、帯状ＳｉＮ層２４ｂの下にあって帯状マスク材料層２１ｂａ、２１ｂｂ、１７ｂａ、１７ｂｂ、９ａｂ、２０ｂａ、２０ｂｂ、１６ｂａ、１６ｂｂ、８ａｂの間に、ＳｉＯ2層２２ｂ（図示せず）が形成される。
　次に、図１Ｔに示すように、帯状マスク材料層２７ａ、２７ｂ、２８ａ、２８ｂ、帯状ＳｉＮ層２４ａ、２４ｂ、ＳｉＯ2層２２ａ、２２ｂを除去する。これにより、マスク材料層７上に、平面視において正方形状のマスク材料層２１ａａ、２１ａｂ、２１ｂａ、２１ｂｂ、１７ａａ、１７ｂａ、１７ｂａ、１７ｂｂ、９ａａ、９ｂａと、正方形状のマスク材料層２０ａａ、２０ａｂ、２０ｂａ、２０ｂｂ、１６ａａ、１６ａｂ、１６ｂａ、１６ｂｂ、８ａａ、８ａｂと、が形成される。
　次に、マスク材料層２１ａａ、２１ａｂ、２１ｂａ、２１ｂｂ、１７ａａ、１７ａｂ、１７ｂａ、１７ｂｂ、９ａａ、９ａｂと、マスク材料層２０ａａ、２０ａｂ、２０ｂａ、２０ｂｂ、１６ａａ、１６ａｂ、１６ｂａ、１６ｂｂ、８ａａ、８ａｂと、をマスクにしてマスク材料層７をＲＩＥ法によりエッチングする。そして、マスク材料層２１ａａ、２１ａｂ、２１ｂａ、２１ｂｂ、１７ａａ、１７ａｂ、１７ｂａ、１７ｂｂ、９ａａ、９ａｂと、マスク材料層２０ａａ、２０ａｂ、２０ｂａ、２０ｂｂ、１６ａａ、１６ｂａ、１６ｂｂ、８ａａ、８ａｂと、を除去する。これにより、図１Ｕに示すように、ｉ層６上にマスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、７ｇ、７ｈ、７ｉ、７ｊ（第１のマスク材料層）を形成する。例えば、マスク材料層７のＲＩＥエッチングの前に、正方形状のマスク材料層２１ａａ、２１ａｂ、２１ｂａ、２１ｂｂ、１７ａａ、１７ａｂ、１７ｂａ、１７ｂｂ、９ａａ、９ａｂと、正方形状のマスク材料層２０ａａ、２０ａｂ、２０ｂａ、２０ｂｂ、１６ａａ、１６ａｂ、１６ｂａ、１６ｂｂ、８ａａ、８ａｂの片方、または両方を軽い等方性エッチングする。これにより、平面視における、マスク材料層７ａ～７ｊの形状を円形にする。
　次に、図１Ｖに示すように、マスク材料層７ａ～７ｊをマスクにして、ｉ層６をエッチングして、Ｎ＋層３と、Ｐ＋層４との上に、Ｓｉ柱６ａ、６ｂ、６ｃ，６ｄ，６ｅ、６ｆ、６ｈ、６ｉ、６ｊ（３次元形状半導体層）を形成する。
　次に、ＦＣＶＤ法でＳｉＯ2層（図示せず）を被覆し、その後にＣＭＰ法により、表面位置がマスク材料層７ａ～７ｊの頂部位置になるように研磨する。そして、リソグラフィ法と、ＲＩＥエッチング法と、により、マスク材料層７ｂ、７ｉと、Ｓｉ柱６ｂ、６ｉを除去する。そして、ＦＣＶＤ法で形成したＳｉＯ2層を除去する。これにより、図１Ｗに示すように、Ｎ＋層３と、Ｐ＋層４、５との上に、Ｓｉ柱６ａ、６ｃ，６ｄ，６ｅ、６ｆ、６ｈ、６ｊが形成される。
　次に、図１Ｘに示すように、マスク材料層７ａ～７ｊ（マスク材料層７ｂ、７ｉはない）側面を囲んだマスク材料層３０ａ、３０ｂ、３０ｃ、３０ｄと、Ｓｉ柱６ａ～６ｊ（Ｓｉ柱６ｂ、６ｉはない）の側面を囲んだマスク材料層３１ａ、３１ｂ、３１ｃ、３１ｄ（図示せず）を形成する。そして、全体にＦＣＶＤ法でＳｉＯ2層（図示せず）を被覆し、その後にＣＭＰ法により、表面位置がマスク材料層７ａ～７ｊ（マスク材料層７ｂ、７ｉはない）の頂部位置になるように研磨する。そして、この平滑面上に、平面視においてＳｉ柱６ａ、６ｃ、６ｄ、６ｅに繋がった、例えばＳｉＯ2層による、帯状マスク材料層３３ａと、Ｓｉ柱６ｆ、６ｇ、６ｈ、６ｊに繋がった、例えばＳｉＯ2層による、帯状マスク材料層３３ｂと、を形成する。そして、マスク材料層３０ａ、３０ｂ、３０ｃ、３０ｄ、７ａ～７ｊ、３３ａ、３３ｂをマスクにして、ＲＩＥにより、ＳｉＯ2層、Ｎ＋層３、Ｐ＋層４、５、Ｎ層２、Ｐ層１をエッチングする。これにより、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅの下部にあって、且つＰ層１上に、Ｎ層２ａと、Ｎ＋層３ａ、３ｂ、Ｐ＋層４ａが形成される。同様に、Ｓｉ柱６ｆ、６ｇ、６ｈ、６ｊの下部にあって、且つＰ層１上に、Ｎ層２ｂと、Ｎ＋層３ｃ（図示せず）、３ｄ（図示せず）、Ｐ＋層５ａが形成される。そして、マスク材料層３３ａの下にあって、Ｓｉ柱６ａ、６ｃ間にＳｉＯ2層３２ａが形成される。同様に、マスク材料層３３ｂの下にあって、Ｓｉ柱６ｈ、６ｊ間にＳｉＯ2層３２ｂ（図示せず）が形成される。
　次に、図１Ｙに示すように、マスク材料層３３ａ、３３ｂ、ＳｉＯ2層３２ａ、３２ｂ、マスク材料層３０ａ、３０ｂ、３０ｃ、３０ｄ、３１ａ、３１ｂ、３１ｃ、３１ｄを除去する。
　次に、図１Ｚに示すように、Ｎ＋層３ａ、３ｂ、３ｃ、３ｄ、Ｐ＋層４ａ、５ａ、Ｎ層２ａ、２ｂの外周部と、Ｐ層基板１上にＳｉＯ2層３４を形成する。そして、ＡＬＤ法により、全体を覆って、ＨｆＯ２層（図示せず）、ＴｉＮ層（図示せず）、ＳｉＯ2層（図示せず）を形成する。この場合、Ｓｉ柱６ｃ、６ｄ、６ｅ間のＴｉＮ層は、側面同士で接触していることが望ましい。同様に、Ｓｉ柱６ｆ、６ｇ、６ｈ間のＴｉＮ層は、側面同士で接触していることが望ましい。そして、ＣＭＰ法により、ＨｆＯ２層、ＴｉＮ層、ＳｉＯ2層の上面位置が、マスク材料層７ａ～７ｊの上面位置になるように研磨する。そして、ＲＩＥ法により、ＳｉＯ２層をエッチバックエッチングする。そして、このＳｉＯ２層をマスクにして、ＴｉＮ層とＨｆＯ２層を、上面位置がＳｉ柱６ａ～６ｊの上部位置になるようにエッチチングする。そして、ＣＶＤ法により、全体を覆って、ＳｉＮ層（図示せず）を形成する。そして、ＣＭＰ法により、上表面位置がマスク材料層７ａ～７ｊの上表面位置になるように、ＳｉＮ層を研磨する。これにより、Ｓｉ柱６ａ～６ｊの頂部外周に、平面視において等幅の、ＳｉＮ層３７ａ、３７ｂ、３７ｃ、３７ｄ（図示せず）が形成される。
　そして、マスク材料層７ａ～７ｊの上面に、平面視において、Ｓｉ柱６ａ、６ｄ、６ｇ、６ｊに接するマスク材料層３８ａ、３８ｂ、３８ｃ、３８ｄを形成する。そして、マスク材料層７ａ～７ｊ、３７ａ、３７ｂ、３７ｃ、３７ｄ、３８ａ、３８ｂ、３８ｃ、３８ｄをマスクにして、平面視において、マスク材料層３７ａ、３７ｂ、３７ｃ、３７ｄの外周部にあるＳｉＯ2層と、ＴｉＮ層とをエッチングする。これにより、Ｓｉ柱６ａの外周部に繋がるＴｉＮ層４０ａと、Ｓｉ柱６ｃ、６ｄ、６ｅの外周部に繋がるＴｉＮ層４０ｂと、Ｓｉ柱６ｆ、６ｇ、６ｈの外周部に繋がるＴｉＮ層４０ｃと、Ｓｉ柱６ｊの外周部に繋がるＴｉＮ層４０ｄ（図示せず）が形成される。そして、マスク材料層３８ａ～３８ｄ、３７ａ～３７ｄ、７ａ～７ｊを除去する。
　次に、図１ＸＸに示すように、全体をＳｉＯ2層（図示せず）で覆い、その後にＣＭＰ法により、ＳｉＯ2層を上表面位置がＳｉ柱６ａ～６ｊの頂部の上表面位置になるように研磨する。そして、ＳｉＯ2層の上部をＲＩＥ法により、その上表面位置がＴｉＮ層４０ａ～４０ｄ頂部位置まで、エッチングする。そして、Ｓｉ柱６ａ～６ｊの頂部外周部にＳｉＮ層４２を形成する。
　そして、Ｓｉ柱６ｃ、６ｈの頂部をＳｉＯ2層（図示せず）で覆いた後、選択エピタキシャル結晶成長法によりドナー不純物を含んだＮ＋層４３ａをＳｉ柱６ａの頂部を囲んで形成する。同時にＳｉ柱６ｄの頂部を覆ったＮ＋層４１ｃと、Ｓｉ柱６ｅの頂部を覆ったＮ＋層４３ｄ（図示せず）と、Ｓｉ柱２２ｆの頂部を覆ったＮ＋層４１ｅ（図示せず）と、Ｓｉ柱６ｇの頂部を覆ったＮ＋層４１ｆ（図示せず）と、Ｓｉ柱６ｇの頂部を覆ったＮ＋層４３ｆと、Ｓｉ柱６ｊの頂部を覆ったＮ＋層４１ｈ（図示せず）を形成する。そして、Ｓｉ柱６ｃ、６ｈの頂部を覆ったＳｉＯ2層を除去する。そして、Ｓｉ柱６ａ、６ｄ、６ｅ、６ｆ、６ｇ、６ｊを覆って、ＳｉＯ2層（図示せず）を形成する。そして、選択エピタキシャル結晶成長法によりアクセプタ不純物を含んだＰ＋層４３ｂ、４３ｇをＳｉ柱６ｃ、６ｈの頂部を囲んで形成する。そして、熱処理により、Ｎ＋層４３ａ、４３ｃ、４３ｄ、４３ｅ、４３ｆ、４３ｈのドナー不純物をＳｉ柱６ａ、６ｄ、６ｅ、６ｆ、７６ｇ、６ｊの頂部に拡散させて、Ｎ＋層４４ａ、４４ｃ、４４ｄ、４４ｅ（図示せず）、４４ｆ（図示せず）、４４ｈ（図示せず）を形成する。同時に、Ｐ＋層４３ｂ、４３ｇからアクセプタ不純物を拡散させて、Ｐ＋層４４ｂ、４４ｇを形成する。
　次に、図１ＹＹに示すように、全体を覆って上表面が平坦なＳｉＯ2層４６を形成する。そして、Ｎ＋層３ａとＰ＋層４ａと、の境界面上と、ＴｉＮ層４０ｂ上と、に形成したコンタクトホール４７ａを介して接続配線金属層Ｃ１を形成する。同時に、Ｎ＋層３ｄとＰ＋層５ａと、の境界面上と、ＴｉＮ層４０ｂと、の上に形成したコンタクトホール４７ｂを介して接続配線金属層Ｃ２（図示せず）を形成する。全体を覆って上表面が平坦なＳｉＯ2層４８を形成する。そして、ＴｉＮ層４０ａ、４０ｄ上に形成したコンタクトホール４９ａ、４９ｂｃを介して、ワード金属配線層ＷＬを形成する。全体を覆って上表面が平坦なＳｉＯ2層５０を形成する。そして、Ｎ＋層４３ｃ、４３ｄ上に形成したコンタクトホール５１ａ、５１ｂを介して、グランド配線層Ｖｓｓ１を形成する。同時に、Ｎ＋層４３ｅ、４３ｆ上に形成したコンタクトホール５１ｃ、５１ｄを介して、グランド配線層Ｖｓｓ２を形成する。そして、全体を覆って上表面が平坦なＳｉＯ2層５２を形成する。そして、Ｐ＋層４３ｂ、４３ｇ上に形成したコンタクトホール５３ａ、５３ｂを介して電源金属配線層Ｖｄｄを形成する。そして、全体を覆って上表面が平坦なＳｉＯ2層５４を形成する。そして、Ｎ＋層４３ａ、４３ｈ上に形成したコンタクトホール５５ａ、５５ｂを介してビット出力金属配線層ＢＬ，反転ビット出力配線層ＲＢＬを形成する。これにより、Ｐ層基板１上にＳＲＡＭセル回路が形成される。
　第１実施形態の製造方法によれば、次のような特徴が得られる。
１．　本実施形態では、図１Ｖに示されたように、１つのＳＲＡＭセル領域に１０個のＳｉ柱６ａ～６ｊが形成された。この内、Ｘ方向において、１列のＳｉ柱（６ｃ、６ｈ）を形成するための帯状ＳｉＮ層８ａの形成のみにリソグラフィ法を用いた。他の８個のＳｉ柱（６ｃ、６ｈを除く６ａ～６ｊ）は、ＡＬＤ法により形成した帯状ＳｉＧｅ層１２ａａ、１２ａｂ、１８ａ、１８ｂ、帯状ＳｉＮ層１６ａ、１６ｂ、２０ａ、２０ｂにより形成されている。帯状ＳｉＧｅ層１２ａ、１２ｂをＡＬＤ法で形成し、この帯状ＳｉＧｅ層１２ａ、１２ｂ上に、帯状ＳｉＧｅ層１２ａ、１２ｂの頂部形状をそのまま残存させた形状を有する帯状マスク材料層１５ａ、１５ｂを形成した。ＡＬＤ法では、材料層を１原子層、または１分子層ごと制御よく堆積できる。これにより、平面視において、帯状ＳｉＧｅ層１２ａ、１２ｂの厚さを、設計からの要求に応じて、高精度で、且つ狭くすることができる。これにより、Ｓｉ柱７ａ～７ｊ間の距離をリソグラフィの制約なしに、高精度で且つ、狭くできる。これにより、ＳＲＡＭセルの高集積化が図れる。なお、Ｘ方向において、Ｓｉ柱６ｃ、６ｈと、Ｓｉ柱６ｂ、６ｄ、６ｇ、６ｉとの間の距離だけを、高精度で、且つ最狭に形成する場合は、帯状ＳｉＧｅ層１２ａａ、１２ａｂ、帯状マスク材料層１５ａ、１５ｂだけを、本発明の提供する製造方法により形成すればよい。
２．　同様に、ＡＬＤ法で形成した帯状ＳｉＮ層１６Ａ、１６Ｂと、この帯状ＳｉＮ層１６Ａ、１６Ｂ上に、帯状ＳｉＮ層１６Ａ、１６Ｂの頂部形状をそのまま残存させた形状を有する帯状マスク材料層１７ａ、１７ｂを形成した。これにより、Ｓｉ柱７ａ～７ｊの平面視における直径をリソグラフィの制約なしに高精度で且つ、小さくできる。これにより、リソグラフィによるセル高集積化に対する制限をなくして、セル設計を行うことができる。これにより、ＳＲＡＭセルの高精度で、且つ高集積化が図れる。
３．　セル高集積化が進むと、Ｓｉ柱６ａ～６ｊの平面視における直径と、Ｓｉ柱６ａ～６ｊ間距離との両方の高精度化と高密度化が求められる。これに対して、本実施形態では、本実施形態では、例えば図１Ｄ～図１Ｏに示したように、Ｘ方向断面において、帯状ＳｉＮ層８ａの両側面に、形成される帯状ＳｉＧｅ層１２ａａ、１２ａｂ、１８ａ、１８ｂと、帯状ＳｉＮ層１６ａ、１６ｂ、２０ａ、２０ｂとの両方を、高精度で且つ狭く形成できる。帯状ＳｉＮ層１６ａ、１６ｂ、２０ａ、２０ｂの厚さの高精度化は、Ｓｉ柱６ａ～６ｊの直径の高精度化に繋がる。そして、帯状ＳｉＧｅ層１２ａａ、１２ａｂ、１８ａ、１８ｂの厚さの高精度化は、Ｓｉ柱６ａ～６ｊ間距離の高精度化に繋がる。これにより、ＳＲＡＭセルの高精度化と高集積化が図れる。
４．　帯状マスク材料層１５ａ、１５ｂ、１７ａ、１７ｂは、ＳｉＧｅ層１２ａ、１２ｂ、ＳｉＮ層１６Ａ，１６ＢのＲＩＥ法によりエッチング時に、エッチングイオンが当たっている部分が、低いエッチング速度であるがエッチングされる。帯状マスク材料層１５ａ、１５ｂ、１７ａ、１７ｂが、例えば低辺が上辺より長い台形状であると、エッチング中に帯状マスク材料層１５ａ、１５ｂ、１７ａ、１７ｂの底辺部分が、エッチングされる。これにより、平面視における帯状マスク材料層１５ａ、１５ｂ、１７ａ、１７ｂのマスク層端の位置がエッチング時間と共に変化する。これにより、帯状ＳｉＧｅ層１２ａａ、１２ａｂ、帯状ＳｉＮ層１６ａ、１６ｂを、断面視において、矩形状に形成することを困難にさせる。これに対して、本実施形態では、帯状ＳｉＮ層８ａ、帯状マスク材料層９ａの両側に、垂直方向に同じ厚さを有するＳｉＧｅ層１２ａ、１２ｂ、ＳｉＮ層１６Ａ、１６Ｂを形成した。そして、ＳｉＧｅ層１２ａ、１２ｂ、ＳｉＮ層１６Ａ、１６Ｂの頂部形状をそのまま残存させた帯状マスク材料層１５ａ、１５ｂ、１７ａ、１７ｂを、形成した。これにより、断面が矩形状の帯状マスク材料層１５ａ、１５ｂ、１７ａ、１７ｂが形成される。更に、断面が矩形状の帯状マスク材料層１５ａ、１５ｂ、１７ａ、１７ｂをマスクに、ＳｉＧｅ層１２ａ、１２ｂ、ＳｉＮ層１６Ａ，１６Ｂをエッチングすることにより、断面が矩形状の帯状ＳｉＧｅ層１２ａａ、１２ａｂ、帯状ＳｉＮ層１６ａ、１６ｂが形成される。これにより、ＳＲＡＭセルの高精度化と、高集積化とが図れる。
５．　例えば、図１Ｅ～図１Ｉに示すように、帯状ＳｉＧｅ層１２ａａ、１２ａｂのエッチングマスクである帯状マスク材料層１５ａ、１５ｂにおいて、帯状ＳｉＮ層８ａ、帯状マスク材料層９ａを覆って、ＡＬＤ法によりＳｉＧｅ層１２を堆積させた。そして、ＳｉＯ2層（図示せす）を堆積させた。そして、ＣＭＰ法により、ＳｉＯ2層と、ＳｉＧｅ層１２を、その上表面位置が、帯状マスク材料層９ａの上表面位置になるように研磨した。この研磨により、ＳｉＧｅ層１２の上部丸みＲ１を除去した。この上部丸みＲ１の除去により、凹み１４ａ、１４ｂの形状は、ＳｉＧｅ層１２ａ、１２ｂの両側面の帯状マスク材料層９ａと、ＳｉＯ2層１３の側面形状に沿い、且つ垂直方向に等幅の帯状ＳｉＧｅ層１２ａ、１２ｂの形状に沿って形成される。このため、凹部１４ａ、１４ｂの断面形状は、ほぼ矩形状に形成される。これにより、帯状マスク材料層１５ａ、１５ｂの断面形状を、垂直方向において、等幅の形状が保持されて、全体を見ると、ほぼ矩形状にされる。これは、ＲＩＥ法により帯状マスク材料層１５ａ、１５ｂをマスクにしてＳｉＧｅ層１２ａすることにより形成した帯状ＳｉＧｅ層１２ａａ、１２ａｂを、平面視、断面視共に高精度に形成できることを示している。同様にして、帯状ＳｉＮ層１６ａ、１６ｂ、２０ａ、２０ｂ、帯状ＳｉＧｅ層１８ａ、１８ｂを高精度に形成できる。
６．　本実施形態では、図１Ｚに示すように、Ｓｉ柱７ｃ，７ｄ，７ｅと、Ｓｉ柱７ｆ，７ｇ，７ｈの外周に繋がったゲートＴｉＮ層４０ｂ、４０ｃは、Ｓｉ柱７ｃ，７ｄ，７ｅ間と、Ｓｉ柱７ｆ，７ｇ，７ｈ間と、の側面で接触している。一方、Ｓｉ柱６ａ、６ｊでは、ゲートＴｉＮ層４０ａ、４０ｄは独立に形成されている。Ｓｉ柱７ｃ，７ｄ，７ｅと、Ｓｉ柱７ｆ，７ｇ，７ｈの外周に繋がったゲートＴｉＮ層４０ｂ、４０ｃは、Ｓｉ柱７ｃ，７ｄ，７ｅ間と、Ｓｉ柱７ｆ，７ｇ，７ｈ間と、の側面で接触していることは、Ｓｉ柱７ｃ，７ｄ，７ｅ間と、Ｓｉ柱７ｆ，７ｇ，７ｈ間と、の距離を、ゲートＨｆＯ層３５と、ゲートＴｉＮ層４０ｂ、４０ｃと、を加えた厚さの２倍まで短く出来ることを示している。そして、図１Ｗで示したように、Ｓｉ柱７ｂ、７ｉを除去することにより、ゲートＴｉＮ４０ａ、４０ｃをゲートＴｉＮ層４０ｂ、４０ｄから離して形成することができる。これは、図１Ｗに示すように、平面視において、高密度にＳｉ柱６ａ～６ｊを形成した後に、Ｓｉ柱７ｂ、７ｉを除去して、平面視においてＳｉ柱のない領域を形成したことによる。これにより、平面視において、除去したＳｉ柱７ｂ、７ｉの領域上に、コンタクトホール４７ａ、４７ｂを形成することができる。これにより、ＳＲＡＭセルの高密度化が図れる。本実施形態は、ＳＲＡＭセルだけでなく、ゲート導体層同士が接続された複数のＳｉ柱と、これらに隣接し、且つ分離したゲート導体層を有する１つまたは複数のＳｉ柱を有する回路にも適用することができる。
７．　本実施形態では、図１Ｐ～図１Ｓにおいて述べたように、Ｙ方向に伸延した帯状マスク材料層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂに直交して、Ｘ方向に伸延した帯状マスク材料層２７ａ、２７ｂ、２８ａ、２８ｂを、帯状マスク材料層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂを形成したのと同様な方法により形成した。これにより、Ｘ方向、Ｙ方向共に、高精度で、且つ高密度に、Ｓｉ柱６ａ～６ｊが形成される。また、本実施形態の説明では、帯状マスク材料層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂを形成した後に、帯状マスク材料層２８ａ、２８ｂを形成した。これに対して、帯状マスク材料層２８ａ、２８ｂを形成した後に、帯状マスク材料層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂを形成する工程でも、同じく高精度で、且つ高密度にＳｉ柱６ａ～６ｊを形成することができる。なお、設計において、Ｙ方向に余裕がある場合は、本方法を用いないで、マスク材料層を全面に形成した後に、リソグラフィ法とＲＩＥエッチング法により、直接に帯状マスク材料層２７ａ、２７ｂ、２８ａ、２８ｂを形成してもよい。また、Ｘ方向に余裕がある場合は、本方法を用いないで、マスク材料層を全面に形成した後に、リソグラフィ法とＲＩＥエッチング法により、直接に帯状マスク材料層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂ、または、帯状マスク材料層９ａ、１７ａ、１７ｂ、２１ａ、２１ｂを形成してもよい。
８．　本実施形態では、図１Ｏに示すように、平面視において、Ｙ方向に伸延した５本の帯状ＳｉＮ層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂを形成した。これに対し、帯状ＳｉＮ層８ａの材料をＳｉＮからＳｉＧｅに替え、帯状ＳｉＧｅ層１２ａａ、１２ａｂの材料をＳｉＮに替えることにより、平面視において、Ｙ方向に並行して伸延する２本の帯状ＳｉＮ層を形成することができる。これにより、平面視において、この２本の帯状ＳｉＮ層の位置に、高密度にＳｉ柱を形成することができる。このことは、平面視において、最初に形成する帯状ＳｉＮ層８ａ、帯状マスク材料層９ａよりなる帯状材料層の材料と、この帯状材料層の両側に、並行して形成する帯状ＳｉＮ層、帯状マスク材料層の材料と、帯状ＳｉＮ層、または帯状ＳｉＧｅ層の形成を何回繰り返すかにより、平面視において、Ｙ方向に伸延した帯状ＳｉＮ層を３本、４本、５本以上形成することができる。これにより、平面において、この帯状ＳｉＮ層の位置に、高密度にＳｉ柱を形成することができる。
（第２実施形態）
　以下、図２Ａ～図２Ｄを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。
　図１Ａ～図１Ｌと同じ工程を行う。この工程の中で、図１ＡにおけるＮ＋層３、Ｐ＋層４の平面視における配置が異なり、図２Ａに示すように、帯状Ｎ＋層３Ａ、３Ｂが、帯状Ｐ＋層４Ａの両側に形成される。そして、頂部上に帯状マスク材料層９ａを有した帯状ＳｉＮ層８ａの両側に、平面視において、帯状ＳｉＧｅ層１２ａａ、１２ａｂより広い幅のＳｉＧｅ層１２Ａａ、１２Ａｂが形成する。そして。ＳｉＧｅ層１２Ａａ、１２Ａｂの頂部上に、帯状マスク材料層１５Ａ，１５Ｂが形成されている。そして、帯状ＳｉＧｅ層１２Ａａ、１２Ａｂの両側に、帯状ＳｉＮ層８ａと同じ幅の、頂部上に帯状マスク材料層１７Ａ，１７Ｂを有した、帯状ＳｉＮ層１６Ａ、１６Ｂを形成する。
　次に、図１Ｎ～図１Ｔと同じ工程を行う。これにより、図２Ｂに示すように、マスク材料層７上に、頂部に、平面視において、正方形状のマスク材料層９Ａａ，９Ａｂ、１７Ａａ、１７Ａｂ，１７Ｂａ、１７Ｂｂを有した、正方形状のＳｉＮ層８Ａａ，８Ａｂ、１６Ａａ，１６Ａｂ（図示せず），１６Ｂａ、１６Ｂｂ（図示せず）を形成する。
　次に、図１Ｕ、図１Ｖと同じ工程を行う。これにより、図２Ｃに示すように、Ｎ＋層３Ａ、３Ｂ上にＳｉ柱６１ａ、６１ｃ、６１ｄ、６１ｆを形成する。同時にＰ＋層４Ａ上にＳｉ柱６１ｂ、６１ｅを形成する。
　次に、図１Ｘ～図１ＹＹと同じ工程を行う。これにより、図２Ｄに示すように、Ｓｉ柱６１ａ、６１ｂ、６１ｃの下に、Ｎ層２Ａと、Ｎ＋層３Ａａ、３Ｂａ、Ｐ＋層４Ａａと、が形成される。同様に、Ｓｉ柱６１ｄ、６１ｅ、６１ｆの下に、Ｎ層２Ｂと、Ｎ＋層３Ｂａ（図示せず）、３Ｂｂ（図示せず）、Ｐ＋層４Ｂａと、が形成される。そして、Ｓｉ柱６１ａ～６１ｆの下部を囲んで、ＳｉＯ2層３３を形成する。そして、Ｓｉ柱６１ａ～６１ｆを囲んで、ゲート絶縁層であるＨｆＯ２層６３を形成する。そして、ＨｆＯ２層６３を囲んでゲートＴｉＮ層６５ａ、６５ｂ、６５ｃ、６５ｄ（図示せず）と、ＳｉＯ2層４１と、を形成する。そして、Ｓｉ柱６１ａ～６１ｆの頂部外周にＳｉＯ2層４２を形成する。そして、Ｓｉ柱６１ａ～６１ｆの頂部上に選択エピタキシャル結晶成長法により、Ｎ＋層６７ａ、６７ｃ、６７ｄ、６７ｆと、Ｐ＋層６７ｂ、６７ｅを形成する。そして、熱処理を行い、Ｓｉ柱６１ａ～６１ｆの頂部に、Ｎ＋層６６ａ、６６ｃ、６７ｄ（図示せず）、６７ｆ（図示せず）と、Ｐ＋層６６ｂ、６６ｅと、を形成する。
　そして、全体にＳｉＯ2層４６を形成した後、Ｎ＋層３Ａａと、Ｐ＋層４Ａａ境界上と、ゲートＴｉＮ層６５ｃ上と、に形成したコンタクトホール６９ａを介して、形成した金属層（図示せず）により、Ｎ＋層３Ａａ、Ｐ＋層４Ａａと、ゲートＴｉＮ層６５ｃとの接続を行う。同時に、Ｎ＋層３Ｂｂ、Ｐ＋層４Ｂａ境界上と、ゲートＴｉＮ層６５ｂ上に形成したコンタクトホール６９ｂを介して、形成した金属層（図示せず）により、Ｎ＋層３Ｂｂ、Ｐ＋層４Ｂａと、ゲートＴｉＮ層６５ｂとの接続を行う。そして、全体にＳｉＯ2層４８を形成した後、ゲートＴｉＮ層６５ａ上に形成したコンタクトホール７０ａと、ゲートＴｉＮ層６５ｄ上に形成したコンタクトホール７０ｂと、を介して、ゲートＴｉＮ層６５ａ、６５ｄと、ワード配線金属層ＷＬと、が接続される。そして、全体にＳｉＯ2層５０を形成した後、Ｐ＋層６７ｂ、６７ｅ上に形成したコンタクトホール７１ａ、７１ｂを介して、Ｐ＋層６７ｂ、６７ｅと電源配線金属層Ｖｄｄが接続される。そして、全体にＳｉＯ2層５２を形成した後、コンタクトホール７３ａを介して、Ｎ＋層６７ａとグランド配線金属層Ｖｓｓ１が接続される。同時に、コンタクトホール７３ｂを介して、Ｎ＋層６７ｆとグランド配線金属層Ｖｓｓ２が接続される。そして、全体にＳｉＯ2層５４を形成した後、コンタクトホール７４ａを介して、Ｎ＋層６７ｃとビット配線金属層ＢＬが接続される。同時に、コンタクトホール７４ｂを介して、Ｎ＋層６７ｄと反転ビット配線金属層ＲＢＬが接続される。これにより、Ｐ層基板１上にＳＲＡＭセルが形成される。
　本実施形態の製造方法によれば、次のような特徴が得られる。
１．第１実施形態では、図１Ｍに示されたように、マスク材料層７上に、５本の帯状ＳｉＮ層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂを形成した。これに対し、本実施形態では、図２Ａに示されるように、３本の帯状ＳｉＮ層８ａ、１６Ａ、１６Ｂを形成して、ＳＲＡＭセルを形成することができる。これにより、工程の簡略化が図れる。
２．第１の実施形態では、図１Ｖに示されたように、ＳＲＡＭセル領域内に形成されたＳｉ柱６ｂ、６ｉを除去する工程が必要であった。これに対し、本発明では、このようなＳｉ柱除去工程を必要としない。これにより、工程の簡略化が図れる。
（第３実施形態）
　以下、図３Ａ～図３Ｆを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。
　図３Ａに示すように、図１Ｃに示した帯状ＳｉＮ層８ａ、マスク材料層９ａに替えて、最初に帯状マスク材料層８１（第１の帯状材料層）をエッチングマスクにして形成した帯状ＳｉＧｅ層８０（第２の帯状材料層）を形成する。
　そして、図１Ｄ～図１Ｍで示した、同様の工程を行う。これにより、図３Ｂに示すように、頂部上に帯状マスク材料層８１を有した帯状ＳｉＧｅ層８０の両側に、等幅の、頂部上に帯状マスク材料層８３ａ、８３ｂ（第３の帯状材料層）を有した帯状ＳｉＮ層８２ａ、８２ｂ（第４の帯状材料層）が形成される。そして、帯状ＳｉＮ層８２ａ、８２ｂの両側に、等幅の、頂部に帯状マスク材料層８５ａ、８５ｂを有した帯状ＳｉＧｅ層８４ａ、８４ｂが形成される。そして、帯状ＳｉＧｅ層８４ａ、８４ｂの両側に、頂部に帯状マスク材料層８７ａ、８７ｂを有した帯状ＳｉＮ層８６ａ、８６ｂを形成する。
　次に、図１Ｄ～図１Ｍで示した、同様の工程を行う。これにより、図３Ｃに示すように、マスク材料層７上に、平面視において、頂部上に正方形状マスク材料層９１ａ、９１ｂ、９１ｃ、９１ｄ、９１ｅ、９１ｆ、９１ｇ、９１ｈ（第１のマスク材料層）を有した正方形状ＳｉＮ層９０ａ、９０ｂ、９０ｃ、９０ｄ、９０ｅ（図示せず）、９０ｆ（図示せず）、９０ｇ、９０ｈ（図示せず）が形成される。
　次に、図１Ｕ、図１Ｖと同じ工程を行う。これにより、図３Ｄに示すように、Ｎ＋層３ｃ、Ｐ＋層４ｃ、４ｄ上に頂部上にマスク材料層９２ａ、９２ｂ、９２ｃ、９２ｄ、９２ｅ、９２ｆ、９２ｇ、９２ｈを有した、Ｓｉ柱９３ａ、９３ｂ、９３ｃ、９３ｄ、９３ｅ、９３ｆ、９３ｇ、９３ｈ（３次元形状半導体層）を形成する。
　次に、図３Ｅに示すように、マスク材料層９２ｂ、９２ｇ、Ｓｉ柱９３ｂ、９３ｇを除去する。
　次に、図１Ｚ～図１ＹＹと同じ工程を行う。これにより、図３Ｆに示すように、Ｓｉ柱９３ａ、９３ｃ、９３ｄの下に、Ｎ層２ｃａ、Ｎ＋層３ｃａ、３ｃｂ、Ｐ＋層４ｃａが形成される。同様に、Ｓｉ柱９３ｅ、９３ｆ、９３ｈの下に、Ｎ層２ｃｂ、Ｎ＋層３ｄａ（図示せず）、３ｄｂ（図示せず）、Ｐ＋層４ｃｂが形成される。そして、Ｓｉ柱９３ａ～９３ｈを囲んで、ゲート絶縁層であるＨｆＯ２層９５が形成される。そして、ＨｆＯ２層９５を囲んでゲートＴｉＮ層９６ａ、９６ｂ、９６ｃ、９６ｄ（図示せず）を形成する。そして、Ｓｉ柱９３ａ、９３ｄ、９３ｅ、９３ｈの頂部上に、Ｎ＋層９８ａ、９８ｃ、９８ｄ（図示せず）、９８ｆ（図示せず）と、Ｓｉ柱９３ａ、９３ｄ、９３ｅ、９３ｈの頂部にＮ＋層９７ａ、９７ｃ、９７ｄ（図示せず）、９７ｅ（図示せず）を形成する。同じく、Ｓｉ柱９３ｃ、９３ｆの頂部上にＰ＋層９８ｂ、９８ｅを、そして頂部にＰ＋層９７ｂ、９７ｅを形成する。そして、Ｎ＋層３ｃａ、Ｐ＋層４ｃａ境界上と、ゲートＴｉＮ層９６ｃ上に形成したコンタクトホール１００ａを介して、形成した金属層（図示せず）により、Ｎ＋層３ｃａ、Ｐ＋層４ｃａと、ゲートＴｉＮ層９５ｃとの接続を行う。同時に、Ｎ＋層３ｄｂ、Ｐ＋層４ｃｂ境界上と、ゲートＴｉＮ層９６ｂ上に形成したコンタクトホール１００ｂを介して、形成した金属層（図示せず）により、Ｎ＋層３ｄｂ、Ｐ＋層４ｃｂと、ゲートＴｉＮ層９６ｂとの接続を行う。そして、ゲートＴｉＮ層９６ａ上に形成したコンタクトホール１０１ａと、ゲートＴｉＮ層９６ｄ上に形成したコンタクトホール１００ｂと、を介して、ゲートＴｉＮ層９６ａ、９６ｄと、ワード配線金属層ＷＬと、が接続される。そして、Ｐ＋層９８ｂ、９８ｅ上に形成したコンタクトホール１０２ａ、１０２ｂを介して、Ｐ＋層９８ｂ、９８ｅと電源配線金属層Ｖｄｄが接続される。そして、コンタクトホール１０３ａを介して、Ｎ＋層９８ｃとグランド配線金属層Ｖｓｓ１が接続される。同時に、コンタクトホール１０３ｂを介して、Ｎ＋層９８ｄとグランド配線金属層Ｖｓｓ２が接続される。そして、コンタクトホール１０４ａを介して、Ｎ＋層９８ａと反転ビット配線金属層ＲＢＬが接続される。同時に、コンタクトホール１０４ｂを介して、Ｎ＋層９８ｆとビット配線金属層ＢＬが接続される。これにより、Ｐ層基板１上にＳＲＡＭセルが形成される。
　本実施形態の製造方法によれば、次のような特徴が得られる。
３．第１実施形態では、図１Ｍに示されたように、マスク材料層７上に、５本の帯状ＳｉＮ層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂを形成した。これに対し、本実施形態では、図３Ｂに示されるように、４本の帯状ＳｉＮ層８２ａ、８２ｂ、８６ａ、８６ｂを形成して、ＳＲＡＭセルを形成することができる。これにより、工程の簡略化が図れる。
４．本実施形態では、第１実施形態と同様に、Ｓｉ柱９３ｃ、９３ｄと、Ｓｉ柱９３ｅ、９３ｆの外周に繋がったゲートＴｉＮ層９６ｂ、９６ｃは、Ｓｉ柱９３ｃ、９３ｄ間と、Ｓｉ柱９３ｅ，９３ｆ間と、の側面で接触している。一方、Ｓｉ柱９３ａ、９３ｈでは、ゲートＴｉＮ層９６ａ、９６ｄは独立に形成される。このように、ゲートＴｉＮ層９６ｂ、９６ｃが、Ｓｉ柱９３ｃ，９３ｄ間と、Ｓｉ柱９３ｅ、９３ｆ間と、の側面で接触していることは、Ｓｉ柱９３ｃ、９３ｄ間と、Ｓｉ柱９３ｅ、９３ｆ間と、の距離を、ゲートＨｆＯ層９５と、ゲートＴｉＮ層９６ｂ、９６ｃと、を加えた厚さの２倍まで短く出来ることを示している。これにより、ＳＲＡＭセルの高集積化が図れる。
（第４実施形態）
　以下、図４Ａ、図４Ｂを参照しながら、本発明の第４実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。
　図１Ａ～図１Ｐまでの工程を行う。そして、図４Ａに示すように、リソグラフィ法とＲＩＥエッチングにより、平面視において、図１ＰにおけるＳｉＮ層１６ａ上の領域の帯状マスク材料層２７ａ、２８ａを除去して、頂部上に帯状マスク材料層２７Ａ、２７Ｂを有する帯状マスク材料層２８Ａ，２８Ｂを形成する。同時に、平面視において、ＳｉＮ層１６ｂ上の帯状マスク材料層２７ｂ、２８ｂを除去して、頂部に帯状マスク材料層２７Ｃ、２７Ｄを有する帯状マスク材料層２８Ｃ，２８Ｄ（図示せず）形成する。
　次に、図１Ｓ、図１Ｔに示した工程を行うことにより、図４Ｂに示すように、マスク材料層７上に、平面視において正方形状のマスク材料層２１ａａ、２１ｂａ、２１ａｂ、２１ｂｂ、１７ｂａ、１７ａｂ、９ａａ、９ａｂと、正方形状のマスク材料層２０ａａ、２０ａｂ、２０ｂａ（図示せず）、２０ｂｂ、１６ａｂ（図示せず）、８ａａ、８ａｂと、が形成される。この場合、図１ＳにおけるＳｉＮ層１６ａａ、１６ｂｂ、マスク材料層１７ａａ、１７ｂｂがない。そして、図１Ｘ～図１ＹＹまでの工程を行うことによって、第１実施形態と同じ構造を有するＳＲＡＭセルがＰ層基板１上に形成される。
　本実施形態の製造方法によれば、次のような特徴が得られる。
　第１実施形態では、Ｓｉ柱６ｂ、６ｉ、マスク材料層７ｂ、７ｉを形成した後に、このＳｉ柱６ｂ、６ｉ、マスク材料層７ｂ、７ｉを除去した。この場合、垂直方向に高さのあるＳｉ柱６ｂ、６ｉを、エッチング終点が、他のＳｉ柱６ａ、６ｃ，６ｄ，６ｅ、６ｆ、６ｈ、６ｊの底部と同じになるように、制御よくエッチングして除去しなければいけない。これに対し、本実施形態では、第１実施形態における図１Ｐに示した最上面にあるマスク材料層２７ａ、２７ｂ、２８ａ、２８ｂをエッチングすればよい。この場合、エッチング終点は、エッチングストッパーであるマスク材料層７となり、第１実施形態のようなエッチング終点に関する制御性の問題がない。
（第５実施形態）
　以下、図５Ａ～図５Ｆを参照しながら、本発明の第５実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。
　図５Ａに示すように、頂部上に帯状マスク材料層１００ａ、帯状マスク材料層１００ｂ（第６の帯状材料層、第１１の帯状材料層、第１５の帯状材料層）がある帯状ＳｉＮ層１０１ａ、帯状ＳｉＮ層１０１ｂ（第７の帯状材料層、第１２の帯状材料層、第１６の帯状材料層）をＹ方向に伸延して、マスク材料層７上に形成する。帯状ＳｉＮ層１０１ａは、平面視において、Ｎ＋層３Ａ上に形成される。そして、帯状ＳｉＮ層１０１ｂは、平面視において、Ｎ＋層３Ｂ上に形成される。このＮ＋層３Ａ、３Ｂは、平面視において、帯状Ｐ＋層４Ａの両側に、帯状に形成される。
　次に、図１Ｄ～図１Ｉの工程を行う。これにより、図５Ｂに示すように、帯状マスク材料層１００ａと、帯状ＳｉＮ層１０１ａとの両側に帯状マスク材料層１０２ａａ、１０２ａｂと、帯状ＳｉＧｅ層１０３ａａ、１０３ａｂと、が形成される。同じく、帯状マスク材料層１００ｂと、帯状ＳｉＮ層１０１ｂとの両側に帯状マスク材料層１０２ｂａ、１０２ｂｂ（第８の帯状材料層、第１３の帯状材料層、第１７の帯状材料層）と、帯状ＳｉＧｅ層１０３ｂａ、１０３ｂｂ（第９の帯状材料層、第１４の帯状材料層、第１８の帯状材料層）と、が形成される。
　次に、ＳｉＮ層（図示せず）を全体に被覆する。そして、図５Ｃに示すように、ＣＭＰ法により、ＳｉＮ層の上表面位置がマスク材料層１００ａ、１００ｂと同じになるように研磨して帯状ＳｉＮ層１０４ａ（第１９の帯状材料層）、１０４ｂ、１０４ｃを形成する。
　次に、図５Ｄに示すように、平面視において、ＳｉＮ層１０４Ｃの外側に開口端があるレジスト層１０５を形成する。そしてレジスト層１０５と、帯状マスク材料層１０２ａｂ、１０２ｂａをマスクにして、ＳｉＮ層１０４ａの上表面位置が、帯状マスク材料層１０２ａｂ、１０２ｂａの底部位置になるようにエッチングして、凹部１０６を形成する。
　次に、レジスト層１０５を除去する。そして、ＣＶＤ法とＣＭＰ法を用いて、凹部１０６を埋め、その上表面位置が、帯状マスク材料層１０２ａｂ、１０２ｂａの上表面位置と同じ、帯状マスク材料層１０８（第２０の帯状材料層）を形成する。そして、図５Ｅに示すように、マスク材料層１００ａ、１００ｂ、１０２ａａ、１０２ａｂ、１０２ｂａ、１０２ｂｂをマスクにして、ＳｉＮ層１０４をエッチングして、除去する。
　次に、図５Ｆに示すように、帯状マスク材料層１０２ａａ、１０２ａｂ、１０２ｂａ、１０２ｂｂを除去する。そして、ＳｉＧｅ層１０３ａａ、１０３ａｂ、１０３ｂａ、１０３ｂｂを除去する。これにより、マスク材料層７上に、頂部上にマスク材料層１００ａ、１００ｂ、１０８を有した、帯状ＳｉＮ層１０１ａ、１０１ｂ、１０４ａが形成される。そして、図２Ｂ～図２Ｄまでの工程を行うことにより、第２実施形態と同じ、１つのセル領域に６個のＳｉ柱６１ａ～６１ｆよりなるＳＲＡＭセル回路が形成される。
　本実施形態の製造方法によれば、次のような特徴が得られる。
　第２実施形態では、最初に帯状ＳｉＮ層８ａを形成した後に、この帯状ＳｉＮ層８ａの外側に２つの帯状ＳｉＮ層１６Ａ，１６Ｂを形成した。この場合、帯状ＳｉＮ層１６Ａ，１６Ｂの、帯状ＳｉＮ層８ａに対する、Ｘ方向における位置精度は、帯状ＳｉＧｅ層１２Ａａ、１２Ａｂと、帯状ＳｉＮ層１６Ａ，１６Ｂを形成するための、２回のＡＬＤ膜堆積と、ＲＩＥエッチング精度が影響する。これに対して、本実施形態では、最初に両側の帯状ＳｉＮ層１０１ａ、１０１ｂを形成し、次に帯状ＳｉＧｅ層１０３ａａ、１０３ａｂ、０３ｂａ、１０３ｂｂを形成した後に、中央の帯状ＳｉＮ層１０４ａを形成した。この場合、帯状ＳｉＮ層１０１ａ、１０１ｂの、帯状ＳｉＮ層１０４ａに対する、Ｘ方向における位置精度は、帯状ＳｉＧｅ層１０３ａａ、１０３ａｂ、０３ｂａ、１０３ｂｂを形成するための、１回のＡＬＤ膜堆積と、ＲＩＥエッチング精度だけが影響する。これにより、ＳＲＡＭセルの高精度化が測れる。
　本実施形態の説明では、帯状マスク材料層１０２ａａ、１０２ａｂ、１０２ｂａ、１０２ｂｂ、帯状ＳｉＧｅ層１０３ａａ、１０３ａｂ、１０ｂａ、１０３ｂｂを除去して、帯状マスク材料層１００ａ、１００ｂ、１０８、ＳｉＮ層１０１ａ、１０１ｂ、１０４ａを残存させた。これに対し、帯状マスク材料層１０２ａａ、１０２ａｂ、１０２ｂａ、１０２ｂｂ、帯状ＳｉＧｅ層１０３ａａ、１０３ａｂ、１０ｂａ、１０３ｂｂを残存して、帯状マスク材料層１００ａ、１００ｂ、１０８、ＳｉＮ層１０１ａ、１０１ｂ、１０４ａを除去させてもよい。この場合、帯状マスク材料層１０２ａａ、１０２ａｂ、１０２ｂａ、１０２ｂｂ、帯状ＳｉＧｅ層１０３ａａ、１０３ａｂ、１０ｂａ、１０３ｂｂが、Ｓｉ柱を形成する場合のマスク材料層となる。これによっても、ＳＲＡＭセルの高精度化が測れる。
　本実施形態は、図５Ｂ～図５Ｅに示したように、帯状ＳｉＧｅ層１０３ａｂ、１０３ｂａ間に帯状ＳｉＮ層１０４ａ、帯状マスク材料層１０８を形成する例を持って説明した。これに対して、帯状ＳｉＧｅ層１０３ａａ、１０３ａｂ、１０３ｂａ、１０３ｂｂを形成した後に、図１Ｊ～図１Ｌで示した工程と同じく帯状マスク材料層（図示せず）と、帯状ＳｉＮ層（図示せず）を形成すれば、平面視において、図１Ｎと同じＹ方向に伸延した５本の帯状マスク材料層（図示せず）と、帯状ＳｉＮ層（図示せず）を形成することができる。これによって、第１実施形態と同じ８個のＳＧＴよりなるＳＲＡＭセルが形成できる。本方法は第１実施形態より、帯状マスク材料層と、帯状ＳｉＮ層との形成工程を、それぞれ１回減らすことができる。これにより工程の簡易化が図れる。
（第６実施形態）
　以下、図６を参照しながら、本発明の第６実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。
　図１Ａ～図１Ｅまでの工程を行う。本工程では、ＳｉＧｅ層１２ａ、１２ｂに替えて、Ｓｉ層１１０ａ、１１０ｂを形成する。そして、ＳｉＯ2層１３に替えて、アモルファスＳｉＯＣ層１１１を形成する。そして、酸素を含んだ雰囲気で熱処理を行い、Ｓｉ層１１０ａ、１１０ｂの頂部を酸化して、マスク材料層である帯状ＳｉＯ2層１１２ａ、１１２ｂを形成する。このように、酸化処理により帯状マスク材料層を形成することができる。
　本実施形態の製造方法によれば、次のような特徴が得られる。
　第１実施形態では、凹部１４ａ、１４ｂを形成した後に、全体に堆積したＳｉＮ層をＣＭＰ法により研磨する工程が必要であった。これに対して、本実施形態では、酸化処理のみにより、マスク材料層である帯状ＳｉＯ2層１１２ａ、１１２ｂを形成できる。これにより、工程の簡略化が図れる。
（第７実施形態）
　以下、図７を参照しながら、本発明の第７実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である
　図１Ａ～図１Ｅまでの工程を行う。そして、窒素イオン注入により、ＳｉＧｅ層１２ａの頂部に帯状窒化ＳｉＧｅ層１１４ａ、１１４ｂを形成する。この帯状窒化ＳｉＧｅ層１１４ａ、１１４ｂをマスク材料層として用いる。
　本実施形態の製造方法によれば、次のような特徴が得られる。
　第１実施形態では、凹部１４ａ、１４ｂを形成した後に、全体に堆積したＳｉＮ層をＣＭＰ法により研磨する工程が必要であった。これに対して、本実施形態では、窒素イオンのイオン注入のみにより、マスク材料層である帯状窒化ＳｉＧｅ層１１４ａ、１１４ｂを形成できる。これにより、工程の簡略化が図れる。
（第８実施形態）
　以下、図８Ａ～図８Ｅを参照しながら、本発明の第８実施形態に係る、３次元半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。
　図８Ａに示すように、例えばＳｉＯ２基板１ａ上に、ＡＬＤ法によりＳｉＧｅ層１２０ａ（第４の材料層）を形成する。そして、エピタキシャル結晶成長法により、下から順番にＳｉ層１２１ａ（第１の半導体層）、ＳｉＧｅ層１２０ｂ（第４の材料層）、Ｓｉ層１２１ｂ（第１の半導体層）、ＳｉＧｅ層１２０ｃを形成する。ＳｉＧｅ層１２０ａ（第８の材料層）、１２０ｂ（第８の材料層）、１２０ｃ、Ｓｉ層１２１ａ、１２１ｂ、１２０ｃの、Ｙ方向の両端には保持材料層（図示せず）が形成されている。そして、ＳｉＧｅ層１２０ｃ上に、マスク材料層１２２を形成する。そして、図１Ａ～図１Ｌと同じ工程を行って、マスク材料層１２２上に、頂部に帯状マスク材料層１２５を有する帯状ＳｉＮ層１２４と、帯状マスク材料層１２５、帯状ＳｉＮ層１２４の両側に形成された、頂部に帯状マスク材料層１２７ａ、１２７ｂを有する帯状ＳｉＧｅ層１２６ａ、１２６ｂと、帯状ＳｉＧｅ層１２６ａ、１２６ｂ、帯状マスク材料層１２７ａ、１２７ｂの両側に、頂部にマスク材料層１２９ａ、１２９ｂを有する帯状ＳｉＮ層１２８ａ、１２８ｂを形成する。
　次に、図８Ｂに示すように、全体にＳｉＯ２層（図示せず）を被覆し、ＣＭＰ法により上表面位置が帯状マスク材料層１２５の上表面位置になるように研磨して、ＳｉＯ２層１３０を形成する。そして、平面視におけるＹ方向における両端が、保持材料層の端部と一致したマスク材料層１３１を形成する。
　次に、マスク材料層１３１をマスクにして、ＳｉＯ２層１３０、帯状マスク材料層１２５、１２７ａ、１２７ｂ、１２９ａ、１２９ｂ、ＳｉＮ層１２４、１２８ａ、１２８ｂ、帯状ＳｉＧｅ層１２６ａ、１２６ｂをエッチングする。そして、マスク材料層１３１を除去する。そして、残存しているＳｉＯ層１３０、マスク材料層１２７ａ、１２７ｂ、ＳｉＧｅ層１２６ａ、１２８ｂを除去する。そして、図８Ｃに示すようにマスク材料層１２５、１２９ａ、１２９ｂ、ＳｉＮ層１２４、１２８ａ、１２８ｂをマスクにして、マスク材料層１２２、ＳｉＧｅ層１２０ａ、１２０ｂ、１２０ｃ、Ｓｉ層１２１ａ、１２１ｂをエッチングして、ＳｉＮ層１２８ａの下に、ＳｉＧｅ層１２０ａａ、１２０ｂａ、１２０ｃａ、Ｓｉ層１２１ａａ、１２１ｂａ、マスク材料層１２２ａを形成する。同時に、ＳｉＮ層１２４の下に、ＳｉＧｅ層１２０ａｂ、１２０ｂｂ、１２０ｂａ、Ｓｉ層１２１ａｂ、１２１ｂｂ、マスク材料層１２２ｂが形成される。同時に、ＳｉＮ層１２８ｂの下に、ＳｉＧｅ層１２０ａｃ、１２０ｂｃ、１２０ｃｃ、Ｓｉ層１２１ａｃ、１２１ｂｃ、マスク材料層１２２ｃが形成される。
　次に、図８Ｄに示すように、マスク材料層１２５、１２９ａ、１２９ｂ、ＳｉＮ層１２４、１２８ａ、１２８ｂ、ＳｉＧｅ層１２０ａａ、１２０ａｂ、１２０ａｃ、１２０ｂａ、１２０ｂｂ、１２９ｂｃ、１２０ｃａ、１２０ｃｂ、１２０ｃｃをエッチングする。これによって、Ｙ方向の両端にある保持材料層で支えられた帯状Ｓｉ層１２１ａａ、１２１ａｂ、１２１ａｃ、１２１ｂａ、１２１ｂｂ、１２１ｂｃが形成される。
　次に図８Ｅに示すように、帯状Ｓｉ層１２１ａａ、１２１ａｂ、１２１ａｃ、１２１ｂａ、１２１ｂｂ、１２１ｂｃを囲んでゲートＨｆＯ層１３０ａａ、１３０ａｂ、１３０ａｃ、１３０ｂａ、１３０ｂｂ、１３０ｂｃを形成する。そして、ゲートＨｆＯ層１３０ａａ、１３０ａｂ、１３０ａｃ、１３０ｂａ、１３０ｂｂ、１３０ｂｃを囲んでゲートＹｉＮ層１３１を形成する。そして、帯状Ｓｉ層１２１ａａ、１２１ａｂ、１２１ａｃ、１２１ｂａ、１２１ｂｂ、１２１ｂｃの両端の保持材料層を除去する。そして、帯状Ｓｉ層１２１ａａ、１２１ａｂ、１２１ａｃ、１２１ｂａ、１２１ｂｂ、１２１ｂｃの両端に、ソースまたはドレインとなるＮ＋層（図示せず）、またはＰ＋層（図示せす）を形成する。これにより、帯状Ｓｉ層１２１ａａ、１２１ａｂ、１２１ａｃ、１２１ｂａ、１２１ｂｂ、１２１ｂｃをチャネルにしたＧＡＡ（Gate All Around）トランジスタ（非特許参考文献３を参照）を用いた回路が形成される。
　本実施形態の製造方法によれば、次のような特徴が得られる。
　本実施形態によれば、帯状Ｓｉ層１２１ａｂ、１２１ｂｂと、帯状Ｓｉ層１２ａａ、１２１ｂａ、帯状Ｓｉ層１２１ａｃ、１２１ｂｃとの、平面視における間隔を狭くすることができる。例えば、帯状Ｓｉ層１２１ａａ、１２１ｂａをＮチャネルＧＡＡトランジスタのチャネルとし、帯状Ｓｉ層１２１ａｂ、１２１ｂｂ、帯状Ｓｉ層１２１ａｃ、１２１ｂｃをＰチャネルＧＡＡトランジスタのチャネルとすると、高密度のインバータ回路を形成することができる。
　同様に下段の帯状Ｓｉ層１２１ａａ、１２ａｂ、１２１ａｃをＮチャネルＧＡＡトランジスタのチャネルとし、上段の帯状Ｓｉ層１２１ｂａ、１２１ｂｂ、１２１ｂｃをＰチャネルＧＡＡトランジスタのチャネルにしても、高密度のインバータ回路を形成することができる。また、本実施形態のように、ＧＡＡトランジスタを、上方に２段、水平方向に３列に形成した回路の他に、上方に１段、及び３段以上、そして水平方向に２列、及び４列形成した回路においても、回路の高密度化が図れる。
（第９実施形態）
　以下、図９Ａ～図９Ｃを参照しながら、本発明の第９実施形態に係る、３次元半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。
　図１Ａで示した工程を行った後、マスク材料層７上に、全体にＳｉＧｅ層（図示せず）とマスク材料層（図示せず）とを形成する。そして、リソグラフィ法とＲＩＥエッチング法により、図３Ａに示すように、平面視において、Ｙ方向に伸延した２つの帯状マスク材料層１３３ａ、１３３ｂを形成する。そして、帯状マスク材料層１３３ａ、１３３ｂをマスクにして、ＳｉＧｅ層をＲＩＥエッチングして、Ｙ方向に伸延した帯状ＳｉＧｅ層１３４ａ、１３４ｂを形成する。
　次に、全体にＳｉＮ層（図示せず）をＡＬＤ法により形成する。そして、図１Ｄ～図１Ｉまでの工程を行い、図９Ｂに示すように、帯状マスク材料層１３３ａ、１３３の両側に形成された帯状マスク材料層１３５ａａ、１３５ａｂ、１３５ｂａ、１３５ｂｂと、この帯状マスク材料層１３５ａａ、１３５ａｂ、１３５ｂａ、１３５ｂｂの下にあって、且つＳｉＧｅ層１３４ａ、１３４ｂの両側側面に接した帯状ＳｉＮ層１３６ａａ、１３６ａｂ、１３６ｂａ、１３６ｂｂを形成する。帯状マスク材料層１３５ａｂと帯状マスク材料層１３５ｂａは、離れて形成する。同様に、帯状ＳｉＮ層１３６ａｂと帯状ＳｉＮ層１３６ａｂと帯状ＳｉＮ層１３６ｂａは、離れて形成する。
　次に、図９Ｃに示すように、帯状マスク材料層１３３ａ、１３３ｂと、帯状ＳｉＧｅ層１３４ａ、１３４ｂを除去する。これにより、マスク材料層７上に、平面視においてＹ方向に伸延した帯状マスク材料層１３５ａａ、１３５ａｂ、１３５ｂａ、１３５ｂｂと、帯状ＳｉＮ層１３６ａａ、１３６ａｂ、１３６ｂａ、１３６ｂｂとが形成される。そして、図３Ｃ～図３Ｆの工程を行うことにより、図３Ｆと同じＳＲＡＭセルが形成される。
　本実施形態の製造方法によれば、次のような特徴が得られる。
　第３実施形態では、帯状ＳｉＧｅ層８０の両側に、３回の繰り返し帯状形成工程を行って、帯状ＳｉＮ層８２ａ、８２ｂ、８６ａ、８６ｂ、帯状ＳｉＧｅ層８４ａ、８４ｂを形成した。これに対して、本実施形態では、同時に形成した帯状ＳｉＧｅ層１３４ａ、１３４ｂの両側に、１回の帯状材料層形成工程のみで、帯状ＳｉＮ層１３６ａａ、１３６ａｂ、１３６ｂａ、１３６ｂｂを形成した。これにより工程の簡易化が図れる。
　平面視において、２本の帯状ＳｉＮ層１３６ａ、１３６ｂ間の距離を、図９Ａより離し、帯状ＳｉＮ層１３６ａａ、１３６ａｂと、帯状ＳｉＮ層１３６ｂａ、１３６ｂｂとの、それぞれの両側に、図１Ｉ～図１Ｌと同様な方法により帯状ＳｉＧｅ層と、この帯状ＳｉＧｅ層の上に帯状マスク材料層を形成する（図Ｉ～図１Ｌとは材料はことなる）。そして、帯状ＳｉＧｅ層間に、図５Ｂ～図５Ｅで示した同様な方法を用いて、帯状ＳｉＮ層と、この帯状ＳｉＮ層上に帯状マスク材料層を形成する。これにより、第１実施形態と同様に、平面視において、Ｙ方向に伸延した５本の帯状ＳｉＮ層と、この帯状ＳｉＮ層上に帯状マスク材料層を形成できる。これにより、第１実施形態と同じＳＲＡＭセルが形成される。第１実施形態では、帯状ＳｉＮ層８ａの両側に、４回の繰り返し帯状材料層形成工程を行うのに対して、本方法では、２回の繰り返し工程によりＳＲＡＭセルが形成される。これにより工程の簡易化が図れる。
　なお、本発明に係る第１実施形態から第７実施形態では、１つの半導体柱に１個のＳＧＴを形成したが、２個以上を形成する回路形成においても、本発明を適用できる。
　また、第１実施形態において、マスク材料層７はＳｉＯ2層、酸化アルミニウム（Ａｌ2Ｏ3、以後ＡｌＯと称する）層、ＳｉＯ2層より形成した。そして、窒化シリコン（ＳｉＮ）層８を堆積した。そして、ＳｉＯ2層からなるマスク材料層９を堆積した。そして、ＳｉＮ層からなるマスク材料層１０を堆積した。これらマスク材料層７、９、１０、ＳｉＮ層８は、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態において、図１Ｄに示したように、全体に、ＡＬＤ法によりＳｉＧｅ層１２を帯状マスク材料層７、８ａ、９ａを覆って形成した。このＳｉＧｅ層１２は、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層をもちいてもよい。このことは、帯状ＳｉＧｅ層１８ａ、１８ｂにおいても、同様である。また、帯状ＳｉＧｅ層１２ａａ、１２ａｂと、帯状ＳｉＧｅ層１８ａ、１８ｂの材料母体は同じでなくても良い。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態における、帯状マスク材料層１５ａ、１５ｂ、１７ａ、１７ｂ、１９ａ、１９ｂ、２１ａ、２１ｂと、帯状マスク材料層１６ａ、１６ｂ、２０ａ、２０ｂは、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いることができる。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態において、帯状マスク材料層９ａ、１５ａ、１５ｂ、１７ａ、１７ｂ、１９ａ、１９ｂ、２１ａ、２１ｂのそれぞれの上表面と、底部の位置が、同じのように形成したが、本発明の目的に合うならば、それぞれの上表面と、底部の位置が垂直方向で異なっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態において、帯状マスク材料層９ａ、１５ａ、１５ｂ、１７ａ、１７ｂ、１９ａ、１９ｂ、２１ａ、２１ｂの厚さ、及び形状は、ＣＭＰによる研磨、及びＲＩＥエッチング、洗浄により変化する。この変化は、本発明の目的に合う程度の内であれば、問題ない。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態において、図１Ｑ～図１Ｓに示す、ＳｉＯ2層２２、ＳｉＮ層２４、帯状ＳｉＧｅ層２５、ＳｉＮ層による帯状マスク材料層２６、帯状マスク材料層２７ａ、２７ｂ、２８ａ、２８ｂは、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む材料層を用いることができる。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｓｉ柱７ｂ、６ｉを除去した。このように、回路設計に合わせて、形成したＳｉ柱６ａ～６ｊのいずれかを、リソグラフィ法と、エッチングにより除去してもよい。ＳＲＡＭセル回路以外の回路においても、一度形成したＳｉ柱を、回路設計に合わせて、除去できる。また、第４実施形態のように、帯状マスク材料層２７ａ、２７ｂ、２８ａ、２８ｂの、平面視における、任意の領域をエッチングして、Ｓｉ柱６ａ～６ｊのいずれかを形成しないことができる。本実施形態が提供する方法は、ＳＲＡＭセル回路以外の回路形成に適用できる。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、図１Ｚに示したように、ゲート金属層として、ＴＮ層４０ａ、４０ｂ、４０ｃ、４０ｄを用いた。このＴｉＮ層４０ａ、４０ｂ、４０ｃ、４０ｄは、本発明の目的に合う材料であれば、単層または複数層よりなる材料層を用いることができる。ＴｉＮ層４０ａ、４０ｂ、４０ｃ、４０ｄは、少なくとも所望の仕事関数を持つ、炭層または複数層の金属層より形成できる。この外側に、たとえばＷ層を形成してもよい。この場合、Ｗ層はゲート金属層を繋げる金属配線層の役割を行う。Ｗ層以外に単層、または複数層の金属層を用いても良い。このことは、本発明に係るその他の実施形態においても同様である。
　また、本発明の実施形態の説明では、ＳＲＡＭセルを形成する例を用いた。例えば、マイクロプロセッサ回路では、ＳＲＡＭ回路とロジック回路が、同じチップ上に形成されている。このロジック回路形成において、図１Ｗ、図４Ａで説明した方法により、不要なＳｉ柱を形成しない方法を用いることができる。また、ＳＲＡＭ回路とロジック回路と、を別々の実施形態の方法により形成してもよい。このことは、他の回路形成においても、同様である。
　また、第６実施形態では、第１実施形態におけるＳｉＯ2層１３に替えて、アモルファスＳｉＯＣ層１１１を形成した。そして、酸素を含んだ雰囲気で熱処理を行い、Ｓｉ層１１０ａ、１１０ｂの頂部を酸化して、マスク材料層である帯状ＳｉＯ2層１１２ａ、１１２ｂを形成した。このアモルファスＳｉＯＣ層１１１、Ｓｉ層１１０ａ、１１０ｂは、本発明の目的に沿うものであれば、他の材料層であってもよい。
　また、第７実施形態では、窒素イオン注入により、ＳｉＧｅ層１２ａの頂部に帯状窒化ＳｉＧｅ層１１４ａ、１１４ｂを形成した。この窒素イオン注入、ＳｉＧｅ層１２ａは、マスク材料層を形成するものであれば、他の原子のイオン注入、またはＳｉＧｅ層に代わる材料層であってもよい。
　また、第１実施形態において、平面視において、円形状のマスク材料層７ａ～７ｊを形成した。マスク材料層７ａ～７ｊの形状は楕円状であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　第１実施形態では、ゲート絶縁層として、ＨｆＯ２層３５を用い、ゲート材料層としてＴｉＮ層４０ａ、４０ｂ、４０ｃ、４０ｄを用いたが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。同様にＷ層３４についても、単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、図１ＸＸに示したように、選択エピタキシャル結晶成長法を用いて、Ｎ＋層４３ａ、４３ｃ、４３ｄ、４３ｅ、４３ｆ、４３ｈ、Ｐ+層４３ｂ、４３ｇを形成した。そして、熱拡散によりＳｉ柱６ａ～６ｊの頂部にＮ＋層４ａ、４４ｃ、４４ｄ、４４ｅ、４４ｆ、４４ｈ、Ｐ＋層４４ｂ、４４ｇを形成した。選択エピタキシャル結晶成長法により形成した、Ｎ＋層４３ａ、４３ｃ、４３ｄ、４３ｅ、４３ｆ、４３ｈ、Ｐ+層４３ｂ、４３ｇは、単結晶層であるので、熱拡散によるＳｉ柱６ａ～６ｊの頂部に形成されたＮ＋層４ａ、４４ｃ、４４ｄ、４４ｅ、４４ｆ、４４ｈ、Ｐ＋層４４ｂ、４４ｇがなくても、ＳＧＴのソース、またはドレインとなる。同様に、ソース、またはドレインである、Ｓｉ柱６ａ～６ｊの底部にあるＮ＋層３ａ、３ｂ、３ｃ、３ｄ、Ｐ＋層４ａ、５ａに替えて、Ｓｉ柱６ａ～６ｊの外周を囲んでエピタキシャル結晶成長法により形成したＮ＋層、またはＰ＋層をソースまたはドレインとしてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、図１ＸＸに示した、Ｎ＋層４３ａ、４３ｃ、４３ｄ、４３ｅ、４３ｆ、４３ｈ、Ｐ+層４３ｂ、４３ｇの形成を選択エピタキシャル結晶成長法により行った。これらＮ＋層４３ａ、４３ｃ、４３ｄ、４３ｅ、４３ｆ、４３ｈ、Ｐ+層４３ｂ、４３ｇの形成を、通常のエピタキシャル結晶成長法を行い、その後にリソグラフィ法とエッチングにより形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｐ層基板１上にＳＧＴを形成したが、Ｐ層基板１の代わりにＳＯＩ（Silicon On Insulator）基板を用いても良い。または、基板としての役割を行うものであれば他の材料基板を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｓｉ柱６ａから６ｊの上下に、同じ極性の導電性を有するＮ＋層４４ａ、４４ｃ、４４ｄ、４４ｆ、４４ｈ、Ｐ+層４４ｂ、４４ｇとＮ＋層３ａ、３ｂ、３ｃ、３ｄ、Ｐ+層４ａ、５ａを用いて、ソース、ドレインを構成するＳＧＴについて説明したが、極性が異なるソース、ドレインを有するトンネル型ＳＧＴに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。
　また、上記各実施形態では、チャネル、ソース、ドレインなどの半導体領域としてＳｉ（シリコン）を用いた例について説明した。しかしこれに限られず、本発明の技術思想は、ＳｉＧｅのようにＳｉを含んだ半導体材料、またはＳｉ以外の半導体材料を用いた、３次元半導体装置にも適用可能である。
　また、第１実施形態では、Ｓｉ柱６ａ～６ｊは単体のＳｉ層より形成したが、垂直方向において異なる半導体母体からなる半導体層を積層してＳＧＴのチャネルを形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路に対しても適用することができる。
　本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、柱状半導体装置の製造方法によれば、高密度の柱状半導体装置が得られる。
１　Ｐ層基板
１ａ　ＳｉＯ２基板
２、２ａ、２ｂ　Ｎ層
３、３ａ、３ｂ、３ｃ、３ｄ、４３ａ、４３ｃ、４３ｄ、４３ｅ、４３ｆ、４３ｇ、４３ｈ、４４ａ、４４ｃ、４４ｄ、４４ｅ、４４ｆ、４４ｇ、４４ｈ、６６ａ、６６ｃ、６６ｄ、６６ｆ、９７ａ、９７ｃ、９７ｄ、９７ｅ、９７ｈ、９８ａ、９８ｃ、９８ｄ、９８ｆ　Ｎ＋層
３Ａ、３Ｂ　帯状Ｎ＋層
４Ａ　帯状Ｐ＋層
４、４ａ、４ｃ、４ｄ、５、５ａ、４３ｂ、４３ｇ、４４ｂ、４４ｇ、６６ｂ、６６ｅ、９７ｂ、９７ｅ、９８ｂ、９８ｅ　Ｐ＋層
６　ｉ層
７、８、９、１０、２６、７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、７ｇ、７ｈ、７ｉ、７ｊ、３０ａ、３０ｂ、３０ｃ、３０ｄ、３１ａ、３１ｂ、３１ｃ、３１ｄ、３８ａ、３８ｂ、３８ｃ、３８ｄ、６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅ、６０ｆ、９２ａ、９２ｂ、９２ｃ、９２ｄ、９２ｅ、９２ｆ、９２ｇ、９２ｈ、１２２、１３１　マスク材料層
８ａ、９ａ、１０ａ、１５ａ、１５ｂ、１６ａ、１６ｂ、１７ａ、１７ｂ、１９ａ、１９ｂ，２０ａ、２０ｂ、２１ａ、２１ｂ、２６、２７ａ、２７ｂ、２７Ａ，２７Ｂ、２７Ｃ、２７Ｄ、２８ａ、２８ｂ、３３ａ、３３ｂ、１５Ａ，１５Ｂ、１７Ａ，１７Ｂ、８１、８３ａ、８３ｂ、８５ａ、８５ｂ、８７ａ、８７ｂ、１００ａ、１００ｂ、１０２ａａ、１０２ａｂ、１０２ｂａ、１０２ｂｂ、１０８、１２５、１２７ａ、１２７ｂ、１２９ａ、１２９ｂ、１３３ａ、１３３ｂ、１３５ａａ、１３５ａｂ、１３５ｂａ、１３５ｂｂ　帯状マスク材料層
９Ａａ，９Ａｂ、１７Ａａ、１７Ａｂ，１７Ｂａ、１７Ｂｂ、９１ａ、９１ｂ、９１ｃ、９１ｄ、９１ｅ、９１ｆ、９１ｇ、９１ｈ　正方形状マスク材料層
８、１６、１６Ａ、１６Ｂ，２４、４２　ＳｉＮ層
１６Ａ，１６Ｂ、２４ａ、２４ｂ、８２ａ、８２ｂ、８６ａ、８６ｂ、１０１ａ、１０１ｂ、１０４ａ、１０４ｂ、１０４ｃ、１２４、１２８ａ、１２８ｂ、１３６ａａ、１３６ａｂ、１３６ｂａ、１３６ｂｂ　帯状ＳｉＮ層
８Ａａ，８Ａｂ、１６ＡＡ，１６ＡＢ，１６ＢＡ、１６ＢＢ、９０ａ、９０ｂ、９０ｃ、９０ｄ、９０ｅ、９０ｆ、９０ｇ、９０ｈ　正方形状ＳｉＮ層
１２、１２ａ、１２ｂ、１８ａ、１８ｂ、１２０ａ、１２０ｂ、１２０ｃ　ＳｉＧｅ層
１２ａａ、１２ａｂ、１８ａ、１８ｂ、２５、１２Ａａ、１２Ａｂ、８０、１０３ａａ、１０３ａｂ、１０３ｂａ、１０３ｂｂ　帯状ＳｉＧｅ層
１３、１３ａ、１３ｂ、１３ｂａ、２２、２２ａ、２２ｂ、３２ａ、３２ｂ、３４、４６、４８、５０、５２、５４、１３０　ＳｉＯ2層
Ｒ１、Ｒ２　丸み
１４ａ、１４ｂ、１４Ａ，１４Ｂ，１０６　凹み
８ａａ、８ａｂ、９ａａ、９ａｂ、１６ａａ、１６ｂａ、１６ｂｂ、１７ａａ、１７ｂａ、１７ｂｂ、２０ａａ、２０ｂａ、２０ｂｂ、２１ａａ、２１ｂａ、２１ｂｂ　正方形状マスク材料層
６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６ｈ、６ｉ、６ｊ、６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅ、６０ｆ、６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅ、６１ｆ、９３ａ、９３ｂ、９３ｃ、９３ｄ、９３ｅ、９３ｆ、９３ｇ、９３ｈ　Ｓｉ柱
３５、６３　ＨｆＯ２層
４０ａ、４０ｂ、４０ｃ、４０ｄ、６５ａ、６５ｂ、６５ｃ、６５ｄ　ＴｉＮ層
４７ａ、４７ｂ、４９ａ、４９ｂ、５１ａ、５１ｂ、５１ｃ、５１ｄ、５３ａ、５３ｂ、５５ａ、５５ｂ、６９ａ、６９ｂ、７１ａ、７１ｂ、７３ａ、７３ｂ、７４ａ、７４ｂ、１００ａ、１００ｂ、１０２ａ、１０２ｂ、１０３ａ、１０３ｂ、１０４ａ、１０４ｂ　コンタクトホール
１０５　レジスト層
１１１　ＳｉＯＣ層
１１４ａ、１１４ｂ　帯状窒化ＳｉＧｅ層
１１２ａ、１１２ｂ　帯状ＳｉＯ２層
ＷＬ　ワード配線金属層
ＢＬ　ビット配線金属層
ＲＢＬ　反転ビット配線金属層
Ｖｓｓ１，Ｖｓｓ２　グランド配線金属層
Ｖｄｄ　電源配線金属層
Ｃ１、Ｃ２　接続配線金属層

Claims (26)

  1. 　第１の基板上にある、少なくとも一部または全体が半導体層よりなる第２の基板の上に、第１の材料層を形成する工程と、
    　前記第１の材料層上に、平面視において、１つの方向に伸び、同じ平面視形状を有する第１の帯状材料層を、その頂部上に有する第２の帯状材料層を形成する工程と、
    　全体を覆って、下から第２の材料層と、第３の材料層と、を形成する工程と、
    　前記第２の材料層と、前記第３の材料層の上面位置が、前記第１の帯状材料層の上面位置となるように平滑化する工程と、
    　平滑化された前記第２の材料層の頂部に、平滑化された前記第３の材料層と、前記第１の帯状材料層と、の側面に挟まれた第３の帯状材料層を形成する工程と、
    　平滑化された前記第３の材料層を除去する工程と、
    　前記第１の帯状材料層と、前記第３の帯状材料層と、をマスクにして、前記第２の材料層をエッチングして、前記第２の帯状材料層の両側側面に接した、第４の帯状材料層を形成する工程と、
    　全体を覆って、下から第４の材料層と、第５の材料層と、を形成する工程と、
    　前記第４の材料層と、前記第５の材料層の上面位置が、前記第１の帯状材料層の上面位置となるように平滑化する工程と、
    　平滑化された前記第４の材料層の頂部に、平滑化された前記第５の材料層と、前記第３の帯状材料層と、の側面に挟まれた第５の帯状材料層を形成する工程と、
    　前記第５の材料層を除去する工程と、
    　前記第１の帯状材料層と、前記第３の帯状材料層と、前記第５の帯状材料層と、をマスクにして、前記第４の材料層をエッチングして、前記第４の帯状材料層の側面に接した、第６の帯状材料層を形成する工程と、
    　前記第３の帯状材料層と、前記第４の帯状材料層と、を除去する工程と、
    　前記第１の帯状材料層より上方、または下方に、平面視において、前記第１の帯状材料層と直交した、単層、または複数層よりなる第７の帯状材料層が形成された状態で、平面視において、前記第７の帯状材料層と、前記第２の帯状材料層と、前記第６の帯状材料層と、の第１の重なり領域にある、平面視において矩形状、または円形状の第１のマスク材料層を、少なくとも前記第１の材料層、または前記第２の帯状材料層、または前記第６の帯状材料層と、を母体にして形成する工程と、
    　前記第１のマスク材料層をマスクにして、前記第２の基板をエッチングして、前記第１の基板上に前記半導体層よりなる３次元形状半導体層を形成する工程と有し、
    　前記３次元形状半導体層をチャネルにする、
    　ことを特徴にする３次元半導体装置の製造方法。
  2. 　前記第３の帯状材料層を形成する工程において、
    　前記第１の帯状材料層と、平滑化された前記第３の材料層と、をマスクにして、前記第２の材料層の頂部をエッチングして、第１の凹部を形成する工程と、
    　前記第１の凹部を埋め、且つその上面位置が前記第１の帯状材料層の上面位置と同じくする前記第３の帯状材料層を形成する工程と、を有する、
    　ことを特徴とする請求項１に記載の３次元半導体装置の製造方法。
  3. 　前記第５の帯状材料層を形成する工程において、
    　前記第１の帯状材料層と、前記第３の帯状材料層と、前記第５の材料層と、をマスクにして、前記第４の材料層の頂部をエッチングして、第２の凹部を形成する工程と、
    　前記第２の凹部を埋め、且つその上面位置が前記第１の帯状材料層の上面位置と同じくする前記第５の帯状材料層を形成する工程と、を有する、
    　ことを特徴とする請求項１に記載の３次元半導体装置の製造方法。
  4. 　垂直方向において、前記第１の帯状材料層より上方、又は下方に、平面視において、１つの方向に伸びた第８の帯状材料層を、その頂部上に有し、且つ前記第７の帯状材料層と平面視において同じ形状を有する第９の帯状材料層が形成されており、
    　前記第７の帯状材料層は、
    　全体を覆って、下から第６の材料層と、第７の材料層と、を形成する工程と、
    　前記第６の材料層と、前記第７の材料層の上面位置が、前記第８の帯状材料層の上面位置となるように平滑化する工程と、
    　前記第８の帯状材料層と、平滑化された前記第７の材料層と、をマスクにして、平滑化された前記第６の材料層の頂部をエッチングして、第３の凹部を形成する工程と、
    　前記第３の凹部を埋め、且つその上面位置が前記第８の帯状材料層の上面位置と同じくする第１０の帯状材料層を形成する工程と、
    　前記第６の材料層を除去する工程と、
    　前記第８の帯状材料層と、前記第１０の帯状材料層と、をマスクにして、前記第６の材料層をエッチングして、前記第９の帯状材料層の両側側面に接した、第１１の帯状材料層を形成する工程と、
    　前記第８状材料層と、前記第９の帯状材料層と、を除去するか、もしくは前記第１０の帯状材料層と、前記第１１の帯状材料層と、を除去して、残った帯状材料層の下層または、上下両層を前記第７の帯状材料層とする、ことにより形成される
    　ことを特徴とする請求項１に記載の３次元半導体装置の製造方法。
  5. 　平面視において、前記第２の帯状材料層と、前記第４の帯状材料層と、のいずれか一方の幅が、もう一方の幅より大きく形成する、
    　ことを特徴とする請求項１に記載の３次元形状半導体装置の製造方法。
  6. 　平面視において、前記第２の帯状材料層と、前記第６の帯状材料層と、のいずれか一方の幅が、もう一方の幅より大きく形成する、
    　ことを特徴とする請求項１に記載の３次元半導体装置の製造方法。
  7. 　前記３次元形状半導体層が、前記第１の基板上に、垂直方向に立った半導体柱である、
    　ことを特徴とする請求項１に記載の３次元半導体装置の製造方法。
  8. 　前記半導体柱が、前記１つの方向、または前記１つの方向に直交する方向に、隣接して並んだ、少なくとも第１の半導体柱と、第２の半導体柱と、第３の半導体柱よりなり、
    　前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、の側面を囲んで第１のゲート絶縁層を形成する工程と、
    　前記第１のゲート絶縁層を囲んで、第１のゲート導体層を形成する工程を有し、
    　前記第１のゲート導体層が、前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱との少なくとも２つの前記半導体柱間を埋めて形成される、
    　ことを特徴とする請求項７に記載の３次元半導体装置の製造方法。
  9. 　前記基板上に形成した複数の前記半導体柱のいずれかを除去する工程を有する、
    　ことを特徴とする請求項７に記載の３次元半導体装置の製造方法。
  10. 　複数の前記半導体柱を形成する前に、平面視において、前記第７の帯状材料層の一部領域を形成しない工程を有し、
    　平面視において、前記第７の帯状材料層の前記一部領域の下に、複数の前記半導体柱のいずれかが形成されてない、
    　ことを特徴とする請求項７に記載の３次元半導体装置の製造方法。
  11. 　前記第１の材料層上に、前記第１の帯状材料層を、頂部上に有する前記第２の帯状材料層を形成する工程に並行して、頂部に同じ平面形状を有する第１２の帯状材料層を、頂部上に有する第１３の帯状材料層を、同じ前記１つの方向に伸延して、形成する工程と、
    　前記第１の材料層上に、前記第３の帯状材料層を、頂部上に有する前記第４の帯状材料層を形成する工程に並行して、頂部に同じ平面形状を有する第１４の帯状材料層を、頂部上に有する第１５の帯状材料層を、同じ前記１つの方向に伸延して、形成する工程と、
    　向い合った前記第４の帯状材料層と、前記第１５の帯状材料層と、の間にあり、かつ両者の側面に接して、前記第６の帯状材料層と同じ形状の第１６の帯状材料層を形成する工程と、
    　前記第３の帯状材料層と、前記第４の帯状材料層と、前記１４の帯状材料層と、前記１５の帯状材料層と、を除去する工程と、を有する、
    　ことを特徴とする請求項１に記載の３次元半導体装置の製造方法。
  12. 　平滑化された前記第２の材料層の頂部を酸化して、前記第３の帯状材料層を形成する、
    　ことを特徴とする請求項１に記載の３次元半導体装置の製造方法。
  13. 　平滑化された前記第２の材料層の頂部に原子イオンをイオン注入して、前記第３の帯状材料層を形成する、
    　ことを特徴とする請求項１に記載の３次元半導体装置の製造方法。
  14. 　前記第２の基板を、平面視において、一方向の両端が保持材料層に接して、且つ垂直方向において、第１の半導体層と、第８の材料層を１組にして、上方に複数積み上げた構造で形成する工程と、
    　前記３次元形状半導体層の形成後に、前記第８の材料層を除去する工程と、
    　前記３次元形状半導体層の前記第１の半導体層を囲んで第２のゲート絶縁層を形成する工程と、
    　前記第２のゲート絶縁層を囲んで第２のゲート導体層を形成する工程と、
    　前記保持材料層を除去する工程と、
    　前記平面視において、前記一方向の前記第１の半導体層の両端に接して、ドナーまたはアクセプタ不純物を含んだ不純物層を形成する工程を有する、
    　ことを特徴とする請求項１に記載の３次元半導体装置の製造方法。
  15. 　第１の基板上にある、少なくとも一部、または全体が半導体層よりなる、第２の基板上に、第１の材料層を形成する工程と、
    　前記第１の材料層上に、平面視において、１つの方向に伸び、同じ平面視形状を有する第１の帯状材料層を、その頂部上に有する第２の帯状材料層を形成する工程と、
    　全体を覆って、下から第２の材料層と、第３の材料層と、を形成する工程と、
    　前記第２の材料層と、前記第３の材料層の上面位置が、前記第１の帯状材料層の上面位置となるように平滑化する工程と、
    　平滑化された前記第３の材料層の頂部に、平滑化された前記第３の材料層と、前記第１の帯状材料層と、の側面に挟まれた第３の帯状材料層を形成する工程と、
    　平滑化された前記第２の材料層を除去する工程と、
    　前記第１の帯状材料層と、前記第３の帯状材料層をマスクにして、前記第２の材料層をエッチングして、前記第３の帯状材料層を、その頂部上に有する第４の帯状材料層を形成する工程と、
    　前記第１の帯状材料層と、前記第２の帯状材料層と、を除去する工程と、
    　前記第３の帯状材料層より上方、または下方に、平面視において、前記第４の帯状材料層と直交した、単層、または複数層よりなる第５の帯状材料層が形成された状態で、平面視において、前記第４の帯状材料層と、前記第５の帯状材料層と、の第１の重なり領域にある、平面視において矩形状、または円形状の第１のマスク材料層を、前記第１の材料層、または前記第４の帯状材料層、または前記第５の帯状材料層と、を母体にして形成する工程と、
    　前記第１のマスク材料層をマスクにして、前記第２の基板をエッチングして、前記基板上に、前記半導体層よりなる３次元形状半導体層を形成する工程と有し、
    　前記３次元形状半導体層をチャネルにする、
    　ことを特徴とする、３次元半導体装置の製造方法。
  16. 　前記第３の帯状材料層を形成する工程において、
    　前記第１の帯状材料層と、前記第３の材料層と、をマスクにして、前記第２の材料層の頂部をエッチングして、第１の凹部を形成する工程と、
    　前記第１の凹部を埋め、且つその上面位置が前記第１の帯状材料層の上面位置と同じくする前記第３の帯状材料層を形成する工程と、を有する、
    　ことを特徴とする請求項１５に記載の３次元半導体装置の製造方法。
  17. 　平面視において、前記第２の帯状材料層と、前記第４の帯状材料層と、のいずれか一方の幅が、もう一方の幅より大きく形成する、
    　ことを特徴とする請求項１５に記載の３次元半導体装置の製造方法。
  18. 　前記３次元形状半導体層が、前記第１の基板上に、垂直方向に立った半導体柱である、
    　ことを特徴とする請求項１５に記載の３次元半導体装置の製造方法。
  19. 　前記半導体柱が、前記１つの方向、または前記１つの方向に直交する方向に、隣接して並んだ、少なくとも第１の半導体柱と、第２の半導体柱よりなり、
    　前記第１の半導体柱と、前記第２の半導体柱と、の側面を囲んで第１のゲート絶縁層を形成する工程と、
    　前記第１のゲート絶縁層を囲んで、第１のゲート導体層を形成する工程を有し、
    　前記第１のゲート導体層が、前記第１の半導体柱と、前記第２の半導体柱と間を埋めて形成される、
    　ことを特徴とする請求項１８に記載の３次元半導体装置の製造方法。
  20. 　前記基板上に形成した複数の前記半導体柱のいずれかを除去する工程を有する、
    　ことを特徴とする請求項１８に記載の３次元半導体装置の製造方法。
  21. 　複数の前記半導体柱を形成する前に、平面視において、前記第７の帯状材料層の一部領域を形成しない工程を有し、
    　平面視において、前記第７の帯状材料層の前記一部領域の下に、複数の前記半導体柱のいずれかが形成されてない、
    　ことを特徴とする請求項１８に記載の３次元半導体装置の製造方法。
  22. 　前記第１の帯状材料層と、前記第２の帯状材料層との形成と同時に、平面視において、前記第１の帯状材料層と、前記第２の帯状材料層とに、並行して、且つ第６の帯状材料層を頂部に有する第７の帯状材料層を形成する工程と、
    　前記第３の帯状材料層と、前記第４の帯状材料層との形成と同時に、前記第６の帯状材料層と、前記第７の帯状材料層の両側面に接して、第８の帯状材料層を頂部に有した第９の帯状材料層を形成する工程と、
    　前記第１の帯状材料層と、前記第２の帯状材料層とを除去する工程と並行して、前記第６の帯状材料層と、前記第７の帯状材料層と、を除去する工程と、を有する、　　
    　ことを特徴とする請求項１５に記載の３次元半導体装置の製造方法。
  23. 　前記９の帯状材料層と、前記第４の帯状材料層との、平面視における間隔が、前記第２の帯状材料層、または前記７の帯状材料層の一方、または両方と同じに形成されている、
    　ことを特徴とする請求項２２に記載の３次元半導体装置の製造方法。
  24. 　平滑化された前記第２の材料層の頂部を酸化して、前記第３の帯状材料層を形成する、
    　ことを特徴とする請求項１５に記載の３次元半導体装置の製造方法。
  25. 　平滑化された前記第２の材料層の頂部に原子イオンをイオン注入して、前記第３の帯状材料層を形成する、
    　ことを特徴とする請求項１５に記載の３次元半導体装置の製造方法。
  26. 　前記第２の基板を、平面視において、一方向の両端が保持材料層に接して、且つ垂直方向において、前記半導体層と、第４の材料層を１組にして、上方に複数積み上げた構造で形成する工程と、
    　前記３次元形状半導体層の形成後に、前記第４の材料層を除去する工程と、
    　前記３次元形状半導体層の前記半導体層を囲んで第２のゲート絶縁層を形成する工程と、
    　前記第２のゲート絶縁層を囲んで第２のゲート導体層を形成する工程と、
    　前記保持材料層を除去する工程と、
    　前記平面視において、前記一方向の前記半導体層の両端に接して、ドナーまたはアクセプタ不純物を含んだ不純物層を形成する工程を有する、
    　ことを特徴とする請求項１５に記載の３次元半導体装置の製造方法。
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