WO2020090519A1 - トランスインピーダンスアンプ - Google Patents

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gate
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transimpedance amplifier
mos transistor
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顕至 田仲
直樹 三浦
裕之 福山
秀之 野坂
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日本電信電話株式会社
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Definitions

  • the present invention relates to a transimpedance amplifier used for current-voltage conversion and amplification of a current signal.
  • TIA transimpedance amplifier
  • FIG. 17 shows a main part of the TIA 200 using a source-grounded amplifier circuit.
  • a negative feedback resistor R is connected to the drain of an n-channel MOS transistor Mn whose source is grounded, and an inductor Lc (hereinafter referred to as “Lc”) is connected between the other end of the negative feedback resistor R and an input line Lin of a current signal. , Called a negative feedback inductor).
  • an inductor Lb (hereinafter referred to as a gate inductor) is connected between the gate of the n-channel MOS transistor Mn and the current signal input line Lin.
  • inductor peaking occurs and the band is extended by the negative feedback inductor Lc connected in front of the negative feedback resistor R and the gate inductor Lb connected in front of the gate of the n-channel MOS transistor Mn. Become.
  • Non-Patent Document 1 a method of generating inductor peaking by connecting a negative feedback inductor in front of a negative feedback resistor is shown in Non-Patent Document 1, for example.
  • Non-Patent Document 2 discloses a method of generating inductor peaking by connecting a gate inductor in the preceding stage of the gate.
  • the negative feedback inductor Lc and the gate inductor Lb are formed adjacent to each other on the substrate 2 as shown in a plan view of FIG. 18A and a sectional view taken along the line II of FIG. 18A in FIG. 18B. is doing.
  • the present invention has been made to solve such a problem, and an object of the present invention is to provide a transimpedance amplifier capable of realizing area saving.
  • the present invention provides a MOS transistor (Mn), a resistor (R: negative feedback resistor) whose one end is connected to the drain of the MOS transistor, the other end of the resistor and a current signal.
  • Lb gate inductor
  • the first inductor and the second inductor are formed so that at least a part thereof overlaps different wiring layers of the plurality of wiring layers in a plan view. And said that you are.
  • the first inductor (negative feedback inductor) is formed in a wiring layer that is thinner than the wiring layer in which the second inductor (gate inductor) is formed, or It is conceivable to provide the second inductor so as to generate mutually reinforcing magnetic fields, or to make the first inductor and the second inductor each a multilayer inductor.
  • the first inductor (negative feedback inductor) and the first inductor (negative feedback inductor) are overlapped on different wiring layers of the substrate including a plurality of wiring layers in the thickness direction in a plan view. Since the second inductor (gate inductor) is formed, the area occupied on the substrate can be reduced and the area can be saved.
  • FIG. 1 is a diagram showing a circuit of a main part of a TIA according to the first embodiment of the present invention.
  • FIG. 2A is a diagram showing an example of forming the negative feedback inductor and the gate inductor in the TIA according to the first embodiment of the present invention.
  • FIG. 2B is a sectional view taken along the line II shown in FIG. 2A, showing an example of forming the negative feedback inductor and the gate inductor in the TIA according to the first embodiment of the present invention.
  • FIG. 3A is a diagram showing an example of forming a negative feedback inductor and a gate inductor in the TIA according to the second embodiment of the present invention.
  • FIG. 3B is a sectional view taken along the line II shown in FIG.
  • FIG. 4A is a diagram showing an example of forming the negative feedback inductor and the gate inductor in the TIA according to the third embodiment of the present invention.
  • FIG. 4B is a cross-sectional view taken along line II shown in FIG. 4A of an example of forming the negative feedback inductor and the gate inductor in the TIA according to the third exemplary embodiment of the present invention.
  • FIG. 5A is a diagram showing a formation example of the negative feedback inductor and the gate inductor in the TIA according to the fourth embodiment of the present invention.
  • FIG. 5B is a sectional view taken along line II shown in FIG. 5A, showing an example of forming the negative feedback inductor and the gate inductor in the TIA according to the fourth embodiment of the present invention.
  • FIG. 6 is a perspective view showing an example of forming a negative feedback inductor and a gate inductor which are multilayer inductors in the TIA according to the fourth embodiment.
  • FIG. 7 is a diagram showing a circuit of a main part of the TIA according to the fifth embodiment of the present invention.
  • FIG. 8A is a diagram showing an example of forming a negative feedback inductor and a gate inductor in the TIA according to the fifth embodiment of the present invention.
  • FIG. 8B is a sectional view taken along the line II shown in FIG.
  • FIG. 8A showing an example of forming the negative feedback inductor and the gate inductor in the TIA according to the fifth embodiment of the present invention.
  • FIG. 9 is a diagram showing a circuit obtained by removing the gate inductor from the TIA shown in FIG.
  • FIG. 10 is an equivalent circuit diagram of the n-channel MOS transistor Mn.
  • FIG. 11 is an equivalent circuit diagram when the element on the p-channel MOS transistor Mp side is omitted in the circuit shown in FIG.
  • FIG. 12 is a diagram showing a circuit obtained by removing the negative feedback inductor from the TIA shown in FIG.
  • FIG. 13 is an equivalent circuit diagram when the element on the p-channel MOS transistor side is omitted in the circuit shown in FIG.
  • FIG. 10 is an equivalent circuit diagram of the n-channel MOS transistor Mn.
  • FIG. 11 is an equivalent circuit diagram when the element on the p-channel MOS transistor Mp side is omitted in the circuit shown in FIG.
  • FIG. 14 is a diagram showing an example of forming the negative feedback inductor and the gate inductor in the TIA according to the sixth embodiment of the present invention.
  • FIG. 15 is a plan view showing an example of forming a negative feedback inductor and a gate inductor which are multilayer inductors in the TIA according to the sixth embodiment.
  • FIG. 16 is a perspective view showing an example of forming a negative feedback inductor and a gate inductor which are multilayer inductors in the TIA according to the sixth embodiment.
  • FIG. 17 is a diagram showing a main part of a TIA using a source-grounded amplifier circuit.
  • FIG. 18A is a plan view showing an example of forming a conventional negative feedback inductor and gate inductor.
  • FIG. 18B is a sectional view showing an example of forming a conventional negative feedback inductor and a conventional gate inductor.
  • FIG. 1 shows a circuit diagram of a main part of a TIA 101 according to the first embodiment of the present invention
  • FIGS. 2A and 2B show formation of a negative feedback inductor Lc and a gate inductor Lb in the TIA 101 according to the first embodiment of the present invention.
  • Lc negative feedback inductor
  • Lb gate inductor
  • a negative feedback inductor (first inductor) Lc is formed in a lower wiring layer S1 of a substrate 1 having two wiring layers S1 and S2 in the thickness direction, and a gate inductor (first inductor) is formed in an upper wiring layer S2.
  • 2 inductor Lb is formed.
  • the wiring layers S1 and S2 have the same thickness. Further, the negative feedback inductor Lc and the gate inductor Lb are formed so that their planar shapes are spiral and all of them overlap each other. That is, the negative feedback inductor Lc and the gate inductor Lb are formed on the different wiring layers S1 and S2 of the substrate 1 so as to be entirely overlapped in a plan view.
  • the negative feedback inductor Lc is formed in the lower wiring layer S1 and the gate inductor Lb is formed in the upper wiring layer S2, but the gate inductor Lb is formed in the lower wiring layer S1.
  • the negative feedback inductor Lc may be formed in the upper wiring layer S2.
  • the negative feedback inductor Lc and the gate inductor Lb do not necessarily need to be entirely overlapped, and at least a part thereof may be overlapped.
  • FIGS. 2A and 2B show an example of forming the negative feedback inductor Lc and the gate inductor Lb in the TIA 102 according to the second embodiment of the present invention.
  • the same components as those described with reference to FIGS. 2A and 2B are designated by the same reference numerals, and the description thereof will be omitted.
  • the lower wiring layer S1 is made thinner than the upper wiring layer S2, the negative feedback inductor Lc is formed in the thin wiring layer S1 of the lower layer, and the gate inductor is formed in the thick wiring layer S2 of the upper layer. It forms Lb.
  • the negative feedback resistance R is connected to the negative feedback inductor Lc formed in the lower wiring layer S1 in the subsequent stage (see FIG. 1), the negative feedback resistance R is reduced by the design, so that It is possible to reduce the influence of the parasitic resistance in the wiring layer S1.
  • FIGS. 3A and 3B show an example of forming the negative feedback inductor Lc and the gate inductor Lb in the TIA 103 according to the third embodiment of the present invention.
  • the same components as those described with reference to FIGS. 3A and 3B are designated by the same reference numerals, and the description thereof will be omitted.
  • a negative feedback inductor Lc and a gate inductor Lb are provided so that mutually reinforcing magnetic fields are generated. That is, the negative feedback inductor Lc and the gate inductor Lb are wound in the same winding direction.
  • FIGS. 5A and 5B show an example of forming the negative feedback inductor Lc and the gate inductor Lb in the TIA 104 according to the fourth embodiment of the present invention. Note that, in FIGS. 5A and 5B, for the sake of simplicity, the negative feedback inductor Lc and the gate inductor Lb have a planar shape of a quadrangle.
  • the negative feedback inductor Lc and the gate inductor Lb are multilayer inductors (see FIG. 6).
  • a multilayer inductor is an inductor in which a small inductor is formed in each layer of multilayer wiring and the inductors in each layer are connected via layers.
  • the lower wiring layer S1 is a four-layer layer S1 1 ⁇ S1 4 in to form an inductor Lc 1 ⁇ Lc 4 in the layer S1 1 ⁇ S1 4, via the inductor Lc 1 ⁇ Lc 4
  • the negative feedback inductor Lc is a multi-layer inductor by connecting the layers with each other.
  • the upper wiring layer S2 is composed of two layers of the layer S2 1, S2 2, this layer S2 1, S2 2 to form an inductor Lb 1, Lb 2, interlayer the inductor Lb 1, Lb 2 with a via By connecting them, the gate inductor Lb is a multilayer inductor.
  • the multilayer inductor has a larger inductance per area than a single-layer inductor because self-induction occurs between layers.
  • the parasitic resistance is larger than that of a single-layer inductor.
  • the negative feedback inductor Lc is a multilayer inductor having four layers, and since the layers S1 1 to S1 4 are thin, the parasitic resistance in the wiring layer S1 is small. This is large, and there is a risk that the signal will deteriorate due to this parasitic resistance.
  • the negative feedback resistor R is connected to the negative feedback inductor Lc in the subsequent stage (see FIG. 1), the negative feedback resistor R is reduced by design to reduce the influence of the parasitic resistance in the wiring layer S1. It can be made smaller.
  • this TIA 104 by stacking the negative feedback inductor Lc and the gate inductor Lb, the distance between the inductors becomes short and strong mutual induction occurs. Since mutual inductance between the inductors increases the inductance per area, it is possible to reduce the diameter and the number of turns of the negative feedback inductor Lc and the gate inductor Lb-n, and it is possible to save the area.
  • FIG. 7 shows a circuit diagram of a main part of the TIA 105 according to the fifth embodiment of the present invention.
  • this TIA 105 one end of the negative feedback resistor R is provided at a connection point between the drain of the n-channel MOS transistor Mn whose source is grounded and the drain of the p-channel MOS transistor Mp whose source is connected to the power supply (positive power supply) Vdd.
  • a negative feedback inductor (first inductor) Lc is connected between the other end of the negative feedback resistor R and the input line Lin of the current signal.
  • a gate inductor (second inductor) Lb-n is connected between the gate of the n-channel MOS transistor Mn and the current signal input line Lin, and the gate of the p-channel MOS transistor Mp and the current signal input line Lin are connected.
  • a gate inductor (third inductor) Lb-p is connected between the two.
  • the input capacitance between the input line Lin and the ground line is shown as Cin
  • the output capacitance between the output line Lout and the ground line is shown as Cout.
  • This TIA105 constitutes a lower wiring layer S1 is a four-layer layer S1 1 ⁇ S1 4 in to form an inductor Lc 1 ⁇ Lc 4 in the layer S1 1 ⁇ S1 4, via the inductor Lc 1 ⁇ Lc 4
  • the negative feedback inductor Lc is a multi-layer inductor by connecting the layers with each other.
  • the upper wiring layer S2 composed of two layers S2 1 of layer, S2 2, this layer S2 1, S2 2 to form an inductor Lb-n 1, Lb-n 2, the inductor Lb-n 1,
  • the gate inductor Lb-n is a multilayer inductor by connecting Lb-n 2 via layers.
  • the upper wiring layer S3 constitute a layer S3 1, S3 2 of two layers than the wiring layer S2, the layer S3 1, S3 2 to form an inductor Lb-p 1, Lb-p 2, the inductor
  • the gate inductor Lb-p is a multi-layer inductor by connecting Lb-p 1 and Lb-p 2 via layers.
  • FIG. 9 shows a circuit obtained by removing the gate inductors Lb-n and Lb-p from the TIA 105 shown in FIG.
  • the equivalent circuit of the n-channel MOS transistor Mn is regarded as FIG. 10
  • the equivalent circuit in the case where the element on the p-channel MOS transistor Mp side is omitted in the circuit shown in FIG. 9 is shown in FIG.
  • gmVgs is a current source
  • r is an internal resistance
  • Cgd is a capacitance between the gate and the drain
  • Cgs is a capacitance between the gate and the source
  • Cds Indicates the capacitance between the drain and the source.
  • the negative feedback inductor Lc and the capacitance Cgd resonate in parallel, and the impedance becomes high at the resonance frequency, so that gain peaking occurs.
  • the negative feedback inductor Lc has a large parasitic resistance, it can achieve both area saving and wide band by using an area saving multilayer inductor. Further, by incorporating the negative feedback inductor Lc in the feedback path and causing the peaking of the gain, the cutoff frequency of the gain can be extended.
  • the multilayer inductor since the multilayer inductor has a small Q value due to the parasitic resistance, it can be smoothly peaked, and it does not hinder the flatness of the gain within the band as compared with peaking with a single-layer inductor (inductor having a high Q value). The zone can be stretched. Further, since the multilayer inductor is used, it is easy to save the area.
  • FIG. 12 shows a circuit obtained by removing the negative feedback inductor Lc from the TIA 105 shown in FIG.
  • the equivalent circuit of the n-channel MOS transistor Mn is regarded as FIG. 10
  • the equivalent circuit in the case where the element on the p-channel MOS transistor Mp side is omitted is shown in FIG.
  • the gate inductor Lb-n and the capacitance Cgd resonate in series, and the impedance becomes low at the resonance frequency, so that gain peaking occurs.
  • gain peaking similarly occurs.
  • the gate inductors Lb-n and Lb-p as multilayer inductors having large parasitic resistance but saving area, it is possible to achieve both area saving and wide band.
  • the cutoff frequency of the gain can be extended by incorporating the gate inductors Lb-n and Lb-p in the input path and causing the peaking of the gain. Further, since the multilayer inductor is used, it is easy to save the area.
  • FIG. 14 shows an example of forming the negative feedback inductor Lc and the gate inductors Lb-n and Lb-p in the TIA 106 according to the sixth embodiment of the present invention.
  • the negative feedback inductor Lc is formed in the lower wiring layer S1
  • the gate inductor Lb-n and the gate inductor Lb-p are formed in the upper wiring layer S2. That is, the gate inductor Lb-n and the gate inductor Lb-p are formed adjacent to the same wiring layer S2.
  • the negative feedback inductor Lc and the gate inductors Lb-n and Lb-p are multi-layer inductors. For reference, its plan view is shown in FIG. 15 and its perspective view is shown in FIG.
  • the winding direction of the negative feedback inductor Lc and the gate inductors Lb-p, Lp-n are set so that the negative feedback inductor Lc and the gate inductors Lb-p, Lp-n generate magnetic fields that strengthen each other.
  • the winding direction is opposite.
  • the wiring position is prevented from coming directly above or the wiring width is set so that the parasitic capacitance between the wirings on the side where the negative feedback inductor Lc and the gate inductors Lb-p and Lp-n overlap is minimized. Is designed to be smaller.
  • TIA Transimpedance amplifier

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Abstract

基板１の異なる配線層Ｓ１，Ｓ２に、平面視で少なくともその一部が重なるように、負帰還インダクタＬｃとゲートインダクタＬｂを形成する。下層の配線層Ｓ１の厚みが薄く、上層の配線層Ｓ２の厚みが厚い場合、負帰還インダクタＬｃを厚みの薄い下層の配線層Ｓ１に形成する。これによって、省面積化を実現する。

Description

トランスインピーダンスアンプ
　本発明は、電流信号の電流電圧変換および増幅に利用されるトランスインピーダンスアンプに関する。
　従来より、電流信号の電流電圧変換および増幅に利用されるトランスインピーダンスアンプ（ＴＩＡ）では、ソース接地型の増幅回路に負帰還抵抗を設けている。
　図１７に、ソース接地型の増幅回路を用いたＴＩＡ２００の要部を示す。このＴＩＡ２００では、ソースが接地されたｎチャネルＭＯＳトランジスタＭｎのドレインに負帰還抵抗Ｒの一端を接続し、この負帰還抵抗Ｒの他端と電流信号の入力ラインＬｉｎとの間にインダクタＬｃ（以下、負帰還インダクタと呼ぶ。）を接続している。また、ｎチャネルＭＯＳトランジスタＭｎのゲートと電流信号の入力ラインＬｉｎとの間にインダクタＬｂ（以下、ゲートインダクタと呼ぶ。）を接続している。このＴＩＡ２００では、負帰還抵抗Ｒの前段に接続された負帰還インダクタＬｃやｎチャネルＭＯＳトランジスタＭｎのゲートの前段に接続されたゲートインダクタＬｂによって、インダクタピーキングが発生し、帯域が延伸されるものとなる。
　なお、負帰還抵抗の前段に負帰還インダクタを接続することによってインダクタピーキングを発生させる方法については、例えば非特許文献１に示されている。また、ゲートの前段にゲートインダクタを接続することによってインダクタピーキングを発生させる方法については、非特許文献２に示されている。
Ghasemi, Omidreza, Rabin Raut, and Glenn Cowan. "A low power Transimpedance Amplifier using inductive feedback approach in 90nm CMOS." Circuits and Systems, 2009. ISCAS 2009. IEEE International Symposium on. IEEE, 2009. Chao, Shih-Fong, et al. "A DC-11.5 GHz low-power, wideband amplifier using splitting-load inductive peaking technique." IEEE Microwave and wireless components letters 18.7 (2008): 482-484.
　しかしながら、従来のＴＩＡ２００では、図１８Ａにその平面図を、図１８Ｂに図１８ＡにおけるＩ－Ｉ線断面図を示すように、負帰還インダクタＬｃとゲートインダクタＬｂとを基板２上に隣接して形成している。
　この場合、負帰還インダクタＬｃの側面とゲートインダクタＬｂの側面との間に発生する寄生容量を小さくする必要から、負帰還インダクタＬｃとゲートインダクタＬｂとの間を離す必要があり（寄生容量の値は導体の距離に反比例する）、基板２上での占有面積が大きくなり、省面積化を実現することが難しかった。
　本発明は、このような課題を解決するためになされたもので、その目的とするところは、省面積化を実現することが可能なトランスインピーダンスアンプを提供することにある。
　このような目的を達成するために本発明は、ＭＯＳトランジスタ（Ｍｎ）と、前記ＭＯＳトランジスタのドレインにその一端が接続された抵抗（Ｒ：負帰還抵抗）と、前記抵抗の他端と電流信号の入力ライン（Ｌｉｎ）との間に接続された第１のインダクタ（Ｌｃ：負帰還インダクタ）と、前記ＭＯＳトランジスタのゲートと前記電流信号の入力ライン（Ｌｉｎ）との間に接続された第２のインダクタ（Ｌｂ：ゲートインダクタ）と、前記第１のインダクタおよび前記第２のインダクタが形成された基板（１）とを備え、前記基板は、厚み方向に複数の配線層（Ｓ１，Ｓ２）を備え、前記第１のインダクタと前記第２のインダクタとは、前記複数の配線層のうち互いに異なる配線層に、平面視で少なくともその一部が重なるように形成されていることを特徴とする。
　本発明の一構成例として、第１のインダクタ（負帰還インダクタ）を第２のインダクタ（ゲートインダクタ）が形成されている配線層よりも厚みの薄い配線層に形成したり、第１のインダクタと第２のインダクタとを互いに強め合う磁界が発生するように設けたり、第１のインダクタおよび第２のインダクタをそれぞれ多層インダクタとしたりすることが考えられる。
　なお、上記説明では、一例として、発明の構成要素に対応する図面上の構成要素を、括弧を付した参照符号によって示している。
　以上説明したように、本発明によれば、厚み方向に複数の配線層を備える基板の異なる配線層に、平面視で少なくともその一部が重なるように第１のインダクタ（負帰還インダクタ）と第２のインダクタ（ゲートインダクタ）とを形成するようにしたので、基板上での占有面積を小さくし、省面積化を実現することが可能となる。
図１は、本発明の実施の形態１に係るＴＩＡの要部の回路を示す図である。 図２Ａは、本発明の実施の形態１に係るＴＩＡにおける負帰還インダクタとゲートインダクタの形成例を示す図である。 図２Ｂは、本発明の実施の形態１に係るＴＩＡにおける負帰還インダクタとゲートインダクタの形成例の、図２Ａに示したＩ－Ｉ線における断面図である。 図３Ａは、本発明の実施の形態２に係るＴＩＡにおける負帰還インダクタとゲートインダクタの形成例を示す図である。 図３Ｂは、本発明の実施の形態２に係るＴＩＡにおける負帰還インダクタとゲートインダクタの形成例の、図３Ａに示したＩ－Ｉ線における断面図である。 図４Ａは、本発明の実施の形態３に係るＴＩＡにおける負帰還インダクタとゲートインダクタの形成例を示す図である。 図４Ｂは、本発明の実施の形態３に係るＴＩＡにおける負帰還インダクタとゲートインダクタの形成例の、図４Ａに示したＩ－Ｉ線における断面図である。 図５Ａは、本発明の実施の形態４に係るＴＩＡにおける負帰還インダクタとゲートインダクタの形成例を示す図である。 図５Ｂは、本発明の実施の形態４に係るＴＩＡにおける負帰還インダクタとゲートインダクタの形成例の、図５Ａに示したＩ－Ｉ線における断面図である。 図６は、実施の形態４に係るＴＩＡにおいて、多層インダクタとされた負帰還インダクタとゲートインダクタの形成例を示す斜視図である。 図７は、本発明の実施の形態５に係るＴＩＡの要部の回路を示す図である。 図８Ａは、本発明の実施の形態５に係るＴＩＡにおける負帰還インダクタとゲートインダクタの形成例を示す図である。 図８Ｂは、本発明の実施の形態５に係るＴＩＡにおける負帰還インダクタとゲートインダクタの形成例の、図８Ａに示したＩ－Ｉ線における断面図である。。 図９は、図７に示したＴＩＡからゲートインダクタを除いた回路を示す図である。 図１０は、ｎチャネルＭＯＳトランジスタＭｎの等価回路図である。 図１１は、図９に示した回路においてｐチャネルＭＯＳトランジスタＭｐ側の素子を省略した場合の等価回路図である。 図１２は、図７に示したＴＩＡから負帰還インダクタを除いた回路を示す図である。 図１３は、図１２に示した回路においてｐチャネルＭＯＳトランジスタ側の素子を省略した場合の等価回路図である。 図１４は、本発明の実施の形態６に係るＴＩＡにおける負帰還インダクタとゲートインダクタの形成例を示す図である。 図１５は、実施の形態６に係るＴＩＡにおいて、多層インダクタとされた負帰還インダクタとゲートインダクタの形成例を示す平面図である。 図１６は、実施の形態６に係るＴＩＡにおいて、多層インダクタとされた負帰還インダクタとゲートインダクタの形成例を示す斜視図である。 図１７は、ソース接地型の増幅回路を用いたＴＩＡの要部を示す図である。 図１８Ａは、従来の負帰還インダクタとゲートインダクタの形成例を示す平面図である。 図１８Ｂは、従来の負帰還インダクタとゲートインダクタの形成例を示す断面図である。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。
〔実施の形態１〕
　図１に、本発明の実施の形態１に係るＴＩＡ１０１の要部の回路図を示し、図２Ａおよび図２Ｂに本発明の実施の形態１に係るＴＩＡ１０１における負帰還インダクタＬｃとゲートインダクタＬｂの形成例を示す。なお、図１において、図１７を参照して説明した構成要素と同一の構成要素については同一の符号を付し、その説明は省略する。
　このＴＩＡ１０１は、厚み方向に２つの配線層Ｓ１とＳ２を備えた基板１の下層の配線層Ｓ１に負帰還インダクタ（第１のインダクタ）Ｌｃを形成し、上層の配線層Ｓ２にゲートインダクタ（第２のインダクタ）Ｌｂを形成している。
　この例において、配線層Ｓ１，Ｓ２の厚みは同じとされている。また、負帰還インダクタＬｃおよびゲートインダクタＬｂは、その平面形状が渦巻き状とされ、その全部が重なるように形成されている。すなわち、負帰還インダクタＬｃとゲートインダクタＬｂとは、基板１の異なる配線層Ｓ１，Ｓ２に、平面視でその全部が重なるように形成されている。
　このＴＩＡ１０１では、負帰還インダクタＬｃとゲートインダクタＬｂとが異なる配線層Ｓ１，Ｓ２に形成され、平面視でその全部が重ねられているので、基板１上での占有面積を小さくし、省面積化が実現されている。また、負帰還インダクタＬｃとゲートインダクタＬｂとは、基板１の厚み方向に離されているので、寄生容量の発生も小さい。
　なお、この実施の形態１のＴＩＡ１０１では、負帰還インダクタＬｃを下層の配線層Ｓ１に形成し、ゲートインダクタＬｂを上層の配線層Ｓ２に形成しているが、ゲートインダクタＬｂを下層の配線層Ｓ１に、負帰還インダクタＬｃを上層の配線層Ｓ２に形成するようにしてもよい。また、負帰還インダクタＬｃとゲートインダクタＬｂとは、必ずしもその全部を重ねなくてもよく、少なくともその一部が重ねられていればよい。
〔実施の形態２〕
　図３Ａおよび図３Ｂに、本発明の実施の形態２に係るＴＩＡ１０２における負帰還インダクタＬｃとゲートインダクタＬｂの形成例を示す。同図において、図２Ａおよび図２Ｂを参照して説明した構成要素と同一の構成要素については同一の符号を付し、その説明は省略する。
　このＴＩＡ１０２では、下層の配線層Ｓ１を上層の配線層Ｓ２よりも薄くし、厚さの薄い下層の配線層Ｓ１に負帰還インダクタＬｃを形成し、厚さの厚い上層の配線層Ｓ２にゲートインダクタＬｂを形成している。
　このＴＩＡ１０２において、厚さの薄い下層の配線層Ｓ１では、電流の通る道が小さいために、寄生抵抗が大きくなる。厚さの厚い上層の配線層Ｓ２では、電流の通る道が大きいために、寄生抵抗が小さくなる。下層の配線層Ｓ１に形成されている負帰還インダクタＬｃには、後段に負帰還抵抗Ｒが接続されていることから（図１参照）、設計によって負帰還抵抗Ｒを低減することによって、下層の配線層Ｓ１での寄生抵抗の影響を小さくすことが可能である。
〔実施の形態３〕
　図４Ａおよび図４Ｂに、本発明の実施の形態３に係るＴＩＡ１０３における負帰還インダクタＬｃとゲートインダクタＬｂの形成例を示す。同図において、図３Ａおよび図３Ｂを参照して説明した構成要素と同一の構成要素については同一の符号を付し、その説明は省略する。
　このＴＩＡ１０３では、互いに強め合う磁界が発生するように、負帰還インダクタＬｃおよびゲートインダクタＬｂが設けられている。すなわち、負帰還インダクタＬｃおよびゲートインダクタＬｂの巻き方向を同じとしている。
　これにより、近接して配置された負帰還インダクタＬｃとゲートインダクタＬｂとの間に相互誘導が発生し、面積当たりのインダクタンスが大きくなり、負帰還インダクタＬｃおよびゲートインダクタＬｂの直径や巻数を小さくするなどして、さらに省面積化を実現することが可能となる。
〔実施の形態４〕
　図５Ａおよび図５Ｂに、本発明の実施の形態４に係るＴＩＡ１０４における負帰還インダクタＬｃとゲートインダクタＬｂの形成例を示す。なお、図５Ａおよび図５Ｂでは、簡単のために、負帰還インダクタＬｃおよびゲートインダクタＬｂの平面形状を四角形に巻かれた形としている。
　このＴＩＡ１０４では、負帰還インダクタＬｃおよびゲートインダクタＬｂを多層インダクタ（図６参照）としている。多層インダクタとは、多層配線の各層に小さなインダクタを形成し、この各層のインダクタをヴィアで層間接続したインダクタである。
　この例では、下層の配線層Ｓ１を４層の層Ｓ１1～Ｓ１4で構成し、この層Ｓ１1～Ｓ１4にインダクタＬｃ1～Ｌｃ4を形成し、このインダクタＬｃ1～Ｌｃ4をヴィアで層間接続することによって、負帰還インダクタＬｃを多層インダクタとしている。また、上層の配線層Ｓ２を２層の層Ｓ２1，Ｓ２2で構成し、この層Ｓ２1，Ｓ２2にインダクタＬｂ1，Ｌｂ2を形成し、このインダクタＬｂ1，Ｌｂ2をヴィアで層間接続することによって、ゲートインダクタＬｂを多層インダクタとしている。
　多層インダクタは、層間での自己誘導が起きるために、面積あたりのインダクタンスが単層のインダクタに比べて大きい。しかしながら、小さなインダクタをヴィアで層間接続するために、寄生抵抗が単層のインダクタに比べて大きい。図５Ａおよび図５Ｂに示したＴＩＡ１０４では、負帰還インダクタＬｃは４層の多層インダクタとされており、また、層Ｓ１1～Ｓ１4の厚さは薄いために、配線層Ｓ１での寄生抵抗が大きく、この寄生抵抗により信号が劣化してしまう虞がある。しかし、負帰還インダクタＬｃには、後段に負帰還抵抗Ｒが接続されていることから（図１参照）、設計によって負帰還抵抗Ｒを低減することによって、配線層Ｓ１での寄生抵抗の影響を小さくすることが可能である。
　また、このＴＩＡ１０４では、負帰還インダクタＬｃとゲートインダクタＬｂとを積層することで、インダクタ間の距離が近くなり、強い相互誘導が発生する。このインダクタ間の相互誘導により、面積当たりのインダクタンスが大きくなるため、負帰還インダクタＬｃやゲートインダクタＬｂ－ｎの直径や巻数を低減させることが可能となり、省面積化を実現できる。
〔実施の形態５〕
　図７に、本発明の実施の形態５に係るＴＩＡ１０５の要部の回路図を示す。このＴＩＡ１０５では、ソースが接地されたｎチャネルＭＯＳトランジスタＭｎのドレインと、ソースが電源（正側電源）Ｖｄｄに接続されたｐチャネルＭＯＳトランジスタＭｐのドレインとの接続点に、負帰還抵抗Ｒの一端を接続し、この負帰還抵抗Ｒの他端と電流信号の入力ラインＬｉｎとの間に負帰還インダクタ（第１のインダクタ）Ｌｃを接続している。また、ｎチャネルＭＯＳトランジスタＭｎのゲートと電流信号の入力ラインＬｉｎとの間にゲートインダクタ（第２のインダクタ）Ｌｂ－ｎを接続し、ｐチャネルＭＯＳトランジスタＭｐのゲートと電流信号の入力ラインＬｉｎとの間にゲートインダクタ（第３のインダクタ）Ｌｂ－ｐを接続している。なお、図７では、入力ラインＬｉｎと接地ラインとの間の入力容量をＣｉｎ、出力ラインＬｏｕｔと接地ラインとの間の出力容量をＣｏｕｔとして示している。
　図８Ａおよび図８Ｂに、このＴＩＡ１０５における負帰還インダクタＬｃとゲートインダクタＬｂ－ｎ，Ｌｂ－ｐの形成例を示す。このＴＩＡ１０５では、下層の配線層Ｓ１を４層の層Ｓ１1～Ｓ１4で構成し、この層Ｓ１1～Ｓ１4にインダクタＬｃ1～Ｌｃ4を形成し、このインダクタＬｃ1～Ｌｃ4をヴィアで層間接続することによって、負帰還インダクタＬｃを多層インダクタとしている。また、上層の配線層Ｓ２を２層の層Ｓ２1，Ｓ２2で構成し、この層Ｓ２1，Ｓ２2にインダクタＬｂ－ｎ1，Ｌｂ－ｎ2を形成し、このインダクタＬｂ－ｎ1，Ｌｂ－ｎ2をヴィアで層間接続することによって、ゲートインダクタＬｂ－ｎを多層インダクタとしている。また、配線層Ｓ２よりも上層の配線層Ｓ３を２層の層Ｓ３1，Ｓ３2で構成し、この層Ｓ３1，Ｓ３2にインダクタＬｂ－ｐ1，Ｌｂ－ｐ2を形成し、このインダクタＬｂ－ｐ1，Ｌｂ－ｐ2をヴィアで層間接続することによって、ゲートインダクタＬｂ－ｐを多層インダクタとしている。
〔負帰還インダクタについて〕
　図９に、図７に示したＴＩＡ１０５からゲートインダクタＬｂ－ｎおよびＬｂ－ｐを除いた回路を示す。ここで、簡単のために、ｎチャネルＭＯＳトランジスタＭｎの等価回路を図１０とみなし、図９に示した回路においてｐチャネルＭＯＳトランジスタＭｐ側の素子を省略した場合の等価回路を図１１に示す。
　なお、図１０に示したｎチャネルＭＯＳトランジスタＭｎの等価回路において、ｇｍＶｇｓは電流源、ｒは内部抵抗、Ｃｇｄはゲートとドレインとの間の容量、Ｃｇｓはゲートとソースとの間の容量、Ｃｄｓはドレインとソースとの間の容量を示す。
　図１１に示した等価回路からも分かるように、負帰還インダクタＬｃと容量Ｃｇｄとは並列共振し、共振周波数においてインピーダンスが高くなるため、利得のピーキングが発生する。この負帰還インダクタＬｃを寄生抵抗は大きいが、省面積な多層インダクタとすることによって、省面積化と広帯域化を両立させることができる。また、負帰還インダクタＬｃを帰還パスに組み込み、利得のピーキングを発生させることによって、利得の遮断周波数を延伸させることができる。また、多層インダクタは寄生抵抗によりＱ値が小さいために滑らかにピーキングさせることができ、単層のインダクタ（高Ｑ値なインダクタ）でピーキングさせるよりも、帯域内の利得の平坦性を妨げずに帯域を延伸させることができる。また、多層インダクタを用いるために、省面積化が容易である。
〔ゲートインダクタについて〕
　図１２に、図７に示したＴＩＡ１０５から負帰還インダクタＬｃを除いた回路を示す。ここで、簡単のために、ｎチャネルＭＯＳトランジスタＭｎの等価回路を図１０とみなし、ｐチャネルＭＯＳトランジスタＭｐ側の素子を省略した場合の等価回路を図１３に示す。
　図１３に示した等価回路からも分かるように、ゲートインダクタＬｂ－ｎと容量Ｃｇｄとは直列共振し、共振周波数においてインピーダンスが低くなるため、利得のピーキングが発生する。ゲートインダクタＬｂ－ｐ側でも、同様にして、利得のピーキングが発生する。このゲートインダクタＬｂ－ｎおよびＬｂ－ｐを寄生抵抗は大きいが省面積な多層インダクタとすることによって、省面積化と広帯域化を両立させることができる。また、ゲートインダクタＬｂ－ｎおよびＬｂ－ｐを入力パスに組み込み、利得のピーキングを発生させることによって、利得の遮断周波数を延伸させることができる。また、多層インダクタを用いるために、省面積化が容易である。
〔実施の形態６〕　
　図１４に、本発明の実施の形態６に係るＴＩＡ１０６における負帰還インダクタＬｃとゲートインダクタＬｂ－ｎ，Ｌｂ－ｐの形成例を示す。
　このＴＩＡ１０６では、負帰還インダクタＬｃを下層の配線層Ｓ１に形成し、ゲートインダクタＬｂ－ｎとゲートインダクタＬｂ－ｐを上層の配線層Ｓ２に形成している。すなわち、ゲートインダクタＬｂ－ｎとゲートインダクタＬｂ－ｐとを同じ配線層Ｓ２に隣接して形成している。
　また、このＴＩＡ１０６において、負帰還インダクタＬｃおよびゲートインダクタＬｂ－ｎ，Ｌｂ－ｐは多層インダクタとされている。参考として、その平面図を図１５に、そその斜視図を図１６に示す示す。
　また、このＴＩＡ１０６では、負帰還インダクタＬｃとゲートインダクタＬｂ－ｐ，Ｌｐ－ｎとが互いに強めあう磁界を発生するように、負帰還インダクタＬｃの巻き方向と、ゲートインダクタＬｂ－ｐ，Ｌｐ－ｎの巻き方向とを逆としている。
　また、このＴＩＡ１０６では、負帰還インダクタＬｃとゲートインダクタＬｂ－ｐ，Ｌｐ－ｎとの重ねた辺の配線同士の寄生容量が最小になるように、配線位置が直上にこないようにしたり、配線幅を小さくする、というような設計を行っている。
〔実施の形態の拡張〕
　以上、実施の形態を参照して本発明を説明したが、本発明は上記の実施の形態に限定されるものではない。本発明の構成や詳細には、本発明の技術思想の範囲内で当業者が理解し得る様々な変更をすることができる。
　１…基板、Ｓ１，Ｓ２，Ｓ３…配線層、Ｍｎ…ｎチャネルＭＯＳトランジスタ、Ｍｐ…ｐチャネルＭＯＳトランジスタ、Ｒ…負帰還抵抗、Ｌｃ…負帰還インダクタ、Ｌｂ，Ｌｂ－ｎ、Ｌｂ－ｐ…ゲートインダクタ、Ｌｉｎ…電流信号の入力ライン、１０１～１０６…トランスインピーダンスアンプ（ＴＩＡ）。

Claims (8)

  1. 　ＭＯＳトランジスタと、
    　前記ＭＯＳトランジスタのドレインにその一端が接続された抵抗と、
    　前記抵抗の他端と電流信号の入力ラインとの間に接続された第１のインダクタと、
    　前記ＭＯＳトランジスタのゲートと前記電流信号の入力ラインとの間に接続された第２のインダクタと、
    　前記第１のインダクタおよび前記第２のインダクタが形成された基板とを備え、
    　前記基板は、
    　厚み方向に複数の配線層を備え、
    　前記第１のインダクタと前記第２のインダクタとは、
    　前記複数の配線層のうち互いに異なる配線層に、平面視で少なくともその一部が重なるように形成されている
    　ことを特徴とするトランスインピーダンスアンプ。
  2. 　請求項１に記載されたトランスインピーダンスアンプにおいて、
    　前記第１のインダクタは、
    　前記第２のインダクタが形成されている配線層よりも厚みの薄い配線層に形成されている
    　ことを特徴とするトランスインピーダンスアンプ。
  3. 　請求項１又は２に記載されたトランスインピーダンスアンプにおいて、
    　前記第１のインダクタと前記第２のインダクタとは、
    　互いに強め合う磁界を発生するように設けられている
    　ことを特徴とするトランスインピーダンスアンプ。
  4. 　請求項１～３の何れか１項に記載されたトランスインピーダンスアンプにおいて、
    　前記第１のインダクタおよび前記第２のインダクタは、それぞれ、
    　前記複数の配線層のうち複数の層にそれぞれ形成されて互いに接続された複数のインダクタからなる多層インダクタである
    　ことを特徴とするトランスインピーダンスアンプ。
  5. 　ソースが接地された第１のＭＯＳトランジスタと、
    　ソースが電源に接続された第２のＭＯＳトランジスタと、
    　前記第１のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのドレインとの接続点にその一端が接続された抵抗と、
    　前記抵抗の他端と電流信号の入力ラインとの間に接続された第１のインダクタと、
    　前記第１のＭＯＳトランジスタのゲートと前記電流信号の入力ラインとの間に接続された第２のインダクタと、
    　前記第２のＭＯＳトランジスタのゲートと前記電流信号の入力ラインとの間に接続された第３のインダクタと、
    　前記第１のインダクタ、前記第２のインダクタおよび前記第３のインダクタが形成された基板とを備え、
    　前記基板は、
    　厚み方向に複数の配線層を備え、
    　前記第１のインダクタと前記第２のインダクタおよび前記第３のインダクタとは、
    　前記複数の配線層のうち互いに異なる配線層に、平面視で少なくともその一部が重なるように形成されている
    　ことを特徴とするトランスインピーダンスアンプ。
  6. 　請求項５に記載されたトランスインピーダンスアンプにおいて、
    　前記第１のインダクタは、
    　前記第２のインダクタおよび前記第３のインダクタが形成されている配線層よりも厚みの薄い配線層に形成されている
    　ことを特徴とするトランスインピーダンスアンプ。
  7. 　請求項６に記載されたトランスインピーダンスアンプにおいて、
    　前記第２のインダクタと前記第３のインダクタとは、
    　同じ配線層に形成されている
    　ことを特徴とするトランスインピーダンスアンプ。
  8. 　請求項５～７の何れか１項に記載されたトランスインピーダンスアンプにおいて、
    　前記第１のインダクタ、前記第２のインダクタおよび前記第３のインダクタは、それぞれ、
    　前記複数の配線層のうち複数の層にそれぞれ形成されて互いに接続された複数のインダクタからなる多層インダクタである
    　ことを特徴とするトランスインピーダンスアンプ。
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