WO2020090281A1 - 半導体装置、通信モジュール及び半導体装置の製造方法 - Google Patents

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insulating film
semiconductor device
electrode
semiconductor
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一治 松本
将志 柳田
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
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    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Definitions

  • the present disclosure relates to a semiconductor device, a communication module, and a method for manufacturing a semiconductor device.
  • High electron mobility transistor (HEMT) using heterojunction of compound semiconductor has characteristics of high breakdown voltage, high heat resistance, high saturation electron velocity, and high channel electron concentration compared to other transistors. Have. Therefore, the HEMT is expected to be applied to a small and high-performance power device or a high frequency device for communication.
  • a two-dimensional electron gas is formed at the interface of the channel layer in contact with the barrier layer by heterojunctioning the channel layer and the barrier layer formed of different compound semiconductors. Since the two-dimensional electron gas has high electron mobility and high sheet electron density, it can function as a low resistance channel.
  • HEMTs have adopted a MIS (Metal-Insulator-Semiconductor) gate structure in which a gate electrode is stacked on a barrier layer via a gate insulating film in order to reduce a leak current.
  • MIS Metal-Insulator-Semiconductor
  • the source electrode, the drain electrode, and the gate electrode are in a floating state, damage (Plasma (Process) Induced Damage: PID) occurs due to the plasma process in the manufacturing process. I will end up.
  • ⁇ PID is generated when the wiring or via connected to the gate electrode functions as an antenna during the plasma process. Specifically, PID is generated when the charge in the plasma is collected by the antenna and flows into the gate insulating film as a current. The PID causes a defect or a carrier trap level at the interface between the gate insulating film and the semiconductor substrate or in the gate insulating film, and thus changes the threshold voltage of the HEMT.
  • Patent Document 1 describes that a protective MOSFET in which a dummy antenna is connected to a gate electrode is provided in order to protect a protected MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor: MOSFET) from PID.
  • MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • Patent Document 1 is a technique related to MOSFET, there has been a demand for a technique for suppressing the influence of PID in HEMT.
  • a semiconductor substrate, a channel layer formed of a first compound semiconductor on the semiconductor substrate, and a second compound semiconductor different from the first compound semiconductor are provided.
  • a semiconductor substrate, a channel layer formed of a first compound semiconductor on the semiconductor substrate, and a second compound semiconductor different from the first compound semiconductor are provided.
  • a low resistance region which is provided in the vicinity of the surface of the semiconductor substrate on the side where the substrate opening is provided and which has an electric resistivity lower than that of other portions.
  • the second semiconductor device is provided in the substrate opening.
  • the semiconductor device includes a semiconductor substrate, a channel layer formed of a first compound semiconductor on the semiconductor substrate, and the first compound semiconductor.
  • a wiring layer electrically connected to any of the drain electrodes, and at least a part of the substrate opening is formed in an activation region provided with the gate electrode, the source electrode and the drain electrode.
  • a communication module is provided.
  • a channel layer is formed of a first compound semiconductor on a semiconductor substrate, and the first compound semiconductor is formed on the channel layer.
  • Forming a barrier layer with a different second compound semiconductor forming a source electrode and a drain electrode on the channel layer, and forming a barrier layer on the barrier layer between the source electrode and the drain electrode.
  • forming a gate electrode via a gate insulating film and forming a substrate opening penetrating the channel layer in a part of the activation region where the gate electrode, the source electrode and the drain electrode are provided.
  • FIG. 3 is a vertical cross-sectional view schematically showing a laminated structure of a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 6 is a schematic vertical cross-sectional view showing a behavior of charging during a plasma process for a semiconductor device according to a comparative example.
  • FIG. 3 is a schematic vertical cross-sectional view showing the behavior of charging during a plasma process for the semiconductor device according to the same embodiment. It is a longitudinal cross-sectional view which shows typically the laminated structure of the semiconductor device which concerns on a 1st modification. It is a longitudinal cross-sectional view which shows typically the laminated structure of the semiconductor device which concerns on a 2nd modification.
  • FIG. 6 is a schematic vertical cross-sectional view illustrating one step of the method for manufacturing the semiconductor device according to the same embodiment.
  • FIG. 6 is a schematic vertical cross-sectional view illustrating one step of the method for manufacturing the semiconductor device according to the same embodiment.
  • FIG. 6 is a schematic vertical cross-sectional view illustrating one step of the method for manufacturing the semiconductor device according to the same embodiment.
  • FIG. 6 is a schematic vertical cross-sectional view illustrating one step of the method for manufacturing the semiconductor device according to the same embodiment.
  • FIG. 6 is a schematic vertical cross-sectional view illustrating one step of the method for manufacturing the semiconductor device according to the same embodiment.
  • FIG. 6 is a schematic vertical cross-sectional view illustrating one step of the method for manufacturing the semiconductor device according to the same embodiment.
  • FIG. 6 is a schematic vertical cross-sectional view illustrating one step of the method for manufacturing the semiconductor device according to the same embodiment.
  • FIG. 6 is a schematic vertical cross-sectional view illustrating one step of the method for manufacturing the semiconductor device according to the same embodiment. It is a typical longitudinal cross-sectional view explaining the process of manufacturing the semiconductor device concerning the 2nd modification from the semiconductor device concerning the embodiment. It is a typical top view explaining 1 process of the manufacturing method of the semiconductor device concerning the 3rd modification.
  • FIG. 7B is a schematic diagram illustrating a cross-sectional configuration along the line B-B ′ shown in FIG. It is a typical top view explaining 1 process of the manufacturing method of the semiconductor device concerning the 3rd modification. It is a schematic diagram showing the cross-sectional structure along the B-B 'line shown in FIG. 8A.
  • FIG. 19 is a schematic perspective view illustrating a communication module to which the semiconductor device according to the embodiment is applied.
  • the stacking direction of the substrate and the layers will be expressed as the vertical direction, and the direction in which the layers are stacked on the substrate will be expressed as the upward direction.
  • FIG. 1 is a vertical cross-sectional view schematically showing the laminated structure of the semiconductor device according to this embodiment.
  • the semiconductor device 100 includes a semiconductor substrate 111, a channel layer 112, a barrier layer 113, a gate insulating film 131, a gate electrode 132, a gate wiring layer 133, and a first insulating film 121.
  • HEMT high electron mobility transistor
  • the element isolation region is a region whose resistance is increased by introducing boron (B) into the channel layer 112 and the barrier layer 113, for example.
  • B boron
  • the source contact layer 141S and the drain contact layer 141D are not distinguished from each other, they are collectively referred to as a contact layer 141.
  • the gate wiring layer 133, the source wiring layer 143S, and the drain wiring layer 143D are not distinguished from each other, they are collectively referred to as a wiring layer 143.
  • the semiconductor substrate 111 is a support for each component of the semiconductor device 100.
  • the semiconductor substrate 111 may be, for example, a silicon substrate. More specifically, the semiconductor substrate 111 may be a silicon substrate having a high electrical resistance of 1000 ⁇ ⁇ cm or more as a countermeasure against noise.
  • a buffer layer may be provided between the semiconductor substrate 111 and the channel layer 112.
  • the buffer layer improves the crystalline state of the channel layer 112 by adjusting the lattice constant mismatch between the semiconductor substrate 111 and the channel layer 112, and warps the semiconductor substrate 111 after the channel layer 112 is formed.
  • the buffer layer can be formed by epitaxially growing a compound semiconductor having a lattice constant close to that of the first compound semiconductor forming the channel layer 112.
  • the buffer layer can be made of AlN, AlGaN, or GaN.
  • the channel layer 112 is formed of the first compound semiconductor and is provided on the semiconductor substrate 111.
  • the channel layer 112 can accumulate electrons at the interface with the barrier layer 113 due to the difference in polarization charge amount from the barrier layer 113. Accordingly, the channel layer 112 can form the two-dimensional electron gas 114 that functions as a channel of the transistor at the interface with the barrier layer 113.
  • the channel layer 112 can be formed of a nitride semiconductor.
  • the channel layer 112 can be formed as an Al 1-ab Ga a In b N (where 0 ⁇ a ⁇ 1, 0 ⁇ b ⁇ 1, a + b ⁇ 1) epitaxial growth layer.
  • the barrier layer 113 is formed of a second compound semiconductor different from the first compound semiconductor and is provided over the channel layer 112.
  • the barrier layer 113 accumulates electrons on the surface of the channel layer 112 due to the difference in polarization charge amount from the channel layer 112.
  • the barrier layer 113 can be formed of a nitride semiconductor different from that of the channel layer 112.
  • the barrier layer 113 Al 1-cd Ga c In d N ( However, 0 ⁇ c ⁇ 1,0 ⁇ d ⁇ 1, c + d ⁇ 1, (c, d) ⁇ (a, b)) epitaxial layer Can be formed as.
  • the barrier layer 113 impurities are not added (i.e., undoped) may be formed of Al 1-cd Ga c In d N. In such a case, the barrier layer 113 can suppress impurity scattering of electrons in the channel layer 112, so that the electron mobility of the two-dimensional electron gas 114 can be further increased.
  • the gate insulating film 131 is formed of an insulating dielectric and is provided on the barrier layer 113. Specifically, the gate insulating film 131 is provided on the barrier layer 113 in a region of the activation region other than the region where the source electrode 142S or the drain electrode 142D is provided.
  • the gate insulating film 131 can be formed of a high dielectric material such as HfO 2 .
  • the gate electrode 132 is formed of a conductive material and is provided on the barrier layer 113 via the gate insulating film 131. Specifically, the gate electrode 132 is provided in a region that crosses the activation region where the two-dimensional electron gas 114 that is a channel is formed. Thereby, the gate electrode 132 can control the electric resistance of the two-dimensional electron gas 114 that is a channel based on the applied voltage.
  • the gate electrode 132 can be formed, for example, by sequentially stacking nickel (Ni) and gold (Au) from the gate insulating film 131 side.
  • the MIS gate structure in which the gate electrode 132 is provided on the barrier layer 113 via the gate insulating film 131 is formed.
  • the semiconductor device 100 can further reduce the leak current.
  • the source electrode 142S and the drain electrode 142D are provided on the barrier layer 113 with the gate electrode 132 interposed therebetween.
  • the source electrode 142S is electrically connected to the two-dimensional electron gas 114 formed in the channel layer 112 via the source contact layer 141S provided under the source electrode 142S.
  • the drain electrode 142D is electrically connected to the two-dimensional electron gas 114 formed in the channel layer 112 via the drain contact layer 141D provided below the drain electrode 142D.
  • the source electrode 142S and the drain electrode 142D are formed by sequentially stacking titanium (Ti), aluminum (Al), nickel (Ni), and gold (Au) from the source contact layer 141S or the drain contact layer 141D side, for example. be able to.
  • the contact layer 141 (that is, the source contact layer 141S and the drain contact layer 141D) is formed of a compound semiconductor into which conductive impurities are introduced, and penetrates the barrier layer 113 under each of the source electrode 142S and the drain electrode 142D. It is provided so as to reach the channel layer 112.
  • the contact layer 141 is formed of the same compound semiconductor as the channel layer 112 or a compound semiconductor having a small bandgap difference from the channel layer 112, the contact resistance of the channel layer 112 with the two-dimensional electron gas 114. Will be lower. Further, the contact layer 141 has a high concentration of conductive impurities, so that the contact resistance with the source electrode 142S and the drain electrode 142D is low. Accordingly, the contact layer 141 can reduce the contact resistance between the source electrode 142S and the drain electrode 142D and the two-dimensional electron gas 114.
  • the contact layer 141 can be formed of a nitride semiconductor having an n-type impurity introduced. More specifically, as the contact layer 141, the epitaxial growth layer of Al 1-ef Ga e In f N (where 0 ⁇ e ⁇ 1, 0 ⁇ f ⁇ 1, e + f ⁇ 1) is used as silicon (Si) or germanium ( It can be formed by introducing Ge) at 1 ⁇ 10 18 pieces / cm 3 or more.
  • the first insulating film 121 is formed of an insulating material and is provided on the gate insulating film 131
  • the second insulating film 122 is formed of an insulating material and is provided on the first insulating film 121.
  • the second insulating film 122 is provided from above the gate electrode 132, the source electrode 142S, and the drain electrode 142D to the inside of the substrate opening 151.
  • the second insulating film 122 may be provided on a part of a side surface and a bottom surface inside the substrate opening 151, or may be provided on a part of a side surface inside the substrate opening 151.
  • the first insulating film 121 and the second insulating film 122 are provided between the gate electrode 132, the source electrode 142S, and the drain electrode 142D and the wiring layer 143 (that is, the gate wiring layer 133, the source wiring layer 143S, and the drain wiring layer 143D).
  • the gate electrode 132, the source electrode 142S, the drain electrode 142D, and the wiring layer 143 can be electrically connected to each other through a predetermined opening.
  • the first insulating film 121 and the second insulating film 122 may be formed as a single layer film or a laminated film of an insulating material such as SiO 2 , SiN, or Al 2 O 3 , for example.
  • the first insulating film 121 and the second insulating film 122 may be formed of the same insulating material or different insulating materials.
  • the etching controllability can be improved by controlling the etching selection ratio of each of the first insulating film 121 and the second insulating film 122. Can be improved.
  • the wiring layer 143 (that is, the gate wiring layer 133, the source wiring layer 143S, and the drain wiring layer 143D) is formed of a conductive material and is provided on the second insulating film 122.
  • the wiring layer 143 can be formed, for example, by sequentially stacking titanium (Ti), platinum (Pt), and gold (Au) from the second insulating film 122 side.
  • the third insulating film 123 is formed of an insulating material and is provided on the wiring layer 143. Specifically, the third insulating film 123 is formed over the entire surface of the semiconductor substrate 111, and functions as a passivation film that protects the underlying wiring layer 143.
  • the third insulating film 123 can be formed, for example, as a single layer film of SiN.
  • a substrate opening 151 that penetrates the channel layer 112 and exposes the semiconductor substrate 111 is provided in an activation region where each component of the semiconductor device 100 is provided.
  • the substrate opening 151 is provided for exposing the semiconductor substrate 111 during the plasma process so that the charge in the plasma escapes to the semiconductor substrate 111.
  • the substrate opening 151 by providing the substrate opening 151, it is possible to suppress the accumulation of charges in the gate electrode 132, the source electrode 142S, and the drain electrode 142D during the plasma process. Therefore, in the semiconductor device 100, it is possible to suppress the charge accumulated in each of the electrodes from flowing into the gate insulating film 131 as a current, and thus suppressing the occurrence of PID in the plasma process of the manufacturing process. You can
  • the second insulating film 122 is formed from above the gate electrode 132, the source electrode 142S, and the drain electrode 142D to the inside and the bottom of the substrate opening 151.
  • an opening that exposes part of the gate electrode 132, the source electrode 142S, and the drain electrode 142D is formed in the second insulating film 122 by a plasma process.
  • the semiconductor substrate 111 is exposed by removing at least a part of the second insulating film 122 on the bottom surface of the substrate opening 151.
  • the charge generated by the plasma process can be released to the exposed semiconductor substrate 111 in the substrate opening 151, so that the semiconductor device 100 can suppress the occurrence of PID.
  • the substrate opening 151 is only required to be able to expose the semiconductor substrate 111 during the plasma process for generating PID. Therefore, a wiring layer, an insulating film, or the like may be formed inside the substrate opening 151 after the plasma process.
  • the substrate opening 151 is formed in the second insulating film 122 in order to form an electrical connection between the gate electrode 132, the source electrode 142S and the drain electrode 142D and the wiring layer 143 during the etching process. It suffices if the semiconductor substrate 111 can be exposed. Therefore, the source wiring layer 143S and the third insulating film 123 formed in the subsequent process may be formed inside the substrate opening 151.
  • At least a part of the substrate opening 151 may be provided in the activation region, and more specifically, it is preferably provided in the activation region on the source electrode 142S side with respect to the gate electrode 132.
  • a terminal on the ground side serves as a source and a terminal on the power supply side serves as a drain. Therefore, by providing the substrate opening 151 on the source electrode 142S side, charge can be easily released to the semiconductor substrate 111 which is a ground.
  • the substrate opening 151 When the substrate opening 151 is provided in the activation region on the source electrode 142S side, the substrate opening 151 may be provided so as to divide the source electrode 142S. Specifically, the substrate opening 151 may be provided to extend in a direction orthogonal to the direction in which the source electrode 142S and the drain electrode 142D are arranged, thereby dividing the source electrode 142S into a plurality of parts.
  • the divided source electrode 142S can be electrically connected by, for example, the source wiring layer 143S.
  • the source electrode 142S is electrically connected to the two-dimensional electron gas 114, which is a channel, on the side surface of the source electrode 142S on the gate electrode 132 side.
  • the size of the plane area of the source electrode 142S does not easily affect the contact resistance between the source electrode 142S and the two-dimensional electron gas 114. Therefore, in the semiconductor device 100, a large region of the activation region on the side of the source electrode 142S that divides the source electrode 142S can be used as the substrate opening 151.
  • FIG. 2A is a schematic vertical cross-sectional view showing the behavior of charging during a plasma process for a semiconductor device according to a comparative example.
  • FIG. 2B is a schematic vertical cross-sectional view showing the behavior of charging of the semiconductor device 100 according to this embodiment during the plasma process.
  • the semiconductor device according to the comparative example is different from the semiconductor device 100 according to the present embodiment only in that the substrate opening 151 is not provided.
  • the gate electrode 132, the source electrode 142S, and the drain electrode 142D on the barrier layer 113 are , Floating state. Therefore, in a plasma process such as etching, the gate electrode 132, the source electrode 142S, and the drain electrode 142D are exposed to the plasma, so that charges are accumulated. Therefore, due to the electric field generated by the difference in the accumulated charge amount, a large current flows through the gate insulating film 131 from the source electrode 142S and the drain electrode 142D to the gate electrode 132. As a result, a defect or the like is generated in the gate insulating film 131, so that the threshold voltage for controlling on / off of the channel of the semiconductor device is changed, which may cause malfunction.
  • the semiconductor substrate 111 is exposed through the substrate opening 151.
  • the second insulating film 122 in addition to the second insulating film 122 on the gate electrode 132, the source electrode 142S and the drain electrode 142D, the second insulating film 122 inside the substrate opening 151. Is also etched. As a result, since the semiconductor substrate 111 is exposed, most of the charges generated by the plasma during etching are released to the ground via the exposed semiconductor substrate 111.
  • the semiconductor device 100 suppresses the accumulation of charges in each of the gate electrode 132, the source electrode 142S, and the drain electrode 142D during the plasma process such as etching, and suppresses the generation of PID in the gate insulating film 131. be able to.
  • the semiconductor substrate 111 may be configured such that the gate electrode 132, the source electrode 142S, and the drain electrode 142D are exposed to plasma. It is preferably exposed prior to being exposed. For example, when the thickness of the second insulating film 122 inside the substrate opening 151 is made thinner than the thickness of the second insulating film 122 over the gate electrode 132, the source electrode 142S and the drain electrode 142D, the semiconductor substrate 111 is etched. Can be exposed faster.
  • the semiconductor substrate 111 is etched. Can be exposed in advance.
  • FIG. 3 is a vertical cross-sectional view schematically showing the laminated structure of the semiconductor device 101 according to the first modification.
  • FIG. 4 is a vertical cross-sectional view schematically showing the laminated structure of the semiconductor device 102 according to the second modification.
  • the source wiring layer 143S is not formed inside the substrate opening 151, and the semiconductor substrate 111 is exposed as shown in FIG. Different from the semiconductor device 100.
  • each of the source electrodes 142S is electrically connected by the source wiring layer 143S (not shown). Specifically, each of the source electrodes 142S may be electrically connected by a source wiring layer 143S (not shown) formed on the second insulating film 122 so as to bypass the substrate opening 151.
  • the semiconductor substrate 111 remains exposed. Accordingly, in the semiconductor device 101, even in the plasma process subsequent to the etching process of the second insulating film 122, the charge can be released to the semiconductor substrate 111 via the exposed semiconductor substrate 111. Even with the semiconductor device 101 having such a configuration, it is possible to suppress the generation of PID in the plasma process, similarly to the semiconductor device 100 shown in FIG.
  • the semiconductor device 102 according to the second modification has a conductor layer 161 electrically connected to the source wiring layer 143S from the surface opposite to the side where the substrate opening 151 is provided. It is different from the semiconductor device 100 shown in FIG.
  • the semiconductor device 102 penetrates the semiconductor substrate 111 to expose the source wiring layer 143S provided inside the substrate opening 151 from the surface opposite to the side where the substrate opening 151 is provided. 162, and a conductor layer 161 provided along the inside of the opening 162 and the surface of the semiconductor substrate 111 opposite to the side where the substrate opening 151 is provided.
  • the conductor layer 161 is formed of a conductive material. Specifically, the conductor layer 161 can be formed by sequentially stacking titanium (Ti), platinum (Pt), and gold (Au) from the second insulating film 122 side.
  • the conductor layer 161 is, for example, a ground electrode that grounds the semiconductor device 102.
  • the HEMT used for a power amplifier or the like is generally grounded by wire bonding, for example. However, since the wire length of wire bonding is about several hundred ⁇ m, when the HEMT is used as a high frequency transistor such as a millimeter wave band, the gain reduction due to the parasitic inductance of the wire becomes remarkable.
  • the source wiring layer 143S and the conductor layer 161 serving as the ground electrode can be electrically connected via the opening 162 penetrating the semiconductor substrate 111. Accordingly, the semiconductor device 102 can ground the semiconductor device 102 with low inductance without laying wires or wiring around.
  • the source wiring layer 143S is formed on the semiconductor substrate 111 by the substrate opening 151 that is provided so as to penetrate the channel layer 112. Therefore, the opening 162 that exposes the source wiring layer 143S from the surface opposite to the side where the substrate opening 151 is provided can be formed by penetrating only the semiconductor substrate 111.
  • the opening 162 exposing the source wiring layer 143S from the surface opposite to the side where the channel layer 112 is provided penetrates the semiconductor substrate 111 and the channel layer 112. Will be formed.
  • the semiconductor substrate 111 formed of silicon or the like and the channel layer 112 formed of an AlGaInN-based compound have different etching devices and etching gases, which complicates the manufacturing process of the semiconductor device 102 and increases manufacturing efficiency. Will decrease.
  • the workability near the interface between the semiconductor substrate 111 and the channel layer 112 is deteriorated, the possibility of defective formation of the conductor layer 161 near the interface becomes high.
  • the source wiring layer 143S and the conductor layer 161 can be electrically connected with high reliability by a simpler process. Can be connected to each other.
  • the conductor layer 161 can perform grounding with lower inductance with higher reliability.
  • a low resistance region 111L is provided in the semiconductor substrate 111, and the low resistance region 111L is exposed in the substrate opening 151 in FIG. It is different from the semiconductor device 100 shown.
  • the substrate opening 151 may be provided in the region on the drain electrode 142D side in addition to the region on the source electrode 142S side with respect to the gate electrode 132 (FIG. 5). By increasing the number of substrate openings 151, it is possible to make it easier for the charge to escape to the semiconductor substrate 111 that is the ground. Although illustration is omitted, the substrate opening 151 may be provided in only one of the region on the source electrode 142S side and the region on the drain electrode 142D side. In the semiconductor device 103, for example, the substrate opening 151 is arranged in the element isolation region (field portion). Similar to the semiconductor device 100, at least a part of the substrate opening 151 may be provided in the activation region. Although illustration is omitted, in the semiconductor device 103, the wiring layer 143 may not be provided.
  • the low resistance region 111L is provided near the surface of the semiconductor substrate 111 on which the substrate opening 151 is provided.
  • the low resistance region 111L is, for example, selectively arranged in a region corresponding to the substrate opening 151 and extends in a direction parallel to the extending direction of the substrate opening 151. At least a part of the low resistance region 111L is exposed in the substrate opening 151.
  • the width of the low resistance region 111L (the size in the direction orthogonal to the extending direction of the low resistance region 111L) is preferably larger than the width of the substrate opening 151, and the low resistance region 111L is exposed on the entire bottom surface of the substrate opening 151. Preferably.
  • the low resistance region 111L may be exposed on a part of the bottom surface of the substrate opening 151.
  • the low resistance region 111L may be provided in the activation region or the element isolation region.
  • the low resistance region 111L may be provided near the scribe line (see FIGS. 7B and 8B described later).
  • the low resistance region 111L is a region having an electric resistivity lower than that of the other portion of the semiconductor substrate 111, and has an electric resistivity smaller than 1000 ⁇ ⁇ cm, for example.
  • the electrical resistivity of the low resistance region 111L is, for example, 0.001 ⁇ ⁇ cm to 100 ⁇ ⁇ cm.
  • the low resistance region 111L is formed by using, for example, ion implantation, and has an impurity concentration higher than the impurity concentration of P-type impurities or N-type impurities in other portions of the semiconductor substrate 111.
  • the semiconductor device 103 in the step of etching the second insulating film 122, the charge generated by the plasma during the etching is easily diffused over the entire surface of the semiconductor substrate 111 via the low resistance region 111L. Become. Therefore, in the semiconductor device 103, the low resistance region 111L of the semiconductor substrate 111 can suppress the generation of PID in the plasma process more effectively than the semiconductor device 100 shown in FIG.
  • FIGS. 6A to 6H are schematic vertical sectional views for explaining each step of the method for manufacturing the semiconductor device 100 according to this embodiment.
  • FIG. 6H is a schematic vertical cross-sectional view illustrating a step of manufacturing the semiconductor device 102 according to the second modification from the semiconductor device 100.
  • a channel layer 112 and a barrier layer 113 are formed on a semiconductor substrate 111.
  • the source electrode 142S and the drain electrode 142D are formed over the barrier layer 113, the gate insulating film 131 and the first insulating film 121 are formed, and then the gate electrode 132 is formed.
  • the channel layer 112 is formed by epitaxially growing GaN on the semiconductor substrate 111 formed of silicon having an electric resistivity of 1000 ⁇ ⁇ cm or more.
  • the barrier layer 113 is formed by epitaxially growing AlInN on the channel layer 112. After that, wet etching or dry etching is performed using the patterned resist as a mask to form an opening which penetrates the barrier layer 113 and partially digs into the channel layer 112.
  • the contact layer 141 is formed on the channel layer 112 inside the formed opening.
  • the contact layer 141 may be formed by epitaxially growing GaN similarly to the channel layer 112.
  • the epitaxial growth of the contact layer 141 is also called crystal regrowth.
  • the contact layer 141 may be formed to contain an n-type impurity by incorporating an n-type impurity such as Si or Ge during crystal regrowth.
  • the contact layer 141 may be formed to include the n-type impurity by ion-implanting an n-type impurity such as Si or Ge after crystal regrowth.
  • the concentration of the n-type impurity introduced into the contact layer 141 may be, for example, 1 ⁇ 10 18 / cm 3 or more.
  • a source electrode 142S and a drain electrode 142D are formed by sequentially stacking Ti, Al, Ni, and Au on each of the contact layers 141.
  • the semiconductor device 100 is electrically insulated from other semiconductor devices and the like.
  • the element isolation region can be formed, for example, by introducing boron (B) into the barrier layer 113 and the channel layer 112 by ion implantation to increase the resistance of the barrier layer 113 and the channel layer 112.
  • the gate insulating film 131 and the first insulating film 121 are sequentially and uniformly formed on the source electrode 142S, the drain electrode 142D, and the barrier layer 113.
  • the gate insulating film 131 can be formed of a high dielectric material such as HfO 2 .
  • the first insulating film 121 can be formed of SiN or the like. Then, a part of the first insulating film 121 between the source electrode 142S and the drain electrode 142D is opened, and Ni and Au are sequentially stacked on the gate insulating film 131 to form the gate electrode 132. At this time, the gate insulating film 131 and the first insulating film 121 over the source electrode 142S and the drain electrode 142D may be partially opened.
  • a resist layer 192 patterned so as to open a region corresponding to the substrate opening 151 is formed on the first insulating film 121.
  • the first insulating film 121 is removed by dry etching using CF 4 and O 2 gas, and further, the barrier layer 113 and the channel are removed by dry etching using chlorine-based gas.
  • the layer 112 is removed.
  • a substrate opening 151 penetrating the channel layer 112 and exposing the semiconductor substrate 111 is formed.
  • the resist layer 192 is removed by ashing or the like.
  • the second insulating film 122 is uniformly formed on the first insulating film 121, the source electrode 142S, the drain electrode 142D, and the gate electrode 132. At this time, the second insulating film 122 is also formed on the semiconductor substrate 111 along the inside of the substrate opening 151.
  • the second insulating film 122 can be formed of SiO2 or the like.
  • the second insulating film 122 on the inside of the substrate opening 151, the source electrode 142S, the drain electrode 142D, and the gate electrode 132 is etched. Specifically, the second insulating film 122 on the inside of the substrate opening 151, the source electrode 142S, the drain electrode 142D, and the gate electrode 132 is removed by performing dry etching using CF4 and O2 gas. At this time, the charge generated by the plasma of the etching process is released to the semiconductor substrate 111 exposed by the substrate opening 151, so that the charge is suppressed from flowing into the gate insulating film 131.
  • the semiconductor substrate 111 In order to release the charge to the semiconductor substrate 111 through the substrate opening 151, it is important that the semiconductor substrate 111 is exposed before the source electrode 142S, the drain electrode 142D, and the gate electrode 132 are exposed in the etching process.
  • the second insulating film 122 inside the substrate opening 151 may be formed to be thinner than the second insulating film 122 over the source electrode 142S, the drain electrode 142D, and the gate electrode 132.
  • the second insulating film 122 inside the substrate opening 151 can be etched more than the second insulating film 122 over the source electrode 142S, the drain electrode 142D, and the gate electrode 132 by controlling a material or a stacked structure. May be formed to be faster.
  • the second insulating film 122 inside the substrate opening 151 may be etched faster than the second insulating film 122 over the source electrode 142S, the drain electrode 142D, and the gate electrode 132 due to a microloading effect. It may be formed.
  • the second insulating film 122 on the inside of the substrate opening 151, the source electrode 142S, the drain electrode 142D, and the gate electrode 132 is removed at the same time, but the technique according to the present disclosure is not limited to the above example. Not limited. For example, first, the second insulating film 122 on the inside of the substrate opening 151, the source electrode 142S, and the drain electrode 142D may be removed, and then the second insulating film 122 on the gate electrode 132 may be removed. Alternatively, the second insulating film 122 on the source electrode 142S and the drain electrode 142D may be removed after removing the second insulating film 122 on the gate electrode 132 inside the substrate opening 151.
  • a source wiring layer 143S, a drain wiring layer 143D, and a gate wiring layer 133 are formed over the source electrode 142S, the drain electrode 142D, and the gate electrode 132, respectively.
  • the source wiring layer 143S, the drain wiring layer 143D, and the gate wiring are formed by sequentially stacking Ti, Pt, and Au in the openings formed in the second insulating film 122. Form the layer 133.
  • the source wiring layer 143S may be formed inside the substrate opening 151 to electrically connect the source electrode 142S divided by the substrate opening 151.
  • a third insulating film 123 is formed on the source wiring layer 143S, the drain wiring layer 143D, and the gate wiring layer 133.
  • the third insulating film 123 is formed of SiN on the source wiring layer 143S, the drain wiring layer 143D, and the gate wiring layer 133. After that, the source wiring layer 143S, the drain wiring layer 143D, and the gate wiring layer 133 are exposed by partially removing the third insulating film 123 by dry etching using CF 4 and O 2 gas. Note that the charge generated by plasma during etching in the step illustrated in FIG. 6G is released to the semiconductor substrate 111 inside the substrate opening 151 through the source wiring layer 143S, so that the substrate opening 151 does not generate PID even in this step. Can be suppressed.
  • the semiconductor device 100 according to this embodiment can be manufactured by the above steps. According to such a manufacturing method, it is possible to suppress the generation of PID in the semiconductor device 100.
  • an opening 162 penetrating the semiconductor substrate 111 is provided in the semiconductor device 100, and a conductor layer 161 is formed along the opening 162, so that the semiconductor device 102 according to the second modification is formed. It can be manufactured.
  • the semiconductor substrate 111 is etched from the surface opposite to the side where the substrate opening 151 is provided to form an opening 162 that penetrates the semiconductor substrate 111 and exposes the source wiring layer 143S. Subsequently, Ti, Pt, and Au are sequentially stacked along the inside of the opening 162 and the surface of the semiconductor substrate 111 opposite to the side where the substrate opening 151 is provided, whereby the source wiring layer 143S and the source wiring layer 143S are electrically connected.
  • the conductor layer 161 to be connected can be formed.
  • the semiconductor device 102 according to the second modification can be manufactured from the semiconductor device 100 according to the present embodiment.
  • FIGS. 7A to 8B are schematic plan views illustrating each step of the method for manufacturing the semiconductor device 103 according to the third modification.
  • 7B shows a cross-sectional structure taken along the line BB 'shown in FIG. 7A
  • FIG. 8B shows a cross-sectional structure taken along the line BB' shown in FIG. 8A.
  • 7A to 8B show the wafer W before the scribing process.
  • the semiconductor device 103 is formed by cutting the wafer W along a scribe line (a scribe line SL in FIGS. 7B and 8B described later).
  • a low resistance region 111L is formed near one surface of the semiconductor substrate 111. It is preferable that the low resistance region 111L is dispersed and formed in the entire semiconductor substrate 111, and is formed in a lattice shape, for example. By forming the low resistance region 111L dispersed over the entire surface of the semiconductor substrate 111, in the subsequent step of etching the second insulating film 122, the charge generated by plasma during etching causes the low resistance region 111L to be formed. It is easy for the entire surface of the semiconductor substrate 111 to be diffused.
  • the low resistance region 111L is selectively formed, for example, in the formation scheduled region 151R of the substrate opening 151 and the scribe line scheduled formation region SL.
  • the low resistance region 111L is formed by, for example, ion implantation into the semiconductor substrate 111.
  • the ion species used for the ion implantation may be selected according to the conduction type of the low resistance region 111L, and is, for example, phosphorus (P), arsenic (As), boron (B), or the like.
  • the low resistance region 111L may be formed using a method such as a diffusion method. Note that, in FIGS. 7A and 8A, the formation scheduled region 151R of the substrate opening 151 is omitted.
  • a channel layer 112 and a barrier layer 113 are formed in this order over the entire surface of the semiconductor substrate 111 on which the low resistance region 111L is formed. To do.
  • the channel layer 112 and the barrier layer 113 are formed by using, for example, epitaxial growth as described above.
  • the subsequent steps can be performed in the same manner as described with reference to FIGS. 6A to 6G to manufacture the semiconductor device 103.
  • FIG. 9 is a schematic perspective view illustrating a communication module to which the semiconductor device 100 according to the present embodiment is applied.
  • the communication module 1 includes, for example, an edge antenna 20, a driver 31, a phase adjustment circuit 32, a switch 10, a low noise amplifier 41, a bandpass filter 42, a power amplifier 43, and May be configured.
  • the communication module 1 is an antenna in which an edge antenna 20 formed in an array and front end parts such as a switch 10, a low noise amplifier 41, a bandpass filter 42, and a power amplifier 43 are integrally mounted as one module. It is an integrated module.
  • the communication module 1 can be used as, for example, a communication device such as a mobile phone or a smart phone, or a communication module for an IoT (Internet of Things) communication device.
  • the transistors forming each of the switch 10, the low noise amplifier 41, and the power amplifier 43 included in the communication module 1 can be formed by, for example, the semiconductor device 100 according to this embodiment. According to the semiconductor device 100 according to this embodiment, a switch or an amplifier with low loss and low distortion can be formed, so that the signal quality of the communication module 1 can be improved.
  • a semiconductor substrate A channel layer formed of the first compound semiconductor on the semiconductor substrate; A barrier layer formed on the channel layer with a second compound semiconductor different from the first compound semiconductor; A gate electrode provided on the barrier layer via a gate insulating film, A source electrode and a drain electrode provided on the channel layer with the gate electrode interposed therebetween; A substrate opening provided through the channel layer to expose the semiconductor substrate; An insulating film provided from above the gate electrode, the source electrode, and the drain electrode to the inside of the substrate opening; A wiring layer provided on the insulating film, and electrically connected to the gate electrode, the source electrode or the drain electrode through an opening provided in the insulating film; Equipped with A semiconductor device, wherein at least a part of the substrate opening is formed in an activation region provided with the gate electrode, the source electrode, and the drain electrode.
  • the semiconductor device according to (1) wherein the insulating film is provided from above the gate electrode, the source electrode, and the drain electrode to a part of a bottom surface of the substrate opening.
  • the source electrode is divided by the substrate opening, The semiconductor device according to (3), wherein the separated source electrode is electrically connected by the wiring layer formed inside the substrate opening.
  • the semiconductor device further includes a conductor layer provided along the opening penetrating the semiconductor substrate from a surface opposite to the side where the substrate opening is provided and electrically connected to the wiring layer formed inside the substrate opening.
  • the first compound semiconductor and the second compound semiconductor are Al 1-ab Ga a In b N (where 0 ⁇ a ⁇ 1, 0 ⁇ b ⁇ 1, a + b ⁇ 1), (1) The semiconductor device according to any one of to (7). (9) 9. The semiconductor device according to any one of (1) to (8), wherein the dielectric constant of the gate insulating film is higher than the dielectric constant of the insulating film.
  • the semiconductor substrate has a low resistance region having an electric resistivity lower than that of other portions in the vicinity of the surface on the side where the substrate opening is provided,
  • a semiconductor substrate A channel layer formed of the first compound semiconductor on the semiconductor substrate; A barrier layer formed on the channel layer with a second compound semiconductor different from the first compound semiconductor; A gate electrode provided on the barrier layer via a gate insulating film, A source electrode and a drain electrode provided on the channel layer with the gate electrode interposed therebetween; A substrate opening provided through the channel layer to expose the semiconductor substrate; An insulating film provided from above the gate electrode, the source electrode, and the drain electrode to the inside of the substrate opening; A low resistance region provided in the vicinity of the surface of the semiconductor substrate on the side where the substrate opening is provided, and having a lower electrical resistivity than the electrical resistivity of other portions, Equipped with A semiconductor device in which at least a part of the low resistance region of the semiconductor substrate is exposed in the substrate opening.
  • the semiconductor device is A semiconductor substrate, A channel layer formed of the first compound semiconductor on the semiconductor substrate; A barrier layer formed on the channel layer with a second compound semiconductor different from the first compound semiconductor; A gate electrode provided on the barrier layer via a gate insulating film, A source electrode and a drain electrode provided on the channel layer with the gate electrode interposed therebetween; A substrate opening provided through the channel layer to expose the semiconductor substrate; An insulating film provided from above the gate electrode, the source electrode, and the drain electrode to the inside of the substrate opening; A wiring layer provided on the insulating film, and electrically connected to the gate electrode, the source electrode or the drain electrode through an opening provided in the insulating film; Have The communication module, wherein at least a part of the substrate opening is formed in an activation region provided with the gate electrode, the source electrode and the drain electrode.

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Abstract

半導体基板と、前記半導体基板の上に形成されたチャネル層と、前記チャネル層の上に形成されたバリア層と、ゲート絶縁膜を介して前記バリア層の上に設けられたゲート電極と、前記ゲート電極を挟んで前記チャネル層の上に設けられたソース電極及びドレイン電極と、前記チャネル層を貫通して設けられ、前記半導体基板を露出させる基板開口と、前記ゲート電極、前記ソース電極及び前記ドレイン電極の上から前記基板開口の内側にかけて設けられた絶縁膜と、前記絶縁膜の上に設けられ、前記絶縁膜に設けられた開口を介して前記ゲート電極、前記ソース電極又は前記ドレイン電極のいずれかと電気的に接続する配線層と、を備え、前記基板開口の少なくとも一部は、前記ゲート電極、前記ソース電極及び前記ドレイン電極が設けられた活性化領域に形成される、半導体装置。

Description

半導体装置、通信モジュール及び半導体装置の製造方法
　本開示は、半導体装置、通信モジュール及び半導体装置の製造方法に関する。
　化合物半導体のヘテロ接合を用いた高電子移動度トランジスタ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）は、他のトランジスタと比較して、高耐圧、高耐熱、高飽和電子速度、及び高チャネル電子濃度という特性を有する。そのため、ＨＥＭＴは、小型かつ高性能のパワーデバイス又は通信用の高周波デバイス等への適用が期待されている。
　ＨＥＭＴでは、異なる化合物半導体にて形成されるチャネル層及びバリア層をヘテロ接合することで、バリア層と接するチャネル層の界面に二次元電子ガスが形成される。二次元電子ガスは、電子移動度が高く、かつシート電子密度が高いため、低抵抗のチャネルとして機能することができる。
　近年、ＨＥＭＴでは、リーク電流を減少させるために、バリア層の上にゲート絶縁膜を介してゲート電極を積層させるＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート構造が採用されている。しかし、ＭＩＳゲート構造のＨＥＭＴでは、ソース電極、ドレイン電極、及びゲート電極の各々がフローティング状態となるため、製造工程中のプラズマプロセスによって、ダメージ（Ｐｌａｓｍａ　（Ｐｒｏｃｅｓｓ）　Ｉｎｄｕｃｅｄ　Ｄａｍａｇｅ：ＰＩＤ）が発生してしまう。
　ＰＩＤは、ゲート電極に接続された配線又はビアがプラズマプロセス中にアンテナとして機能することで発生する。具体的には、ＰＩＤは、プラズマ中のチャージがアンテナに集められ、ゲート絶縁膜に電流として流入することにより発生する。ＰＩＤは、ゲート絶縁膜と半導体基板との界面に、又はゲート絶縁膜中に欠陥又はキャリアトラップ準位を発生させるため、ＨＥＭＴの閾値電圧を変動させてしまう。
　ＰＩＤの影響を回避するために、例えば、下記特許文献１に記載されるような技術が提案されている。特許文献１には、被保護ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）をＰＩＤより保護するために、ダミーアンテナをゲート電極に接続した保護ＭＯＳＦＥＴを設けることが記載されている。
特開２０１８－６４００８号公報
　しかし、上記特許文献１に記載された技術は、ＭＯＳＦＥＴに関する技術であるため、ＨＥＭＴにてＰＩＤの影響を抑制する技術が求められていた。
　本開示の一実施の形態によれば、半導体基板と、第１の化合物半導体にて前記半導体基板の上に形成されたチャネル層と、前記第１の化合物半導体とは異なる第２の化合物半導体にて前記チャネル層の上に形成されたバリア層と、ゲート絶縁膜を介して前記バリア層の上に設けられたゲート電極と、前記ゲート電極を挟んで前記チャネル層の上に設けられたソース電極及びドレイン電極と、前記チャネル層を貫通して設けられ、前記半導体基板を露出させる基板開口と、前記ゲート電極、前記ソース電極及び前記ドレイン電極の上から前記基板開口の内側にかけて設けられた絶縁膜と、前記絶縁膜の上に設けられ、前記絶縁膜に設けられた開口を介して前記ゲート電極、前記ソース電極又は前記ドレイン電極のいずれかと電気的に接続する配線層と、を備え、前記基板開口の少なくとも一部は、前記ゲート電極、前記ソース電極及び前記ドレイン電極が設けられた活性化領域に形成される、第１の半導体装置が提供される。
　本開示の一実施の形態によれば、半導体基板と、第１の化合物半導体にて前記半導体基板の上に形成されたチャネル層と、前記第１の化合物半導体とは異なる第２の化合物半導体にて前記チャネル層の上に形成されたバリア層と、ゲート絶縁膜を介して前記バリア層の上に設けられたゲート電極と、前記ゲート電極を挟んで前記チャネル層の上に設けられたソース電極及びドレイン電極と、前記チャネル層を貫通して設けられ、前記半導体基板を露出させる基板開口と、前記ゲート電極、前記ソース電極及び前記ドレイン電極の上から前記基板開口の内側にかけて設けられた絶縁膜と、前記半導体基板のうち前記基板開口が設けられた側の面近傍に設けられるとともに、他の部分の電気抵抗率よりも低い電気抵抗率を有する低抵抗領域と、を備え、前記基板開口では、前記半導体基板の前記低抵抗領域の少なくとも一部が露出されている、第２の半導体装置が提供される。
　また、本開示の一実施の形態によれば、半導体装置を備え、前記半導体装置は、半導体基板と、第１の化合物半導体にて前記半導体基板の上に形成されたチャネル層と、前記第１の化合物半導体とは異なる第２の化合物半導体にて前記チャネル層の上に形成されたバリア層と、ゲート絶縁膜を介して前記バリア層の上に設けられたゲート電極と、前記ゲート電極を挟んで前記チャネル層の上に設けられたソース電極及びドレイン電極と、前記チャネル層を貫通して設けられ、前記半導体基板を露出させる基板開口と、前記ゲート電極、前記ソース電極及び前記ドレイン電極の上から前記基板開口の内側にかけて設けられた絶縁膜と、前記絶縁膜の上に設けられ、前記絶縁膜に設けられた開口を介して前記ゲート電極、前記ソース電極又は前記ドレイン電極のいずれかと電気的に接続する配線層と、を有し、前記基板開口の少なくとも一部は、前記ゲート電極、前記ソース電極及び前記ドレイン電極が設けられた活性化領域に形成される、通信モジュールが提供される。
　また、本開示の一実施の形態によれば、半導体基板の上に、第１の化合物半導体にてチャネル層を成膜することと、前記チャネル層の上に、前記第１の化合物半導体とは異なる第２の化合物半導体にてバリア層を成膜することと、前記チャネル層の上に、ソース電極及びドレイン電極を形成することと、前記ソース電極及び前記ドレイン電極の間の前記バリア層の上に、ゲート絶縁膜を介してゲート電極を形成することと、前記ゲート電極、前記ソース電極及び前記ドレイン電極が設けられた活性化領域の一部に、前記チャネル層を貫通する基板開口を形成することと、前記ゲート電極、前記ソース電極及び前記ドレイン電極の上から前記基板開口の内側にかけて絶縁膜を成膜することと、前記基板開口を介して前記半導体基板を露出させながら、前記ゲート電極、前記ソース電極又は前記ドレイン電極のいずれかを露出させる開口を前記絶縁膜に形成することと、前記絶縁膜の上に、前記絶縁膜に形成された開口を介して前記ゲート電極、前記ソース電極又は前記ドレイン電極のいずれかと電気的に接続する配線層を形成することと、を含む、半導体装置の製造方法が提供される。
本開示の一実施形態に係る半導体装置の積層構造を模式的に示す縦断面図である。 比較例に係る半導体装置に対するプラズマプロセス時のチャージの挙動を示す模式的な縦断面図である。 同実施形態に係る半導体装置に対するプラズマプロセス時のチャージの挙動を示す模式的な縦断面図である。 第１の変形例に係る半導体装置の積層構造を模式的に示す縦断面図である。 第２の変形例に係る半導体装置の積層構造を模式的に示す縦断面図である。 第３の変形例に係る半導体装置の積層構造を模式的に示す縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係る半導体装置から第２の変形例に係る半導体装置を製造する工程を説明する模式的な縦断面図である。 第３の変形例に係る半導体装置の製造方法の一工程を説明する模式的な平面図である。 図７Ａに示したＢ－Ｂ’線に沿った断面構成を表す模式図である。 第３の変形例に係る半導体装置の製造方法の一工程を説明する模式的な平面図である。 図８Ａに示したＢ－Ｂ’線に沿った断面構成を表す模式図である。 同実施形態に係る半導体装置が適用される通信モジュールを説明する模試的な斜視図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。
なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、以下の説明にて参照する各図面では、説明の便宜上、一部の構成部材の大きさを誇張して表現している場合がある。したがって、各図面において図示される構成部材同士の相対的な大きさは、必ずしも実際の構成部材同士の大小関係を正確に表現するものではない。また、以下の説明では、基板及び層の積層方向を上下方向と表現し、基板等に層が積層される方向を上方向と表現する。
　なお、説明は以下の順序で行うものとする。
　１．構造
　２．効果
　３．変形例
　　３．１．第１の変形例
　　３．２．第２の変形例
　　３．３．第３の変形例
　４．製造方法
　　４．１．実施の形態等に係る半導体装置の製造方法
　　４．２．第３の変形例に係る半導体装置の製造方法
　５．適用例
　＜１．構造＞
　まず、図１を参照して、本開示の一実施形態に係る半導体装置の構造例について説明する。図１は、本実施形態に係る半導体装置の積層構造を模式的に示す縦断面図である。
　図１に示すように、半導体装置１００は、半導体基板１１１と、チャネル層１１２と、バリア層１１３と、ゲート絶縁膜１３１と、ゲート電極１３２と、ゲート配線層１３３と、第１絶縁膜１２１と、第２絶縁膜１２２と、第３絶縁膜１２３と、ソースコンタクト層１４１Ｓ、ソース電極１４２Ｓ、ソース配線層１４３Ｓと、ドレインコンタクト層１４１Ｄ、ドレイン電極１４２Ｄ、ドレイン配線層１４３Ｄと、を備える。すなわち、半導体装置１００は、いわゆる高電子移動度トランジスタ（ＨＥＭＴ）である。
　上記の各構成は、素子分離領域によって画定された活性化領域に設けられる。素子分離領域は、例えば、チャネル層１１２及びバリア層１１３にホウ素（Ｂ）を導入することで高抵抗化した領域である。これにより、半導体装置１００のチャネルは、素子分離領域に形成されなくなり、活性化領域のみに形成されるようになる。したがって、半導体装置１００は、素子分離領域によって、他の半導体装置等と電気的に絶縁されることになる。
　なお、以下では、ソースコンタクト層１４１Ｓ及びドレインコンタクト層１４１Ｄの各々を区別しない場合、これらをまとめてコンタクト層１４１とも称する。また、ゲート配線層１３３、ソース配線層１４３Ｓ及びドレイン配線層１４３Ｄの各々を区別しない場合、これらをまとめて配線層１４３とも称する。
　半導体基板１１１は、半導体装置１００の各構成の支持体である。半導体基板１１１は、例えば、シリコン基板であってもよい。より具体的には、半導体基板１１１は、ノイズ対策のために電気抵抗率が１０００Ω・ｃｍ以上となるように高抵抗化したシリコン基板であってもよい。
　図１では図示しないが、半導体基板１１１と、チャネル層１１２との間には、バッファ層が設けられてもよい。バッファ層は、半導体基板１１１と、チャネル層１１２との格子定数の不整合を調整することで、チャネル層１１２の結晶状態をより良好とし、かつチャネル層１１２を形成した後の半導体基板１１１の反りを抑制する層である。具体的には、バッファ層は、チャネル層１１２を形成する第１の化合物半導体と格子定数が近い化合物半導体をエピタキシャル成長させることで形成することができる。例えば、半導体基板１１１がシリコンで形成され、かつチャネル層１１２がＧａＮで形成される場合、バッファ層は、ＡｌＮ、ＡｌＧａＮ又はＧａＮにて形成することができる。
　チャネル層１１２は、第１の化合物半導体で形成され、半導体基板１１１の上に設けられる。チャネル層１１２は、バリア層１１３との分極電荷量の差によって、バリア層１１３との界面に電子を蓄積することができる。これにより、チャネル層１１２は、バリア層１１３との界面に、トランジスタのチャネルとして機能する二次元電子ガス１１４を形成することができる。具体的には、チャネル層１１２は、窒化物半導体で形成することができる。例えば、チャネル層１１２は、Ａｌ1-a-bＧａaＩｎbＮ（ただし、０≦ａ≦１、０≦ｂ≦１、ａ＋ｂ≦１）のエピタキシャル成長層として形成することができる。
　バリア層１１３は、第１の化合物半導体と異なる第２の化合物半導体で形成され、チャネル層１１２の上に設けられる。バリア層１１３は、チャネル層１１２との分極電荷量の差によって、チャネル層１１２の表面に電子を蓄積させる。具体的には、バリア層１１３は、チャネル層１１２とは異なる窒化物半導体で形成することができる。例えば、バリア層１１３は、Ａｌ1-c-dＧａcＩｎdＮ（ただし、０≦ｃ≦１、０≦ｄ≦１、ｃ＋ｄ≦１、（ｃ，ｄ）≠（ａ，ｂ））のエピタキシャル成長層として形成することができる。
　また、バリア層１１３は、不純物が添加されていない（すなわち、アンドープの）Ａｌ1-c-dＧａcＩｎdＮで形成されてもよい。このような場合、バリア層１１３は、チャネル層１１２中の電子の不純物散乱を抑制することができるため、二次元電子ガス１１４の電子移動度をより高めることができる。
　ゲート絶縁膜１３１は、絶縁性を有する誘電体で形成され、バリア層１１３の上に設けられる。具体的には、ゲート絶縁膜１３１は、活性化領域のうちソース電極１４２Ｓ又はドレイン電極１４２Ｄが設けられる領域を除いた領域のバリア層１１３の上に設けられる。例えば、ゲート絶縁膜１３１は、ＨｆＯ2等の高誘電体で形成することができる。
　ゲート電極１３２は、導電性材料で形成され、ゲート絶縁膜１３１を介してバリア層１１３の上に設けられる。具体的には、ゲート電極１３２は、チャネルである二次元電子ガス１１４が形成される活性化領域を横断する領域に設けられる。これにより、ゲート電極１３２は、印加電圧に基づいてチャネルである二次元電子ガス１１４の電気抵抗を制御することができる。ゲート電極１３２は、例えば、ゲート絶縁膜１３１側から、ニッケル（Ｎｉ）及び金（Ａｕ）を順次積層することで形成することができる。
　すなわち、半導体装置１００では、ゲート電極１３２がゲート絶縁膜１３１を介してバリア層１１３の上に設けられたＭＩＳゲート構造が形成される。ＭＩＳゲート構造によれば、半導体装置１００は、リーク電流をより低減することができる。
　ソース電極１４２Ｓ及びドレイン電極１４２Ｄは、バリア層１１３の上にゲート電極１３２を挟んでそれぞれ設けられる。ソース電極１４２Ｓは、ソース電極１４２Ｓの下に設けられたソースコンタクト層１４１Ｓを介して、チャネル層１１２に形成された二次元電子ガス１１４と電気的に接続する。また、ドレイン電極１４２Ｄは、ドレイン電極１４２Ｄの下に設けられたドレインコンタクト層１４１Ｄを介して、チャネル層１１２に形成された二次元電子ガス１１４と電気的に接続する。ソース電極１４２Ｓ及びドレイン電極１４２Ｄは、例えば、ソースコンタクト層１４１Ｓ又はドレインコンタクト層１４１Ｄ側から、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）及び金（Ａｕ）を順次積層することで形成することができる。
　コンタクト層１４１（すなわち、ソースコンタクト層１４１Ｓ及びドレインコンタクト層１４１Ｄ）は、導電型不純物が導入された化合物半導体で形成され、ソース電極１４２Ｓ及びドレイン電極１４２Ｄの各々の下にバリア層１１３を貫通してチャネル層１１２に達するように設けられる。
　具体的には、コンタクト層１４１は、チャネル層１１２と同じ化合物半導体、又はチャネル層１１２とバンドギャップの差が小さい化合物半導体で形成されるため、チャネル層１１２の二次元電子ガス１１４とのコンタクト抵抗が低くなる。また、コンタクト層１４１は、導電型不純物が高濃度で導入されるため、ソース電極１４２Ｓ及びドレイン電極１４２Ｄとのコンタクト抵抗が低くなる。これにより、コンタクト層１４１は、ソース電極１４２Ｓ及びドレイン電極１４２Ｄと、二次元電子ガス１１４とのコンタクト抵抗を低下させることができる。
　例えば、コンタクト層１４１は、ｎ型不純物を導入した窒化物半導体で形成することができる。より具体的には、コンタクト層１４１は、Ａｌ1-e-fＧａeＩｎfＮ（ただし、０≦ｅ≦１、０≦ｆ≦１、ｅ＋ｆ≦１）のエピタキシャル成長層にシリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）などを１×１０18個／ｃｍ3以上にて導入することで形成することができる。
　第１絶縁膜１２１は、絶縁性材料で形成され、ゲート絶縁膜１３１の上に設けられ、第２絶縁膜１２２は、絶縁性材料で形成され、第１絶縁膜１２１の上に設けられる。特に、第２絶縁膜１２２は、ゲート電極１３２、ソース電極１４２Ｓ及びドレイン電極１４２Ｄの上から基板開口１５１の内側にかけて設けられる。第２絶縁膜１２２は、基板開口１５１の内側の側面及び底面の一部に設けられてもよく、基板開口１５１の内側の側面の一部に設けられてもよい。
　第１絶縁膜１２１及び第２絶縁膜１２２は、ゲート電極１３２、ソース電極１４２Ｓ及びドレイン電極１４２Ｄと、配線層１４３（すなわち、ゲート配線層１３３、ソース配線層１４３Ｓ及びドレイン配線層１４３Ｄ）との間に設けられることで、ゲート電極１３２、ソース電極１４２Ｓ及びドレイン電極１４２Ｄと、配線層１４３とが所定の開口で電気的に接続されるようにすることができる。
　第１絶縁膜１２１及び第２絶縁膜１２２は、例えば、ＳｉＯ2、ＳｉＮ、又はＡｌ2Ｏ3などの絶縁性材料の単層膜又は積層膜として形成されてもよい。なお、第１絶縁膜１２１及び第２絶縁膜１２２は、同じ絶縁性材料で形成されてもよく、異なる絶縁性材料で形成されてもよい。第１絶縁膜１２１及び第２絶縁膜１２２が異なる絶縁性材料で形成される場合、第１絶縁膜１２１及び第２絶縁膜１２２の各々のエッチング選択比を制御することで、エッチングの制御性を向上させることができる。
　配線層１４３（すなわち、ゲート配線層１３３、ソース配線層１４３Ｓ及びドレイン配線層１４３Ｄ）は、導電性材料で形成され、第２絶縁膜１２２の上に設けられる。配線層１４３は、例えば、第２絶縁膜１２２側から、チタン（Ｔｉ）、プラチナ（Ｐｔ）及び金（Ａｕ）を順次積層することで形成することができる。
　第３絶縁膜１２３は、絶縁性材料で形成され、配線層１４３の上に設けられる。具体的には、第３絶縁膜１２３は、半導体基板１１１の全面に亘って形成され、下層の配線層１４３を保護するパッシベーション膜として機能する。第３絶縁膜１２３は、例えば、ＳｉＮの単層膜として形成することができる。
　ここで、本実施形態に係る半導体装置１００では、半導体装置１００の各構成が設けられる活性化領域に、チャネル層１１２を貫通し、半導体基板１１１を露出させる基板開口１５１が設けられる。ただし、基板開口１５１は、少なくとも一部が活性化領域に形成されていればよく、全てが活性化領域に形成されていなくともよい。すなわち、基板開口１５１の一部は、素子分離領域に形成されていてもよい。
　基板開口１５１は、プラズマプロセス時に半導体基板１１１を露出させることでプラズマ中のチャージを半導体基板１１１に逃がすために設けられる。半導体装置１００では、基板開口１５１を設けることによって、プラズマプロセス時にゲート電極１３２、ソース電極１４２Ｓ、及びドレイン電極１４２Ｄにチャージが蓄積することを抑制することができる。したがって、半導体装置１００では、電極の各々に蓄積されたチャージが電流となってゲート絶縁膜１３１に流れ込むことを抑制することができるため、製造工程のプラズマプロセスでＰＩＤが発生することを抑制することができる。
　例えば、まず、基板開口１５１には、ゲート電極１３２、ソース電極１４２Ｓ及びドレイン電極１４２Ｄの上から基板開口１５１の内側及び底面にかけて第２絶縁膜１２２が形成される。次に、プラズマプロセスによって、ゲート電極１３２、ソース電極１４２Ｓ及びドレイン電極１４２Ｄの一部を露出させる開口が第２絶縁膜１２２に形成される。このとき、基板開口１５１の底面の少なくとも一部の第２絶縁膜１２２が除去されることで、半導体基板１１１が露出される。これにより、基板開口１５１内の露出された半導体基板１１１にプラズマプロセスで発生したチャージを逃がすことができるため、半導体装置１００では、ＰＩＤが発生することを抑制することができる。
　なお、基板開口１５１は、ＰＩＤを発生させるプラズマプロセス時に半導体基板１１１を露出させることができればよい。そのため、該プラズマプロセスを経た後の基板開口１５１の内側には、配線層又は絶縁膜等が形成されてもよい。具体的には、基板開口１５１は、ゲート電極１３２、ソース電極１４２Ｓ及びドレイン電極１４２Ｄと配線層１４３との電気的な接続を形成するために第２絶縁膜１２２に開口を形成するエッチングプロセス時に、半導体基板１１１を露出させることができればよい。したがって、その後のプロセスにて形成されるソース配線層１４３Ｓ及び第３絶縁膜１２３は、基板開口１５１の内側に形成されていてもよい。
　基板開口１５１は、少なくとも一部が活性化領域に設けられていればよく、より具体的には、ゲート電極１３２に対してソース電極１４２Ｓ側の活性化領域に設けられていることが好ましい。トランジスタでは、グランド側の端子がソースとなり、電源側の端子がドレインとなるため、基板開口１５１をソース電極１４２Ｓ側に設けることで、チャージをグランドである半導体基板１１１により逃がしやすくすることができる。
　基板開口１５１がソース電極１４２Ｓ側の活性化領域に設けられる場合、基板開口１５１は、ソース電極１４２Ｓを分断するように設けられてもよい。具体的には、基板開口１５１は、ソース電極１４２Ｓ及びドレイン電極１４２Ｄが配列された方向と直交する方向に延伸して設けられることで、ソース電極１４２Ｓを複数に分断していてもよい。分断されたソース電極１４２Ｓは、例えば、ソース配線層１４３Ｓによって電気的に接続され得る。ＨＥＭＴでは、ソース電極１４２Ｓは、ソース電極１４２Ｓのゲート電極１３２側の側面にて、チャネルである二次元電子ガス１１４と電気的に接続する。そのため、ＨＥＭＴでは、ソース電極１４２Ｓの平面面積の大きさは、ソース電極１４２Ｓと、二次元電子ガス１１４とのコンタクト抵抗に影響しにくい。したがって、半導体装置１００では、ソース電極１４２Ｓ側の活性化領域のうち、ソース電極１４２Ｓを分断するような大きな領域を基板開口１５１とすることができる。
　＜２．効果＞
　続いて、図２Ａ及び図２Ｂを参照して、半導体装置１００において、基板開口１５１によってＰＩＤを抑制する作用機序及び効果について説明する。図２Ａは、比較例に係る半導体装置に対するプラズマプロセス時のチャージの挙動を示す模式的な縦断面図である。図２Ｂは、本実施形態に係る半導体装置１００に対するプラズマプロセス時のチャージの挙動を示す模式的な縦断面図である。なお、比較例に係る半導体装置は、本実施形態に係る半導体装置１００に対して、基板開口１５１が設けられていない点のみが異なる。
　図２Ａに示すように、比較例に係る半導体装置において、レジスト層１９１をマスクとして第２絶縁膜１２２をエッチングする工程では、バリア層１１３の上のゲート電極１３２、ソース電極１４２Ｓ及びドレイン電極１４２Ｄは、フローティング状態となる。したがって、エッチング等のプラズマプロセスでは、ゲート電極１３２、ソース電極１４２Ｓ及びドレイン電極１４２Ｄは、プラズマに曝されることでチャージが蓄積する。そのため、蓄積されたチャージ量の差にて生じた電界によって、ソース電極１４２Ｓ及びドレイン電極１４２Ｄからゲート電極１３２にゲート絶縁膜１３１を貫通する大電流が流れてしまう。これにより、ゲート絶縁膜１３１に欠陥等が生じてしまうため、半導体装置のチャネルのオンオフを制御する閾値電圧が変動し、動作不良を発生させる可能性があった。
　一方、図２Ｂに示すように、本実施形態に係る半導体装置１００において、レジスト層１９１をマスクとして第２絶縁膜１２２をエッチングする工程では、基板開口１５１によって半導体基板１１１が露出される。具体的には、第２絶縁膜１２２をエッチングする工程では、ゲート電極１３２、ソース電極１４２Ｓ及びドレイン電極１４２Ｄの上の第２絶縁膜１２２に加えて、基板開口１５１の内側の第２絶縁膜１２２もエッチングされる。これにより、半導体基板１１１が露出するため、エッチングの際のプラズマによって生じたチャージの大部分は、露出された半導体基板１１１を介してグランドに逃がされることになる。したがって、半導体装置１００は、エッチング等のプラズマプロセスの際にゲート電極１３２、ソース電極１４２Ｓ及びドレイン電極１４２Ｄの各々にチャージが蓄積することを抑制し、ゲート絶縁膜１３１でのＰＩＤの発生を抑制することができる。
　なお、ゲート電極１３２、ソース電極１４２Ｓ及びドレイン電極１４２Ｄにチャージが蓄積されることをより効果的に抑制するためには、半導体基板１１１は、ゲート電極１３２、ソース電極１４２Ｓ及びドレイン電極１４２Ｄがプラズマに曝されるより前に露出されることが好ましい。例えば、基板開口１５１の内側の第２絶縁膜１２２の厚みをゲート電極１３２、ソース電極１４２Ｓ及びドレイン電極１４２Ｄの上の第２絶縁膜１２２の厚みよりも薄くすることで、半導体基板１１１をエッチング時により早く露出させることができる。または、基板開口１５１の内側の第２絶縁膜１２２を、ゲート電極１３２、ソース電極１４２Ｓ及びドレイン電極１４２Ｄの上の第２絶縁膜１２２をエッチングする工程よりも前にエッチングすることで、半導体基板１１１をあらかじめ露出させることも可能である。
　＜３．変形例＞
　次に、図３及び図４を参照して、本実施形態に係る半導体装置１００の変形例について説明する。図３は、第１の変形例に係る半導体装置１０１の積層構造を模式的に示す縦断面図である。図４は、第２の変形例に係る半導体装置１０２の積層構造を模式的に示す縦断面図である。
　（３．１．第１の変形例）
　図３に示すように、第１の変形例に係る半導体装置１０１は、基板開口１５１の内側にソース配線層１４３Ｓが形成されておらず、半導体基板１１１が露出している点が図１で示す半導体装置１００と異なる。
　半導体装置１０１では、ソース電極１４２Ｓの各々は、図示されないソース配線層１４３Ｓによって電気的に接続される。具体的には、ソース電極１４２Ｓ各々は、基板開口１５１を迂回するように第２絶縁膜１２２の上に形成された図示しないソース配線層１４３Ｓによって電気的に接続されてもよい。
　第１の変形例に係る半導体装置１０１では、基板開口１５１によって半導体基板１１１を露出させた後、半導体基板１１１が露出された状態が維持される。これにより、半導体装置１０１では、第２絶縁膜１２２のエッチングプロセスの後段のプラズマプロセスでも、露出された半導体基板１１１を介してチャージを半導体基板１１１に逃がすことができる。このような構成の半導体装置１０１であっても、図１で示す半導体装置１００と同様に、プラズマプロセスにおけるＰＩＤの発生を抑制することができる。
　（３．２．第２の変形例）
　図４に示すように、第２の変形例に係る半導体装置１０２は、基板開口１５１が設けられた側と反対側の面からソース配線層１４３Ｓと電気的に接続する導体層１６１を備える点が図１で示す半導体装置１００と異なる。
　具体的には、半導体装置１０２は、半導体基板１１１を貫通することで、基板開口１５１が設けられた側と反対側の面から基板開口１５１の内側に設けられたソース配線層１４３Ｓを露出させる開口１６２と、開口１６２の内側及び半導体基板１１１の基板開口１５１が設けられた側と反対側の面に沿って設けられた導体層１６１と、を備える。
　導体層１６１は、導電性材料で形成される。具体的には、導体層１６１は、第２絶縁膜１２２側から、チタン（Ｔｉ）、プラチナ（Ｐｔ）及び金（Ａｕ）を順次積層することで形成することができる。
　導体層１６１は、例えば、半導体装置１０２を接地させるグランド電極である。パワーアンプ等に用いられるＨＥＭＴの接地（グランド）は、例えば、ワイヤボンディングを用いて行われることが一般的である。しかしながら、ワイヤボンディングのワイヤ長は、数百μｍ程度であるため、ＨＥＭＴをミリ波帯域等の高周波用途トランジスタとして用いる場合、ワイヤの寄生インダクタンスによる利得低下が顕著となってしまう。
　第２の変形例に係る半導体装置１０２では、半導体基板１１１を貫通する開口１６２を介して、ソース配線層１４３Ｓと、グランド電極である導体層１６１とを電気的に接続することができる。これにより、半導体装置１０２は、ワイヤ又は配線を引き回すことなく、低インダクタンスで半導体装置１０２を接地させることができる。
　また、第２の変形例に係る半導体装置１０２は、チャネル層１１２を貫通して設けられた基板開口１５１によって、半導体基板１１１の上にソース配線層１４３Ｓが形成されている。そのため、基板開口１５１が設けられた側と反対側の面からソース配線層１４３Ｓを露出させる開口１６２は、半導体基板１１１のみを貫通することで形成することができる。
　仮に、チャネル層１１２を貫通する基板開口１５１が形成されない場合、チャネル層１１２が設けられた側と反対側の面からソース配線層１４３Ｓを露出させる開口１６２は、半導体基板１１１及びチャネル層１１２を貫通して形成することになる。このような場合、シリコン等で形成される半導体基板１１１と、ＡｌＧａＩｎＮ系化合物で形成されるチャネル層１１２とは、エッチング装置及びエッチングガスが異なるため、半導体装置１０２の製造工程が複雑化し、製造効率が低下してしまう。加えて、半導体基板１１１及びチャネル層１１２の界面付近の加工性が低下するため、該界面付近で導体層１６１の形成不良が発生する可能性が高くなってしまう。
　第２の変形例に係る半導体装置１０２では、開口１６２は、半導体基板１１１のみを貫通することで形成されるため、ソース配線層１４３Ｓ及び導体層１６１をより簡易な工程にて高い信頼性で電気的に接続することができる。
　第２の変形例に係る半導体装置１０２は、導体層１６１によって、より低インダクタンスの接地をより高い信頼性で行うことが可能である。
　（３．３．第３の変形例）
　図５に示すように、第３の変形例に係る半導体装置１０３は、半導体基板１１１に低抵抗領域１１１Ｌが設けられ、この低抵抗領域１１１Ｌが基板開口１５１で露出されている点が図１で示す半導体装置１００と異なる。
　基板開口１５１は、ゲート電極１３２に対してソース電極１４２Ｓ側の領域に加えて、ドレイン電極１４２Ｄ側の領域に設けられていてもよい（図５）。基板開口１５１の数を増やすことにより、チャージをグランドである半導体基板１１１により逃がしやすくすることができる。図示は省略するが、基板開口１５１は、ソース電極１４２Ｓ側の領域およびドレイン電極１４２Ｄ側の領域のどちらか一方のみに設けられていてもよい。半導体装置１０３では、例えば、素子分離領域（フィールド部）に基板開口１５１が配置されている。半導体装置１００と同様に、基板開口１５１の少なくとも一部が活性化領域に設けられていてもよい。図示は省略するが、半導体装置１０３では、配線層１４３が設けられていなくてもよい。
　低抵抗領域１１１Ｌは、半導体基板１１１のうち、基板開口１５１が設けられた面近傍に設けられている。低抵抗領域１１１Ｌは、例えば、基板開口１５１に対応する領域に選択的に配置されており、基板開口１５１の延伸方向と平行方向に延伸している。基板開口１５１では、低抵抗領域１１１Ｌの少なくとも一部が露出されている。低抵抗領域１１１Ｌの幅（低抵抗領域１１１Ｌの延伸方向と直交する方向の大きさ）は、基板開口１５１の幅よりも大きいことが好ましく、基板開口１５１の底面全面で低抵抗領域１１１Ｌが露出されていることが好ましい。基板開口１５１の底面の一部に低抵抗領域１１１Ｌが露出されていてもよい。低抵抗領域１１１Ｌは、活性化領域に設けられていてもよく、素子分離領域に設けられていてもよい。例えば、スクライブライン近傍に低抵抗領域１１１Ｌが設けられていてもよい（後述の図７Ｂおよび図８Ｂ参照）。
　この低抵抗領域１１１Ｌは、半導体基板１１１の他の部分の電気抵抗率よりも低い電気抵抗率を有する領域であり、例えば、１０００Ω・ｃｍよりも小さい電気抵抗率を有している。低抵抗領域１１１Ｌの電気抵抗率は、例えば０．００１Ω・ｃｍ～１００Ω・ｃｍである。低抵抗領域１１１Ｌは、例えば、イオン注入を用いて形成されており、半導体基板１１１の他の部分のＰ型不純物またはＮ型不純物の不純物濃度よりも高い不純物濃度を有している。
　第３の変形例に係る半導体装置１０３では、第２絶縁膜１２２をエッチングする工程で、エッチングの際にプラズマによって生じたチャージが、低抵抗領域１１１Ｌを介して半導体基板１１１の全面に拡散されやすくなる。したがって、半導体装置１０３では、半導体基板１１１の低抵抗領域１１１Ｌにより、図１で示す半導体装置１００に比べてより効果的に、プラズマプロセスにおけるＰＩＤの発生を抑制することができる。
　＜４．製造方法＞
　（４．１．実施の形態等に係る半導体装置の製造方法）
　次に、図６Ａ～図６Ｈを参照して、本実施形態に係る半導体装置１００、及び第２の変形例に係る半導体装置１０２の製造方法について説明する。図６Ａ～図６Ｇは、本実施形態に係る半導体装置１００の製造方法の各工程を説明する模式的な縦断面図である。また、図６Ｈは、半導体装置１００から第２の変形例に係る半導体装置１０２を製造する工程を説明する模式的な縦断面図である。
　まず、図６Ａに示すように、半導体基板１１１の上に、チャネル層１１２及びバリア層１１３を形成する。その後、バリア層１１３の上にソース電極１４２Ｓ及びドレイン電極１４２Ｄを形成し、ゲート絶縁膜１３１及び第１絶縁膜１２１を形成した後、ゲート電極１３２を形成する。
　具体的には、１０００Ω・ｃｍ以上の電気抵抗率のシリコンで形成された半導体基板１１１の上にＧａＮをエピタキシャル成長させることでチャネル層１１２を形成する。続いて、チャネル層１１２の上にＡｌＩｎＮをエピタキシャル成長させることでバリア層１１３を形成する。その後、パターニングされたレジストをマスクとして、ウェットエッチング又はドライエッチングを行うことで、バリア層１１３を貫通し、チャネル層１１２を一部掘り込む開口を形成する。
　次に、形成された開口の内部のチャネル層１１２の上にコンタクト層１４１を形成する。このとき、コンタクト層１４１は、チャネル層１１２と同様にＧａＮをエピタキシャル成長させることで形成してもよい。コンタクト層１４１のエピタキシャル成長は、結晶再成長とも称される。コンタクト層１４１は、結晶再成長の際にＳｉ又はＧｅなどのｎ型不純物を取り込ませることで、ｎ型不純物を含むように形成されてもよい。または、コンタクト層１４１は、結晶再成長の後、Ｓｉ又はＧｅなどのｎ型不純物をイオン注入することで、ｎ型不純物を含むように形成されてもよい。コンタクト層１４１に導入されるｎ型不純物の濃度は、例えば、１×１０18個／ｃｍ3以上であってもよい。
　続いて、コンタクト層１４１の各々の上に、Ｔｉ、Ａｌ、Ｎｉ及びＡｕを順次積層することで、ソース電極１４２Ｓと、ドレイン電極１４２Ｄとを形成する。
　その後、図示しないが、半導体装置１００の周囲に素子分離領域を形成することで、半導体装置１００を他の半導体装置等と電気的に絶縁する。素子分離領域は、例えば、イオン注入によってバリア層１１３及びチャネル層１１２にホウ素（Ｂ）を導入し、バリア層１１３及びチャネル層１１２を高抵抗化することで形成することができる。
　次に、ソース電極１４２Ｓ、ドレイン電極１４２Ｄ、及びバリア層１１３の上にゲート絶縁膜１３１及び第１絶縁膜１２１を一様に順次形成する。ゲート絶縁膜１３１は、ＨｆＯ2等の高誘電体材料で形成することができる。また、第１絶縁膜１２１は、ＳｉＮ等で形成することができる。続いて、ソース電極１４２Ｓ及びドレイン電極１４２Ｄの間の第１絶縁膜１２１の一部を開口させ、ゲート絶縁膜１３１の上にＮｉ及びＡｕを順次積層することで、ゲート電極１３２を形成する。このとき、ソース電極１４２Ｓ及びドレイン電極１４２Ｄの上のゲート絶縁膜１３１及び第１絶縁膜１２１も一部開口させてもよい。
　次に、図６Ｂに示すように、第１絶縁膜１２１の上に、基板開口１５１に対応する領域を開口するようにパターニングされたレジスト層１９２を形成する。その後、図６Ｃに示すように、レジスト層１９２をマスクとして、ＣＦ４及びＯ２ガスを用いたドライエッチングによって第１絶縁膜１２１を除去し、さらに塩素系ガスを用いたドライエッチングによってバリア層１１３及びチャネル層１１２を除去する。これにより、チャネル層１１２を貫通し、半導体基板１１１を露出させる基板開口１５１が形成される。なお、レジスト層１９２は、アッシング等によって除去される。
　続いて、図６Ｄに示すように、第１絶縁膜１２１、ソース電極１４２Ｓ、ドレイン電極１４２Ｄ、及びゲート電極１３２の上に第２絶縁膜１２２を一様に形成する。このとき、第２絶縁膜１２２は、基板開口１５１の内側に沿って半導体基板１１１の上にも形成される。第２絶縁膜１２２は、ＳｉＯ２等で形成することができる。
　その後、図６Ｅに示すように、基板開口１５１の内側、ソース電極１４２Ｓ、ドレイン電極１４２Ｄ、及びゲート電極１３２の上の第２絶縁膜１２２をエッチングする。具体的には、ＣＦ４及びＯ２ガスを用いたドライエッチングを行うことで、基板開口１５１の内側、ソース電極１４２Ｓ、ドレイン電極１４２Ｄ、及びゲート電極１３２の上の第２絶縁膜１２２を除去する。このとき、エッチングプロセスのプラズマで生じたチャージは、基板開口１５１によって露出された半導体基板１１１に逃がされるため、該チャージがゲート絶縁膜１３１に流入することが抑制される。
　基板開口１５１を介してチャージを半導体基板１１１に逃がすには、エッチングプロセスにおいて、ソース電極１４２Ｓ、ドレイン電極１４２Ｄ、及びゲート電極１３２が露出する前に、半導体基板１１１が露出することが重要である。
　したがって、基板開口１５１の内側の第２絶縁膜１２２は、ソース電極１４２Ｓ、ドレイン電極１４２Ｄ、及びゲート電極１３２の上の第２絶縁膜１２２よりも薄くなるように形成されてもよい。または、基板開口１５１の内側の第２絶縁膜１２２は、材料又は積層構造を制御することで、ソース電極１４２Ｓ、ドレイン電極１４２Ｄ、及びゲート電極１３２の上の第２絶縁膜１２２よりもエッチングの進行が速くなるように形成されてもよい。または、基板開口１５１の内側の第２絶縁膜１２２は、マイクロローディング効果によって、ソース電極１４２Ｓ、ドレイン電極１４２Ｄ、及びゲート電極１３２の上の第２絶縁膜１２２よりもエッチングの進行が速くなるように形成されてもよい。
　なお、図６Ｅでは、基板開口１５１の内側、ソース電極１４２Ｓ、ドレイン電極１４２Ｄ、及びゲート電極１３２の上の第２絶縁膜１２２を同時に除去しているが、本開示に係る技術は、上記例示に限定されない。例えば、まず、基板開口１５１の内側、ソース電極１４２Ｓ、及びドレイン電極１４２Ｄの上の第２絶縁膜１２２を除去した後に、ゲート電極１３２の上の第２絶縁膜１２２を除去してもよい。または、基板開口１５１の内側、ゲート電極１３２の上の第２絶縁膜１２２を除去した後に、ソース電極１４２Ｓ、及びドレイン電極１４２Ｄの上の第２絶縁膜１２２を除去してもよい。
　次に、図６Ｆに示すように、ソース電極１４２Ｓ、ドレイン電極１４２Ｄ、及びゲート電極１３２の上に、ソース配線層１４３Ｓ、ドレイン配線層１４３Ｄ、及びゲート配線層１３３をそれぞれ形成する。具体的には、図６Ｅで示した工程にて、第２絶縁膜１２２に形成された開口にＴｉ、Ｐｔ及びＡｕを順次積層することで、ソース配線層１４３Ｓ、ドレイン配線層１４３Ｄ、及びゲート配線層１３３を形成する。このとき、ソース配線層１４３Ｓは、基板開口１５１の内側にも形成されることで、基板開口１５１によって分断されたソース電極１４２Ｓを電気的に接続してもよい。
　続いて、図６Ｇに示すように、ソース配線層１４３Ｓ、ドレイン配線層１４３Ｄ、及びゲート配線層１３３の上に、第３絶縁膜１２３を形成する。
　具体的には、ソース配線層１４３Ｓ、ドレイン配線層１４３Ｄ、及びゲート配線層１３３の上に、ＳｉＮにて第３絶縁膜１２３を形成する。その後、ＣＦ4及びＯ2ガスを用いたドライエッチングによって第３絶縁膜１２３の一部を除去することで、ソース配線層１４３Ｓ、ドレイン配線層１４３Ｄ、及びゲート配線層１３３をそれぞれ露出させる。なお、図６Ｇで示す工程のエッチング時にプラズマによって発生するチャージは、ソース配線層１４３Ｓを介して基板開口１５１の内側の半導体基板１１１に逃がされるため、基板開口１５１は、かかる工程でもＰＩＤの発生を抑制することができる。
　以上の工程により、本実施形態に係る半導体装置１００を製造することができる。このような製造方法によれば、半導体装置１００にＰＩＤが発生することを抑制することができる。
　加えて、図６Ｈに示すように、半導体装置１００に半導体基板１１１を貫通する開口１６２を設け、開口１６２に沿って導体層１６１を形成することで、第２の変形例に係る半導体装置１０２を製造することができる。
　具体的には、基板開口１５１が設けられた側と反対側の面から半導体基板１１１をエッチングすることによって、半導体基板１１１を貫通し、ソース配線層１４３Ｓを露出させる開口１６２を形成する。続いて、開口１６２の内側、及び半導体基板１１１の基板開口１５１が設けられた側と反対側の面に沿って、Ｔｉ、Ｐｔ及びＡｕを順次積層することで、ソース配線層１４３Ｓと電気的に接続する導体層１６１を形成することができる。
　以上の工程により、本実施形態に係る半導体装置１００から、第２の変形例に係る半導体装置１０２を製造することができる。
　（４．２．変形例３に係る半導体装置の製造方法）
　次に、図７Ａ～図８Ｂを参照して、第３の変形例に係る半導体装置１０３の製造方法について説明する。図７Ａおよび図８Ａは、第３の変形例に係る半導体装置１０３の製造方法の各工程を説明する模式的な平面図である。図７Ｂは、図７Ａに示したＢ－Ｂ’線に沿った断面構成を表し、図８Ｂは、図８Ａに示したＢ－Ｂ’線に沿った断面構成を表す。なお、図７Ａ～図８Ｂは、スクライブ工程前のウエハＷを表す。ウエハＷをスクライブライン（後述の図７Ｂ，図８ＢのスクライブラインＳＬ）に沿って切断することにより、半導体装置１０３が形成される。
　まず、図７Ａ，図７Ｂに示すように、半導体基板１１１の一方の面近傍に低抵抗領域１１１Ｌを形成する。低抵抗領域１１１Ｌは、半導体基板１１１の全体に分散させて形成することが好ましく、例えば、格子状に形成する。半導体基板１１１の全体に分散させて低抵抗領域１１１Ｌを形成しておくことにより、後の第２絶縁膜１２２をエッチングする工程で、エッチングの際にプラズマによって生じたチャージが、低抵抗領域１１１Ｌを介して半導体基板１１１の全面により拡散されやすくなる。低抵抗領域１１１Ｌは、例えば、基板開口１５１の形成予定領域１５１Ｒおよびスクライブラインの形成予定領域ＳＬに選択的に形成する。低抵抗領域１１１Ｌは、例えば、半導体基板１１１へのイオン注入により形成する。イオン注入に用いるイオン種は、低抵抗領域１１１Ｌの伝導型に合わせて選択すればよく、例えば、リン（Ｐ）、ヒ素（Ａｓ）またはボロン（Ｂ）等である。低抵抗領域１１１Ｌは、拡散法等の方法を用いて形成するようにしてもよい。なお、図７Ａ，図８Ａでは、基板開口１５１の形成予定領域１５１Ｒの図示を省略している。
　低抵抗領域１１１Ｌを形成した後、図８Ａ，８Ｂに示したように、低抵抗領域１１１Ｌを形成した側の半導体基板１１１の面上に、全面にわたって、チャネル層１１２及びバリア層１１３をこの順に形成する。チャネル層１１２およびバリア層１１３は、上述のように、例えば、エピタキシャル成長を用いて形成する。以降の工程は、図６Ａ～図６Ｇを用いて説明したのと同様にして、半導体装置１０３を製造することができる。
　＜５．適用例＞
　次に、図９を参照して、本実施形態に係る半導体装置１００が適用される通信モジュールについて説明する。図９は、本実施形態に係る半導体装置１００が適用される通信モジュールを説明する模試的な斜視図である。
　図９に示すように、通信モジュール１は、例えば、エッジアンテナ２０と、ドライバ３１と、位相調整回路３２と、スイッチ１０と、低ノイズアンプ４１と、バンドパスフィルタ４２と、パワーアンプ４３と、を備えて構成されてもよい。
　通信モジュール１は、アレイ状に形成されたエッジアンテナ２０と、スイッチ１０、低ノイズアンプ４１、バンドパスフィルタ４２及びパワーアンプ４３等のフロントエンド部品とが１つのモジュールとして一体化して実装されたアンテナ一体型モジュールである。通信モジュール１は、例えば、携帯電話若しくはスマートフォン等の通信装置、又はＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）向け通信装置の通信モジュールとして用いられ得る。
　通信モジュール１に備えられるスイッチ１０、低ノイズアンプ４１、及びパワーアンプ４３の各々を構成するトランジスタは、例えば、本実施形態に係る半導体装置１００にて構成することができる。本実施形態に係る半導体装置１００によれば、低損失及び低歪のスイッチ又はアンプを形成することができるため、通信モジュール１の信号品質を向上させることが可能である。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　半導体基板と、
　第１の化合物半導体にて前記半導体基板の上に形成されたチャネル層と、
　前記第１の化合物半導体とは異なる第２の化合物半導体にて前記チャネル層の上に形成されたバリア層と、
　ゲート絶縁膜を介して前記バリア層の上に設けられたゲート電極と、
　前記ゲート電極を挟んで前記チャネル層の上に設けられたソース電極及びドレイン電極と、
　前記チャネル層を貫通して設けられ、前記半導体基板を露出させる基板開口と、
　前記ゲート電極、前記ソース電極及び前記ドレイン電極の上から前記基板開口の内側にかけて設けられた絶縁膜と、
　前記絶縁膜の上に設けられ、前記絶縁膜に設けられた開口を介して前記ゲート電極、前記ソース電極又は前記ドレイン電極のいずれかと電気的に接続する配線層と、
を備え、
　前記基板開口の少なくとも一部は、前記ゲート電極、前記ソース電極及び前記ドレイン電極が設けられた活性化領域に形成される、半導体装置。
（２）
　前記絶縁膜は、前記ゲート電極、前記ソース電極及び前記ドレイン電極の上から前記基板開口の底面の一部にかけて設けられる、前記（１）に記載の半導体装置。
（３）
　前記基板開口は、前記ゲート電極に対して、前記ソース電極側の前記活性化領域に形成される、前記（１）又は（２）に記載の半導体装置。
（４）
　前記ソース電極は、前記基板開口によって分断されており、
　分断された前記ソース電極は、前記基板開口の内側に形成された前記配線層によって電気的に接続される、前記（３）に記載の半導体装置。
（５）
　前記基板開口が設けられた側と反対側の面から前記半導体基板を貫通する開口に沿って設けられ、前記基板開口の内側に形成された前記配線層と電気的に接続する導体層をさらに備える、前記（４）に記載の半導体装置。
（６）
　前記ソース電極及び前記ドレイン電極の各々と、前記チャネル層との間に前記バリア層を貫通して設けられたコンタクト層をさらに備える、前記（１）～（５）のいずれか一項に記載の半導体装置。
（７）
　前記半導体基板の電気抵抗率は、１０００Ω・ｃｍ以上である、前記（１）～（６）のいずれか一項に記載の半導体装置。
（８）
　前記第１の化合物半導体及び前記第２の化合物半導体は、Ａｌ1-a-bＧａaＩｎbＮ（ただし、０≦ａ≦１、０≦ｂ≦１、ａ＋ｂ≦１）である、前記（１）～（７）のいずれか一項に記載の半導体装置。
（９）
　前記ゲート絶縁膜の誘電率は、前記絶縁膜の誘電率よりも高い、前記（１）～（８）のいずれか一項に記載の半導体装置。
（１０）
　前記半導体基板は、前記基板開口が設けられた側の面近傍に、他の部分の電気抵抗率よりも低い電気抵抗率を有する低抵抗領域を有し、
　前記基板開口では、前記半導体基板の前記低抵抗領域の少なくとも一部が露出されている、前記（１）～（９）のいずれか一項に記載の半導体装置。
（１１）
　前記低抵抗領域の電気抵抗率は、１０００Ω・ｃｍより小さい、前記（１）～（１０）のいずれか一項に記載の半導体装置。
（１２）
　半導体基板と、
　第１の化合物半導体にて前記半導体基板の上に形成されたチャネル層と、
　前記第１の化合物半導体とは異なる第２の化合物半導体にて前記チャネル層の上に形成されたバリア層と、
　ゲート絶縁膜を介して前記バリア層の上に設けられたゲート電極と、
　前記ゲート電極を挟んで前記チャネル層の上に設けられたソース電極及びドレイン電極と、
　前記チャネル層を貫通して設けられ、前記半導体基板を露出させる基板開口と、
　前記ゲート電極、前記ソース電極及び前記ドレイン電極の上から前記基板開口の内側にかけて設けられた絶縁膜と、
　前記半導体基板のうち前記基板開口が設けられた側の面近傍に設けられるとともに、他の部分の電気抵抗率よりも低い電気抵抗率を有する低抵抗領域と、
を備え、
　前記基板開口では、前記半導体基板の前記低抵抗領域の少なくとも一部が露出されている、半導体装置。
（１３）
　半導体装置を備え、
　前記半導体装置は、
　半導体基板と、
　第１の化合物半導体にて前記半導体基板の上に形成されたチャネル層と、
　前記第１の化合物半導体とは異なる第２の化合物半導体にて前記チャネル層の上に形成されたバリア層と、
　ゲート絶縁膜を介して前記バリア層の上に設けられたゲート電極と、
　前記ゲート電極を挟んで前記チャネル層の上に設けられたソース電極及びドレイン電極と、
　前記チャネル層を貫通して設けられ、前記半導体基板を露出させる基板開口と、
　前記ゲート電極、前記ソース電極及び前記ドレイン電極の上から前記基板開口の内側にかけて設けられた絶縁膜と、
　前記絶縁膜の上に設けられ、前記絶縁膜に設けられた開口を介して前記ゲート電極、前記ソース電極又は前記ドレイン電極のいずれかと電気的に接続する配線層と、
を有し、
　前記基板開口の少なくとも一部は、前記ゲート電極、前記ソース電極及び前記ドレイン電極が設けられた活性化領域に形成される、通信モジュール。
（１４）
　半導体基板の上に、第１の化合物半導体にてチャネル層を成膜することと、
　前記チャネル層の上に、前記第１の化合物半導体とは異なる第２の化合物半導体にてバリア層を成膜することと、
　前記チャネル層の上に、ソース電極及びドレイン電極を形成することと、
　前記ソース電極及び前記ドレイン電極の間の前記バリア層の上に、ゲート絶縁膜を介してゲート電極を形成することと、
　前記ゲート電極、前記ソース電極及び前記ドレイン電極が設けられた活性化領域の一部に、前記チャネル層を貫通する基板開口を形成することと、
　前記ゲート電極、前記ソース電極及び前記ドレイン電極の上から前記基板開口の内側にかけて絶縁膜を成膜することと、
　前記基板開口を介して前記半導体基板を露出させながら、前記ゲート電極、前記ソース電極又は前記ドレイン電極のいずれかを露出させる開口を前記絶縁膜に形成することと、
　前記絶縁膜の上に、前記絶縁膜に形成された開口を介して前記ゲート電極、前記ソース電極又は前記ドレイン電極のいずれかと電気的に接続する配線層を形成することと、
を含む、半導体装置の製造方法。
（１５）
　更に、前記半導体基板の一方の面近傍に、イオン注入を用いて、他の部分の前記半導体基板の電気抵抗率よりも低い電気抵抗率を有する低抵抗領域を形成することを含み、
　前記基板開口を形成する際に、前記低抵抗領域の少なくとも一部が露出される、請求項１３に記載の半導体装置の製造方法。
　本出願は、日本国特許庁において２０１８年１０月３１日に出願された日本特許出願番号第２０１８－２０４９３９号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (15)

  1. 　半導体基板と、
    　第１の化合物半導体にて前記半導体基板の上に形成されたチャネル層と、
    　前記第１の化合物半導体とは異なる第２の化合物半導体にて前記チャネル層の上に形成されたバリア層と、
    　ゲート絶縁膜を介して前記バリア層の上に設けられたゲート電極と、
    　前記ゲート電極を挟んで前記チャネル層の上に設けられたソース電極及びドレイン電極と、
    　前記チャネル層を貫通して設けられ、前記半導体基板を露出させる基板開口と、
    　前記ゲート電極、前記ソース電極及び前記ドレイン電極の上から前記基板開口の内側にかけて設けられた絶縁膜と、
    　前記絶縁膜の上に設けられ、前記絶縁膜に設けられた開口を介して前記ゲート電極、前記ソース電極又は前記ドレイン電極のいずれかと電気的に接続する配線層と、
    を備え、
    　前記基板開口の少なくとも一部は、前記ゲート電極、前記ソース電極及び前記ドレイン電極が設けられた活性化領域に形成される、半導体装置。
  2. 　前記絶縁膜は、前記ゲート電極、前記ソース電極及び前記ドレイン電極の上から前記基板開口の底面の一部にかけて設けられる、請求項１に記載の半導体装置。
  3. 　前記基板開口は、前記ゲート電極に対して、前記ソース電極側の前記活性化領域に形成される、請求項１に記載の半導体装置。
  4. 　前記ソース電極は、前記基板開口によって分断されており、
    　分断された前記ソース電極は、前記基板開口の内側に形成された前記配線層によって電気的に接続される、請求項３に記載の半導体装置。
  5. 　前記基板開口が設けられた側と反対側の面から前記半導体基板を貫通する開口に沿って設けられ、前記基板開口の内側に形成された前記配線層と電気的に接続する導体層をさらに備える、請求項４に記載の半導体装置。
  6. 　前記ソース電極及び前記ドレイン電極の各々と、前記チャネル層との間に前記バリア層を貫通して設けられたコンタクト層をさらに備える、請求項１に記載の半導体装置。
  7. 　前記半導体基板の電気抵抗率は、１０００Ω・ｃｍ以上である、請求項１に記載の半導体装置。
  8. 　前記第１の化合物半導体及び前記第２の化合物半導体は、Ａｌ1-a-bＧａaＩｎbＮ（ただし、０≦ａ≦１、０≦ｂ≦１、ａ＋ｂ≦１）である、請求項１に記載の半導体装置。
  9. 　前記ゲート絶縁膜の誘電率は、前記絶縁膜の誘電率よりも高い、請求項１に記載の半導体装置。
  10. 　前記半導体基板は、前記基板開口が設けられた側の面近傍に、他の部分の電気抵抗率よりも低い電気抵抗率を有する低抵抗領域を有し、
    　前記基板開口では、前記半導体基板の前記低抵抗領域の少なくとも一部が露出されている、請求項１に記載の半導体装置。
  11. 　前記低抵抗領域の電気抵抗率は、１０００Ω・ｃｍより小さい、請求項１０に記載の半導体装置。
  12. 　半導体基板と、
    　第１の化合物半導体にて前記半導体基板の上に形成されたチャネル層と、
    　前記第１の化合物半導体とは異なる第２の化合物半導体にて前記チャネル層の上に形成されたバリア層と、
    　ゲート絶縁膜を介して前記バリア層の上に設けられたゲート電極と、
    　前記ゲート電極を挟んで前記チャネル層の上に設けられたソース電極及びドレイン電極と、
    　前記チャネル層を貫通して設けられ、前記半導体基板を露出させる基板開口と、
    　前記ゲート電極、前記ソース電極及び前記ドレイン電極の上から前記基板開口の内側にかけて設けられた絶縁膜と、
    　前記半導体基板のうち前記基板開口が設けられた側の面近傍に設けられるとともに、他の部分の電気抵抗率よりも低い電気抵抗率を有する低抵抗領域と、
    を備え、
    　前記基板開口では、前記半導体基板の前記低抵抗領域の少なくとも一部が露出されている、半導体装置。
  13. 　半導体装置を備え、
    　前記半導体装置は、
    　半導体基板と、
    　第１の化合物半導体にて前記半導体基板の上に形成されたチャネル層と、
    　前記第１の化合物半導体とは異なる第２の化合物半導体にて前記チャネル層の上に形成されたバリア層と、
    　ゲート絶縁膜を介して前記バリア層の上に設けられたゲート電極と、
    　前記ゲート電極を挟んで前記チャネル層の上に設けられたソース電極及びドレイン電極と、
    　前記チャネル層を貫通して設けられ、前記半導体基板を露出させる基板開口と、
    　前記ゲート電極、前記ソース電極及び前記ドレイン電極の上から前記基板開口の内側にかけて設けられた絶縁膜と、
    　前記絶縁膜の上に設けられ、前記絶縁膜に設けられた開口を介して前記ゲート電極、前記ソース電極又は前記ドレイン電極のいずれかと電気的に接続する配線層と、
    を有し、
    　前記基板開口の少なくとも一部は、前記ゲート電極、前記ソース電極及び前記ドレイン電極が設けられた活性化領域に形成される、通信モジュール。
  14. 　半導体基板の上に、第１の化合物半導体にてチャネル層を成膜することと、
    　前記チャネル層の上に、前記第１の化合物半導体とは異なる第２の化合物半導体にてバリア層を成膜することと、
    　前記チャネル層の上に、ソース電極及びドレイン電極を形成することと、
    　前記ソース電極及び前記ドレイン電極の間の前記バリア層の上に、ゲート絶縁膜を介してゲート電極を形成することと、
    　前記ゲート電極、前記ソース電極及び前記ドレイン電極が設けられた活性化領域の一部に、前記チャネル層を貫通する基板開口を形成することと、
    　前記ゲート電極、前記ソース電極及び前記ドレイン電極の上から前記基板開口の内側にかけて絶縁膜を成膜することと、
    　前記基板開口を介して前記半導体基板を露出させながら、前記ゲート電極、前記ソース電極又は前記ドレイン電極のいずれかを露出させる開口を前記絶縁膜に形成することと、
    　前記絶縁膜の上に、前記絶縁膜に形成された開口を介して前記ゲート電極、前記ソース電極又は前記ドレイン電極のいずれかと電気的に接続する配線層を形成することと、
    を含む、半導体装置の製造方法。
  15. 　更に、前記半導体基板の一方の面近傍に、イオン注入を用いて、他の部分の前記半導体基板の電気抵抗率よりも低い電気抵抗率を有する低抵抗領域を形成することを含み、
    　前記基板開口を形成する際に、前記低抵抗領域の少なくとも一部が露出される、請求項１４に記載の半導体装置の製造方法。
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