WO2020056916A1 - 一种 tft 的制备方法 - Google Patents

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李金明
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    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials

Definitions

  • the invention relates to the technical field of semiconductor materials, and in particular, to a method for preparing a TFT.
  • oxide semiconductor materials have been widely used in large-size flat panel displays, especially indium gallium zinc oxide (InGaZnO4, IGZO) because of its low-temperature preparation process, low threshold voltage, high mobility, and good large-scale preparation.
  • InGaZnO4, IGZO indium gallium zinc oxide
  • IGZO indium gallium zinc oxide
  • the uniformity has attracted wide attention.
  • amorphous indium gallium zinc oxide The stability and reliability of Indium Gallium Zinc Oxide (a-IGZO) thin film transistor (TFT) structure, especially the reliability under negative bias thermal stress (NBTS), are the current research hotspots.
  • NBTS negative bias thermal stress
  • the Top Gate TFT structure can reduce the presence of parasitic capacitance and has good scalability, so it has obvious advantages in large-size flat panel display applications.
  • the top-gate TFT structure is conductive.
  • the process of gas plasma processing is simple, but the stability is poor, and the metal ion doping has the problem of uneven oxidation.
  • the embodiment of the present invention provides a method for preparing a TFT, so as to solve the problems that the current method for preparing a TFT is poor in stability and that the metal ion is doped with uneven oxidation.
  • the present invention provides a method for preparing a TFT.
  • the method for preparing a TFT includes:
  • the semiconductor layer is sequentially processed using a yellow light process and an etching process to form a patterned semiconductor layer, and the conductive process in the etching process is performed in an environment of NF 3 and a specific gas to generate F using NF 3 *,
  • the specific gas is an inert gas or N 2 ;
  • F * produced by the conductorization process is doped into the patterned semiconductor layer through an annealing process to form a stable patterned semiconductor layer;
  • a gate pattern layer and an insulating pattern layer, an interlayer dielectric ILD layer, and a source-drain pattern layer are sequentially prepared;
  • the gate pattern layer and the insulating pattern layer, the interlayer dielectric ILD layer, and the source-drain pattern layer are sequentially prepared, including:
  • a gate pattern layer and an insulating pattern layer are prepared by a conductive process
  • a source-drain pattern layer is prepared in the ILD layer
  • the depositing a buffer layer on the substrate includes:
  • a buffer layer is deposited on the substrate by a chemical vapor deposition CVD process, the material is SIOx, and the deposition thickness is 2000-5500 angstroms.
  • the depositing the ILD layer includes:
  • An interlayer dielectric ILD layer is deposited using a plasma enhanced chemical vapor deposition process, and doped regions are formed on both sides of the patterned semiconductor layer.
  • the ILD layer covers the buffer layer, the patterned semiconductor layer, and the gate.
  • the manufacturing the source-drain pattern layer in the ILD layer includes:
  • a source-drain layer is formed by depositing in the hollowed-out area of the ILD layer, and a source-drain pattern layer is prepared by using a yellow light process and an etching process.
  • hollowing out the ILD layer includes:
  • the ILD layer is hollowed out using a yellow light process and a wet and dry etching process.
  • the source-drain layer is formed by depositing in the hollowed-out area of the ILD layer, and the source-drain pattern layer is prepared by using a yellow light process and an etching process, including:
  • a source-drain layer is formed in the hollowed-out area of the ILD layer by PVD deposition, and the source-drain layer has a thickness of 400 to 1500 angstroms.
  • the source-drain layer is processed by using a yellow light process and an etching process in order to obtain a source-drain pattern Floor.
  • the forming a semiconductor layer on the surface of the buffer layer includes:
  • a physical vapor deposition PVD process is used to deposit a semiconductor layer having a thickness of 300 to 1000 angstroms on the surface of the buffer layer, and an annealing treatment is performed after the deposition, and the annealing temperature is 150 to 450 ° C.
  • the forming an insulating layer on a surface of the patterned semiconductor layer includes:
  • An insulating layer is formed on the surface of the patterned semiconductor layer by a plasma enhanced chemical vapor deposition process.
  • the insulating layer is SiOx or a composite layer of SiNx and SiOx.
  • the thickness of the insulating layer is 1500-4000 angstroms.
  • the present invention provides a method for manufacturing a TFT.
  • the method for manufacturing a TFT includes:
  • the semiconductor layer is sequentially processed using a yellow light process and an etching process to form a patterned semiconductor layer, and the conductive process in the etching process is performed in an environment of NF 3 and a specific gas to generate F using NF 3 *,
  • the specific gas is an inert gas or N 2 ;
  • F * produced by the conductorization process is doped into the patterned semiconductor layer through an annealing process to form a stable patterned semiconductor layer;
  • a gate pattern layer and an insulating pattern layer, an interlayer dielectric ILD layer, and a source-drain pattern layer are sequentially prepared.
  • the step of sequentially fabricating the gate pattern layer and the insulating pattern layer, the interlayer dielectric ILD layer, and the source-drain pattern layer includes:
  • a gate pattern layer and an insulating pattern layer are prepared by a conductive process
  • a source-drain pattern layer is prepared in the ILD layer.
  • the depositing the ILD layer includes:
  • An interlayer dielectric ILD layer is deposited using a plasma enhanced chemical vapor deposition process, and doped regions are formed on both sides of the patterned semiconductor layer.
  • the ILD layer covers the buffer layer, the patterned semiconductor layer, and the gate.
  • the manufacturing the source-drain pattern layer in the ILD layer includes:
  • a source-drain layer is formed by depositing in the hollowed-out area of the ILD layer, and a source-drain pattern layer is prepared by using a yellow light process and an etching process.
  • hollowing out the ILD layer includes:
  • the ILD layer is hollowed out using a yellow light process and a wet and dry etching process.
  • the source-drain layer is formed by depositing in the hollowed-out area of the ILD layer, and the source-drain pattern layer is prepared by using a yellow light process and an etching process, including:
  • a source-drain layer is formed in the hollowed-out area of the ILD layer by PVD deposition, and the source-drain layer has a thickness of 400 to 1500 angstroms.
  • the source-drain layer is processed by using a yellow light process and an etching process in order to obtain a source-drain pattern.
  • Floor is used to obtain a source-drain pattern.
  • the depositing a buffer layer over the substrate includes:
  • a buffer layer is deposited on the substrate by a chemical vapor deposition CVD process, the material is SIOx, and the deposition thickness is 2000-5500 angstroms.
  • the forming a semiconductor layer on the surface of the buffer layer includes:
  • a physical vapor deposition PVD process is used to deposit a semiconductor layer having a thickness of 300 to 1000 angstroms on the surface of the buffer layer, and an annealing treatment is performed after the deposition, and the annealing temperature is 150 to 450 ° C.
  • the forming an insulating layer on a surface of the patterned semiconductor layer includes:
  • An insulating layer is formed on the surface of the patterned semiconductor layer by a plasma enhanced chemical vapor deposition process.
  • the insulating layer is SiOx or a composite layer of SiNx and SiOx.
  • the thickness of the insulating layer is 1500-4000 angstroms.
  • the forming a gate layer over the insulating layer includes:
  • a PVD process is used to deposit a gate layer on the insulating layer, and the gate layer has a thickness of 400 to 1500 angstroms.
  • the conductive process includes a yellow light process and an etching process
  • the gate pattern layer and the insulating pattern layer produced by using the conductive process include:
  • the insulating layer and the gate layer are sequentially processed by using a yellow light process and an etching process to obtain a gate pattern layer and an insulating pattern layer.
  • the conductive process in the etching process is described in NF 3 and the It is performed in the environment of a specific gas, which is an inert gas or N 2 .
  • the ILD layer is SiOx, or a composite layer of SiNx and SiOx, and the ILD layer is deposited in a thickness of 1500 to 4000 Angstroms.
  • the annealing temperature for doping F * generated by the conductorization process into the patterned semiconductor layer through an annealing process is 150-450 ° C.
  • the material of the gate layer is AL, MO, CU, or TI.
  • a substrate is provided; a buffer layer is deposited on the substrate; a semiconductor layer is deposited on the surface of the buffer layer, and the semiconductor layer is formed of a metal oxide material; the semiconductor layer is sequentially processed by using a yellow light process and an etching process.
  • a patterned semiconductor layer It is processed to form a patterned semiconductor layer, and it is performed in an environment of NF 3 and a specific gas during the conductive process in the etching process to generate F * using NF 3 ; an insulating layer is formed on the surface of the patterned semiconductor layer, and A gate layer is formed on the layer; F * produced by the conductorization process is doped into the patterned semiconductor layer through an annealing process to form a stable patterned semiconductor layer; a gate pattern layer, an insulating pattern layer, and an interlayer are sequentially prepared Dielectric ILD layer and source-drain pattern layer.
  • the principle of relatively stable combination of F * and metal oxide is used, and NF 3 and a specific gas are used in the conducting process of the etching process, wherein NF 3 is used for doping the conductive process of metal oxide.
  • F *, and the specific gas is used to ensure the roughness during the conductorization process, reduce the thickness of the insulating layer, and form a stable structure.
  • the metal ions are doped and oxidized uniformly, the structure is stable, and the performance is stable.
  • FIG. 1 is a schematic flowchart of an embodiment of a method for manufacturing a TFT according to an embodiment of the present invention
  • FIG. 2 is a schematic structural view of depositing a buffer layer on a substrate and depositing a semiconductor layer on the surface of the buffer layer according to an embodiment of the present invention
  • FIG. 3 is a schematic structural view of an embodiment in which an insulating layer is formed on a surface of a patterned semiconductor layer and a gate layer is formed on the insulating layer;
  • FIG. 5 is a schematic structural diagram of an embodiment of the present invention after an interlayer dielectric ILD layer is deposited using a plasma enhanced chemical vapor deposition process, and doped regions are formed on both sides of the patterned semiconductor layer;
  • FIG. 6 is a schematic structural diagram of an ILD layer after hollowing out in an embodiment of the present invention.
  • FIG. 7 is a schematic structural diagram of a source and drain layer after being deposited in a hollowed-out area of an ILD layer according to an embodiment of the present invention.
  • Thin-film transistors are one of the types of field-effect transistors.
  • the rough manufacturing method is to deposit various thin films on the substrate, such as semiconductor active layers, dielectric layers, and metal electrode layers.
  • Thin film transistors have a very important role in the performance of display devices.
  • FIG. 1 it is a schematic diagram of an embodiment of a method for preparing a TFT according to an embodiment of the present invention.
  • the method includes:
  • Transistors and integrated circuits are made on the surface of semiconductor wafers.
  • the semiconductor wafer here is the substrate.
  • the semiconductor substrate not only plays a role of electrical performance, but also plays a role of mechanical support.
  • the substrate is a glass substrate.
  • a buffer layer is deposited on the substrate.
  • depositing a buffer layer on the substrate may include:
  • a chemical vapor deposition CVD process is used to deposit a buffer layer on the substrate, the material is SIOx, and the deposition thickness is 2000-5500 Angstroms.
  • CVD is Chemical Vapor Deposition stands for gas phase reaction at high temperature, for example, thermal decomposition of metal halides, organometals, hydrocarbons, etc., hydrogen reduction or chemical reaction of its mixed gas at high temperature to precipitate metals, oxides, Method of inorganic materials such as carbides.
  • the semiconductor layer is formed of a metal oxide material.
  • the semiconductor layer is IGZO.
  • the material of the semiconductor layer may also be other metal oxide materials, such as (SnO 2 ), titanium oxide (TiO 2 ), and oxide. Zinc (ZnO) and the like.
  • forming a semiconductor layer on the surface of the buffer layer may include:
  • a physical vapor deposition PVD process is used to deposit a semiconductor layer with a thickness of 300 to 1000 angstroms on the surface of the buffer layer, and an annealing treatment is performed after the deposition, and the annealing temperature is 150 to 450 ° C.
  • PVD Physical Vapor Deposition
  • the semiconductor layer is sequentially processed using a yellow light process and an etching process to form a patterned semiconductor layer.
  • NF 3 and a specific gas are used during the conductive process in the etching process to generate F * using NF 3 .
  • the specific gas is a gas that does not react with NF 3.
  • the specific gas is an inert gas or N 2 .
  • F * refers to F ion (fluoride ion).
  • NF 3 and a specific gas are used during the conductive process of the etching process, wherein NF 3 is used to dope F * in the metal oxide conductive process, and the specific gas is used to ensure the conductive process.
  • metal ion doping and oxidation are uniform, and the structure is stable.
  • the inert gas is He gas.
  • the conductorization process is not only performed with NF 3 and a specific gas, but also by adjusting the etching process to ensure that the GI layer can be adjusted to about 0.7um, preferably NF 3 gas and N 2 , to avoid the effects of by-products on the IGZO film.
  • An insulating layer is formed on the surface of the patterned semiconductor layer, and a gate layer is formed on the insulating layer.
  • FIG. 3 it is a schematic structural diagram of forming an insulating layer on the surface of the patterned semiconductor layer and forming a gate layer on the insulating layer.
  • An insulating layer is formed on the surface of the patterned semiconductor layer and a gate layer is formed on the insulating layer. (Gate).
  • the insulating layer refers to the GI layer.
  • the GI layer is formed by a process in LTPS, called GI Deposition, which is the deposition of the GI layer.
  • GI is the insulating layer between the gate metal and the semiconductor Si in the TFT, usually SiNx / SiOx is called Gate Insulator Gate insulation.
  • forming an insulating layer on the surface of the patterned semiconductor layer may include:
  • An insulating layer is formed on the surface of the patterned semiconductor layer by a plasma enhanced chemical vapor deposition process.
  • the insulating layer is SiOx, or a composite layer of SiNx and SiOx.
  • the thickness of the insulating layer is 1500-4000 angstroms.
  • forming a gate layer on the insulating layer may include:
  • a PVD process is used to deposit a gate layer on the insulating layer with a thickness of 400 to 1500 angstroms.
  • the gate layer material may be made of metals such as AL, MO, CU, and TI, which are not specifically limited in the embodiment of the present invention.
  • the annealing temperature for doping F * produced by the conductorization process into the patterned semiconductor layer through an annealing process is 150-450 ° C.
  • step S107 may specifically include:
  • a gate pattern layer and an insulating pattern layer are prepared by a conductive process.
  • the conductive process includes a yellow light process and an etching process, and the gate pattern layer and the insulating pattern layer are prepared by using the conductive process, which may include:
  • a yellow light process and an etching process are sequentially used to process the insulating layer and the gate layer to obtain
  • the gate pattern layer and the insulating pattern layer are formed in an environment of NF 3 and a specific gas.
  • the specific process of the conductive process may refer to the process in step S104, which is not repeated here.
  • FIG. 5 it is a schematic structural diagram of an interlayer dielectric ILD layer deposited by a plasma enhanced chemical vapor deposition process, and doped regions are formed on both sides of the patterned semiconductor layer.
  • the plasma enhanced chemical vapor deposition process is used for deposition.
  • Interlayer dielectric ILD layer, and doped regions are formed on both sides of the patterned semiconductor layer.
  • ILD is called an intermediate insulation layer, also called an interlayer dielectric.
  • the interlayer dielectric mainly provides electrical conduction between the conductive regions inside the device and the metal. Insulation and protection from the surrounding environment.
  • the ILD layer covers a buffer layer, a patterned semiconductor layer, a gate pattern layer, and the insulating pattern layer.
  • the ILD layer is SiOx, or a composite layer of SiNx and SiOx, and the ILD layer is deposited in a thickness of 1500 to 4000 Angstroms.
  • the existence of the GI layer makes a doped transition region between the doped region and the semiconductor layer, thereby forming a lightly doped drain structure, which is a lightly doped drain (LDD) structure, which is close to A low-doped drain region is set near the drain, so that the low-doped drain region can also withstand partial voltage.
  • LDD lightly doped drain
  • the depositing the ILD layer includes:
  • An interlayer dielectric ILD layer is deposited using a plasma enhanced chemical vapor deposition process, and doped regions are formed on both sides of the patterned semiconductor layer.
  • the ILD layer covers the buffer layer, the patterned semiconductor layer, and the gate.
  • a source-drain pattern layer is prepared in the ILD layer.
  • the source-drain pattern layer prepared in the ILD layer includes:
  • a source-drain layer is formed by depositing in the hollowed-out area of the ILD layer, and a source-drain pattern layer is prepared by using a yellow light process and an etching process.
  • hollowing out the ILD layer may include:
  • the ILD layer is hollowed out using a yellow light process and a wet and dry etching process. After hollowing out, the area is hollowed out for subsequent formation of a source / drain layer.
  • the source-drain pattern layer may include:
  • a source-drain layer is formed in the hollowed-out area of the ILD layer by PVD deposition, with a thickness of 400 to 1500 angstroms, and then the source-drain layer is processed by using a yellow light process and an etching process in order to obtain a source-drain pattern layer.
  • the source and drain layer materials may be metals such as AL, MO, CU, and TI, which are not specifically limited in the embodiment of the present invention.
  • the TFT manufacturing method in the embodiment of the present invention may follow other further manufacturing processes, which are not specifically limited in the embodiments of the present invention.
  • a substrate is provided; a buffer layer is deposited on the substrate; a semiconductor layer is deposited on the surface of the buffer layer, and the semiconductor layer is formed of a metal oxide material; It is processed to form a patterned semiconductor layer, and it is performed in an environment of NF 3 and a specific gas during the conductive process in the etching process to generate F * using NF 3 ; an insulating layer is formed on the surface of the patterned semiconductor layer, and A gate layer is formed on the layer; F * produced by the conductorization process is doped into the patterned semiconductor layer through an annealing process to form a stable patterned semiconductor layer; a gate pattern layer, an insulating pattern layer, and an interlayer are sequentially prepared Dielectric ILD layer and source-drain pattern layer.
  • the principle of relatively stable combination of F * and metal oxide is used, and NF 3 and a specific gas are used in the conducting process of the etching process, wherein NF 3 is used for doping the conductive process of metal oxide.
  • F *, and the specific gas is used to ensure the roughness during the conductorization process, reduce the thickness of the insulating layer, and form a stable structure.
  • the metal ions are doped and oxidized uniformly, the structure is stable, and the performance is stable.

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  • Thin Film Transistor (AREA)

Abstract

本发明实施例公开了一种TFT的制备方法，该方法包括提供一衬底；在衬底之上沉积缓冲层；在缓冲层表面沉积形成半导体层；对半导体层进行处理形成图案化半导体层；在图案化半导体层表面形成绝缘层；将F*掺杂到图案化半导体层中，形成稳定的图案化半导体层；依次制得栅极图案层和绝缘图案层、层间介质ILD层和源漏图案层。

Description

一种TFT的制备方法 技术领域
本发明涉及半导体材料技术领域，具体涉及一种TFT的制备方法。
 背景技术
近年来，氧化物半导体材料在大尺寸平板显示方面已得到广泛的应用，特别是铟镓锌氧化物（InGaZnO4，IGZO）因其低温制备工艺，低阈值电压、高迁移率及良好的大尺寸制备均匀性而广受人们的关注。非晶态氧化铟镓锌材料(Amorphous Indium Gallium Zinc Oxide，a-IGZO)薄膜晶体管（Thin Film Transistor，TFT）结构的稳定性和可靠性，特别是在负偏压热应力（NBTS）下的可靠性是当前研究的热点。且在a-IGZO TFT结构中，相对于底栅（Bottom Gate）TFT结构, 顶栅（Top Gate）TFT结构可以减少寄生电容的存在，具有良好的可扩展性，因此在大尺寸平板显示应用方面具有明显的优势。
 技术问题
目前顶栅TFT结构导体化处理是其关键，气体等离子处理虽有工艺简单，但稳定性较差，金属离子掺杂则存在氧化不均的问题。
 技术解决方案
本发明实施例提供一种TFT的制备方法，以解决目前TFT制备方法稳定性差，金属离子掺杂存在氧化不均的问题。
为解决上述问题，第一方面，本发明提供一种TFT的制备方法，所述TFT的制备方法包括：
提供一衬底；
在所述衬底之上沉积缓冲层；
在所述缓冲层表面沉积形成半导体层，所述半导体层由金属氧化物材料形成；
依次利用黄光工艺和刻蚀工艺对所述半导体层进行处理形成图案化半导体层，在刻蚀工艺中的导体化工艺处理时采用NF 3和特定气体的环境中进行，以利用NF 3产生F*，所述特定气体为惰性气体或者N 2；
在所述图案化半导体层表面形成绝缘层，在所述绝缘层之上形成栅极层；
通过退火处理将导体化工艺产生的 F*掺杂到图案化半导体层中，形成稳定的图案化半导体层；
依次制得栅极图案层和绝缘图案层、层间介质ILD层和源漏图案层；
其中，所述依次制得栅极图案层和绝缘图案层、层间介质ILD层和源漏图案层，包括：
利用导体化工艺制得栅极图案层和绝缘图案层；
沉积形成ILD层；
在ILD层内制得源漏图案层；
所述在所述衬底之上沉积缓冲层，包括：
采用化学气相沉积CVD工艺在所述衬底之上沉积缓冲层，材料为SIOx，沉积厚度2000~5500埃。
在一些实施例中，所述沉积形成ILD层包括：
采用等离子增强化学气相沉积工艺沉积层间介质ILD层，并在所述图案化半导体层的两侧形成掺杂区，所述ILD层覆盖所述缓冲层、所述图案化半导体层、所述栅极图案层和所述绝缘图案层。
在一些实施例中，所述在ILD层内制得源漏图案层，包括：
对所述ILD层进行挖空；
在所述ILD层的挖空区域沉积形成源漏层，并利用黄光工艺和刻蚀工艺制得源漏图案层。
在一些实施例中，对所述ILD层进行挖空，包括：
利用黄光工艺和干湿刻蚀工艺对ILD层进行挖空。
在一些实施例中，所述在所述ILD层的挖空区域沉积形成源漏层，并利用黄光工艺和刻蚀工艺制得源漏图案层，包括：
通过PVD沉积形成在在所述ILD层的挖空区域形成源漏层，厚度为400~1500埃，再依次利用黄光工艺和刻蚀工艺对所述源漏层进行处理制得具有源漏图案层。
在一些实施例中，所述在所述缓冲层表面沉积形成半导体层，包括：
采用物理气相沉积PVD工艺在所述缓冲层表面沉积形成300~1000埃厚度的半导体层，在沉积后进行退火处理，退火温度为150~450℃。
在一些实施例中，所述在所述图案化半导体层表面形成绝缘层，包括：
通过等离子增强化学气相沉积工艺在所述图案化半导体层表面沉积形成绝缘层，所述绝缘层为SiOx，或者SiNx和SiOx的复合层，所述绝缘层沉积厚度为1500~4000埃。
第二方面，本发明提供一种TFT的制备方法，所述TFT的制备方法包括：
提供一衬底；
在所述衬底之上沉积缓冲层；
在所述缓冲层表面沉积形成半导体层，所述半导体层由金属氧化物材料形成；
依次利用黄光工艺和刻蚀工艺对所述半导体层进行处理形成图案化半导体层，在刻蚀工艺中的导体化工艺处理时采用NF 3和特定气体的环境中进行，以利用NF 3产生F*，所述特定气体为惰性气体或者N 2；
在所述图案化半导体层表面形成绝缘层，在所述绝缘层之上形成栅极层；
通过退火处理将导体化工艺产生的 F*掺杂到图案化半导体层中，形成稳定的图案化半导体层；
依次制得栅极图案层和绝缘图案层、层间介质ILD层和源漏图案层。
在一些实施例中，所述依次制得栅极图案层和绝缘图案层、层间介质ILD层和源漏图案层，包括：
利用导体化工艺制得栅极图案层和绝缘图案层；
沉积形成ILD层；
在ILD层内制得源漏图案层。
在一些实施例中，所述沉积形成ILD层包括：
采用等离子增强化学气相沉积工艺沉积层间介质ILD层，并在所述图案化半导体层的两侧形成掺杂区，所述ILD层覆盖所述缓冲层、所述图案化半导体层、所述栅极图案层和所述绝缘图案层。
在一些实施例中，所述在ILD层内制得源漏图案层，包括：
对所述ILD层进行挖空；
在所述ILD层的挖空区域沉积形成源漏层，并利用黄光工艺和刻蚀工艺制得源漏图案层。
在一些实施例中，对所述ILD层进行挖空，包括：
利用黄光工艺和干湿刻蚀工艺对ILD层进行挖空。
在一些实施例中，所述在所述ILD层的挖空区域沉积形成源漏层，并利用黄光工艺和刻蚀工艺制得源漏图案层，包括：
通过PVD沉积形成在在所述ILD层的挖空区域形成源漏层，厚度为400~1500埃，再依次利用黄光工艺和刻蚀工艺对所述源漏层进行处理制得具有源漏图案层。
在一些实施例中，所述在所述衬底之上沉积缓冲层，包括：
采用化学气相沉积CVD工艺在所述衬底之上沉积缓冲层，材料为SIOx，沉积厚度2000~5500埃。
在一些实施例中，所述在所述缓冲层表面沉积形成半导体层，包括：
采用物理气相沉积PVD工艺在所述缓冲层表面沉积形成300~1000埃厚度的半导体层，在沉积后进行退火处理，退火温度为150~450℃。
在一些实施例中，所述在所述图案化半导体层表面形成绝缘层，包括：
通过等离子增强化学气相沉积工艺在所述图案化半导体层表面沉积形成绝缘层，所述绝缘层为SiOx，或者SiNx和SiOx的复合层，所述绝缘层沉积厚度为1500~4000埃。
在一些实施例中，所述在所述绝缘层之上形成栅极层，包括：
采用PVD工艺在所述绝缘层之上沉积形成栅极层，厚度为400~1500埃。
在一些实施例中，所述导体化工艺包括黄光工艺和刻蚀工艺，所述利用导体化工艺制得栅极图案层和绝缘图案层，包括：
依次利用黄光工艺和刻蚀工艺对所述绝缘层和所述栅极层进行处理，制得栅极图案层和绝缘图案层，所述刻蚀工艺中的导体化工艺在NF 3和所述特定气体的环境中进行，所述特定气体为惰性气体或者N 2。
在一些实施例中，所述ILD层为SiOx，或者SiNx和SiOx的复合层，所述ILD层沉积厚度为1500~4000埃。
在一些实施例中，所述通过退火处理将导体化工艺产生的 F*掺杂到图案化半导体层中的退火温度为150~450℃ 。
在一些实施例中，栅极层材料采用AL、MO、CU或TI。
 有益效果
本发明实施例方法采用提供一衬底；在衬底之上沉积缓冲层；在缓冲层表面沉积形成半导体层，半导体层由金属氧化物材料形成；依次利用黄光工艺和刻蚀工艺对半导体层进行处理形成图案化半导体层，在刻蚀工艺中的导体化工艺处理时采用NF 3和特定气体的环境中进行，以利用NF 3产生F*；在图案化半导体层表面形成绝缘层，在绝缘层之上形成栅极层；通过退火处理将导体化工艺产生的 F*掺杂到图案化半导体层中，形成稳定的图案化半导体层；依次制得栅极图案层和绝缘图案层、层间介质ILD层和源漏图案层。本发明实施例中利用F*与金属氧化物结合较稳定的原理，在刻蚀工艺的导体化处理时采用NF 3和特定气体进行，其中NF 3用于对金属氧化物导体化过程中掺杂F*，而特定气体用于保证导体化过程中的粗糙度，降低绝缘层的厚度，形成稳定结构，本发明实施例中制备的TFT中金属离子掺杂氧化均匀，结构稳定，性能稳定。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供一种TFT的制备方法的一个实施例流程示意图；
图2是本发明实施例中在衬底之上沉积缓冲层，在缓冲层表面沉积形成半导体层的结构示意图；
图3是本发明实施例中在图案化半导体层表面形成绝缘层，在绝缘层之上形成栅极层后的结构示意图；
图4是本发明实施例中步骤S107的一个实施例示意图；
图5是本发明实施例中在采用等离子增强化学气相沉积工艺沉积层间介质ILD层，并在图案化半导体层的两侧形成掺杂区后的结构示意图；
图6是本发明实施例中对ILD层进行挖空后的结构示意图；
图7是本发明实施例中在ILD层的挖空区域沉积形成源漏层后的结构示意图。
 本发明的实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
薄膜晶体管（Thin-film transistor，TFT）是场效应晶体管的种类之一，大略的制作方式是在基板上沉积各种不同的薄膜，如半导体主动层、介电层和金属电极层。薄膜晶体管对显示器件的工作性能具有十分重要的作用.
如图1所示，为本发明实施例中TFT的制备方法的一个实施例示意图，该方法包括：
S101、提供一衬底；
晶体管和集成电路都是在半导体片子的表面上来制作的，这里的半导体片就是衬底，半导体衬底不仅起着电气性能的作用，而且也起着机械支撑的作用。举例而言，衬底为玻璃基板。
S102、在衬底之上沉积缓冲层。
具体的，如图2所示，在衬底之上沉积缓冲层，可以包括：
采用化学气相沉积CVD工艺在衬底之上沉积缓冲层，材料为SIOx，沉积厚度2000~5500埃。
其中，CVD是Chemical Vapor Deposition的简称，是指高温下的气相反应，例如，金属卤化物、有机金属、碳氢化合物等的热分解，氢还原或使它的混合气体在高温下发生化学反应以析出金属、氧化物、碳化物等无机材料的方法。
S103、在缓冲层表面沉积形成半导体层。
其中，半导体层由金属氧化物材料形成。在一个实际应用场景中，半导体层为IGZO，可以理解的是，在其他实施例中，半导体层的材料也可以是其他金属氧化物材料，如(SnO 2)、氧化钛(TiO 2)和氧化锌(ZnO)等。
具体的，在缓冲层表面沉积形成半导体层，可以包括：
采用物理气相沉积PVD工艺在缓冲层表面沉积形成300~1000埃厚度的半导体层，在沉积后进行退火处理，退火温度为150~450℃。
其中，物理气相沉积(Physical Vapor Deposition，PVD)指利用物理过程实现物质转移，将原子或分子由源转移到基材表面上的过程。它的作用是可以使某些有特殊性能（强度高、耐磨性、散热性、耐腐性等）的微粒喷涂在性能较低的母体上，使得母体具有更好的性能。
S104、依次利用黄光工艺和刻蚀工艺对半导体层进行处理形成图案化半导体层。
具体的，在刻蚀工艺中的导体化工艺处理时采用NF 3和特定气体的环境中进行，以利用NF 3产生F*。其中，该特定气体为与NF 3不发生反应的气体，例如，该特定气体为惰性气体或者N 2。本发明实施例中F*指的是F离子（氟离子）。
本发明实施例中，在刻蚀工艺的导体化处理时采用NF 3和特定气体进行，其中NF 3用于对金属氧化物导体化过程中掺杂F*，而特定气体用于保证导体化过程中的粗糙度，降低绝缘层的厚度，形成稳定结构，本发明实施例中制备的TFT中金属离子掺杂氧化均匀，结构稳定。
具体的，本发明实施例中的原理如下：
即NF 3中F -与金属氧化物中的O O结合，形成F O 。和电子，使得制备的TFT中金属离子掺杂氧化均匀，结构稳定。
优选的，该惰性气体为He气。该导体化工艺不仅采用NF 3和特定气体进行，而且通过调整刻蚀工艺，保证GI层可以调整至0.7um,左右，优选NF 3气体和N 2，避免副产物对IGZO薄膜的影响。
S105、在图案化半导体层表面形成绝缘层，在绝缘层之上形成栅极层。
如图3所示，为在图案化半导体层表面形成绝缘层，在绝缘层之上形成栅极层后的结构示意图，在图案化半导体层表面形成绝缘层，在绝缘层之上形成栅极层（gate）。
其中，绝缘层指的是GI层，GI层通过一个LTPS中的工艺，叫GI Deposition也就是GI层沉积形成。GI是TFT中，栅极金属和半导体Si之间的绝缘层，通常为SiNx/SiOx称之为Gate Insulator 栅极绝缘层。
进一步的，在图案化半导体层表面形成绝缘层，可以包括：
通过等离子增强化学气相沉积工艺在所述图案化半导体层表面沉积形成绝缘层，所述绝缘层为SiOx，或者SiNx和SiOx的复合层，该绝缘层沉积厚度为1500~4000埃。
进一步的，在绝缘层之上形成栅极层，可以包括：
采用PVD工艺在绝缘层之上沉积形成栅极层，厚度为400~1500埃。其中，栅极层材料可以采用AL、MO、CU、TI等金属，本发明实施例中不作具体限定。
S106、通过退火处理将导体化工艺产生的 F*掺杂到图案化半导体层中，形成稳定的图案化半导体层。
具体的，该通过退火处理将导体化工艺产生的 F*掺杂到图案化半导体层中的退火温度为150~450℃ 。
S107、依次制得栅极图案层和绝缘图案层、层间介质ILD层和源漏图案层。
如图4所示，进一步的，所述步骤S107，具体可以包括：
S1071、利用导体化工艺制得栅极图案层和绝缘图案层。
进一步的，该导体化工艺包括黄光工艺和刻蚀工艺，利用导体化工艺制得栅极图案层和绝缘图案层，可以包括：
依次利用黄光工艺和刻蚀工艺对绝缘层和所述栅极层进行处理，制得
栅极图案层和绝缘图案层，该刻蚀工艺中的导体化工艺在NF 3和特定气体的环境中进行，该导体化工艺具体可以参照步骤S104中的过程，此处不再赘述。
如图5所示，为采用等离子增强化学气相沉积工艺沉积层间介质ILD层，并在图案化半导体层的两侧形成掺杂区后的结构示意图，具体的，采用等离子增强化学气相沉积工艺沉积层间介质ILD层，并在图案化半导体层的两侧形成掺杂区，其中，ILD叫中间绝缘层，也叫层间介质，层间介质主要提供器件内部的导体区、金属之间的电绝缘以及与周围环境的隔离防护。该ILD层覆盖缓冲层、图案化半导体层、栅极图案层和所述绝缘图案层。进一步的，所述ILD层为SiOx，或者SiNx和SiOx的复合层，所述ILD层沉积厚度为1500~4000埃。
本发明实施例中，GI层的存在，使得掺杂区与半导体层之间有一个掺杂过渡区，因而形成一种轻掺杂漏结构即LDD（Lightly Doped Drain）结构，是在沟道中靠近漏极的附近设置一个低掺杂的漏区，让该低掺杂的漏区也承受部分电压，这种结构可防止热电子退化效应。
S1072、沉积形成ILD层。
进一步的，所述沉积形成ILD层包括：
采用等离子增强化学气相沉积工艺沉积层间介质ILD层，并在所述图案化半导体层的两侧形成掺杂区，所述ILD层覆盖所述缓冲层、所述图案化半导体层、所述栅极图案层和所述绝缘图案层。
S1073、在ILD层内制得源漏图案层。
进一步的，所述在ILD层内制得源漏图案层，包括：
对所述ILD层进行挖空；
在所述ILD层的挖空区域沉积形成源漏层，并利用黄光工艺和刻蚀工艺制得源漏图案层。
如图6所示，为对ILD层进行挖空后的结构示意图，具体的，对ILD层进行挖空，可以包括：
利用黄光工艺和干湿刻蚀工艺对ILD层进行挖空。挖空后，挖空区域以供后续形成源漏层。
如图7所示，为在ILD层的挖空区域沉积形成源漏层后的结构示意图，进一步的，在ILD层的挖空区域沉积形成源漏层，并利用黄光工艺和刻蚀工艺制得源漏图案层，可以包括：
通过PVD沉积形成在在ILD层的挖空区域形成源漏层，厚度为400~1500埃，再依次利用黄光工艺和刻蚀工艺对源漏层进行处理制得具有源漏图案层。
其中，源漏层材料可以采用AL、MO、CU、TI等金属，本发明实施例中不作具体限定。
本发明实施例中TFT制备方法后续还可以采用其他进一步的制程，本发明实施例中不作具体限定。
本发明实施例方法采用提供一衬底；在衬底之上沉积缓冲层；在缓冲层表面沉积形成半导体层，半导体层由金属氧化物材料形成；依次利用黄光工艺和刻蚀工艺对半导体层进行处理形成图案化半导体层，在刻蚀工艺中的导体化工艺处理时采用NF 3和特定气体的环境中进行，以利用NF 3产生F*；在图案化半导体层表面形成绝缘层，在绝缘层之上形成栅极层；通过退火处理将导体化工艺产生的 F*掺杂到图案化半导体层中，形成稳定的图案化半导体层；依次制得栅极图案层和绝缘图案层、层间介质ILD层和源漏图案层。本发明实施例中利用F*与金属氧化物结合较稳定的原理，在刻蚀工艺的导体化处理时采用NF 3和特定气体进行，其中NF 3用于对金属氧化物导体化过程中掺杂F*，而特定气体用于保证导体化过程中的粗糙度，降低绝缘层的厚度，形成稳定结构，本发明实施例中制备的TFT中金属离子掺杂氧化均匀，结构稳定，性能稳定。
以上对本发明实施例所提供的一种TFT的制备方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (20)

  1. 一种TFT的制备方法，其中，所述方法包括：
    提供一衬底；
    在所述衬底之上沉积缓冲层；
    在所述缓冲层表面沉积形成半导体层，所述半导体层由金属氧化物材料形成；
    依次利用黄光工艺和刻蚀工艺对所述半导体层进行处理形成图案化半导体层，在刻蚀工艺中的导体化工艺处理时采用NF 3和特定气体的环境中进行，以利用NF 3产生F*，所述特定气体为惰性气体或者N 2；
    在所述图案化半导体层表面形成绝缘层，在所述绝缘层之上形成栅极层；
    通过退火处理将导体化工艺产生的 F*掺杂到图案化半导体层中，形成稳定的图案化半导体层；
    依次制得栅极图案层和绝缘图案层、层间介质ILD层和源漏图案层；
    其中，所述依次制得栅极图案层和绝缘图案层、层间介质ILD层和源漏图案层，包括：
    利用导体化工艺制得栅极图案层和绝缘图案层；
    沉积形成ILD层；
    在ILD层内制得源漏图案层；
    所述在所述衬底之上沉积缓冲层，包括：
    采用化学气相沉积CVD工艺在所述衬底之上沉积缓冲层，材料为SIOx，沉积厚度2000~5500埃。
  2. 根据权利要求1所述的TFT的制备方法，其中，所述沉积形成ILD层包括：
    采用等离子增强化学气相沉积工艺沉积层间介质ILD层，并在所述图案化半导体层的两侧形成掺杂区，所述ILD层覆盖所述缓冲层、所述图案化半导体层、所述栅极图案层和所述绝缘图案层。
  3. 根据权利要求2所述的TFT的制备方法，其中，所述在ILD层内制得源漏图案层，包括：
    对所述ILD层进行挖空；
    在所述ILD层的挖空区域沉积形成源漏层，并利用黄光工艺和刻蚀工艺制得源漏图案层。
  4. 根据权利要求3所述的TFT的制备方法，其中，对所述ILD层进行挖空，包括：
    利用黄光工艺和干湿刻蚀工艺对ILD层进行挖空。
  5. 根据权利要求3所述的TFT的制备方法，其中，所述在所述ILD层的挖空区域沉积形成源漏层，并利用黄光工艺和刻蚀工艺制得源漏图案层，包括：
    通过PVD沉积形成在在所述ILD层的挖空区域形成源漏层，厚度为400~1500埃，再依次利用黄光工艺和刻蚀工艺对所述源漏层进行处理制得具有源漏图案层。
  6. 根据权利要求1所述的TFT的制备方法，其中，所述在所述缓冲层表面沉积形成半导体层，包括：
    采用物理气相沉积PVD工艺在所述缓冲层表面沉积形成300~1000埃厚度的半导体层，在沉积后进行退火处理，退火温度为150~450℃。
  7. 根据权利要求1所述的TFT的制备方法，其中，所述在所述图案化半导体层表面形成绝缘层，包括：
    通过等离子增强化学气相沉积工艺在所述图案化半导体层表面沉积形成绝缘层，所述绝缘层为SiOx，或者SiNx和SiOx的复合层，所述绝缘层沉积厚度为1500~4000埃。
  8. 一种TFT的制备方法，其中，所述方法包括：
    提供一衬底；
    在所述衬底之上沉积缓冲层；
    在所述缓冲层表面沉积形成半导体层，所述半导体层由金属氧化物材料形成；
    依次利用黄光工艺和刻蚀工艺对所述半导体层进行处理形成图案化半导体层，在刻蚀工艺中的导体化工艺处理时采用NF 3和特定气体的环境中进行，以利用NF 3产生F*，所述特定气体为惰性气体或者N 2；
    在所述图案化半导体层表面形成绝缘层，在所述绝缘层之上形成栅极层；
    通过退火处理将导体化工艺产生的 F*掺杂到图案化半导体层中，形成稳定的图案化半导体层；
    依次制得栅极图案层和绝缘图案层、层间介质ILD层和源漏图案层。
  9. 根据权利要求8所述的TFT的制备方法，其中，所述依次制得栅极图案层和绝缘图案层、层间介质ILD层和源漏图案层，包括：
    利用导体化工艺制得栅极图案层和绝缘图案层；
    沉积形成ILD层；
    在ILD层内制得源漏图案层。
  10. 根据权利要求9所述的TFT的制备方法，其中，所述沉积形成ILD层包括：
    采用等离子增强化学气相沉积工艺沉积层间介质ILD层，并在所述图案化半导体层的两侧形成掺杂区，所述ILD层覆盖所述缓冲层、所述图案化半导体层、所述栅极图案层和所述绝缘图案层。
  11. 根据权利要求9所述的TFT的制备方法，其中，所述在ILD层内制得源漏图案层，包括：
    对所述ILD层进行挖空；
    在所述ILD层的挖空区域沉积形成源漏层，并利用黄光工艺和刻蚀工艺制得源漏图案层。
  12. 根据权利要求11所述的TFT的制备方法，其中，对所述ILD层进行挖空，包括：
    利用黄光工艺和干湿刻蚀工艺对ILD层进行挖空。
  13. 根据权利要求11所述的TFT的制备方法，其中，所述在所述ILD层的挖空区域沉积形成源漏层，并利用黄光工艺和刻蚀工艺制得源漏图案层，包括：
    通过PVD沉积形成在在所述ILD层的挖空区域形成源漏层，厚度为400~1500埃，再依次利用黄光工艺和刻蚀工艺对所述源漏层进行处理制得具有源漏图案层。
  14. 根据权利要求8所述的TFT的制备方法，其中，所述在所述衬底之上沉积缓冲层，包括：
    采用化学气相沉积CVD工艺在所述衬底之上沉积缓冲层，材料为SIOx，沉积厚度2000~5500埃。
  15. 根据权利要求8所述的TFT的制备方法，其中，所述在所述缓冲层表面沉积形成半导体层，包括：
    采用物理气相沉积PVD工艺在所述缓冲层表面沉积形成300~1000埃厚度的半导体层，在沉积后进行退火处理，退火温度为150~450℃。
  16. 根据权利要求8所述的TFT的制备方法，其中，所述在所述图案化半导体层表面形成绝缘层，包括：
    通过等离子增强化学气相沉积工艺在所述图案化半导体层表面沉积形成绝缘层，所述绝缘层为SiOx，或者SiNx和SiOx的复合层，所述绝缘层沉积厚度为1500~4000埃。
  17. 根据权利要求16所述的TFT的制备方法，其中，所述在所述绝缘层之上形成栅极层，包括：
    采用PVD工艺在所述绝缘层之上沉积形成栅极层，厚度为400~1500埃。
  18. 根据权利要求17所述的TFT的制备方法，其中，所述利用导体化工艺制得栅极图案层和绝缘图案层，包括：
    依次利用黄光工艺和刻蚀工艺对所述绝缘层和所述栅极层进行处理，制得
    栅极图案层和绝缘图案层，所述刻蚀工艺中的导体化工艺在NF 3和所述特定气体的环境中进行。
  19. 根据权利要求8所述的TFT的制备方法，其中，所述通过退火处理将导体化工艺产生的 F*掺杂到图案化半导体层中的退火温度为150~450℃ 。
  20. 根据权利要求8所述的TFT的制备方法，其中，栅极层材料采用AL、MO、CU或TI。
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