WO2020049969A1 - ダイオード - Google Patents

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    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/8311—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having different channel structures
    • B—PERFORMING OPERATIONS; TRANSPORTING
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    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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Definitions

  • the present disclosure relates to a diode.
  • a GAA Gate All All Around
  • a gate electrode is formed via a gate insulating film so as to surround an upper portion, a side surface, and a lower portion of a channel portion.
  • a gate electrode is formed via a gate insulating film so as to surround an upper portion, a side surface, and a lower portion of a channel portion.
  • a semiconductor device is provided with a transistor (field effect transistor) or a diode, which is an active element having an amplifying / rectifying function, as each element for realizing a circuit function.
  • a transistor field effect transistor
  • a diode which is an active element having an amplifying / rectifying function, as each element for realizing a circuit function.
  • Non-Patent Document 1 "ESD Diodes in a Bulk Si Gate-All-Around Vertically Stacked Horizontal Nanowire Technology", S.-H. Chen, etal, International Electron Device Meeting Meeting Technical Digest, Year In .890
  • GAA-like structure a diode having a structure similar to the GAA structure.
  • the current path is composed of a plurality of nanowire structures, and a control electrode is provided on the outer periphery of the nanowire structure.
  • a field effect transistor having a GAA structure can operate at a low voltage while securing short channel characteristics.
  • a diode having a GAA-like structure current characteristics required for the diode are sacrificed. That is, in a field effect transistor having a GAA structure, the thickness of the channel portion is reduced to 10 nm or less in order to completely deplete the channel portion.
  • the current path in the diode is restricted to 10 nm or less.
  • a conventional diode referred to as a “diode having a conventional structure” formed in a semiconductor substrate, a current path up to a depth of about 100 nm of the semiconductor substrate can be used.
  • the current that can be passed through the diode having the GAA-like structure decreases because the cross-sectional area of the current path is about 1/10 of that of the diode having the conventional structure. Further, when the field effect transistor having the GAA structure and the diode having the conventional structure are manufactured in separate steps, the number of manufacturing steps increases, and the manufacturing cost increases.
  • the diode according to the first and second aspects of the present disclosure for achieving the above object Laminated structure, A first connection portion provided at one end of the laminated structure in the length direction, and A second connection portion provided at the other end in the length direction of the multilayer structure;
  • the laminated structure has a first structure having a nanowire structure or a nanosheet structure, and a second structure having a nanowire structure or a nanosheet structure formed of a material different from a material forming the first structure.
  • the first connection portion has a first conductivity type
  • the second connection portion has a second conductivity type different from the first conductivity type.
  • the diode according to the first aspect of the present disclosure further includes a control electrode portion formed at least over the side surface from the top of the multilayer structure and separated from the first connection portion and the second connection portion, The first connection portion and the control electrode portion, or the second connection portion and the control electrode portion are electrically connected.
  • the first portion of the stacked structure in contact with the first connection portion has the first conductivity type
  • the second portion of the stacked structure in contact with the second connection portion has a second conductivity type.
  • FIGS. 3A and 3B are schematic partial cross-sectional views of the diode of Example 1 taken along arrows AA and BB in FIG. 2A, respectively.
  • 2A and 2B are a schematic layout view of the stacked structure of the diode, the first connection portion and the second connection portion, and a control electrode portion, an insulating layer, a first connection portion, and a second connection portion, respectively, of the first embodiment.
  • FIG. 4 is a schematic layout diagram of two connection parts.
  • FIGS. 3A and 3B are schematic partial cross-sectional views of the diode of Example 1 along arrows CC and DD in FIG. 2A, respectively.
  • FIGS. 6A and 6B are schematic layout diagrams of a channel portion and a source / drain region of the field-effect transistor according to the first embodiment, and schematic layout diagrams of a gate electrode, a gate sidewall, and a source / drain region, respectively.
  • It is. 5A and 5B are a schematic partial cross-sectional view of a p-channel field-effect transistor along arrow AA in FIG. 4A, and a p-channel transistor along arrow BB in FIG. 4B, respectively.
  • 3 is a schematic partial cross-sectional view of the field-effect transistor of FIG.
  • FIGS. 6A and 6B are a schematic partial cross-sectional view of a p-channel field effect transistor along arrow CC in FIG.
  • FIGS. 7A and 7B are schematic partial cross-sectional views of an n-channel field effect transistor taken along arrow AA in FIG. 4A, and an n-channel field effect transistor taken along arrow BB in FIG. 4B, respectively.
  • 3 is a schematic partial cross-sectional view of the field-effect transistor of FIG.
  • FIGS. 8A and 8B are a schematic partial cross-sectional view of an n-channel field effect transistor taken along the arrow CC in FIG. 4A, and an n-channel field effect transistor taken along the arrow DD in FIG. 4B, respectively.
  • FIG. 9A and 9B are a schematic partial cross-sectional view of a first modification of the diode of the first embodiment, taken along the line BB in FIG. 2A, and a modification of the diode of the first embodiment, respectively.
  • 2 is a schematic partial cross-sectional view similar to that taken along arrow AA in FIG. 2A.
  • 10A and 10B are a schematic partial cross-sectional view of a third modification of the diode of the first embodiment, taken along the arrow AA of FIG. 2A, and a modification of the diode of the first embodiment, respectively.
  • 4 is a schematic partial cross-sectional view similar to that taken along arrow AA in FIG. 2A.
  • FIG. 11A and 11B are schematic partial cross-sectional views of a fifth modification of the diode according to the first embodiment, which are similar to the arrows AA in FIG. 2A, and arrows BB in FIG. 2A, respectively.
  • FIG. 4 is a schematic partial cross-sectional view similar to FIG. 12A and 12B are schematic partial cross-sectional views of Modification Example 5 of the diode according to the first embodiment, taken along arrows CC and DD in FIG. 2A, respectively.
  • FIGS. 13A and 13B are schematic partial cross-sectional views of the diode according to the second embodiment, taken along arrows CC in FIG. 2A and arrows DD in FIG. 2B, respectively.
  • FIG. 14 is a schematic partial cross-sectional view of a fifth modification of the diode according to the first embodiment, which is similar to the arrow CC in FIG. 2A.
  • FIG. 15 is a diagram for explaining an operation mechanism of the diode according to the first embodiment.
  • FIG. 16 is a diagram for explaining the operation mechanism of the diode proposed in Non-Patent Document 1.
  • 17A, 17B, 17C, and 17D show the results of a simulation of a diode having a structure similar to the diode of Example 1 and the potential distribution, electric field intensity distribution, and current density distribution in a stacked structure of the diode.
  • FIG. FIG. 18 shows a diode having a structure similar to that of the diode of Example 1 shown in FIG.
  • FIG. 9 is a diagram illustrating a result of simulating a pulse current flowing when a pulse voltage is applied.
  • (A), (B), (C), (D), (E), (F), (G), (H) and (J) of FIG. 19 show the diode of Example 1 shown in FIG. 17A.
  • FIG. 9 is a diagram illustrating a result of simulating a pulse current flowing when a pulse voltage is applied.
  • (A), (B), (C), (D), (E), (F), (G), (H) and (J) of FIG. 19 show the diode of Example 1 shown in FIG. 17A.
  • FIG. 9 is a diagram showing a result of simulation of FIG. 20A, 20B, and 20C are schematic partial cross-sectional views of a base and the like for explaining the outline of the method for manufacturing the diode and the field-effect transistor according to the first embodiment.
  • 21A, 21B, and 21C are schematic partial cross-sectional views of a base and the like for explaining the outline of the method for manufacturing the diode and the field-effect transistor according to the first embodiment.
  • FIG. 22A, FIG. 22B, and FIG. 22C are schematic partial cross-sectional views of a base and the like for explaining the outline of the method for manufacturing the diode and the field-effect transistor of Example 1.
  • 23A, 23B, and 23C are schematic partial cross-sectional views of a base and the like for explaining the outline of the method for manufacturing the diode and the field-effect transistor according to the first embodiment.
  • 24A, 24B, and 24C are schematic partial cross-sectional views of a base and the like for explaining the outline of the method for manufacturing the diode and the field-effect transistor according to the first embodiment.
  • FIG. 25A, FIG. 25B, and FIG. 25C are schematic partial cross-sectional views of a base and the like for explaining the outline of the method for manufacturing the diode and the field-effect transistor of Example 1.
  • Example 1 diode according to first embodiment of present disclosure
  • Example 2 diode according to second embodiment of present disclosure
  • the laminated structure may be configured to be provided on a base.
  • the control electrode portion is not formed on the bottom surface of the multilayer structure.
  • the control electrode portion may further be formed over the bottom surface of the multilayer structure.
  • the body may be configured to be provided above the base.
  • the bottom surface of the laminated structure is not in contact with the substrate, the bottom surface of the control electrode portion is in contact with the substrate, or the bottom surface of the control electrode portion is located above the substrate, There is a gap between the bottom surface of the control electrode unit and the top surface of the base.
  • the base is made of a silicon semiconductor substrate or an SOI (Si On Insulator) substrate, or a GOI ( A structure including a Ge On Insulator (SOGI) substrate and an SGOI (SiGe On Insulator) substrate can be employed.
  • SOI Silicon On Insulator
  • SOGI Ge On Insulator
  • SGOI SiGe On Insulator
  • the first connection portion and the second connection portion may be configured to be provided on a base. Can be.
  • the region of the base on which the diode is provided has the second conductivity type, and the first connection portion and the control electrode portion are provided. And are electrically connected.
  • the first conductivity type is p-type and the second conductivity type is n-type. It can be.
  • the first structure is made of silicon-germanium (Si-Ge), and the second structure is Can be made of silicon (Si).
  • the first structure may be made of germanium (Ge) or InGaAs, and the second structure may be made of silicon (Si).
  • the first connection portion may be made of, for example, a material forming the first structure
  • the second connection portion may be made of, for example, a material forming the second structure.
  • the multilayer structure may have an intrinsic semiconductor region (intrinsic region), or may have a stacked structure.
  • the structure may have an impurity concentration of 1 ⁇ 10 18 / cm 3 or less.
  • a side surface of the control electrode portion facing the first connection portion, and a control electrode portion facing the second connection portion May be in a form in which an insulating layer (sidewall) is formed on the side surface.
  • control electrode unit may be formed of TiN, TaN, Al, TiAl, or W.
  • the first portion of the multilayer structure and the second portion of the multilayer structure may be in contact with each other.
  • the number of laminated structures may be one or two or more. Further, the number of the first structures can be one or two or more, and the number of the second structures can also be one or two or more. The numbers of the first structures and the second structures may be the same or different.
  • the lowermost layer of the laminated structure may be constituted by the first structure, or may be constituted by the second structure.
  • one control electrode unit may be provided for the entire laminated structure, or the laminated structure of these may be provided. One control electrode unit may be provided for each of the structures.
  • the semiconductor device may be configured to include the diodes according to the first and second aspects of the present disclosure and a field-effect transistor having a GAA structure.
  • the field effect transistor has a plurality of channel portions having a nanowire structure or a nanosheet structure, a gate insulating film surrounding each channel portion, and a channel structure portion including a gate electrode surrounding at least a part of each gate insulating film. Having. At least two channel portions are juxtaposed in the thickness direction of the channel structure portion, and the lowermost channel portion is formed on the base or above the base. That is, the plurality of channel portions are spaced apart from each other in the thickness direction of the channel structure portion, and the space between the channel portions is filled with a gate insulating film and a gate electrode.
  • the number of channel portions in the stacking direction of the channel structure portions of the field effect transistor may be two or more, and the number of channel portions in the direction orthogonal to the thickness direction of the channel structure portion (the width direction of the channel structure portion) is one. Alternatively, it may be two or more.
  • the sum of the heights of the channel portions is the sum of the diameters or thicknesses of the materials (for example, Si, Si—Ge, Ge, and InGaAs) that form the nanowire structure or the nanosheet structure that forms the channel portion.
  • At least a portion of the lowermost channel portion of the field-effect transistor is surrounded by the gate electrode, and the other channel portions may be surrounded by the gate electrode. That is, in the field effect transistor, between the channel portions, a gate insulating film surrounding the channel portion located below (ie, a gate insulating film formed on the outer peripheral portion of the channel portion), and A gate insulating film surrounding the located channel portion (ie, a gate insulating film formed on the outer peripheral portion of the channel portion) is formed, and a gate electrode is formed between these gate insulating films.
  • the channel portion of the n-channel field-effect transistor is made of silicon (Si), and the channel portion of the p-channel field-effect transistor is made of silicon-germanium (Si-Ge), germanium (Ge), or InGaAs. can do. However, it is not limited to this.
  • the channel portion of the n-channel type field effect transistor is made of silicon-germanium (Si-Ge), and the channel portion of the p-channel type field effect transistor is made of silicon (Si), germanium (Ge) or InGaAs.
  • the channel portion of the n-channel type field effect transistor is made of germanium (Ge), and the channel portion of the p-channel type field effect transistor is made of silicon (Si), silicon-germanium (Si-Ge) or InGaAs.
  • the channel portion of the n-channel field-effect transistor is made of InGaAs, and the channel portion of the p-channel field-effect transistor is made of silicon (Si), silicon-germanium (Si-Ge), or germanium (Ge). It can be in the form of
  • the field effect transistor is an n-channel type or a p-channel type is determined, for example, by a work function value of a material forming a gate electrode.
  • a work function value of a material forming a gate electrode for example, by a work function value of a material forming a gate electrode.
  • the channel portion is made of Si
  • TiN, TaN, Al, TiAl, and W can be used as a material forming the gate electrode.
  • TiN and W can be used as a material forming the gate electrode.
  • the voltage applied to the gate electrode of the field effect transistor may be, for example, 0.5 volt to 0.8 volt, but is not limited thereto.
  • SiON and SiO 2 can be used, and a high dielectric constant material (a so-called High-k material) such as HfO 2 , HfAlON, and Y 2 O 3 can be used. it can.
  • both ends of the nanowire structure having a diameter of, for example, 5 nm to 10 nm and made of, for example, Si or Si—Ge are connected to the first connection portion and the second connection portion.
  • a material having a width ⁇ thickness of, for example, (10 nm to 50 nm) ⁇ (5 nm to 10 nm) and a substantially rectangular cross section made of, for example, Si or Si—Ge is used. Are in contact with the first connection portion and the second connection portion.
  • both ends of the nanowire structure having a diameter of, for example, 5 nm to 10 nm and made of, for example, Si or Si—Ge are connected to the source forming the field effect transistor. / Drain region.
  • a nanosheet structure constituting a channel portion of a field-effect transistor a cross-sectional shape made of, for example, Si or Si—Ge having a width ⁇ thickness of, for example, (10 nm to 50 nm) ⁇ (5 nm to 10 nm) is substantially used. Both ends of the rectangular material are supported by source / drain regions forming a field effect transistor. Whether the structure is a nanowire structure or a nanosheet structure depends on the thickness and width of the materials constituting these structures.
  • examples of the base include a silicon semiconductor substrate, an SOI substrate, a GOI substrate, and an SGOI substrate.
  • the laminated structure and the channel portion preferably have crystallinity, but may be made of polycrystal, or may be made of amorphous in some cases.
  • Examples of a method for forming the laminated structure and the channel portion include an epitaxial CVD method, a plasma CVD method, and an atomic layer deposition method (ALD method).
  • a digital circuit such as a logic circuit, an SRAM circuit, or a CMOS circuit can be constituted by a diode or a field-effect transistor, and a logic circuit for controlling an imaging device and a driving of an imaging element (a light receiving element) included in the imaging apparatus
  • the circuit can be composed of a diode or a field-effect transistor, and the CPU or GPU can be composed of a diode or a field-effect transistor, but is not limited to these.
  • Example 1 relates to the diode according to the first embodiment of the present disclosure.
  • FIG. 2A shows a schematic layout diagram of the stacked structure of the diode, the first connection portion, and the second connection portion of the first embodiment, and schematically shows the control electrode portion, the insulating layer, the first connection portion, and the second connection portion.
  • FIG. 2B shows a schematic layout diagram
  • FIG. 1A shows a schematic partial cross-sectional view of the diode of Example 1 along arrow AA in FIG. 2A
  • FIG. 2A schematically shows a diode along arrow BB in FIG. 2A.
  • 1B a schematic partial cross-sectional view along arrow CC of FIG. 2A is shown in FIG.
  • FIG. 3A shows a schematic layout of a channel portion and a source / drain region of the field-effect transistor in Example 1
  • FIG. 4B shows a schematic layout of a gate electrode, a gate sidewall, and a source / drain region.
  • FIG. 5A and FIG. 7A show schematic partial cross-sectional views of p-channel and n-channel field-effect transistors taken along the arrow AA in FIG. 4A, and show the cross-section taken along the arrow BB in FIG. 4B.
  • 5B and 7B are schematic partial cross-sectional views of p-channel and n-channel field-effect transistors, and are schematic diagrams of p-channel and n-channel field-effect transistors along arrows CC in FIG. 4A.
  • 6A and 8A show typical partial cross-sectional views
  • FIG. 6B and FIG. 6B show schematic partial cross-sectional views of p-channel and n-channel field effect transistors along arrows DD in FIG. 4B.
  • FIG 8B shows schematic partial cross-sectional views of p-channel and n-channel field effect transistors along arrows DD in FIG. 4B.
  • the diode according to the first embodiment or a second embodiment described below Laminated structures 20, 25, A first connection portion 31 provided at one end in the length direction of the laminated structures 20 and 25; A second connecting portion 32 provided at the other longitudinal end of the laminated structures 20 and 25; With The laminated structures 20 and 25 include first structures 21 and 26 having a nanowire structure or a nanosheet structure (specifically, for example, a nanowire structure), and a material forming the first structures 21 and 26.
  • the first connection portion 31 has a first conductivity type (specifically, for example, a p-type)
  • the second connection portion 32 has a second conductivity type (specifically, for example, n-type) different from the first conductivity type.
  • the diode according to the first embodiment further includes a control electrode unit 23 formed at least from the top to the side surface of the multilayer structure 20 so as to be separated from the first connection unit 31 and the second connection unit 32.
  • the first connection portion 31 and the control electrode portion 23 or the second connection portion 32 and the control electrode portion 23 are electrically connected.
  • the diode 11 ⁇ / b> A of the first embodiment further includes a control electrode unit 23 formed to be spaced apart from the first connection unit 31 and the second connection unit 32 from the top to the side surface of the multilayer structure 20.
  • the first connection part 31 and the control electrode part 23 are electrically connected. That is, the diode of the first embodiment has a so-called MOS diode structure.
  • the laminated structures 20 and 25 are provided on the base 70. In such a configuration, the bottom surfaces of the laminated structures 20 and 25 are in contact with the base 70. In the diode 11 ⁇ / b> A of the first embodiment, the control electrode part 23 is not formed on the bottom surface of the multilayer structure 20.
  • the laminated structures 20 and 25 specifically include two first structures 21A, 21B, 26A and 26B and two second structures 22A, 22B, 27A, and 27B are alternately stacked in the thickness direction and have a four-layer configuration, and the thickness (thickness of each layer) and width of each structure are, for example, 8 nm and 8 nm.
  • One end in the length direction of the stacked structures 20 and 25 is in contact with the first connection portion 31, and the other end is in contact with the second connection portion 32.
  • the lowermost layer of the laminated structures 20 and 25 may be constituted by the first structures 21A and 26A or may be constituted by the second structures 22A and 27A. It is composed of structures 21A and 26A.
  • the base 70 is made of a silicon semiconductor substrate.
  • the first connection portion 31 and the second connection portion 32 are provided on the base 70.
  • the first structure 21 and the first connection portion 31 are made of silicon-germanium (Si-Ge), and the second structure 22 and the second connection portion 32 are formed. Is made of silicon (Si).
  • the side surface of the control electrode portion 23 facing the first connection portion 31 and the side surface of the control electrode portion 23 facing the second connection portion 32 are made of, for example, HfO 2.
  • a layer (sidewall) 24 is formed, and the control electrode portion 23 is made of TiN, TaN, Al, TiAl, or W, and specifically, is made of, for example, TiN.
  • the length of the control electrode unit 23 is, for example, 0.1 ⁇ m, and the distance between the first connection unit 31 and the second connection unit 32 is 0.14 ⁇ m.
  • the stacked structure 20 has an intrinsic semiconductor region (intrinsic region), or the stacked structure 20 has an impurity concentration of 1 ⁇ 10 18 / cm 3 or less.
  • the first structure 21 and the second structure 22 are made of an intrinsic semiconductor, or have an impurity concentration of 1 ⁇ 10 18 / cm 3 or less.
  • the semiconductor device includes the diode of Example 1 or Example 2 and a GAA structure (a gate electrode surrounds an outer peripheral portion of a channel portion in a continuous state without a break. And a so-called omega ( ⁇ ) structure (a mode in which the gate electrode surrounds the outer peripheral portion of the channel portion but partially surrounds it).
  • GAA structure a gate electrode surrounds an outer peripheral portion of a channel portion in a continuous state without a break.
  • omega ( ⁇ ) structure a mode in which the gate electrode surrounds the outer peripheral portion of the channel portion but partially surrounds it.
  • An effect transistor 41 is provided.
  • the p-channel field effect transistor 41 includes a plurality of channel portions 51 (51A, 51B) having a nanowire structure or a nanosheet structure, a gate insulating film 55 surrounding each channel portion 51 (51A, 51B), and a gate insulating film.
  • a channel structure 50A having a gate electrode 53 surrounding at least a part of the film 55 is provided.
  • the n-channel type field effect transistor 42 has a plurality of channel portions 52 (52A, 52B) having a nanowire structure or a nanosheet structure, a gate insulating film 55 surrounding each channel portion 52 (52A, 52B), and A channel structure 50B having a gate electrode 53 surrounding at least a part of the gate insulating film 55 is provided.
  • At least two channel portions 51 and 52 are formed in the thickness direction of the channel structure portion 50, and the lowermost channel portions 51 and 52 are formed on the base 70 or above the base 70. I have.
  • two channel portions 51 (51A, 51B) are formed in the thickness direction of the channel structure portion 50A, and the lowermost channel portion 51A is formed on the base 70. I have.
  • the gate electrode 53 is not formed between the lowermost channel portion 51A and the base 70 ( ⁇ structure).
  • two channel portions 52 (52A, 52B) are formed in the thickness direction of the channel structure portion 50B, and the lowermost channel portion 52A is formed above the base 70.
  • a gate electrode 53 is formed between the lowermost channel portion 52A and the base 70 (GAA structure).
  • the plurality of channel portions 51 and 52 are spaced apart from each other in the thickness direction of the channel structure portions 50A and 50B, and a gate insulating film is provided between the channel portions 51 and 52 and the channel portions 51 and 52. 55 and the gate electrode 53.
  • One end in the length direction of the channel portions 51 and 52 is in contact with one source / drain region 61, and the other end is in contact with the other source / drain region 62.
  • a gate sidewall 54 made of, for example, HfO 2 is formed on a side surface of the gate electrode 53 facing the source / drain regions 61 and 62.
  • the lowermost channel portion of the field effect transistor is surrounded by the gate electrode, and the other channel portions are surrounded by the gate electrode.
  • a part of the outer peripheral portion of the lowermost channel portion 51A constituting the field effect transistor 41 is not surrounded by the gate electrode 53.
  • a part of the outer peripheral portion of the lowermost channel portion 52A constituting the field effect transistor 42 is surrounded by the gate electrode 53.
  • the channel portion 51 (51A, 51B) of the field effect transistor 41 of the first embodiment is made of silicon-germanium (Si-Ge), and the channel portion 52 (52A, 52B) of the field effect transistor 42 is made of silicon (Si).
  • the material forming the gate electrodes 53 of the field effect transistors 41 and 42 is, for example, TiN, and the gate insulating film 55 has a laminated structure of SiON and HfO 2 .
  • FIG. 15 is a diagram illustrating the operation mechanism of the diode 11A according to the first embodiment
  • FIG. 16 is a diagram illustrating the operation mechanism of the diode having the GAA structure proposed in Non-Patent Document 1 described above.
  • . 15 and 16 are schematic cross-sectional views similar to FIG. 1A.
  • “(1) position” is a diagram illustrating a change in potential in the second structure 22B
  • “(2) position” is a diagram illustrating a change in potential in the first structure 21B.
  • V> V bi means that a voltage (for example, +1.0 volt) higher than the substrate bias V bi (specifically, 0 volt) is applied to the first connection portion 31 and the control electrode portion 23, and the second connection portion The potential when the part 32 is grounded (0 volt is applied) is shown.
  • FIGS. 25B and 25C The outline of the method of manufacturing the diode and the field-effect transistor according to the first embodiment will be described with reference to FIGS. 25B and 25C.
  • 20A, 20B, 20C, 21A, 21B, 21C, 22A, 22B, 22C, 23A, 23B, 23C, 24A, 24B, and 24C are shown in FIGS.
  • FIG. 25A, FIG. 25B, and FIG. 25C are schematic partial cross-sectional views of a base and the like similar to those taken along arrows CC in FIG. 4A.
  • FIG. 3 is a schematic partial cross-sectional view of a substrate and the like.
  • an element isolation region (not shown) for a diode and a field effect transistor is formed on a desired region of the base 70, and then the first semiconductor layer 81 (the first structure 21A and the first structure 21A) made of Si—Ge is formed.
  • a third semiconductor layer 83 made of Si-Ge (a semiconductor layer forming the first structure 21B and the channel portion 51B of the p-channel field effect transistor 41), and a fourth semiconductor layer 83 made of Si.
  • the semiconductor layer 84 (which is a semiconductor layer forming the channel portion 52B of the second structure 22B and the n-channel type field effect transistor 42) is sequentially formed. , For example, it is formed on the basis of the epitaxial CVD method.
  • the first semiconductor layer 81, the second semiconductor layer 82, the third semiconductor layer 83, and the fourth semiconductor layer 84 are made of an intrinsic semiconductor, or have an impurity concentration of 1 ⁇ 10 18 / cm 3 or less.
  • the laminated structure 20 and the laminated structures 20 ′ and 20 ′′ (the channel structure portions 50 A and 50 B formed of the first semiconductor layer 81, the second semiconductor layer 82, the third semiconductor layer 83, and the fourth semiconductor layer 84 are formed.
  • the substrate 70 on which the diode 11A is to be formed and on the substrate 70 on which the field-effect transistor is to be formed are formed.
  • 20A, 20B and 20C can be obtained.
  • Step-120A the laminated structure 20 and the laminated structure 20 ′′ for forming the channel structure 50B of the n-channel type field effect transistor 42 are covered with an appropriate mask layer, and the p-type field effect transistor 41 is
  • the laminated structure 20 ′ for forming the channel structure 50A is exposed, and an etching resist 91 having a desired resist pattern is formed (see FIG. 21A), and the fourth semiconductor layer 84 and the third semiconductor layer 84 are formed. Pattern the semiconductor layer 83, the second semiconductor layer 82, and the first semiconductor layer 81. A nanowire structure or a nanosheet structure is obtained depending on the width of the etching resist 91. Thus, FIG. Can be obtained.
  • the second semiconductor layer 82 and the fourth semiconductor layer 84 made of Si are formed by using an etchant having an etching selectivity with respect to the material (Si—Ge) forming the first semiconductor layer 81 and the third semiconductor layer 83. Remove. Both ends of the channel portion 52 having the nanowire structure are supported by the support portion having the laminated structure 20 ′. After that, the etching resist 91 is removed. Thus, the structure shown in FIG. 21C can be obtained.
  • Step-130A Thereafter, the components of the channel structure 50A of the p-channel type field effect transistor 41 are covered with an appropriate mask layer to form the laminated structure 20 and the channel structure 50B of the n-channel type field effect transistor 42. Then, an etching resist 92 having a desired resist pattern is formed (see FIG. 22A), and the fourth semiconductor layer 84, the third semiconductor layer 83, and the second semiconductor are formed. Pattern the layer 82 and the first semiconductor layer 81. A nanowire structure or a nanosheet structure is obtained depending on the width of the etching resist 92. Thus, the structure shown in FIGS. Obtainable.
  • Step-130B Next, the first semiconductor layer 81 and the third semiconductor layer 83 made of Si—Ge are formed using an etchant having an etching selectivity with respect to the material (Si) forming the second semiconductor layer 82 and the fourth semiconductor layer 84. Remove. Both ends of the channel portion 51 composed of the nanowire structure are supported by the support composed of the laminated structure 20 ′′. Thereafter, the etching resist 92 is removed. Thus, the structure shown in FIG. 22C can be obtained.
  • a gate insulating film 55 is formed in the channel portions 51 and 52. Specifically, first, a resist layer (not shown) having a desired resist pattern is formed, and then thermal oxidation is performed on the channel portions 51 and 52 to form a part of the gate insulating film made of SiON. I do. By performing the thermal oxidation treatment, the cross-sectional shapes of the channel portions 51 and 52 having the nanowire structure become circular. Next, the rest of the gate insulating film made of HfO 2 is formed on the gate insulating film based on the ALD method. Thus, the structure shown in FIGS. 23A and 23B can be obtained.
  • the control electrode portion 23 is formed on a part of the laminated structure 20 constituting the diode 11A based on a CVD method, a lithography technique, and an etching technique.
  • the gate electrodes 53 of the p-channel field-effect transistor 41 and the n-channel field-effect transistor 42 are formed based on a CVD method, a lithography technique, and an etching technique (see FIGS. 24A, 24B, and 24C).
  • an insulating layer (sidewall) 24 and a gate sidewall 54 are formed by a known method.
  • a first connection part 31, a second connection part 32, and source / drain regions 61 and 62 are formed. More specifically, the support portion composed of the laminated structures 20 ′ and 20 ′′ supporting both ends of the channel portions 51 and 52 is removed based on the lithography technique and the etching technique, and unnecessary portions are removed from the laminated structure 20. Is removed based on the lithography technique and the etching technique to expose the base 70. Then, a region other than the region of the base 70 where the first connection portion 31 is to be formed is covered with a mask layer (not shown) made of, for example, SiN.
  • the mask layer is removed.
  • a region other than the region of the substrate 70 where the source / drain regions 61 and 62 are to be formed is covered with another mask layer (not shown) made of, for example, SiN.
  • the mask layer is removed after forming the second connection portion 32 and the source / drain regions 61 and 62 made of Si containing an n-type impurity on the base 70.
  • the semiconductor device has a nanowire structure.
  • the diode 11A and the field effect transistors 41 and 42 can be obtained, and further, an interlayer insulating layer is formed on the entire surface, and is located above the first connection portion 31, the second connection portion 32, and the control electrode portion 23.
  • An opening may be formed in the interlayer insulating layer, and a connection hole, a wiring, and a connecting portion (a connecting portion for connecting the first connecting portion 31 and the control electrode portion 23) may be formed from inside the opening to over the interlayer insulating layer.
  • an opening may be formed in the interlayer insulating layer located above the gate electrode 53 and the source / drain regions 61 and 62, and a connection hole and a wiring may be formed over the inside of the opening and over the interlayer insulating layer.
  • a diode having a structure similar to the diode of Example 1 shown in FIG. 17A (referred to as a “diode for simulation” for convenience), and a potential distribution, an electric field intensity distribution, and a current density in a laminated structure of the diode for simulation.
  • the results of simulating the distribution are shown in FIGS. 17B, 17C and 17D.
  • the simulation diode includes a first connection portion 31 made of Si-Ge, a second connection portion 32 made of Si, one first structure 21 made of Si-Ge, and one second structure 22 made of Sie. It comprises a laminated structure 20 in which a total of two layers are laminated, and a control electrode portion 23 surrounding the outer periphery of the laminated structure 20.
  • FIG. 18 shows a simulation result of a pulse current flowing when a pulse voltage is applied to a diode (referred to as “diode of Comparative Example 1B” for convenience).
  • 18B shows the result of the diode for simulation
  • FIG. 18A shows the result of the diode of Comparative Example 1A
  • FIG. 18C shows the result of the diode of Comparative Example 1B. Show. It was confirmed that the diode for simulation had almost the same operating characteristics as the diode of Comparative Example 1A, and had characteristics superior to those of the diode of Comparative Example 1B.
  • FIG. 19 shows the simulation results of the potential distribution, the electric field intensity distribution, and the current density distribution in the stacked structure of the simulation diode, the diode of Comparative Example 1A, and the diode of Comparative Example 1B.
  • the diode according to the first embodiment or a second embodiment described later has a stacked structure in which the first structure and the second structure having the nanowire structure or the nanosheet structure are alternately stacked in the thickness direction.
  • it is possible to suppress a decrease in the current that can be passed through the diode as much as possible.
  • it has a high affinity with a manufacturing process of a field-effect transistor having a GAA structure. That is, the diode according to the first embodiment or a second embodiment described later can be manufactured in the same process as a field-effect transistor having a GAA structure, for example.
  • Example 1 since the control electrode portion is provided, electrons are injected from the gate electrode into the multilayer structure, so that the conduction band and the valence band in the multilayer structure are depressed, Even if the laminated structure has an intrinsic semiconductor region (intrinsic region), or the impurity concentration of the laminated structure is 1 ⁇ 10 18 / cm 3 or less, the potential becomes substantially the same as that of the first connection portion, and Current can flow as
  • the diode having the GAA structure proposed in Non-Patent Document 1 described above and the diode of Example 1 will be compared below.
  • the cross-sectional area of the laminated structure 20 including the two first structures 21 and the two second structures 22, that is, the cross-sectional area of the diode according to the first embodiment through which a current can flow is 4a 2 .
  • a cross-sectional area having a width a and a height 4a is occupied by two structures.
  • FIG. 9A is a schematic partial cross-sectional view of a modification 1 (diode 11B) of the diode according to the first embodiment, which is similar to that taken along arrow BB in FIG. 2A.
  • the second connection part 32 and the control electrode part 23 are electrically connected.
  • FIG. 9B is a schematic partial cross-sectional view of a second modification (diode 11C) of the diode according to the first embodiment, similar to the arrow AA in FIG. 2A.
  • the region of the base 70 on which the diode 11C is provided has the second conductivity type (specifically, n + ), and the first connection portion 31 and the control electrode portion 23 The second connection part 32 and the control electrode part 23 are electrically connected.
  • the upper region of the base 70 on which the diode 11C is provided includes an n + region 71, and the first connection portion 31 and the n + region 71 also form a diode. With such a structure, the number of current paths can be increased, and the current that can flow through the diode can be increased.
  • FIG. 10A is a schematic partial cross-sectional view of a third modification (diode 11D) of the diode according to the first embodiment, which is similar to the arrow AA in FIG. 2A.
  • the base is made of the SOI substrate 72.
  • the diode 11D is provided on a silicon layer 73 constituting the SOI substrate 72.
  • FIG. 10B is a schematic partial cross-sectional view of a fourth modification (diode 11E) of the diode according to the first embodiment, which is similar to the arrow AA in FIG. 2A.
  • the silicon layer 74 constituting the portion of the base 72 on which the diode 11E is provided has the second conductivity type (specifically, n + ).
  • the control electrode section 23 is electrically connected, or the second connection section 32 and the control electrode section 23 are electrically connected.
  • the base is made of SOI substrate 72, and diode 11E is provided on n + silicon layer 74 constituting SOI substrate 72.
  • the first connection portion 31 and the n + silicon layer 74 also constitute a diode. With such a structure, the number of current paths can be increased, and the current that can flow through the diode can be increased.
  • FIG. 11A is a schematic partial cross-sectional view of Modification Example 5 (diode 11F) of the diode according to Example 1 taken along arrow AA in FIG. 2A, taken along arrow BB in FIG. 2A.
  • FIG. 11B shows a similar schematic partial cross-sectional view
  • FIGS. 12A and 12B show similar schematic partial cross-sectional views taken along arrows CC and DD in FIG. 2A, respectively.
  • the control electrode portion 23 is formed over the bottom surface of the multilayer structure 20.
  • the laminated structure 20 is provided above the base 70.
  • the bottom surface of the laminated structure 20 is not in contact with the substrate 70, and the bottom surface of the control electrode portion 23 is in contact with the substrate 70, or, as shown in the drawing, Is located above the base 70, and there is a gap between the bottom of the control electrode unit 23 and the top of the base 70.
  • the lowermost layer of the laminated structure 20 is constituted by the second structure 22A, the number of the first structures 21 is 1, and the number of the second structures 22 is 2, but the present invention is not limited thereto. is not.
  • Such a structure can be obtained by forming a sacrifice layer instead of the above-described first semiconductor layer 81 and removing the sacrifice layer from the stacked structure 20 in the same step as [Step-130B].
  • Example 2 relates to the diode according to the second aspect of the present disclosure.
  • FIGS. 13A and 13B are schematic partial cross-sectional views of the diode of Example 2 taken along arrows CC in FIG. 2A and arrows DD in FIG. 2B.
  • the control electrode portion 23 is not provided, and the first portion 25A of the multilayer structure 25 that is in contact with the first connection portion 31 is the first conductive portion 25A.
  • the second portion 25B of the multilayer structure 25 that is in contact with the second connection portion 32 has a second conductivity type (specifically, for example, n-type). .
  • the first portion 25A of the multilayer structure 25 is in contact with the second portion 25B of the multilayer structure 25.
  • the first portion 25A can be provided by ion-implanting a p-type impurity
  • the second portion 25B can be provided by ion-implanting an n-type impurity.
  • the configuration and structure of the diode of the second embodiment can be the same as the configuration and structure of the diode of the first embodiment.
  • the configurations and structures of Modification 2, Modification 3, Modification 4, and Modification 5 of Embodiment 1 can be appropriately applied to the diode of Embodiment 2.
  • the difference in the work function between the first structure 26 (26B) made of Si—Ge and the second structure 27 (27A, 27B) made of Si is 0.1 eV.
  • the potential difference between the first connection portion 31 and the second connection portion 32 when operating as a diode absorbs the difference in the work function value, and the diode operation as a whole is reduced. It is possible. Further, since the first structure 26 and the second structure 27 do not separately operate as a diode but operate as a single diode, the current path can be doubled and the current that can flow through the diode can be increased. Can be.
  • the present disclosure has been described based on the preferred embodiments, the configurations and structures of the diodes and the field-effect transistors described in the embodiments, the materials for forming the diodes and the field-effect transistors, and the methods of manufacturing the diodes and the field-effect transistors are merely examples. Yes, and can be changed as appropriate. The order of the steps in the method for manufacturing a diode or a field effect transistor can be changed as appropriate as desired.
  • the laminated structure and the channel portion have been described based solely on the nanowire structure. However, a nanosheet structure may be used.
  • a GOI substrate or an SGOI substrate can be used instead of a silicon semiconductor substrate or an SOI substrate.
  • the element isolation region can be formed, for example, in [Step-120A] or [Step-130A].
  • FIG. 14 which is a schematic partial cross-sectional view similar to that taken along arrow AA in FIG. 2A
  • the first connecting portion 31 in contact with one end in the longitudinal direction of the laminated structures 20 and 25 is
  • the second connecting portions 32 having protrusions with respect to the first structures 21 and 26 and the second structures 22 and 27 and being in contact with the other ends in the length direction of the laminated structures 20 and 25 are formed by the first structure 21 and 26 and the second structures 22 and 27 may have a projection.
  • the first structures 21 and 26 and the second structures 22 and 27 are etched.
  • the first structures 21 and 26 and the second structures 22 and 27 can have such a shape.
  • the shapes of the first structures 21 and 26 and the second structures 22 and 27 obtained by etching are different from the plane orientations of the first structures 21 and 26 and the second structures 22 and 27 and the first structures 21 and 26. 26 and the direction in which the second structures 22 and 27 extend.
  • the Si—Ge layer is formed by forming an upper Si—Ge layer on a lower Si layer and performing an oxidizing process so that the upper Si—Ge layer becomes SiO 2 and the lower Si layer becomes a Si—Ge layer. And can be obtained by the following process.
  • the present disclosure may have the following configurations.
  • the laminated structure has a first structure having a nanowire structure or a nanosheet structure, and a second structure having a nanowire structure or a nanosheet structure formed of a material different from a material forming the first structure.
  • the first connection portion has a first conductivity type
  • the second connection portion has a second conductivity type different from the first conductivity type
  • a control electrode portion formed at least from the top portion to the side surface of the multilayer structure so as to be separated from the first connection portion and the second connection portion; A diode in which the first connection portion and the control electrode portion or the second connection portion and the control electrode portion are electrically connected.
  • [A04] The diode according to [A03], wherein the laminated structure is provided above the base.
  • [A05] The diode according to any one of [A02] to [A04], wherein the base is made of a silicon semiconductor substrate or an SOI substrate.
  • [A06] The diode according to any one of [A02] to [A05], wherein the first connection portion and the second connection portion are provided on a base.
  • the region of the base on which the diode is provided has the second conductivity type, The first connection portion and the control electrode portion are electrically connected, or the second connection portion and the control electrode portion are electrically connected to any one of [A02] to [A06].
  • the first conductivity type is a p-type, The diode according to any one of [A01] to [A07], wherein the second conductivity type is an n-type.
  • the first structure is made of silicon-germanium, The diode according to any one of [A01] to [A08], wherein the second structure is made of silicon.
  • the diode according to any one of [A01] to [A09], wherein the impurity concentration of the multilayer structure is 1 ⁇ 10 18 / cm 3 or less.
  • An insulating layer is formed on a side surface of the control electrode portion facing the first connection portion and a side surface of the control electrode portion facing the second connection portion.
  • [A01] to [A11] Item 2. The diode according to item 1.
  • [A13] The diode according to any one of [A01] to [A12], wherein the control electrode portion is made of TiN, TaN, Al, TiAl or W.
  • Second Embodiment >> Laminated structure, A first connection portion provided at one end of the laminated structure in the length direction, and A second connection portion provided at the other end in the length direction of the multilayer structure;
  • the laminated structure has a first structure having a nanowire structure or a nanosheet structure, and a second structure having a nanowire structure or a nanosheet structure made of a material different from a material forming the first structure.
  • the first connection portion has a first conductivity type
  • the second connection portion has a second conductivity type different from the first conductivity type
  • a first portion of the multilayer structure contacting the first connection portion has a first conductivity type
  • a second portion of the stacked structure contacting the second connection portion is a diode having the second conductivity type.
  • [C02] The length of the upper surface of the first structure or the second structure L T, the length of the lower surface of the first structure or the second structure L B, thickness of the first structure or the second structure When the length of the central part in the vertical direction is L C , L T > L C and L B > L C
  • the diode according to [C01] satisfying the following.
  • 11A, 11B, 11C, 11D, 11E, 11F, 12 Diode, 20, 25: Stacked structure, 21, 21A, 21B, 26, 26B: First structure, 22, 22A, 22B , 27, 27A, 27B ... second structure, 23 ... control electrode part, 24 ... insulating layer (sidewall), 25A ... first part of laminated structure, 25B ... 2nd part of laminated structure, 31 ... 1st connection part, 32 ... 2nd connection part, 41, 42 ... Field-effect transistor, 50A, 50B ... Channel structure part, 51, 51A , 51B, 52, 52A, 52B ... channel portion, 53 ... gate electrode, 54 ... gate side wall, 55 ...
  • gate insulating film 61, 62 ... source / drain region, 70 ... ..Substrate, 71... It takes n + layer, 72 ... SOI substrate, 73 a silicon layer in ... SOI substrate, n + silicon layer at 74 ... SOI substrate, 81 ... first semiconductor layer, 82 ... second semiconductor Layer, 83: third semiconductor layer, 84: fourth semiconductor layer, 91, 92: resist for etching

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Abstract

本開示のダイオード１１Ａは、積層構造体２０、積層構造体の長さ方向の端部に設けられた第１接続部３１及び第２接続部３２を備えており、積層構造体２０は、ナノワイヤー構造又はナノシート構造を有する第１構造体２１及び第２構造体２２が、厚さ方向に、交互に積層されて成り、第１接続部３１は第１導電型を有し、第２接続部３２は第２導電型を有し、少なくとも積層構造体２０の頂部から側面に亙り、第１接続部３１及び第２接続部３２と離間して形成された制御電極部２３を更に備えており、第１接続部３１と制御電極部２３、又は、第２接続部３２と制御電極部２３とは、電気的に接続されている。

Description

ダイオード
　本開示は、ダイオードに関する。
　先端ＣＭＯＳ技術においては、小面積、低消費電力化を目的としたデバイスの微細化が進み、ゲート絶縁膜の薄膜化やチャネル長が縮小されている。ところで、チャネル長を縮小した場合、ソース領域とドレイン領域との間に生じる電位差が、ゲート電極によって印加される電圧よりもトランジスタ動作に大きな影響を及ぼし、短チャネル特性の低下といった問題が生じる。そこで、このようなドレイン領域によるチャネル部の電位低下というＤＩＢＬ（Drain Induced Barrier Lowering）対策のために、ゲート電極からの電圧をチャネル部に効果的に印加し得る構造が検討されている。従来のトランジスタでは、チャネル部の上方にゲート電極が形成されており、ゲート電圧がチャネル部の上方だけから印加される。これに対して、チャネル部の上部、側面及び下部を囲むようにゲート絶縁膜を介してゲート電極を形成するＧＡＡ（Gate All Around）構造の検討が進められている。ＧＡＡ構造によってチャネル部を空乏化させることで、ＤＩＢＬの影響、短チャネル特性低下を抑制することができる。ＧＡＡ構造を有するトランジスタにおいては、ナノワイヤー構造又はナノシート構造を有するチャネル部が、複数、垂直方向に並置して設けられており、複数のチャネル部の外周部が、ゲート絶縁膜を介してゲート電極で埋め込まれている。
　半導体装置には、回路機能を実現するための各要素として、増幅・整流機能を有する能動素子であるトランジスタ（電界効果トランジスタ）やダイオードが備えられている。そして、例えば、非特許文献１、"ESD Diodes in a Bulk Si Gate-All-Around Vertically Stacked Horizontal Nanowire Technology", S.-H. Chen, et al, International Electron Device Meeting Technical Digest, Year: 2016, pp.890 には、ＧＡＡ構造に類似した構造（以下、便宜上、『ＧＡＡ類似構造』と呼ぶ）を有するダイオードが提案されている。このＧＡＡ類似構造を有するダイオードにおいて、電流経路は、複数のナノワイヤー構造から構成され、ナノワイヤー構造の外周部に制御電極部が設けられている。
"ESD Diodes in a Bulk Si Gate-All-Around Vertically Stacked Horizontal Nanowire Technology", S.-H. Chen, et al, International Electron Device Meeting Technical Digest, Year: 2016, p.890
　ＧＡＡ構造を有する電界効果トランジスタは、短チャネル特性を確保しつつ、低電圧動作が可能である。一方、ＧＡＡ類似構造を有するダイオードにあっては、ダイオードに求められる電流特性が犠牲となる。即ち、ＧＡＡ構造を有する電界効果トランジスタにあっては、チャネル部を完全空乏化するために、チャネル部の厚さを１０ｎｍ以下まで薄くする。このようなＧＡＡ構造をダイオードに適用すると、ダイオードにおける電流経路が１０ｎｍ以下に制約される。半導体基板に作り込まれた従来のダイオード（『従来構造のダイオード』と呼ぶ）にあっては、半導体基板の深さ１００ｎｍ程度までを電流経路とすることが可能である。従って、ＧＡＡ類似構造を有するダイオードにあっては、電流経路の断面積が従来構造のダイオードの１／１０程度となってしまうが故に、ＧＡＡ類似構造を有するダイオードに流せる電流が減少してしまう。また、ＧＡＡ構造を有する電界効果トランジスタと従来構造のダイオードとを別々の工程で製造すると、製造工程数が増え、製造コストが増加してしまう。
　従って、本開示の目的は、流せる電流の減少を出来る限り抑制することができ、しかも、電界効果トランジスタの製造工程との親和性が高いダイオードを提供することにある。
　上記の目的を達成するための本開示の第１の態様～第２の態様に係るダイオードは、
　積層構造体、
　積層構造体の長さ方向の一端に設けられた第１接続部、及び、
　積層構造体の長さ方向の他端に設けられた第２接続部、
を備えており、
　積層構造体は、ナノワイヤー構造又はナノシート構造を有する第１構造体、及び、第１構造体を構成する材料とは異なる材料から構成されたナノワイヤー構造又はナノシート構造を有する第２構造体が、厚さ方向に、交互に積層されて成り、
　第１接続部は、第１導電型を有し、
　第２接続部は、第１導電型とは異なる第２導電型を有する。
　そして、本開示の第１の態様に係るダイオードは、少なくとも積層構造体の頂部から側面に亙り、第１接続部及び第２接続部と離間して形成された制御電極部を更に備えており、第１接続部と制御電極部、又は、第２接続部と制御電極部とは、電気的に接続されている。また、本開示の第２の態様に係るダイオードにおいて、第１接続部に接する積層構造体の第１の部分は第１導電型を有し、第２接続部に接する積層構造体の第２の部分は第２導電型を有する。
図１Ａ及び図１Ｂは、それぞれ、図２Ａの矢印Ａ－Ａ及び矢印Ｂ－Ｂに沿った実施例１のダイオードの模式的な一部断面図である。 図２Ａ及び図２Ｂは、それぞれ、実施例１のダイオードの積層構造体、第１接続部及び第２接続部の模式的な配置図、及び、制御電極部、絶縁層、第１接続部及び第２接続部の模式的な配置図である。 図３Ａ及び図３Ｂは、それぞれ、図２Ａの矢印Ｃ－Ｃ及び矢印Ｄ－Ｄに沿った実施例１のダイオードの模式的な一部断面図である。 図４Ａ及び図４Ｂは、それぞれ、実施例１における電界効果トランジスタのチャネル部及びソース／ドレイン領域の模式的な配置図、及び、ゲート電極、ゲートサイドウオール及びソース／ドレイン領域の模式的な配置図である。 図５Ａ及び図５Ｂは、それぞれ、図４Ａの矢印Ａ－Ａに沿ったｐチャネル型の電界効果トランジスタの模式的な一部断面図、及び、図４Ｂの矢印Ｂ－Ｂに沿ったｐチャネル型の電界効果トランジスタの模式的な一部断面図である。 図６Ａ及び図６Ｂは、それぞれ、図４Ａの矢印Ｃ－Ｃに沿ったｐチャネル型の電界効果トランジスタの模式的な一部断面図、及び、図４Ｂの矢印Ｄ－Ｄに沿ったｐチャネル型の電界効果トランジスタの模式的な一部断面図である。 図７Ａ及び図７Ｂは、それぞれ、図４Ａの矢印Ａ－Ａに沿ったｎチャネル型の電界効果トランジスタの模式的な一部断面図、及び、図４Ｂの矢印Ｂ－Ｂに沿ったｎチャネル型の電界効果トランジスタの模式的な一部断面図である。 図８Ａ及び図８Ｂは、それぞれ、図４Ａの矢印Ｃ－Ｃに沿ったｎチャネル型の電界効果トランジスタの模式的な一部断面図、及び、図４Ｂの矢印Ｄ－Ｄに沿ったｎチャネル型の電界効果トランジスタの模式的な一部断面図である。 図９Ａ及び図９Ｂは、それぞれ、実施例１のダイオードの変形例１の、図２Ａの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図、及び、実施例１のダイオードの変形例２の、図２Ａの矢印Ａ－Ａに沿ったと同様の模式的な一部断面図である。 図１０Ａ及び図１０Ｂは、それぞれ、実施例１のダイオードの変形例３の、図２Ａの矢印Ａ－Ａに沿ったと同様の模式的な一部断面図、及び、実施例１のダイオードの変形例４の、図２Ａの矢印Ａ－Ａに沿ったと同様の模式的な一部断面図である。 図１１Ａ及び図１１Ｂは、それぞれ、実施例１のダイオードの変形例５の、図２Ａの矢印Ａ－Ａに沿ったと同様の模式的な一部断面図、及び、図２Ａの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図である。 図１２Ａ及び図１２Ｂは、それぞれ、実施例１のダイオードの変形例５の、図２Ａの矢印Ｃ－Ｃ及び矢印Ｄ－Ｄに沿ったと同様の模式的な一部断面図である。 図１３Ａ及び図１３Ｂは、それぞれ、実施例２のダイオードの、図２Ａの矢印Ｃ－Ｃ及び図２Ｂの矢印Ｄ－Ｄに沿ったと同様の模式的な一部断面図である。 図１４は、実施例１のダイオードの変形例５の、図２Ａの矢印Ｃ－Ｃに沿ったと同様の模式的な一部断面図である。 図１５は、実施例１のダイオードの動作機構を説明するための図である。 図１６は、非特許文献１において提案されたダイオードの動作機構を説明するための図である。 図１７Ａ、図１７Ｂ、図１７Ｃ及び図１７Ｄは、実施例１のダイオードに類似した構造を有するダイオード、及び、このダイオードの積層構造体内におけるポテンシャル分布、電界強度分布及び電流密度分布をシミュレーションした結果を示す図である。 図１８は、図１７Ａに示した実施例１のダイオードに類似した構造を有するダイオード、積層構造体を２層のシリコン層で置き換えたダイオード、及び、２層のシリコン－ゲルマニウム層で置き換えたダイオードにおいてパルス電圧を印加したときに流れるパルス電流をシミュレーションした結果を示す図である。 図１９の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）、（Ｇ）、（Ｈ）及び（Ｊ）は、図１７Ａに示した実施例１のダイオードに類似した構造を有するダイオード、積層構造体を２層のシリコン層で置き換えたダイオード、及び、２層のシリコン－ゲルマニウム層で置き換えたダイオードの積層構造体内におけるポテンシャル分布、電界強度分布及び電流密度分布をシミュレーションした結果を示す図である。 図２０Ａ、図２０Ｂ及び図２０Ｃは、実施例１のダイオード及び電界効果トランジスタの製造方法の概要を説明するための基体等の模式的な一部断面図である。 図２１Ａ、図２１Ｂ及び図２１Ｃは、実施例１のダイオード及び電界効果トランジスタの製造方法の概要を説明するための基体等の模式的な一部断面図である。 図２２Ａ、図２２Ｂ及び図２２Ｃは、実施例１のダイオード及び電界効果トランジスタの製造方法の概要を説明するための基体等の模式的な一部断面図である。 図２３Ａ、図２３Ｂ及び図２３Ｃは、実施例１のダイオード及び電界効果トランジスタの製造方法の概要を説明するための基体等の模式的な一部断面図である。 図２４Ａ、図２４Ｂ及び図２４Ｃは、実施例１のダイオード及び電界効果トランジスタの製造方法の概要を説明するための基体等の模式的な一部断面図である。 図２５Ａ、図２５Ｂ及び図２５Ｃは、実施例１のダイオード及び電界効果トランジスタの製造方法の概要を説明するための基体等の模式的な一部断面図である。
　以下、図面を参照して、実施例に基づき本開示を説明するが、本開示は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本開示の第１の態様～第２の態様に係るダイオード、全般に関する説明
２．実施例１（本開示の第１の態様に係るダイオード）
３．実施例２（本開示の第２の態様に係るダイオード）
４．その他
〈本開示の第１の態様～第２の態様に係るダイオード、全般に関する説明〉
　本開示の第１の態様～第２の態様に係るダイオードにおいて、積層構造体は基体の上に設けられている構成とすることができる。このような構成にあっては、積層構造体の底面は基体と接しているので、制御電極部は積層構造体の底面に形成されていない。
　あるいは又、本開示の第１の態様～第２の態様に係るダイオードにおいて、制御電極部は、更に、積層構造体の底面に亙り形成されている構成とすることができ、この場合、積層構造体は基体の上方に設けられている構成とすることができる。このような構成にあっては、積層構造体の底面は基体と接しておらず、制御電極部の底面は基体と接しており、あるいは又、制御電極部の底面は基体の上方に位置し、制御電極部の底面と基体の頂面との間には隙間が存在する。
　更には、本開示の第１の態様～第２の態様に係るダイオードにおける以上に説明した各種の好ましい構成において、基体はシリコン半導体基板又はＳＯＩ（Si On Insulator）基板から成り、あるいは又、ＧＯＩ（Ge On Insulator）基板、ＳＧＯＩ（SiGe On Insulator）基板から成る構成とすることができる。
　更には、本開示の第１の態様～第２の態様に係るダイオードにおける以上に説明した各種の好ましい構成において、第１接続部及び第２接続部は基体上に設けられている構成とすることができる。
　更には、本開示の第１の態様に係るダイオードにおける以上に説明した各種の好ましい構成において、ダイオードが設けられている基体の領域は第２導電型を有し、第１接続部と制御電極部とは電気的に接続されている構成とすることができる。
　更には、以上に説明した各種の好ましい構成を含む本開示の第１の態様～第２の態様に係るダイオードにおいて、第１導電型はｐ型であり、第２導電型はｎ型である形態とすることができる。
　更には、以上に説明した好ましい形態、構成を含む本開示の第１の態様～第２の態様に係るダイオードにおいて、第１構造体はシリコン－ゲルマニウム（Ｓｉ－Ｇｅ）から成り、第２構造体はシリコン（Ｓｉ）から成る形態とすることができる。あるいは又、第１構造体はゲルマニウム（Ｇｅ）又はＩｎＧａＡｓから成り、第２構造体はシリコン（Ｓｉ）から成る形態とすることができる。
　第１接続部は、例えば、第１構造体を構成する材料から構成すればよいし、第２接続部は、例えば、第２構造体を構成する材料から構成すればよい。
　更には、以上に説明した好ましい形態、構成を含む本開示の第１の態様に係るダイオードにおいて、積層構造体は真性半導体領域（イントリンシック領域）を有する形態とすることができ、あるいは又、積層構造体の不純物濃度は１×１０18／ｃｍ3以下である形態とすることができる。
　更には、以上に説明した好ましい形態、構成を含む本開示の第１の態様に係るダイオードにおいて、第１接続部と対向する制御電極部の側面、及び、第２接続部と対向する制御電極部の側面には、絶縁層（サイドウオール）が形成されている形態とすることができる。
　更には、以上に説明した好ましい形態、構成を含む本開示の第１の態様に係るダイオードにおいて、制御電極部は、ＴｉＮ、ＴａＮ、Ａｌ、ＴｉＡｌ又はＷから成る形態とすることができる。
　また、以上に説明した好ましい形態を含む本開示の第２の態様に係るダイオードにおいて、積層構造体の第１の部分と積層構造体の第２の部分とは接している形態とすることができる。
　以上に説明した好ましい形態、構成を含む本開示の第１の態様～第２の態様に係るダイオードにおいて、積層構造体の数は、１あるいは２以上の複数とすることができる。また、第１構造体の数は、１あるいは２以上の複数とすることができるし、第２構造体の数も、１あるいは２以上の複数とすることができる。第１構造体と第２構造体の数は、同じであってもよいし、異なっていてもよい。積層構造体の最下層は、第１構造体によって構成されていてもよいし、第２構造体によって構成されていてもよい。本開示の第１の態様に係るダイオードにおいて、積層構造体の数を２以上の複数とする場合、これらの積層構造体全体に対して１つの制御電極部を設けてもよいし、これらの積層構造体のそれぞれに１つの制御電極部を設けてもよい。
　半導体装置は、本開示の第１の態様～第２の態様に係るダイオード、及び、ＧＡＡ構造を有する電界効果トランジスタを備えている形態とすることができる。ここで、電界効果トランジスタは、ナノワイヤー構造又はナノシート構造を有する複数のチャネル部、各チャネル部を取り囲むゲート絶縁膜、及び、各ゲート絶縁膜の少なくとも一部を取り囲むゲート電極を備えたチャネル構造部を有する。チャネル部は、チャネル構造部の厚さ方向において、少なくとも２つ、並置されており、且つ、最下層のチャネル部は基体の上あるいは基体の上方に形成されている。即ち、複数のチャネル部は、チャネル構造部の厚さ方向において、相互に離間して配置されており、チャネル部とチャネル部との間は、ゲート絶縁膜及びゲート電極で埋め込まれている。電界効果トランジスタのチャネル構造部の積層方向におけるチャネル部の数は２以上であればよいし、チャネル構造部の厚さ方向と直交する方向（チャネル構造部の幅方向）におけるチャネル部の数は１あるいは２以上であればよい。チャネル部の高さの合計は、チャネル部を構成するナノワイヤー構造あるいはナノシート構造を構成する材料（例えば、ＳｉやＳｉ－Ｇｅ、Ｇｅ、ＩｎＧａＡｓ）の直径あるいは厚さの合計である。
　電界効果トランジスタを構成する最下層のチャネル部の少なくとも一部分はゲート電極で取り囲まれており、それ以外のチャネル部はゲート電極で取り囲まれている形態とすることができる。即ち、電界効果トランジスタにおいて、チャネル部とチャネル部との間には、下方に位置するチャネル部を取り囲むゲート絶縁膜（即ち、チャネル部の外周部に形成されたゲート絶縁膜）、及び、上方に位置するチャネル部を囲むゲート絶縁膜（即ち、チャネル部の外周部に形成されたゲート絶縁膜）が形成されており、更には、これらのゲート絶縁膜の間にゲート電極が形成されている。
　ｎチャネル型の電界効果トランジスタのチャネル部は、シリコン（Ｓｉ）から成り、ｐチャネル型の電界効果トランジスタのチャネル部は、シリコン－ゲルマニウム（Ｓｉ－Ｇｅ）、ゲルマニウム（Ｇｅ）又はＩｎＧａＡｓから成る形態とすることができる。但し、これに限定するものではなく、
［ａ］ｎチャネル型の電界効果トランジスタのチャネル部は、シリコン－ゲルマニウム（Ｓｉ－Ｇｅ）から成り、ｐチャネル型の電界効果トランジスタのチャネル部は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）又はＩｎＧａＡｓから成る形態とすることができるし、
［ｂ］ｎチャネル型の電界効果トランジスタのチャネル部は、ゲルマニウム（Ｇｅ）から成り、ｐチャネル型の電界効果トランジスタのチャネル部は、シリコン（Ｓｉ）、シリコン－ゲルマニウム（Ｓｉ－Ｇｅ）又はＩｎＧａＡｓから成る形態とすることができるし、
［ｃ］ｎチャネル型の電界効果トランジスタのチャネル部は、ＩｎＧａＡｓから成り、ｐチャネル型の電界効果トランジスタのチャネル部は、シリコン（Ｓｉ）、シリコン－ゲルマニウム（Ｓｉ－Ｇｅ）又はゲルマニウム（Ｇｅ）から成る形態とすることができる。
　電界効果トランジスタがｎチャネル型であるかｐチャネル型であるかは、例えば、ゲート電極を構成する材料の仕事関数の値によって決定される。具体的には、チャネル部をＳｉから構成する場合、電界効果トランジスタをｎチャネル型とするためには、ゲート電極を構成する材料としてＴｉＮ、ＴａＮ、Ａｌ、ＴｉＡｌ、Ｗを挙げることができる。一方、チャネル部をＳｉ－Ｇｅから構成する場合、電界効果トランジスタをｐチャネル型とするためには、ゲート電極を構成する材料としてＴｉＮ、Ｗを挙げることができる。
　電界効果トランジスタのゲート電極に印加される電圧は、例えば、０．５ボルト乃至０．８ボルトである形態とすることができるが、これに限定するものではない。
　絶縁層やゲート絶縁膜を構成する材料として、ＳｉＯＮ、ＳｉＯ2を挙げることができるし、高誘電率材料（所謂Ｈｉｇｈ－ｋ材料）、例えば、ＨｆＯ2、ＨｆＡｌＯＮ、Ｙ2Ｏ3を挙げることができる。
　積層構造体を構成するナノワイヤー構造にあっては、直径が、例えば、５ｎｍ乃至１０ｎｍの、例えばＳｉやＳｉ－Ｇｅ等から成るナノワイヤー構造の両端が、第１接続部及び第２接続部に接している。積層構造体を構成するナノシート構造にあっては、幅×厚さが、例えば、（１０ｎｍ乃至５０ｎｍ）×（５ｎｍ乃至１０ｎｍ）の、例えばＳｉやＳｉ－Ｇｅ等から成る断面形状が略矩形の材料の両端が、第１接続部及び第２接続部に接している。電界効果トランジスタのチャネル部を構成するナノワイヤー構造にあっては、直径が、例えば、５ｎｍ乃至１０ｎｍの、例えばＳｉやＳｉ－Ｇｅ等から成るナノワイヤー構造の両端が、電界効果トランジスタを構成するソース／ドレイン領域によって支持されている。電界効果トランジスタのチャネル部を構成するナノシート構造にあっては、幅×厚さが、例えば、（１０ｎｍ乃至５０ｎｍ）×（５ｎｍ乃至１０ｎｍ）の、例えばＳｉやＳｉ－Ｇｅ等から成る断面形状が略矩形の材料の両端が、電界効果トランジスタを構成するソース／ドレイン領域によって支持されている。ナノワイヤー構造となるか、ナノシート構造となるかは、これらを構成する材料の厚さ、幅に依存する。
　前述したとおり、基体としてシリコン半導体基板やＳＯＩ基板、ＧＯＩ基板、ＳＧＯＩ基板を挙げることができる。積層構造体やチャネル部は、結晶性を有することが好ましいが、多結晶から構成されていてもよいし、場合によっては非晶質から構成されていてもよい。積層構造体やチャネル部の形成方法として、エピタキシャルＣＶＤ法、プラズマＣＶＤ法、原子層堆積法（ＡＬＤ法）を挙げることができる。
　ダイオード及び電界効果トランジスタをどのように配置するかは、要求される半導体回路の仕様に依存するので、一概に規定することはできない。例えば、ロジック回路やＳＲＡＭ回路、ＣＭＯＳ回路等のデジタル回路をダイオードや電界効果トランジスタから構成することができるし、撮像装置の制御を行うロジック回路や撮像装置を構成する撮像素子（受光素子）の駆動回路をダイオードや電界効果トランジスタから構成することができるし、ＣＰＵやＧＰＵ等をダイオードや電界効果トランジスタから構成することもできるが、これらに限定するものではない。
　実施例１は、本開示の第１の態様に係るダイオードに関する。実施例１のダイオードの積層構造体、第１接続部及び第２接続部の模式的な配置図を図２Ａに示し、制御電極部、絶縁層、第１接続部及び第２接続部の模式的な配置図を図２Ｂに示し、図２Ａの矢印Ａ－Ａに沿った実施例１のダイオードの模式的な一部断面図を図１Ａに示し、図２Ａの矢印Ｂ－Ｂに沿った模式的な一部断面図を図１Ｂに示し、図２Ａの矢印Ｃ－Ｃに沿った模式的な一部断面図を図３Ａに示し、図２Ｂの矢印Ｄ－Ｄに沿った模式的な一部断面図を図３Ｂに示す。また、実施例１における電界効果トランジスタのチャネル部及びソース／ドレイン領域の模式的な配置図を図４Ａに示し、ゲート電極、ゲートサイドウオール及びソース／ドレイン領域の模式的な配置図を図４Ｂに示し、図４Ａの矢印Ａ－Ａに沿ったｐチャネル型及びｎチャネル型の電界効果トランジスタの模式的な一部断面図を図５Ａ及び図７Ａに示し、図４Ｂの矢印Ｂ－Ｂに沿ったｐチャネル型及びｎチャネル型の電界効果トランジスタの模式的な一部断面図を図５Ｂ及び図７Ｂに示し、図４Ａの矢印Ｃ－Ｃに沿ったｐチャネル型及びｎチャネル型の電界効果トランジスタ模式的な一部断面図を図６Ａ及び図８Ａに示し、図４Ｂの矢印Ｄ－Ｄに沿ったｐチャネル型及びｎチャネル型の電界効果トランジスタ模式的な一部断面図を図６Ｂ及び図８Ｂに示す。
　実施例１あるいは後述する実施例２のダイオードは、
　積層構造体２０，２５、
　積層構造体２０，２５の長さ方向の一端に設けられた第１接続部３１、及び、
　積層構造体２０，２５の長さ方向の他端に設けられた第２接続部３２、
を備えており、
　積層構造体２０，２５は、ナノワイヤー構造又はナノシート構造（具体的には、例えば、ナノワイヤー構造）を有する第１構造体２１，２６、及び、第１構造体２１，２６を構成する材料とは異なる材料から構成されたナノワイヤー構造又はナノシート構造（具体的には、例えば、ナノワイヤー構造）を有する第２構造体２２，２７が、厚さ方向に、交互に積層されて成り、
　第１接続部３１は第１導電型（具体的には、例えば、ｐ型）を有し、
　第２接続部３２は、第１導電型とは異なる第２導電型（具体的には、例えば、ｎ型）を有する。
　そして、実施例１のダイオードは、少なくとも積層構造体２０の頂部から側面に亙り、第１接続部３１及び第２接続部３２と離間して形成された制御電極部２３を更に備えており、第１接続部３１と制御電極部２３、又は、第２接続部３２と制御電極部２３とは、電気的に接続されている。具体的には、実施例１のダイオード１１Ａは、積層構造体２０の頂部から側面に亙り、第１接続部３１及び第２接続部３２と離間して形成された制御電極部２３を更に備えており、第１接続部３１と制御電極部２３とは電気的に接続されている。即ち、実施例１のダイオードは、所謂ＭＯＳダイオード構造を有する。
　そして、実施例１あるいは後述する実施例２のダイオードにおいて、積層構造体２０，２５は基体７０の上に設けられている。このような構成にあっては、積層構造体２０，２５の底面は基体７０と接している。実施例１のダイオード１１Ａにおいて、制御電極部２３は積層構造体２０の底面に形成されていない。また、実施例１あるいは後述する実施例２のダイオードにおいて、積層構造体２０，２５は、具体的には、２つの第１構造体２１Ａ，２１Ｂ，２６Ａ，２６Ｂ及び２つの第２構造体２２Ａ，２２Ｂ，２７Ａ，２７Ｂが、厚さ方向に、交互に積層されて成り、４層構成であり、各構造体の厚さ（各層の厚さ）及び幅を、例えば、８ｎｍ、８ｎｍとした。そして、積層構造体２０，２５の長さ方向の一端は第１接続部３１と接しており、他端は第２接続部３２と接している。積層構造体２０，２５の最下層は、第１構造体２１Ａ，２６Ａによって構成されていてもよいし、第２構造体２２Ａ，２７Ａによって構成されていてもよいが、図示した例では、第１構造体２１Ａ，２６Ａによって構成されている。
　実施例１あるいは後述する実施例２のダイオードにおいて、基体７０はシリコン半導体基板から成る。また、実施例１あるいは後述する実施例２のダイオードにおいて、第１接続部３１及び第２接続部３２は基体７０上に設けられている。更には、実施例１あるいは後述する実施例２のダイオードにおいて、第１構造体２１及び第１接続部３１はシリコン－ゲルマニウム（Ｓｉ－Ｇｅ）から成り、第２構造体２２及び第２接続部３２はシリコン（Ｓｉ）から成る。また、実施例１のダイオード１１Ａにおいて、第１接続部３１と対向する制御電極部２３の側面、及び、第２接続部３２と対向する制御電極部２３の側面には、例えばＨｆＯ2から成る絶縁層（サイドウオール）２４が形成されているし、制御電極部２３はＴｉＮ、ＴａＮ、Ａｌ、ＴｉＡｌ又はＷから成り、具体的には、例えばＴｉＮから成る。制御電極部２３の長さを、例えば、０．１μｍとし、第１接続部３１と第２接続部３２の間隔を０．１４μｍとした。
　更には、実施例１のダイオード１１Ａにおいて、積層構造体２０は真性半導体領域（イントリンシック領域）を有し、あるいは又、積層構造体２０の不純物濃度は１×１０18／ｃｍ3以下である。具体的には、第１構造体２１及び第２構造体２２は、真性半導体から成り、あるいは又、不純物濃度は１×１０18／ｃｍ3以下である。
　実施例１あるいは後述する実施例２において、半導体装置は、実施例１あるいは実施例２のダイオード、及び、ＧＡＡ構造（ゲート電極がチャネル部の外周部を、切れ目無く、連続した状態で囲んでいる形態）を有する電界効果トランジスタ４２を備えているし、所謂オメガ（Ω）構造（ゲート電極がチャネル部の外周部を囲んでいるが、部分的に不連続な状態で囲んでいる形態）の電界効果トランジスタ４１を備えている。
　ｐチャネル型の電界効果トランジスタ４１は、ナノワイヤー構造又はナノシート構造を有する複数のチャネル部５１（５１Ａ，５１Ｂ）、各チャネル部５１（５１Ａ，５１Ｂ）を取り囲むゲート絶縁膜５５、及び、各ゲート絶縁膜５５の少なくとも一部を取り囲むゲート電極５３を備えたチャネル構造部５０Ａを有する。一方、ｎチャネル型の電界効果トランジスタ４２は、ナノワイヤー構造又はナノシート構造を有する複数のチャネル部５２（５２Ａ，５２Ｂ）、各チャネル部５２（５２Ａ，５２Ｂ）を取り囲むゲート絶縁膜５５、及び、各ゲート絶縁膜５５の少なくとも一部を取り囲むゲート電極５３を備えたチャネル構造部５０Ｂを有する。チャネル部５１，５２は、チャネル構造部５０の厚さ方向において、少なくとも２つ、形成されており、且つ、最下層のチャネル部５１，５２は基体７０の上あるいは基体７０の上方に形成されている。図示した例では、チャネル部５１（５１Ａ，５１Ｂ）は、チャネル構造部５０Ａの厚さ方向において、２つ、形成されており、且つ、最下層のチャネル部５１Ａは基体７０の上に形成されている。最下層のチャネル部５１Ａと基体７０の間にはゲート電極５３は形成されていない（Ω構造）。一方、チャネル部５２（５２Ａ，５２Ｂ）は、チャネル構造部５０Ｂの厚さ方向において、２つ、形成されており、且つ、最下層のチャネル部５２Ａは基体７０の上方に形成されている。最下層のチャネル部５２Ａと基体７０の間にはゲート電極５３が形成されている（ＧＡＡ構造）。複数のチャネル部５１，５２は、チャネル構造部５０Ａ，５０Ｂの厚さ方向において、相互に離間して配置されており、チャネル部５１，５２とチャネル部５１，５２との間は、ゲート絶縁膜５５及びゲート電極５３で埋め込まれている。チャネル部５１，５２の長さ方向の一端は一方のソース／ドレイン領域６１に接しており、他端は他方のソース／ドレイン領域６２に接している。ソース／ドレイン領域６１，６２と対向するゲート電極５３の側面には、例えばＨｆＯ2から成るゲートサイドウオール５４が形成されている。
　上述したとおり、電界効果トランジスタを構成する最下層のチャネル部の少なくとも一部分はゲート電極で取り囲まれており、それ以外のチャネル部はゲート電極で取り囲まれている。図示した例では、電界効果トランジスタ４１を構成する最下層のチャネル部５１Ａの外周部の一部分はゲート電極５３で取り囲まれていない。一方、電界効果トランジスタ４２を構成する最下層のチャネル部５２Ａの外周部の一部はゲート電極５３で取り囲まれている。
　実施例１の電界効果トランジスタ４１のチャネル部５１（５１Ａ，５１Ｂ）はシリコン－ゲルマニウム（Ｓｉ－Ｇｅ）から成り、電界効果トランジスタ４２のチャネル部５２（５２Ａ，５２Ｂ）はシリコン（Ｓｉ）から成る。また、電界効果トランジスタ４１，４２のゲート電極５３を構成する材料を、例えばＴｉＮとし、ゲート絶縁膜５５を、ＳｉＯＮ及びＨｆＯ2の積層構造とする。
　実施例１のダイオード１１Ａの動作機構を説明するための図を図１５に示し、前述した非特許文献１に提案されたＧＡＡ構造を有するダイオードの動作機構を説明するための図を図１６に示す。尚、図１５、図１６の最上段の図は、図１Ａと同様の模式的な断面図である。図１５における「（１）位置」は、第２構造体２２Ｂにおけるポテンシャルの変化を示す図であり、「（２）位置」は、第１構造体２１Ｂにおけるポテンシャルの変化を示す図である。また、「Ｖ＝０」は、第１接続部３１及び制御電極部２３に０ボルトを印加し、第２接続部３２を接地した（０ボルトの印加）したときのポテンシャルを示しており、「Ｖ＞Ｖbi」は、第１接続部３１及び制御電極部２３に基板バイアスＶbi（具体的には、０ボルト）よりも高い電圧（例えば、＋１．０ボルト）を印加し、第２接続部３２を接地した（０ボルトの印加）したときのポテンシャルを示している。
　以下、図２０Ａ、図２０Ｂ、図２０Ｃ、図２１Ａ、図２１Ｂ、図２１Ｃ、図２２Ａ、図２２Ｂ、図２２Ｃ、図２３Ａ、図２３Ｂ、図２３Ｃ、図２４Ａ、図２４Ｂ、図２４Ｃ、図２５Ａ、図２５Ｂ及び図２５Ｃを参照して、実施例１のダイオード及び電界効果トランジスタの製造方法の概要を説明する。尚、図２０Ａ、図２０Ｂ、図２０Ｃ、図２１Ａ、図２１Ｂ、図２１Ｃ、図２２Ａ、図２２Ｂ、図２２Ｃ、図２３Ａ、図２３Ｂ、図２３Ｃ、図２４Ａ、図２４Ｂ及び図２４Ｃは、図２Ａ及び図４Ａの矢印Ｃ－Ｃに沿ったと同様の基体等の模式的な一部断面図であり、図２５Ａ、図２５Ｂ及び図２５Ｃは、図２Ａ及び図４Ａの矢印Ａ－Ａに沿ったと同様の基体等の模式的な一部断面図である。
　　［工程－１００］
　先ず、基体７０の所望の領域の上に、ダイオード及び電界効果トランジスタのための素子分離領域（図示せず）を形成した後、Ｓｉ－Ｇｅから成る第１半導体層８１（第１構造体２１Ａ及びｐチャネル型の電界効果トランジスタ４１のチャネル部５１Ａを構成する半導体層である）、Ｓｉから成る第２半導体層８２（第２構造体２２Ａ及びｎチャネル型の電界効果トランジスタ４２のチャネル部５２Ａを構成する半導体層である）、Ｓｉ－Ｇｅから成る第３半導体層８３（第１構造体２１Ｂ及びｐチャネル型の電界効果トランジスタ４１のチャネル部５１Ｂを構成する半導体層である）、Ｓｉから成る第４半導体層８４（第２構造体２２Ｂ及びｎチャネル型の電界効果トランジスタ４２のチャネル部５２Ｂを構成する半導体層である）を、順次、例えば、エピタキシャルＣＶＤ法に基づき形成する。第１半導体層８１、第２半導体層８２、第３半導体層８３及び第４半導体層８４は、真性半導体から成り、あるいは又、不純物濃度は１×１０18／ｃｍ3以下である。
　　［工程－１１０］
　次に、第１半導体層８１、第２半導体層８２、第３半導体層８３及び第４半導体層８４から成る積層構造体２０及び積層構造体２０’，２０”（チャネル構造部５０Ａ，５０Ｂを形成するための積層構造体）のそれぞれを、周知のリソグラフィ技術及びエッチング技術に基づき、ダイオード１１Ａを形成すべき基体７０の上、及び、電界効果トランジスタを形成すべき基体７０の上に形成する。こうして、図２０Ａ、図２０Ｂ及び図２０Ｃに示す構造を得ることができる。
　　［工程－１２０Ａ］
　その後、積層構造体２０、及び、ｎチャネル型の電界効果トランジスタ４２のチャネル構造部５０Ｂを形成するための積層構造体２０”を適切なマスク層で被覆し、ｐチャネル型の電界効果トランジスタ４１のチャネル構造部５０Ａを形成するための積層構造体２０’を露出した状態とする。そして、所望のレジストパターンを有するエッチング用レジスト９１を形成し（図２１Ａ参照）、第４半導体層８４、第３半導体層８３、第２半導体層８２及び第１半導体層８１をパターニングする。エッチング用レジスト９１の幅に依存して、ナノワイヤー構造が得られ、あるいは又、ナノシート構造が得られる。こうして、図２１Ｂに示す構造を得ることができる。
　　［工程－１２０Ｂ］
　次いで、第１半導体層８１及び第３半導体層８３を構成する材料（Ｓｉ－Ｇｅ）に対してエッチング選択比を有するエッチャントを用いて、Ｓｉから成る第２半導体層８２及び第４半導体層８４を除去する。ナノワイヤー構造から成るチャネル部５２の両端は、積層構造体２０’から成る支持部によって支持されている。その後、エッチング用レジスト９１を除去する。こうして、図２１Ｃに示す構造を得ることができる。
　　［工程－１３０Ａ］
　その後、ｐチャネル型の電界効果トランジスタ４１のチャネル構造部５０Ａの構成要素を適切なマスク層で被覆し、積層構造体２０、及び、ｎチャネル型の電界効果トランジスタ４２のチャネル構造部５０Ｂを形成するための積層構造体２０”を露出した状態とする。そして、所望のレジストパターンを有するエッチング用レジスト９２を形成し（図２２Ａ参照）、第４半導体層８４、第３半導体層８３、第２半導体層８２及び第１半導体層８１をパターニングする。エッチング用レジスト９２の幅に依存して、ナノワイヤー構造が得られ、あるいは又、ナノシート構造が得られる。こうして、図２２Ｂ及び図２３Ｃに示す構造を得ることができる。
　　［工程－１３０Ｂ］
　次いで、第２半導体層８２及び第４半導体層８４を構成する材料（Ｓｉ）に対してエッチング選択比を有するエッチャントを用いて、Ｓｉ－Ｇｅから成る第１半導体層８１及び第３半導体層８３を除去する。ナノワイヤー構造から成るチャネル部５１の両端は、積層構造体２０”から成る支持部によって支持されている。その後、エッチング用レジスト９２を除去する。こうして、図２２Ｃに示す構造を得ることができる。
　　［工程－１４０］
　その後、チャネル部５１，５２にゲート絶縁膜５５を形成する。具体的には、先ず、所望のレジストパターンを有するレジスト層（図示せず）を形成した後、チャネル部５１，５２に熱酸化処理を行うことで、ＳｉＯＮから成るゲート絶縁膜の一部を形成する。熱酸化処理を行うことで、ナノワイヤー構造から成るチャネル部５１，５２の断面形状は円形となる。次いで、ゲート絶縁膜の上に、ＡＬＤ法に基づき、ＨｆＯ2から成るゲート絶縁膜の残部を形成する。こうして、図２３Ａ及び図２３Ｂに示す構造を得ることができる。
　　［工程－１５０］
　次に、ダイオード１１Ａを構成する積層構造体２０の一部に制御電極部２３を、ＣＶＤ法、リソグラフィ技術及びエッチング技術に基づき形成する。併せて、ｐチャネル型の電界効果トランジスタ４１及びｎチャネル型の電界効果トランジスタ４２のゲート電極５３を、ＣＶＤ法、リソグラフィ技術及びエッチング技術に基づき形成する（図２４Ａ、図２４Ｂ及び図２４Ｃ参照）。その後、絶縁層（サイドウオール）２４、ゲートサイドウオール５４を周知の方法で形成する。
　　［工程－１６０］
　次に、第１接続部３１、第２接続部３２、ソース／ドレイン領域６１，６２を形成する。具体的には、チャネル部５１，５２の両端を支持している積層構造体２０’，２０”から成る支持部をリソグラフィ技術及びエッチング技術に基づき除去し、また、積層構造体２０から不要の部分をリソグラフィ技術及びエッチング技術に基づき除去し、基体７０を露出させる。そして、第１接続部３１を形成すべき基体７０の領域以外の領域を、例えば、ＳｉＮから成るマスク層（図示せず）で覆う。そして、選択エピタキシャル成長法に基づき、基体７０上に、ｐ型不純物を含むＳｉ－Ｇｅから成る第１接続部３１を形成した後、マスク層を除去する。次に、第２接続部３２及びソース／ドレイン領域６１，６２を形成すべき基体７０の領域以外の領域を、例えば、ＳｉＮから成る別のマスク層（図示せず）で覆う。そして、選択エピタキシャル成長法に基づき、基体７０上に、ｎ型不純物を含むＳｉから成る第２接続部３２及びソース／ドレイン領域６１，６２を形成した後、マスク層を除去する。こうして、ナノワイヤー構造を有するダイオード１１Ａ及び電界効果トランジスタ４１，４２を得ることができる。そして、更には、全面に層間絶縁層を形成し、第１接続部３１、第２接続部３２、制御電極部２３の上方に位置する層間絶縁層に開口部を形成し、開口部内から層間絶縁層上に亙り、接続孔及び配線、接続部（第１接続部３１と制御電極部２３とを接続する接続部）を形成すればよい。また、ゲート電極５３、ソース／ドレイン領域６１，６２の上方に位置する層間絶縁層に開口部を形成し、開口部内から層間絶縁層上に亙り、接続孔及び配線を形成すればよい。
　図１７Ａに示す実施例１のダイオードに類似した構造を有するダイオード（便宜上、『シミュレーション用のダイオード』と呼ぶ）、及び、このシミュレーション用のダイオードの積層構造体内におけるポテンシャル分布、電界強度分布及び電流密度分布をシミュレーションした結果を、図１７Ｂ、図１７Ｃ及び図１７Ｄに示す。シミュレーション用のダイオードは、Ｓｉ－Ｇｅから成る第１接続部３１、Ｓｉから成る第２接続部３２、Ｓｉ－Ｇｅから成る１つの第１構造体２１及びＳｉｅから成る１つの第２構造体２２の合計２層が積層された積層構造体２０、並びに、積層構造体２０の外周部を取り囲む制御電極部２３から成る。そして、第１接続部３１及び制御電極部２３に＋１．０ボルトを印加し、第２接続部３２を接地した（０ボルトの印加）状態のシミュレーションを行った。図１７Ｂ、図１７Ｃ及び図１７Ｄの結果から、第１構造体２１と第２構造体２２との間において、ポテンシャル分布、電界強度分布及び電流密度分布に相違は認められず、ダイオード動作の確認ができた。
　また、図１７Ａに示したシミュレーション用のダイオード、積層構造体を２層のシリコン層で置き換えたダイオード（便宜上、『比較例１Ａのダイオード』と呼ぶ）、及び、２層のシリコン－ゲルマニウム層で置き換えたダイオード（便宜上、『比較例１Ｂのダイオード』と呼ぶ）においてパルス電圧を印加したときに流れるパルス電流をシミュレーションした結果を図１８に示す。尚、図１８の「Ｂ」にシミュレーション用のダイオードの結果を示し、図１８の「Ａ」に比較例１Ａのダイオードの結果を示し、図１８の（Ｃ）に比較例１Ｂのダイオードの結果を示す。シミュレーション用のダイオードは、比較例１Ａダイオードとほぼ同様の動作特性を有し、比較例１Ｂのダイオードよりも優れた特性を有することが確認できた。
　更には、シミュレーション用のダイオード、比較例１Ａのダイオード及び比較例１Ｂのダイオードの積層構造体内におけるポテンシャル分布、電界強度分布及び電流密度分布をシミュレーションした結果を図１９に示す。
［ポテンシャル分布］
　　シミュレーション用のダイオード　　図１９の（Ｃ）参照
　　比較例１Ａのダイオード　　　　　　図１９の（Ａ）参照
　　比較例１Ｂのダイオード　　　　　　図１９の（Ｂ）参照
［電界強度分布］
　　シミュレーション用のダイオード　　図１９の（Ｆ）参照
　　比較例１Ａのダイオード　　　　　　図１９の（Ｄ）参照
　　比較例１Ｂのダイオード　　　　　　図１９の（Ｅ）参照
［電流密度分布］
　　シミュレーション用のダイオード　　図１９の（Ｊ）参照
　　比較例１Ａのダイオード　　　　　　図１９の（Ｇ）参照
　　比較例１Ｂのダイオード　　　　　　図１９の（Ｈ）参照
　図１９の結果から、シミュレーション用のダイオード、比較例１Ａのダイオード及び比較例１Ｂのダイオードの積層構造体内におけるポテンシャル分布、電界強度分布及び電流密度分布において、積層構造体を構成する上層と下層の間で大きな差異は認められなかった。
　実施例１あるいは後述する実施例２のダイオードにあっては、ナノワイヤー構造又はナノシート構造を有する第１構造体及び第２構造体が厚さ方向に交互に積層されて成る積層構造体を有するので、ダイオードに流せる電流の減少を出来る限り抑制することができる。しかも、例えば、ＧＡＡ構造を有する電界効果トランジスタの製造工程との親和性が高い。即ち、実施例１あるいは後述する実施例２のダイオードは、例えば、ＧＡＡ構造を有する電界効果トランジスタと同じ工程で製造することが可能である。
　しかも、実施例１のダイオードにあっては、制御電極部が設けられているので、ゲート電極から積層構造体に電子が注入される結果、積層構造体において伝導帯及び価電子帯が押し下げられ、積層構造体が真性半導体領域（イントリンシック領域）を有し、あるいは又、積層構造体の不純物濃度が１×１０18／ｃｍ3以下であっても、第１接続部とほぼ同じ電位となり、ダイオードとして電流を流すことができる。
　また、前述した非特許文献１に提案されたＧＡＡ構造を有するダイオードと、実施例１のダイオードとを、以下、比較する。実施例１のダイオードにおける第１構造体２１及び第２構造体２２の幅及び高さをａとする。２つの第１構造体２１及び２つの第２構造体２２から構成された積層構造体２０の断面積、即ち、実施例１のダイオードにおける電流を流せる断面積は４ａ2である。一方、非特許文献１に提案されたダイオードにおいては、幅ａ、高さ４ａの断面領域は２つの構造体で占められる。従って、非特許文献１に提案されたダイオードにおける電流を流せる断面積は２×π×（ａ／２）2＝１．５７ａ2である。即ち、実施例１のダイオードと非特許文献１に提案されたダイオードにおいて、ダイオードの断面積を同じとする場合、非特許文献１に提案されたダイオードと比較して、実施例１のダイオードは、２．５倍（＝４／１．５７）、電流を流すことができるし、ダイオードが流す電流を同じとする場合、非特許文献１に提案されたダイオードと比較して、実施例１のダイオードは、断面積を、１／２．５倍、縮小することが可能になる。
〈実施例１のダイオードの変形例１〉
　実施例１のダイオードの変形例１（ダイオード１１Ｂ）の、図２Ａの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図を図９Ａに示す。この変形例１にあっては、第２接続部３２と制御電極部２３とが電気的に接続されている。
〈実施例１のダイオードの変形例２〉
　実施例１のダイオードの変形例２（ダイオード１１Ｃ）の、図２Ａの矢印Ａ－Ａに沿ったと同様の模式的な一部断面図を図９Ｂに示す。この変形例２にあっては、ダイオード１１Ｃが設けられている基体７０の領域は第２導電型（具体的には、ｎ+）を有し、第１接続部３１と制御電極部２３とは電気的に接続されており、あるいは又、第２接続部３２と制御電極部２３とは電気的に接続されている。より具体的には、ダイオード１１Ｃが設けられた基体７０の上部の領域はｎ+領域７１から構成されており、第１接続部３１及びこのｎ+領域７１によってもダイオードが構成される。そして、このような構造とすることで、電流経路を増やすことができ、ダイオードが流せる電流の増加を図ることができる。
〈実施例１のダイオードの変形例３〉
　実施例１のダイオードの変形例３（ダイオード１１Ｄ）の、図２Ａの矢印Ａ－Ａに沿ったと同様の模式的な一部断面図を図１０Ａに示す。この変形例３にあっては、基体はＳＯＩ基板７２から成る。ダイオード１１Ｄは、ＳＯＩ基板７２を構成するシリコン層７３上に設けられている。
〈実施例１のダイオードの変形例４〉
　実施例１のダイオードの変形例４（ダイオード１１Ｅ）の、図２Ａの矢印Ａ－Ａに沿ったと同様の模式的な一部断面図を図１０Ｂに示す。この変形例４にあっても、ダイオード１１Ｅが設けられている基体７２の部分を構成するシリコン層７４は第２導電型（具体的には、ｎ+）を有し、第１接続部３１と制御電極部２３とは電気的に接続されており、あるいは又、第２接続部３２と制御電極部２３とは電気的に接続されている。より具体的には、基体はＳＯＩ基板７２から成り、ダイオード１１Ｅは、ＳＯＩ基板７２を構成するｎ+シリコン層７４上に設けられている。第１接続部３１及びこのｎ+シリコン層７４によってもダイオードが構成される。そして、このような構造とすることで、電流経路を増やすことができ、ダイオードが流せる電流の増加を図ることができる。
〈実施例１のダイオードの変形例５〉
　実施例１のダイオードの変形例５（ダイオード１１Ｆ）の、図２Ａの矢印Ａ－Ａに沿ったと同様の模式的な一部断面図を図１１Ａに示し、図２Ａの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図を図１１Ｂに示し、図２Ａの矢印Ｃ－Ｃ及び矢印Ｄ－Ｄに沿ったと同様の模式的な一部断面図を図１２Ａ及び図１２Ｂのそれぞれに示す。ダイオード１１Ｆにおいて、制御電極部２３は、積層構造体２０の底面に亙り形成されている。積層構造体２０は基体７０の上方に設けられている。このような構成にあっては、積層構造体２０の底面は基体７０と接しておらず、制御電極部２３の底面は基体７０と接しており、あるいは又、図示するように、制御電極部２３の底面は基体７０の上方に位置し、制御電極部２３の底面と基体７０の頂面との間には隙間が存在する。積層構造体２０の最下層は、第２構造体２２Ａによって構成されており、第１構造体２１の数は１であり、第２構造体２２の数を２としたが、これらに限定するものではない。このような構造は、前述した第１半導体層８１の代わりに犠牲層を形成し、［工程－１３０Ｂ］と同様の工程において、積層構造体２０から犠牲層を除去することで得ることができる。
　実施例２は、本開示の第２の態様に係るダイオードに関する。実施例２のダイオードの、図２Ａの矢印Ｃ－Ｃ及び図２Ｂの矢印Ｄ－Ｄに沿ったと同様の模式的な一部断面図を、図１３Ａ及び図１３Ｂに示す。実施例２のダイオードにあっては、実施例１のダイオードと異なり、制御電極部２３は設けられておらず、第１接続部３１に接する積層構造体２５の第１の部分２５Ａは第１導電型（具体的には、例えばｐ型）を有し、第２接続部３２に接する積層構造体２５の第２の部分２５Ｂは第２導電型（具体的には、例えば、ｎ型）を有する。そして、積層構造体２５の第１の部分２５Ａと積層構造体２５の第２の部分２５Ｂとは接している。第１の部分２５Ａは、ｐ型不純物をイオン注入することによって設けることができるし、第２の部分２５Ｂは、ｎ型不純物をイオン注入することによって設けることができる。
　以上の点を除き、実施例２のダイオードの構成、構造は実施例１のダイオードの構成、構造を同様とすることができるので、詳細な説明は省略する。尚、実施例１の変形例２、変形例３、変形例４、変形例５の構成、構造を、適宜、実施例２のダイオードに適用することができる。
　実施例２のダイオードにあっては、Ｓｉ－Ｇｅから成る第１構造体２６（２６Ｂ）と、Ｓｉから成る第２構造体２７（２７Ａ，２７Ｂ）との仕事関数の値の差は０．１ｅＶ程度であり、ダイオードとして動作するときの第１接続部３１と第２接続部３２との間の電位差（通常、１ボルト以上）では、仕事関数の値の差が吸収され、全体としてダイオード動作が可能である。そして、第１構造体２６と第２構造体２７とが別々にダイオード動作すること無く、一体にダイオード動作するが故に、電流経路を倍とすることができ、ダイオードが流せる電流の増加を図ることができる。
　以上、本開示を好ましい実施例に基づき説明したが、実施例において説明したダイオードや電界効果トランジスタの構成、構造、ダイオードや電界効果トランジスタを構成する材料、ダイオードや電界効果トランジスタの製造方法は例示であり、適宜、変更することができる。ダイオードや電界効果トランジスタの製造方法における工程順序は、所望に応じて、適宜、変更することができる。実施例においては、積層構造体やチャネル部を専らナノワイヤー構造に基づき説明したが、ナノシート構造とすることもできる。基体として、シリコン半導体基板やＳＯＩ基板の代わりに、ＧＯＩ基板やＳＧＯＩ基板を用いることもできる。素子分離領域は、例えば、［工程－１２０Ａ］や［工程－１３０Ａ］において形成することもできる。
　図２Ａの矢印Ａ－Ａに沿ったと同様の模式的な一部断面図を図１４に示すように、積層構造体２０，２５の長さ方向の一端に接した第１接続部３１は、第１構造体２１，２６及び第２構造体２２，２７に対して突起部を有し、積層構造体２０，２５の長さ方向の他端に接した第２接続部３２は、第１構造体２１，２６及び第２構造体２２，２７に対して突起部を有する形態とすることができる。即ち、第１構造体２１，２６あるいは第２構造体２２，２７の上面の長さをＬT、第１構造体２１，２６あるいは第２構造体２２，２７の下面の長さをＬB、第１構造体２１，２６あるいは第２構造体２２，２７の厚さ方向中央部の長さをＬCとしたとき、
ＬT＞ＬC、且つ、ＬB＞ＬC
を満足する。第１構造体２１，２６や第２構造体２２，２７の主面の面方位を、例えば｛１１０｝とすることで、エッチングによって第１構造体２１，２６や第２構造体２２，２７を得るとき、第１構造体２１，２６や第２構造体２２，２７をこのような形状とすることができる。尚、エッチングによって得られる第１構造体２１，２６や第２構造体２２，２７の形状は、第１構造体２１，２６や第２構造体２２，２７の面方位と第１構造体２１，２６や第２構造体２２，２７の延びる方向によって変化する。
　Ｓｉ－Ｇｅ層は、下層のＳｉ層の上に上層のＳｉ－Ｇｅ層を形成し、酸化処理を行うことで、上層のＳｉ－Ｇｅ層をＳｉＯ2とし、下層のＳｉ層をＳｉ－Ｇｅ層とするプロセスによって得ることもできる。
　尚、本開示は、以下のような構成を取ることもできる。
［Ａ０１］《ダイオード：第１の態様》
　積層構造体、
　積層構造体の長さ方向の一端に設けられた第１接続部、及び、
　積層構造体の長さ方向の他端に設けられた第２接続部、
を備えており、
　積層構造体は、ナノワイヤー構造又はナノシート構造を有する第１構造体、及び、第１構造体を構成する材料とは異なる材料から構成されたナノワイヤー構造又はナノシート構造を有する第２構造体が、厚さ方向に、交互に積層されて成り、
　第１接続部は、第１導電型を有し、
　第２接続部は、第１導電型とは異なる第２導電型を有し、
　少なくとも積層構造体の頂部から側面に亙り、第１接続部及び第２接続部と離間して形成された制御電極部を更に備えており、
　第１接続部と制御電極部、又は、第２接続部と制御電極部とは、電気的に接続されているダイオード。
［Ａ０２］積層構造体は、基体の上に設けられている［Ａ０１］に記載のダイオード。
［Ａ０３］制御電極部は、更に、積層構造体の底面に亙り形成されている［Ａ０１］に記載のダイオード。
［Ａ０４］積層構造体は、基体の上方に設けられている［Ａ０３］に記載のダイオード。
［Ａ０５］基体は、シリコン半導体基板又はＳＯＩ基板から成る［Ａ０２］乃至［Ａ０４］のいずれか１項に記載のダイオード。
［Ａ０６］第１接続部及び第２接続部は、基体上に設けられている［Ａ０２］乃至［Ａ０５］のいずれか１項に記載のダイオード。
［Ａ０７］ダイオードが設けられている基体の領域は第２導電型を有し、
　第１接続部と制御電極部とは電気的に接続されており、又は、第２接続部と制御電極部とは電気的に接続されている［Ａ０２］乃至［Ａ０６］のいずれか１項に記載のダイオード。
［Ａ０８］第１導電型はｐ型であり、
　第２導電型はｎ型である［Ａ０１］乃至［Ａ０７］のいずれか１項に記載のダイオード。
［Ａ０９］第１構造体は、シリコン－ゲルマニウムから成り、
　第２構造体は、シリコンから成る［Ａ０１］乃至［Ａ０８］のいずれか１項に記載のダイオード。
［Ａ１０］積層構造体は真性半導体領域を有する［Ａ０１］乃至［Ａ０９］のいずれか１項に記載のダイオード。
［Ａ１１］積層構造体の不純物濃度は１×１０18／ｃｍ3以下である［Ａ０１］乃至［Ａ０９］のいずれか１項に記載のダイオード。
［Ａ１２］第１接続部と対向する制御電極部の側面、及び、第２接続部と対向する制御電極部の側面には、絶縁層が形成されている［Ａ０１］乃至［Ａ１１］のいずれか１項に記載のダイオード。
［Ａ１３］制御電極部は、ＴｉＮ、ＴａＮ、Ａｌ、ＴｉＡｌ又はＷから成る［Ａ０１］乃至［Ａ１２］のいずれか１項に記載のダイオード。
［Ｂ０１］《ダイオード：第２の態様》
　積層構造体、
　積層構造体の長さ方向の一端に設けられた第１接続部、及び、
　積層構造体の長さ方向の他端に設けられた第２接続部、
を備えており、
　積層構造体は、ナノワイヤー構造又はナノシート構造を有する第１構造体、及び、第１構造体を構成する材料とは異なる材料から構成されたナノワイヤー構造又はナノシート構造を有する第２構造体が、厚さ方向に、交互に積層されて成り、
　第１接続部は、第１導電型を有し、
　第２接続部は、第１導電型とは異なる第２導電型を有し、
　第１接続部に接する積層構造体の第１の部分は第１導電型を有し、
　第２接続部に接する積層構造体の第２の部分は第２導電型を有するダイオード。
［Ｂ０２］積層構造体の第１の部分と積層構造体の第２の部分とは接している［Ｂ０１］に記載のダイオード。
［Ｃ０１］積層構造体の長さ方向の一端に接した第１接続部は、第１構造体及び第２構造体に対して突起部を有し、積層構造体の長さ方向の他端に接した第２接続部は、第１構造体及び第２構造体に対して突起部を有する［Ａ０１］乃至［Ｂ０２］のいずれか１項に記載のダイオード。
［Ｃ０２］第１構造体あるいは第２構造体の上面の長さをＬT、第１構造体あるいは第２構造体の下面の長さをＬB、第１構造体あるいは第２構造体の厚さ方向中央部の長さをＬCとしたとき、
ＬT＞ＬC、且つ、ＬB＞ＬC
を満足する［Ｃ０１］に記載のダイオード。
１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１Ｆ，１２・・・ダイオード、２０，２５・・・積層構造体、２１，２１Ａ，２１Ｂ，２６，２６Ｂ・・・第１構造体、２２，２２Ａ，２２Ｂ，２７，２７Ａ，２７Ｂ・・・第２構造体、２３・・・制御電極部、２４・・・絶縁層（サイドウオール）、２５Ａ・・・積層構造体の第１の部分、２５Ｂ・・・積層構造体の第２の部分、３１・・・第１接続部、３２・・・第２接続部、４１，４２・・・電界効果トランジスタ、５０Ａ，５０Ｂ・・・チャネル構造部、５１，５１Ａ，５１Ｂ，５２，５２Ａ，５２Ｂ・・・チャネル部、５３・・・ゲート電極、５４・・・ゲートサイドウオール、５５・・・ゲート絶縁膜、６１，６２・・・ソース／ドレイン領域、７０・・・基体、７１・・・基体におけるｎ+層、７２・・・ＳＯＩ基板、７３・・・ＳＯＩ基板におけるシリコン層、７４・・・ＳＯＩ基板におけるｎ+シリコン層、８１・・・第１半導体層、８２・・・第２半導体層、８３・・・第３半導体層、８４・・・第４半導体層、９１，９２・・・エッチング用レジスト

Claims (15)

  1. 　積層構造体、
    　積層構造体の長さ方向の一端に設けられた第１接続部、及び、
    　積層構造体の長さ方向の他端に設けられた第２接続部、
    を備えており、
    　積層構造体は、ナノワイヤー構造又はナノシート構造を有する第１構造体、及び、第１構造体を構成する材料とは異なる材料から構成されたナノワイヤー構造又はナノシート構造を有する第２構造体が、厚さ方向に、交互に積層されて成り、
    　第１接続部は、第１導電型を有し、
    　第２接続部は、第１導電型とは異なる第２導電型を有し、
    　少なくとも積層構造体の頂部から側面に亙り、第１接続部及び第２接続部と離間して形成された制御電極部を更に備えており、
    　第１接続部と制御電極部、又は、第２接続部と制御電極部とは、電気的に接続されているダイオード。
  2. 　積層構造体は、基体の上に設けられている請求項１に記載のダイオード。
  3. 　制御電極部は、更に、積層構造体の底面に亙り形成されている請求項１に記載のダイオード。
  4. 　積層構造体は、基体の上方に設けられている請求項３に記載のダイオード。
  5. 　基体は、シリコン半導体基板又はＳＯＩ基板から成る請求項２又は請求項３に記載のダイオード。
  6. 　第１接続部及び第２接続部は、基体上に設けられている請求項２又は請求項３に記載のダイオード。
  7. 　ダイオードが設けられている基体の領域は第２導電型を有し、
    　第１接続部と制御電極部とは電気的に接続されている請求項２又は請求項３に記載のダイオード。
  8. 　第１導電型はｐ型であり、
    　第２導電型はｎ型である請求項１に記載のダイオード。
  9. 　第１構造体は、シリコン－ゲルマニウムから成り、
    　第２構造体は、シリコンから成る請求項１に記載のダイオード。
  10. 　積層構造体は真性半導体領域を有する請求項１に記載のダイオード。
  11. 　積層構造体の不純物濃度は１×１０18／ｃｍ3以下である請求項１に記載のダイオード。
  12. 　第１接続部と対向する制御電極部の側面、及び、第２接続部と対向する制御電極部の側面には、絶縁層が形成されている請求項１に記載のダイオード。
  13. 　制御電極部は、ＴｉＮ、ＴａＮ、Ａｌ、ＴｉＡｌ又はＷから成る請求項１に記載のダイオード。
  14. 　積層構造体、
    　積層構造体の長さ方向の一端に設けられた第１接続部、及び、
    　積層構造体の長さ方向の他端に設けられた第２接続部、
    を備えており、
    　積層構造体は、ナノワイヤー構造又はナノシート構造を有する第１構造体、及び、第１構造体を構成する材料とは異なる材料から構成されたナノワイヤー構造又はナノシート構造を有する第２構造体が、厚さ方向に、交互に積層されて成り、
    　第１接続部は、第１導電型を有し、
    　第２接続部は、第１導電型とは異なる第２導電型を有し、
    　第１接続部に接する積層構造体の第１の部分は第１導電型を有し、
    　第２接続部に接する積層構造体の第２の部分は第２導電型を有するダイオード。
  15. 　積層構造体の第１の部分と積層構造体の第２の部分とは接している請求項１４に記載のダイオード。
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