WO2020004422A1 - 画像形成装置 - Google Patents

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    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/435—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material
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    • G03G15/00—Apparatus for electrographic processes using a charge pattern
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    • G03G15/04—Apparatus for electrographic processes using a charge pattern for exposing, i.e. imagewise exposure by optically projecting the original image on a photoconductive recording material
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details

Definitions

  • the present invention relates to an electrophotographic image forming apparatus.
  • a method of exposing a photosensitive drum using an exposure head using an LED (Light Emitting Diode) or an organic EL (Organic Electro Luminescence) to form a latent image is generally used.
  • the exposure head includes a light emitting element array arranged in the longitudinal direction of the photosensitive drum, and a rod lens array for forming an image of light from the light emitting element array on the photosensitive drum.
  • an LED or an organic EL has a surface emission shape in which a light irradiation direction from a light emission surface is the same as that of a rod lens array.
  • the length of the light emitting element row is determined according to the image area width on the photosensitive drum, and the interval between the light emitting elements is determined according to the resolution of the printer. For example, in the case of a 1200 dpi printer, the interval between pixels is 21.16 ⁇ m, which is an interval corresponding to resolution, and therefore, the interval between light emitting elements is also an interval corresponding to 21.16 ⁇ m. Since a printer using such an exposure head uses a smaller number of parts than a laser scanning printer that scans a photosensitive drum with a laser beam deflected by a rotating polygon mirror, the apparatus is downsized. It is easy to reduce the cost. Further, in a printer using an exposure head, the sound generated by the rotation of the rotary polygon mirror is reduced.
  • a shift may occur in the magnification in the sub-scanning direction.
  • a deviation occurs between the rotation speed of the photosensitive drum and the light emission cycle of the exposure head, and a deviation occurs due to thermal contraction of the sheet by nipping and conveying the sheet by a fixing device after forming an image on the sheet. Therefore, in order to correct the magnification in the sub-scanning direction, for example, in Japanese Patent Application Laid-Open No. H10-157, the image data is divided into a plurality of regions in the sub-scanning direction, and the printing rate is calculated for each of the divided regions.
  • the entire correction amount which is a correction amount for correcting the magnification of the image data in the sub-scanning direction based on the calculated printing rate, is distributed to a plurality of regions, and the partial correction amount, which is the correction amount distributed for each region, is calculated.
  • the light emission cycle of the exposure head is changed to satisfy the condition.
  • magnification correction in the sub-scanning direction can be accurately performed on image data including an area with a low printing rate, but sub-scanning can be performed on image data with an overall high printing rate. Performing magnification correction in the direction changes the density of image data. Conversely, if priority is given to suppressing density fluctuation of image data, there is a problem that magnification correction in the sub-scanning direction cannot be performed with high accuracy.
  • the present invention has been made under such circumstances, and has as its object to accurately correct magnification in the sub-scanning direction.
  • an image forming apparatus has the following configuration.
  • a rotatable photoreceptor a plurality of light emitting elements arranged at mutually different positions in an intersecting direction intersecting with the rotation direction of the photoreceptor, and a driving unit for driving the plurality of light emitting elements exposing the photoreceptor
  • an exposure head comprising: an image forming apparatus that forms an image having a resolution corresponding to an arrangement interval of the plurality of light emitting elements in the cross direction, wherein the image data is driven in synchronization with a clock signal.
  • An output unit that outputs the clock signal; a first generation unit that generates the clock signal; a second generation unit that generates a one-line periodic signal corresponding to the resolution of the photoconductor in the rotation direction; Control means for controlling a cycle of the clock signal and a cycle of the periodic signal in accordance with a magnification of an image to be output in the rotation direction of the photoconductor.
  • the magnification in the sub-scanning direction can be accurately corrected.
  • FIG. 1 is a schematic sectional view illustrating a configuration of an image forming apparatus according to first and second embodiments.
  • FIG. 3 is a diagram illustrating a positional relationship between an exposure head and a photosensitive drum according to the first and second embodiments.
  • FIG. 3 is a diagram illustrating a configuration of an exposure head.
  • FIG. 4 is a schematic view of a surface of the drive substrate according to the first and second embodiments on which a surface light emitting element array element group is mounted.
  • FIG. 4 is a schematic view of a surface of the driving substrate opposite to a surface on which the surface light emitting element array element group is mounted.
  • FIG. 2 illustrates a structure of a surface-emitting element array chip.
  • FIG. 3 is a control block diagram of a control board and an exposure head according to the first and second embodiments.
  • FIG. 6 is a diagram illustrating a relationship between the presence or absence of magnification correction and a clock cycle according to the first embodiment.
  • FIG. 3 is a control block diagram of a chip data conversion unit according to the first and second embodiments. 6 is a timing chart illustrating input / output timing of line data in a chip data conversion unit.
  • FIG. 4 is a diagram for describing processing of image data by a chip data conversion unit according to the first and second embodiments.
  • FIG. 3 is a diagram illustrating a circuit of the surface emitting element array chip according to the first and second embodiments.
  • FIG. 4 is a diagram for explaining a distribution state of a gate potential of the shift thyristors of the first and second embodiments.
  • FIG. 4 is a diagram for explaining a distribution state of a gate potential of the shift thyristors of the first and second embodiments.
  • FIG. 4 is a diagram for explaining a distribution state of a gate potential of the shift thyristors of the first and second embodiments.
  • FIG. 4 is a diagram showing a drive signal waveform of the surface emitting element array chips of the first and second embodiments.
  • FIG. 4 is a plan view of a plurality of light-emitting elements having a mesa structure.
  • FIG. 11B is a cross-sectional view of the light-emitting element having a mesa structure, taken along line XIB-XIB in FIG. 11A.
  • 5 is a time chart showing the presence / absence of magnification correction, a Line synchronization signal, and image data according to the first embodiment.
  • FIG. 3 is a diagram illustrating a dot shape formed on the photosensitive drum according to the first embodiment.
  • FIG. 9 is a diagram illustrating a relationship between a clock cycle and a light amount according to the second embodiment.
  • FIG. 9 is a diagram illustrating a relationship between the presence or absence of a magnification in the sub-scanning direction and the light amount according to the second embodiment.
  • FIG. 10 is a block diagram of another embodiment.
  • FIG. 10 is a block diagram of another embodiment.
  • FIG. 10 is a block diagram of another embodiment.
  • FIG. 4 is a diagram illustrating a lookup table according to the first and second embodiments.
  • FIG. 4 is a diagram illustrating a lookup table according to the first and second embodiments.
  • FIG. 4 is a diagram illustrating a lookup table according to the first and second embodiments.
  • FIG. 1 is a schematic cross-sectional view illustrating a configuration of an electrophotographic image forming apparatus 10 according to the first embodiment.
  • An image forming apparatus 10 shown in FIG. 1 is a multifunction peripheral (MFP) having a scanner function and a printer function, and controls a scanner unit 100, an image forming unit 103, a fixing unit 104, a feeding / transporting unit 105, and these units. It comprises a printer control unit (not shown).
  • the scanner unit 100 illuminates a document placed on a document table, optically reads a document image, converts the read image into an electric signal, and creates image data.
  • MFP multifunction peripheral
  • the image forming unit 103 is arranged in the order of cyan (C), magenta (M), yellow (Y), and black (K) along the rotation direction (counterclockwise direction) of the endless transport belt 111. It has a series of image forming stations. The four image forming stations have the same configuration, and each image forming station includes a photosensitive drum 102, which is a photosensitive member that rotates in the direction of an arrow (clockwise), an exposure head 106, a charger 107, and a developing device 108. I have.
  • the suffixes a, b, c, and d of the photosensitive drum 102, the exposure head 106, the charger 107, and the developing device 108 are black (K), yellow (Y), magenta (M), and cyan ( C).
  • K black
  • Y yellow
  • M magenta
  • C cyan
  • the photosensitive drum 102 is rotated, and the photosensitive drum 102 is charged by the charger 107.
  • An exposure head 106 serving as an exposure unit emits light from the arranged LED array according to image data, and condenses light emitted from the chip surface of the LED array onto the photosensitive drum 102 (photosensitive member) by a rod lens array.
  • the developing device 108 develops the electrostatic latent image formed on the photosensitive drum 102 with toner.
  • the developed toner image is transferred to a recording sheet on a transport belt 111 that transports the recording sheet.
  • Such a series of electrophotographic processes is executed in each image forming station.
  • each of the magenta (M), yellow (Y), and black (K) image forming stations is sequentially performed. Then, the image forming operation is executed.
  • the image forming apparatus 10 illustrated in FIG. 1 includes, as units for feeding recording paper, internal feeding units 109a and 109b included in the feeding / conveying unit 105, an external feeding unit 109c that is a large-capacity feeding unit, And a manual feed unit 109d.
  • the recording paper is fed from a feeding unit designated in advance, and the fed recording paper is conveyed to the registration roller 110.
  • the registration roller 110 conveys the recording paper to the conveyance belt 111 at the timing when the toner image formed in the image forming unit 103 is transferred onto the recording paper.
  • the toner images formed on the photosensitive drums 102 of the respective image forming stations are sequentially transferred onto the recording paper transported by the transport belt 111.
  • the recording paper to which the unfixed toner image has been transferred is conveyed to the fixing unit 104.
  • the fixing unit 104 has a built-in heat source such as a halogen heater, and fixes the toner image on the recording paper to the recording paper by heating and pressing with two rollers.
  • the recording paper on which the toner image has been fixed by the fixing unit 104 is discharged to the outside of the image forming apparatus 10 by the discharge roller 112.
  • An optical sensor 113 serving as a detection unit is disposed at a position facing the transport belt 111 downstream of the black (K) image forming station in the recording paper transport direction.
  • the optical sensor 113 detects the position of the test image formed on the transport belt 111 to derive the amount of color shift of the toner image between the image forming stations.
  • the color shift amount derived by the optical sensor 113 is notified to a control board 415 (see FIG. 4) described later, and the image position of each color is corrected so that a full-color toner image without color shift is transferred onto the recording paper.
  • a printer control unit controls the above-described scanner unit 100, image forming unit 103, fixing unit 104, and supply unit in accordance with an instruction from an MFP control unit (not shown) that controls the entire multifunction peripheral (MFP).
  • MFP control unit controls the entire multifunction peripheral (MFP).
  • the image forming operation is executed while controlling the feeding / conveying unit 105 and the like.
  • the image forming apparatus 10 of the type that directly transfers the toner image formed on the photosensitive drum 102 of each image forming station to the recording paper on the transport belt 111 has been described.
  • the present invention is not limited to such a printer that directly transfers the toner image on the photosensitive drum 102 to recording paper.
  • the present invention is also applicable to an image forming apparatus including a primary transfer unit that transfers the toner image on the photosensitive drum 102 to the intermediate transfer belt and a secondary transfer unit that transfers the toner image on the intermediate transfer belt to recording paper. can do.
  • FIG. 2A is a perspective view showing a positional relationship between the exposure head 106 and the photosensitive drum 102.
  • FIG. 2B is a perspective view showing the internal configuration of the exposure head 106 and a light beam 205 from the exposure head 106 being formed by the rod lens array 203.
  • FIG. 2A the exposure head 106 is mounted on the image forming apparatus 10 by a mounting member (not shown) at a position above the photosensitive drum 102 rotating in the direction of the arrow and facing the photosensitive drum 102 (see FIG. 2A). (Fig. 1).
  • the exposure head 106 includes a driving substrate 202, a surface light emitting element array element group 201 mounted on the driving substrate 202, a rod lens array 203, and a housing 204.
  • the rod lens array 203 and the drive board 202 are attached to the housing 204.
  • the rod lens array 203 focuses the light flux 205 from the surface light emitting element array element group 201 on the photosensitive drum 102.
  • the assembling and adjusting work is performed with the exposure head 106 alone, and the focus adjustment and the light amount adjustment of each spot are performed.
  • the assembly and adjustment are performed so that the distance between the photosensitive drum 102 and the rod lens array 203 and the distance between the rod lens array 203 and the surface light emitting element array element group 201 are at predetermined intervals.
  • the mounting position of the rod lens array 203 is adjusted so that the distance between the rod lens array 203 and the surface light emitting element array element group 201 becomes a predetermined value.
  • each light emitting element of the surface light emitting element array element group 201 is sequentially caused to emit light so that the light collected on the photosensitive drum 102 via the rod lens array 203 has a predetermined light quantity. Then, the drive current of each light emitting element is adjusted.
  • FIG. 3A is a schematic diagram illustrating the configuration of the surface of the drive substrate 202 on which the surface light emitting element array element group 201 is mounted
  • FIG. 3B is the surface of the drive substrate 202 on which the surface light emitting element array element group 201 is mounted ( It is a schematic diagram which shows the structure of the surface (2nd surface) opposite to (1st surface).
  • the surface light emitting element array element group 201 mounted on the driving substrate 202 includes 29 surface light emitting element array chips 1 to 29 in a staggered manner along the longitudinal direction of the driving substrate 202. It has a configuration arranged in rows.
  • the vertical direction indicates the sub-scanning direction (the rotation direction of the photosensitive drum 102) which is the first direction
  • the horizontal direction indicates the main scanning direction which is the second direction orthogonal to the sub-scanning direction.
  • the main scanning direction is also an intersecting direction that intersects the rotation direction of the photosensitive drum 102.
  • each element of the surface light emitting element array chip having a total of 516 light emitting points is arranged at a predetermined resolution pitch in the longitudinal direction of the surface light emitting element array chip.
  • the pitch of each element of the surface emitting element array chip is about 21.16 ⁇ m ( ⁇ 2.54 cm / 1200 dots), which is the pitch of the first resolution of 1200 dpi.
  • the arrangement interval from end to end of the 516 light emitting points in one surface light emitting element array chip is about 10.9 mm ( ⁇ 21.16 ⁇ m ⁇ 516).
  • the surface light emitting element array element group 201 is composed of 29 surface light emitting element array chips.
  • FIG. 3C is a diagram showing a state of a boundary portion between the surface light emitting element array chips arranged in two rows in the longitudinal direction.
  • the horizontal direction is the longitudinal direction of the surface light emitting element array element group 201 in FIG. 3A. is there.
  • a wire bonding pad to which a control signal is input is disposed at an end of the surface light emitting element array chip, and the transfer unit and the light emitting element are driven by a signal input from the wire bonding pad. Is done.
  • the surface light emitting element array chip has a plurality of light emitting elements.
  • the pitch in the longitudinal direction of the light emitting elements is about 21.16 ⁇ m, which is the pitch of the resolution of 1200 dpi. .
  • the distance between the light emitting points of the upper and lower surface light emitting element array chips is about 84 ⁇ m (4 pixels at 1200 dpi and 8 pixels at 2400 dpi). (A distance of an integral multiple of each minute).
  • driving units 303 a and 303 b and a connector 305 are mounted on the surface of the driving substrate 202 opposite to the surface on which the surface light emitting element array element group 201 is mounted.
  • the driving units 303a and 303b are driver ICs.
  • the driving units 303a and 303b disposed on both sides of the connector 305 drive the surface light emitting element array chips 1 to 15 and the surface light emitting element array chips 16 to 29, respectively.
  • the driving units 303a and 303b are connected to the connector 305 via the patterns 304a and 304b, respectively.
  • the connector 305 is connected to a signal line for controlling the driving units 303a and 303b from a control board 415 (see FIG.
  • a power supply voltage and a ground, and is connected to the driving units 303a and 303b.
  • wiring for driving the surface light emitting element array element group 201 passes through the inner layer of the driving substrate 202, and the surface light emitting element array chips 1 to 15 and the surface light emitting element array chips 16 to 29 It is connected to the.
  • FIG. 4 is a control block of a control board 415 as an output unit that processes image data and outputs the processed data to the exposure head 106, and a control block of a drive board 202 that exposes the photosensitive drum 102 based on the image data input from the control board 415.
  • FIG. Each of the blocks 401 to 414 described below indicates a module inside the IC.
  • the drive substrate 202 surface light emitting element array chips 1 to 15 controlled by the drive unit 303a shown in FIG. 4 will be described.
  • the surface emitting element array chips 16 to 29 controlled by the driving unit 303b (not shown in FIG. 4) perform the same operation as the surface emitting element array chips 1 to 15 controlled by the driving unit 303a.
  • the control board 415 shown in FIG. 4 has a connector 416 for transmitting a signal for controlling the exposure head 106. From the connector 416, image data, a Line synchronization signal described later, and a control signal from the CPU 400 of the control board 415 are transmitted via cables 417 and 418 connected to the connector 305 of the exposure head 106, respectively.
  • the control board 415 transmits a signal for controlling the exposure head 106 to the exposure head 106.
  • This signal is a signal obtained by parallel-serial conversion of a clock signal, image data, and a line synchronization signal.
  • This signal is input to the connector 305 on the exposure head side via a cable 417 for transmitting a signal from the connector 416 on the control board 415 side.
  • a communication signal of the CPU 400 is input to the connector 305 on the exposure head 106 side via the transmission cable 418.
  • the control board 415 the CPU 400 performs processing of image data and processing of print timing.
  • the control board 415 includes functional blocks of an image data generation unit 401, a line data shift unit 402, a chip data conversion unit 403, a chip data shift unit 404, a data transmission unit 405, and a synchronization signal generation unit 406.
  • processing in each functional block will be described in the order in which image data is processed in the control board 415.
  • An image data generation unit 401 serving as a data generation unit performs dithering processing on image data received from the scanner unit 100 or an external computer connected to the image forming apparatus 10 at a resolution instructed by the CPU 400, and performs print output. Generate image data for In the present embodiment, the image data generation unit 401 performs dithering processing at a resolution of 2400 dpi, which is the second resolution. That is, the image data generated by the image data generation unit 401 is pixel data equivalent to 2400 dpi.
  • the pixel data corresponding to 2400 dpi in this embodiment is one bit, but one pixel may be represented by a plurality of bits.
  • the pixel data generated by the image data generation unit 401 is line data corresponding to a line corresponding to 2400 dpi in the sub-scanning direction. Note that the image data generation unit 401 is one integrated circuit 401A.
  • the CPU 400 determines the main scanning direction (the longitudinal direction of the exposure head 106) and the sub-scanning direction (the rotation direction of the photosensitive drum 102 and the recording paper conveyance direction) based on the color misregistration amount detected by the optical sensor 113. Are determined in units of 2400 dpi.
  • the image shift amount is determined by the CPU 400 based on, for example, a relative color shift amount between colors calculated based on a detection result of the color shift detection pattern image by the optical sensor 113. Then, the CPU 400 instructs the line data shift unit 402, which is a correction unit, on the image shift amount.
  • the line data shift unit 402 shifts the image data input from the image data generation unit 401 in units of 2400 dpi over the entire image area within one page of the recording paper based on the image shift amount specified by the CPU 400. .
  • the line data shift unit 402 may divide the image area in one page of the recording paper into a plurality of areas, and execute the shift process for each of the plurality of divided image areas.
  • a synchronization signal generation unit 406 which is a second generation unit, is a signal synchronized with the rotation speed of the photosensitive drum 102, and is a periodic signal (hereinafter, Line) corresponding to one line of the resolution of an output image in the rotation direction of the photosensitive drum 102. Synchronization signal).
  • the CPU 400 instructs the synchronization signal generation unit 406 to set the pixel size (approximately 10 pixels) of the surface of the photosensitive drum 102 in the rotation direction (sub-scanning direction) to the cycle of the Line synchronization signal, that is, the predetermined rotation speed of the photosensitive drum 102. .5 ⁇ m) Indicate the time to move.
  • the CPU 400 when printing at a speed of 200 mm / sec in the sub-scanning direction, the CPU 400 sets the cycle of the Line synchronization signal (the cycle of one line in the sub-scanning direction) to about 52.9 ⁇ s ( ⁇ (25.4 mm / 2400 dots). ) / 200 mm) to the synchronization signal generation unit 406.
  • the image forming apparatus 10 includes a detection unit (for example, an encoder installed on the rotation shaft of the photosensitive drum) that detects the rotation speed of the photosensitive drum 102
  • the CPU 400 determines a result of the detection unit (a signal output from the encoder).
  • the rotation speed of the photosensitive drum 102 in the sub-scanning direction is calculated based on the generation cycle, and the cycle of the Line synchronization signal is determined based on the calculation result.
  • the CPU 400 inputs information on the paper type such as the sheet basis weight (g / m 2 ) and the sheet size input by the user from the operation unit. , The cycle of the Line synchronization signal is determined.
  • the clock generation unit 422 serving as the first generation unit transmits the data to the data transmission unit 405 based on a correction value for correcting the magnification in the sub-scanning direction stored in the ROM 421 (hereinafter, referred to as a sub-scanning magnification correction value).
  • the cycle (frequency) of the clock signal to be generated is determined before the start of image formation.
  • FIG. 5 shows the relationship between the clock signal generated based on the sub-scanning magnification correction value and the Line synchronization signal.
  • FIG. 5 shows a waveform of a clock signal, a line synchronization signal generated based on the clock signal, and image data (D0, D1,..., Etc.), and the horizontal axis shows time.
  • FIG. 5A shows the case where the magnification correction in the sub-scanning direction is not performed
  • FIG. 5B shows the case where the magnification in the sub-scanning direction is enlarged
  • FIG. 5C shows the case where the magnification in the sub-scanning direction is reduced.
  • Tn_clk the clock cycle dclk
  • Tm_clk the clock cycle dclk
  • the clock cycle dclk (Tr_clk), which is the second cycle when reducing the magnification in the sub-scanning direction, becomes shorter.
  • One pulse output (for example, D0) of the clock cycle dclk corresponds to one block (“0” or “1”) of PWM data.
  • the chip data conversion unit 403 reads line data from the line data shift unit 402 one line at a time in the sub-scanning direction of the photosensitive drum 102 in synchronization with the Line synchronization signal. Then, the chip data conversion unit 403 executes data processing for dividing the read line data into line data for each chip.
  • FIG. 6A is a block diagram showing a configuration of the chip data conversion unit 403. 6A, the Line synchronization signal output from the synchronization signal generation unit 406 is input to the counter 530.
  • the counter 530 includes a frequency modulation circuit that modulates the input Line synchronization signal to generate a CLK signal having a higher frequency than the Line synchronization signal.
  • the counter 530 may include an oscillator that generates a clock signal (CLK) having a higher frequency than the Line synchronization signal instead of the frequency modulation circuit.
  • CLK clock signal
  • a configuration in which the chip data conversion unit 403 reads line data from the line data shift unit 402 will be described as an example, but the embodiment is not limited thereto. That is, the Line data shift unit 402 supplies the Line synchronization signal to the line data shift unit 402 and internally generates the CLK signal, so that the line data shift unit 402 It may be configured to transmit line data.
  • the counter 530 When the Line synchronization signal is input, the counter 530 resets the count value to 0, and then increments the counter value in synchronization with the number of pulses of the clock signal (CLK) (see FIG. 6B).
  • the frequency of the CLK signal generated by the counter 530 includes the capacity (the number of bits) of pixel data that the chip data conversion unit 403 should read within one cycle of the Line synchronization signal, the data processing speed of the chip data conversion unit 403 described later, Is determined at the design stage based on For example, as described above, the surface light emitting element array element group 201 has 14,964 light emitting elements (1200 dpi conversion) that expose one line in the sub-scanning direction.
  • the chip data conversion unit 403 reads out one line of image data in the sub-scanning direction and writes it to a line memory 500 described later, and writes image data to memories 501 to 529 described later during the Line synchronization signal. . Therefore, the counter 530 performs a count operation of twice (59, 856) the number of pixels (29, 928) included in one line of line data. A period in which the count value of the counter 530 is from 1 to 29,928 is Tm1, and a period in which the count value is from 29,929 to 59,856 is Tm2 (see FIG. 6B).
  • the READ control unit 531 reads line data from the line data shift unit 402 according to the count value of the counter 530. That is, the READ control unit 531 stores the line data (29,928 pixels) for one line in the main scanning direction in the line memory 500 during the period Tm1 in which the count value of the counter 530 is 1 to 29,928.
  • the WR control unit 532 divides the line data for one line in the sub-scanning direction stored in the line memory 500 into the memories 501 to 529 during the period Tm2 in which the count value of the counter 530 is 29,929 to 59,856. Write.
  • the memories 501 to 529 are memories having a smaller storage capacity than the line memory 500, and store line data (divided line data) divided for each chip.
  • the memories 501 to 529 are FIFO (First In First First Out) memories provided corresponding to the surface light emitting element array chips 1 to 29. That is, the memory 501 stores line data corresponding to the surface light emitting element array chip 1, the memory 502 stores line data corresponding to the surface light emitting element array chip 2,. Is stored.
  • FIFO First In First First Out
  • FIG. 6B is a time chart illustrating the input / output timing of the line data in the chip data conversion unit 403.
  • a Line synchronization signal indicates a pulse signal output from the synchronization signal generation unit 406.
  • TL1, TL2,... TL10 indicate the cycle numbers of one line in the sub-scanning direction.
  • One cycle of the Line synchronization signal is divided into a period Tm1 and a period Tm2 according to the counter value of the counter 530.
  • the input data to the line memory 500 indicates image data from the line data shift unit 402, and is input from the line data shift unit 402 during a period Tm1 of the periods TL1, TL2,.
  • the first line data in FIG. 5B indicates line data of the first line in the sub-scanning direction (for one line in the main scanning direction).
  • the second line data,..., The tenth line data are the line data of the second line in the sub-scanning direction,. Minute).
  • the “input data to the memory 501” shown in FIG. 5B is the line data corresponding to the surface emitting element array chip 1 among the line data for one line in the main scanning direction stored in the line memory 500. Indicates the timing at which is written to the memory 501.
  • the input data to the memory 502, the input data to the memory 503,..., The input data to the memory 529 are line data corresponding to the surface light emitting element array chips 2, 3,. , 503,... 529 are shown. Note that the first line data of the input data to the memory 501 is not line data of one line in the main scanning direction, but line data (divided line data) in the main scanning direction corresponding to the surface emitting element array chip 1. The same applies to the input data of the memories 502 to 529.
  • the “output data from the memory 501” shown in FIG. 5B indicates the timing at which the line data written in the memory 501 is read out to be output to the surface emitting element array chip 1.
  • “output data from the memory 502”,..., “Output data from the memory 529” shown in FIG. 5B correspond to the surface light emitting element array chip 2,.
  • the timing for reading to output the data is shown in FIG. Note that the first line data of the output data from the memory 501 is not line data of one line in the main scanning direction but line data (divided line data) in the main scanning direction corresponding to the surface emitting element array chip 1. The same applies to output data from the memories 502 to 529.
  • line data for one line in the main scanning direction is sequentially read from the line memory 500, and first, writing to the memory 501 for storing the line data of the surface emitting element array chip 1 is performed. Next, writing to the memory 502 for storing the image data of the surface light emitting element array chip 2 is performed, and thereafter, writing to the memory 529 for storing the image data of the surface light emitting element array chip 29 is sequentially performed. .
  • the chip data shift unit 404 at the subsequent stage of the chip data conversion unit 403 data shift processing in the sub-scanning direction is performed for each surface light emitting element array chip. Therefore, it is assumed that the memories 501 to 529 store line data for 10 lines in the sub-scanning direction.
  • the line data stored in the memories 501 to 529 includes the line data for one chip corresponding to each surface light emitting element array chip and the pixel data obtained by copying the pixel data at the end of the adjacent surface light emitting element array chip. Data is also stored together.
  • the following pixel data is stored in the memory 502. That is, in the memory 502, at both ends of the line data corresponding to the surface light emitting element array chip 2, the pixel data of the end part on the surface light emitting element array chip 2 side of the surface light emitting element array chip 1 and the surface light emitting element array The pixel data at the end of the chip 3 on the surface light emitting element array chip 2 side is added and stored.
  • FIG. 7 is a diagram illustrating the relationship between line data stored in the line memory 500 and image data stored in the memories 501 to 529.
  • FIG. 7A is a diagram showing line data for each surface light emitting element array chip stored in the line memory 500, and shows an image of the arrangement of the line data before the arrangement is changed in the memories 501 to 529. I have.
  • the line memory 500 includes line data of the surface emitting element array chip (N-1) (hatched display), line data of the surface emitting element array chip N (open display), and line data of the surface emitting element array chip (N + 1). (Hatched display) is stored.
  • FIG. 7B shows an image of line data of a memory corresponding to the surface emitting element array chip N.
  • the memories 502 to 528 corresponding to the surface emitting element array chips store the line data of the corresponding surface emitting element array chip with the pixel data of the end of the adjacent surface emitting element array chip added. Is done.
  • the leftmost pixel data is assigned to the surface emitting element array chip N included in the line data of the surface emitting element array chip (N-1). This is the pixel data of the adjacent end (see the arrow in the figure).
  • the rightmost pixel data is assigned to the surface emitting element array chip N of the line data of the surface emitting element array chip (N + 1). This is the pixel data of the adjacent end (see the arrow in the figure).
  • the end of the line data corresponding to the surface light emitting element array chip 1 is added with pixel data of the end of the surface light emitting element array chip 2 on the side of the surface light emitting element array chip 1 and stored.
  • pixel data at the end of the surface light emitting element array chip 28 on the side of the surface light emitting element array chip 29 is added to the end of the line data corresponding to the surface light emitting element array chip 29 and stored.
  • the pixel data at the end of the adjacent surface emitting element array chip is added to both ends of the line data of the corresponding surface emitting element array chip for each of the surface emitting element array chips. 529.
  • the line data for one line in the main scanning direction is stored in the memories 501 to 529 provided corresponding to the surface light emitting element array chips 1 to 29 and the adjacent surface light emitting element array. It is stored together with the pixel data at the end of the chip.
  • the pixel data at the end of the adjacent surface light emitting element array chip is used in a filter processing unit 408 described later.
  • the chip data shift unit 404 which is a correction unit, converts line data from the memories 501 to 529 based on data (2400 dpi units) relating to the image shift amount in the sub-scanning direction for each surface light emitting element array chip specified in advance by the CPU 400. Control relative read timing.
  • the image shift processing in the sub-scanning direction performed by the chip data shift unit 404 will be specifically described.
  • each even-numbered surface light emitting element array chip in the longitudinal direction of the exposure head.
  • the mounting positions of the odd-numbered surface emitting element array chips do not shift.
  • the mounting positional relationship between the even-numbered surface light-emitting element array chips and the odd-numbered surface light-emitting element array chips in the sub-scanning direction is equivalent to 2400 dpi and is a predetermined number of pixels (for example, 8 pixels). preferable.
  • the arrangement positions of the light emitting element rows in the sub-scanning direction in each surface light emitting element array chip are constant without any individual difference.
  • these mounting positions and the arrangement positions of the light emitting element rows include errors, and these errors may cause deterioration in the image quality of the output image.
  • the memory 430 (ROM) shown in FIG. 4 has a correction calculated from the relative positional relationship in the sub-scanning direction of each light emitting element array of the surface light emitting element array chips 1 to 29 mounted in a staggered manner on the drive substrate 202. Data is stored. For example, in the memory 430, each light emitting element array of the other surface light emitting element array chips 2 to 29 is arranged in the sub scanning direction with respect to the light emitting element array of the surface light emitting element array chip 1 which is a reference of the position in the sub scanning direction. Correction data based on measurement data of how many pixels are shifted on the drive substrate 202 corresponding to 2400 dpi is stored.
  • the measurement data is obtained by mounting the surface light emitting element array chips 2 to 29 on the drive substrate 202, turning on the light emitting elements of each surface light emitting element array chip with a measuring device, and measuring the light receiving result.
  • CPU 400 sets the correction data read from memory 430 in the internal register of chip data shift unit 404 in response to the power on of image forming apparatus 10 being turned on.
  • the chip data shift unit 404 shifts line data for forming the same line stored in the memories 501 to 529 based on the correction data set in the internal register.
  • the unit 404 delays the output timing of the line data corresponding to the surface light emitting element array chip 2 forming the same line by eight pixels with respect to the output timing of the line data corresponding to the surface light emitting element array chip 1 to the drive substrate 202. All the line data corresponding to the surface light emitting element array chip 2 is shifted with respect to the line data corresponding to the surface light emitting element array chip 1.
  • the data transmission unit 405 transmits, to the drive substrate 202, the line data after performing the data processing on the series of line data described above with respect to the exposure head 106.
  • the transmission timing of the image data will be described with reference to FIG. 6B described above.
  • the odd numbered surface light emitting element array chips 1, 3, 5,... 29 are arranged on the upstream side in the sub-scanning direction, and the even numbered surface light emitting elements
  • the element array chips 2, 4, 6, ... 28 are arranged on the downstream side in the sub-scanning direction.
  • writing of image data to the memories 501 and 529 corresponding to the odd-numbered surface light emitting element array chips 1 and 29 is performed during the period of the first Line synchronization signal (TL1 and TL10 in the figure).
  • the period of the next Line synchronization signal (TL2 in the figure) data of the first line in the sub-scanning direction is read out from the memories 501 and 529 corresponding to the odd-numbered surface emitting element array chips 1 and 29. Be done.
  • data of the second line in the sub-scanning direction is read from the memories 501 and 529 corresponding to the odd-numbered surface emitting element array chips 1 and 29.
  • the data of the ninth line in the sub-scanning direction is read from the memories 501 and 529 corresponding to the odd-numbered surface emitting element array chips 1 and 29. Done.
  • the memory 502 corresponding to the even-numbered surface light emitting element array chip 2 has a period (TL10 in the figure) after nine pulses of the Line synchronization signal 424 from the period TL1 in which image data is written to the memory 502. Then, reading of image data from the memory 502 is performed.
  • the data transmission unit 405 transmits the line data processed by the chip data shift unit 404 to the drive substrate 202.
  • the counter 530 includes, instead of an oscillator, a frequency modulation circuit that modulates an input Line synchronization signal to generate a CLK signal having a higher frequency than the Line synchronization signal.
  • the counter 530 may include an oscillator that generates a clock signal (CLK) having a higher frequency than the Line synchronization signal instead of the frequency modulation circuit.
  • the frequency of the clock signal (CLK in FIG. 6B) is determined so that the count value is 59,856 (two times the number of pixel data in one line) or more within one cycle of the Line synchronization signal. ing.
  • image data can be input (written) to the line memory 500 and image data can be output (written) from the line memory 500 to the memories 501 to 529 within one cycle of the line synchronization signal.
  • reading of data from the memories 501 to 529 is performed within one period of the line synchronizing signal, by the image of one line in the main scanning direction corresponding to each surface light emitting element array chip from the 29 memories 501 to 529. Output data in parallel. Therefore, the reading speed of the image data from the memories 501 to 529 may be lower than the writing speed to the memory. For example, in the present embodiment, it is assumed that image data is read from the memories 501 to 529 at a long cycle that is 58 times longer than the number of pulses at the time of writing image data to the memories 501 to 529.
  • the line data shift unit 402, the chip data conversion unit 403, the chip data shift unit 404, the data transmission unit 405, and the synchronization signal generation unit 406 are an integrated circuit 402A different from the integrated circuit 401A.
  • the CPU 400 is an integrated circuit different from the integrated circuits 401A and 402A.
  • the data receiving unit 407 receives the data transmitted from the data transmitting unit 405 of the control board 415, and separates the clock signal 420, the line synchronization signal 424, and the image data 423, respectively.
  • the data receiving unit 407 and the data transmitting unit 405 may use generally known parallel-serial conversion.
  • the clock signal 420, the Line synchronization signal 424, and the image data 423 are transmitted to the drive unit 303a by parallel-serial conversion, but may be transmitted in parallel.
  • the driving unit 303a operates based on the clock signal received by the data receiving unit 407. This is because it is possible to eliminate the need for a clock oscillator or a crystal oscillator in the driving unit 303a.
  • the data receiving unit 407 and the data transmitting unit 405 transmit and receive image data in line units in the sub-scanning direction in synchronization with the Line synchronization signal.
  • the chip data conversion unit 403 arranges data for each of the surface emitting element array chips 1 to 29, and the subsequent processing blocks process the data of the surface emitting element array chips 1 to 29 in parallel.
  • the filter processing unit 408 which is a conversion unit, performs interpolation processing by filter processing in the main scanning direction on image data for each of the surface light emitting element array chips 1 to 29, and converts resolution in the main scanning direction from 2400 dpi to 1200 dpi. .
  • the chip data conversion unit 403 of the control board 415 adds the pixel data on the end side of the adjacent surface light emitting element array chip and arranges the image data so that the image is not lost. Filter processing can be performed (see FIG. 7).
  • the subsequent LUT 410 performs data conversion of the image data value (density data value) for each pixel corresponding to the light emitting element in the surface light emitting element array chip with reference to a look-up table (Look Up Table).
  • the LUT 410 converts the data value of each pixel based on the response characteristic of the light emitting time of the surface light emitting element array chip so that the integrated light amount when the pulse light is emitted becomes a predetermined value. For example, when the response of the light emitting time of the surface light emitting element array chip is slow and the integrated light amount is smaller than the target value, data conversion is performed so that the data value increases.
  • the CPU 400 sets the value of the conversion table set in the lookup table to a predetermined value based on the response characteristics of the light emitting element array obtained experimentally before starting the image formation. Shall be.
  • FIGS. 17A, 17B and 17C are diagrams showing examples of the look-up table.
  • the LUT 410 converts pixel data equivalent to 1200 dpi into a PWM signal using any of the look-up tables in FIGS. 17A, 17B, and 17C.
  • 17A, 17B and 17C are tables for converting pixel data corresponding to 1200 dpi into 8-bit PWM data.
  • “000,001,010,011,100” is pixel data corresponding to 1200 dpi indicating “density 0%, density 25%, density 50%, density 75%, density 100%”, respectively.
  • “1” of the PWM data is LED ON data (light emission data), and “0” indicates OFF data (non-light emission data).
  • PWM data corresponds to ⁇ W1 to ⁇ W4.
  • the PWM signal generation unit 411 generates a pulse width signal (hereinafter, referred to as a PWM signal) corresponding to a light emission time during which the surface light emitting element array chip emits light within one pixel section according to the data value of each pixel.
  • the timing of outputting the PWM signal is controlled by the timing control unit 412.
  • the timing control unit 412 generates a synchronization signal corresponding to the pixel section of each pixel from the Line synchronization signal generated by the synchronization signal generation unit 406 of the control board 415, and outputs the synchronization signal to the PWM signal generation unit 411.
  • the drive voltage generator 414 generates a drive voltage for driving the surface light emitting element array chip in synchronization with the PWM signal.
  • the drive voltage generation unit 414 has a configuration in which the CPU 400 can adjust the voltage level of the output signal around 5 V so that a predetermined light amount is obtained.
  • each surface light emitting element array chip has a configuration in which four light emitting elements can be simultaneously driven independently.
  • Drive signals supplied to each surface light emitting element array chip are ⁇ W1 to ⁇ W4 (see FIG. 8).
  • the surface light emitting element array chips are sequentially driven by the operation of a shift thyristor (see FIG. 8) described later.
  • the control signal generator 413 generates control signals ⁇ s, ⁇ 1, and ⁇ 2 for transferring the shift thyristor for each pixel from the synchronization signal corresponding to the pixel section generated by the timing controller 412 (see FIG. 8).
  • FIG. 8 is an equivalent circuit extracted from a part of a self-scanning light emitting element (Self-Scanning LED: SLED) array chip of the present embodiment.
  • Ra and Rg are an anode resistance and a gate resistance, respectively
  • Tn is a shift thyristor
  • Dn is a transfer diode
  • Ln is a light emitting thyristor.
  • Gn represents the corresponding shift thyristor Tn and the common gate of the light emitting thyristor Ln connected to the shift thyristor Tn.
  • n is an integer of 2 or more.
  • ⁇ 1 is a transfer line of the odd-numbered shift thyristor T
  • ⁇ 2 is a transfer line of the even-numbered shift thyristor T
  • ⁇ W1 to ⁇ W4 are lighting signal lines of the light emitting thyristor L, and are connected to the resistors RW1 to RW4, respectively.
  • VGK is a gate line
  • ⁇ s is a start pulse line.
  • four light-emitting thyristors L4n-3 to L4n are connected to one shift thyristor Tn, and four light-emitting thyristors L4n-3 to L4n can be turned on at the same time. It has become.
  • the common gate Gn of the light emitting thyristor Ln and the common gate Gn + 1 of the light emitting thyristor Ln + 1 are connected by the coupling diode Dn, a potential difference substantially equal to the diffusion potential of the coupling diode Dn occurs.
  • the diffusion potential of the coupling diode Dn is about 1.5 V
  • the potential after the common gate Gn + 4 of the light emitting thyristor Ln + 4 is 5 V since the voltage of the gate line VGK is 5 V and does not become higher than this.
  • the potential of the common gate Gn-1 before the common gate Gn of the light emitting thyristor Ln since the coupling diode Dn-1 is in the reverse bias state, the gate line The voltage of VGK is applied as it is, and becomes 5V.
  • FIG. 9A is a diagram showing the distribution of the gate potential of the common gate Gn of each light emitting thyristor Ln when the above-mentioned shift thyristor Tn is in the ON state.
  • the vertical axis in FIG. 9A indicates the gate potential.
  • the voltage required to turn on each shift thyristor Tn (hereinafter referred to as a threshold voltage) is obtained by adding a diffusion potential (1.5 V) to the gate potential of the common gate Gn of each light emitting thyristor Ln; The potentials are almost the same.
  • the shift thyristor Tn + 2 When the shift thyristor Tn is on, the shift thyristor Tn + 2 has the lowest gate potential of the common gate among the shift thyristors connected to the transfer line ⁇ 2 of the same shift thyristor Tn.
  • the shift thyristor Tn since the shift thyristor Tn is on, the potential of the transfer line ⁇ 2 is pulled to about 1.5 V (diffusion potential), and is lower than the threshold voltage of the shift thyristor Tn + 2, so that the shift thyristor Tn + 2 is on. Can not do it.
  • the other shift thyristors connected to the same transfer line ⁇ 2 cannot be turned on similarly because the threshold voltage is higher than the shift thyristor Tn + 2, and only the shift thyristor Tn can be kept on.
  • shift thyristor Tn and shift thyristor Tn + 1 are simultaneously turned on.
  • FIG. 9B is a diagram showing the gate voltage distribution of each of the common gates Gn-1 to Gn + 4 at this time, and the vertical axis indicates the gate potential.
  • FIG. 9C is a diagram showing the gate voltage distribution at this time, and the vertical axis shows the gate potential.
  • the potential of the common gate Gn + 1 of the shift thyristor Tn + 1 adjacent to the shift thyristor Tn is 1.7 V
  • the threshold voltages of the light emitting thyristors L4n-3 to L4n are lower, when a lighting signal is input from the lighting signal lines ⁇ W1 to ⁇ W4, the light emitting thyristors L4n + 1 to L4n + 4 are turned on earlier. Once the light emitting thyristors L4n-3 to L4n are turned on, the connected lighting signal lines ⁇ W1 to ⁇ W4 are lowered to about 1.5V (diffusion potential).
  • the potentials of the lighting signal lines ⁇ W1 to ⁇ W4 become lower than the threshold voltages of the light emitting thyristors L4n + 1 to L4n + 4, so that the light emitting thyristors L4n + 1 to L4n + 4 cannot be turned on.
  • a plurality of light emitting thyristors L can be simultaneously turned on.
  • FIG. 10 is a timing chart of the driving signals of the SLED circuit shown in FIG.
  • the voltage waveforms of the driving signals of the gate line VGK, the start pulse line ⁇ s, the transfer lines ⁇ 1 and ⁇ 2 of the odd-numbered and even-numbered thyristors, and the lighting signal lines ⁇ W1 to ⁇ W4 of the light-emitting thyristor are shown in order from the top.
  • Each drive signal has an on-state voltage of 5 V and an off-state voltage of 0 V.
  • the horizontal axis in FIG. 10 indicates time.
  • 5 V is always supplied to the gate line VGK.
  • a clock signal ⁇ 1 for the odd-numbered shift thyristor and a clock signal ⁇ 2 for the even-numbered shift thyristor are input at the same cycle Tc, and 5 V is supplied to the signal ⁇ s of the start pulse line.
  • the signal ⁇ s of the start pulse line is dropped to 0V in order to give a potential difference to the gate line VGK.
  • the gate potential of the first shift thyristor Tn-1 is pulled down from 5 V to 1.7 V, the threshold voltage becomes 3.2 V, and the shift thyristor Tn-1 is turned on by a signal from the transfer line ⁇ 1.
  • 5 V is applied to the transfer line ⁇ 1 and 5 V is supplied to the start pulse line ⁇ s a little after the first shift thyristor Tn-1 transitions to the ON state, and thereafter 5 V is supplied to the start pulse line ⁇ s. to continue.
  • the transfer line ⁇ 1 and the transfer line ⁇ 2 have a time Tov in which their ON states (here, 5V) overlap, and are configured to have a substantially complementary relationship.
  • the light-emitting thyristor lighting signal lines ⁇ W1 to ⁇ W4 are transmitted at a half cycle of the transfer lines ⁇ 1 and ⁇ 2.
  • the corresponding shift thyristor is in the ON state, it is lit when 5V is applied.
  • a period a all four light-emitting thyristors connected to the same shift thyristor are in a lighting state, and in a period b, three light-emitting thyristors are simultaneously turned on.
  • the number of light-emitting thyristors connected to one shift thyristor is four.
  • the number is not limited to four and may be smaller or larger than four depending on the application.
  • a circuit in which the cathode of each thyristor is common has been described.
  • an anode common circuit can be applied by appropriately inverting the polarity.
  • FIG. 11A and FIG. 11B are schematic diagrams of the surface-emitting thyristor unit of the present embodiment.
  • FIG. 11A is a plan view (schematic diagram) of a light emitting element array in which a plurality of light emitting elements formed in a mesa (trapezoidal) structure 922 are arranged.
  • FIG. 11B is a schematic cross-sectional view when the light emitting element formed in the mesa structure 922 is cut along the line XIB-XIB shown in FIG. 11A.
  • the mesa structures 922 on which the light emitting elements are formed are arranged at a predetermined pitch (interval between the light emitting elements) (for example, about 21.16 ⁇ m in the case of a resolution of 1200 dpi). 924 separate from each other.
  • reference numeral 900 denotes a first conductivity type compound semiconductor substrate
  • 902 denotes a buffer layer of the same first conductivity type as the substrate 900
  • 904 denotes a distributed Bragg reflection formed by stacking two types of semiconductor layers of the first conductivity type. (DBR) layer.
  • 906 is a first first conductivity type semiconductor layer
  • 908 is a first second conductivity type semiconductor layer different from the first conductivity type
  • 910 is a second first conductivity type semiconductor layer
  • 912 is a second first conductivity type semiconductor layer. It is a second conductivity type semiconductor layer. As shown in FIG.
  • a pnpn-type (or npnp-type) thyristor structure is formed by alternately stacking semiconductors having different conductivity types of the semiconductor layers 906, 908, 910, and 912.
  • an n-type GaAs substrate is used for the substrate 900
  • n-type GaAs or n-type AlGaAs layer is used for the buffer layer 902
  • n-type AlGaAs having a high Al composition and a low Al composition are used for the DBR layer 904.
  • a stacked structure of AlGaAs is used.
  • the first first conductivity type semiconductor layer 906 on the DBR layer is n-type AlGaAs
  • the first second conductivity type semiconductor layer 908 is p-type AlGaAs
  • the second first conductivity type semiconductor layer 910 is n-type AlGaAs.
  • the p-type AlGaAs is used for the type AlGaAs and the second second conductivity type semiconductor layer 912.
  • a p-type GaP layer 914 is formed on a p-type AlGaAs which is a second second conductivity type semiconductor layer 912, and an n-type transparent conductor is further formed thereon. Is formed.
  • the p-type GaP layer 914 is formed to have a sufficiently high impurity concentration in a portion in contact with the transparent conductor ITO layer 918.
  • the p-type GaP layer 914 When a forward bias is applied to the light-emitting thyristor (for example, when the back electrode 926 is grounded and a positive voltage is applied to the front electrode 920), the p-type GaP layer 914 is formed in a portion in contact with the transparent conductor ITO layer 918. Since the impurity concentration is sufficiently high, a tunnel junction is formed. As a result, current flows. With such a structure, the p-type GaP layer 914 concentrates a current at a portion in contact with the n-type transparent conductor ITO layer 918, thereby forming a current confinement mechanism. In this embodiment, an interlayer insulating layer 916 is provided between the ITO layer 918 and the p-type AlGaAs layer 912.
  • the attached diode formed by the n-type ITO layer 918 and the p-type AlGaAs layer 912 is reverse-biased with respect to the forward bias of the light emitting thyristor. No current flows through Therefore, if the attached diode formed of the n-type ITO layer 918 and the p-type AlGaAs layer 912 is sufficient for applications requiring a reverse breakdown voltage, it can be omitted.
  • the lower part of the semiconductor lamination portion substantially equivalent to the portion where the p-type GaP layer 914 and the n-type transparent conductor ITO layer 918 are in contact emits light, and the DBR layer 904 causes most of the light emission to occur on the substrate. It is reflected on the side opposite to 900.
  • the density of light emitting points is determined according to the resolution.
  • Each light emitting element in the surface light emitting element array chip is separated into a mesa structure 922 by an element separating groove 924.
  • a distance between element centers of adjacent light emitting elements are arranged to be 21.16 ⁇ m.
  • FIG. 12 is a diagram illustrating a relationship between a Line synchronization signal output from the data receiving unit 407 and image data.
  • FIG. 12A shows a case where magnification correction in the sub-scanning direction is not performed
  • FIG. 12B shows a case where magnification in the sub-scanning direction is enlarged
  • FIG. The case where the magnification is reduced is shown.
  • FIG. 12A shows a waveform of the Line synchronization signal and image data.
  • the horizontal axis indicates time.
  • the cycle Tn of the Line synchronization signal when no correction is performed is Tn_clk ⁇ 15000
  • the cycle Tm of the Line synchronization signal when the magnification is enlarged is Tm_clk ⁇ 15000
  • the cycle Tr of the Line synchronization signal when the magnification is reduced is Tr_clk ⁇ 15000.
  • the clock frequency output from the data receiving unit 407 differs between (a), (b), and (c) in FIG.
  • the clock cycle is Tn_clk in (a), Tm_clk in (b), and Tr_clk in (c) (Tm_clk> Tn_clk> Tr_clk).
  • the number of pulses between Line synchronization signals is the same (15000). In the first embodiment, the number of clocks required for one line is 15,000 pulses.
  • the clock frequency is low (the clock cycle is long), so that the cycle of the Line synchronization signal is longer than that in the case where the magnification correction is not performed in the sub-scanning direction.
  • the clock frequency becomes higher (clock period becomes shorter), so that the period of the Line synchronization signal is shorter than that in the case where magnification correction is not performed in the sub-scanning direction.
  • the line interval formed on the photosensitive drum 102 is increased, and the sub-scanning direction of the image data is enlarged as a whole.
  • the line interval formed on the photosensitive drum 102 is reduced, and the overall sub-scanning direction of image data is reduced.
  • the control board 415 as a control unit corrects the cycle of the clock signal and the cycle of the Line synchronization signal to 1 / N times, respectively, when performing the magnification correction in which the magnification in the rotation direction of the photosensitive drum 102 is, for example, N times. .
  • FIG. 13 shows the relationship between dots formed on the photosensitive drum 102 when magnification correction in the sub-scanning direction is not performed and when magnification correction is performed.
  • 13A shows a case where the magnification in the sub-scanning direction is enlarged
  • FIG. 13B shows a case where the magnification correction in the sub-scanning direction is not performed (reference)
  • FIG. 13C shows a magnification in the sub-scanning direction. Shows the case of reducing.
  • FIG. 13 shows the first and second lines in the sub-scanning direction.
  • the line interval formed on the photosensitive drum 102 increases, but the dots formed on the photosensitive drum 102 also increase. For this reason, the density of the image data is maintained at the same density as when no magnification correction is performed in the sub-scanning direction. Also, when the magnification in the sub-scanning direction is reduced, the line interval formed on the photosensitive drum 102 is reduced, but the dots formed on the photosensitive drum 102 are also smaller. For this reason, the density of the image data is maintained at the same density as when no magnification correction is performed in the sub-scanning direction.
  • the magnification of the sub-scanning direction can be corrected by changing the cycle of the clock signal generated by the clock generation unit 422. For this reason, it is possible to suppress the density fluctuation of the image data together with the expansion or contraction of the line interval, and it is possible to provide the image forming apparatus 10 capable of forming a high quality image.
  • the example in which the surface light emitting element array chips are arranged in a staggered manner is described.
  • the same effect can be obtained by performing the same processing.
  • the CPU 400, the integrated circuit 401A, and the integrated circuit 402A may be included in one integrated circuit. Further, the CPU 400 and the integrated circuits 401A and 402A may be different integrated circuits.
  • the magnification in the sub-scanning direction can be accurately corrected.
  • the second embodiment a part different from the first embodiment will be described in detail with reference to FIGS. 14A and 14B.
  • the clock cycle and the light amount of the surface emitting element array chip may not be linear. I do. In that case, it is necessary to adjust the density of the image data by changing the light amount of the surface light emitting element array chip in accordance with the magnification correction.
  • FIG. 14A is a diagram showing the relationship between the clock cycle and the light intensity of the surface emitting element array chip.
  • (a) is a graph when the magnification in the sub-scanning direction is enlarged, and is a graph when the light amount is insufficient.
  • (B) is a graph when the magnification in the sub-scanning direction is reduced, and is a graph when the light amount becomes excessive.
  • (C) shows a graph when the light amount is corrected in the second embodiment, respectively.
  • the horizontal axis indicates the clock cycle [nanosecond (ns)], and the vertical axis indicates the light intensity of the surface emitting element array chip.
  • 14B is a diagram illustrating a light amount according to the second embodiment when magnification correction in the sub-scanning direction is performed.
  • the horizontal axis indicates the light amount
  • the vertical axis indicates the sub-scanning direction.
  • 14B (a) is a graph when the magnification in the sub-scanning direction is enlarged, (b) is a graph when magnification correction in the sub-scanning direction is not performed (reference), and (c) is a graph when the sub-scanning is performed. It is a graph at the time of reducing the magnification of a direction.
  • the line interval formed on the photosensitive drum 102 is increased, so that the dot interval of the first and second lines is increased.
  • the clock cycle (Tm_clk) is long, the clock cycle and the light quantity of the surface emitting element array chip are not linear, so that the light quantity is insufficient ((a) in FIG. 14A).
  • the size of the dots formed on the photosensitive drum 102 is increased.
  • the drive voltage of each light emitting element is increased by a drive voltage generation unit 414, which is a drive unit for increasing the amount of light, from a reference drive voltage when magnification correction is not performed, and is set as a first drive voltage (first drive voltage). 1 drive voltage> reference drive voltage).
  • the line interval formed on the photosensitive drum 102 in the sub-scanning direction is extended, but is formed on the photosensitive drum 102.
  • the size of the dot becomes larger. Further, by performing light quantity correction of each light emitting element, more accurate correction can be performed.
  • the drive voltage generation unit 414 lowers the drive voltage of each light emitting element from the reference drive voltage when magnification correction is not performed, and sets the drive voltage as the second drive voltage. Good (second drive voltage ⁇ reference drive voltage).
  • the drive voltage of each light emitting element is reduced by the drive voltage generation unit 414 in order to reduce the size of the dots formed on the photosensitive drum 102 and further reduce the amount of light.
  • the drive voltage of each light emitting element may be increased by the drive voltage generation unit 414.
  • the light amount correction data of the surface emitting element array chip corresponding to the magnification adjustment data in the sub-scanning direction in the second embodiment is stored in the ROM 421 in advance, and the CPU 400 reads the light amount correction data from the ROM 421.
  • the CPU 400 sets the light quantity correction data of the surface light emitting element array chip read from the ROM 421 in the drive voltage generation unit 414, and controls the light quantity of the surface light emitting element array chip.
  • the magnification in the sub-scanning direction when the magnification in the sub-scanning direction is enlarged or reduced, the magnification in the sub-scanning direction can be corrected by changing the period of the clock signal generated by the clock generation unit 422. Further, the drive voltage generator 414 changes the drive voltage of each light emitting element to change the amount of light, thereby changing the dot size formed on the photosensitive drum 102. This makes it possible to suppress a change in the density of the image data. As a result, it is possible to provide the image forming apparatus 10 capable of forming a high-quality image. As described above, according to the second embodiment, it is possible to accurately correct the magnification in the sub-scanning direction.
  • the filter processing unit 408 may be provided between the chip data shift unit 404 and the data transmission unit 405.
  • the filter processing unit 408 may be provided between the line data shift unit 402 and the chip data conversion unit 403.
  • Photosensitive drum 106 Exposure head 201 Surface light emitting element array element group 303 Drive section 415 Control board 422 Clock generation section

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Abstract

画像形成装置１０は、クロック信号に同期して画像データを駆動部３０３に出力する制御基板４１５と、クロック信号を生成するクロック生成部４２２と、感光ドラム１０２の回転方向の解像度に対応する１ライン分のＬｉｎｅ同期信号を生成する同期信号生成部４０６と、感光ドラム１０２の回転方向における出力する画像の倍率に応じてクロック信号の周期及びＬｉｎｅ同期信号の周期を制御する制御基板４１５と、を備え、副走査方向の倍率の補正を精度良く行う。

Description

画像形成装置
　本発明は、電子写真方式の画像形成装置に関する。
　電子写真方式の画像形成装置であるプリンタでは、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）や有機ＥＬ（Ｏｇａｎｉｃ　Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）などを用いた露光ヘッドを使用して感光ドラムを露光し、潜像形成を行う方式が一般的に知られている。露光ヘッドは、感光ドラムの長手方向に配列された発光素子列と、発光素子列からの光を感光ドラム上に結像させるロッドレンズアレイと、から構成される。ＬＥＤや有機ＥＬは、発光面からの光の照射方向がロッドレンズアレイと同一方向となる面発光形状を有する構成が知られている。ここで、発光素子列の長さは、感光ドラム上における画像領域幅に応じて決まり、プリンタの解像度に応じて発光素子間の間隔が決まる。例えば、１２００ｄｐｉのプリンタの場合、画素の間隔は解像度に相当する間隔である２１．１６μｍであり、そのため、発光素子間の間隔も２１．１６μｍに対応する間隔となる。このような露光ヘッドを使用したプリンタでは、レーザビームを回転多面鏡によって偏向されたレーザビームによって感光ドラムを走査するレーザ走査方式のプリンタと比べて、使用する部品数が少ないため、装置の小型化、低コスト化が容易である。また、露光ヘッドを使用したプリンタでは回転多面鏡の回転によって生じる音が低減される。
　電子写真方式のプリンタで記録紙に画像を形成する場合、副走査方向の倍率にズレが発生する場合がある。例えば感光ドラムの回転速度と露光ヘッドの発光周期とのズレや、用紙に画像を形成した後、定着器で用紙を挟持搬送することで用紙が熱収縮することでズレが発生する。そこで副走査方向の倍率を補正するために、例えば特許文献１では、画像データを副走査方向に複数の領域に分割し、分割した領域毎に印字率を算出する。そして、算出された印字率に基づいて画像データの副走査方向の倍率を補正する補正量である全体補正量を複数の領域に配分し、領域毎に配分された補正量である部分補正量を満足するように露光ヘッドの発光周期を変化させる。
特許第５６２５８７３号公報
　前述した従来の方式では、印字率が低い領域が含まれる画像データに対しては副走査方向の倍率補正を精度よく実施できるが、全体的に印字率が高い画像データに対しては、副走査方向の倍率補正を行うことで画像データの濃度が変動してしまう。逆に、画像データの濃度変動を抑えることを優先すると副走査方向の倍率補正を精度よく実施できないという課題がある。
　本発明は、このような状況のもとでなされたもので、副走査方向の倍率の補正を精度良く行うことを目的とする。
　上述した課題を解決するために、本発明の一実施例による画像形成装置は、以下の構成を備える。
　回転可能な感光体と、前記感光体の回転方向と交差する交差方向においてそれぞれが互いに異なる位置に配列され、前記感光体を露光する複数の発光素子と、前記複数の発光素子を駆動する駆動部と、を備える露光ヘッドと、を備え、前記交差方向における前記複数の発光素子の配列間隔に対応する解像度の画像を形成する画像形成装置であって、クロック信号に同期して画像データを前記駆動部に出力する出力手段と、前記クロック信号を生成する第１の生成手段と、前記感光体の前記回転方向の解像度に対応する１ライン分の周期信号を生成する第２の生成手段と、前記感光体の前記回転方向における出力する画像の倍率に応じて前記クロック信号の周期及び前記周期信号の周期を制御する制御手段と、を備えることを特徴とする画像形成装置。
　本発明によれば、副走査方向の倍率の補正を精度良く行うことができる。
実施例１、２の画像形成装置の構成を示す概略断面図。 実施例１、２の露光ヘッドと感光ドラムの位置関係を説明する図。 露光ヘッドの構成を説明する図。 実施例１、２の駆動基板の面発光素子アレイ素子群が実装された面の模式図。 駆動基板の面発光素子アレイ素子群が実装された面と反対の面の模式図。 面発光素子アレイチップの構成を説明する図。 実施例１、２の制御基板及び露光ヘッドの制御ブロック図。 実施例１の倍率補正の有無とクロック周期との関係を示す図。 実施例１、２のチップデータ変換部の制御ブロック図。 チップデータ変換部におけるラインデータの入出力タイミングを説明するタイミングチャート。 実施例１、２のチップデータ変換部の画像データの処理を説明する図。 実施例１、２の面発光素子アレイチップの回路を説明する図。 実施例１、２のシフトサイリスタのゲート電位の分布状態を説明する図。 実施例１、２のシフトサイリスタのゲート電位の分布状態を説明する図。 実施例１、２のシフトサイリスタのゲート電位の分布状態を説明する図。 実施例１、２の面発光素子アレイチップの駆動信号波形を示す図。 メサ構造を有する複数の発光素子の平面図。 図１１ＡのＸＩＢ－ＸＩＢ線に沿って取ったメサ構造を有する発光素子の断面図。 実施例１の倍率補正の有無とＬｉｎｅ同期信号と画像データとを示すタイムチャート。 実施例１の感光ドラム上に形成されるドット形状を示す図。 実施例２のクロック周期と光量との関係を示す図。 実施例２の副走査方向の倍率の有無と光量との関係を示す図。 その他の実施例のブロック図。 その他の実施例のブロック図。 実施例１、２のルックアップテーブルを示す図。 実施例１、２のルックアップテーブルを示す図。 実施例１、２のルックアップテーブルを示す図。
　以下に、図面を参照して本発明の実施の形態について詳細に説明する。
［画像形成装置の構成］
　図１は、実施例１における電子写真方式の画像形成装置１０の構成を示す概略断面図である。図１に示す画像形成装置１０は、スキャナ機能とプリンタ機能を備える複合機（ＭＦＰ）であり、スキャナ部１００、作像部１０３、定着部１０４、給送／搬送部１０５、及びこれらを制御するプリンタ制御部（不図示）から構成される。スキャナ部１００は、原稿台に置かれた原稿に照明を照射し原稿画像を光学的に読み取り、読み取った画像を電気信号に変換して画像データを作成する。
　作像部１０３は、無端の搬送ベルト１１１の回転方向（反時計回り方向）に沿って、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の順に並べられた、４連の画像形成ステーションを備える。４つの画像形成ステーションは同じ構成を有し、各画像形成ステーションは、矢印方向（時計回り方向）に回転する感光体である感光ドラム１０２、露光ヘッド１０６、帯電器１０７、現像器１０８を備えている。なお、感光ドラム１０２、露光ヘッド１０６、帯電器１０７、現像器１０８の添え字ａ、ｂ、ｃ、ｄは、それぞれ画像形成ステーションのブラック（Ｋ）イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）に対応する構成であることを示す。なお、以下では、特定の感光ドラム等を指す場合を除き、符号の添え字を省略することとする。
　作像部１０３では、感光ドラム１０２を回転し、帯電器１０７によって感光ドラム１０２を帯電させる。露光手段である露光ヘッド１０６は、配列されたＬＥＤアレイを画像データに応じて発光し、ＬＥＤアレイのチップ面で発光した光を、ロッドレンズアレイによって感光ドラム１０２上（感光体上）に集光し、静電潜像を形成する。現像器１０８は、感光ドラム１０２に形成された静電潜像をトナーで現像する。そして、現像されたトナー像は、記録紙を搬送する搬送ベルト１１１上の記録紙に転写される。このような一連の電子写真プロセスが各画像形成ステーションで実行される。なお、画像形成時には、シアン（Ｃ）の画像形成ステーションでの画像形成が開始されて所定時間が経過した後に、順次、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の各画像形成ステーションで、画像形成動作が実行される。
　図１に示す画像形成装置１０は、記録紙を給送するユニットとして、給送／搬送部１０５が有する本体内給送ユニット１０９ａ、１０９ｂ、大容量の給送ユニットである外部給送ユニット１０９ｃ、及び手差し給送ユニット１０９ｄを備えている。画像形成時には、このうち、予め指示された給送ユニットから記録紙が給送され、給送された記録紙はレジストレーションローラ１１０まで搬送される。レジストレーションローラ１１０は、上述した作像部１０３において形成されたトナー像が記録紙に転写されるタイミングで、搬送ベルト１１１に記録紙を搬送する。搬送ベルト１１１により搬送される記録紙には、各画像形成ステーションの感光ドラム１０２上に形成されたトナー像が順次転写される。未定着のトナー像が転写された記録紙は、定着部１０４へと搬送される。定着部１０４は、ハロゲンヒータ等の熱源を内蔵し、記録紙上のトナー像を、２つのローラにより加熱・加圧することによって記録紙に定着させる。定着部１０４によりトナー像が定着された記録紙は、排出ローラ１１２により画像形成装置１０の外部に排出される。
　ブラック（Ｋ）の画像形成ステーションの記録紙搬送方向の下流側には、搬送ベルト１１１に対向する位置に、検知手段である光学センサ１１３が配置されている。光学センサ１１３は、各画像形成ステーション間のトナー像の色ずれ量を導出するため、搬送ベルト１１１上に形成されたテスト画像の位置の検出を行う。光学センサ１１３により導出された色ずれ量は、後述する制御基板４１５（図４参照）に通知され、記録紙上に色ずれのないフルカラートナー像が転写されるように、各色の画像位置が補正される。また、プリンタ制御部（不図示）は、複合機（ＭＦＰ）全体を制御するＭＦＰ制御部（不図示）からの指示に応じて、上述したスキャナ部１００、作像部１０３、定着部１０４、給送／搬送部１０５等を制御しながら、画像形成動作を実行する。
　ここでは、電子写真方式の画像形成装置の例として、搬送ベルト１１１上の記録紙に各画像形成ステーションの感光ドラム１０２に形成されたトナー像を直接転写する方式の画像形成装置１０について説明した。本発明は、このような感光ドラム１０２上のトナー像を直接、記録紙に転写する方式のプリンタに限定されるものではない。例えば、感光ドラム１０２上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像を記録紙に転写する二次転写部を備える画像形成装置についても、本発明は適用することができる。
［露光ヘッドの構成］
　次に、感光ドラム１０２に露光を行う露光ヘッド１０６について、図２Ａ及び図２Ｂを参照して説明する。図２Ａは、露光ヘッド１０６と感光ドラム１０２との位置関係を示す斜視図であり、図２Ｂは、露光ヘッド１０６の内部構成と、露光ヘッド１０６からの光束２０５がロッドレンズアレイ２０３により感光ドラム１０２に集光される様子を説明する図である。図２Ａに示すように、露光ヘッド１０６は、矢印方向に回転する感光ドラム１０２の上部の、感光ドラム１０２に対向する位置に、取付け部材（不図示）によって画像形成装置１０に取り付けられている（図１）。
　図２Ｂに示すように、露光ヘッド１０６は、駆動基板２０２と、駆動基板２０２に実装された面発光素子アレイ素子群２０１と、ロッドレンズアレイ２０３と、ハウジング２０４とから構成されている。ハウジング２０４には、ロッドレンズアレイ２０３と駆動基板２０２が取り付けられる。ロッドレンズアレイ２０３は、面発光素子アレイ素子群２０１からの光束２０５を感光ドラム１０２上に集光させる。工場では、露光ヘッド１０６単体で組立て調整作業が行われ、各スポットのピント調整、光量調整が行われる。ここで、感光ドラム１０２とロッドレンズアレイ２０３との間の距離、及びロッドレンズアレイ２０３と面発光素子アレイ素子群２０１との間の距離が、所定の間隔となるように組立て調整が行われる。これにより、面発光素子アレイ素子群２０１からの光が感光ドラム１０２上に結像される。そのため、工場でのピント調整時には、ロッドレンズアレイ２０３と面発光素子アレイ素子群２０１との距離が所定の値となるように、ロッドレンズアレイ２０３の取付け位置の調整が行われる。また、工場での光量調整時には、面発光素子アレイ素子群２０１の各発光素子を順次発光させていき、ロッドレンズアレイ２０３を介して感光ドラム１０２上に集光させた光が所定光量になるように、各発光素子の駆動電流の調整が行われる。
［面発光素子アレイ素子群の構成］
　図３Ａ、図３Ｂ及び図３Ｃは、面発光素子アレイ素子群２０１を説明する図である。図３Ａは、駆動基板２０２の面発光素子アレイ素子群２０１が実装された面の構成を示す模式図であり、図３Ｂは、駆動基板２０２の面発光素子アレイ素子群２０１が実装された面（第１面）とは反対側の面(第２面)の構成を示す模式図である。
　図３Ａに示すように、駆動基板２０２に実装された面発光素子アレイ素子群２０１は、２９個の面発光素子アレイチップ１～２９が、駆動基板２０２の長手方向に沿って、千鳥状に２列に配置された構成を有している。なお、図３Ａにおいて、上下方向は第１の方向である副走査方向（感光ドラム１０２の回転方向）を示し、水平方向は、副走査方向と直交する第２の方向である主走査方向を示す。主走査方向は、感光ドラム１０２の回転方向と交差する交差方向でもある。各々の面発光素子アレイチップの内部には、計５１６個の発光点を有する面発光素子アレイチップの各素子が、面発光素子アレイチップの長手方向に所定の解像度ピッチで配列されている。本実施例では、面発光素子アレイチップの各素子のピッチは、第１の解像度である１２００ｄｐｉの解像度のピッチである約２１．１６μｍ（≒２．５４ｃｍ／１２００ドット）となっている。その結果、１つの面発光素子アレイチップ内における５１６個の発光点の端から端までの配列間隔は、約１０．９ｍｍ（≒２１．１６μｍ×５１６）である。面発光素子アレイ素子群２０１は、２９個の面発光素子アレイチップから構成されている。面発光素子アレイ素子群２０１における露光可能な発光素子数は１４，９６４素子（＝５１６素子×２９チップ）となり、約３１６ｍｍ（≒約１０．９ｍｍ×２９チップ）の主走査方向の画像幅に対応した画像形成が可能となる。
　図３Ｃは、長手方向に２列に配置された面発光素子アレイチップのチップ間の境界部の様子を示す図であり、水平方向は、図３Ａの面発光素子アレイ素子群２０１の長手方向である。図３Ｃに示すように、面発光素子アレイチップの端部には、制御信号が入力されるワイヤボンディングパッドが配置されており、ワイヤボンディングパッドから入力された信号により、転送部及び発光素子が駆動される。また、面発光素子アレイチップは、複数の発光素子を有している。面発光素子アレイチップ間の境界部においても、発光素子の長手方向のピッチ（２つの発光素子の中心点と中心点の間隔）は、１２００ｄｐｉの解像度のピッチである約２１．１６μｍとなっている。また、上下２列に並んだ面発光素子アレイチップは、上下の面発光素子アレイチップの発光点の間隔（図中、矢印Ｓで示す）が約８４μｍ（１２００ｄｐｉで４画素分、２４００ｄｐｉで８画素分の各解像度の整数倍の距離）となるように配置されている。
　また、図３Ｂに示すように、面発光素子アレイ素子群２０１が実装された面とは反対側の駆動基板２０２の面には、駆動部３０３ａ、３０３ｂ、及びコネクタ３０５が実装されている。駆動部３０３ａ、３０３ｂは、ドライバＩＣである。コネクタ３０５の両側に配置された駆動部３０３ａ、３０３ｂは、それぞれ面発光素子アレイチップ１～１５、面発光素子アレイチップ１６～２９を駆動する。駆動部３０３ａ、３０３ｂは、それぞれパターン３０４ａ、３０４ｂを介して、コネクタ３０５と接続されている。コネクタ３０５には、後述する制御基板４１５（図４参照）からの駆動部３０３ａ、３０３ｂを制御する信号線、電源電圧、グランドが接続されており、駆動部３０３ａ、３０３ｂと接続される。また、駆動部３０３ａ、３０３ｂからは、それぞれ面発光素子アレイ素子群２０１を駆動するための配線が駆動基板２０２の内層を通り、面発光素子アレイチップ１～１５、面発光素子アレイチップ１６～２９に接続されている。
［制御基板、露光ヘッドの制御構成］
　図４は、画像データを処理し、露光ヘッド１０６に出力する出力手段としての制御基板４１５と、制御基板４１５から入力された画像データに基づいて、感光ドラム１０２を露光する駆動基板２０２の制御ブロック図である。以下に説明する各ブロック４０１～４１４は、ＩＣ内部のモジュールを示す。駆動基板２０２については、図４に示す駆動部３０３ａにより制御される面発光素子アレイチップ１～１５について説明する。なお、駆動部３０３ｂ（図４には不図示）により制御される面発光素子アレイチップ１６～２９も、駆動部３０３ａにより制御される面発光素子アレイチップ１～１５と同様の動作を行う。また、説明を簡易化するために、ここでは１つの色の画像処理について説明するが、本実施例の画像形成装置１０では、同様の処理を４色同時に並列処理される。図４に示す制御基板４１５は、露光ヘッド１０６を制御する信号を送信するためのコネクタ４１６を有している。コネクタ４１６からは、露光ヘッド１０６のコネクタ３０５に接続されたケーブル４１７、４１８を介して、それぞれ画像データ、後述するＬｉｎｅ同期信号、制御基板４１５のＣＰＵ４００からの制御信号が送信される。
［制御基板］
　制御基板４１５は、露光ヘッド１０６に対して露光ヘッド１０６を制御するための信号を送信する。この信号は、クロック信号、画像データ、Ｌｉｎｅ同期信号をパラレル－シリアル変換した信号である。この信号は、制御基板４１５側のコネクタ４１６から信号を伝送するケーブル４１７を介して露光ヘッド側のコネクタ３０５に入力される。また、ＣＰＵ４００の通信信号は、伝送ケーブル４１８を介して、露光ヘッド１０６側のコネクタ３０５に入力される。
　制御基板４１５では、ＣＰＵ４００により、画像データの処理と印刷タイミングの処理が行われる。制御基板４１５は、画像データ生成部４０１、ラインデータシフト部４０２、チップデータ変換部４０３、チップデータシフト部４０４、データ送信部４０５、同期信号生成部４０６の機能ブロックから構成されている。以下、制御基板４１５での画像データが処理される順に、各機能ブロックでの処理について説明する。
（画像データ生成部）
　データ生成手段である画像データ生成部４０１は、スキャナ部１００又は画像形成装置１０に接続された外部コンピュータから受信した画像データに対して、ＣＰＵ４００から指示された解像度でディザリング処理を行い、プリント出力のための画像データを生成する。本実施例では、画像データ生成部４０１は、第２の解像度である２４００ｄｐｉの解像度でディザリング処理を行うものとする。すなわち、画像データ生成部４０１が生成する画像データは、２４００ｄｐｉ相当の画素データである。本実施例の２４００ｄｐｉ相当の画素データは１ビットであるものとするが、複数ビットで１画素を表現しても良い。画像データ生成部４０１が生成する画素データは、副走査方向の２４００ｄｐｉ相当のラインに対応するラインデータである。なお、画像データ生成部４０１は、１つの集積回路４０１Ａである。
（ラインデータシフト部）
　ＣＰＵ４００は、光学センサ１１３により検知された色ずれ量に基づいて、主走査方向（露光ヘッド１０６の長手方向）、副走査方向（感光ドラム１０２の回転方向でもあり、記録紙の搬送方向でもある）の画像シフト量を２４００ｄｐｉ単位で各々決定する。画像シフト量は、例えば、光学センサ１１３による色ずれ検出用パターン画像の検知結果に基づいて算出される色間の相対的な色ずれ量に基づいて、ＣＰＵ４００によって決定される。そして、ＣＰＵ４００は、補正手段であるラインデータシフト部４０２に画像シフト量を指示する。ラインデータシフト部４０２では、ＣＰＵ４００から指示された画像シフト量を基に、記録紙１ページ内の画像領域全域に対して、画像データ生成部４０１から入力された画像データを２４００ｄｐｉ単位でシフト処理する。なお、ラインデータシフト部４０２は、記録紙１ページ内の画像領域を複数に分割し、分割された複数の画像領域毎にシフト処理を実行するようにしても良い。
（同期信号生成部）
　第２の生成手段である同期信号生成部４０６は、感光ドラム１０２の回転速度に同期した信号で、感光ドラム１０２の回転方向における出力画像の解像度の１ライン分に対応する周期信号（以下、Ｌｉｎｅ同期信号という）を生成する。ＣＰＵ４００は、同期信号生成部４０６にＬｉｎｅ同期信号の周期、すなわち予め定められた感光ドラム１０２の回転速度に対して、感光ドラム１０２表面が回転方向（副走査方向）に２４００ｄｐｉの画素サイズ（約１０．５μｍ）移動する時間を指示する。例えば、副走査方向に２００ｍｍ／秒の速度で印刷する場合には、ＣＰＵ４００は、Ｌｉｎｅ同期信号の周期（副走査方向１ライン分の周期）を約５２．９μｓ（≒（２５．４ｍｍ／２４００ドット）／２００ｍｍ）として、同期信号生成部４０６に指示する。画像形成装置１０が感光ドラム１０２の回転速度を検知する検知部（例えば感光ドラムの回転軸に設置したエンコーダ）を有している場合は、ＣＰＵ４００は、検知部の結果（エンコーダが出力する信号の発生周期）に基づいて、副走査方向の感光ドラム１０２の回転速度を算出し、当該算出結果に基づいてＬｉｎｅ同期信号の周期を決定する。一方、感光ドラム１０２の回転速度を検知する検知部を有していない場合、ＣＰＵ４００は、ユーザが操作部から入力するシートの坪量（ｇ／ｍ２）やシートサイズなどの紙の種類の情報に基づいて、Ｌｉｎｅ同期信号の周期を決定する。
（クロック生成部）
　第１の生成手段であるクロック生成部４２２は、ＲＯＭ４２１に格納されている副走査方向の倍率を補正するための補正値（以下、副走査倍率補正値という）に基づき、データ送信部４０５へ送信するクロック信号の周期（周波数）を作像開始前に決定する。図５に副走査倍率補正値に基づき生成されるクロック信号とＬｉｎｅ同期信号との関係を示す。図５には、クロック信号の波形と、クロック信号に基づき生成されるＬｉｎｅ同期信号と画像データ（Ｄ０、Ｄ１、…等）をそれぞれ示し、横軸はいずれも時間を示す。図５の（ａ）は副走査方向の倍率補正を行わない場合、図５の（ｂ）は副走査方向の倍率を拡大する場合、図５の（ｃ）は副走査方向の倍率を縮小する場合をそれぞれ示している。副走査方向の倍率補正を行わない場合のクロック周期ｄｃｌｋ（Ｔｎ＿ｃｌｋ）を基準の周期とすると、副走査方向の倍率を拡大する場合の第１の周期であるクロック周期ｄｃｌｋ（Ｔｍ＿ｃｌｋ）は長くなる。一方、副走査方向の倍率を縮小する場合の第２の周期であるクロック周期ｄｃｌｋ（Ｔｒ＿ｃｌｋ）は短くなる。クロック周期ｄｃｌｋの１パルスの出力（例えば、Ｄ０）は、ＰＷＭデータの１ブロック（「０」ｏｒ「１」）に相当する。
（チップデータ変換部）
　チップデータ変換部４０３は、Ｌｉｎｅ同期信号に同期して、ラインデータシフト部４０２より、感光ドラム１０２の副走査方向の１ライン分ずつ、ラインデータの読み出しを行う。そして、チップデータ変換部４０３は、読み出したラインデータをチップ毎のラインデータに分割するデータ処理を実行する。
　図６Ａは、チップデータ変換部４０３の構成を示すブロック図である。図６Ａにおいて、同期信号生成部４０６から出力されるＬｉｎｅ同期信号は、カウンタ５３０に入力される。カウンタ５３０は、入力されるＬｉｎｅ同期信号を変調してＬｉｎｅ同期信号よりも高周波のＣＬＫ信号を生成する周波数変調回路を備えている。カウンタ５３０は、周波数変調回路の代わりにＬｉｎｅ同期信号よりも高周波のクロック信号（ＣＬＫ）を生成する発振器を内蔵していても良い。以下では、チップデータ変換部４０３がラインデータシフト部４０２からラインデータを読み出す構成を例示するが、実施の形態はこれに限られるものではない。すなわち、ラインデータシフト部４０２にＬｉｎｅ同期信号を供給し、かつ上記ＣＬＫ信号をラインデータシフト部４０２が内部で生成することによって、ラインデータシフト部４０２がチップデータ変換部４０３に対して主体的にラインデータを送信するよう構成しても良い。
　カウンタ５３０はＬｉｎｅ同期信号が入力されると、カウント値を０にリセットした後、クロック信号（ＣＬＫ）（図６Ｂ参照）のパルス数に同期して、カウンタ値をインクリメントする。カウンタ５３０が生成するＣＬＫ信号の周波数は、チップデータ変換部４０３がＬｉｎｅ同期信号の１周期内に読み出すべき画素データの容量（ビット数）と、後述するチップデータ変換部４０３のデータ処理速度と、に基づいて設計段階で決定される。例えば、上述したように、面発光素子アレイ素子群２０１は、副走査方向の１ラインを露光する発光素子を１４，９６４素子（１２００ｄｐｉ換算）有している。一方、画像データ生成部４０１は、２４００ｄｐｉの解像度でディザリング処理を行っている。そのため、ラインデータシフト部４０２から出力される副走査方向の１ライン分の画像データの画素数は、２９，９２８画素（＝１４，９６４×（２４００ｄｐｉ／１２００ｄｐｉ））となる。チップデータ変換部４０３は、Ｌｉｎｅ同期信号の間に、副走査方向１ライン分の画像データを読み出して後述するラインメモリ５００への書き込みと、後述するメモリ５０１～５２９への画像データの書き込みを行う。そのため、カウンタ５３０は、１ラインのラインデータに含まれる画素数（２９，９２８）の２倍の数（５９，８５６）のカウント動作を行う。カウンタ５３０のカウント値が１～２９，９２８までの期間をＴｍ１、カウント値が２９，９２９～５９，８５６までの期間をＴｍ２とする（図６Ｂ参照）。
　ＲＥＡＤ制御部５３１は、カウンタ５３０のカウント値に応じてラインデータをラインデータシフト部４０２から読み出す。すなわち、ＲＥＡＤ制御部５３１は、カウンタ５３０のカウント値が１～２９，９２８までの期間Ｔｍ１に、主走査方向１ライン分のラインデータ（２９，９２８画素）をラインメモリ５００に格納する。また、ＷＲ制御部５３２は、カウンタ５３０のカウント値が２９，９２９～５９，８５６の期間Ｔｍ２に、ラインメモリ５００に格納された副走査方向１ライン分のラインデータをメモリ５０１～５２９に分割して書き込む。メモリ５０１～５２９はラインメモリ５００よりも記憶容量の少ないメモリであり、チップ毎に分割されたラインデータ（分割ラインデータ）を記憶する。メモリ５０１～５２９は、面発光素子アレイチップ１～２９に対応して設けられているＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ：先入れ先出し）メモリである。即ち、メモリ５０１は面発光素子アレイチップ１に対応するラインデータを記憶し、メモリ５０２は面発光素子アレイチップ２に対応するラインデータを記憶し、・・・メモリ５２９は面発光素子アレイチップ２９に対応するラインデータを記憶する。
　続いて、チップデータ変換部４０３が実行するラインデータシフト部４０２から読み出したラインデータのメモリ５０１～５２９への書き込み、及びメモリ５０１～５２９に書き込まれた画像データの出力について説明する。図６Ｂは、チップデータ変換部４０３におけるラインデータの入出力タイミングを説明するタイムチャートである。図６Ｂにおいて、Ｌｉｎｅ同期信号は、同期信号生成部４０６から出力されるパルス信号を示している。また、図中、ＴＬ１、ＴＬ２、・・・ＴＬ１０は、副走査方向１ライン分の周期の番号を示している。また、Ｌｉｎｅ同期信号の１周期は、カウンタ５３０のカウンタ値に応じて、期間Ｔｍ１と期間Ｔｍ２に分割されている。ラインメモリ５００への入力データは、ラインデータシフト部４０２からの画像データを示しており、周期ＴＬ１、ＴＬ２、・・・ＴＬ１０の期間Ｔｍ１にラインデータシフト部４０２から入力される。図５の（ｂ）中の１ライン目データとは、副走査方向の１ライン目のラインデータ（主走査方向１ライン分）を指している。同様に、２ライン目データ、・・・１０ライン目データとは、それぞれ、副走査方向の２ライン目のラインデータ、・・・副走査方向の１０ライン目のラインデータ（主走査方向１ライン分）を指している。
　また、図５の（ｂ）に示す‘メモリ５０１への入力データ’は、ラインメモリ５００に格納された主走査方向１ライン分のラインデータのうち、面発光素子アレイチップ１に対応するラインデータがメモリ５０１に書き込まれるタイミングを示している。同様に、メモリ５０２への入力データ、メモリ５０３への入力データ、・・・メモリ５２９への入力データは、それぞれ面発光素子アレイチップ２、３、・・・２９に対応するラインデータがメモリ５０２、５０３、・・・５２９それぞれに書き込まれるタイミングを示している。なお、メモリ５０１への入力データの１ライン目データとは、主走査方向１ライン分の全ラインデータではなく、面発光素子アレイチップ１が対応する主走査方向のラインデータ（分割ラインデータ）を指しており、メモリ５０２～メモリ５２９の入力データについても同様である。
　図５の（ｂ）に示す‘メモリ５０１からの出力データ’は、メモリ５０１に書き込まれたラインデータを面発光素子アレイチップ１に出力するために読み出すタイミングを示している。同様に、図５の（ｂ）に示す‘メモリ５０２からの出力データ’、・・・‘メモリ５２９からの出力データ’は、それぞれ面発光素子アレイチップ２、・・・面発光素子アレイチップ２９に出力するために読み出すタイミングを示している。なお、メモリ５０１からの出力データの１ライン目データとは、主走査方向１ライン分の全ラインデータではなく、面発光素子アレイチップ１が対応する主走査方向のラインデータ（分割ラインデータ）を指しており、メモリ５０２～メモリ５２９からの出力データについても同様である。 
　本実施例では、ラインメモリ５００から、主走査方向１ライン分のラインデータを順次読み出し、まず、面発光素子アレイチップ１のラインデータを格納するメモリ５０１への書き込みが行われる。次に、面発光素子アレイチップ２の画像データを格納するメモリ５０２への書き込みが行われ、以降、面発光素子アレイチップ２９の画像データを格納するメモリ５２９まで順次、書き込みが連続的に行われる。なお、チップデータ変換部４０３の後段のチップデータシフト部４０４では、面発光素子アレイチップ単位での副走査方向のデータシフト処理が行われる。そのため、メモリ５０１～５２９には、副走査方向１０ライン分のラインデータが格納されるものとする。
　更に、メモリ５０１～５２９に格納されるラインデータは、各面発光素子アレイチップに対応する１チップ分のラインデータに加えて、隣接する面発光素子アレイチップの端部の画素データを複写した画素データも併せて格納される。例えば、メモリ５０２には、次のような画素データが格納される。すなわち、メモリ５０２には、面発光素子アレイチップ２に対応するラインデータの両端それぞれに、面発光素子アレイチップ１の面発光素子アレイチップ２側の最端部の画素データと、面発光素子アレイチップ３の面発光素子アレイチップ２側の最端部の画素データと、が付加されて格納される。
　図７は、ラインメモリ５００に格納されたラインデータと、メモリ５０１～５２９に格納される画像データとの関係を説明する図である。図７の（ａ）は、ラインメモリ５００に格納された面発光素子アレイチップ毎のラインデータを示す図であり、メモリ５０１～５２９に配列変更される前のラインデータの配列のイメージを示している。ラインメモリ５００には、面発光素子アレイチップ（Ｎ－１）のラインデータ（ハッチング表示）、面発光素子アレイチップＮのラインデータ（白抜き表示）、面発光素子アレイチップ（Ｎ＋１）のラインデータ（ハッチング表示）が格納されている。
　一方、図７の（ｂ）は、面発光素子アレイチップＮに対応するメモリのラインデータのイメージを示している。上述したように、面発光素子アレイチップに対応するメモリ５０２～５２８には、該当する面発光素子アレイチップのラインデータに、隣接する面発光素子アレイチップの端部の画素データが付加されて格納される。図７の（ｂ）に示す面発光素子アレイチップＮのラインデータのうち、最も左側の画素データは、面発光素子アレイチップ（Ｎ－１）のラインデータに含まれる面発光素子アレイチップＮに隣接する端部の画素データである（図中、矢印参照）。一方、図７の（ｂ）に示す面発光素子アレイチップＮのラインデータのうち、最も右側の画素データは、面発光素子アレイチップ（Ｎ＋１）のラインデータのうち、面発光素子アレイチップＮに隣接する端部の画素データである（図中、矢印参照）。
　なお、メモリ５０１には、面発光素子アレイチップ１に対応するラインデータの端部に面発光素子アレイチップ２の面発光素子アレイチップ１側の最端部の画素データが付加されて格納される。また、メモリ５２９には、面発光素子アレイチップ２９に対応するラインデータの端部に面発光素子アレイチップ２８の面発光素子アレイチップ２９側の最端部の画素データが付加されて格納される。
　このように、本実施例では、面発光素子アレイチップ毎に隣接する面発光素子アレイチップの端部の画素データを、該当の面発光素子アレイチップのラインデータの両端に追加して、メモリ５０１～５２９に格納する。上述したチップデータ変換部４０３の動作により、主走査方向の１ライン分のラインデータは、面発光素子アレイチップ１～２９に対応して設けられたメモリ５０１～５２９に、隣接する面発光素子アレイチップの端部の画素データとともに格納される。なお、隣接する面発光素子アレイチップの端部の画素データは、後述するフィルタ処理部４０８において用いられる。
（チップデータシフト部）
　補正手段であるチップデータシフト部４０４は、ＣＰＵ４００から予め指示された面発光素子アレイチップ毎の副走査方向の画像シフト量に関するデータ（２４００ｄｐｉ単位）に基づいて、メモリ５０１～５２９からのラインデータの相対的な読み出しタイミングを制御する。以下、チップデータシフト部４０４が実行する副走査方向の画像シフト処理について具体的に説明する。
　露光ヘッド長手方向において、偶数番目の各面発光素子アレイチップの実装位置にずれがないことが望ましい。同様に、露光ヘッド長手方向において、奇数番目の各面発光素子アレイチップの実装位置にずれがないことが望ましい。また、偶数番目の各面発光素子アレイチップと奇数番目の各面発光素子アレイチップとの副走査方向の実装位置関係は２４００ｄｐｉ相当で所定の画素数（例えば、８画素）であることが設計上好ましい。さらに、各面発光素子アレイチップ内における発光素子列の副走査方向の配置位置が固体差を持たず一定であることが好ましい。しかしながら、これらの実装位置や発光素子列の配置位置は誤差を含み、これらの誤差が出力画像の画質の低下を招く恐れがある。
　図４に示すメモリ４３０（ＲＯＭ）には、駆動基板２０２に千鳥状に実装された面発光素子アレイチップ１～２９の各発光素子列の副走査方向の相対的な位置関係から演算された補正データが記憶されている。例えば、メモリ４３０には、副走査方向の位置の基準となる面発光素子アレイチップ１の発光素子列に対して、他の面発光素子アレイチップ２～２９の各発光素子列が副走査方向に２４００ｄｐｉ相当で何画素ずれて駆動基板２０２に実装されているかの測定データに基づく補正データが記憶されている。測定データは、駆動基板２０２に面発光素子アレイチップ２～２９を実装した後、測定装置によって各面発光素子アレイチップの発光素子を点灯させ、その受光結果に基づいて計測される。ＣＰＵ４００は、画像形成装置１０の電源がＯＮされたことに応じてメモリ４３０から読み出した補正データをチップデータシフト部４０４の内部レジスタに設定する。チップデータシフト部４０４は、内部レジスタに設定された補正データに基づいてメモリ５０１～５２９に記憶された同一ラインを形成するためのラインデータのシフト処理を行う。例えば、面発光素子アレイチップ１の発光素子列に対して面発光素子アレイチップ２の発光素子列が２４００ｄｐｉ相当で副走査方向に８画素ずれて駆動基板２０２に実装されている場合、チップデータシフト部４０４は、駆動基板２０２への面発光素子アレイチップ１に対応するラインデータの出力タイミングに対して、同一ラインをなす面発光素子アレイチップ２に対応するラインデータの出力タイミングが８画素分遅延するように面発光素子アレイチップ１に対応するラインデータに対して面発光素子アレイチップ２に対応する全ラインデータをシフトさせる。
（データ送信部）
　データ送信部４０５は、露光ヘッド１０６に対して、上述した一連のラインデータに対するデータ処理を実行した後のラインデータを駆動基板２０２に送信する。前述した図６Ｂを参照して、画像データの送信タイミングについて説明する。図３Ａに示すように、面発光素子アレイチップのうち、奇数番目の面発光素子アレイチップ１、３、５、・・・２９は、副走査方向の上流側に配置され、偶数番目の面発光素子アレイチップ２、４、６、・・・２８は、副走査方向の下流側に配置されている。図６Ｂに示すタイムチャートでは、奇数番目の面発光素子アレイチップ１、２９に対応するメモリ５０１、メモリ５２９への画像データの書き込みは、最初のＬｉｎｅ同期信号の期間（図中、ＴＬ１、ＴＬ１０）で行われる。そして、次のＬｉｎｅ同期信号の期間（図中、ＴＬ２）で、奇数番目の面発光素子アレイチップ１、２９に対応するメモリ５０１、メモリ５２９から、副走査方向１ライン目のデータの読み出しが行われる。同様に、更に次のＬｉｎｅ同期信号の期間では、奇数番目の面発光素子アレイチップ１、２９に対応するメモリ５０１、メモリ５２９から、副走査方向２ライン目のデータの読み出しが行われる。そして、１０番目のＬｉｎｅ同期信号の期間（図中、ＴＬ１０）で、奇数番目の面発光素子アレイチップ１、２９に対応するメモリ５０１、メモリ５２９から、副走査方向９ライン目のデータの読み出しが行われる。また、偶数番目の面発光素子アレイチップ２に対応するメモリ５０２は、メモリ５０２への画像データの書き込みが行われた期間ＴＬ１から、Ｌｉｎｅ同期信号４２４の９パルス後の期間（図中、ＴＬ１０）で、メモリ５０２から画像データの読み出しが行われる。
　データ送信部４０５は、チップデータシフト部４０４によって処理されたラインデータを駆動基板２０２に送信する。カウンタ５３０は、発振器の代わりに、入力されるＬｉｎｅ同期信号を変調してＬｉｎｅ同期信号よりも高周波のＣＬＫ信号を生成する周波数変調回路を備えている。カウンタ５３０は、周波数変調回路の代わりにＬｉｎｅ同期信号よりも高周波のクロック信号（ＣＬＫ）を生成する発振器を内蔵していても良い。本実施例では、Ｌｉｎｅ同期信号の１周期内でカウント値が５９，８５６（１ラインの画素データ数の２倍の数）以上になるように、クロック信号（図６ＢのＣＬＫ）の周波数を定めている。これにより、Ｌｉｎｅ同期信号の１周期の時間内で、ラインメモリ５００への画像データの入力（書き込み）、及びラインメモリ５００からメモリ５０１～５２９への画像データの出力（書き込み）が可能となる。
　一方、メモリ５０１～５２９からのデータの読み出しは、Ｌｉｎｅ同期信号の１周期の期間内に、２９個のメモリ５０１～５２９から各面発光素子アレイチップに対応する、主走査方向１ライン分の画像データをパラレルに出力する。そのため、メモリ５０１～５２９からの画像データの読み出し速度は、メモリへの書き込み速度に対して、低速で読み出してもよい。例えば、本実施例では、メモリ５０１～５２９への画像データの書き込み時のパルス数の５８倍の長い周期で、メモリ５０１～５２９から画像データを読み出すものとする。
　なお、ラインデータシフト部４０２、チップデータ変換部４０３、チップデータシフト部４０４、データ送信部４０５、同期信号生成部４０６は、集積回路４０１Ａとは異なる集積回路４０２Ａである。また、ＣＰＵ４００は、集積回路４０１Ａ及び集積回路４０２Ａとは異なる集積回路である。
［露光ヘッドの駆動部］
（データ受信部）
　次に、露光ヘッド１０６の駆動部３０３ａ内部の処理について説明する。データ受信部４０７は、制御基板４１５のデータ送信部４０５から送信されたデータを受信し、それぞれクロック信号４２０、Ｌｉｎｅ同期信号４２４、画像データ４２３を分離する。データ受信部４０７とデータ送信部４０５は一般的に知られているパラレルシリアル変換を使用すれば良い。本実施例では、クロック信号４２０、Ｌｉｎｅ同期信号４２４、画像データ４２３をパラレルシリアル変換により駆動部３０３ａへ送信しているが、それぞれパラレルで送信しても良い。また駆動部３０３ａはデータ受信部４０７で受信したクロック信号を基に動作する。これは駆動部３０３ａにクロック発振器や水晶振動子を不要とすることが可能となるためである。
　ここで、データ受信部４０７、データ送信部４０５は、Ｌｉｎｅ同期信号に同期して副走査方向のライン単位で、画像データを送受信するものとする。前述したように、チップデータ変換部４０３では、面発光素子アレイチップ１～２９のチップ毎にデータの配列を行い、以降の処理ブロックは面発光素子アレイチップ１～２９のチップのデータを並列処理する構成となっている。駆動部３０３ａでは、面発光素子アレイチップ１～１５に対応した画像データを受信し、チップ毎に並列に処理可能な回路を有するものとする。
（フィルタ処理部）
　変換手段であるフィルタ処理部４０８では、面発光素子アレイチップ１～２９毎の画像データに対して、主走査方向のフィルタ処理による補間処理を行い、主走査方向の解像度を２４００ｄｐｉから１２００ｄｐｉに変換する。
　フィルタ処理を行う際に、面発光素子アレイチップの端部の画素の処理を行う場合、隣接する面発光素子アレイチップの画素データがないと、画像が欠落し画像不良を発生させる。そのため、前述したように制御基板４１５のチップデータ変換部４０３で、隣接する面発光素子アレイチップの端部側の画素データを加えて、画像データを配列しておくことで、画像の欠落のないフィルタ処理を行うことができる（図７参照）。
（ＬＵＴ）
　続くＬＵＴ４１０は、面発光素子アレイチップ内の発光素子に対応する画素毎の画像データ値（濃度データ値）をルックアップテーブル（Ｌｏｏｋ　Ｕｐ　Ｔａｂｌｅ）を参照して、データ変換を行う。ＬＵＴ４１０では、面発光素子アレイチップの発光時間の応答特性に基づいて、パルス発光させたときの積算光量が所定の値となるように、画素毎のデータ値の変換を行う。例えば、面発光素子アレイチップの発光時間の応答が遅く、積算光量が目標値より小さい場合は、データ値が増えるようにデータ変換を行う。本実施例では、ＣＰＵ４００は、画像形成を開始する前に、ルックアップテーブルに設定される変換テーブルの値を、実験的に得られた発光素子アレイの応答特性に基づいた所定の値に設定するものとする。
　図１７Ａ、図１７Ｂ及び図１７Ｃは、ルックアップテーブルの一例を示す図である。ＬＵＴ４１０が図１７Ａ、図１７Ｂ及び図１７Ｃのルックアップテーブルのいずれかを用いて１２００ｄｐｉ相当の画素データをＰＷＭ信号に変換する。図１７Ａ、図１７Ｂ及び図１７Ｃのルックアップテーブルは１２００ｄｐｉ相当の画素データを８ビットのＰＷＭデータに変換するテーブルである。ここで、「０００，００１，０１０，０１１，１００」は、それぞれ「濃度０％、濃度２５％、濃度５０％、濃度７５％、濃度１００％」を示す１２００ｄｐｉ相当の画素データである。ＰＷＭデータの「１」はＬＥＤのＯＮデータ（発光データ）であり、「０」はＯＦＦデータ（非発光データ）を示す。ＰＷＭデータがΦＷ１～ΦＷ４に相当する。
（ＰＷＭ信号生成部、タイミング制御部、制御信号生成部、駆動電圧生成部）
　続くＰＷＭ信号生成部４１１では、画素毎のデータ値に応じて面発光素子アレイチップが１画素区間内で発光する発光時間に対応したパルス幅信号（以下、ＰＷＭ信号という）を生成する。ＰＷＭ信号を出力するタイミングは、タイミング制御部４１２により制御される。タイミング制御部４１２は、制御基板４１５の同期信号生成部４０６で生成されたＬｉｎｅ同期信号より、各画素の画素区間に対応した同期信号を生成し、ＰＷＭ信号生成部４１１に出力する。駆動電圧生成部４１４は、ＰＷＭ信号に同期して、面発光素子アレイチップを駆動する駆動電圧を生成する。なお、駆動電圧生成部４１４は、ＣＰＵ４００によって所定の光量となるように出力信号の電圧レベルを５Ｖ中心に調整可能な構成とする。本実施例では、各面発光素子アレイチップは、同時に４つの発光素子を独立して駆動できる構成となっている。駆動電圧生成部４１４は、面発光素子アレイチップ毎に駆動信号４ライン、露光ヘッド１０６全体では、千鳥状構成の１ライン（１５チップ）×４＝６０ラインに駆動信号を供給する。各面発光素子アレイチップに供給される駆動信号は、ΦＷ１～ΦＷ４とする（図８参照）。一方、後述するシフトサイリスタ（図８参照）の動作により、順次、面発光素子アレイチップが駆動される。制御信号生成部４１３は、タイミング制御部４１２で生成された画素区間に対応する同期信号より、画素毎にシフトサイリスタを転送するための制御信号Φｓ、Φ１、Φ２を生成する（図８参照）。
［ＳＬＥＤ回路の説明］
　図８は、本実施例の自己走査型発光素子（Ｓｅｌｆ－Ｓｃａｎｎｉｎｇ　ＬＥＤ：ＳＬＥＤ）アレイチップの一部分を抜き出した等価回路である。図８において、Ｒａ、Ｒｇはそれぞれアノード抵抗、ゲート抵抗であり、Ｔｎはシフトサイリスタ、Ｄｎは転送ダイオード、Ｌｎは発光サイリスタを示す。また、Ｇｎは、対応するシフトサイリスタＴｎ、及びシフトサイリスタＴｎに接続されている発光サイリスタＬｎの共通ゲートを表している。ここで、ｎは２以上の整数とする。Φ１は奇数番目のシフトサイリスタＴの転送ライン、Φ２は偶数番目のシフトサイリスタＴの転送ラインである。ΦＷ１～ΦＷ４は発光サイリスタＬの点灯信号ラインであり、それぞれ抵抗ＲＷ１～ＲＷ４と接続されている。ＶＧＫはゲートラインであり、Φｓはスタートパルスラインである。図８に示すように、１個のシフトサイリスタＴｎに対し、発光サイリスタはＬ４ｎ－３～Ｌ４ｎまでの４個が接続されており、同時に４個の発光サイリスタＬ４ｎ－３～Ｌ４ｎが点灯可能な構成となっている。
［ＳＬＥＤ回路の動作］
　次に、図８に示すＳＬＥＤ回路の動作について説明する。なお、図８の回路図において、ゲートラインＶＧＫには５Ｖが印加されているものとし、転送ラインΦ１、Φ２、及び点灯信号ラインΦＷ１～ΦＷ４に入力される電圧も、同じく５Ｖとする。図８において、シフトサイリスタＴｎがオン状態にあるとき、シフトサイリスタＴｎ、及びシフトサイリスタＴｎに接続されている発光サイリスタＬｎの共通ゲートＧｎの電位は約０．２Ｖまで引き下げられる。発光サイリスタＬｎの共通ゲートＧｎと発光サイリスタＬｎ＋１の共通ゲートＧｎ＋１との間は、結合ダイオードＤｎで接続されているため、結合ダイオードＤｎの拡散電位にほぼ等しい電位差が発生する。本実施例では、結合ダイオードＤｎの拡散電位は約１．５Ｖであるので、発光サイリスタＬｎ＋１の共通ゲートＧｎ＋１の電位は、発光サイリスタＬｎの共通ゲートＧｎの電位の０．２Ｖに、拡散電位の１．５Ｖを加えた１．７Ｖ（＝０．２Ｖ＋１．５Ｖ）となる。以下、同様に、発光サイリスタＬｎ＋２の共通ゲートＧｎ＋２の電位は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）、発光サイリスタＬｎ＋３（不図示）の共通ゲートＧｎ＋３（不図示）の電位は４．７Ｖ（＝３．２Ｖ＋１．５Ｖ）となる。ただし、発光サイリスタＬｎ＋４の共通ゲートＧｎ＋４以降の電位は、ゲートラインＶＧＫの電圧が５Ｖであり、これ以上の高い電圧にはならないので、５Ｖとなる。また、発光サイリスタＬｎの共通ゲートＧｎより前（図８の共通ゲートＧｎよりも左側）の共通ゲートＧｎ－１の電位については、結合ダイオードＤｎ－１が逆バイアス状態になっているため、ゲートラインＶＧＫの電圧がそのまま印加され、５Ｖとなっている。
　図９Ａは、上述したシフトサイリスタＴｎがオン状態のときの各発光サイリスタＬｎの共通ゲートＧｎのゲート電位の分布を示す図であり、共通ゲートＧｎ－１、Ｇｎ、Ｇｎ＋１・・・は、図８中の発光サイリスタＬの共通ゲートを指している。また、図９Ａの縦軸は、ゲート電位を示す。各シフトサイリスタＴｎがオンするために必要な電圧（以下、しきい値電圧と表記）は、各々の発光サイリスタＬｎの共通ゲートＧｎのゲート電位に拡散電位（１．５Ｖ）を加えたものと、ほぼ同じ電位である。シフトサイリスタＴｎがオンしているとき、同じシフトサイリスタＴｎの転送ラインΦ２のラインに接続されているシフトサイリスタの中で、共通ゲートのゲート電位が最も低いのはシフトサイリスタＴｎ＋２である。シフトサイリスタＴｎ＋２に接続されている発光サイリスタＬｎ＋２の共通ゲートＧｎ＋２の電位は、先に説明したように３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）（図９Ａ）である。したがって、シフトサイリスタＴｎ＋２のしきい値電圧は４．７Ｖ（＝３．２Ｖ＋１．５Ｖ）となる。しかしながら、シフトサイリスタＴｎがオンしているため、転送ラインΦ２の電位は約１．５Ｖ（拡散電位）に引き込まれており、シフトサイリスタＴｎ＋２のしきい値電圧より低いために、シフトサイリスタＴｎ＋２はオンすることができない。同じ転送ラインΦ２に接続されている他のシフトサイリスタは、シフトサイリスタＴｎ＋２よりもしきい値電圧が高いため、同様にオンすることができず、シフトサイリスタＴｎのみがオン状態を保つことができる。
　また、転送ラインΦ１に接続されているシフトサイリスタについては、しきい値電圧が最も低い状態であるシフトサイリスタＴｎ＋１のしきい値電圧は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）である。そして、次にしきい値電圧の低いシフトサイリスタＴｎ＋３（図８では不図示）は６．２Ｖ（＝４．７Ｖ＋１．５Ｖ）である。この状態で、転送ラインΦ１に５Ｖが入力されると、シフトサイリスタＴｎ＋１のみがオン状態に遷移できる。この状態では、シフトサイリスタＴｎとシフトサイリスタＴｎ＋１が同時にオンした状態である。そのため、シフトサイリスタＴｎ＋１から図８の回路図中、右側に設けられたシフトサイリスタＴｎ＋２、Ｔｎ＋３等のゲート電位は、各々、拡散電位（１．５Ｖ）分、引き下げられる。ただし、ゲートラインＶＧＫの電圧が５Ｖであり、発光サイリスタＬの共通ゲートの電圧はゲートラインＶＧＫの電圧で制限されるため、シフトサイリスタＴｎ＋５より右側のゲート電位は５Ｖとなる。図９Ｂは、このときの各共通ゲートＧｎ－１～Ｇｎ＋４のゲート電圧分布を示す図であり、縦軸はゲート電位を示す。この状態で、転送ラインΦ２の電位を０Ｖに下げると、シフトサイリスタＴｎがオフし、シフトサイリスタＴｎの共通ゲートＧｎの電位がＶＧＫ電位まで上昇する。図９Ｃは、このときのゲート電圧分布を示す図であり、縦軸はゲート電位を示す。こうして、シフトサイリスタＴｎからシフトサイリスタＴｎ＋１へのオン状態の転送が完了する。
［発光サイリスタの発光動作］
　次に、発光サイリスタの発光動作に関して説明する。シフトサイリスタＴｎのみがオンしているとき、発光サイリスタＬ４ｎ－３～Ｌ４ｎまでの４個の発光サイリスタのゲートはシフトサイリスタＴｎの共通ゲートＧｎに共通に接続されている。そのため、発光サイリスタＬ４ｎ－３～Ｌ４ｎのゲート電位は、共通ゲートＧｎと同じ０．２Ｖである。したがって、各々の発光サイリスタのしきい値は１．７Ｖ（＝０．２Ｖ＋１．５Ｖ）であり、発光サイリスタの点灯信号ラインΦＷ１～ΦＷ４から、１．７Ｖ以上の電圧が入力されれば、発光サイリスタＬ４ｎ－３～Ｌ４ｎは点灯可能である。したがって、シフトサイリスタＴｎがオンしているときに、点灯信号ラインΦＷ１～ΦＷ４に点灯信号を入力することにより、発光サイリスタＬ４ｎ－３～Ｌ４ｎまでの４個の発光サイリスタを選択的に発光させることが可能である。このとき、シフトサイリスタＴｎの隣のシフトサイリスタＴｎ＋１の共通ゲートＧｎ＋１の電位は１．７Ｖであり、共通ゲートＧｎ＋１にゲート接続している発光サイリスタＬ４ｎ＋１～４ｎ＋４のしきい値電圧は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）となる。点灯信号ラインΦＷ１～ΦＷ４から入力される点灯信号は５Ｖであるので、発光サイリスタＬ４ｎ－３～４ｎの点灯パターンと同じ点灯パターンで、発光サイリスタＬ４ｎ＋１～Ｌ４ｎ＋４も点灯しそうである。ところが、発光サイリスタＬ４ｎ－３～Ｌ４ｎまでの方がしきい値電圧が低いため、点灯信号ラインΦＷ１～ΦＷ４から点灯信号が入力された場合には、発光サイリスタＬ４ｎ＋１～Ｌ４ｎ＋４よりも早くオンする。一旦、発光サイリスタＬ４ｎ－３～Ｌ４ｎがオンすると、接続されている点灯信号ラインΦＷ１～ΦＷ４が約１．５Ｖ（拡散電位）に引き下げられる。そのため、点灯信号ラインΦＷ１～ΦＷ４の電位が、発光サイリスタＬ４ｎ＋１～Ｌ４ｎ＋４のしきい値電圧よりも低くなるため、発光サイリスタＬ４ｎ＋１～Ｌ４ｎ＋４はオンすることができない。このように、１個のシフトサイリスタＴに複数の発光サイリスタＬを接続することで、複数個の発光サイリスタＬを同時点灯させることができる。
　図１０は、図８に示すＳＬＥＤ回路の駆動信号のタイミングチャートである。図１０では、上から順に、ゲートラインＶＧＫ、スタートパルスラインΦｓ、奇数番目、偶数番目のシフトサイリスタの転送ラインΦ１、Φ２、発光サイリスタの点灯信号ラインΦＷ１～ΦＷ４の駆動信号の電圧波形を表している。なお、各駆動信号は、オン時の電圧は５Ｖ、オフ時の電圧は０Ｖである。また、図１０の横軸は時間を示す。また、Ｔｃは、クロック信号Φ１の周期を示し、Ｔｃ／２は、周期Ｔｃの半分（＝１／２）の周期を示す。
　ゲートラインＶＧＫには常に５Ｖが供給される。また、奇数番目のシフトサイリスタ用のクロック信号Φ１、偶数番目のシフトサイリスタ用のクロック信号Φ２が同じ周期Ｔｃにて入力され、スタートパルスラインの信号Φｓは５Ｖが供給されている。奇数番目のシフトサイリスタ用のクロック信号Φ１が最初に５Ｖになる少し前に、ゲートラインＶＧＫに電位差をつけるために、スタートパルスラインの信号Φｓは０Ｖに落とされる。これにより、最初のシフトサイリスタＴｎ－１のゲート電位が５Ｖから１．７Ｖに引き込まれ、しきい値電圧が３．２Ｖになって、転送ラインΦ１による信号でオンできる状態になる。転送ラインΦ１に５Ｖが印加され、最初のシフトサイリスタＴｎ－１がオン状態に遷移してから少し遅れて、スタートパルスラインΦｓに５Ｖが供給され、以降、スタートパルスラインΦｓには５Ｖが供給され続ける。
　転送ラインΦ１と転送ラインΦ２は互いのオン状態（ここでは５Ｖ）が重なる時間Ｔｏｖを持ち、略相補的な関係になるように構成される。発光サイリスタ点灯用信号ラインΦＷ１～ΦＷ４は、転送ラインΦ１、Φ２の周期の半分の周期で送信され、対応するシフトサイリスタがオン状態のときに、５Ｖが印加されると点灯する。例えば期間ａでは同一のシフトサイリスタに接続されている４つの発光サイリスタが全て点灯している状態であり、期間ｂでは３つの発光サイリスタが同時点灯している。また、期間ｃでは全ての発光サイリスタは消灯状態であり、期間ｄでは２つの発光サイリスタが同時点灯している。期間ｅでは点灯する発光サイリスタは１つのみである。
　本実施例では１個のシフトサイリスタに接続する発光サイリスタの数は４個としているがこれに限ったものではなく、用途に応じて４個より少なくても多くてもよい。なお、上述した回路では各サイリスタのカソードを共通とする回路について説明したが、アノード共通回路でも適宜極性を反転することで適用可能である。
［面発光サイリスタの構造］
　図１１Ａ及び図１１Ｂは、本実施例の面発光サイリスタ部の概略図である。図１１Ａは、メサ（台形）構造９２２に形成された発光素子が複数配列されている発光素子アレイの平面図（模式図）である。図１１Ｂは、図１１Ａに示すＸＩＢ－ＸＩＢ線で、メサ構造９２２に形成された発光素子を切断したときの断面概略図である。発光素子が形成されたメサ構造９２２は、所定のピッチ（発光素子間の間隔）（例えば１２００ｄｐｉの解像度の場合には約２１．１６μｍ）で配置されており、各メサ構造９２２は、素子分離溝９２４により互いに分離されている。
　図１１Ｂにおいて、９００は第一伝導型の化合物半導体基板、９０２は基板９００と同じ第一伝導型のバッファ層、９０４は第一伝導型の二種類の半導体層の積層で構成される分布ブラッグ反射（ＤＢＲ）層である。また、９０６は第１の第一伝導型半導体層、９０８は第一伝導型とは異なる第１の第二伝導型半導体層、９１０は第２の第一伝導型半導体層、９１２は第２の第二伝導型半導体層である。図１１Ｂに示すように、半導体層９０６、９０８、９１０、９１２の、伝導型の異なる半導体を交互に積層することで、ｐｎｐｎ型（又はｎｐｎｐ型）のサイリスタ構造を形成している。本実施例では、基板９００にはｎ型のＧａＡｓ基板を用い、バッファ層９０２にはｎ型ＧａＡｓ又はｎ型のＡｌＧａＡｓ層、ＤＢＲ層９０４にはｎ型の高Ａｌ組成のＡｌＧａＡｓと低Ａｌ組成のＡｌＧａＡｓの積層構造を用いている。ＤＢＲ層の上の第１の第一伝導型半導体層９０６にはｎ型ＡｌＧａＡｓ、第１の第二伝導型半導体層９０８にはｐ型ＡｌＧａＡｓ、第２の第一伝導型半導体層９１０にはｎ型ＡｌＧａＡｓ、第２の第二伝導型半導体層９１２にはｐ型ＡｌＧａＡｓを用いている。
　また、メサ構造型の面発光素子では、電流狭窄機構を用い、電流をメサ構造９２２側面に流さないようにすることで発光効率を向上させている。ここで、本実施例における電流狭窄機構について説明する。図１１Ｂに示すように、本実施例では第２の第二伝導型半導体層９１２であるｐ型ＡｌＧａＡｓの上に、ｐ型のＧａＰ層９１４を形成し、更にその上にｎ型の透明導電体であるＩＴＯ層９１８を形成している。ｐ型ＧａＰ層９１４は、透明導電体ＩＴＯ層９１８と接触する部分の不純物濃度を十分高く形成しておく。発光サイリスタに対して順バイアスを加えたとき（例えば裏面電極９２６を接地し、表面電極９２０に正電圧を加えたとき）、ｐ型ＧａＰ層９１４は、透明導電体ＩＴＯ層９１８と接触する部分の不純物濃度を十分高く形成されているため、トンネル接合となる。その結果、電流が流れる。このような構造により、ｐ型ＧａＰ層９１４は、ｎ型透明導電体ＩＴＯ層９１８と接触する部分に電流を集中させ、電流狭窄機構を形成している。なお、本実施例においては、ＩＴＯ層９１８とｐ型ＡｌＧａＡｓ層９１２との間に層間絶縁層９１６を設けている。ところが、ｎ型ＩＴＯ層９１８とｐ型ＡｌＧａＡｓ層９１２で形成される付設ダイオードは、発光サイリスタの順方向バイアスに対して逆バイアスになっており、順バイアスしたときに、トンネル接合部以外は基本的に電流が流れない。そのため、ｎ型ＩＴＯ層９１８とｐ型ＡｌＧａＡｓ層９１２で形成される付設ダイオードの逆方向耐圧が必要な用途に対して十分であれば、省略することも可能である。このような構成により、ｐ型ＧａＰ層９１４とｎ型透明導電体ＩＴＯ層９１８とが接触する部分とほぼ同等な部分の下部の半導体積層部が発光し、ＤＢＲ層９０４によってそのほとんどの発光が基板９００と反対側に反射される。
　本実施例における露光ヘッド１０６は、解像度に応じて発光点の密度（発光素子間の間隔）が決定される。面発光素子アレイチップ内部の各発光素子は、素子分離溝９２４によってメサ構造９２２に分離され、例えば１２００ｄｐｉの解像度で画像形成を行う場合は、隣接する発光素子（発光点）の素子中心間の間隔は２１．１６μｍとなるように配列される。
［副走査方向における倍率調整時のＬｉｎｅ同期信号と画像データとの関係］
　図１２は、データ受信部４０７から出力されるＬｉｎｅ同期信号と画像データとの関係を示す図である。図１２の（ａ）は副走査方向における倍率補正を行わない場合を示し、図１２の（ｂ）は副走査方向における倍率を拡大する場合を示し、図１２の（ｃ）は副走査方向における倍率を縮小する場合を示す。なお、副走査方向における倍率補正を行わない場合（図１２の（ａ））を基準とする。各図には、Ｌｉｎｅ同期信号の波形と、画像データを示す。横軸はいずれも時間を示す。補正を行わない場合のＬｉｎｅ同期信号の周期Ｔｎは、Ｔｎ＿ｃｌｋ×１５０００であり、倍率を拡大する場合のＬｉｎｅ同期信号の周期Ｔｍは、Ｔｍ＿ｃｌｋ×１５０００である。また、倍率を縮小する場合のＬｉｎｅ同期信号の周期Ｔｒは、Ｔｒ＿ｃｌｋ×１５０００である。
　データ受信部４０７から出力されるクロック周波数は図１２の（ａ）、（ｂ）及び（ｃ）で異なる。言い換えればクロック周期は、（ａ）ではＴｎ＿ｃｌｋ、（ｂ）ではＴｍ＿ｃｌｋ、（ｃ）ではＴｒ＿ｃｌｋである（Ｔｍ＿ｃｌｋ＞Ｔｎ＿ｃｌｋ＞Ｔｒ＿ｃｌｋ）。しかし、Ｌｉｎｅ同期信号間のパルス数は同じ（１５０００）である。実施例１では、１ラインに必要なクロック数は１５０００パルスとしている。図１２の（ｂ）の副走査方向の拡大時は、クロック周波数が低くなる（クロック周期が長くなる）ため、Ｌｉｎｅ同期信号の周期が副走査方向における倍率補正を行わない場合と比較して長くなる。図１２の（ｃ）の副走査方向の縮小時は、クロック周波数が高くなる（クロック周期が短くなる）ため、Ｌｉｎｅ同期信号の周期が副走査方向における倍率補正を行わない場合と比較して短くなる。その結果、副走査方向の倍率を拡大する場合は感光ドラム１０２上に形成されるライン間隔が伸び、全体的に画像データの副走査方向は拡大される。一方、副走査方向の倍率を縮小する場合は感光ドラム１０２上に形成されるライン間隔が縮み、全体的に画像データの副走査方向は縮小される。
　制御手段としての制御基板４１５は、感光ドラム１０２の回転方向の倍率を、例えばＮ倍とする倍率補正を行う場合に、クロック信号の周期及びＬｉｎｅ同期信号の周期をそれぞれ１／Ｎ倍に補正する。
［感光ドラム１０２上に形成されるドット形状］
　図１３は副走査方向の倍率補正を行わない場合と倍率補正を行う場合の感光ドラム１０２上に形成されるドット関係を示す。図１３で、（ａ）は副走査方向の倍率を拡大する場合を示し、（ｂ）は副走査方向の倍率補正を行わない（基準の）場合を示し、（ｃ）は副走査方向の倍率を縮小する場合を示す。図１３には、副走査方向の１ライン目と２ライン目を示している。副走査方向の倍率補正を行わない場合を基準として、副走査方向の倍率を拡大する場合は、データ受信部４０７から出力されるクロック周期（Ｔｍ＿ｃｌｋ）が長くなっているため、感光ドラム１０２上に形成されるドットは大きくなる。一方、副走査方向の倍率を縮小する場合は、データ受信部４０７から出力されるクロック周期（Ｔｒ＿ｃｌｋ）が短くなっているため、感光ドラム１０２上に形成されるドットは小さくなる。
　上述したとおり、副走査方向の倍率を拡大する場合は、感光ドラム１０２上に形成されるライン間隔が伸びることになるが、感光ドラム１０２上に形成されるドットも大きくなっている。このため、画像データの濃度は副走査方向における倍率補正を行わない場合と同様の濃度が保たれる。また、副走査方向の倍率を縮小する場合は、感光ドラム１０２上に形成されるライン間隔が縮むことになるが、感光ドラム１０２上に形成されるドットも小さくなっている。このため、画像データの濃度は副走査方向における倍率補正を行わない場合と同様の濃度が保たれる。
　以上説明した実施例１においては、副走査方向の倍率を拡大・縮小する場合、クロック生成部４２２で生成するクロック信号の周期を変更することで副走査方向の倍率補正を可能としている。このため、ライン間隔の伸び又は縮みとともに画像データの濃度変動を抑えることが可能となり、品質の高い画像形成が可能な画像形成装置１０を提供することができる。
　なお、実施例１においては、面発光素子アレイチップを千鳥状に配置した例について述べたが、例えば一列に配列する構成においても、同様に処理することで同様の効果を得ることができる。
　なお、図４において、ＣＰＵ４００、集積回路４０１Ａ、集積回路４０２Ａは、１つの集積回路に含まれていてもよい。更に、ＣＰＵ４００と、集積回路４０１Ａ及び集積回路４０２Ａと、が異なる集積回路であってもよい。
　以上、実施例１によれば、副走査方向の倍率の補正を精度良く行うことができる。
　実施例２について、特に実施例１と異なる箇所について図１４Ａ及び図１４Ｂを用いて詳細に説明する。実施例１で説明したように、クロック生成部４２２で生成するクロック周期を変更することで副走査方向の倍率補正を行う場合、クロック周期と面発光素子アレイチップの光量がリニアでは無い場合が発生する。その際は、倍率補正に合わせて面発光素子アレイチップの光量を変更することで画像データの濃度を合わせる必要がある。
　図１４Ａは、クロック周期と面発光素子アレイチップの光量との関係を示す図である。図１４Ａで、（ａ）は副走査方向の倍率を拡大する場合のグラフであり、光量が不足する場合のグラフである。（ｂ）は副走査方向の倍率を縮小した場合のグラフであり、光量が過剰となる場合のグラフである。（ｃ）は実施例２の光量の補正を行ったときのグラフ、をそれぞれ示す。いずれも横軸はクロック周期［ナノ秒（ｎｓ）］を示し、縦軸は面発光素子アレイチップの光量を示す。また、図１４Ｂは、副走査方向の倍率補正を行った場合の、実施例２の光量を示す図であり、横軸に光量を示し、縦軸に副走査方向を示す。図１４Ｂで、（ａ）は副走査方向の倍率を拡大したときのグラフであり、（ｂ）は副走査方向の倍率補正を行わない（基準）ときのグラフであり、（ｃ）は副走査方向の倍率を縮小したときのグラフである。
　実施例２において、実施例１同様に副走査方向の倍率を拡大する場合、Ｌｉｎｅ同期信号の周期（Ｔｍ＝Ｔｍ＿ｃｌｋ×１５０００）が副走査方向の倍率補正をしない場合と比較して長くなっている。その結果、感光ドラム１０２上に形成されるライン間隔が伸びるため、１ライン目と２ライン目のドット間隔が広がる。しかしながら、クロック周期（Ｔｍ＿ｃｌｋ）が長くなったにもかかわらず、クロック周期と面発光素子アレイチップの光量がリニアでは無いため光量が不足する（図１４Ａの（ａ））。このため、記録紙に形成される画像データの濃度が、副走査方向における倍率補正を行わない場合と比較して、同様の濃度を得ることができない。そこで実施例２では、感光ドラム１０２上に形成されるドットを大きくする。更に、光量を上げるために駆動手段である駆動電圧生成部４１４により、倍率補正を行わない場合の基準の駆動電圧よりも各発光素子の駆動電圧を上げて、第１の駆動電圧とする（第１の駆動電圧＞基準の駆動電圧）。
　図１４Ｂに示すように、各発光素子の駆動電圧を上げると、副走査方向の倍率補正をしない場合（図１４Ｂの（ｂ））と比較して、各発光素子の光量が上がる（図１４Ｂの（ａ））。その結果、クロック周期とともに各発光素子の光量も補正することで、副走査方向における倍率補正を行った場合に、クロック周期と面発光素子アレイチップの光量との関係がリニアになる（図１４Ａの（ｃ））。このように、実施例２では、クロック周期と各発光素子の光量とを補正することで、副走査方向の感光ドラム１０２上に形成されるライン間隔は伸びているが感光ドラム１０２上に形成されるドットの大きさは大きくなる。更に、各発光素子の光量補正を行うことで、更に精度の良い補正が可能となる。 
　一方、光量がリニアではなく過剰な場合は、駆動電圧生成部４１４により、倍率補正を行わない場合の基準の駆動電圧よりも各発光素子の駆動電圧を下げて、第２の駆動電圧とすればよい（第２の駆動電圧＜基準の駆動電圧）。副走査方向の倍率を縮小する場合、Ｌｉｎｅ同期信号の周期（Ｔｒ＝Ｔｒ＿ｃｌｋ×１５０００）が副走査方向の倍率補正をしない場合と比較して短くなっている。その結果、感光ドラム１０２上に形成されるライン間隔が縮むため、１ライン目と２ライン目のドット間隔が縮む。しかしながら、クロック周期（Ｔｒ＿ｃｌｋ）が短くなったにもかかわらず、クロック周期と面発光素子アレイチップの光量がリニアでは無いため光量が過剰となる（図１４Ａの（ｂ））。このため、記録紙に形成される画像データの濃度が、副走査方向における倍率補正を行わない場合と比較して、同様の濃度を得ることができない。そこで実施例２では、感光ドラム１０２上に形成されるドットを小さくし、更に、光量を下げるために駆動電圧生成部４１４により各発光素子の駆動電圧を下げる。
　図１４Ｂに示すように、各発光素子の駆動電圧を下げると、副走査方向の倍率補正をしない場合（図１４Ｂの（ｂ））と比較して、各発光素子の光量が下がる（図１４Ｂの（ｃ））。その結果、クロック周期とともに各発光素子の光量も補正することで、副走査方向における倍率補正を行った場合に、クロック周期と面発光素子アレイチップの光量との関係がリニアになる（図１４Ａの（ｃ））。このように、実施例２では、クロック周期と各発光素子の光量とを補正することで、副走査方向の感光ドラム１０２上に形成されるライン間隔は縮んでいるが感光ドラム１０２上に形成されるドットの大きさは小さくなる。更に、各発光素子の光量補正を行うことで、更に精度の良い補正が可能となる。 
　なお、光量がリニアではなく光量が不足する場合は、駆動電圧生成部４１４により各発光素子の駆動電圧を上げれば良い。また、実施例２の副走査方向における倍率調整データに対応した面発光素子アレイチップの光量補正データは、ＲＯＭ４２１に予め格納されており、ＣＰＵ４００がＲＯＭ４２１から光量補正データを読み出すものとする。ＣＰＵ４００は、ＲＯＭ４２１から読み出した面発光素子アレイチップの光量補正データを駆動電圧生成部４１４に設定し、面発光素子アレイチップの光量を制御する。
　以上説明した実施例２においては、副走査方向の倍率を拡大・縮小する場合、クロック生成部４２２で生成するクロック信号の周期を変更することで副走査方向の倍率補正が可能である。更に、駆動電圧生成部４１４で各発光素子の駆動電圧を変更することで光量を変更し、感光ドラム１０２上に形成されるドットサイズを変更する。これにより、画像データの濃度変更を抑えることが可能となる。その結果、品質の高い画像形成が可能な画像形成装置１０を提供することができる。
　以上、実施例２によれば、副走査方向の倍率の補正を精度良く行うことができる。
［図４の変形例］
　図４の変形例１として、例えば、図１５に示すように、フィルタ処理部４０８がチップデータシフト部４０４とデータ送信部４０５との間にあってもよい。
　図４の変形例２として、例えば、図１６に示すように、フィルタ処理部４０８がラインデータシフト部４０２とチップデータ変換部４０３との間にあってもよい。
　本発明は上記実施の形態に制限されるものではなく、本発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、本発明の範囲を公にするために以下の請求項を添付する。
　本願は、２０１８年６月２７日提出の日本国特許出願特願２０１８－１２１８１８を基礎として優先権を主張するものであり、その記載内容の全てをここに援用する。
１０２　　　感光ドラム
１０６　　　露光ヘッド
２０１　　　面発光素子アレイ素子群
３０３　　　駆動部
４１５　　　制御基板
４２２　　　クロック生成部

Claims (8)

  1. 　回転可能な感光体と、
    　前記感光体の回転方向と交差する交差方向においてそれぞれが互いに異なる位置に配列され、前記感光体を露光する複数の発光素子と、前記複数の発光素子を駆動する駆動部と、を備える露光ヘッドと、
    を備え、前記交差方向における前記複数の発光素子の配列間隔に対応する解像度の画像を形成する画像形成装置であって、
    　クロック信号に同期して画像データを前記駆動部に出力する出力手段と、
    　前記クロック信号を生成する第１の生成手段と、
    　前記感光体の前記回転方向の解像度に対応する１ライン分の周期信号を生成する第２の生成手段と、
    　前記感光体の前記回転方向における出力する画像の倍率に応じて前記クロック信号の周期及び前記周期信号の周期を制御する制御手段と、
    を備えることを特徴とする画像形成装置。
  2. 　前記制御手段は、
    　第１の倍率で画像を形成する場合には、前記第２の生成手段により前記周期信号を第１の周期で生成し、前記第１の生成手段により前記クロック信号を第４の周期で生成し、
    　前記第１の倍率よりも大きい第２の倍率で画像を形成する場合には、前記第２の生成手段により前記周期信号を前記第１の周期よりも長い第２の周期で生成し、前記第１の生成手段により前記クロック信号を第４の周期よりも長い第５の周期で生成し、
    　前記第１の倍率よりも小さい第３の倍率で画像を形成する場合には、前記第２の生成手段により前記周期信号を前記第１の周期よりも短い第３の周期で生成し、前記第１の生成手段により前記クロック信号を前記第４の周期よりも短い第６の周期で生成することを特徴とする請求項１に記載の画像形成装置。
  3. 　前記複数の発光素子を駆動するための駆動電圧を出力する駆動手段を備え、
    　前記駆動手段は、前記回転方向の倍率を変化させる際に、前記倍率に応じて前記駆動電圧を変化させることにより前記発光素子の光量を制御することを特徴とする請求項１又は請求項２に記載の画像形成装置。
  4. 　前記駆動手段は、前記回転方向の前記画像の倍率を拡大させる場合には前記駆動電圧を、倍率を変化させない場合の基準の駆動電圧よりも高い第１の駆動電圧とし、前記回転方向の倍率を縮小させる場合には前記駆動電圧を前記基準の駆動電圧よりも低い第２の駆動電圧とすることを特徴とする請求項３に記載の画像形成装置。
  5. 　前記複数の発光素子は、前記交差方向に前記解像度に相当する間隔で配列されていることを特徴とする請求項１から請求項４のいずれか１項に記載の画像形成装置。
  6. 　前記出力手段は、前記複数の発光素子の配列間隔に対応する解像度よりも高い解像度の画像データを前記複数の発光素子の配列間隔に対応する解像度に変換する変換手段を有することを特徴とする請求項５に記載の画像形成装置。
  7. 　前記制御手段は、前記回転方向の倍率をＮ倍とする倍率補正を行う場合に、前記第１の生成手段により生成される前記クロック信号の周期及び前記第２の生成手段により生成される前記周期信号の周期をそれぞれ１／Ｎ倍に補正することを特徴とする請求項１から請求項６のいずれか１項に記載の画像形成装置。
  8. 　前記周期信号の周期は、前記クロック信号の周期の整数倍であることを特徴とする請求項１から請求項７のいずれか１項に記載の画像形成装置。
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