WO2019235835A1 - 반도체 소자 패키지 - Google Patents

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    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
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    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting

Definitions

  • the insulating portion may include a second protrusion disposed in the recess.
  • the zener diode 40 may be disposed on a center line in the Y-axis direction of the package.
  • the insulation unit 160 may be disposed under the substrate 10, and a portion of the insulation unit 160 may overlap the first protrusion 155 in the vertical direction.
  • the width of the metal part may mean a width in a first direction (X-axis direction) parallel to the upper surface of the substrate 10 and facing from the inner side of the metal sidewall 20 to the outer side, and the unevenness of the metal sidewall 20 Due to this may vary depending on the height from the top surface of the substrate (10).
  • the maximum width of the metal part may mean a maximum value among the widths of the metal part.
  • the fourth conductive layer 190 may be disposed between the third conductive layer 180 and the second protective layer 170.
  • the fourth conductive layer 190 can suppress migration of nickel (Ni).
  • the fourth conductive layer 190 may include palladium (Pd).
  • the 2-1 conductive layer 145, the 2-2 conductive layer 157, and the second metal portion 210 may be simultaneously formed by plating.
  • the second metal part 210, the third metal part 220, and the fourth metal part 230 may be formed by separate plating processes. For example, a time gap may exist between the first plating process for forming the second metal part 210 and the second plating process for forming the third metal part 220.

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Abstract

실시 예는, 일면에 전극이 배치되는 기판; 상기 기판 상에 상기 전극을 둘러싸도록 배치되는 금속 측벽; 상기 전극 상에 배치되는 반도체 소자; 및 상기 금속 측벽 상에 배치되어 상기 반도체 소자를 덮는 투광부재를 포함하고, 상기 금속 측벽의 내측면 및 외측면은 요철을 가지며, 상기 금속 측벽은, 상기 기판 상에 배치되는 제1 금속부; 상기 제1 금속부 상에 배치되는 제2 금속부; 및 상기 제2 금속부 상에 배치되는 제3 금속부를 포함하고, 상기 금속 측벽의 내측면 또는 외측면은 상기 제2 금속부와 상기 제3 금속부 사이에서 오목부를 포함하는 반도체 소자 패키지를 개시한다.

Description

반도체 소자 패키지
실시 예는 반도체 소자 패키지에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광 소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색, 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성 및 환경 친화성의 장점을 가진다.
또한, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트, 신호등, 가스나 화재를 감지하는 센서 등에까지 응용 분야가 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용 분야가 확대될 수 있다.
특히, 자외선 파장대의 광을 방출하는 반도체 소자는 경화작용이나 살균 작용을 하여 경화용, 의료용 및 살균용으로 사용될 수 있다.
한편, 반도체 소자의 설계 시에 열 방출이 중요한 고려 사항이 될 수 있다. 또한, 반도체 소자의 열 방출을 향상시키기 위해 반도체 소자의 몸체를 금속으로 제작하는 경우에는 쇼트 방지를 위한 설계 또한 이루어질 필요가 있다.
실시 예는 기판 상에 금속 측벽이 배치되는 반도체 소자 패키지를 제공한다.
실시 예는 열 방출이 우수한 반도체 소자 패키지를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 특징에 따른 반도체 소자 패키지는, 일면에 전극이 배치되는 기판; 상기 기판 상에 상기 전극을 둘러싸도록 배치되는 금속 측벽; 상기 전극 상에 배치되는 반도체 소자; 및 상기 금속 측벽 상에 배치되어 상기 반도체 소자를 덮는 투광부재를 포함하고, 상기 금속 측벽의 내측면 및 외측면은 요철을 가지며, 상기 금속 측벽은, 상기 기판 상에 배치되는 제1 금속부; 상기 제1 금속부 상에 배치되는 제2 금속부; 및 상기 제2 금속부 상에 배치되는 제3 금속부를 포함하고, 상기 제1 금속부의 외측면은 상기 제2 금속부의 외측면보다 상기 기판의 측면에 인접하고, 상기 금속 측벽의 내측면 또는 외측면은 상기 제2 금속부와 상기 제3 금속부 사이에서 오목부를 포함하고, 상기 제1 금속부, 상기 제2 금속부 및 상기 제3 금속부 각각은 상기 금속 측벽의 내측면에서부터 외측면까지의 제1 최대 폭, 제2 최대 폭 및 제3 최대 폭을 포함하고, 상기 제1 최대 폭은 상기 제2 최대 폭 및 상기 제3 최대 폭보다 클 수 있다.
상기 제1 금속부는 상기 제2 금속부의 외측면의 볼록부보다 외측으로 돌출되는 제1 테두리부를 포함하고, 상기 제1 금속부의 두께는 상기 제2 금속부의 두께보다 작을 수 있다.
상기 금속 측벽은, 상기 제3 금속부 상에 배치되는 제4 금속부를 포함하고, 상기 제4 금속부는 상기 금속 측벽의 내측면에서부터 외측면까지의 제4 최대 폭을 포함하고, 상기 제4 최대 폭은 상기 제2 최대 폭 및 상기 제3 최대 폭보다 작을 수 있다.
상기 금속 측벽은 상기 제4 금속부의 내측에 배치되며, 상기 투광부재가 배치되는 단차부를 포함하고, 상기 투광부재의 두께와 상기 단차부의 하면에서부터 상기 금속 측벽의 상면까지의 높이의 비는 0.75:1 내지 2.00:1일 수 있다.
상기 전극은, 상기 기판 상에 배치되고, 상기 반도체 소자가 배치되는 제1 전극; 및 상기 기판 상에 배치되고, 상기 반도체 소자가 제1 와이어를 통해 연결되는 제2 전극을 포함하고, 상기 기판의 하부에 배치되는 제1 패드 및 제2 패드; 상기 기판을 관통하여 상기 제1 전극과 상기 제1 패드를 연결하는 제1 관통전극; 및 상기 기판을 관통하여 상기 제2 전극과 상기 제2 패드를 연결하는 제2 관통전극을 포함할 수 있다.
상기 제1 패드는, 상기 기판의 하부에 배치되는 제1-1 도전층; 및 상기 제1-1 도전층의 하부에 배치되는 제2-1 도전층을 포함하고, 상기 제2 패드는, 상기 기판의 하부에 배치되는 제1-2 도전층; 및 상기 제1-2 도전층의 하부에 배치되는 제2-2 도전층을 포함하고, 상기 제1-2 도전층은 상기 제2-2 도전층보다 상기 제1 패드를 향해 돌출되어 상기 제2 관통전극에 연결되는 제1 돌출부를 포함할 수 있다.
상기 제1 패드와 상기 제2 패드 사이에 배치되는 절연부를 포함할 수 있다.
상기 절연부는 상기 제1 돌출부를 감쌀 수 있다.
상기 제1 패드는 상기 제1 돌출부와 마주보는 위치에서 상기 제2 패드의 반대 방향으로 함몰되는 리세스를 포함할 수 있다.
상기 절연부는 상기 리세스 내에 배치되는 제2 돌출부를 포함할 수 있다.
상기 제1-1 도전층은 상기 제2-1 도전층보다 외측으로 돌출되는 제2 테두리부를 포함하고, 상기 제1-2 도전층은 상기 제2-2 도전층보다 외측으로 돌출되는 제3 테두리부를 포함할 수 있다.
상기 제2 전극 상에 배치되고, 제2 와이어를 통해 상기 제1 전극에 연결되는 제너 다이오드를 포함하고, 상기 제1 전극은, 상기 반도체 소자가 배치되는 제1 실장부; 및 상기 제1 실장부와 상기 제1 관통전극을 연결하고, 상기 제너 다이오드가 제2 와이어를 통해 연결되는 제1 연결부를 포함하고, 상기 제2 전극은, 상기 제너 다이오드가 배치되는 제2 실장부; 및 상기 제2 실장부와 상기 제2 관통전극을 연결하고, 상기 반도체 소자가 제1 와이어를 통해 연결되는 제2 연결부를 포함하고, 상기 제1 연결부와 상기 제2 연결부는 제1 방향으로 서로 이격 배치되고, 상기 제1 실장부와 상기 제2 실장부는 상기 제1 연결부와 상기 제2 연결부 사이에서 상기 제1 방향에 수직인 제2 방향으로 서로 이격 배치될 수 있다.
상기 반도체 소자는 자외선 광을 방출할 수 있다.
상기 금속 측벽은 구리(Cu)를 포함하고, 상기 금속 측벽을 감싸고, 금(Au)을 포함하는 제1 보호층을 포함할 수 있다.
상기 제1 전극, 상기 제2 전극, 상기 제1 패드 및 상기 제2 패드는 상기 금속 측벽과 동일한 조성을 가지고, 상기 제1 전극, 상기 제2 전극, 상기 제1 패드 및 상기 제2 패드를 각각 감싸고, 금(Au)을 포함하는 제2 보호층; 상기 제1 전극, 상기 제2 전극, 상기 제1 패드 및 상기 제2 패드와 상기 제2 보호층 사이에 배치되고, 니켈(Ni)을 포함하는 제3 도전층; 및 상기 제3 도전층과 상기 제2 보호층 사이에 배치되고, 팔라듐(Pd)을 포함하는 제4 도전층을 포함할 수 있다.
실시 예에 따른 반도체 소자 패키지는 기판 상에 금속 측벽이 배치됨으로써, 금속 측벽이 도금에 의해 기판 상에 형성될 수 있고, 이로 인해 기판과 금속 측벽 사이의 접착력이 향상될 수 있다.
또한, 반도체 소자 패키지의 열 방출 효율을 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이고,
도 2는 도 1의 평면도이고,
도 3은 도 1의 저면도이고,
도 4는 도 2에 도 3을 중첩하여 나타낸 도면이고,
도 5는 도 2의 A-A 방향 단면도이고,
도 6은 도 5의 변형 예이고,
도 7은 도 5의 다른 변형 예이고,
도 8 내지 도 12는 본 발명에 따른 반도체 소자 패키지의 제조 공정을 나타낸 도면이고,
도 13은 도 1의 반도체 소자의 개념도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다.
다만, 본 발명의 기술사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술사상 범위 내에서라면, 실시 예들간 그 구성요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시 예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C 중 적어도 하나(또는 한 개 이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성요소가 다른 구성요소에 ‘연결’, ‘결합’ 또는 ‘접속’된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성요소와 그 다른 구성요소 사이에 있는 또 다른 구성요소로 인해 ‘연결’, ‘결합’ 또는 ‘접속’ 되는 경우도 포함할 수 있다.
또한, 각 구성요소의 “상(위) 또는 하(아래)”에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성요소가 두 개의 구성요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이고, 도 2는 도 1의 평면도이고, 도 3은 도 1의 저면도이고, 도 4는 도 2에 도 3을 중첩하여 나타낸 도면이고, 도 5는 도 2의 A-A 방향 단면도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자 패키지는 기판(10), 금속 측벽(20), 반도체 소자(30), 제너 다이오드(40) 및 투광부재(50)를 포함할 수 있다.
기판(10)은 절연성 기판, 인쇄회로기판(PCB) 또는 금속기판 등을 포함할 수 있다. 기판(10)은 세라믹 소재를 포함하는 절연성 기판일 수 있다. 세라믹 소재는 저온 소성 세라믹(LTCC, low temperature co-fired ceramic) 또는 고온 소성 세라믹(HTCC, high temperature co-fired ceramic)을 포함할 수 있다. 일 예로서, 기판(10)은 AlN과 같은 세라믹 소재를 포함할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 기판(10)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3 등과 같은 다른 세라믹 소재를 포함할 수도 있다.
기판(10)의 폭은 2.0mm 내지 5.0mm일 수 있고, 예시적으로 3.50mm일 수 있다.
기판(10) 상에는 제1 전극(100) 및 제2 전극(110)이 배치될 수 있다.
금속 측벽(20)은 기판(10) 상에 배치될 수 있다. 예시적으로, 금속 측벽(20)은 기판(10)의 상면에 직접 접촉할 수 있지만, 반드시 이에 한정되는 것은 아니고, 기판(10)과 금속 측벽(20) 사이에는 스퍼터링(sputtering) 등에 의해 형성되는 시드층(미도시)이 배치될 수도 있다.
금속 측벽(20)은 제1 전극(100)과 제2 전극(110)을 둘러싸도록 배치될 수 있다.
금속 측벽(20)은 캐비티(21)를 구성할 수 있다.
캐비티(21)는 기판(10)의 상면의 적어도 일부를 포함하는 바닥면을 가질 수 있다.
캐비티(21)는 에어 갭(air gap)을 포함할 수 있다. 에어 갭은 공기가 채워진 공간을 의미할 수 있고, 하나의 에어 갭이 캐비티(21)의 전체 영역에 걸쳐 형성될 수 있다.
그러나, 반드시 이에 한정되는 것은 아니고, 캐비티(21) 내에는 공기 이외의 다양한 가스(예: 질소)가 충전될 수도 있으며, 고분자 수지 등이 충전될 수도 있다.
캐비티(21)의 측면은 캐비티(21)의 바닥면에 대하여 수직하게 배치될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 캐비티(21)의 측면은 캐비티(21)의 바닥면에 대하여 90도보다 큰 각도로 경사지게 배치될 수도 있다.
금속 측벽(20)은 단차부(23)를 포함할 수 있다. 단차부(23)는 캐비티(21)의 상부에 배치될 수 있다. 단차부(23)는 금속 측벽(20)의 내측면에서부터 금속 측벽(20)의 외측면을 향해 연장될 수 있고, 금속 측벽(20)의 상면에서부터 기판(10)을 향해 연장될 수 있다.
반도체 소자(30)는 제1 전극(100) 상에 배치될 수 있다. 반도체 소자(30)는 제1 와이어(W1)를 통해 제2 전극(110)에 연결될 수 있다.
반도체 소자(30)는 자외선 광을 방출할 수 있다. 일 예로서, 반도체 소자(30)는 320nm 내지 420nm 범위의 피크 파장을 가지는 근자외선 파장대의 광(UV-A)를 방출할 수 있다. 다른 예로서, 반도체 소자(30)는 280nm 내지 320nm 범위의 피크 파장을 가지는 원자외선 파장대의 광(UV-B)를 방출할 수도 있다. 또 다른 예로서, 반도체 소자(30)는 100nm 내지 280nm 범위의 피크 파장을 가지는 심자외선 파장대의 광(UV-C)을 방출할 수도 있다.
제너 다이오드(40)는 제2 전극(110) 상에 배치될 수 있다. 제너 다이오드(40)는 제2 와이어(W2)를 통해 제1 전극(100)에 연결될 수 있다.
투광부재(50)는 금속 측벽(20) 상에 배치될 수 있다. 투광부재(50)는 단차부(23)의 하면에 배치될 수 있다. 그 결과, 투광부재(50)의 하면은 금속 측벽(20)의 상면보다 낮게 배치될 수 있다. 이러한 구성에 의하여 패키지 절삭 시에 다이싱 블레이드(dicing blade)에 의해 투광부재(50)가 파손되는 문제를 개선할 수 있다.
투광부재(50)는 쿼츠(Quartz)로 제작될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 투광부재(50)는 자외선 광의 투과율이 우수한 다른 물질을 포함할 수도 있다.
도 2를 참조하면, 제1 전극(100)과 제2 전극(110)은 서로 이격되게 배치될 수 있다.
제1 전극(100)과 제2 전극(110)은 금속 측벽(20)과 이격되게 배치될 수 있다.
제1 전극(100)은 제1 실장부(101) 및 제1 연결부(103)를 포함할 수 있다. 제1 실장부(101) 상에는 반도체 소자(30)가 배치될 수 있다.
제1 연결부(103)는 제1 실장부(101)와 제1 관통전극(120)를 연결할 수 있다. 한 쌍의 제1 관통전극(120)은 패키지의 제1 방향(X축 방향)의 중심선을 기준으로 대칭되게 배치될 수 있다.
제1 연결부(103)와 제너 다이오드(40)는 제2 와이어(W2)를 통해 연결될 수 있다.
제2 전극(110)은 제2 실장부(111)와 제2 연결부(113)를 포함할 수 있다. 제2 실장부(111) 상에는 제너 다이오드(40)가 배치될 수 있다. 제2 연결부(113)는 제2 실장부(111)와 제2 관통전극(130)를 연결할 수 있다. 한 쌍의 제2 관통전극(130)은 패키지의 X축 방향의 중심선을 기준으로 대칭되게 배치될 수 있다.
제2 연결부(113)와 반도체 소자(30)는 제1 와이어(W1)를 통해 연결될 수 있다.
제1 연결부(103)와 제2 연결부(113)는 X축 방향으로 상호간에 이격되게 배치될 수 있다.
제1 실장부(101)와 제2 실장부(111)는 제1 연결부(103)와 제2 연결부(113) 사이에서 X축 방향과 수직인 제2 방향(Y축 방향)으로 상호간에 이격되게 배치될 수 있다. X축 및 Y축 방향은 기판(10)의 상면과 평행한 방향일 수 있다.
제1 연결부(103)는 제1 실장부(101)보다 Y축 방향으로 돌출됨으로써, 제2 와이어(W2)가 반도체 소자(30)와 간섭하지 않고 연결될 수 있는 영역이 확보될 수 있다.
제2 연결부(113)는 제2 실장부(111)보다 Y축 방향으로 돌출됨으로써, 제1 와이어(W1)가 제너 다이오드(40)와 간섭하지 않고 연결될 수 있는 영역이 확보될 수 있다.
반도체 소자(30)와 제너 다이오드(40)는 패키지의 Y축 방향으로 상호간에 이격되게 배치될 수 있다.
반도체 소자(30)는 패키지의 X축 방향의 중심선과 Y축 방향의 중심선이 교차되는 영역에 배치될 수 있다.
제너 다이오드(40)는 패키지의 Y축 방향의 중심선 상에 배치될 수 있다.
도 3을 참조하면, 기판(10)의 하부에는 제1 패드(140), 제2 패드(150) 및 절연부(160)가 배치될 수 있다.
제1 패드(140)와 제2 패드(150)는 X축 방향으로 상호간에 이격되게 배치될 수 있다.
제1 패드(140)와 제2 패드(150)의 X축 방향의 이격 거리는 0.40mm 내지 0.60mm일 수 있고, 예시적으로 0.50mm일 수 있다.
제1 패드(140)는 제1-1 도전층(141) 및 제2-1 도전층(145)을 포함할 수 있다.
제1-1 도전층(141)은 기판(10)의 하부에 배치될 수 있고, 제2-1 도전층(145)은 제1-1 도전층(141)의 하부에 배치될 수 있다. 제1-1 도전층(141)은 제2 테두리부(143)를 포함할 수 있다. 제2 테두리부(143)는 제2-1 도전층(145)의 측면보다 외측으로 돌출될 수 있다.
제1-1 도전층(141)의 X축 방향의 폭은 0.60mm 내지 0.80mm일 수 있고, 예시적으로 0.70mm일 수 있다. 제1-1 도전층(141)의 Y축 방향의 폭은 3.00mm 내지 3.60mm일 수 있고, 예시적으로 3.30mm일 수 있다. 제2-1 도전층(145)의 X축 방향의 폭은 0.50mm 내지 0.70mm일 수 있고, 예시적으로 0.60mm일 수 있다. 제2-2 도전층(145)의 Y축 방향의 폭은 2.80mm 내지 3.40mm일 수 있고, 예시적으로 3.10mm일 수 있다.
제1-1 도전층(141)은 제2-1 도전층(145)과 상하 방향으로 중첩되는 영역에서 제1 관통전극(120)에 연결될 수 있다.
제2 패드(150)는 제1-2 도전층(151) 및 제2-2 도전층(157)을 포함할 수 있다.
제1-2 도전층(151)은 기판(10)의 하부에 배치될 수 있고, 제2-2 도전층(157)은 제1-2 도전층(151)의 하부에 배치될 수 있다. 제1-2 도전층(151)은 제3 테두리부(153)를 포함할 수 있다. 제3 테두리부(153)는 제2-2 도전층(157)의 측면보다 외측으로 돌출될 수 있다.
제1-2 도전층(151)의 X축 방향의 폭은 1.90mm 내지 2.30mm일 수 있고, 예시적으로 2.10mm일 수 있다. 제1-2 도전층(151)의 Y축 방향의 폭은 3.00mm 내지 3.60mm일 수 있고, 예시적으로 3.30mm일 수 있다. 제2-2 도전층(157)의 X축 방향의 폭은 1.80mm 내지 2.20mm일 수 있고, 예시적으로 2.00mm일 수 있다. 제2-2 도전층(157)의 Y축 방향의 폭은 2.80mm 내지 3.40mm일 수 있고, 예시적으로 3.10mm일 수 있다.
제1-2 도전층(151)은 제1 돌출부(155)를 포함할 수 있다. 제1 돌출부(155)는 제2-2 도전층(157) 및 제3 테두리부(153)보다 제1 패드(140)를 향해 돌출될 수 있다.
제1 돌출부(155)는 X축 방향으로 연장될 수 있다. 제1 돌출부(155)는 제2 관통전극(130)에 연결될 수 있다.
제2 패드(150)는 제1 돌출부(155)로 인해 제1 돌출부(155)를 제외한 나머지 영역에서 쇼트 방지를 위한 제1 패드(140)와의 간격을 충분히 확보할 수 있다.
제1 패드(140)는 리세스(147)를 포함할 수 있다. 리세스(147)는 제1 패드(140)의 측면이 제1 돌출부(155)와 마주보는 위치에서 제2 패드(150)의 반대 방향으로 함몰되어 형성될 수 있다.
리세스(147)는 X축 방향으로 연장될 수 있다. 제2 패드(150)는 리세스(147)로 인해 제1 돌출부(155)를 포함한 전체 영역에서 쇼트 방지를 위한 제1 패드(140)와의 간격을 충분히 확보할 수 있다.
리세스(147)는 곡률을 가질 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 리세스(147)는 제2 돌출부(161)의 형상에 대응되는 형상을 가질 수도 있다. 예시적으로, 제2 돌출부(161)가 다각 형상인 경우에 리세스(147) 역시 다각 형상을 가질 수 있다.
절연부(160)는 제1 패드(140)와 제2 패드(150) 사이에 배치될 수 있다.
절연부(160)는 기판(10)의 하부에 배치될 수 있고, 절연부(160)의 일부는 제1 돌출부(155)와 상하 방향으로 중첩될 수 있다.
절연부(160)의 X축 방향의 폭은 0.40mm 내지 0.60mm일 수 있고, 예시적으로 0.50mm일 수 있다. 절연부(160)의 Y축 방향의 폭은 3.00mm 내지 3.60mm일 수 있고, 예시적으로 3.30mm일 수 있다.
절연부(160)는 제2 돌출부(161)를 포함할 수 있다. 제2 돌출부(161)는 절연부(160)의 측면이 제1 패드(140)를 향해 돌출되어 형성될 수 있다. 제2 돌출부(161)는 곡률을 가진 것으로 도시하였지만, 반드시 이에 한정되는 것은 아니고, 제2 돌출부(161)는 다각 형상일 수도 있다.
제2 돌출부(161)는 리세스(147) 내에 배치될 수 있다.
절연부(160)는 절연성 물질로 제작될 수 있다. 일 예로서, 절연부(160)는 PSR(Photoimageable Solder Resist)을 포함할 수 있다.
그러나, 반드시 이에 한정되는 것은 아니고, 절연부(160)는 EMC, 화이트 실리콘, 실리콘 수지 조성물, 실리콘 변성 에폭시 수지 등의 변성 에폭시 수지 조성물, 에폭시 변성 실리콘 수지 등의 변성 실리콘 수지 조성물, 폴리이미드 수지 조성물, 변성 폴리이미드 수지 조성물, 폴리프탈아미드(PPA), 폴리카보네이트 수지, 폴리페닐렌 설파이드(PPS), 액정 폴리머(LCP), ABS 수지, 페놀 수지, 아크릴 수지, PBT 수지 등을 포함할 수도 있다.
도 4를 참조하면, 반도체 소자(30)는 제1 패드(140) 상에 배치될 수 있다. 즉, 반도체 소자(30)는 제1 패드(140)와 상하 방향으로 중첩되는 영역에 배치될 수 있다.
이 경우, 제1 패드(140)의 일단은 반도체 소자(30)와 상하 방향으로 중첩되는 영역까지 연장됨으로써 방열 면적이 증가할 수 있고, 그로 인해 방열 효과가 개선될 수 있다.
제1 패드(140)의 타단은 금속 측벽(20)과 상하 방향으로 중첩되는 영역까지 연장됨으로써 방열 면적이 더욱 증가할 수 있고, 그로 인해 방열 효과가 더욱 개선될 수 있다.
도 5를 참조하면, 제1 관통전극(120)과 제2 관통전극(130)은 기판(10)을 상하 방향으로 관통할 수 있다.
제1 관통전극(120)은 제1 전극(100)과 제1 패드(140)를 연결할 수 있고, 제2 관통전극(130)은 제2 전극(110)과 제2 패드(150)를 연결할 수 있다.
금속 측벽(20)의 내측면 및 외측면은 요철을 가질 수 있다. 즉, 금속 측벽(20)의 내측면 및 외측면의 각각은 복수의 오목부(25)와 복수의 볼록부(27)를 포함할 수 있다. 금속 측벽(20)은 복수의 오목부(25) 및 볼록부(27)로 인해 표면적이 증가하여 방열 특성이 개선될 수 있다.
오목부(25) 및 볼록부(27)의 각각은 금속 측벽(20)을 따라 캐비티(21)를 둘러싸도록 연장될 수 있다.
기판(10)의 상면에서부터 투광부재(50)의 하면까지의 높이(H5)는 기판(10)의 상면에서부터 금속 측벽(20)의 외측면에 포함된 오목부(25) 중 최상단에 배치되는 오목부(25)까지의 높이(H6)보다 클 수 있고, 기판(10)의 상면에서부터 금속 측벽(20)의 상면까지의 높이(H7)보다 작을 수 있다. 즉, 투광부재(50)의 하면은 금속 측벽(20)의 외측면에 포함된 오목부(25) 중 최상단에 배치되는 오목부(25)와 금속 측벽(20)의 상면 사이에 배치될 수 있다.
금속 측벽(20)은 제1 금속부(200), 제2 금속부(210), 제3 금속부(220) 및 제4 금속부(230)를 포함할 수 있다.
그러나, 반드시 이에 한정되는 것은 아니고, 금속 측벽(20)은 기판(10) 상에 적층된 복수, 예를 들어 3개 또는 5개 이상의 금속부를 포함할 수도 있다.
제1 금속부(200)는 기판(10) 상에 배치될 수 있다. 제2 금속부(210)는 제1 금속부(200) 상에 배치될 수 있다. 제3 금속부(220)는 제2 금속부(210) 상에 배치될 수 있다. 제4 금속부(230)는 제3 금속부(220) 상에 배치될 수 있다. 제1 금속부 내지 제4 금속부(200, 210, 220, 230)는 상호간에 직접 접촉하게 적층될 수 있다.
제1 금속부(200)는 제1 금속부(200)의 내측면에서부터 외측면까지의 제1 최대 폭(D1)을 포함할 수 있다. 제2 금속부(210)는 제2 금속부(210)의 내측면에서부터 외측면까지의 제2 최대 폭(D2)을 포함할 수 있다. 제3 금속부(220)는 제3 금속부(220)의 내측면에서부터 외측면까지의 제3 최대 폭(D3)을 포함할 수 있다. 제4 금속부(230)는 제4 금속부(230)의 내측면에서부터 외측면까지의 제4 최대 폭(D4)을 포함할 수 있다. 금속부의 폭은 기판(10)의 상면과 평행하며 금속 측벽(20)의 내측면에서 외측면을 향하는 제1 방향(X축 방향)으로의 폭을 의미할 수 있고, 금속 측벽(20)의 요철로 인해 기판(10)의 상면으로부터의 높이에 따라 달라질 수 있다. 이때, 금속부의 최대 폭은 해당 금속부가 가질 수 있는 폭 중 최대값을 의미할 수 있다.
제1 최대 폭(D1)은 제2 최대 폭(D2) 및 제3 최대 폭(D3)보다 클 수 있다. 예시적으로, 제1 금속부(200)의 외측면은 제2 금속부(210)의 외측면보다 기판(10)의 측면에 인접할 수 있다. 즉, 제1 금속부(200)는 제2 금속부(210)의 외측면의 볼록부(27)보다 외측으로 돌출되는 제1 테두리부(201)를 포함할 수 있다. 또한, 제1 금속부(200)의 두께(H1)는 제2 금속부(210)의 두께(H2)보다 작을 수 있다. 두께는 하면에서부터 상면까지의 수직 높이를 의미할 수 있다.
이 경우, 금속 측벽(20)이 도금에 의해 형성될 때 제1 금속부(200)로 인해 기판(10) 등의 스트레스가 개선될 수 있다. 또한, 접착 면적이 증가하여 기판(10)과 금속 측벽(20) 사이의 접착력이 개선될 수 있다. 또한, 제1 금속부(200)가 제2 금속부(210)보다 외측으로 돌출됨으로써, 제1 금속부(200)가 제2 금속부(210)보다 내측으로 돌출되는 부분을 없애거나 최소화할 수 있다. 그로 인해, 캐비티(21)의 바닥면의 면적이 증가할 수 있다. 또한, 반도체 소자(30)의 크기 및 광 출력이 개선될 수 있다.
제1 금속부(200)와 제2 금속부(210) 사이의 경계면은 제1 테두리부(201)의 상면에서부터 기판(20)의 상면과 평행하게 연장되는 평면으로 정의될 수 있다.
제2 금속부(210)와 제3 금속부(220) 사이의 경계면은 금속 측벽(20)의 내측면에서 금속 측벽(20)의 외측면으로 향하는 방향으로의 폭이 금속 측벽(20)의 내측면에 포함된 오목부(25)에서 가장 작은 평면으로 정의될 수 있다. 제2 금속부(210)과 제3 금속부(220) 사이의 경계면은 기판(20)의 상면과 평행하게 연장될 수 있다. 금속 측벽(20)의 내측면 또는 외측면은 제2 금속부(210)와 제3 금속부(220) 사이에서 오목부(25)를 포함할 수 있다.
제4 최대 폭(D4)은 제2 최대 폭(D2) 및 제3 최대 폭(D3)보다 작을 수 있다. 그 결과, 단차부(23)는 제4 금속부(230)의 내측에 배치될 수 있다. 즉, 단차부(23)는 제3 금속부(220)의 내측면과 제4 금속부(230)의 내측면 사이에 배치될 수 있다. 또한, 제3 금속부(220)의 내측면은 단차부(23)의 하면을 통해 제4 금속부(230)의 내측면과 연결될 수 있다.
제3 금속부(220)와 제4 금속부(230) 사이의 경계면은 단차부(23)의 하면에서부터 기판(20)의 상면과 평행하게 연장되는 평면으로 정의될 수 있다.
금속 측벽(20)의 외측면에서 볼 때, 제1 금속부(200)와 제2 금속부(210), 제2 금속부(210)와 제3 금속부(220), 및 제3 금속부(220)와 제4 금속부(230)의 경계에서, 금속부(200, 210, 220, 230)의 내측면에서 외측면으로 향하는 방향으로의 폭이 변화하면서 나타나는 경계선을 확인할 수 있다. 즉, 금속 측벽(20)의 외측면은 제1 금속부(200)와 제2 금속부(210) 사이의 제1 경계선, 제2 금속부(210)와 제3 금속부(220) 사이의 제2 경계선, 제3 금속부(220)와 제4 금속부(230) 사이의 제3 경계선을 포함할 수 있으며, 제1 내지 제3 경계선은 금속 측벽(20)의 외측면에 배치되는 오목부(25)에 대응하게 위치할 수 있다. 또한, 제5 금속부, 제6 금속부 등을 포함하는 경우, 제4 경계선 및 제5 경계선을 더 포함할 수 있다.
제1 금속부(200)의 두께(H1)는 40㎛ 내지 60㎛일 수 있고, 예시적으로 50㎛일 수 있다. 제1 금속부(200)의 두께(H1)는 나머지 금속부의 두께보다 얇게 제작될 수 있다. 예시적으로, 제1 금속부(200)의 두께(H1)를 전극(100, 110) 및 패드(140, 150)와 동일하게 제어하여 전극(100, 110) 및 패드(140, 150)와 일체로 형성할 수 있는 장점이 있을 수 있다.
제1 금속부(200)의 서로 마주보는 2개의 외측면 사이의 폭은 3.00mm 내지 3.60mm일 수 있고, 예시적으로 3.35mm일 수 있다. 제1 금속부(200)의 서로 마주보는 2개의 내측면 사이의 폭은 1.80mm 내지 2.20mm일 수 있고, 예시적으로 2.00mm일 수 있다.
제2 금속부(210)의 두께(H2)는 190㎛ 내지 210㎛일 수 있고, 예시적으로 195㎛ 또는 200㎛일 수 있다. 제2 금속부(210)의 서로 마주보는 2개의 내측면 사이의 폭은 1.80mm 내지 2.20mm일 수 있고, 예시적으로 2.00mm일 수 있다.
제3 금속부(220)의 두께(H3)는 190㎛ 내지 250㎛일 수 있고, 예시적으로 200㎛ 또는 245㎛일 수 있다. 제3 금속부(220)의 서로 마주보는 2개의 내측면 사이의 폭은 1.80mm 내지 2.20mm일 수 있고, 예시적으로 2.00mm일 수 있다.
제4 금속부(230)의 두께(H4)는 190㎛ 내지 240㎛일 수 있고, 예시적으로 200㎛ 또는 230㎛일 수 있다. 이때, 제2 금속부 내지 제4 금속부(210, 220, 230)의 두께는 동일할 수도 있고, 상이할 수도 있다. 이는 공정상 제조 공차 때문일 수도 있고, 각 금속부의 기능에 맞게 의도적으로 제어된 것일 수도 있다. 제4 금속부(230)의 서로 마주보는 2개의 내측면 사이의 폭은 2.40mm 내지 2.80mm일 수 있고, 예시적으로 2.60mm일 수 있다. 제4 금속부(230)의 인접하는 2개의 외측면을 연결하는 모서리부의 곡률은 0.27mm 내지 0.33mm일 수 있고, 예시적으로 0.30mm일 수 있다. 제1 패드(140) 또는 제2 패드(150)의 하면에서부터 제4 금속부(230)의 상면까지의 높이는 1.2mm 내지 1.6mm일 수 있고, 예시적으로 1.43mm일 수 있다.
투광부재(50)의 두께(T)는 150㎛ 내지 400㎛일 수 있다. 투광부재(50)의 두께(T)와 단차부(23)의 하면에서부터 금속 측벽(20)의 상면까지의 높이(H4)의 비는 0.75:1 내지 2.00:1일 수 있다.
높이의 비가 0.75:1 이상인 경우, 투광부재(50)는 강도를 유지할 수 있는 최소 두께를 확보할 수 있다. 또한, 높이의 비가 2.00:1 이하인 경우, 패키지 절삭 시에 다이싱 블레이드(dicing blade)에 의한 투광부재(50)의 손상을 방지할 수 있다.
도 6은 도 5의 변형 예이다.
도 6을 참조하면, 금속 측벽(20)의 표면에는 제1 보호층(240)이 배치될 수 있다. 제1 보호층(240)은 금속 측벽(20)이 형성된 후에 금속 측벽(20)의 노출 면 전체를 감싸도록 형성될 수 있다.
제1 보호층(240)은 금속 측벽(20)의 부식을 억제할 수 있다. 제1 보호층(240)은 자외선 광을 반사하는 물질을 포함하는 반사층을 의미할 수도 있다. 금속 측벽(20)은 구리(Cu)를 포함할 수 있고, 제1 보호층(240)은 금(Au)을 포함할 수 있다.
제1 전극(100), 제2 전극(110), 제1 패드(140) 및 제2 패드(150)의 표면에는 제2 보호층(170)이 배치될 수 있다.
제2 보호층(170)은 제1 전극(100), 제2 전극(110), 제1 패드(140) 및 제2 패드(150)이 형성된 후에 제1 전극(100), 제2 전극(110), 제1 패드(140) 및 제2 패드(150)의 노출 면 전체를 감싸도록 형성될 수 있다.
제2 보호층(170)은 제1 전극(100), 제2 전극(110), 제1 패드(140) 및 제2 패드(150)의 부식을 억제할 수 있다. 제2 보호층(170)은 자외선 광을 반사하는 물질을 포함하는 반사층을 의미할 수도 있다. 제1 전극(100), 제2 전극(110), 제1 패드(140) 및 제2 패드(150)는 구리(Cu)를 포함할 수 있고, 제2 보호층(170)은 금(Au)을 포함할 수 있다.
제3 도전층(180)은 제1 전극(100), 제2 전극(110), 제1 패드(140) 및 제2 패드(150)와 제2 보호층(170) 사이에 배치될 수 있다. 제3 도전층(180)은 제1 전극(100)과 제2 전극(110) 상과 제2-1 도전층(145)과 제2-2 도전층(157)의 하부에 배치될 수 있다. 제3 도전층(180)은 제1 전극(100), 제2 전극(110), 제1 패드(140) 및 제2 패드(150)와 제2 보호층(170) 사이의 접착력을 향상시킬 수 있다. 제3 도전층(180)은 니켈(Ni)을 포함할 수 있다.
제4 도전층(190)은 제3 도전층(180)과 제2 보호층(170) 사이에 배치될 수 있다. 제4 도전층(190)은 니켈(Ni)의 이동(migration)을 억제할 수 있다. 제4 도전층(190)은 팔라듐(Pd)을 포함할 수 있다.
도 7은 도 5의 다른 변형 예이다.
도 7을 참조하면, 금속 측벽(20)에는 단차부가 형성되지 않을 수 있다.
이 경우, 투광부재(50)의 하면은 금속 측벽(20)의 상면보다 높게 배치될 수 있다.
이하에서는, 본 발명의 따른 반도체 소자 패키지의 제조 공정을 설명하기로 한다.
도 8 내지 도 12는 본 발명에 따른 반도체 소자 패키지의 제조 공정을 나타낸 도면이다.
도 8을 참조하면, 기판(10)에 비아 홀이 가공된 후에, 제1 전극(100), 제2 전극(110), 제1 금속부(200), 제1 관통전극(120), 제2 관통전극(130), 제1-1 도전층(141) 및 제1-2 도전층(151)이 전기 도금에 의해 동시에 형성될 수 있다.
이 경우, 제1 전극(100), 제2 전극(110), 제1 금속부(200), 제1 관통전극(120), 제2 관통전극(130), 제1-1 도전층(141) 및 제1-2 도전층(151)은 동일한 조성을 가질 수 있다.
또한, 제1 전극(100), 제2 전극(110), 제1 금속부(200), 제1-1 도전층(141) 및 제1-2 도전층(151)은 동일한 높이로 형성될 수 있다.
전기 도금은 스퍼터링(sputtering)과 드라이 필름(dry film)을 이용한 패턴 형성 후에 이루어질 수 있다.
전기 도금 후에는 에칭(etching)에 의해 드라이 필름 등이 제거될 수 있다. 그 결과, 기판(10)에서 제1 전극(100), 제2 전극(110), 제1 금속부(200), 제1-1 도전층(141) 및 제1-2 도전층(151)이 형성된 영역을 제외한 나머지 영역이 외부로 노출될 수 있다.
도 9를 참조하면, 제2-1 도전층(145), 제2-2 도전층(157) 및 제2 금속부(210)가 도금에 의해 동시에 형성될 수 있다.
이 경우, 제2-1 도전층(145), 제2-2 도전층(157) 및 제2 금속부(210)는 동일한 조성을 가질 수 있다.
또한, 제2-1 도전층(145), 제2-2 도전층(157) 및 제2 금속부(210)는 동일한 높이로 형성될 수 있다.
도 10을 참조하면, 제3 금속부(220) 및 제4 금속부(230)가 도금에 의해 차례로 형성될 수 있다.
제2 금속부(210), 제3 금속부(220) 및 제4 금속부(230)는 개별적인 도금 공정에 의해 형성될 수 있다. 예를 들어, 제2 금속부(210)를 형성하는 제1 도금 공정과 제3 금속부(220)를 형성하는 제2 도금 공정 사이에는 시간 갭(time gap)이 존재할 수 있다.
한 번의 도금 공정에 의해 형성될 수 있는 금속부의 최대 높이는 제한될 수 있으므로, 금속 측벽(20)은 일체로 형성되지 않고 복수의 금속부를 포함할 수 있다.
도 11을 참조하면, 제3 도전층(180) 및 제4 도전층(190)이 도금에 의해 차례로 형성된 후에, 제1 보호층(240) 및 제2 보호층(170)이 도금에 의해 동시에 형성될 수 있다.
도 12를 참조하면, 절연부(160)가 배치될 수 있다.
반도체 소자(30)와 제너 다이오드(40)가 도 1에서와 같이 배치된 후에, 투광부재(50)가 도 6에서와 같이 배치되면, 반도체 소자 패키지의 제조 공정이 완료될 수 있다.
도 13은 도 1의 반도체 소자의 개념도이다.
도 13을 참조하면, 반도체 소자(30)는 제1 도전형 반도체층(510), 제2 도전형 반도체층(530), 및 제1 도전형 반도체층(510)과 제2 도전형 반도체층(530) 사이에 배치되는 활성층(520)을 포함하는 반도체 구조물(500), 제1 도전형 반도체층(510)과 연결되는 제3 전극, 및 제2 도전형 반도체층(530)과 전기적으로 연결되는 제4 전극(미도시)을 포함할 수 있다.
반도체 구조물(500)은 전술한 반도체 구조물의 특징을 모두 포함할 수 있다. 반도체 구조물(500)은 제2 도전형 반도체층(530)과 활성층(520)을 관통하여 제1 도전형 반도체층(510)의 일부 영역까지 형성된 제1 리세스를 포함할 수 있다.
제3 전극은 제1 리세스의 내부에 배치되어 제1 도전형 반도체층(510)과 전기적으로 연결될 수 있다. 또한, 제4 전극(미도시)은 제2 도전형 반도체층(530)의 하부에 배치될 수 있다.
제1 금속층(501)은 제1 리세스의 내부로 연장되어 제3 전극과 전기적으로 연결될 수 있다. 또한, 제2 금속층(502)은 제4 전극(미도시)과 전기적으로 연결될 수 있다. 절연층은 제1 금속층(501)과 제2 금속층(502)을 전기적으로 절연시킬 수 있다.
전도성 기판(31)은 제1 금속층(501)의 하부에 배치되어 제1 전극(100)과 전기적으로 연결될 수 있다. 전극 패드(30b)는 제2 금속층(502)과 전기적으로 연결되고 제1 와이어(W1)에 의해 제2 전극(110)과 전기적으로 연결될 수 있다.
이상에서, 반도체 소자(30)는 수직칩 구조의 발광 소자인 것으로 설명되었지만, 반드시 이에 한정되는 것은 아니고, 수평칩 또는 플립칩 구조의 발광 소자일 수도 있다.
마찬가지로, 제너 다이오드(40)도 수직칩 구조의 제너 다이오드일 수 있지만, 반드시 이에 한정되는 것은 아니고, 수평칩 또는 플립칩 구조의 제너 다이오드일 수도 있다.
반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 표시 장치, 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
살균 장치는 실시 예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할 수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나, 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시 예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화 장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화 장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
반도체 소자는 표시 장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.
레이저 다이오드는, 발광 소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광 검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광 검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광 검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광 검출기와, MSM(Metal Semiconductor Metal)형 광 검출기 등이 있다.
포토 다이오드(Photodiode)는 발광 소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광 소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 일면에 전극이 배치되는 기판;
    상기 기판 상에 상기 전극을 둘러싸도록 배치되는 금속 측벽;
    상기 전극 상에 배치되는 반도체 소자; 및
    상기 금속 측벽 상에 배치되어 상기 반도체 소자를 덮는 투광부재를 포함하고,
    상기 금속 측벽의 내측면 및 외측면은 요철을 가지며,
    상기 금속 측벽은,
    상기 기판 상에 배치되는 제1 금속부;
    상기 제1 금속부 상에 배치되는 제2 금속부; 및
    상기 제2 금속부 상에 배치되는 제3 금속부를 포함하고,
    상기 금속 측벽의 내측면 또는 외측면은 상기 제2 금속부와 상기 제3 금속부 사이에서 오목부를 포함하는 반도체 소자 패키지.
  2. 제1항에 있어서,
    상기 제1 금속부는 상기 제2 금속부의 외측면의 볼록부보다 외측으로 돌출되는 제1 테두리부를 포함하고,
    상기 제1 금속부의 두께는 상기 제2 금속부의 두께보다 작은 반도체 소자 패키지.
  3. 제1항에 있어서,
    상기 금속 측벽은,
    상기 제3 금속부 상에 배치되는 제4 금속부를 포함하고,
    상기 제4 금속부는 상기 금속 측벽의 내측면에서부터 외측면까지의 제4 최대 폭을 포함하고,
    상기 제4 최대 폭은 상기 제2 최대 폭 및 상기 제3 최대 폭보다 작고,
    상기 금속 측벽은,
    상기 제4 금속부의 내측에 배치되며, 상기 투광부재가 배치되는 단차부를 포함하고,
    상기 투광부재의 두께와 상기 단차부의 하면에서부터 상기 금속 측벽의 상면까지의 높이의 비는 0.75:1 내지 2.00:1인 반도체 소자 패키지.
  4. 제1항에 있어서,
    상기 전극은,
    상기 기판 상에 배치되고, 상기 반도체 소자가 배치되는 제1 전극; 및
    상기 기판 상에 배치되고, 상기 반도체 소자가 제1 와이어를 통해 연결되는 제2 전극을 포함하고,
    상기 기판의 하부에 배치되는 제1 패드 및 제2 패드;
    상기 기판을 관통하여 상기 제1 전극과 상기 제1 패드를 연결하는 제1 관통전극; 및
    상기 기판을 관통하여 상기 제2 전극과 상기 제2 패드를 연결하는 제2 관통전극을 포함하는 반도체 소자 패키지.
  5. 제4항에 있어서,
    상기 제1 패드는,
    상기 기판의 하부에 배치되는 제1-1 도전층; 및
    상기 제1-1 도전층의 하부에 배치되는 제2-1 도전층을 포함하고,
    상기 제2 패드는,
    상기 기판의 하부에 배치되는 제1-2 도전층; 및
    상기 제1-2 도전층의 하부에 배치되는 제2-2 도전층을 포함하고,
    상기 제1-2 도전층은 상기 제2-2 도전층보다 상기 제1 패드를 향해 돌출되어 상기 제2 관통전극에 연결되는 제1 돌출부를 포함하는 반도체 소자 패키지.
  6. 제5항에 있어서,
    상기 제1 패드와 상기 제2 패드 사이에 배치되는 절연부를 포함하고,
    상기 절연부는 상기 제1 돌출부를 감싸고,
    상기 제1 패드는 상기 제1 돌출부와 마주보는 위치에서 상기 제2 패드의 반대 방향으로 함몰되는 리세스를 포함하고,
    상기 절연부는 상기 리세스 내에 배치되는 제2 돌출부를 포함하는 반도체 소자 패키지.
  7. 제5항에 있어서,
    상기 제1-1 도전층은 상기 제2-1 도전층보다 외측으로 돌출되는 제2 테두리부를 포함하고,
    상기 제1-2 도전층은 상기 제2-2 도전층보다 외측으로 돌출되는 제3 테두리부를 포함하는 반도체 소자 패키지.
  8. 제4항에 있어서,
    상기 제2 전극 상에 배치되고, 제2 와이어를 통해 상기 제1 전극에 연결되는 제너 다이오드를 포함하고,
    상기 제1 전극은,
    상기 반도체 소자가 배치되는 제1 실장부; 및
    상기 제1 실장부와 상기 제1 관통전극을 연결하고, 상기 제너 다이오드가 제2 와이어를 통해 연결되는 제1 연결부를 포함하고,
    상기 제2 전극은,
    상기 제너 다이오드가 배치되는 제2 실장부; 및
    상기 제2 실장부와 상기 제2 관통전극을 연결하고, 상기 반도체 소자가 제1 와이어를 통해 연결되는 제2 연결부를 포함하고,
    상기 제1 연결부와 상기 제2 연결부는 제1 방향으로 서로 이격 배치되고,
    상기 제1 실장부와 상기 제2 실장부는 상기 제1 연결부와 상기 제2 연결부 사이에서 상기 제1 방향에 수직인 제2 방향으로 서로 이격 배치되는 반도체 소자 패키지.
  9. 제1항에 있어서,
    상기 반도체 소자는 자외선 광을 방출하는 반도체 소자 패키지.
  10. 제4항에 있어서,
    상기 금속 측벽을 감싸고, 금(Au)을 포함하는 제1 보호층;
    상기 제1 전극, 상기 제2 전극, 상기 제1 패드 및 상기 제2 패드를 각각 감싸고, 금(Au)을 포함하는 제2 보호층;
    상기 제1 전극, 상기 제2 전극, 상기 제1 패드 및 상기 제2 패드와 상기 제2 보호층 사이에 배치되고, 니켈(Ni)을 포함하는 제3 도전층; 및
    상기 제3 도전층과 상기 제2 보호층 사이에 배치되고, 팔라듐(Pd)을 포함하는 제4 도전층을 포함하고,
    상기 금속 측벽은 구리(Cu)를 포함하고,
    상기 제1 전극, 상기 제2 전극, 상기 제1 패드 및 상기 제2 패드는 상기 금속 측벽과 동일한 조성을 가지는 반도체 소자 패키지.
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