WO2019224451A1 - Dispositif electronique en demi-pont comprenant deux systemes pour l'optimisation des temps morts entre les commutations d'un interrupteur niveau haut et d'un interrupteur niveau bas - Google Patents

Dispositif electronique en demi-pont comprenant deux systemes pour l'optimisation des temps morts entre les commutations d'un interrupteur niveau haut et d'un interrupteur niveau bas Download PDF

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synchronization
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Laurent Guillot
Thierry SUTTO
Gérald AUGUSTONI
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Exagan
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Definitions

  • the present invention relates to the field of power electronics. It relates in particular to a half-bridge electronic device comprising two synchronization systems making it possible to optimally optimize dead times between the alternating activation of a high level switch and a low level switch, the device being notably used in a DC-DC converter.
  • half-bridge half-bridge
  • low-side Low-side
  • the two switches formed by transistors, are connected in series at a midpoint to which a load is connected.
  • the load is selectively coupled to either the DC voltage source, by activation (put in passing mode) of the "high-side” switch, or to the ground, by activation the "low-side” switch.
  • a DC-DC converter may suffer significant electrical losses due to idle time between deactivation (switching off) of the high-side switch and activation of the "low-side” switch, and between deactivation of the "low-side” switch and activation of the "high-side” switch.
  • An object of the present invention is to propose an alternative solution to the solutions of the state of the art.
  • An object of the invention is in particular to provide a half-bridge electronic device comprising two synchronization systems for efficiently and effectively minimizing the dead time between the successive commutations of the switches.
  • the present invention relates to a half-bridge electronic device, comprising in series a high level switch and a low level switch, connected at a midpoint, the low level switch and the high level switch being respectively controlled by a first and a second activation / deactivation signal.
  • the device comprises:
  • a first synchronization system configured to interpret a variation, along a falling edge, of the voltage at the mid-point, and to generate a first synchronization signal
  • a second synchronization system configured to interpret a variation, according to a rising edge, of the voltage at the mid-point, and to generate a second synchronization signal, distinct from the first synchronization signal;
  • a first AND-type logic gate combining the first synchronization signal with a first control signal, to form, at the output of said first logic gate, the first activation / deactivation signal;
  • a second AND-type logic gate combining the second synchronization signal with a second control signal, to form, at the output of said second logic gate, the second activation / deactivation signal.
  • each synchronization system comprises a detection circuit and a processing circuit
  • each detection circuit comprises a capacitive element for generating a transient current depending on the variations of the mid-point voltage
  • each detection circuit comprises, in series with the capacitive element, a diode and a shunt resistor, for measuring a voltage proportional to the transient current;
  • each processing circuit is configured to generate, from measurements of the detection circuit, the synchronization signal
  • each processing circuit comprises a voltage comparator and a memory point
  • each processing circuit comprises an OR logic gate, between the voltage comparator and the memory point, combining an output signal of the comparator and a control signal delayed by a defined delay;
  • the second detection circuit is configured to interpret a variation, along a falling edge, of the voltage resulting from the difference between the input voltage of the high-level switch and the mid-point voltage;
  • the first synchronization system and the second synchronization system are formed of identical detection and processing circuits;
  • At least one of the switches comprises a high voltage transistor
  • the high voltage transistor is formed based on GaN;
  • At least one of the switches comprises a high voltage transistor in depletion mode in series with a low voltage transistor in enrichment mode.
  • 1 / invention also relates to a method for synchronizing the alternating activation of a low level switch and a high level switch in a half-bridge electronic device. It includes the following steps:
  • steps a) to f) are repeated for each new cycle of alternating switching of the low level switch and the switch high level ;
  • step b) is performed by interpreting a variation, along a falling edge, of the voltage resulting from the difference between the input voltage of the high-level switch and the voltage at the mid-point; the method comprises a step b ') operated in case of failure in step b) in the interpretation of a variation along a rising edge of the voltage at the mid-point, making it possible to generate the second synchronization signal at the end of a definite time;
  • the method comprises a step e ') operated in case of failure in step e) in the interpretation of a variation along a falling edge of the voltage at the midpoint, for generating the first synchronization signal at the end of a defined time.
  • FIGS. 1a and 1b respectively show a block diagram and a chronogram of a half-bridge electronic device according to the state of the art
  • Figures 2a and 2b show schematic diagrams of a half-bridge electronic device according to a first and a second embodiment of the invention
  • FIG. 3 presents a timing diagram of the control signals, the synchronization signals and the activation / deactivation signals of the switches of the half-bridge electronic device according to the invention
  • FIGS. 4a and 4b show synchronization systems for a half-bridge electronic device according to a first embodiment of the invention
  • FIGS. 5a and 5b show synchronization systems for a half-bridge electronic device according to a second embodiment of the invention
  • FIG. 6 shows a synchronization system for a half-bridge electronic device according to a variant of the invention.
  • the invention relates to an electronic half - bridge device 100, comprising in series a high level switch 2 and a low level switch 1.
  • the two switches 1,2 are connected together at a midpoint 3 ( Figure la).
  • the high level switch 2 is also connected to a voltage source V, which can be a high voltage source (from a few volts to a few hundred volts); the low level switch 1 is also connected to ground.
  • a load 200 as for example shown in Figure la, is intended to be connected to the midpoint 3.
  • a PWM (“pulse width modulation”) input signal is sent to the low level 1 and high 2 level switches, through the intermediate respectively a first control circuit 19 and a second control circuit 29.
  • the PWM input signal is reflected by pulses to activate and deactivate the high level switch 2 and alternately, disable and enable the low level switch 1.
  • a delay generating device 40 (FIG. 1a), receiving the PWM input signal, usually generates a PWM-LS control signal (called the first control signal), of the same polarity as the PWM input signal, and whose the pulses (active state 1) are shifted by a time T M with respect to the input signal PWM.
  • the delay generation device 40 also generates a control signal PWM-HS (called a second control signal), of inverted polarity with respect to the PWM input signal, and whose pulses (activated state 1) are also shifted by a time T M with respect to the PWM input signal.
  • the first control circuit 19 receives as input the first control signal PWM-LS, which will control the activation / deactivation of the low level switch 1.
  • the second control circuit 29 receives as input the second control signal PWM.
  • HS (of reversed polarity with respect to the first control signal PWM-LS), which will control the activation / deactivation of the high level switch 2.
  • the device 100 comprises a first 10 and a second 20 synchronization system respectively intended to send an ATON-LS synchronization signal ("Automatic Turn ON - Low Side”) to enable activation of the level switch. bottom 1, and an ATON-HS synchronization signal (“Automatic Turn ON - High Side”) to enable the activation of the high level switch 2 (FIGS. 2a, 2b).
  • the first synchronization system 10 is configured to interpret a variation, along a falling edge, of the voltage Vm at the midpoint 3, and to generate the first synchronization signal ATON-LS;
  • the second synchronization system 20 is configured to interpret a variation, according to a rising edge, of the voltage Vm at the midpoint 3, and to generate the second synchronization signal ATON-HS, distinct from the first synchronization signal ATON-LS.
  • a first AND type logic gate 18 combines the first ATON-LS synchronization signal with a first PWM-LS control signal, to form, directly at the output of said first logic gate 18, a first SLS on / off signal, which, sent in entry of the first control circuit 19, will control the activation / deactivation of the low level switch 1.
  • a second AND logic gate 28 combines the second synchronization signal ATON-HS with the second control signal PWM-HS, to form, directly at the output of said second logic gate 28, the second activation / deactivation signal S HS. , which, sent to the input of the second control circuit 29, will control the activation / deactivation of the high level switch 2.
  • the fixed dead time TM implemented on the first PWM-LS and the second PWM-HS control signal can be minimized to the maximum, or even zero; in fact, the first and second synchronization signals ATON-LS, ATON-HS make it possible to activate respectively the low level switch 1 and the high level switch 2 at the earliest after the deactivation of the high level switch 2 respectively. and the low level switch 1, by observing the voltage variation at the midpoint 3.
  • the AND logic gates 18,28 require that the synchronization signal ATON-LS, ATON-HS and the control signal PWM-LS, PWM-HS of each switch 1,2 are in the activated state 1, to generate the activation signal S LS , S HS , which avoids simultaneous conduction of the two switches 1,2.
  • the combination of the synchronization signal (ATON-LS or ATON-HS) with the control signal (PWM-LS or PWM-HS) in the logic gate (18 or 28) of the ET type also makes it possible to secure any unwanted switchover. which would be related to a failure of the associated synchronization system 10,20.
  • the first activation / deactivation signal S LS and the second activation / deactivation signal S HS for activating respectively the low level switch 1 and the high level switch 2 are formed after a defined time T t o.
  • t T o will be defined in a range of 20ns to 50ns.
  • the two synchronization systems 10, 20 thus make it possible to efficiently and securely optimize the dead times between the alternating activation of a high level switch 2 and a low level switch 1.
  • Each synchronization system 10, 20 comprises a detection circuit 11, 21 for interpreting the variation over time (dVm / dt) of the voltage Vm at the midpoint 3.
  • the voltage Vm at middle point 3 will vary over time, depending on whether the high level switch 2 or the low level switch 1 will respectively be activated (closed) or deactivated (open).
  • the voltage Vm at the midpoint 3 will decrease as soon as the high level switch 2 will open (deactivation); it will increase as soon as the low level switch 1 will open (deactivation).
  • each detection circuit 11, 21 comprises a capacitive element 12, 22 directly connected to the midpoint 3 (FIGS. 4a, 4b).
  • This capacitive element 12,22 will generate a transient current i depending on the temporal variation of the voltage Vm at the middle point 3.
  • the capacitive element 12,22 must be compatible with the maximum level that can reach the voltage Vm at the midpoint 3 at least the voltage V of the voltage source connected to the input of the high level switch 2.
  • the capacitive element 12, 22 makes it possible to overcome the detection circuit 11, 21, an active measuring component capable of holding the voltage V of the voltage source.
  • the capacitive element 12, 22 may consist of a capacitance sized according to the voltage V of the voltage source (from a few tens of volts to a few hundred volts).
  • the capacitive element 12,22 may consist of two coplanar metal lines arranged on a printed circuit incorporating the device 100, also dimensioned according to the voltage V of the voltage source.
  • the transient current i can be measured directly by an ammeter, connected in series with the capacitive element 12,22.
  • each detection circuit 11,21 comprises, in series with the capacitive element 12,22, a shunt resistor 13,23 (FIGS. 4a, 4b). It makes it possible to measure at its terminals, a voltage Ui, U2 proportional to the transient current i.
  • Each detection circuit 11,21 can thus produce a measurement of the voltage Ui, U 2 , which is representative of the variations of the voltage Vm at the midpoint 3.
  • each detection circuit 11,21 also includes a diode 14, 24 in series with the shunt resistor 13, 23, the latter being connected to ground or a reference voltage V refi, V ref 2.
  • the diode 14, 24 allows the passage of the transient current i in the shunt resistor 13,23 only for a defined polarity. Depending on whether the voltage Vm at the mid-point 3 varies according to a falling or rising edge, the transient current i generated at the output of the capacitive element 12, 22 will be positive or negative. Thus, the diode 14 is configured to allow only the passage of the transient current ii connected to a falling edge of the voltage Vm at the midpoint 3, while the diode 24 is configured to allow only the passage of the transient current i 2 (sign opposite to ii) connected to a rising edge of the voltage Vm at the midpoint 3.
  • the first synchronization system 10 and the second synchronization system 20 are both formed of identical detection circuits 11, 21.
  • the first detection circuit 11 is configured to detect the falling edges of the voltage Vm at the midpoint 3, as in the first embodiment
  • the second detection circuit 21 is configured to interpret a variation, along a falling edge, of the voltage (V - Vm) resulting from the difference between the input voltage V of the high level switch 2 and the voltage Vm at the middle point 3.
  • the first detection circuit 11 comprises a capacitive element 12,22 connected to the midpoint 3, and the reference voltage V refi is the ground, as illustrated in FIG. 5a.
  • the second detection circuit 21 comprises a capacitive element connected to the input voltage V, and the reference voltage V ref 2 is the voltage Vm at the midpoint 3, as shown in Figure 5b.
  • the first detection circuit 11 and the second detection circuit 21 are both intended to interpret a variation along a falling edge, respectively of the voltage Vm at the midpoint 3 and the voltage (V-Vm) above.
  • the components previously described in the first embodiment (the diode 14,24 and the shunt resistor 13,23) forming the first and the second detection circuit 11,21 can thus be the same for the two synchronization systems 10,20. , which simplifies the industrial implementation of the invention.
  • the first detection circuit 11 is thus configured to interpret a falling edge of the voltage Vm at the midpoint 3: it makes it possible to make a direct or indirect measurement of the transient current ii due to a decreasing time variation (falling edge) of the voltage Vm at the middle point 3.
  • the first synchronization system 10 must generate a first ATON-LS synchronization signal to enable the activation of the low level switch 1.
  • the first synchronization system 10 advantageously comprises a first processing circuit 15 (FIGS. 2a, 2b).
  • This processing circuit 15 comprises a voltage comparator 16, which will compare the value of the measured voltage Ui (proportional to the transient current ii) with a set voltage V ci (FIGS. 4a, 5a). As soon as the measured voltage Ui is greater than the reference voltage V ci , the comparator 16 will send a pulse to a memory point 17. Said pulse passes the first synchronization signal ATON-LS, at the output of the memory point 17, in an activated state 1 ( Figure 3).
  • the memory point 17 can be realized by an asynchronous latch (latch or "latch” according to the English terminology). The memory point 17 (ATON-LS) is reset as soon as the PWM-LS control signal goes to state 0 (FIG. 3).
  • the first ATON-LS synchronization signal, generated by the first synchronization system 10, and the first PWM-LS control signal are then combined in an AND type logic gate 18, to form, directly at the output of said logic gate 18 , the first SLS on / off signal (FIG. 3).
  • the first SLS on / off signal is transmitted to the first control circuit 19 and will activate / deactivate the low level switch 1.
  • the difference between the reference voltage and the reference voltage makes it possible to adjust the switching level (Ui> V ci ) of the voltage comparator 16, to create the ATON-LS signal.
  • the adjustment of this level makes it possible to compensate for the propagation time of the system: it is possible, for example, to define this voltage difference so that the signal ATON-LS is activated in state 1 substantially before Vm reaches its minimum value.
  • the second detection circuit 21 for its part, is configured to interpret a rising edge of the voltage Vm at the middle point 3. It makes it possible to make a direct or indirect measurement of the transient current i 2 due to an increasing temporal variation in the voltage Vm at middle point 3. From this measurement, the second synchronization system 20 must generate an ATON-HS synchronization signal to enable the activation of the high level switch 2.
  • the second synchronization system 20 advantageously comprises a second processing circuit 25 (FIGS. 2a, 2b).
  • This processing circuit 25 comprises a voltage comparator 26, which compares the value of the measured voltage U2 (proportional to the transient current 12) with a set voltage V C 2 (FIGS. 4b, 5b). As soon as the measured voltage U2 is greater than the reference voltage V C 2, the comparator 26 will send a pulse to a memory point 27. Said pulse passes the second synchronization signal ATON-HS, at the output of the memory point 27, in an activated state 1.
  • the memory point 27 can be realized by an asynchronous flip-flop. The memory point 27 (ATON-HS) is reset as soon as the PWM-HS control signal goes to state 0 (FIG. 3).
  • the second synchronization signal ATON-HS, generated by the second synchronization system 20, and the second control signal PWM-HS are then combined in an AND type logic gate 28, to form, directly at the output of said logic gate 28.
  • a second SHS on / off signal (FIG. 3).
  • the second activation / deactivation signal SHS is transmitted to the second control circuit 29 and will activate / deactivate the high level switch 2.
  • the difference between the reference voltage and the reference voltage makes it possible to adjust the switching level (U 2 > V c 2) of the voltage comparator 26, to create ATON-HS signal. Adjusting this level makes it possible to compensate for the propagation time of the system: for example, it will be possible to define this voltage difference for the ATON-HS signal to be activated at state 1 substantially before Vm reaches its maximum value.
  • the first and second activation / deactivation signals S LS , S HS make it possible to optimize the dead times t m , by activating the low level switch 1 and the low-level switch respectively as soon as possible. switch high 2, after the other switch has been disabled.
  • the synchronization signals ATON-LS and ATON-HS combined with said PWM control signals -LS, PWM-HS in an AND gate 18,28, are able to switch to state 1, respectively the first S LS and the second S HS activation / deactivation signal controlling the switches low level 1 and high level 2: which makes it possible to secure the alternative switching of the switches 1, 2 while having effective dead times t m optimized (for example between 4 to 30ns).
  • the optimization of the dead times t m makes it possible to minimize the losses and thus to maximize the efficiency (or the energy efficiency) of the converter provided with the device 100.
  • the synchronization signals ATON-LS and ATON-HS are generated for each switching cycle of the low level 1 and high 2 level switches; the device 100 according to the invention thus allows automatic activation (setting to state 1) of a switch 1.2 at each switching cycle, and at the earliest after the deactivation of the other switch 2.1, by the interpretation of the variation of the voltage Vm at the midpoint 3.
  • each synchronization system 10, 20 is dedicated to activating a switch 1, 2 also makes it possible to efficient interpretation of the voltage variation Vm and a direct and rapid transmission of the instruction to the associated switch.
  • synchronization system 10,20 must, in this case, have a response time less than these values to minimize the dead time.
  • each processing circuit 15 , 25 may comprise an OR type logic gate 30 combining the output signal of the comparator 16, 26 and a control signal PWM-LS (t T o) or PWM-HS (t T o) (respectively for the level switch bottom 1 and the high level switch 2) delayed by a defined delay t T o (FIG. 6).
  • PWM-LS t T o
  • PWM-HS t T o
  • the delayed control signal PWM-LS (t T o) or PWM-HS (t T o) goes to a state 1 with a delay of t T o relative to the control signal PWM-LS or PWM-HS.
  • the first ATON-LS and second ATON-HS synchronization signals are always generated at the output of the processing circuits 15, 25, to form the first SLS on / off signal and the second SHS on / off signal for the first time. activation respectively of the low level switch 1 and the high level switch 2.
  • a failure of the detection circuits 11,21 or the comparators 16,26 of the processing circuits 15,25 can not interrupt the operation of the electronic device in half-bridge 100.
  • the half-bridge electronic device 100 may comprise a system for neutralizing the automatic detection function of rising and / or falling edges of the voltage Vm at the midpoint 3 of the synchronization systems 10,20. .
  • a delay generation device 40 Via a delay generation device 40, a first PWM-LS control signal, of which the pulses are shifted by a fixed time T M , and a second PWM-HS control signal, whose pulses are inverted and offset with respect to the PWM input signal of a time T M , are generated.
  • the dead time T M is defined according to the invention to a minimum, or even a zero value.
  • the starting point of the timing diagram corresponds to state 1 for the PWM input signal, which generates a first PWM-LS control signal at state 1 controlling the closing (activation) of the signal.
  • low level switch 1 The voltage Vm at the midpoint 3 has a minimum value, typically 0.
  • the PWM-LS control signal When the PWM input signal goes to the 0 state, the PWM-LS control signal also goes to the 0 state and the first control circuit 19 controls the deactivation (opening) of the low level switch 1.
  • the voltage Vm at the midpoint 3 increases to a maximum value, typically the voltage V.
  • the second synchronization system 20 interprets this rising edge of the voltage Vm at the midpoint 3 through its detection circuit 21. At the moment when the voltage Vm reaches its maximum value, or substantially before, according to the parameterized value of the voltage difference (V C 2 _ V re f2), the second synchronization system 20, via the processing circuit 25, generates the second timing signal ATON-HS, which combines with the PWM control signal -HS in the AND type logic gate 28, to form, at the output of the logic gate 28, the second activation / deactivation signal SHS: the second synchronization signal ATON-HS makes it possible to switch to activation mode (state 1) the SHS signal for controlling the closing (activation) of the high level switch 2, in an optimized time t m .
  • the control signal PWM-HS goes to state 0 and the second control circuit 29 controls the deactivation (opening) of the high level switch 2.
  • the passage in state 0 of the control signal PWM-HS resets the memory point 27 of the processing circuit 25 of the second synchronization system 20.
  • the voltage Vm at the midpoint 3 decreases to a minimum value, typically 0.
  • the first synchronization system 10 interprets this falling edge of the voltage Vm at the midpoint 3 through its detection circuit 11. At the moment when the voltage Vm reaches its minimum value (or substantially before, according to the parameterized value of the voltage difference (V c i- Vrefi)), the first synchronization system 10, via the processing circuit 15, generates the first synchronization signal ATON-LS, which combines with the PWM-LS control signal in the AND type logic gate 18, to form, at the output of said logic gate 18, the SLS activation / deactivation signal: the first ATON-LS synchronization signal will enable the SLS signal to be switched into activation mode (state 1) to control the closing (activation) of the low level switch 1, within an optimized delay t m .
  • the control signal PWM-LS When the PWM input signal returns to the 0 state, the control signal PWM-LS also goes to state 0, resetting the memory point 17 of the processing circuit 15 of the first synchronization system 10 (reset) , and the first control circuit 19 controls the deactivation (opening) of the low level switch 1, and so on.
  • the synchronization systems 10, 20 will alternatively generate the synchronization signals ATON-LS and ATON-HS to activate a switch 1,2 in a secure manner at the earliest after the other switch 2.1 has been disabled.
  • At least one of the switches 1,2 of the half-bridge electronic device 100 comprises a high voltage transistor, making it possible to switch voltages from several tens to a few hundred volts (for example 400V). .
  • the high voltage transistor may for example be formed based on III-N materials such as gallium nitride (GaN).
  • the transistor may be a HEMT ("high electron" transistor mobility ").
  • the high voltage transistor may be formed based on silicon.
  • At least one of the switches 1.2 of the device half-bridge comprises a high-voltage transistor in depletion mode in series with a low-voltage transistor in enrichment mode.
  • the high voltage transistor and the low voltage transistor may form a cascode circuit, the gate of the high voltage transistor being in this case connected to the source of the low voltage transistor. They may alternatively form a cascade circuit, the gate of the high voltage transistor being in this case controlled by a control circuit 19,29.
  • the invention also relates to a method for synchronizing the alternating activation of a low level switch 1 and a high level switch 2 in a half bridge electronic device 100.
  • the low level switch 1 and the level switch 2 are respectively controlled by a first activation / deactivation signal S LS and a second activation / deactivation signal S HS ⁇
  • the method comprises the following steps:
  • Steps a) to f) are repeated for each new cycle of alternating switching of the low level switch 1 and the high level switch 2.
  • the method comprises in step d), a reset (reset) of the second synchronization signal ATON-HS; the reset takes place when the second control signal PWM-HS goes to state 0.
  • the method also comprises, in step a), a reset of the first synchronization signal ATON-LS; reset occurs when the first control signal PWM-LS changes to state 0.
  • step b comprises the detection of a determined high level of said voltage Vm.
  • the determined level may be the maximum value of the voltage Vm or alternatively a value substantially less than the maximum value.
  • the choice of the determined high level makes it possible to generate, more or less soon after deactivation of the low level switch 1, the second synchronization signal ATON-HS to activate the high level switch 2.
  • the interpretation of the falling edge variation of the voltage Vm at the midpoint 3 includes detecting a determined low level of said voltage Vm.
  • the low level determined may be the minimum value of the voltage Vm or alternatively a value substantially greater than the minimum value.
  • the choice of the determined low level makes it possible to generate, more or less soon after the deactivation of the high level switch 2, the first synchronization signal ATON-LS to activate the low level switch 1.
  • step b) is effected by interpreting a variation, along a falling edge, of the voltage (V-Vm) resulting from the difference between the input voltage V of the high-level switch 2 and the voltage Vm at the midpoint 3.
  • the first and the second synchronization system 10,20 can thus be formed by the same detection circuits 11,21 and treatment 15,25.
  • the steps c) and f) of activating respectively the high level switch 2 and the low level switch. 1 may occur after a time t t defined ("Time Out").
  • the method comprises a step b '), operated in case of failure in step b), for generating the second synchronization signal ATON-HS after a defined delay t T o; it also comprises a step e '), operated in case of failure in step e), for generating the first synchronization signal ATON-LS after a defined delay t T o.
  • the half-bridge electronic device 100 and the method according to the invention can find applications in the field of power converters DC-DC, AC-DC, etc.

Abstract

L'invention concerne un dispositif électronique en demi- pont (100), comprenant en série un interrupteur niveau bas (1) et un interrupteur niveau haut (2), connectés en un point milieu (3), et respectivement commandés par un premier (SLS) et un second (SHS) signal d'activation/désactivation. Le dispositif (100) comprend : • un premier (10) et un second (20) système de synchronisation configurés pour interpréter une variation de la tension (Vm) au point milieu (3), respectivement suivant un front descendant et suivant un front montant, et pour générer respectivement un premier (ATON-LS) et un second (ATON-HS) signal de synchronisation, distinct du premier; • une première (18) et une seconde (28) porte logique de type ET combinant respectivement le premier signal de synchronisation (ATON-LS) avec un premier signal de commande (PWM-LS) et le second signal de synchronisation (ATON-HS) avec un second signal de commande (PWM-HS), pour former respectivement les premier (SLS) et second (SHS) signaux d'activation/désactivation.

Description

DISPOSITIF ELECTRONIQUE EN DEMI-PONT COMPRENANT DEUX SYSTEMES POUR L'OPTIMISATION DES TEMPS MORTS ENTRE LES COMMUTATIONS D'UN INTERRUPTEUR NIVEAU HAUT ET D'UN INTERRUPTEUR NIVEAU BAS
DOMAINE DE L' INVENTION
La présente invention concerne le domaine de l'électronique de puissance. Elle concerne en particulier un dispositif électronique en demi-pont comprenant deux systèmes de synchronisation permettant d'optimiser de manière sécurisée les temps morts entre l'activation alternée d'un interrupteur niveau haut et d'un interrupteur niveau bas, le dispositif étant notamment utilisé dans un convertisseur DC-DC.
ARRIERE PLAN TECHNOLOGIQUE DE L' INVENTION
Des dispositifs électroniques dits « en demi-pont » (« half-bridge » selon la terminologie anglo-saxonne) , composés d'un interrupteur niveau haut (« high-side ») et d'un interrupteur niveau bas (« low-side ») sont couramment utilisés dans des convertisseurs DC-DC pour convertir une tension continue en une autre tension continue de plus faible valeur.
Dans ces dispositifs en demi-pont, les deux interrupteurs, formés par des transistors, sont connectés en série au niveau d'un point milieu, auquel est connectée une charge. Comme déjà connu dans le domaine des convertisseurs DC- DC, la charge est sélectivement couplée soit à la source de tension continue, par activation (mise en mode passant) de l'interrupteur « high-side », soit à la masse, par activation de l'interrupteur « low-side ». Un convertisseur DC-DC peut souffrir de pertes électriques significatives du fait des temps morts entre la désactivation (mise en mode bloqué) de l'interrupteur « high- side » et l'activation de l'interrupteur « low-side », et entre la désactivation de l'interrupteur « low-side » et l'activation de l'interrupteur « high-side ».
Pour maximiser l'efficacité du convertisseur, il est donc souhaitable de minimiser ces temps morts de commutation, tout en évitant une conduction simultanée des interrupteurs « high- side » et « low-side » qui provoquerait un court-circuit entre la source de tension et la masse.
Il existe dans l'art antérieur des systèmes de contrôle implémentés dans les dispositifs électroniques en demi-pont pour optimiser les temps morts de commutation. On connaît notamment les documents US6396250 et US6861826 qui proposent des systèmes de contrôle pour la synchronisation de l'activation et de la désactivation des interrupteurs « high-side » et « low-side » dans un convertisseur, utilisant la mesure de la tension au point milieu .
Avec l'implémentation d'interrupteurs à commutation rapide (en particulier, formés à partir de transistors GaN) dans les dispositifs électroniques en demi-pont, une contrainte supplémentaire apparaît : les temps de commutation typiques desdits interrupteurs passant d'une centaine de nanosecondes à une dizaine de nanosecondes, le temps de mesure, d'analyse et de réponse du système de contrôle doit être du même ordre de grandeur, pour optimiser efficacement les temps morts entre les commutations des interrupteurs. OBJET DE L' INVENTION
Un objet de la présente invention est de proposer une solution alternative aux solutions de l'état de l'art. Un objet de l'invention est notamment de proposer un dispositif électronique en demi-pont comprenant deux systèmes de synchronisation pour minimiser efficacement et de manière sécuritaire les temps morts entre les commutations successives des interrupteurs.
BREVE DESCRIPTION DE L' INVENTION
La présente invention concerne un dispositif électronique en demi-pont, comprenant en série un interrupteur niveau haut et un interrupteur niveau bas, connectés en un point milieu, l'interrupteur niveau bas et l'interrupteur niveau haut étant respectivement commandés par un premier et un second signal d' activation/désactivation.
Le dispositif comprend :
• un premier système de synchronisation configuré pour interpréter une variation, suivant un front descendant, de la tension au point milieu, et pour générer un premier signal de synchronisation ;
• un second système de synchronisation configuré pour interpréter une variation, suivant un front montant, de la tension au point milieu, et pour générer un second signal de synchronisation, distinct du premier signal de synchronication ;
• une première porte logique de type ET combinant le premier signal de synchronisation avec un premier signal de commande, pour former, en sortie de ladite première porte logique, le premier signal d'activation/désactivation ; • une seconde porte logique de type ET combinant le second signal de synchronisation avec un second signal de commande, pour former, en sortie de ladite seconde porte logique, le second signal d'activation/désactivation.
Selon d'autres caractéristiques avantageuses et non limitatives de l'invention, prises seules ou selon toute combinaison techniquement réalisable : chaque système de synchronisation comporte un circuit de détection et un circuit de traitement ;
chaque circuit de détection comprend un élément capacitif destiné à générer un courant transitoire dépendant des variations de la tension au point milieu ;
chaque circuit de détection comprend, en série avec l'élément capacitif, une diode et une résistance shunt, pour la mesure d'une tension proportionnelle au courant transitoire ;
chaque circuit de traitement est configuré pour générer, à partir de mesures du circuit de détection, le signal de synchronisation ;
chaque circuit de traitement comprend un comparateur de tension et un point mémoire ;
chaque circuit de traitement comprend une porte logique de type OU, entre le comparateur de tension et le point mémoire, combinant un signal de sortie du comparateur et un signal de commande retardé d'un délai défini ;
le second circuit de détection est configuré pour interpréter une variation, suivant un front descendant, de la tension résultant de la différence entre la tension d'entrée de l'interrupteur niveau haut et la tension au point milieu ; • le premier système de synchronisation et le second système de synchronisation sont formés de circuits de détection et de traitement identiques ;
• au moins un des interrupteurs comprend un transistor à haute tension ;
• le transistor à haute tension est formé à base de GaN ;
• au moins un des interrupteurs comprend un transistor à haute tension en mode déplétion en série avec un transistor à basse tension en mode enrichissement.
1/ invention concerne également un procédé de synchronisation de l'activation alternée d'un interrupteur niveau bas et d'un interrupteur niveau haut dans un dispositif électronique en demi-pont. Il comprend les étapes suivantes :
a) la désactivation de l'interrupteur niveau bas lorsqu'un premier signal de commande passe à l'état 0, b) l'interprétation d'une variation suivant un front montant de la tension au point milieu, pour générer un second signal de synchronisation,
c) l'activation de l'interrupteur niveau haut, par un second signal d'activation/désactivation résultant directement de la combinaison du second signal de synchronisation avec un second signal de commande dans une porte logique de type ET,
d) la désactivation de l'interrupteur niveau haut lorsque le second signal de commande passe à l'état 0,
e) l'interprétation d'une variation suivant un front descendant de la tension au point milieu pour générer un premier signal de synchronisation, distinct du second signal de synchronisation,
f) l'activation de l'interrupteur niveau bas, par un premier signal d'activation/désactivation résultant directement de la combinaison du premier signal de synchronisation avec le premier signal de commande dans une porte logique de type ET.
Selon d'autres caractéristiques avantageuses et non limitatives de l'invention, prises seules ou selon toute combinaison techniquement réalisable : les étapes a) à f) sont réitérées pour chaque nouveau cycle de commutations alternées de l'interrupteur niveau bas et de l'interrupteur niveau haut ;
l'étape b) est effectuée par interprétation d'une variation, suivant un front descendant, de la tension résultant de la différence entre la tension d'entrée de l'interrupteur niveau haut et la tension au point milieu ; le procédé comprend une étape b' ) opérée en cas de défaillance à l'étape b) dans l'interprétation d'une variation suivant un front montant de la tension au point milieu, permettant de générer le second signal de synchronisation au bout d'un délai défini ;
le procédé comprend une étape e' ) opérée en cas de défaillance à l'étape e) dans l'interprétation d'une variation suivant un front descendant de la tension au point milieu, permettant de générer le premier signal de synchronisation au bout d'un délai défini.
BREVE DESCRIPTION DES DESSINS
D' autres caractéristiques et avantages de l'invention ressortiront de la description détaillée qui va suivre en référence aux figures annexées sur lesquelles : les figures la et lb présentent respectivement un schéma de principe et un chronogramme d'un dispositif électronique en demi-pont selon l'état de la technique ; les figures 2a et 2b présentent des schémas de principe d'un dispositif électronique en demi-pont selon un premier et un deuxième mode de réalisation de l'invention ;
la figure 3 présente un chronogramme des signaux de commande, des signaux de synchronisation et des signaux d'activation/désactivation des interrupteurs du dispositif électronique en demi-pont conforme à l'invention ;
les figures 4a et 4b présentent des systèmes de synchronisation pour un dispositif électronique en demi- pont selon un premier mode de réalisation de l'invention ; les figures 5a et 5b présentent des systèmes de synchronisation pour un dispositif électronique en demi- pont selon un deuxième mode de réalisation de l'invention ;
la figure 6 présente un système de synchronisation pour un dispositif électronique en demi-pont selon une variante de l'invention.
DESCRIPTION DETAILLEE DE L' INVENTION
Dans la partie descriptive, les mêmes références sur les figures pourront être utilisées pour des éléments de même nature.
L' invention concerne un dispositif électronique en demi- pont 100, comprenant en série un interrupteur niveau haut 2 et un interrupteur niveau bas 1. Classiquement, dans un tel dispositif, les deux interrupteurs 1,2 sont connectés entre eux en un point milieu 3 (figure la) . L'interrupteur niveau haut 2 est par ailleurs connecté à une source de tension V, pouvant être une source haute tension (de quelques lOaines de volts à quelques centaines de volts) ; l'interrupteur niveau bas 1 est par ailleurs connecté à la masse. Une charge 200, telle que par exemple illustrée sur la figure la, est destinée à être connectée au point milieu 3.
Selon un mode standard de fonctionnement, un signal d'entrée PWM (« puise width modulation » selon la terminologie anglo-saxonne, ou MLI « modulation à largeur d'impulsion ») est envoyé aux interrupteurs niveau bas 1 et niveau haut 2, par l'intermédiaire respectivement d'un premier circuit de commande 19 et d'un second circuit de commande 29. Le signal d'entrée PWM se traduit par des impulsions pour activer et désactiver l'interrupteur niveau haut 2 et en alternance, désactiver et activer l'interrupteur niveau bas 1.
Par activer, on entend l'action de fermer l'interrupteur pour le rendre passant ; par désactiver, on entend l'action d'ouvrir l'interrupteur pour le rendre bloquant.
Pour éviter tout court-circuit lié à une activation des deux interrupteurs 1,2 simultanément, il est nécessaire de prévoir des temps morts TM entre la désactivation d'un interrupteur et l'activation de l'autre (figure lb) .
Un dispositif de génération de délais 40 (figure la) , recevant le signal d'entrée PWM, génère habituellement un signal de commande PWM-LS (appelé premier signal de commande) , de même polarité que le signal d'entrée PWM, et dont les impulsions (état activé 1) sont décalées d'un temps TM par rapport au signal d'entrée PWM. Le dispositif de génération de délai 40 génère également un signal de commande PWM-HS (appelé second signal de commande), de polarité inversée par rapport au signal d'entrée PWM, et dont les impulsions (état activé 1) sont également décalées d'un temps TM par rapport au signal d'entrée PWM. Le premier circuit de commande 19 reçoit en entrée le premier signal de commande PWM-LS, qui va commander l'activation/désactivation de l'interrupteur niveau bas 1. Le second circuit de commande 29 reçoit en entrée le second signal de commande PWM-HS (de polarité inversée par rapport au premier signal de commande PWM-LS) , qui va commander l'activation/désactivation de l'interrupteur niveau haut 2.
Bien sur, comme précédemment énoncé, il est important de minimiser les temps morts TM induits (figure la) pour éviter des pertes électriques significatives dans un convertisseur qui comprendrait le dispositif.
Le dispositif 100 selon l'invention comprend un premier 10 et un second 20 système de synchronisation, respectivement destinés à envoyer un signal de synchronisation ATON-LS (« Automatic Turn ON - Low Side ») pour permettre l'activation de l'interrupteur niveau bas 1, et un signal de synchronisation ATON-HS (« Automatic Turn ON - High Side ») pour permettre l'activation de l'interrupteur niveau haut 2 (figures 2a, 2b) .
Le premier système de synchronisation 10 est configuré pour interpréter une variation, suivant un front descendant, de la tension Vm au point milieu 3, et pour générer le premier signal de synchronisation ATON-LS ; le second système de synchronisation 20 est configuré pour interpréter une variation, suivant un front montant, de la tension Vm au point milieu 3, et pour générer le second signal de synchronisation ATON-HS, distinct du premier signal de synchronisation ATON-LS.
Une première porte logique 18 de type ET combine le premier signal de synchronisation ATON-LS avec un premier signal de commande PWM-LS, pour former, directement en sortie de ladite première porte logique 18, un premier signal d'activation/désactivation SLS, qui, envoyé en entrée du premier circuit de commande 19, va commander l'activation/désactivation de l'interrupteur niveau bas 1.
Une seconde porte logique 28 de type ET combine le second signal de synchronisation ATON-HS avec le second signal de commande PWM-HS, pour former, directement en sortie de ladite seconde porte logique 28, le second signal d'activation/désactivation SHS, qui, envoyé en entrée du second circuit de commande 29, va commander l'activation /désactivation de l'interrupteur niveau haut 2.
Le temps mort fixe TM implémenté sur le premier PWM-LS et le second PWM-HS signal de commande peut être minimisé au maximum, voire même nul ; en effet, le premier et le second signal de synchronisation ATON-LS, ATON-HS permettent d'activer respectivement l'interrupteur niveau bas 1 et l'interrupteur niveau haut 2 au plus tôt après la désactivation respectivement de l'interrupteur niveau haut 2 et de l'interrupteur niveau bas 1, par observation de la variation de tension au point milieu 3.
Les portes logiques ET 18,28, nécessitent que le signal de synchronisation ATON-LS, ATON-HS et le signal de commande PWM- LS, PWM-HS de chaque interrupteur 1,2 soient à l'état activé 1, pour générer le signal d'activation SLS, SHS, ce qui évite une conduction simultanée des deux interrupteurs 1,2. La combinaison du signal de synchronisation (ATON-LS ou ATON-HS) avec le signal de commande (PWM-LS ou PWM-HS) dans la porte logique (18 ou 28) de type ET, permet en outre de sécuriser tout basculement intempestif qui serait lié à une défaillance du système de synchronisation 10,20 associé. Pour pallier une défaillance des premier et second systèmes de synchronisation 10,20 (non- génération respectivement du premier signal de synchronisation ATON-LS et du second signal de synchronisation ATON-HS) , le premier signal d'activation/désactivation SLS et le second signal d'activation/désactivation SHS pour l'activation respectivement de l'interrupteur niveau bas 1 et de l'interrupteur niveau haut 2 sont formés au bout d'un délai tTo défini. A titre d'exemple, tTo sera défini dans une gamme de 20ns à 50ns.
La présence de deux systèmes de synchronisation 10,20, dédiés respectivement à l'interrupteur niveau bas 1 et à l'interrupteur niveau haut 2, qui génèrent deux signaux de synchronisation ATON-LS, ATON-HS distincts et indépendants, permet une commande optimisée et indépendante pour chacun des interrupteurs et non une prédiction de temps mort identique pour l'un et l'autre des interrupteurs ou dépendant de l'un et l'autre des interrupteurs.
Les deux systèmes de synchronisation 10,20 permettent ainsi d'optimiser de manière efficace et sécurisée les temps morts entre l'activation alternée d'un interrupteur niveau haut 2 et d'un interrupteur niveau bas 1.
Chaque système de synchronisation 10,20 comprend un circuit de détection 11,21 pour interpréter la variation dans le temps (dVm/dt) de la tension Vm au point milieu 3. Comme illustré sur le chronogramme de la figure 3, la tension Vm au point milieu 3 va varier au cours du temps, selon que l'interrupteur niveau haut 2 ou l'interrupteur niveau bas 1 seront respectivement activés (fermés) ou désactivés (ouverts) . En pratique, la tension Vm au point milieu 3 va diminuer dès que l'interrupteur niveau haut 2 va s'ouvrir (désactivation) ; elle va augmenter dès que l'interrupteur niveau bas 1 va s'ouvrir (désactivation) .
Le premier circuit de détection 11, inclus dans le premier système de synchronisation 10, vise à détecter les fronts descendants de la tension Vm au point milieu 3. Le second circuit de détection 21, inclus dans le second système de synchronisation 20 vise quant à lui à détecter les fronts montants de la tension Vm au point milieu 3. Selon un premier mode de réalisation (figure 2a) , chaque circuit de détection 11,21 comprend un élément capacitif 12,22 directement connecté au point milieu 3 (figures 4a, 4b) . Cet élément capacitif 12,22 va générer un courant transitoire i dépendant de la variation temporelle de la tension Vm au point milieu 3. L'élément capacitif 12,22 devra être compatible avec le niveau maximum que peut atteindre la tension Vm au point milieu 3, soit au moins la tension V de la source de tension connectée en entrée de l'interrupteur niveau haut 2. L'utilisation d'un élément capacitif 12,22 permet de s'affranchir dans le circuit de détection 11,21, d'un composant actif de mesure capable de tenir la tension V de la source de tension. A titre d'exemple, l'élément capacitif 12,22 pourra consister en une capacité dimensionnée en fonction la tension V de la source de tension (de quelques dizaines de volts à quelques centaines de volts) . Selon un autre exemple avantageux, l'élément capacitif 12,22 pourra consister en deux lignes métalliques coplanaires disposées sur un circuit imprimé incorporant le dispositif 100, également dimensionnées en fonction la tension V de la source de tension.
Selon une première approche (non représenté) , le courant transitoire i pourra être mesuré directement par un ampèremètre, connecté en série avec l'élément capacitif 12,22.
Selon une deuxième approche, plus avantageuse, chaque circuit de détection 11,21 comprend, en série avec l'élément capacitif 12,22, une résistance shunt 13,23 (figures 4a, 4b). Elle permet de mesurer à ses bornes, une tension Ui,U2 proportionnelle au courant transitoire i. Chaque circuit de détection 11,21 peut ainsi produire une mesure de la tension Ui,U2, laquelle est représentative des variations de la tension Vm au point milieu 3. Avantageusement, chaque circuit de détection 11,21 comprend également une diode 14, 24, en série avec la résistance shunt 13, 23, cette dernière étant connectée à la masse ou à une tension de référence Vrefi, Vref2.
La diode 14, 24 n'autorise le passage du courant transitoire i dans la résistance shunt 13,23 que pour une polarité définie. Selon que la tension Vm au point milieu 3 varie suivant un front descendant ou montant, le courant transitoire i généré à la sortie de l'élément capacitif 12,22 sera positif ou négatif. Ainsi, la diode 14 est configurée pour autoriser uniquement le passage du courant transitoire ii lié à un front descendant de la tension Vm au point milieu 3, alors que la diode 24 est configurée pour autoriser uniquement le passage du courant transitoire i2 (de signe opposé à ii) lié à un front montant de la tension Vm au point milieu 3.
Selon un deuxième mode de réalisation (figure 2b) , le premier système de synchronisation 10 et le second système de synchronisation 20 sont tous les deux formés de circuits de détection 11,21 identiques.
Pour cela :
• le premier circuit de détection 11 est configuré pour détecter les fronts descendants de la tension Vm au point milieu 3, comme dans le premier mode de réalisation ;
• et le second circuit de détection 21 est configuré pour interpréter une variation, suivant un front descendant, de la tension (V - Vm) résultant de la différence entre la tension d'entrée V de l'interrupteur niveau haut 2 et la tension Vm au point milieu 3.
Le premier circuit de détection 11 comprend un élément capacitif 12,22 connecté au point milieu 3, et la tension de référence Vrefi est la masse, comme illustré sur la figure 5a. Le second circuit de détection 21 comprend un élément capacitif connecté à la tension d'entrée V, et la tension de référence Vref2 est la tension Vm au point milieu 3, comme illustré sur la figure 5b.
Le premier circuit de détection 11 et le second circuit de détection 21 visent alors tous les deux à interpréter une variation suivant un front descendant, respectivement de la tension Vm au point milieu 3 et de la tension (V-Vm) précitée. Les composants précédemment décrits dans le premier mode de réalisation (la diode 14,24 et la résistance shunt 13,23) formant le premier et le second circuit de détection 11,21 peuvent ainsi être les mêmes pour les deux systèmes de synchronisation 10,20, ce qui simplifie la mise en œuvre industrielle de l'invention.
Dans la suite de la description, nous nous placerons dans le premier mode de réalisation des circuits de détection 11,21 par souci de simplification ; bien sur, le deuxième mode de réalisation décrit ci-dessus est également applicable.
Le premier circuit de détection 11 est ainsi configuré pour interpréter un front descendant de la tension Vm au point milieu 3 : il permet de faire une mesure directe ou indirecte du courant transitoire ii dû à une variation temporelle décroissante (front descendant) de la tension Vm au point milieu 3.
A partir de cette mesure, le premier système de synchronisation 10 doit générer un premier signal de synchronisation ATON-LS pour permettre l'activation de l'interrupteur niveau bas 1.
Pour cela, le premier système de synchronisation 10 comprend avantageusement un premier circuit de traitement 15 (figures 2a, 2b) . Ce circuit de traitement 15 comporte un comparateur de tension 16, qui va comparer la valeur de la tension Ui mesurée (proportionnelle au courant transitoire ii) avec une tension de consigne Vci (figures 4a, 5a) . Dès que la tension Ui mesurée est supérieure à la tension de consigne Vci, le comparateur 16 va envoyer une impulsion à un point mémoire 17. Ladite impulsion fait passer le premier signal de synchronisation ATON-LS, en sortie du point mémoire 17, dans un état activé 1 (figure 3) . A titre d'exemple, le point mémoire 17 peut être réalisé par une bascule asynchrone (verrou ou « latch » selon la terminologie anglo-saxonne) . Le point mémoire 17 (ATON- LS) est remis à zéro dès que le signal de commande PWM-LS passe à l'état 0 (figure 3) .
Le premier signal de synchronisation ATON-LS, généré par le premier système de synchronisation 10, et le premier signal de commande PWM-LS sont ensuite combinés dans une porte logique 18 de type ET, pour former, directement en sortie de ladite porte logique 18, le premier signal d'activation/désactivation SLS (figure 3). Le premier signal d'activation/désactivation SLS est transmis au premier circuit de commande 19 et va activer/désactiver l'interrupteur niveau bas 1.
Dans le premier système de synchronisation 10, la différence entre la tension de consigne et la tension de référence (Vci-Vrefi) permet d'ajuster le niveau de basculement (Ui > Vci) du comparateur de tension 16, pour créer le signal ATON-LS. L'ajustement de ce niveau permet de compenser le temps de propagation du système : on pourra par exemple définir cette différence de tension pour que le signal ATON-LS soit activé à l'état 1 sensiblement avant que Vm n'atteigne sa valeur minimale.
Le second circuit de détection 21, quant à lui, est configuré pour interpréter un front montant de la tension Vm au point milieu 3. Il permet de faire une mesure directe ou indirecte du courant transitoire i2 dû à une variation temporelle croissante de la tension Vm au point milieu 3. A partir de cette mesure, le second système de synchronisation 20 doit générer un signal de synchronisation ATON-HS pour permettre l'activation de l'interrupteur niveau haut 2.
Pour cela, le second système de synchronisation 20 comprend avantageusement un second circuit de traitement 25 (figures 2a, 2b) . Ce circuit de traitement 25 comporte un comparateur de tension 26, qui va comparer la valeur de la tension U2 mesurée (proportionnelle au courant transitoire 12) avec une tension de consigne VC2 (figures 4b, 5b) . Dès que la tension U2 mesurée est supérieure à la tension de consigne VC2, le comparateur 26 va envoyer une impulsion à un point mémoire 27. Ladite impulsion fait passer le second signal de synchronisation ATON-HS, en sortie du point mémoire 27, dans un état activé 1. A titre d'exemple, le point mémoire 27 peut être réalisé par une bascule asynchrone. Le point mémoire 27 (ATON- HS) est remis à zéro dès que le signal de commande PWM-HS passe à l'état 0 (figure 3) .
Le second signal de synchronisation ATON-HS, généré par le second système de synchronisation 20, et le second signal de commande PWM-HS sont ensuite combinés dans une porte logique 28 de type ET, pour former, directement en sortie de ladite porte logique 28, un second signal d'activation/désactivation SHS (figure 3). Le second signal d'activation/désactivation SHS est transmis au second circuit de commande 29 et va activer/désactiver l'interrupteur niveau haut 2.
Dans le second système de synchronisation 20, la différence entre la tension de consigne et la tension de référence (VC2-Vref2) permet d'ajuster le niveau de basculement (U2 > Vc2 ) du comparateur de tension 26, pour créer le signal ATON-HS. L'ajustement de ce niveau permet de compenser le temps de propagation du système : on pourra par exemple définir cette différence de tension pour que le signal ATON-HS soit activé à l'état 1 sensiblement avant que Vm n'atteigne sa valeur maximale.
Comme illustré sur le chronogramme de la figure 3, les premier et second signaux d'activation/désactivation SLS, SHS permettent d'optimiser les temps morts tm, en activant au plus tôt respectivement l'interrupteur niveau bas 1 et l'interrupteur niveau haut 2, après que l'autre interrupteur ait été désactivé. En effet, partant d'un délai fixe minimum TM défini (par exemple 0 à 20ns) entre les signaux de commande PWM-LS et PWM-HS, les signaux de synchronisation ATON-LS et ATON-HS combinés auxdits signaux de commande PWM-LS, PWM-HS dans une porte logique de type ET 18,28, sont aptes à basculer à l'état 1, respectivement le premier SLS et le second SHS signal d'activation/désactivation commandant les interrupteurs niveau bas 1 et niveau haut 2 : ce qui permet de sécuriser le basculement alternatif des interrupteurs 1,2, tout en ayant des temps morts effectifs tm optimisés (par exemple entre 4 à 30ns) .
L'optimisation des temps morts tm permet de minimiser les pertes donc de maximiser le rendement (ou l'efficacité énergétique) du convertisseur muni du dispositif 100.
Les signaux de synchronisation ATON-LS et ATON-HS sont générés pour chaque cycle de commutation des interrupteurs niveau bas 1 et niveau haut 2 ; le dispositif 100 selon l'invention permet donc une activation (mise à l'état 1) automatique d'un interrupteur 1,2 à chaque cycle de commutation, et au plus tôt après la désactivation de l'autre interrupteur 2,1, par l'interprétation de la variation de la tension Vm au point milieu 3.
Le fait que chaque système de synchronisation 10,20 soit dédié à l'activation d'un interrupteur 1,2 permet également une interprétation efficace de la variation de tension Vm et une transmission directe et rapide de l'instruction à l'interrupteur associé .
Les convertisseurs DC-DC comprenant des interrupteurs
I,2 rapides permettent des commutations de 5 à 20 ns de signal Vm : le système de synchronisation 10,20 doit, dans ce cas, présenter un temps de réponse inférieur à ces valeurs pour minimiser le temps mort.
Pour pallier une défaillance des circuits de détection
II,21 ou des comparateurs 16,26 des circuits de traitements 15,25, défaillance qui se traduirait pas la non-génération respectivement du premier signal de synchronisation ATON-LS et du second signal de synchronisation ATON-HS, chaque circuit de traitement 15,25 pourra comporter une porte logique 30 de type OU combinant le signal de sortie du comparateur 16,26 et un signal de commande PWM-LS (tTo) ou PWM-HS (tTo) (respectivement pour l'interrupteur niveau bas 1 et l'interrupteur niveau haut 2) retardé d'un délai défini tTo (figure 6) . En d'autres termes, le signal de commande retardé PWM-LS (tTo) ou PWM-HS (tTo) passe à un état 1 avec un retard de tTo par rapport au signal de commande PWM-LS ou PWM-HS.
Ainsi les premier ATON-LS et second ATON-HS signaux de synchronisation sont toujours générés en sortie des circuits de traitement 15,25, pour former le premier signal d'activation/désactivation SLS et le second signal d'activation/désactivation SHS pour l'activation respectivement de l'interrupteur niveau bas 1 et de l'interrupteur niveau haut 2. Une défaillance des circuits de détection 11,21 ou des comparateurs 16,26 des circuits de traitements 15,25 ne peut pas interrompre le fonctionnement du dispositif électronique en demi-pont 100. Enfin, pour des questions de flexibilité, le dispositif électronique en demi-pont 100 pourra comprendre un système de neutralisation de la fonction de détection automatique des fronts montants et/ou descendant de la tension Vm au point milieu 3 des systèmes de synchronisation 10,20. Par exemple, la porte logique 30 de type OU illustrée sur la figure 6 pourra comprendre une troisième entrée (non représentée) alimentée par un signal digital mis à l'état 1 pour la neutralisation: les signaux d'activation/désactivation SHS, SLS en sortie des portes logiques (28,29) de type ET dépendent alors uniquement des signaux de commande PWM-HS, PWM-LS.
Le fonctionnement du dispositif électronique en demi- pont 100 selon l'invention va maintenant être décrit en référence au chronogramme de la figure 3.
Prenons l'exemple d'un signal d'entrée PWM digital en créneau correspondant à une alternance d'états 1 et 0. Par l'intermédiaire d'un dispositif de génération de délais 40, un premier signal de commande PWM-LS, dont les impulsions sont décalées d'un temps fixe TM, et un second signal de commande PWM- HS, dont les impulsions sont inversées et décalées par rapport au signal d'entrée PWM d'un temps TM, sont générés. Le temps mort TM est défini selon l'invention à un minimum, voire même à une valeur nulle.
Comme illustré sur la figure 3, le point de départ du chronogramme correspond à l'état 1 pour le signal d'entrée PWM, qui génère un premier signal de commande PWM-LS à l'état 1 commandant la fermeture (activation) de l'interrupteur niveau bas 1. La tension Vm au point milieu 3 présente une valeur minimale, typiquement 0.
Lorsque le signal d'entrée PWM passe à l'état 0, le signal de commande PWM-LS passe également à l'état 0 et le premier circuit de commande 19 commande la désactivation (ouverture) de l'interrupteur niveau bas 1. La tension Vm au point milieu 3 croit jusqu'à une valeur maximale, typiquement la tension V.
Le second système de synchronisation 20 interprète ce front montant de la tension Vm au point milieu 3 par l'intermédiaire de son circuit de détection 21. Au moment où la tension Vm atteint sa valeur maximale, ou sensiblement avant, selon la valeur paramétrée de la différence de tension (VC2_ Vref2 ) , le second système de synchronisation 20, par l'intermédiaire de son circuit de traitement 25, génère le second signal de synchronisation ATON-HS, qui se combine avec le signal de commande PWM-HS dans la porte logique 28 de type ET, pour former, en sortie de la porte logique 28, le second signal d'activation/désactivation SHS : le second signal de synchronisation ATON-HS permet de basculer en mode activation (état 1) le signal SHS pour commander la fermeture (activation) de l'interrupteur niveau haut 2, dans un délai optimisé tm.
Dès que le signal d'entrée passe à l'état 1, le signal de commande PWM-HS passe à l'état 0 et le second circuit de commande 29 commande la désactivation (ouverture) de l'interrupteur niveau haut 2. Le passage à l'état 0 du signal de commande PWM-HS remet à 0 (reset) le point mémoire 27 du circuit de traitement 25 du second système de synchronisation 20. La tension Vm au point milieu 3 décroit jusqu'à une valeur minimale, typiquement 0.
Le premier système de synchronisation 10 interprète ce front descendant de la tension Vm au point milieu 3 par l'intermédiaire de son circuit de détection 11. Au moment où la tension Vm atteint sa valeur minimale (ou sensiblement avant, selon la valeur paramétrée de la différence de tension (Vci- Vrefi) ) , le premier système de synchronisation 10, par l'intermédiaire de son circuit de traitement 15, génère le premier signal de synchronisation ATON-LS, qui se combine avec le signal de commande PWM-LS dans la porte logique 18 de type ET, pour former, en sortie de ladite porte logique 18, le signal d'activation/désactivation SLS : le premier signal de synchronisation ATON-LS va permettre de basculer en mode activation (état 1) le signal SLS pour commander la fermeture (activation) de l'interrupteur niveau bas 1, dans un délai optimisé tm.
Notons que, même si les délais optimisés d'activation de l'interrupteur niveau bas 1 et de l'interrupteur niveau haut 2 sont tous deux nommé tm, leur valeur pourra être différente au cours des cycles de commutation.
Lorsque le signal d'entrée PWM repasse à l'état 0, le signal de commande PWM-LS passe également à l'état 0, remettant à 0 (reset) le point mémoire 17 du circuit de traitement 15 du premier système de synchronisation 10, et le premier circuit de commande 19 commande la désactivation (ouverture) de l'interrupteur niveau bas 1, et ainsi de suite. Pour chaque nouveau cycle de commutation alternée des interrupteurs 1,2, les systèmes de synchronisation 10,20 vont générer alternativement les signaux de synchronisation ATON-LS et ATON-HS pour activer un interrupteur 1,2 de manière sécurisée au plus tôt après que l'autre interrupteur 2,1 a été désactivé.
Selon un mode particulier de mise en œuvre, au moins un des interrupteurs 1,2 du dispositif électronique en demi-pont 100 comprend un transistor à haute tension, permettant de commuter des tensions de plusieurs dizaines à quelques centaines de volts (par exemple 400V) .
Le transistor à haute tension pourra par exemple être formé à base de matériaux III-N tels que le nitrure de gallium (GaN) . Le transistor pourra être un HEMT (« high électron mobility transistor ») . Alternativement, le transistor haute tension pourra être formé à base de silicium.
Selon un autre mode de mise en œuvre particulier, au moins l'un des interrupteurs 1,2 du dispositif 100 en demi-pont comprend un transistor à haute tension en mode déplétion en série avec un transistor à basse tension en mode enrichissement. Le transistor à haute tension et le transistor à basse tension pourront former un circuit cascode, la grille du transistor à haute tension étant dans ce cas connectée à la source du transistor à basse tension. Ils pourront alternativement former un circuit cascade, la grille du transistor à haute tension étant dans ce cas commandée par un circuit de commande 19,29.
L' invention concerne également un procédé de synchronisation de l'activation alternée d'un interrupteur niveau bas 1 et d'un interrupteur niveau haut 2 dans un dispositif électronique en demi-pont 100. L'interrupteur niveau bas 1 et l'interrupteur niveau haut 2 sont respectivement commandés par un premier signal d'activation/désactivation SLS et un second signal d'activation/désactivation SHS· Le procédé comporte les étapes suivantes :
a) la désactivation de l'interrupteur niveau bas 1 lorsqu'un premier signal de commande PWM-LS passe à l'état 0 ; ledit premier signal de commande PWM-LS passe à l'état 0 dès que le signal d'entrée PWM passe à l'état 0 ;
b) l'interprétation d'une variation suivant un front montant de la tension Vm au point milieu 3 pour générer un second signal de synchronisation ATON-HS ;
c) l'activation (mode passant) de l'interrupteur niveau haut 2, par le second signal d'activation/désactivation SHS résultant directement de la combinaison, dans une porte logique 28 de type ET, du second signal de synchronisation ATON-HS et d'un second signal de commande PWM-HS ; d) la désactivation de l'interrupteur niveau haut 2 lorsque le second signal de commande PWM-HS passe à l'état 0 ; ledit second signal de commande PWM-HS passe à l'état 0 dès que le signal d'entrée PWM passe à l'état 1 ;
e) l'interprétation d'une variation suivant un front descendant de la tension Vm au point milieu 3 pour générer un premier signal de synchronisation ATON-LS, distinct du second signal de synchronisation ATON-HS ;
f) l'activation de l'interrupteur niveau bas 1, par le premier signal d'activation/désactivation SLS résultant directement de la combinaison, dans une porte logique 18 de type ET, du premier signal de synchronisation ATON-LS et du premier signal de commande PWM-LS.
Les étapes a) à f) sont réitérées pour chaque nouveau cycle de commutations alternées de l'interrupteur niveau bas 1 et de l'interrupteur niveau haut 2.
Avantageusement, le procédé comporte à l'étape d) , une remise à zéro (reset) du second signal de synchronisation ATON- HS ; la remise à zéro s'opère lorsque le second signal de commande PWM-HS passe à l'état 0.
Avantageusement, le procédé comporte également à l'étape a) , une remise à zéro du premier signal de synchronisation ATON- LS ; la remise à zéro s'opère lorsque le premier signal de commande PWM-LS passe à l'état 0.
L' interprétation de la variation selon un front montant de la tension Vm au point milieu 3 (étape b) comprend la détection d'un niveau haut déterminé de ladite tension Vm. Le niveau déterminé pourra être la valeur maximale de la tension Vm ou alternativement une valeur sensiblement inférieure à la valeur maximale. Le choix du niveau haut déterminé permet de générer, plus ou moins tôt après la désactivation de l'interrupteur niveau bas 1, le second signal de synchronisation ATON-HS pour activer l'interrupteur niveau haut 2.
L' interprétation de la variation selon un front descendant de la tension Vm au point milieu 3 (étape e) ) comprend la détection d'un niveau bas déterminé de ladite tension Vm. Le niveau bas déterminé pourra être la valeur minimale de la tension Vm ou alternativement une valeur sensiblement supérieure à la valeur minimale. Le choix du niveau bas déterminé permet de générer, plus ou moins tôt après la désactivation de l'interrupteur niveau haut 2, le premier signal de synchronisation ATON-LS pour activer l'interrupteur niveau bas 1.
Préférentiellement, l'étape b) est effffectuée par interprétation d'une variation, suivant un front descendant, de la tension (V - Vm) résultant de la différence entre la tension d'entrée V de l'interrupteur niveau haut 2 et la tension Vm au point milieu 3. Le premier et le second système de synchronisation 10,20 peuvent ainsi être formés par les mêmes circuits de détection 11,21 et de traitement 15,25.
Pour pallier une défaillance des circuits de détection 11,21 ou des comparateurs 16,26 des systèmes de synchronisation 10,20, les étapes c) et f) d'activation respectivement de l'interrupteur niveau haut 2 et de l'interrupteur niveau bas 1 pourront s'opérer au bout d'un délai tTo défini (« Time Out ») .
Pour cela, le procédé comprend une étape b' ) , opérée en cas de défaillance à l'étape b), permettant de générer le second signal de synchronisation ATON-HS au bout d'un délai tTo défini ; il comprend également une étape e' ) , opérée en cas de défaillance à l'étape e) , permettant de générer le premier signal de synchronisation ATON-LS au bout d'un délai tTo défini. Le dispositif électronique 100 en demi-pont et le procédé selon l'invention peuvent trouver des applications dans le domaine des convertisseurs de puissance DC-DC, AC-DC, etc.
Bien entendu l'invention n'est pas limitée aux modes de mise en œuvre décrits, et on peut y apporter des variantes de réalisation sans sortir du cadre de l'invention tel que défini par les revendications.

Claims

REVENDICATIONS
1. Dispositif électronique en demi-pont (100), comprenant en série un interrupteur niveau haut (2) et un interrupteur niveau bas (1), connectés en un point milieu (3), l'interrupteur niveau bas (1) et l'interrupteur niveau haut (2) étant respectivement commandés par un premier (SLS) et un second (SHS) signal d'activation/désactivation, le dispositif (100) étant caractérisé en ce qu'il comprend :
• un premier système de synchronisation (10) configuré pour interpréter une variation, suivant un front descendant, de la tension (Vm) au point milieu (3) , et pour générer un premier signal de synchronisation (ATON-LS) ;
• un second système de synchronisation (20) configuré pour interpréter une variation, suivant un front montant, de la tension (Vm) au point milieu (3) , et pour générer un second signal de synchronisation (ATON-HS) , distinct du premier signal de synchronisation (ATON-LS) ;
• une première porte logique (18) de type ET combinant le premier signal de synchronisation (ATON-LS) avec un premier signal de commande (PWM-LS) , pour former, en sortie de ladite première porte logique (18), le premier signal d'activation/désactivation (SLS) ;
• une seconde porte logique (28) de type ET combinant le second signal de synchronisation (ATON-HS) avec un second signal de commande (PWM-HS) , pour former, en sortie de ladite seconde porte logique (28), le second signal d'activation/désactivation (SHS) ·
2. Dispositif électronique en demi-pont (100) selon la revendication précédente, dans lequel chaque système de synchronisation (10,20) comporte un circuit de détection (11,21) et un circuit de traitement (15,25).
3. Dispositif électronique en demi-pont (100) selon la revendication précédente, dans lequel chaque circuit de détection comprend un élément capacitif (12,22) destiné à générer un courant transitoire (1,11,12) dépendant des variations de la tension (Vm) au point milieu (3) .
4. Dispositif électronique en demi-pont (100) selon la revendication précédente, dans lequel chaque circuit de détection (11,21) comprend, en série avec l'élément capacitif (12,22), une diode (14,24) et une résistance shunt (13,23), pour la mesure d'une tension (U,Ui,U2) proportionnelle au courant transitoire (1,11,12).
5. Dispositif électronique en demi-pont (100) selon l'une des revendications 2 à 4, dans lequel chaque circuit de traitement (15,25) est configuré pour générer, à partir de mesures du circuit de détection (11,21), le signal de synchronisation (ATON-LS , ATON-HS ) .
6. Dispositif électronique en demi-pont (100) selon la revendication précédente, dans lequel chaque circuit de traitement (15,25) comprend un comparateur de tension (16,26) et un point mémoire (17,27).
7. Dispositif électronique en demi-pont (100) selon la revendication précédente, dans lequel chaque circuit de traitement (15,25) comprend une porte logique (30) de type OU, entre le comparateur de tension (16,26) et le point mémoire (17,27), combinant un signal de sortie du comparateur (16,26) et un signal de commande retardé (PWM- HS (tTo) ) d'un délai (tTO) défini .
8. Dispositif électronique en demi-pont (100) selon l'une des revendications 2 à 7, dans lequel le second circuit de détection (21) est configuré pour interpréter une variation, suivant un front descendant, de la tension (V - Vm) résultant de la différence entre la tension d'entrée (V) de l'interrupteur niveau haut (2) et la tension (Vm) au point milieu (3) .
9. Dispositif électronique en demi-pont (100) selon la revendication précédente, dans lequel le premier système de synchronisation (10) et le second système de synchronisation (20) sont formés de circuits de détection et de traitement identiques.
10. Dispositif électronique en demi-pont (100) selon l'une des revendications précédentes, dans lequel au moins un des interrupteurs (1,2) comprend un transistor à haute tension.
11. Dispositif électronique en demi-pont (100) selon la revendication précédente, dans lequel le transistor à haute tension est formé à base de GaN.
12. Dispositif électronique en demi-pont (100) selon l'une des deux revendications précédentes, dans lequel au moins un des interrupteurs (1,2) comprend un transistor à haute tension en mode déplétion en série avec un transistor à basse tension en mode enrichissement.
13. Procédé de synchronisation de l'activation alternée d'un interrupteur niveau bas (1) et d'un interrupteur niveau haut (2) dans un dispositif électronique en demi- pont (100), caractérisé en ce qu'il comprend les étapes suivantes : a) la désactivation de l'interrupteur niveau bas (1) lorsqu'un premier signal de commande (PWM-LS) passe à l'état 0,
b) l'interprétation d'une variation suivant un front montant de la tension (Vm) au point milieu (3) , pour générer un second signal de synchronisation (ATON-HS) , c) l'activation de l'interrupteur niveau haut (2), par un second signal d'activation/désactivation (SHS) résultant directement de la combinaison du second signal de synchronisation (ATON-HS) avec un second signal de commande (PWM-HS) dans une porte logique (28) de type ET,
d) la désactivation de l'interrupteur niveau haut (2) lorsque le second signal de commande (PWM-HS) passe à l'état 0,
e) l'interprétation d'une variation suivant un front descendant de la tension (Vm) au point milieu (3) pour générer un premier signal de synchronisation (ATON- LS) , distinct du second signal de synchronisation (ATON-HS) ,
f) l'activation de l'interrupteur niveau bas (1), par un premier signal d'activation/désactivation (SLS) résultant directement de la combinaison du premier signal de synchronisation (ATON-LS) avec le premier signal de commande (PWM-LS) dans une porte logique (18) de type ET.
14. Procédé de synchronisation selon la revendication précédente, dans lequel les étapes a) à f) sont réitérées pour chaque nouveau cycle de commutations alternées de l'interrupteur niveau bas (1) et de l'interrupteur niveau haut (2 ) .
15. Procédé de synchronisation selon l'une des deux revendications précédentes, dans lequel l'étape b) est effectuée par interprétation d'une variation, suivant un front descendant, de la tension (V - Vm) résultant de la différence entre la tension d'entrée (V) de l'interrupteur niveau haut (2) et la tension (Vm) au point milieu (3) .
16. Procédé de synchronisation selon l'une des trois revendications précédentes, comprenant une étape b' ) , opérée en cas de défaillance à l'étape b) dans l'interprétation d'une variation suivant un front montant de la tension (Vm) au point milieu (3) , permettant de générer le second signal de synchronisation (ATON-HS) au bout d'un délai (tTo) défini.
17. Procédé de synchronisation selon l'une des quatre revendications précédentes, comprenant une étape e' ) , opérée en cas de défaillance à l'étape e) dans l'interprétation d'une variation suivant un front descendant de la tension (Vm) au point milieu (3) , permettant de générer le premier signal de synchronisation (ATON-LS) au bout d'un délai (tTo) défini.
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