WO2019211824A1 - Schaltung für ein bussystem und verfahren zum betreiben einer schaltung - Google Patents

Schaltung für ein bussystem und verfahren zum betreiben einer schaltung Download PDF

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WO2019211824A1
WO2019211824A1 PCT/IB2019/053740 IB2019053740W WO2019211824A1 WO 2019211824 A1 WO2019211824 A1 WO 2019211824A1 IB 2019053740 W IB2019053740 W IB 2019053740W WO 2019211824 A1 WO2019211824 A1 WO 2019211824A1
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bus
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time
bit
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Steffen Walker
Arthur Mutter
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Robert Bosch Gmbh
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4086—Bus impedance matching, e.g. termination
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding

Definitions

  • the invention relates to a circuit for a bus system and a method for operating a circuit for a bus system.
  • a masking element is provided for masking oscillations of the bus signal for a predetermined masking time if a monitoring result shows that oscillations exceed a difference of the bus signal after a transition of the bus signal from a dominant to a recessive state at least a predetermined threshold value.
  • a circuit for a bus system includes a detection circuit configured to determine a first state in which an absolute difference of a voltage between two bus-side terminals is above a threshold to determine a second state in which the absolute difference in voltage between the two bus-side terminals is below the threshold to determine a bit boundary in response to a number of state transitions between the first and second states. Furthermore, the circuit comprises a
  • Suppression circuit which is switchable between the two bus-side ports before the detected bit boundary.
  • the suppression circuit is switched on preventively in a time window in which the occurrence probability of the state transition is high. This results in the advantage that a false trip of the
  • the circuit with a CAN bus system is advantageous because the state transition of the difference signal from dominant to recessive - taking into account the signal delays and delays in the bus system - is expected only around the bit boundary and starting from the dominant state of the difference signal.
  • Detection circuit is configured to determine at least one time window whose beginning is before the bit boundary, and whose end is after the bit boundary, and that the suppression circuit is switchable at the beginning of the time window between the two bus-side ports and the end of the Time window is wegschaltbar. Outside the time window is advantageously excluded the connection of the suppression circuit to z.
  • the suppression circuit is configured to amplify an attenuation of an oscillation of the voltage between two bus-side terminals when a state transition from the first state to the second state occurs, in particular within the determined time window.
  • Suppressor circuit is configured to work with at least two
  • the suppression circuit is configured to keep the impedance value constant until the state transition is detected.
  • such an already beginning oscillation can be pre-damped before the impedance value is lowered.
  • no state transition occur no unnecessary reduction in the overall impedance of the bus system is caused.
  • Suppressor circuit is configured to lower the impedance value at least until the determination of the state transition over time. Because the
  • the probability of occurrence of the state transition within the time window - in particular after the determined bit boundary - increases, in particular a continuous reduction of the impedance value can improve the attenuation of an occurring oscillation.
  • Detection circuit is configured to switch on the Block suppression circuit outside the at least one time window. By actively blocking the connection will be
  • Detection circuit is configured to position the at least one time window around the bit boundary so that it starts a maximum of 20% of a bit time, in particular a maximum of 10% of the bit time before the bit boundary and a maximum of 50% of the bit time, in particular a maximum of 30% of the bit time the bit boundary ends.
  • the asymmetry around the bit boundary takes into account the circumstance that after the ascertained bit boundary the occurrence probability of the
  • Detection circuit is configured to an activation period of the increased attenuation of the oscillation of the voltage by the suppression circuit to less than 50% of the bit time, in particular to less than 30% of the bit time
  • the circuit comprises: a measuring circuit which is configured to determine a time offset between a transmission of a transmission input signal and a reception of the reception output signal corresponding thereto; and the detection circuit configured to shift the determined time window in response to the determined time offset.
  • a signal delay time is determined by the circuit and the bus system with the time offset. The time offset is used to shift the determined time window so that a high occurrence probability of a
  • the time window and thus the detection of the state transition is dynamically adapted to the current configuration of the bus system.
  • Detection circuit is configured to a data phase in dependence on the absolute difference of the voltage between the two bus-side Determine connections and to determine the time window only within the data phase.
  • thereby influencing the Arbit istsphase is excluded by the switched-over suppression circuit. This is advantageous in particular if the data phase has a higher data rate than the arbitration phase. Especially at higher data rates, the attenuation by briefly switching on the suppression circuit is advantageous.
  • Detection circuit is configured to an arbitration phase and the
  • Another aspect of the description relates to a transceiver for a
  • the transceiver comprises the circuit according to the first aspect.
  • Another aspect of the description relates to a method of operating a circuit for a bus system, the method comprising: determining a first state in which an absolute difference of a voltage between two bus-side terminals is above a threshold; Determining a second state in which the absolute difference in voltage between the two bus-side terminals is below a threshold, determining a bit boundary in response to a number of state transitions between the first and second states; and connecting one
  • Figures 1 and 2 a circuit in schematic form;
  • Figure 3 is a schematic block diagram;
  • Figure 4 is a schematic signal-time diagram
  • FIG. 5 shows an exemplary bus system in schematic form.
  • FIG. 1 shows a circuit 100 for a bus system.
  • the circuit 100 includes a detection circuit 102 and a suppression circuit 104, which are arranged in parallel with each other between two bus-side terminals 106 and 108. Via the terminal 106, the circuit 100 is connected to a first bus line CAN_H. Via the connection 108, the circuit 100 is connected to a second bus line CAN_L.
  • the determining circuit 102 detects at least two states in response to a voltage V_DIFF falling between the two terminals 106 and 108.
  • a first state is reached when an absolute value of the voltage V_DIFF is above a threshold value.
  • a second state is reached when the absolute value of the voltage V_DIFF is below the aforementioned or another threshold.
  • the bus system is a CAN bus (Controller Area Network)
  • the first state is referred to as dominant and the second state as recessive.
  • a bit boundary i. H. a time of a possible or actual transition between the two states, determined.
  • a time window is determined, wherein the time window in each case comprises only one of the bit boundaries.
  • the suppression circuit 104 is activated by means of a signal RSC_on.
  • the determination circuit 102 is designed, for example, as an ASIC, FPGA or as a discrete circuit. Further, the detection circuit 102 includes, for example, a processor equipped with software for executing the respective software-defined functions. Of course, hybrid forms comprising a physical circuit and the processor on which the software is executed are also conceivable. The software is stored on a corresponding memory element.
  • the circuit 100 is for example part of a transceiver for a subscriber station of a bus system. In a In another embodiment, the circuit 100 is in addition to one
  • the suppression circuit 104 is provided for reducing the differential voltage V_DIFF in the transition from dominant to recessive. Illustrated in schematic form, the suppression circuit 104 comprises, for example, a switch 110 and a resistor 112 arranged in series therewith. This resistor 112 is operated, for example, with different resistance values or impedance values. Of course, the
  • Suppression circuit 104 may also be designed differently and include, for example, a MOS-FET, a diode or other components with linear or non-linear behavior to reduce the differential voltage in the transition from dominance to recessive.
  • the resistor 112 is switched between the two bus-side ports 106, 108 during the time window. Consequently, the resistor 112 is not activated outside the at least one determined time window, i. H. disconnected. There is thus a blocking of the connection of the Wderstandes 112 between the two terminals 106 and 108 outside of the at least one time window. Ends the at least one time window, the Wderstand 112 is switched off in response to the signal RSC_on.
  • FIG. 2 shows the circuit 100 in schematic form.
  • a controller circuit 202 generates a transmit input signal TxD and receives
  • Receive output signal RxD is detected by a comparator unit 204 of the detection circuit 102 in response to the voltage V_DIFF.
  • the circuit 100 uses the comparator unit 204 of the actual transceiver.
  • the circuit 100 comprises a stand alone comparator unit
  • a protocol unit 206 interprets the receive output signal RxD as detecting the bit boundary.
  • the bit boundary is a periodically recurring time, characterized by frequency and phase, wherein the bit limit in CAN, for example by means of a simplified CAN protocol controller depending on the
  • Receive output signal RxD is determined.
  • the protocol unit 206 determines depending on the bit boundary, the at least one time window, which comprises the bit boundary. In particular, for each bit boundary, a respective one
  • Time window RSC_ena determined as far as the beginning of the time window RSC_ena coincides with the presence of the first state (dominant).
  • a determination unit 208 determines depending on the
  • Receive output signal RxD whether there is a change in state of the voltage V_DIFF from the first state to the second state. If this is the case and the time window RSC_ena is present, the resistance of the
  • Suppression circuit 104 connected by means of the generated signal RSC_on between the two terminals 106 and 108. This means that, as long as the time window RSC_ena is active, there is a release for switching in the resistance of the suppression circuit 104. If the release expires, i. H. If the time window RSC_ena ends, then the resistance either after the end of the connection time period or with the end of the time window RSC_ena
  • the protocol unit 206 positions the time window RSC_ena symmetrically around the bit boundary, for example.
  • the protocol unit 206 positions the
  • Time window RSC_ena preferably asymmetric to the bit boundary, the time window, for example, a maximum of 20%, in particular a maximum of 10% of a bit time, which means a period between two adjacent bit boundaries, begins before the respective bit boundary.
  • the asymmetrical positioning of the time window comprises that the time window RSC_ena ends at most 50% of the bit time, in particular a maximum of 30% of the bit time after the associated bit boundary.
  • the time window RSC_ena comprises at most one bit boundary.
  • the duration of the activation of the Wderstandes is limited to 50% of the bit time, in particular to 30% of the bit time, but includes at least 10% of the bit time.
  • the time window RSC_ena is activated 20% of the bit time before the bit boundary and deactivates 50% of the bit time after the bit boundary or activates 10% of the bit time before the bit boundary and deactivates 30% of the bit time after the bit boundary.
  • the protocol unit 206 processes the transmission input signal TxD and detects presence of edge changes of the transmission input signal TxD. If there are edge changes and match these to the state on the bus, which is tracked via the receive output signal RxD, then a send state modeTx of the circuit 100 determines which means that the controller circuit 202 sends a message.
  • the transmission input signal TxD becomes the
  • Determining unit 208 is supplied to the presence of the transmission state modeTx and in the presence of a state transition of the transmitting circuit 212 of a driving mode in a non-driving operating state, which is recognized, for example, in CAN by an edge change of the transmit input signal TxD from zero to one, the resistance of
  • Receive output signal RxD and the transmit input signal TxD is that is always reacted quickly to the state changes on the bus.
  • a measuring circuit 214 receives both the reception output RxD and the transmission input signal TxD, and detects a first time offset Tz and a second time offset To.
  • the first time offset Tz corresponds to a period of time to detect a present on the bus bus state in the form of the voltage V_DIFF using the comparator unit 204 and to the
  • the second time offset To corresponds to a period of time which starts with a change in the transmission input signal TxD provided by the controller circuit 202 and ends at a point in time when the bus signal 106, 108 responds to the above change.
  • the time offsets Tz, To are determined, for example, such that the propagation time of an edge change in the transmit input signal TxD is measured until this edge change becomes visible in the receive output signal RxD and the time offsets Tz, To are derived therefrom, for example by halving the runtime.
  • the measuring unit may estimate the time offsets Tz, To.
  • the measuring unit has stored, for example, a temperature-dependent minimum and maximum value for the time offsets Tz and To and determined in dependence on a temperature signal by interpolation the io
  • the determination unit 208 also processes the time offset To to delay the signal RSC_on depending on its value in case the signal mode_Tx is set. This ensures that the
  • Suppression circuit 104 is activated only when the transmission circuit 212 actually drives the bus is no longer active. In other words, it takes into account the differences in transit time of the individual circuit parts in order to achieve an improved result.
  • the protocol unit 206 interprets the reception output signal RxD as a function of the protocol used and determines the presence of a data phase as a function of the voltage V_DIFF and only forwards the time slot RSC_ena to the determination unit 208 when the data phase is present. Furthermore, a distinction is made, for example, between an arbitration phase and the data phase and the at least one time window is selected to be smaller for the data phase than the at least one time window for the arbitration phase.
  • FIG. 3 shows a schematic block diagram 300 for operating the
  • the first state Zd is determined.
  • the second state Zr is determined.
  • a block 306 determines a number of state transitions in response to the applied states Zd and Zr and synchronizes to the
  • a block 308 determines the time slot RSC_ena comprising one of the determined bit limits tB and outputs the time slot RSC_ena if at the beginning of the determined
  • Time window of the first state Zd is present.
  • a block 312 turns the resistor on at the beginning of the time slot RSC_ena and off at the end of the time slot RSC_ena.
  • An optional block 310 determines the state transition d_r from the first state Zd to the second state Zr. Falls the optionally determined
  • the block 312 determines a stronger connection of the resistor - ie a connection of a smaller resistance - between the two bus-side connections of the circuit during the time window RSC_ena.
  • FIG. 4 shows a schematic signal-time diagram.
  • a transition of voltage V_DIFF from the second state (recessive level) to the first state (dominant level) and back is shown.
  • undesirable vibrations S may occur.
  • the resistance of the suppressing circuit is switched between the two bus-side terminals, which is illustrated according to an exemplary curve 402.
  • a disturbance dist of the voltage V_DIFF which could be erroneously interpreted as a state transition, does not lead to the connection of the resistor.
  • the resistance of the resistor is a first one
  • Resistance value to a second resistance value which is smaller than the first resistance value, changed. Does not occur a rising edge of the
  • the resistance value is lowered over time, that is, increases the connection. Should during this increase the rising edge in the receive output RxD be detected at a time tR, the resistance of the resistor is lowered to the second resistance, which is less than the first resistance. Does not occur a rising edge of the receive output signal during the
  • connection time T on the resistance value is lowered further.
  • the lowering of the resistance value over time may comprise a stepwise reduction or a continuous, in particular linear reduction.
  • bit time Tb is shown between two adjacent bit boundaries tB. Furthermore, the time offset Tz is between determining a rising edge of the receive input signal RxD and the determination of the bit boundary tB shown.
  • FIG. 5 shows an exemplary configured bus system comprising two
  • Each of the subscriber stations 502, 504 includes the respective circuit 100, which is connected to the first terminal 106 to the first bus CAN_H and with the second terminal 108 to the second bus CAN_L.
  • the bus lines CAN_H and CAN_L are connected at their ends via a respective terminating resistor R1 and R2.
  • R1 and R2 By enabling / disabling the suppression circuit between the bus-side ports 106, 108, the respective circuits 100 of the subscriber stations 502 and 504 cause vibrations in a state transition from dominant to recessive to be attenuated and thus reduced.
  • the bus system 500 operates according to the embodiments according to the CAN standard such as IS011898.

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Abstract

Es wird eine Schaltung (100) für ein Bussystem bereitgestellt, wobei die Schaltung (100) umfasst: Eine Ermittlungsschaltung (102), welche konfiguriert ist, um einen ersten Zustand zu ermitteln, in welchem eine absolute Differenz einer Spannung zwischen zwei busseitigen Anschlüssen (106, 108) oberhalb eines Schwellwerts liegt, um einen zweiten Zustand zu ermitteln, in welchem die absolute Differenz der Spannung zwischen den zwei busseitigen Anschlüssen (106, 108) unterhalb eines Schwellwerts liegt, um eine Bitgrenze in Abhängigkeit von einer Anzahl von Zustandsübergängen zwischen dem ersten und zweiten Zustand zu ermitteln; und eine Unterdrückungsschaltung (104), welche dazu konfiguriert ist, eine Unterdrückungsschaltung zwischen die zwei busseitigen Anschlüsse (106, 108) vor der Bitgrenze zuzuschalten.

Description

Beschreibung
Titel
Schaltung für ein Bussystem und Verfahren zum Betreiben einer Schaltung
Stand der Technik
Die Erfindung betrifft eine Schaltung für ein Bussystem sowie ein Verfahren zum Betreiben einer Schaltung für ein Bussystem.
Es ist bekannt, dass lang andauernde Schwingungen einer Busspannung eines Bussystems durch nicht fachgerechte Terminierung oder eine nicht fachgerechte Topologie des Bussystems wesentliche Faktoren sind, welche zu einer fehlerträchtigen Datenübertragung führen können. Insbesondere eine
Verkürzung der Bitzeit aufgrund erhöhter Übertragungsraten ist hierbei problematisch.
Um Schwingungen der Spannung zu kompensieren ist aus der DE 10 2015 222 334 A1 bekannt, dass Busschwingungen beim Datenempfang selektiv ausgeblendet werden. Es ist ein Maskierungselement zur Maskierung von Schwingungen des Bussignals für eine vorbestimmte Maskierungszeit vorgesehen, wenn ein Überwachungsergebnis ergibt, dass Schwingungen eine Differenz des Bussignals nach einem Übergang des Bussignals von einem dominanten zu einem rezessiven Zustand mindestens einen vorbestimmten Schwellwert überschreiten.
Offenbarung der Erfindung
Die Probleme des Standes der Technik werden durch eine Schaltung nach dem Anspruch 1 und ein Verfahren nach einem nebengeordneten Anspruch gelöst. Vorteilhafte Weiterbildungen sind in den Unteransprüchen sowie in der nachfolgenden Beschreibung von Ausführungsbeispielen angegeben. Gemäß einem ersten Aspekt dieser Beschreibung wird eine Schaltung für ein Bussystem bereitgestellt. Die Schaltung umfasst eine Ermittlungsschaltung, welche konfiguriert ist, um einen ersten Zustand zu ermitteln, in welchem eine absolute Differenz einer Spannung zwischen zwei bus-seitigen Anschlüssen oberhalb eines Schwellwerts liegt, um einen zweiten Zustand zu ermitteln, in welchem die absolute Differenz der Spannung zwischen den zwei bus-seitigen Anschlüssen unterhalb des Schwellwerts liegt, um eine Bitgrenze in Abhängigkeit von einer Anzahl von Zustandsübergängen zwischen dem ersten und zweiten Zustand zu ermitteln. Des Weiteren umfasst die Schaltung eine
Unterdrückungsschaltung, welche vor der ermittelten Bitgrenze zwischen die zwei bus-seitigen Anschlüsse schaltbar ist.
Vorteilhaft wird die Unterdrückungsschaltung präventiv in einem Zeitfenster zugeschaltet, in dem die Auftrittswahrscheinlichkeit des Zustandsübergangs hoch ist. Es ergibt sich der Vorteil, dass eine Fehlauslösung der
Unterdrückungsschaltung verhindert wird. Vorteilhaft werden kurzzeitige
Signalstörungen, welche fehlerhaft als Zustandsübergang gewertet werden könnten ausgeblendet. Die Robustheit der Kommunikation wird folglich erhöht.
Insbesondere ist die Schaltung mit einem CAN-Bussystem vorteilhaft, da der Zustandsübergang des Differenzsignals von dominant zu rezessiv - berücksichtigt man die Signallaufzeiten und Verzögerungen im Bussystem - nur um die Bitgrenze herum und ausgehend von dem dominanten Zustand des Differenzsignals erwartet wird.
Eine vorteilhafte Ausführungsform zeichnet sich dadurch aus, dass die
Ermittlungsschaltung konfiguriert ist, um zumindest ein Zeitfenster, dessen Anfang sich vor der Bitgrenze befindet, und dessen Ende sich nach der Bitgrenze befindet, zu ermitteln, und dass die Unterdrückungsschaltung zu Beginn des Zeitfensters zwischen die zwei bus-seitigen Anschlüsse zuschaltbar ist und zum Ende des Zeitfensters wegschaltbar ist. Außerhalb des Zeitfensters wird vorteilhaft das Zuschalten der Unterdrückungsschaltung ausgeschlossen, um z.
B. im Falle einer Ausführung der Unterdrückungsschaltung mit einem Widerstand keine unnötige Reduktion des Gesamtwiderstands im CAN-Bussystem zu bewirken. Vorteilhaft ist die Unterdrückungsschaltung dazu konfiguriert ist, eine Dämpfung einer Schwingung der Spannung zwischen zwei bus-seitigen Anschlüssen dann zu verstärken, wenn ein Zustandsübergang von dem ersten Zustand in den zweiten Zustand insbesondere innerhalb des ermittelten Zeitfensters auftritt.
Eine vorteilhafte Ausführungsform zeichnet sich dadurch aus, dass die
Unterdrückungsschaltung konfiguriert ist, um mit zumindest zwei
unterschiedlichen Impedanzwerten zwischen die zwei bus-seitigen Anschlüsse zugeschaltet zu werden, und um den Impedanzwert der zugeschalteten
Unterdrückungsschaltung dann zu senken, wenn ein Zustandsübergang von dem ersten Zustand in den zweiten Zustand innerhalb des ermittelten Zeitfensters auftritt. Vorteilhaft wird die Ermittlung des tatsächlichen Zustandsübergangs dazu verwendet, den Impedanzwert der bereits zugeschalteten
Unterdrückungsschaltung derart zu senken, dass eine genügende Dämpfung der zu erwarteten Schwingung des Differenzsignals erreicht wird. Darüber hinaus wird, wenn kein Zustandsübergang eintritt, eine unnötig hohe Reduzierung der Gesamtimpedanz am Bussystem vermieden.
In einer vorteilhaften Ausführungsform ist die Unterdrückungsschaltung konfiguriert, um den Impedanzwert bis zur Ermittlung des Zustandsübergangs konstant zu halten. Vorteilhaft kann so eine bereits beginnende Schwingung vorgedämpft werden, bevor der Impedanzwert gesenkt wird. Auf der anderen Seite wird - sollte kein Zustandsübergang eintreten - keine unnötige Reduzierung der Gesamtimpedanz des Bussystems verursacht.
Eine alternative Ausführungsform zeichnet sich dadurch aus, dass die
Unterdrückungsschaltung konfiguriert ist, um die Impedanzwert zumindest bis zur Ermittlung des Zustandsübergangs über die Zeit zu senken. Da die
Eintrittswahrscheinlichkeit des Zustandsübergangs innerhalb des Zeitfensters - insbesondere nach der ermittelten Bitgrenze - steigt, kann insbesondere eine stetige Verringerung des Impedanzwerts die Dämpfung einer auftretenden Schwingung verbessern.
Eine vorteilhafte Ausführungsform zeichnet sich dadurch aus, dass die
Ermittlungsschaltung konfiguriert ist, um das Zuschalten der Unterdrückungsschaltung außerhalb des zumindest einen Zeitfensters zu blockieren. Durch die aktive Blockierung der Zuschaltung werden
Fehlauslösungen reduziert.
Eine vorteilhafte Ausführungsform zeichnet sich dadurch aus, dass die
Ermittlungsschaltung konfiguriert ist, um das zumindest eine Zeitfensters so um die Bitgrenze zu positionieren, dass diese maximal 20 % einer Bitzeit, insbesondere maximal 10 % der Bitzeit, vor der Bitgrenze beginnt und maximal 50 % der Bitzeit, insbesondere maximal 30 % der Bitzeit, nach der Bitgrenze endet. Die Asymmetrie um die Bitgrenze trägt dem Umstand Rechnung, dass nach der ermittelten Bitgrenze die Auftrittswahrscheinlichkeit des
Zustandsübergangs größer ist als vor der Bitgrenze.
Eine vorteilhafte Ausführungsform zeichnet sich dadurch aus, dass die
Ermittlungsschaltung konfiguriert ist, um eine Aktivierungszeitdauer der erhöhten Dämpfung der Schwingung der Spannung durch die Unterdrückungsschaltung auf unter 50 % der Bitzeit, insbesondere auf unter 30 % der Bitzeit zu
beschränken. Vorteilhaft wird damit ein größerer Anteil der Bitzeit gesperrt, womit sich die Wahrscheinlichkeit einer Fehlauslösung reduziert.
Eine vorteilhafte Ausführungsform zeichnet sich dadurch aus, dass die Schaltung umfasst: eine Messschaltung, welche konfiguriert ist, um einen Zeitversatz zwischen einem Versand eines Sendeeingangssignals und einem Empfang des hierzu korrespondierenden Empfangsausgangssignals zu ermitteln; und die Ermittlungsschaltung, welche konfiguriert ist, um das ermittelte Zeitfenster in Abhängigkeit von dem ermittelten Zeitversatz zu verschieben. Vorteilhaft wird mit dem Zeitversatz eine Signallaufzeit durch die Schaltung und das Bussystem ermittelt. Der Zeitversatz wird dazu verwendet, um das ermittelte Zeitfenster so zu verschieben, dass eine hohe Auftrittswahrscheinlichkeit eines
Flankenwechsels gegeben ist. Vorteilhaft wird das Zeitfenster und damit die Erkennung des Zustandsübergangs dynamisch an die aktuelle Konfiguration des Bussystems adaptiert.
Eine vorteilhafte Ausführungsform zeichnet sich dadurch aus, dass die
Ermittlungsschaltung konfiguriert ist, um eine Datenphase in Abhängigkeit von der absoluten Differenz der Spannung zwischen den zwei bus-seitigen Anschlüssen zu ermitteln, und um das Zeitfenster nur innerhalb der Datenphase zu ermitteln. Vorteilhaft wird hierdurch eine Beeinflussung der Arbitierungsphase durch die hinzugeschaltete Unterdrückungsschaltung ausgeschlossen. Dies ist insbesondere deshalb vorteilhaft, wenn die Datenphase eine höhere Datenrate aufweist als die Arbitrierungsphase. Gerade bei höheren Datenraten ist die Dämpfung durch kurzzeitiges Zuschalten der Unterdrückungsschaltung vorteilhaft.
Eine vorteilhafte Ausführungsform zeichnet sich dadurch aus, dass die
Ermittlungsschaltung konfiguriert ist, um eine Arbitrierungsphase und die
Datenphase in Abhängigkeit von einem Verlauf der absoluten Differenz der Spannung zwischen den zwei bus-seitigen Anschlüssen zu ermitteln, und um das Zeitfenster während der Arbitrierungsphase größer zu ermitteln als in der Datenphase. Damit wird das Zeitfenster und damit die Zuschaltung der
Unterdrückungsschaltung an die potenziell unterschiedlichen Bitraten in der Arbitrierungsphase und der Datenphase angepasst.
Ein weiterer Aspekt der Beschreibung betrifft einen Transceiver für eine
Teilnehmerstation eines Bussystems, wobei der Transceiver die Schaltung nach dem ersten Aspekt umfasst.
Ein weiterer Aspekt der Beschreibung betrifft ein Verfahren zum Betreiben einer Schaltung für ein Bussystem, wobei das Verfahren umfasst: Ermitteln eines ersten Zustands, in welchem eine absolute Differenz einer Spannung zwischen zwei bus-seitigen Anschlüssen oberhalb eines Schwellwerts liegt; Ermitteln eines zweiten Zustands, in welchem die absolute Differenz der Spannung zwischen den zwei bus-seitigen Anschlüssen unterhalb eines Schwellwerts liegt, Ermitteln einer Bitgrenze in Abhängigkeit von einer Anzahl von Zustandsübergängen zwischen dem ersten und zweiten Zustand; und Zuschalten einer
Unterdrückungsschaltung zwischen die zwei bus-seitigen Anschlüsse vor der Bitgrenze.
In den Figuren zeigen:
Figuren 1 und 2 eine Schaltung in schematischer Form; Figur 3 ein schematisches Blockdiagramm;
Figur 4 ein schematisches Signal-Zeit-Diagramm; und
Figur 5 ein beispielhaftes Bussystem in schematischer Form.
Figur 1 zeigt eine Schaltung 100 für ein Bussystem. Die Schaltung 100 umfasst eine Ermittlungsschaltung 102 und eine Unterdrückungsschaltung 104, welche parallel zueinander zwischen zwei bus-seitigen Anschlüssen 106 und 108 angeordnet sind. Über den Anschluss 106 wird die Schaltung 100 an eine erste Busleitung CAN_H angeschlossen. Über den Anschluss 108 wird die Schaltung 100 an eine zweite Busleitung CAN_L angeschlossen. Die Ermittlungsschaltung 102 ermittelt in Abhängigkeit von einer Spannung V_DIFF, welche zwischen den beiden Anschlüssen 106 und 108 abfällt, zumindest zwei Zustände.
Beispielsweise ist ein erster Zustand erreicht, wenn sich ein absoluter Wert der Spannung V_DIFF oberhalb eines Schwellwerts befindet. Ein zweiter Zustand ist erreicht, wenn sich der absolute Wert der Spannung V_DIFF unterhalb des vorgenannten oder eines anderen Schwellwerts befindet. Sollte es sich bei dem Bussystem um einen CAN-Bus (CAN: Controller Area Network) handeln, so wird der erste Zustand als dominant und der zweite Zustand als rezessiv bezeichnet. In Abhängigkeit von Zustandsübergängen zwischen den beiden vorgenannten Zuständen wird eine Bitgrenze, d. h. ein Zeitpunkt eines möglichen oder tatsächlichen Übergangs zwischen den beiden Zuständen, ermittelt. In
Abhängigkeit von der ermittelten Bitgrenze wird ein Zeitfenster ermittelt, wobei das Zeitfenster jeweils nur eine der Bitgrenzen umfasst. Solange das
vorgenannte Zeitfenster aktiv ist, wird die Unterdrückungsschaltung 104 mittels eines Signals RSC_on aktiviert.
Die Ermittlungsschaltung 102 ist beispielsweise als ASIC, FPGA oder als diskrete Schaltung ausgebildet. Des Weiteren umfasst die Ermittlungsschaltung 102 beispielsweise einen Prozessor, der mit Software ausgestattet ist, um die jeweiligen durch Software definierten Funktionen auszuführen. Selbstverständlich sind auch Mischformen umfassend eine physische Schaltung und den Prozessor, auf welchem die Software ausgeführt wird, denkbar. Die Software ist auf einem entsprechenden Speicherelement abgelegt. Die Schaltung 100 ist beispielsweise Teil eines Transceivers für eine Teilnehmerstation eines Bussystems. In einer anderen Ausführungsform ist die Schaltung 100 zusätzlich zu einem
vorhandenen Transceiver ausgeführt.
Die Unterdrückungsschaltung 104 ist zum Abbau der Differenzspannung V_DIFF beim Übergang von dominant zu rezessiv vorgesehen. In schematischer Form dargestellt umfasst die Unterdrückungsschaltung 104 beispielsweise einen Schalter 110 und einen in Serie hierzu angeordneten Widerstand 112. Dieser Widerstand 112 wird beispielsweise mit unterschiedlichen Widerstandswerten bzw. Impedanzwerten betrieben. Selbstverständlich kann die
Unterdrückungsschaltung 104 auch anders ausgeführt sein und beispielsweise einen MOS-FET, eine Diode oder andere Bauteile mit linearem oder nicht linearem Verhalten umfassen, um die Differenzspannung beim Übergang von dominanz zu rezessiv abzubauen. Der Widerstand 112 wird während des Zeitfensters zwischen die beiden bus-seitigen Anschlüsse 106, 108 geschaltet. Folglich wird der Widerstand 112 außerhalb des zumindest einen ermittelten Zeitfensters nicht aktiviert, d. h. weggeschaltet. Es erfolgt also eine Blockierung der Zuschaltung des Wderstandes 112 zwischen die beiden Anschlüsse 106 und 108 außerhalb des zumindest einen Zeitfensters. Endet das zumindest eine Zeitfenster, so wird der Wderstand 112 in Abhängigkeit von dem Signal RSC_on weggeschaltet.
Figur 2 zeigt die Schaltung 100 in schematischer Form. Eine Controller- Schaltung 202 erzeugt ein Sendeeingangssignal TxD und empfängt ein
Empfangsausgangssignal RxD der Schaltung 100. Das
Empfangsausgangssignal RxD wird von einer Vergleichereinheit 204 der Ermittlungsschaltung 102 in Abhängigkeit von der Spannung V_DIFF ermittelt. Die Schaltung 100 verwendet im gezeigten Beispiel die Vergleichereinheit 204 des eigentlichen Transceivers. In einem anderen, nicht gezeigten Beispiel umfasst die Schaltung 100 eine eigenständige Vergleichereinheit, die
beispielsweise besonders schnell arbeitet oder andere Schwellwerte verwendet. Eine Protokolleinheit 206 interpretiert das Empfangsausgangssignal RxD dahingehend, als dass die Bitgrenze ermittelt wird. Die Bitgrenze ist ein in regelmäßigen Abständen wiederkehrender Zeitpunkt, gekennzeichnet durch Frequenz und Phase, wobei die Bitgrenze bei CAN beispielsweise mittels eines vereinfachten CAN-Protokoll-Controllers in Abhängigkeit von dem
Empfangsausgangssignal RxD ermittelt wird. Die Protokolleinheit 206 bestimmt in Abhängigkeit von der Bitgrenze das zumindest eine Zeitfenster, welches die Bitgrenze umfasst. Insbesondere wird für jede Bitgrenze ein jeweiliges
Zeitfenster RSC_ena ermittelt, soweit der Beginn des Zeitfensters RSC_ena mit dem Vorliegen des ersten Zustandes (dominant) zusammenfällt.
Eine Ermittlungseinheit 208 ermittelt in Abhängigkeit von dem
Empfangsausgangssignal RxD, ob eine Zustandsänderung der Spannung V_DIFF von dem ersten Zustand in den zweiten Zustand vorliegt. Ist dies der Fall und liegt das Zeitfenster RSC_ena vor, wird der Widerstand der
Unterdrückungsschaltung 104 mittels des erzeugten Signals RSC_on zwischen die beiden Anschlüsse 106 und 108 geschaltet. Das bedeutet, dass, solange das Zeitfenster RSC_ena aktiv ist, eine Freigabe zur Zuschaltung des Wderstands der Unterdrückungsschaltung 104 vorliegt. Erlischt die Freigabe, d. h. endet das Zeitfenster RSC_ena, so wird der Widerstand entweder nach dem Ablauf der Zuschaltzeitdauer oder mit dem Ende der des Zeitfensters RSC_ena
weggeschaltet.
Die Protokolleinheit 206 positioniert das Zeitfenster RSC_ena beispielsweise symmetrisch um die Bitgrenze. Die Protokolleinheit 206 positioniert das
Zeitfenster RSC_ena bevorzugt jedoch unsymmetrisch zur Bitgrenze, wobei das Zeitfenster beispielsweise maximal 20 %, insbesondere maximal 10 % einer Bitzeit, das bedeutet einer Zeitdauer zwischen zwei benachbarten Bitgrenzen, vor der jeweiligen Bitgrenze beginnt. Die unsymmetrische Positionierung des Zeitfensters umfasst, dass das Zeitfenster RSC_ena maximal 50 % der Bitzeit, insbesondere maximal 30 % der Bitzeit nach der zugehörigen Bitgrenze endet. Insbesondere umfasst das Zeitfenster RSC_ena maximal eine Bitgrenze. Die Dauer der Aktivierung des Wderstandes ist auf 50 % der Bitzeit, insbesondere auf 30 % der Bitzeit begrenzt, umfasst jedoch wenigstens 10 % der Bitzeit.
Beispielsweise wird das Zeitfenster RSC_ena 20 % der Bitzeit vor der Bitgrenze aktiviert und 50 % der Bitzeit nach der Bitgrenze deaktiviert oder 10 % der Bitzeit vor der Bitgrenze aktiviert und 30 % der Bitzeit nach der Bitgrenze deaktiviert.
Die Protokolleinheit 206 verarbeitet das Sendeeingangssignal TxD und ermittelt ein Vorliegen von Flankenwechseln des Sendeeingangssignals TxD. Liegen Flankenwechsel vor und passen diese zum Zustand auf dem Bus, welcher über das Empfangsausgangssignal RxD verfolgt wird, so wird ein Sendezustand modeTx der Schaltung 100 ermittelt, was bedeutet, dass die Controller-Schaltung 202 eine Nachricht sendet. Das Sendeeingangssignal TxD wird der
Ermittlungseinheit 208 zugeführt, um bei Vorliegen des Sendezustandes modeTx und bei Vorliegen eines Zustandsübergangs der Sendeschaltung 212 von einem treibenden Betriebszustand in einem nicht-treibenden Betriebszustand, was beispielsweise bei CAN durch einen Flankenwechsel des Sendeeingangssignals TxD von Null nach Eins erkannt wird, den Widerstand der
Unterdrückungsschaltung 104 zwischen den beiden Anschlüsse 106 und 108 mittels des Signals RSC_on zuschalten. Bei Vorliegen des Sendezustandes modeTx ignoriert die Ermittlungseinheit 208 eine Zustandsänderung des
Empfangsausgangssignals RxD innerhalb des Zeitfensters RSC_ena. Eine Doppelauslösung des Widerstands im Sinne der Zuschaltung wird somit verhindert. Der Vorteil bei der kombinierten Auswertung des
Empfangsausgangssignals RxD und des Sendeeingangssignals TxD liegt darin, dass stets schnell auf die Zustandswechsel auf dem Bus reagiert wird.
Eine Messschaltung 214 empfängt sowohl das Empfangsausgangssignal RxD als auch das Sendeeingangssignal TxD und ermittelt einen ersten Zeitversatz Tz und einen zweiten Zeitversatz To. Der erste Zeitversatz Tz entspricht einer Zeitdauer, um ein auf dem Bus vorliegenden Buszustand in Form der Spannung V_DIFF mithilfe der Vergleichereinheit 204 zu detektieren und an die
Protokolleinheit 206 weiterzuleiten. Der zweite Zeitversatz To entspricht einer Zeitdauer, welche mit einer Änderung des von der Controller-Schaltung 202 bereitgestellten Sendeeingangssignals TxD beginnt und mit einem Zeitpunkt, zu dem das Bussignal 106, 108 auf die vorstehende Änderung reagiert, endet. Die Zeitversätze Tz, To werden beispielsweise so bestimmt, dass die Laufzeit eines Flankenwechsels im Sendeeingangssignals TxD bis zum Sichtbarwerden dieses Flankenwechsels im Empfangsausgangssignal RxD gemessen wird und daraus die Zeitversätze Tz, To abgeleitet werden, beispielsweise durch die Halbierung der Laufzeit.
Alternativ, anstatt zu messen kann die Messeinheit die Zeitversätze Tz, To auch schätzen. Dazu hat die Messeinheit beispielsweise einen temperaturbedingten minimalen und maximalen Wert für die Zeitversätze Tz und To gespeichert und ermittelt in Abhängigkeit von einem Temperatursignal durch Interpolation die io
Werte für die Zeitversätze Tz und To. Hierzu werden die Eingangssignale TxD und RxD nicht benötigt.
Zusätzlich verarbeitet die Ermittlungseinheit 208 auch den Zeitversatz To, um abhängig von dessen Wert das Signal RSC_on zu verzögern für den Fall, dass das Signal mode_Tx gesetzt ist. Damit wird erreicht, dass die
Unterdrückungsschaltung 104 erst dann aktiviert wird, wenn die Sendeschaltung 212 den Bus tatsächlich nicht mehr aktiv treibt. In anderen Worten berücksichtigt man damit die Laufzeitunterschiede der einzelnen Schaltungsteile, um ein verbessertes Ergebnis zu erreichen.
Die Protokolleinheit 206 interpretiert das Empfangsausgangssignal RxD in Abhängigkeit von dem verwendeten Protokoll und ermittelt das Vorliegen einer Datenphase in Abhängigkeit von der Spannung V_DIFF und gibt das Zeitfenster RSC_ena nur dann an die Ermittlungseinheit 208 weiter, wenn die Datenphase vorliegt. Weitergehend wird beispielsweise zwischen einer Arbitrierungsphase und der Datenphase unterschieden und das zumindest eine Zeitfenster wird für die Datenphase kleiner gewählt als das zumindest eine Zeitfenster für die Arbitrierungsphase.
Figur 3 zeigt ein schematisches Blockdiagramm 300 zum Betreiben der
Ermittlungsschaltung 102. Gemäß einem Block 302 wird der erste Zustand Zd ermittelt. Gemäß einem Block 304 wird der zweite Zustand Zr ermittelt. Ein Block 306 ermittelt in Abhängigkeit von den zugeführten Zuständen Zd und Zr eine Anzahl von Zustandsübergängen und synchronisiert sich auf die
Zustandsübergänge, sodass eine Bitgrenze tB ermittelt wird, welche
beispielsweise in Form eines Taktgebersignals ausgegeben wird. Ein Block 308 ermittelt das Zeitfenster RSC_ena umfassend eine der ermittelten Bitgrenzen tB und gibt das Zeitfenster RSC_ena aus, wenn zu Beginn des ermittelten
Zeitfensters der erste Zustand Zd vorliegt. Ein Block 312 schaltet den Widerstand zum Beginn des Zeitfensters RSC_ena zu und zum Ende des Zeitfensters RSC_ena weg.
Ein optionaler Block 310 ermittelt den Zustandsübergang d_r von dem ersten Zustand Zd in den zweiten Zustand Zr. Fällt der optional ermittelter
Zustandsübergang d_r in das Zeitfenster RSC_ena, so ermittelt der Block 312 eine stärkere Zuschaltung des Widerstandes - d. h. eine Zuschaltung eines kleineren Widerstandes - zwischen die beiden bus-seitigen Anschlüsse der Schaltung während des Zeitfensters RSC_ena.
Figur 4 zeigt ein schematisches Signal-Zeit-Diagramm. Es ist ein Übergang der Spannung V_DIFF von dem zweiten Zustand (rezessiver Pegel) zum ersten Zustand (dominanter Pegel) und zurück gezeigt. Bei der Rückkehr von dem ersten Zustand in den zweiten Zustand können unerwünschte Schwingungen S auftreten. Um diese zu dämpfen, wird während des Zeitfensters RSC_ena für die Zuschaltzeitdauer T der Widerstand der Unterdrückungsschaltung zwischen die beiden bus-seitigen Anschlüsse geschaltet, was gemäß einem beispielhaften Verlauf 402 dargestellt ist. Außerhalb der Zuschaltzeitdauer T führt eine Störung dist der Spannung V_DIFF, welche fälschlicherweise als Zustandsübergang interpretiert werden könnte, nicht zur Zuschaltung des Widerstandes.
Alternativ wird gemäß einem beispielhaften Verlauf 404, sollte eine steigende Flanke im Empfangsausgangssignal RxD zu einem Zeitpunkt tR festgestellt werden, der Widerstandswert des Widerstands von einem ersten
Widerstandswert auf einen zweiten Widerstandswert, welcher kleiner ist als der erste Widerstandswert, verändert. Tritt keine steigende Flanke des
Empfangsausgangssignals während der Zuschaltzeitdauer T auf, so verbleibt der Widerstandswert auf dem ersten Widerstandswert.
Alternativ gemäß einem beispielhaften Verlauf 406, der Widerstandswert über der Zeit gesenkt, also die Zuschaltung erhöht. Sollte während dieser Erhöhung die steigende Flanke im Empfangsausgangssignal RxD zu einem Zeitpunkt tR festgestellt werden, wird der Widerstandswert des Widerstands auf den zweiten Widerstandswert, welcher kleiner ist als der erste Widerstandswert, gesenkt. Tritt keine steigende Flanke des Empfangsausgangssignals während der
Zuschaltzeitdauer T auf, so wird der Widerstandswert weiter gesenkt. Die Senkung des Widerstandswerts über die Zeit kann eine stufenweise Senkung oder eine stetige, insbesondere lineare Senkung umfassen.
Des Weiteren ist die Bitzeit Tb zwischen zwei benachbarten Bitgrenzen tB gezeigt. Des Weiteren ist der Zeitversatz Tz zwischen dem Ermitteln einer steigenden Flanke des Empfangseingangssignals RxD und dem Ermitteln der Bitgrenze tB gezeigt.
Figur 5 zeigt ein beispielhaft konfiguriertes Bussystem umfassend zwei
Teilnehmerstationen 502, 504. Jede der Teilnehmerstation 502, 504 umfasst die jeweilige Schaltung 100, welche mit dem ersten Anschluss 106 an die erste Busleitung CAN_H und mit dem zweiten Anschluss 108 an die zweite Busleitung CAN_L angeschlossen ist. Die Busleitungen CAN_H und CAN_L sind an ihren Enden über einen jeweiligen Abschlusswiderstand R1 und R2 miteinander verbunden. Durch das Aktivieren/Deaktivieren der Unterdrückungsschaltung zwischen den bus-seitigen Anschlüssen 106, 108 bewirken die jeweiligen Schaltungen 100 der Teilnehmerstation 502 und 504, dass Schwingungen bei einem Zustandswechsel von dominant zu rezessiv gedämpft und damit reduziert werden. Das Bussystem 500 arbeitet gemäß den Ausführungsbeispielen nach dem CAN-Standard wie beispielsweise IS011898. Die Schaltung 100 und der
Betrieb der Schaltung kann jedoch ohne Weiteres auch auf andere Bussysteme übertragen werden. Darüber hinaus sind auch andere Bustopologien denkbar.

Claims

Ansprüche
1. Eine Schaltung (100) für ein Bussystem, wobei die Schaltung (100) umfasst:
- eine Ermittlungsschaltung (102), welche konfiguriert ist, um einen ersten Zustand zu ermitteln, in welchem eine absolute Differenz einer Spannung zwischen zwei bus-seitigen Anschlüssen (106, 108) oberhalb eines
Schwellwerts liegt, um einen zweiten Zustand zu ermitteln, in welchem die absolute Differenz der Spannung zwischen den zwei bus-seitigen
Anschlüssen (106, 108) unterhalb eines Schwellwerts liegt, um eine
Bitgrenze in Abhängigkeit von einer Anzahl von Zustandsübergängen zwischen dem ersten und zweiten Zustand zu ermitteln; und
- eine Unterdrückungsschaltung (104), welche vor der ermittelten Bitgrenze zwischen die zwei bus-seitigen Anschlüsse (106, 108) schaltbar ist.
2. Die Schaltung (100) nach dem Anspruch 1 , wobei die Ermittlungsschaltung konfiguriert ist, um zumindest ein Zeitfenster, dessen Anfang sich vor der Bitgrenze befindet, und dessen Ende sich nach der Bitgrenze befindet, zu ermitteln, und wobei die Unterdrückungsschaltung (104) zu Beginn des Zeitfensters zwischen die zwei bus-seitigen Anschlüsse (106, 108) zuschaltbar ist und zum Ende des Zeitfensters wegschaltbar ist.
3. Die Schaltung (100) nach dem Anspruch 1 oder 2, wobei die
Unterdrückungsschaltung (103) dazu konfiguriert ist, eine Dämpfung einer Schwingung der Spannung zwischen zwei bus-seitigen Anschlüssen (106, 108) dann zu verstärken, wenn ein Zustandsübergang von dem ersten Zustand in den zweiten Zustand insbesondere innerhalb des ermittelten Zeitfensters auftritt.
4. Die Schaltung (100) nach einem der vorstehenden Ansprüche, wobei die Unterdrückungsschaltung (104) konfiguriert ist, um mit zumindest zwei unterschiedlichen Impedanzwerten zwischen die zwei bus-seitigen
Anschlüsse (106, 108) geschaltet zu werden, und um den Impedanzwert der Unterdrückungsschaltung (104) dann zu senken, wenn ein Zustandsübergang von dem ersten Zustand in den zweiten Zustand insbesondere innerhalb des ermittelten Zeitfensters auftritt.
5. Die Schaltung (100) nach Anspruch 4, wobei die Schaltung (100) umfasst:
- die Unterdrückungsschaltung (104), welche konfiguriert ist, um den
Impedanzwert bis zur Ermittlung des Zustandsübergangs konstant zu halten.
6. Die Schaltung (100) nach Anspruch 4, wobei die Schaltung umfasst:
- die Unterdrückungsschaltung (104), welche konfiguriert ist, um den
Impedanzwert zumindest bis zur Ermittlung des Zustandsübergangs über die Zeit zu senken.
7. Die Schaltung (100) nach einem der Ansprüche 2 bis 6, wobei die
Ermittlungsschaltung (102) konfiguriert ist, um das Zuschalten der
Unterdrückungsschaltung (104) außerhalb des zumindest einen Zeitfensters zu blockieren.
8. Die Schaltung (100) nach einem der vorstehenden Ansprüche, wobei die Ermittlungsschaltung (102) konfiguriert ist, um das zumindest eine
Zeitfenster so um die Bitgrenze zu positionieren, dass diese maximal 20 % einer Bitzeit, insbesondere maximal 10 % der Bitzeit, vor der Bitgrenze beginnt und maximal 50 % der Bitzeit, insbesondere maximal 30 % der Bitzeit, nach der Bitgrenze endet.
9. Die Schaltung (100) nach einem der vorstehenden Ansprüche 2 bis 8, wobei die Ermittlungsschaltung (102) konfiguriert ist, um eine Aktivierungszeitdauer der Dämpfung der Schwingung der Spannung durch die
Unterdrückungsschaltung auf unter 50 % der Bitzeit, insbesondere auf unter 30 % der Bitzeit zu beschränken.
10. Die Schaltung (100) nach einem der vorstehenden Ansprüche, wobei die Schaltung (100) umfasst:
- eine Messschaltung (214), welche konfiguriert ist, um einen Zeitversatz zwischen einem Versand eines Sendeeingangssignals (TxD) und dem Empfang des zu dem Sendeingangssignal (TxD) korrespondierenden Empfangsausgangssignals (RxD) zu ermitteln; und - die Ermittlungsschaltung (102), welche konfiguriert ist, um das ermittelte Zeitfenster in Abhängigkeit von dem ermittelten Zeitversatz zu verschieben.
11. Die Schaltung (100) nach einem der vorstehenden Ansprüche, wobei die Ermittlungsschaltung (102) konfiguriert ist, um eine Datenphase in
Abhängigkeit von der absoluten Differenz der Spannung zwischen den zwei bus-seitigen Anschlüssen (106, 108) zu ermitteln, und um das Zeitfenster nur innerhalb der Datenphase zu ermitteln.
12. Die Schaltung (100) nach einem der vorstehenden Ansprüche, wobei die Ermittlungsschaltung (102) konfiguriert ist, um eine Arbitrierungsphase und die Datenphase in Abhängigkeit von einem Verlauf der absoluten Differenz der Spannung zwischen den zwei bus-seitigen Anschlüssen zu ermitteln, und um das Zeitfenster während der Arbitrierungsphase größer zu ermitteln als in der Datenphase.
13. Ein Transceiver für eine Teilnehmerstation eines Bussystems, wobei der Transceiver die Schaltung (100) nach einem der Ansprüche 1 bis 12 umfasst.
14. Ein Verfahren zum Betreiben einer Schaltung (100) für ein Bussystem, wobei das Verfahren umfasst:
- Ermitteln (302) eines ersten Zustands, in welchem eine absolute Differenz einer Spannung zwischen zwei bus-seitigen Anschlüssen (106, 108) oberhalb eines Schwellwerts liegt;
- Ermitteln (304) eines zweiten Zustands, in welchem die absolute Differenz der Spannung zwischen den zwei bus-seitigen Anschlüssen (106, 108) unterhalb eines Schwellwerts liegt,
- Ermitteln (306) einer Bitgrenze in Abhängigkeit von einer Anzahl von Zustandsübergängen zwischen dem ersten und zweiten Zustand;
und
- Zuschalten (312) einer Unterdrückungsschaltung (104) zwischen die zwei bus-seitigen Anschlüsse vor der Bitgrenze.
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