WO2019211823A1 - Schaltung für ein bussystem und verfahren zum betreiben einer schaltung - Google Patents

Schaltung für ein bussystem und verfahren zum betreiben einer schaltung Download PDF

Info

Publication number
WO2019211823A1
WO2019211823A1 PCT/IB2019/053739 IB2019053739W WO2019211823A1 WO 2019211823 A1 WO2019211823 A1 WO 2019211823A1 IB 2019053739 W IB2019053739 W IB 2019053739W WO 2019211823 A1 WO2019211823 A1 WO 2019211823A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
state
bus
time window
bit
Prior art date
Application number
PCT/IB2019/053739
Other languages
English (en)
French (fr)
Inventor
Steffen Walker
Arthur Mutter
Original Assignee
Robert Bosch Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch Gmbh filed Critical Robert Bosch Gmbh
Priority to JP2020561650A priority Critical patent/JP7250820B2/ja
Priority to CN201980029983.2A priority patent/CN112204537A/zh
Priority to US17/040,947 priority patent/US11334514B2/en
Publication of WO2019211823A1 publication Critical patent/WO2019211823A1/de

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4086—Bus impedance matching, e.g. termination
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40006—Architecture of a communication node
    • H04L12/40013—Details regarding a bus controller
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L2012/40208—Bus networks characterized by the use of a particular bus standard
    • H04L2012/40215—Controller Area Network CAN

Definitions

  • the invention relates to a circuit for a bus system and a method for operating a circuit for a bus system.
  • a masking element is provided for masking oscillations of the bus signal for a predetermined masking time if a monitoring result shows that oscillations exceed a difference of the bus signal after a transition of the bus signal from a dominant to a recessive state at least a predetermined threshold value.
  • a circuit for a bus system includes a detection circuit configured to determine a first state in which an absolute difference of a voltage between two bus-side terminals is above a threshold to determine a second state in which the absolute difference in voltage between the two bus-side terminals is below the threshold to determine a bit boundary in response to a number of state transitions between the first and second states, and at least one time slot whose beginning is before the bit boundary and whose end is after the bit boundary Bit boundary is to be determined.
  • the circuit includes a suppression circuit configured to be activated when a state transition from the first state to the second state occurs within the determined time window.
  • the activation of the suppression circuit is limited to the at least one determined time window and there is the advantage that outside the time window, a false triggering of the suppression circuit is prevented.
  • the time window comprising the bit boundary
  • the time range within which there is a higher occurrence probability of the state transition than outside is selected.
  • short-term signal disturbances which could be erroneously evaluated as a state transition, are masked out outside the at least one determined time window. The robustness of the communication is thus increased.
  • the circuit with a CAN bus system is advantageous because the state transition of the difference signal from dominant to recessive - taking into account the signal delays and delays in the bus system - is expected only around the bit boundary and starting from the dominant state of the difference signal. Outside the time window is advantageous switching on the suppression circuit, for example in the form of a
  • An advantageous embodiment is characterized in that the determination circuit is configured to activate the
  • Block suppression circuit outside the at least one time window By actively blocking the connection of the
  • Suppression circuit reduces false triggering.
  • An advantageous embodiment is characterized in that the determining circuit is configured to deactivate the suppression circuit between the two bus-side terminals at the latest when the at least one time window ends. This advantageously ensures that the suppression circuit is not actively connected outside the determined time window between the two bus-side connections - that is, if no state transition is expected.
  • An advantageous embodiment is characterized in that the determination circuit is configured to position the at least one time window around the bit boundary such that it starts at most 20% of a bit time, in particular a maximum of 10% of the bit time, before the bit boundary and a maximum of 50% of the bit time , in particular a maximum of 25% of the bit time, ends after the bit boundary.
  • the asymmetry around the bit boundary takes into account the circumstance that after the determined bit boundary the probability of the occurrence of the bitmap
  • An advantageous embodiment is characterized in that the determination circuit is configured to limit an activation period of the suppression circuit to less than 50% of the bit time, in particular to less than 30% of the bit time.
  • the determination circuit is configured to limit an activation period of the suppression circuit to less than 50% of the bit time, in particular to less than 30% of the bit time.
  • a larger proportion of the bit time is thus disabled for activating the suppression circuit, which further reduces the probability of false triggering.
  • Detection circuit is configured to determine a transmission state in response to the transmission input signal, and during the detected transmission state, the suppression circuit does not turn on in response to the reception output signal.
  • the detection circuit is configured to detect a time offset between a shipment of the
  • a signal propagation time of a signal through the circuit and the bus system is determined with the time offset.
  • the time offset is used to shift the determined time window so that a high occurrence probability of an edge change within the time window is given.
  • the time window and thus the detection of the state transition is dynamically adapted to the respective present configuration of the bus system.
  • Detection circuit is configured to determine a data phase in dependence on a course of the absolute difference of the voltage between the two bus-side terminals, and to determine the time window only within the data phase.
  • thereby influencing the Arbit istsphase is excluded by the switched-over suppression circuit. This is advantageous in particular if the data phase has a higher data rate than the arbitration phase. Especially at higher data rates is the attenuation by briefly connecting the
  • An advantageous embodiment is characterized in that the
  • Detection circuit is configured to an arbitration phase and the
  • Another aspect of the description relates to a transceiver for a
  • the transceiver comprises the circuit according to the first aspect.
  • Another aspect of the description relates to a method of operating a circuit for a bus system, the method comprising: determining a first state in which an absolute difference of a voltage between two bus-side terminals is above a threshold; Determining a second condition in which the absolute difference in voltage between the two bus-side terminals is below a threshold; Determining a bit boundary in response to a number of state transitions between the first and second states; Determining a time window whose beginning is before the bit boundary and whose end is after the bit boundary; and activating a suppression circuit between the two bus-side terminals when a state transition from the first state to the second state occurs within the determined time window.
  • FIG. 1 a circuit in schematic form
  • Figure 3 is a schematic block diagram
  • Figure 4 is a schematic signal-time diagram
  • FIG. 5 shows an exemplary bus system in schematic form.
  • FIG. 1 shows a circuit 100 for a bus system.
  • the circuit 100 includes a detection circuit 102 and a suppression circuit 104, which are arranged in parallel with each other between two bus-side terminals 106 and 108. Via the terminal 106, the circuit 100 is connected to a first bus line CAN_H. Via the connection 108, the circuit 100 is connected to a second bus line CAN_L.
  • the determining circuit 102 detects at least two states in response to a voltage V_DIFF falling between the two terminals 106 and 108.
  • a first state is reached when an absolute value of the voltage V_DIFF is above a threshold value.
  • a second state is reached when the absolute value of the voltage V_DIFF is below the aforementioned or another threshold. If the bus system is a CAN bus (Controller Area Network), the first state is referred to as dominant and the second state as recessive.
  • a bit boundary i. H. a time of a possible or actual transition between the two states, determined.
  • a time window is determined, wherein the time window in each case comprises only one of the bit boundaries.
  • the suppression circuit 104 may be activated by means of a signal RSC_on.
  • the determination circuit 102 is designed, for example, as an ASIC, FPGA or as a discrete circuit. Further, the detection circuit 102 includes, for example, a processor equipped with software for executing the respective software-defined functions. Of course, hybrid forms comprising a physical circuit and the processor on which the software is executed are also conceivable. The software is stored on a corresponding memory element.
  • the circuit 100 is for example part of a transceiver for a subscriber station of a bus system. In another embodiment, the circuit 100 is in addition to one
  • the suppression circuit 104 is provided for reducing the differential voltage V_DIFF in the transition from dominant to recessive.
  • suppression circuit 104 includes a switch 110 and a resistor 112 arranged in series therewith. This resistor 112 is operated, for example, with different resistance values or impedance values.
  • the resistor 112 is operated, for example, with different resistance values or impedance values.
  • Suppression circuit 104 may also be designed differently and include, for example, a MOS-FET, a diode or other components with linear or non-linear behavior to reduce the differential voltage in the transition from dominant to recessive.
  • the suppression circuit includes a circuit element configured to actively drive the bus signal between the two bus-side terminals 106, 108. Resistor 112 is switched between the two bus-side ports 106, 108 only when a state transition from the first state (eg, dominant) to the second state
  • resistor 112 is not activated outside of the at least one determined time window.
  • resistor 112 is switched off in dependence on the signal RSC_on or in dependence on a sequence of a connection time duration.
  • FIG. 2 shows the circuit 100 in schematic form.
  • a controller circuit 202 generates a transmit input signal TxD and receives
  • Receive output signal RxD is detected by a comparator unit 204 of the detection circuit 102 in response to the voltage V_DIFF.
  • the circuit 100 uses the comparator unit 204 of the actual transceiver.
  • the circuit 100 comprises a stand-alone comparator unit which, for example, operates particularly fast or uses other thresholds.
  • a protocol unit 206 interprets the receive output signal RxD as detecting the bit boundary.
  • the bit boundary is a periodically recurring time, characterized by frequency and phase, wherein the bit limit in CAN, for example by means of a simplified CAN protocol controller depending on the
  • Receive output signal RxD is determined.
  • the protocol unit 206 determines depending on the bit boundary, the at least one time window, which comprises the bit boundary. In particular, for each bit boundary, a respective one
  • Time window RSC_ena determined as far as the beginning of the time window RSC_ena coincides with the presence of the first state (dominant).
  • a determination unit 208 determines depending on the
  • Receive output signal RxD whether there is a change in state of the voltage V_DIFF from the first state to the second state. If this is the case and the time window RSC_ena is present, the resistance of the
  • Suppression circuit 104 connected by means of the generated signal RSC_on between the two terminals 106 and 108. This means that, as long as the time window RSC_ena is active, there is a release for switching in the resistance of the suppression circuit 104. If the release expires, i. H. If the time window RSC_ena ends, then the resistance either after the end of the connection time period or with the end of the time window RSC_ena
  • the protocol unit 206 positions the time window RSC_ena symmetrically around the bit boundary, for example.
  • the protocol unit 206 positions the
  • Time window RSC_ena preferably asymmetric to the bit boundary, the time window, for example, a maximum of 20%, in particular a maximum of 10% of a bit time, which means a period between two adjacent bit boundaries, begins before the respective bit boundary.
  • the asymmetrical positioning of the time window comprises that the time window RSC_ena ends a maximum of 50% of the bit time, in particular a maximum of 30% of the bit time and in particular a maximum of 10% of the bit time after the associated bit boundary. In particular, this includes
  • Time window RSC_ena maximum one bit limit.
  • the duration of the activation of the resistor is limited to 50% of the bit time, in particular to 30% of the bit time, but comprises at least 10% of the bit time.
  • the time window RSC_ena is activated 20% of the bit time before the bit boundary and deactivates 50% of the bit time after the bit boundary or activates 10% of the bit time before the bit boundary and deactivates 30% of the bit time after the bit boundary.
  • the protocol unit 206 the transmission input signal TxD and detects
  • Determining unit 208 is supplied to the presence of the transmission state modeTx and in the presence of a state transition of the transmitting circuit 212 of a driving mode in a non-driving operating state, which is recognized, for example, in CAN by an edge change of the transmit input signal TxD from zero to one, the resistance of
  • Receive output signal RxD and the transmit input signal TxD is that is always reacted quickly to the state changes on the bus.
  • a measuring circuit 214 receives both the reception output RxD and the transmission input signal TxD, and detects a first time offset Tz and a second time offset To.
  • the first time offset Tz corresponds to a period of time to detect a present on the bus bus state in the form of the voltage V_DIFF using the comparator unit 204 and to the
  • the second time offset To corresponds to a period of time which starts with a change in the transmission input signal TxD provided by the controller circuit 202 and ends at a point in time when the bus signal 106, 108 responds to the above change.
  • the time offsets Tz, To are determined, for example, such that the propagation time of an edge change in the transmit input signal TxD is measured until this edge change becomes visible in the receive output signal RxD and the time offsets Tz, To are derived therefrom, for example by halving the runtime.
  • the protocol unit 206 shortens - as far as the bit time at the bit boundaries, which the protocol unit 206 is present, begins and ends - the time window RSC_ena in dependence on the determined time offset Tz.
  • the determined time window RSC_ena is shortened at the end by the time offset Tz, thus io
  • the time offset Tz of the protocol unit 206 helps deal with seeing the state of the bus deferred.
  • the measuring unit may estimate the time offsets Tz, To.
  • the measuring unit has stored, for example, a temperature-dependent minimum and maximum value for the time offsets Tz and To and determines the values for the time offsets Tz and To in dependence on a temperature signal by interpolation. For this, the input signals TxD and RxD are not needed.
  • the determination unit 208 also processes the time offset To to delay the signal RSC_on depending on its value in case the signal mode_Tx is set. This ensures that the
  • Suppression circuit 104 is activated only when the transmission circuit 212 actually drives the bus is no longer active. In other words, it takes into account the differences in transit time of the individual circuit parts in order to achieve an improved result.
  • the protocol unit 206 interprets the reception output signal RxD as a function of the protocol used and determines the presence of a data phase as a function of the voltage V_DIFF and only forwards the time slot RSC_ena to the determination unit 208 when the data phase is present. Furthermore, a distinction is made, for example, between an arbitration phase and the data phase and the at least one time window is selected to be smaller for the data phase than the at least one time window for the arbitration phase.
  • FIG. 3 shows a schematic block diagram 300 for operating the
  • the first state Zd is determined.
  • the second state Zr is determined.
  • a block 306 determines a number of state transitions in response to the applied states Zd and Zr and synchronizes to the
  • a block 308 determines the time window RSC_ena comprising one of the determined bit boundaries tB and outputs the time window RSC_ena if at the beginning of the determined
  • a block 310 determines the
  • a block 312 determines the connection of the resistor between the two bus-side connections of the circuit according to the signal RSC_on.
  • FIG. 4 shows a schematic signal-time diagram. A transition of voltage V_DIFF from the second state (recessive level) to the first state (dominant level) and back is shown. Upon return from the first state to the second state, undesirable vibrations S may occur. To dampen these, as soon as a rising edge in the
  • Receive output signal RxD is detected and in addition the determined time window RSC_ena during the release period T is active, the resistance of the suppression circuit during the Zuschaltzeitdauer Ton between the two bus-side ports. Outside the release period T, a disturbance dist of the voltage V_DIFF, which could be erroneously interpreted as a state transition, does not lead to the connection of the resistor.
  • bit time Tb is shown between two adjacent bit boundaries tB. Furthermore, the time offset Tz is between the detection of a rising edge of the receive input signal RxD and the bit limit tB from the point of view of the bus.
  • FIG. 5 shows an exemplary configured bus system comprising two
  • Each of the subscriber stations 502, 504 includes the respective circuit 100, which is connected to the first terminal 106 to the first bus CAN_H and with the second terminal 108 to the second bus CAN_L.
  • the bus lines CAN_H and CAN_L are connected at their ends via a respective terminating resistor R1 and R2.
  • R1 and R2 By enabling / disabling the suppression circuit between the bus-side ports 106, 108, the respective circuits 100 of the subscriber stations 502 and 504 cause vibrations in a state transition from dominant to recessive to be attenuated and thus reduced.
  • the bus system 500 operates according to the embodiments the CAN standard such as IS011898. However, the circuit 100 and the operation of the circuit can be readily transferred to other bus systems as well. In addition, other bus topologies are conceivable.

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Dc Digital Transmission (AREA)

Abstract

Es wird eine Schaltung (100) für ein Bussystembereitgestellt. Die Schaltung (100) umfasst: Eine Ermittlungsschaltung (102), welche konfiguriert ist, um einen ersten Zustand zu ermitteln, in welchem eine absolute Differenz einer Spannung zwischen zwei busseitigen Anschlüssen (106, 108) oberhalb eines Schwellwerts liegt, um einen zweiten Zustand zu ermitteln, in welchem die absolute Differenz der Spannung zwischen den zwei busseitigen Anschlüssen (106, 108) unterhalb des Schwellwerts liegt, um eine Bitgrenze in Abhängigkeit von einer Anzahl von Zustandsübergängen zwischen dem ersten und zweiten Zustand zu ermitteln, und um zumindest ein Zeitfenster, dessen Anfang sich vor der Bitgrenze befindet, und dessen Ende sich nach der Bitgrenze befindet, zu ermitteln; und eine Unterdrückungsschaltung (104), welche konfiguriert ist, um dann aktiviert zu werden, wenn ein Zustandsübergang von dem ersten Zustand in den zweiten Zustand innerhalb des ermittelten Zeitfensters auftritt.

Description

Beschreibung
Titel
Schaltung für ein Bussystem und Verfahren zum Betreiben einer Schaltung
Stand der Technik
Die Erfindung betrifft eine Schaltung für ein Bussystem sowie ein Verfahren zum Betreiben einer Schaltung für ein Bussystem.
Es ist bekannt, dass lang andauernde Schwingungen einer Busspannung eines Bussystems durch nicht fachgerechte Terminierung oder eine nicht fachgerechte Topologie des Bussystems wesentliche Faktoren sind, welche zu einer fehlerträchtigen Datenübertragung führen können. Insbesondere eine
Verkürzung der Bitzeit aufgrund erhöhter Übertragungsraten ist hierbei problematisch.
Um Schwingungen der Spannung zu kompensieren ist aus der DE 10 2015 222 334 A1 bekannt, dass Busschwingungen beim Datenempfang selektiv ausgeblendet werden. Es ist ein Maskierungselement zur Maskierung von Schwingungen des Bussignals für eine vorbestimmte Maskierungszeit vorgesehen, wenn ein Überwachungsergebnis ergibt, dass Schwingungen eine Differenz des Bussignals nach einem Übergang des Bussignals von einem dominanten zu einem rezessiven Zustand mindestens einen vorbestimmten Schwellwert überschreiten.
Offenbarung der Erfindung
Die Probleme des Standes der Technik werden durch eine Schaltung nach dem Anspruch 1 und ein Verfahren nach einem nebengeordneten Anspruch gelöst. Vorteilhafte Weiterbildungen sind in den Unteransprüchen sowie in der nachfolgenden Beschreibung von Ausführungsbeispielen angegeben. Gemäß einem ersten Aspekt dieser Beschreibung wird eine Schaltung für ein Bussystem bereitgestellt. Die Schaltung umfasst eine Ermittlungsschaltung, welche konfiguriert ist, um einen ersten Zustand zu ermitteln, in welchem eine absolute Differenz einer Spannung zwischen zwei bus-seitigen Anschlüssen oberhalb eines Schwellwerts liegt, um einen zweiten Zustand zu ermitteln, in welchem die absolute Differenz der Spannung zwischen den zwei bus-seitigen Anschlüssen unterhalb des Schwellwerts liegt, um eine Bitgrenze in Abhängigkeit von einer Anzahl von Zustandsübergängen zwischen dem ersten und zweiten Zustand zu ermitteln, und um zumindest ein Zeitfenster, dessen Anfang sich vor der Bitgrenze befindet, und dessen Ende sich nach der Bitgrenze befindet, zu ermitteln. Des Weiteren umfasst die Schaltung eine Unterdrückungsschaltung, welche konfiguriert ist, um dann aktiviert zu werden, wenn ein Zustandsübergang von dem ersten Zustand in den zweiten Zustand innerhalb des ermittelten Zeitfensters auftritt.
Folglich wird das Aktivieren der Unterdrückungsschaltung auf das zumindest eine ermittelte Zeitfenster beschränkt und es ergibt sich der Vorteil, dass außerhalb des Zeitfensters eine Fehlauslösung der Unterdrückungsschaltung verhindert wird. Durch die Ermittlung des die Bitgrenze umfassenden Zeitfensters wird der Zeitbereich ausgewählt, innerhalb dessen eine höhere Auftrittswahrscheinlichkeit des Zustandsübergangs vorliegt als außerhalb. Insbesondere werden kurzzeitige Signalstörungen, welche fehlerhaft als Zustandsübergang gewertet werden könnten, außerhalb des zumindest einen ermittelten Zeitfensters ausgeblendet. Die Robustheit der Kommunikation wird folglich erhöht.
Insbesondere ist die Schaltung mit einem CAN-Bussystem vorteilhaft, da der Zustandsübergang des Differenzsignals von dominant zu rezessiv - berücksichtigt man die Signallaufzeiten und Verzögerungen im Bussystem - nur um die Bitgrenze herum und ausgehend von dem dominanten Zustand des Differenzsignals erwartet wird. Außerhalb des Zeitfensters wird vorteilhaft das Zuschalten der Unterdrückungsschaltung beispielsweise in Form eines
Zuschaltens eines Widerstands bzw. eines aktiven Treibens des Bussignals ausgeschlossen, um keine unnötige Reduktion oder Erhöhung des
Gesamtwiderstands im CAN-Bussystem zu bewirken. Eine vorteilhafte Ausführungsform ist dadurch gekennzeichnet, dass die Ermittlungsschaltung konfiguriert ist, um das Aktivieren der
Unterdrückungsschaltung außerhalb des zumindest einen Zeitfensters zu blockieren. Durch die aktive Blockierung der Zuschaltung der
Unterdrückungsschaltung werden Fehlauslösungen reduziert.
Eine vorteilhafte Ausführungsform ist dadurch gekennzeichnet, dass die Ermittlungsschaltung konfiguriert ist, um die Unterdrückungsschaltung zwischen den zwei bus-seitigen Anschlüssen spätestens dann zu deaktivieren, wenn das zumindest eine Zeitfenster endet. Damit wird vorteilhaft sichergestellt, dass die Unterdrückungsschaltung außerhalb des ermittelten Zeitfensters nicht aktiv zwischen die beiden bus-seitigen Anschlüsse geschaltet ist - wenn also kein Zustandsübergang erwartet wird.
Eine vorteilhafte Ausführungsform ist dadurch gekennzeichnet, dass die Ermittlungsschaltung konfiguriert ist, um das zumindest eine Zeitfensters so um die Bitgrenze zu positionieren, dass diese maximal 20 % einer Bitzeit, insbesondere maximal 10 % der Bitzeit, vor der Bitgrenze beginnt und maximal 50 % der Bitzeit, insbesondere maximal 25 % der Bitzeit, nach der Bitgrenze endet. Die Unsymmetrie um die Bitgrenze trägt dem Umstand Rechnung, dass nach der ermittelten Bitgrenze die Auftrittswahrscheinlichkeit des
Zustandsübergangs größer ist als vor der Bitgrenze.
Eine vorteilhafte Ausführungsform ist dadurch gekennzeichnet, dass die Ermittlungsschaltung konfiguriert ist, um eine Aktivierungszeitdauer der Unterdrückungsschaltung auf unter 50 % der Bitzeit, insbesondere auf unter 30 % der Bitzeit zu beschränken. Vorteilhaft wird damit ein größerer Anteil der Bitzeit zur Aktivierung der Unterdrückungsschaltung gesperrt, womit sich die Wahrscheinlichkeit einer Fehlauslösung weiter reduziert.
Eine vorteilhafte Ausführungsform ist dadurch gekennzeichnet, dass die Ermittlungsschaltung konfiguriert ist, um eine steigende Flanke eines
Sendeeingangssignals zu ermitteln, und wobei die Unterdrückungsschaltung in Abhängigkeit von der Ermittlung der steigenden Flanke des
Sendeeingangssignals zuschaltbar ist. Vorteilhaft wird durch die
Berücksichtigung des Sendesignals bereits beim Senden eine mögliche Überschwingung gedämpft, da zeitnah die Unterdrückungsschaltung
zugeschaltet wird.
Eine vorteilhafte Ausführungsform ist dadurch gekennzeichnet, dass die
Ermittlungsschaltung konfiguriert ist, um einen Sendezustand in Abhängigkeit von dem Sendeeingangssignal zu ermitteln, und um während des ermittelten Sendezustands die Unterdrückungsschaltung nicht in Abhängigkeit von dem Empfangsausgangssignal zuzuschalten. Vorteilhaft wird die
Unterdrückungsschaltung nur dann zugeschaltet, wenn die steigende Flanke des Sendesignals ermittelt wird. Ein zweifaches Auslösen durch einen nachfolgend erkannten Zustandsübergang des Empfangssignals wird somit sicher verhindert.
In einer vorteilhaften Ausführungsform der Schaltung ist die Ermittlungsschaltung konfiguriert, um einen Zeitversatz zwischen einem Versand des
Sendeeingangssignals und einem Empfang des zu dem Sendeeingangssignal korrespondierenden Empfangsausgangssignals in Form der absoluten Differenz der Spannung zwischen den zwei bus-seitigen Anschlüssen zu messen, und um das ermittelte Zeitfenster in Abhängigkeit von dem ermittelten Zeitversatz zu verschieben. Vorteilhaft wird mit dem Zeitversatz eine Signallaufzeit eines Signals durch die Schaltung und das Bussystem ermittelt. Der Zeitversatz wird dazu verwendet, um das ermittelte Zeitfenster so zu verschieben, dass eine hohe Auftrittswahrscheinlichkeit eines Flankenwechsels innerhalb des Zeitfensters gegeben ist. Vorteilhaft wird das Zeitfenster und damit die Erkennung des Zustandsübergangs dynamisch an die jeweilig vorliegende Konfiguration des Bussystems adaptiert.
Eine vorteilhafte Ausführungsform ist dadurch gekennzeichnet, dass die
Ermittlungsschaltung konfiguriert ist, um eine Datenphase in Abhängigkeit von einem Verlauf der absoluten Differenz der Spannung zwischen den zwei bus seitigen Anschlüssen zu ermitteln, und um das Zeitfenster nur innerhalb der Datenphase zu ermitteln. Vorteilhaft wird hierdurch eine Beeinflussung der Arbitierungsphase durch die hinzugeschaltete Unterdrückungsschaltung ausgeschlossen. Dies ist insbesondere deshalb vorteilhaft, wenn die Datenphase eine höhere Datenrate aufweist als die Arbitrierungsphase. Gerade bei höheren Datenraten ist die Dämpfung durch kurzzeitiges Zuschalten der
Unterdrückungsschaltung vorteilhaft. Eine vorteilhafte Ausführungsform ist dadurch gekennzeichnet, dass die
Ermittlungsschaltung konfiguriert ist, um eine Arbitrierungsphase und die
Datenphase in Abhängigkeit von dem Verlauf der absoluten Differenz der Spannung zwischen den zwei bus-seitigen Anschlüssen zu ermitteln, und um das Zeitfenster während der Arbitrierungsphase größer zu ermitteln als in der Datenphase. Damit wird das Zeitfenster und damit die Zuschaltung der
Unterdrückungsschaltung an die potenziell unterschiedlichen Bitraten in der Arbitrierungsphase und der Datenphase angepasst.
Ein weiterer Aspekt der Beschreibung betrifft einen Transceiver für eine
Teilnehmerstation eines Bussystems, wobei der Transceiver die Schaltung nach dem ersten Aspekt umfasst.
Ein weiterer Aspekt der Beschreibung betrifft ein Verfahren zum Betreiben einer Schaltung für ein Bussystem, wobei das Verfahren umfasst: Ermitteln eines ersten Zustands, in welchem eine absolute Differenz einer Spannung zwischen zwei bus-seitigen Anschlüssen oberhalb eines Schwellwerts liegt; Ermitteln eines zweiten Zustands, in welchem die absolute Differenz der Spannung zwischen den zwei bus-seitigen Anschlüssen unterhalb eines Schwellwerts liegt; Ermitteln einer Bitgrenze in Abhängigkeit von einer Anzahl von Zustandsübergängen zwischen dem ersten und zweiten Zustand; Ermitteln eines Zeitfensters, dessen Anfang sich vor der Bitgrenze befindet, und dessen Ende sich nach der Bitgrenze befindet; und Aktivieren einer Unterdrückungsschaltung zwischen den zwei bus seitigen Anschlüssen, wenn ein Zustandsübergang von dem ersten Zustand in den zweiten Zustand innerhalb des ermittelten Zeitfensters auftritt.
In den Figuren zeigen:
Figuren 1 und 2 eine Schaltung in schematischer Form;
Figur 3 ein schematisches Blockdiagramm;
Figur 4 ein schematisches Signal-Zeit-Diagramm; und
Figur 5 ein beispielhaftes Bussystem in schematischer Form. Figur 1 zeigt eine Schaltung 100 für ein Bussystem. Die Schaltung 100 umfasst eine Ermittlungsschaltung 102 und eine Unterdrückungsschaltung 104, welche parallel zueinander zwischen zwei bus-seitigen Anschlüssen 106 und 108 angeordnet sind. Über den Anschluss 106 wird die Schaltung 100 an eine erste Busleitung CAN_H angeschlossen. Über den Anschluss 108 wird die Schaltung 100 an eine zweite Busleitung CAN_L angeschlossen. Die Ermittlungsschaltung 102 ermittelt in Abhängigkeit von einer Spannung V_DIFF, welche zwischen den beiden Anschlüssen 106 und 108 abfällt, zumindest zwei Zustände.
Beispielsweise ist ein erster Zustand erreicht, wenn sich ein absoluter Wert der Spannung V_DIFF oberhalb eines Schwellwerts befindet. Ein zweiter Zustand ist erreicht, wenn sich der absolute Wert der Spannung V_DIFF unterhalb des vorgenannten oder eines anderen Schwellwerts befindet. Sollte es sich bei dem Bussystem um einen CAN-Bus (CAN: Controller Area Network) handeln, so wird der erste Zustand als dominant und der zweite Zustand als rezessiv bezeichnet.
In Abhängigkeit von Zustandsübergängen zwischen den beiden vorgenannten Zuständen wird eine Bitgrenze, d. h. ein Zeitpunkt eines möglichen oder tatsächlichen Übergangs zwischen den beiden Zuständen, ermittelt. In
Abhängigkeit von der ermittelten Bitgrenze wird ein Zeitfenster ermittelt, wobei das Zeitfenster jeweils nur eine der Bitgrenzen umfasst. Solange das
vorgenannte Zeitfenster aktiv ist, darf die Unterdrückungsschaltung 104 mittels eines Signals RSC_on aktiviert werden.
Die Ermittlungsschaltung 102 ist beispielsweise als ASIC, FPGA oder als diskrete Schaltung ausgebildet. Des Weiteren umfasst die Ermittlungsschaltung 102 beispielsweise einen Prozessor, der mit Software ausgestattet ist, um die jeweiligen durch Software definierten Funktionen auszuführen. Selbstverständlich sind auch Mischformen umfassend eine physische Schaltung und den Prozessor, auf welchem die Software ausgeführt wird, denkbar. Die Software ist auf einem entsprechenden Speicherelement abgelegt. Die Schaltung 100 ist beispielsweise Teil eines Transceivers für eine Teilnehmerstation eines Bussystems. In einer anderen Ausführungsform ist die Schaltung 100 zusätzlich zu einem
vorhandenen Transceiver ausgeführt.
Die Unterdrückungsschaltung 104 ist zum Abbau der Differenzspannung V_DIFF beim Übergang von dominant zu rezessiv vorgesehen. In schematischer Form dargestellt umfasst die Unterdrückungsschaltung 104 beispielsweise einen Schalter 110 und einen in Serie hierzu angeordneten Widerstand 112. Dieser Widerstand 112 wird beispielsweise mit unterschiedlichen Widerstandswerten bzw. Impedanzwerten betrieben. Selbstverständlich kann die
Unterdrückungsschaltung 104 auch anders ausgeführt sein und beispielsweise einen MOS-FET, eine Diode oder andere Bauteile mit linearem oder nicht linearem Verhalten umfassen, um die Differenzspannung beim Übergang von dominant zu rezessiv abzubauen. In einem weiteren, nicht gezeigten Beispiel umfasst die Unterdrückungsschaltung ein Schaltungselement, welches zum aktiven Treiben des Bussignals zwischen den beiden bus-seitigen Anschlüssen 106, 108 ausgebildet ist. Der Widerstand 112 wird nur dann zwischen die beiden bus-seitigen Anschlüsse 106, 108 geschaltet, wenn ein Zustandsübergang von dem ersten Zustand (beispielsweise dominant) zu dem zweiten Zustand
(beispielsweise rezessiv) innerhalb des ermittelten Zeitfensters auftritt. Folglich wird der Widerstand 112 nicht außerhalb des zumindest einen ermittelten Zeitfensters aktiviert. Es erfolgt also eine Blockierung der Zuschaltung des Widerstandes 112 zwischen die beiden Anschlüsse 106 und 108 außerhalb des zumindest einen Zeitfensters. Endet das zumindest eine Zeitfenster, so wird der Widerstand 112 in Abhängigkeit von dem Signal RSC_on oder in Abhängigkeit von einem Ablauf einer Zuschaltzeitdauer weggeschaltet.
Figur 2 zeigt die Schaltung 100 in schematischer Form. Eine Controller- Schaltung 202 erzeugt ein Sendeeingangssignal TxD und empfängt ein
Empfangsausgangssignal RxD der Schaltung 100. Das
Empfangsausgangssignal RxD wird von einer Vergleichereinheit 204 der Ermittlungsschaltung 102 in Abhängigkeit von der Spannung V_DIFF ermittelt. Die Schaltung 100 verwendet im gezeigten Beispiel die Vergleichereinheit 204 des eigentlichen Transceivers. In einem anderen, nicht gezeigten Beispiel umfasst die Schaltung 100 eine eigenständige Vergleichereinheit, die beispielsweise besonders schnell arbeitet oder andere Schwellwerte verwendet. Eine Protokolleinheit 206 interpretiert das Empfangsausgangssignal RxD dahingehend, als dass die Bitgrenze ermittelt wird. Die Bitgrenze ist ein in regelmäßigen Abständen wiederkehrender Zeitpunkt, gekennzeichnet durch Frequenz und Phase, wobei die Bitgrenze bei CAN beispielsweise mittels eines vereinfachten CAN-Protokoll-Controllers in Abhängigkeit von dem
Empfangsausgangssignal RxD ermittelt wird. Die Protokolleinheit 206 bestimmt in Abhängigkeit von der Bitgrenze das zumindest eine Zeitfenster, welches die Bitgrenze umfasst. Insbesondere wird für jede Bitgrenze ein jeweiliges
Zeitfenster RSC_ena ermittelt, soweit der Beginn des Zeitfensters RSC_ena mit dem Vorliegen des ersten Zustandes (dominant) zusammenfällt.
Eine Ermittlungseinheit 208 ermittelt in Abhängigkeit von dem
Empfangsausgangssignal RxD, ob eine Zustandsänderung der Spannung V_DIFF von dem ersten Zustand in den zweiten Zustand vorliegt. Ist dies der Fall und liegt das Zeitfenster RSC_ena vor, wird der Widerstand der
Unterdrückungsschaltung 104 mittels des erzeugten Signals RSC_on zwischen die beiden Anschlüsse 106 und 108 geschaltet. Das bedeutet, dass, solange das Zeitfenster RSC_ena aktiv ist, eine Freigabe zur Zuschaltung des Wderstands der Unterdrückungsschaltung 104 vorliegt. Erlischt die Freigabe, d. h. endet das Zeitfenster RSC_ena, so wird der Widerstand entweder nach dem Ablauf der Zuschaltzeitdauer oder mit dem Ende der des Zeitfensters RSC_ena
weggeschaltet.
Die Protokolleinheit 206 positioniert das Zeitfenster RSC_ena beispielsweise symmetrisch um die Bitgrenze. Die Protokolleinheit 206 positioniert das
Zeitfenster RSC_ena bevorzugt jedoch unsymmetrisch zur Bitgrenze, wobei das Zeitfenster beispielsweise maximal 20 %, insbesondere maximal 10 % einer Bitzeit, das bedeutet einer Zeitdauer zwischen zwei benachbarten Bitgrenzen, vor der jeweiligen Bitgrenze beginnt. Die unsymmetrische Positionierung des Zeitfensters umfasst, dass das Zeitfenster RSC_ena maximal 50 % der Bitzeit, insbesondere maximal 30 % der Bitzeit und insbesondere maximal 10 % der Bitzeit nach der zugehörigen Bitgrenze endet. Insbesondere umfasst das
Zeitfenster RSC_ena maximal eine Bitgrenze. Die Dauer der Aktivierung des Widerstandes ist auf 50 % der Bitzeit, insbesondere auf 30 % der Bitzeit begrenzt, umfasst jedoch wenigstens 10 % der Bitzeit. Beispielsweise wird das Zeitfenster RSC_ena 20 % der Bitzeit vor der Bitgrenze aktiviert und 50 % der Bitzeit nach der Bitgrenze deaktiviert oder 10 % der Bitzeit vor der Bitgrenze aktiviert und 30 % der Bitzeit nach der Bitgrenze deaktiviert.
Die Protokolleinheit 206 das Sendeeingangssignal TxD und ermittelt ein
Vorliegen von Flankenwechseln des Sendeeingangssignals TxD. Liegen
Flankenwechsel vor und passen diese zum Zustand auf dem Bus, welcher über das Empfangsausgangssignal RxD verfolgt wird, so wird ein Sendezustand modeTx der Schaltung 100 ermittelt, was bedeutet, dass die Controller-Schaltung 202 eine Nachricht sendet. Das Sendeeingangssignal TxD wird der
Ermittlungseinheit 208 zugeführt, um bei Vorliegen des Sendezustandes modeTx und bei Vorliegen eines Zustandsübergangs der Sendeschaltung 212 von einem treibenden Betriebszustand in einem nicht-treibenden Betriebszustand, was beispielsweise bei CAN durch einen Flankenwechsel des Sendeeingangssignals TxD von Null nach Eins erkannt wird, den Widerstand der
Unterdrückungsschaltung 104 zwischen den beiden Anschlüsse 106 und 108 mittels des Signals RSC_on zuschalten. Bei Vorliegen des Sendezustandes modeTx ignoriert die Ermittlungseinheit 208 eine Zustandsänderung des
Empfangsausgangssignals RxD innerhalb des Zeitfensters RSC_ena. Eine Doppelauslösung des Widerstands im Sinne der Zuschaltung wird somit verhindert. Der Vorteil bei der kombinierten Auswertung des
Empfangsausgangssignals RxD und des Sendeeingangssignals TxD liegt darin, dass stets schnell auf die Zustandswechsel auf dem Bus reagiert wird.
Eine Messschaltung 214 empfängt sowohl das Empfangsausgangssignal RxD als auch das Sendeeingangssignal TxD und ermittelt einen ersten Zeitversatz Tz und einen zweiten Zeitversatz To. Der erste Zeitversatz Tz entspricht einer Zeitdauer, um ein auf dem Bus vorliegenden Buszustand in Form der Spannung V_DIFF mithilfe der Vergleichereinheit 204 zu detektieren und an die
Protokolleinheit 206 weiterzuleiten. Der zweite Zeitversatz To entspricht einer Zeitdauer, welche mit einer Änderung des von der Controller-Schaltung 202 bereitgestellten Sendeeingangssignals TxD beginnt und mit einem Zeitpunkt, zu dem das Bussignal 106, 108 auf die vorstehende Änderung reagiert, endet. Die Zeitversätze Tz, To werden beispielsweise so bestimmt, dass die Laufzeit eines Flankenwechsels im Sendeeingangssignals TxD bis zum Sichtbarwerden dieses Flankenwechsels im Empfangsausgangssignal RxD gemessen wird und daraus die Zeitversätze Tz, To abgeleitet werden, beispielsweise durch die Halbierung der Laufzeit.
Die Protokolleinheit 206 verkürzt - soweit die Bitzeit an den Bitgrenzen, welche der Protokolleinheit 206 vorliegen, beginnt und endet - das Zeitfenster RSC_ena in Abhängigkeit von dem ermittelten Zeitversatz Tz. Beispielsweise wird das ermittelte Zeitfenster RSC_ena am Ende um den Zeitversatz Tz verkürzt, damit io
verhindert wird, dass das Signal RSC_ena zu einem zu späten Zeitpunkt eingeschaltet wird. Somit hilft der Zeitversatz Tz der Protokolleinheit 206 damit umzugehen, dass sie den Zustand des Busses zeitversetzt sieht.
Alternativ, anstatt zu messen kann die Messeinheit die Zeitversätze Tz, To auch schätzen. Dazu hat die Messeinheit beispielsweise einen temperaturbedingten minimalen und maximalen Wert für die Zeitversätze Tz und To gespeichert und ermittelt in Abhängigkeit von einem Temperatursignal durch Interpolation die Werte für die Zeitversätze Tz und To. Hierzu werden die Eingangssignale TxD und RxD nicht benötigt.
Zusätzlich verarbeitet die Ermittlungseinheit 208 auch den Zeitversatz To, um abhängig von dessen Wert das Signal RSC_on zu verzögern für den Fall, dass das Signal mode_Tx gesetzt ist. Damit wird erreicht, dass die
Unterdrückungsschaltung 104 erst dann aktiviert wird, wenn die Sendeschaltung 212 den Bus tatsächlich nicht mehr aktiv treibt. In anderen Worten berücksichtigt man damit die Laufzeitunterschiede der einzelnen Schaltungsteile, um ein verbessertes Ergebnis zu erreichen.
Die Protokolleinheit 206 interpretiert das Empfangsausgangssignal RxD in Abhängigkeit von dem verwendeten Protokoll und ermittelt das Vorliegen einer Datenphase in Abhängigkeit von der Spannung V_DIFF und gibt das Zeitfenster RSC_ena nur dann an die Ermittlungseinheit 208 weiter, wenn die Datenphase vorliegt. Weitergehend wird beispielsweise zwischen einer Arbitrierungsphase und der Datenphase unterschieden und das zumindest eine Zeitfenster wird für die Datenphase kleiner gewählt als das zumindest eine Zeitfenster für die Arbitrierungsphase.
Figur 3 zeigt ein schematisches Blockdiagramm 300 zum Betreiben der
Ermittlungsschaltung 102. Gemäß einem Block 302 wird der erste Zustand Zd ermittelt. Gemäß einem Block 304 wird der zweite Zustand Zr ermittelt. Ein Block 306 ermittelt in Abhängigkeit von den zugeführten Zuständen Zd und Zr eine Anzahl von Zustandsübergängen und synchronisiert sich auf die
Zustandsübergänge, sodass eine Bitgrenze tB ermittelt wird, welche
beispielsweise in Form eines Taktgebersignals ausgegeben wird. Ein Block 308 ermittelt das Zeitfenster RSC_ena umfassend eine der ermittelten Bitgrenzen tB und gibt das Zeitfenster RSC_ena aus, wenn zu Beginn des ermittelten
Zeitfensters der erste Zustand Zd vorliegt. Ein Block 310 ermittelt den
Zustandsübergang d_r von dem ersten Zustand Zd in den zweiten Zustand Zr. Fällt der Zustandsübergang d_r in das Zeitfenster RSC_ena, so ermittelt ein Block 312 das Zuschalten des Widerstandes zwischen die beiden bus-seitigen Anschlüsse der Schaltung gemäß dem Signal RSC_on.
Figur 4 zeigt ein schematisches Signal-Zeit-Diagramm. Es ist ein Übergang der Spannung V_DIFF von dem zweiten Zustand (rezessiver Pegel) zum ersten Zustand (dominanter Pegel) und zurück gezeigt. Bei der Rückkehr von dem ersten Zustand in den zweiten Zustand können unerwünschte Schwingungen S auftreten. Um diese zu dämpfen, wird, sobald eine steigende Flanke im
Empfangsausgangssignal RxD festgestellt wird und zusätzlich das ermittelte Zeitfenster RSC_ena während der Freigabezeitdauer T aktiv ist, der Widerstand der Unterdrückungsschaltung während der Zuschaltzeitdauer Ton zwischen die beiden bus-seitigen Anschlüsse geschaltet. Außerhalb der Freigabezeitdauer T führt eine Störung dist der Spannung V_DIFF, welche fälschlicherweise als Zustandsübergang interpretiert werden könnte, nicht zur Zuschaltung des Widerstandes.
Des Weiteren ist die Bitzeit Tb zwischen zwei benachbarten Bitgrenzen tB gezeigt. Des Weiteren ist der Zeitversatz Tz zwischen dem Ermitteln einer steigenden Flanke des Empfangseingangssignals RxD und die Bitgrenze tB aus Sicht des Busses.
Figur 5 zeigt ein beispielhaft konfiguriertes Bussystem umfassend zwei
Teilnehmerstationen 502, 504. Jede der Teilnehmerstation 502, 504 umfasst die jeweilige Schaltung 100, welche mit dem ersten Anschluss 106 an die erste Busleitung CAN_H und mit dem zweiten Anschluss 108 an die zweite Busleitung CAN_L angeschlossen ist. Die Busleitungen CAN_H und CAN_L sind an ihren Enden über einen jeweiligen Abschlusswiderstand R1 und R2 miteinander verbunden. Durch das Aktivieren/Deaktivieren der Unterdrückungsschaltung zwischen den bus-seitigen Anschlüssen 106, 108 bewirken die jeweiligen Schaltungen 100 der Teilnehmerstation 502 und 504, dass Schwingungen bei einem Zustandswechsel von dominant zu rezessiv gedämpft und damit reduziert werden. Das Bussystem 500 arbeitet gemäß den Ausführungsbeispielen nach dem CAN-Standard wie beispielsweise IS011898. Die Schaltung 100 und der Betrieb der Schaltung kann jedoch ohne Weiteres auch auf andere Bussysteme übertragen werden. Darüber hinaus sind auch andere Bustopologien denkbar.

Claims

Ansprüche
1. Eine Schaltung (100) für ein Bussystem, wobei die Schaltung (100) umfasst:
- eine Ermittlungsschaltung (102), welche konfiguriert ist, um einen ersten Zustand zu ermitteln, in welchem eine absolute Differenz einer Spannung zwischen zwei bus-seitigen Anschlüssen (106, 108) oberhalb eines
Schwellwerts liegt, um einen zweiten Zustand zu ermitteln, in welchem die absolute Differenz der Spannung zwischen den zwei bus-seitigen
Anschlüssen (106, 108) unterhalb eines Schwellwerts liegt, um eine
Bitgrenze in Abhängigkeit von einer Anzahl von Zustandsübergängen zwischen dem ersten und zweiten Zustand zu ermitteln, und um zumindest ein Zeitfenster, dessen Anfang sich vor der Bitgrenze befindet, und dessen Ende sich nach der Bitgrenze befindet, zu ermitteln; und
- eine Unterdrückungsschaltung (104), welche konfiguriert ist, um dann aktiviert zu werden, wenn ein Zustandsübergang von dem ersten Zustand in den zweiten Zustand innerhalb des ermittelten Zeitfensters auftritt.
2. Die Schaltung (100) nach dem Anspruch 1 , wobei die
Unterdrückungsschaltung (104) konfiguriert ist, um zwischen den zwei bus seitigen Anschlüssen (106, 108) dann zugeschaltet zu werden, wenn ein Zustandsübergang von dem ersten Zustand in den zweiten Zustand innerhalb des ermittelten Zeitfensters auftritt.
3. Die Schaltung (100) nach dem Anspruch 1 oder 2, wobei die
Unterdrückungsschaltung (104) konfiguriert ist, um ein Signal zwischen den zwei bus-seitigen Anschlüssen (106, 108) dann zu treiben, wenn ein Zustandsübergang von dem ersten Zustand in den zweiten Zustand innerhalb des ermittelten Zeitfensters auftritt.
4. Die Schaltung (100) nach einem der vorstehenden Ansprüche, wobei die Ermittlungsschaltung (102) konfiguriert ist, um die Aktivierung der Unterdrückungsschaltung (104) außerhalb des zumindest einen Zeitfensters zu blockieren.
5. Die Schaltung (100) nach einem der vorstehenden Ansprüche, wobei die Ermittlungsschaltung (102) konfiguriert ist, um die Unterdrückungsschaltung (104) zwischen den zwei bus-seitigen Anschlüssen (106, 108) spätestens dann zu deaktivieren, wenn das zumindest eine Zeitfenster endet.
6. Die Schaltung (100) nach einem der vorstehenden Ansprüche, wobei die Ermittlungsschaltung (102) konfiguriert ist, um das zumindest eine
Zeitfensters so um die Bitgrenze zu positionieren, dass diese maximal 20% einer Bitzeit, insbesondere maximal 10 % der Bitzeit, vor der Bitgrenze beginnt und maximal 50 % der Bitzeit, insbesondere maximal 25 % der Bitzeit, nach der Bitgrenze endet.
7. Die Schaltung (100) nach einem der vorstehenden Ansprüche, wobei die Ermittlungsschaltung (102) konfiguriert ist, um eine Aktivierungszeitdauer der Unterdrückungsschaltung (104) auf unter 50 % der Bitzeit, insbesondere auf unter 30 % der Bitzeit zu beschränken.
8. Die Schaltung (100) nach einem der vorstehenden Ansprüche, wobei die Ermittlungsschaltung (102) konfiguriert ist, um eine steigende Flanke eines Sendeeingangssignals (TxD) zu ermitteln, und wobei die
Unterdrückungsschaltung (104) in Abhängigkeit von der Ermittlung der steigenden Flanke des Sendeeingangssignals (TxD) zuschaltbar ist.
9. Die Schaltung (100) nach Anspruch 8, wobei die Ermittlungsschaltung (102) konfiguriert ist, um einen Sendezustand in Abhängigkeit von dem
Sendeeingangssignal (TxD) zu ermitteln, und um während des ermittelten Sendezustands die Unterdrückungsschaltung nicht in Abhängigkeit von dem Empfangsausgangssignal (RxD) zuzuschalten.
10. Die Schaltung (100) nach einem der vorstehenden Ansprüche, wobei die Ermittlungsschaltung konfiguriert ist, um einen Zeitversatz zwischen einem Versand des Sendeeingangssignals (TxD) und einem Empfang des zu dem Sendeeingangssignal (TxD) korrespondierenden Empfangsausgangssignals (RxD) zu ermitteln, und um das ermittelte Zeitfenster in Abhängigkeit von dem ermittelten Zeitversatz zu verschieben.
11. Die Schaltung (100) nach einem der vorstehenden Ansprüche, wobei die Ermittlungsschaltung (102) konfiguriert ist, um eine Datenphase in
Abhängigkeit von einem Verlauf der absoluten Differenz der Spannung zwischen den zwei bus-seitigen Anschlüssen (106, 108) zu ermitteln, und um das Zeitfenster nur innerhalb der Datenphase zu ermitteln.
12. Die Schaltung (100) nach einem der vorstehenden Ansprüche, wobei die Ermittlungsschaltung (102) konfiguriert ist, um eine Arbitrierungsphase und die Datenphase in Abhängigkeit von dem Verlauf der absoluten Differenz der Spannung zwischen den zwei bus-seitigen Anschlüssen zu ermitteln, und um das Zeitfenster während der Arbitrierungsphase größer zu ermitteln als in der Datenphase.
13. Ein Transceiver für eine Teilnehmerstation (502; 504) eines Bussystems, wobei der Transceiver die Schaltung nach einem der Ansprüche 1 bis 12 umfasst.
14. Ein Verfahren zum Betreiben einer Schaltung für ein Bussystem, wobei das Verfahren umfasst:
- Ermitteln (302) eines ersten Zustands, in welchem eine absolute Differenz einer Spannung zwischen zwei bus-seitigen Anschlüssen oberhalb eines Schwellwerts liegt;
- Ermitteln (304) eines zweiten Zustands, in welchem die absolute Differenz der Spannung zwischen den zwei bus-seitigen Anschlüssen unterhalb eines Schwellwerts liegt;
- Ermitteln (306) einer Bitgrenze in Abhängigkeit von einer Anzahl von Zustandsübergängen zwischen dem ersten und zweiten Zustand
- Ermitteln (308) eines Zeitfensters, dessen Anfang sich vor der Bitgrenze befindet, und dessen Ende sich nach der Bitgrenze befindet; und
- Aktivieren (312) einer Unterdrückungsschaltung zwischen den zwei bus seitigen Anschlüssen, wenn ein Zustandsübergang von dem ersten Zustand in den zweiten Zustand innerhalb des ermittelten Zeitfensters auftritt (310).
PCT/IB2019/053739 2018-05-04 2019-05-07 Schaltung für ein bussystem und verfahren zum betreiben einer schaltung WO2019211823A1 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2020561650A JP7250820B2 (ja) 2018-05-04 2019-05-07 バスシステム用の回路および回路を動作させる方法
CN201980029983.2A CN112204537A (zh) 2018-05-04 2019-05-07 总线系统的电路和用于操作电路的方法
US17/040,947 US11334514B2 (en) 2018-05-04 2019-05-07 Circuit for a bus system and method for operating a circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102018206926.3 2018-05-04
DE102018206926.3A DE102018206926A1 (de) 2018-05-04 2018-05-04 Schaltung für ein Bussystem und Verfahren zum Betreiben einer Schaltung

Publications (1)

Publication Number Publication Date
WO2019211823A1 true WO2019211823A1 (de) 2019-11-07

Family

ID=67253930

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/IB2019/053739 WO2019211823A1 (de) 2018-05-04 2019-05-07 Schaltung für ein bussystem und verfahren zum betreiben einer schaltung

Country Status (5)

Country Link
US (1) US11334514B2 (de)
JP (1) JP7250820B2 (de)
CN (1) CN112204537A (de)
DE (1) DE102018206926A1 (de)
WO (1) WO2019211823A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019220022A1 (de) * 2019-12-18 2021-06-24 Robert Bosch Gesellschaft mit beschränkter Haftung Sende-/Empfangseinrichtung für ein Bussystem und Verfahren zur Reduzierung von Schwingungen einer Busdifferenzspannung bei eingekoppelten Störungen

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012208124A1 (de) * 2011-05-16 2012-11-22 Denso Corporation Ringing-Unterdrückungsschaltung
DE102015214399A1 (de) * 2014-07-31 2016-02-04 Denso Corporation Signalübertragungsschaltung
DE102015222334A1 (de) 2015-11-12 2017-05-18 Robert Bosch Gmbh Einrichtung und Verfahren zum selektiven Ausblenden von Busschwingungen beim Datenempfang über ein Bussystem

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5444857A (en) * 1993-05-12 1995-08-22 Intel Corporation Method and apparatus for cycle tracking variable delay lines
DE19826387C2 (de) * 1998-06-12 2003-07-17 Sgs Thomson Microelectronics Überwachungsschaltung für ein Datenübertragungsnetz
US20090086865A1 (en) * 2007-09-28 2009-04-02 Ati Technologies, Inc. Differential Signal Comparator
EP3214803A1 (de) 2016-03-03 2017-09-06 Nxp B.V. Vorwärtsgekoppelte rufunterdrückungsschaltung
EP3373526B1 (de) * 2017-03-07 2020-01-08 Nxp B.V. Sender mit unabhängig einstellbarer spannung und impedanz
DE102017107149B4 (de) * 2017-04-03 2019-03-14 Infineon Technologies Ag Elektronische Schaltung mit einer Schwingungsunterdrückungsschaltung, Netzwerk und Verfahren zum Betrieb der elektronischen Schaltung
JP6834721B2 (ja) 2017-04-06 2021-02-24 株式会社デンソー 通信装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012208124A1 (de) * 2011-05-16 2012-11-22 Denso Corporation Ringing-Unterdrückungsschaltung
DE102015214399A1 (de) * 2014-07-31 2016-02-04 Denso Corporation Signalübertragungsschaltung
DE102015222334A1 (de) 2015-11-12 2017-05-18 Robert Bosch Gmbh Einrichtung und Verfahren zum selektiven Ausblenden von Busschwingungen beim Datenempfang über ein Bussystem

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ROBERT BOSCH GMBH: "CAN specification, Version 2.0", BOSCH CAN SPECIFICATION VERSION 2.0, XX, XX, 1 January 1991 (1991-01-01), pages 1 - 69, XP002346344 *

Also Published As

Publication number Publication date
JP7250820B2 (ja) 2023-04-03
DE102018206926A1 (de) 2019-11-07
CN112204537A (zh) 2021-01-08
US20210026793A1 (en) 2021-01-28
JP2021522739A (ja) 2021-08-30
US11334514B2 (en) 2022-05-17

Similar Documents

Publication Publication Date Title
DE112016001863B4 (de) Fahrzeuginterne Elektronikvorrichtung
EP3114800B1 (de) Teilnehmerstation für ein bussystem und verfahren zur verbesserung der sendequalität in einem bussystem
EP3607703B1 (de) Teilnehmerstation für ein bussystem und verfahren zur verbesserung der einhaltung der bit-timing-anforderung in einem bussystem
EP3222009B1 (de) Teilnehmerstation für ein bussystem und ein verfahren zum regeln eines timings eines sendesignals für ein bussystem
EP3766215A2 (de) Sende-/empfangseinrichtung für ein bussystem und betriebsverfahren hierfür
WO2019211823A1 (de) Schaltung für ein bussystem und verfahren zum betreiben einer schaltung
EP3756311B1 (de) Vorrichtung und verfahren für eine sende-/empfangseinrichtung eines bussystems
WO2019192851A1 (de) Schaltung für ein bussystem und verfahren zum betreiben einer schaltung
WO2019211824A1 (de) Schaltung für ein bussystem und verfahren zum betreiben einer schaltung
DE4421083A1 (de) Verfahren zur Überwachung einer seriellen Übertragung von digitalen Daten auf einer Ein-Draht-Multiplexverbindung zwischen untereinander kommunizierenden Signalverarbeitungsgeräten
WO2019211825A1 (de) Schaltung für ein bussystem und verfahren zum betreiben einer schaltung
EP3665874A1 (de) Sende-/empfangseinrichtung für ein bussystem und verfahren zur reduzierung einer schwingneigung beim übergang zwischen unterschiedlichen bitzuständen
WO2000052579A1 (de) Überwachungseinheit für verbesserte datenübertragungssicherheit im master slave bussystem
WO2019121383A1 (de) Verfahren zum selbsttest, datenbusanordnung und verwendung
EP1193890B1 (de) Verfahren und Vorrichtung zur Leitungsdiagnose eines Bussystems
EP0727897B1 (de) Schaltungsanordnung für den Empfang eines in Form einer Spannungspegeländerung über einen Bus übertragenen Signals
DE10103092A1 (de) Transceiver mit Mitteln zum Fehlermanagement
DE10032597B4 (de) Buswächtereinheit für einen Netzknoten eines zeitgetriggerten Datenkommunikationsnetzes
DE19601835B4 (de) Verfahren zur Überwachung einer seriellen Übertragung von digitalen Datennachrichten zwischen untereinander kommunizierenden Signalverarbeitungsgeräten
DE102009042412B3 (de) Transceiver
EP1374076A1 (de) Busstation zum anschluss an ein bussystem für rückhaltemittel und/oder sensoren
DE102020205671A1 (de) Konfiguration eines Bussystems
DE102020206267A1 (de) Kommunikationsvorrichtung
EP0145048B1 (de) Verfahren und Prüfeinrichtung zum Prüfen aus Unterbrechung des Übertragungswegs innerhalb eines Gerätes mit Geräteeinsätzen
EP0231413A1 (de) Schaltungsanordnung für Leitungsübergänge in lokalen Netzwerken

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19739376

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2020561650

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19739376

Country of ref document: EP

Kind code of ref document: A1