CN112204537A

CN112204537A - 总线系统的电路和用于操作电路的方法

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Publication number: CN112204537A
Application number: CN201980029983.2A
Authority: CN
Inventors: S·沃克尔; A·穆特尔
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2018-05-04
Filing date: 2019-05-07
Publication date: 2021-01-08
Anticipated expiration: 2039-05-07
Also published as: US11334514B2; DE102018206926A1; JP2021522739A; CN112204537B; WO2019211823A1; JP7250820B2; US20210026793A1

Abstract

提供一种总线系统的电路（100）。所述电路（100）包括：确定电路（102），其被配置用于确定第一状态和用于确定第二状态，在该第一状态中两个总线侧连接端（106、108）之间的电压的绝对差值高于阈值，在该第二状态中两个总线侧连接端（106、108）之间的电压的绝对差值低于阈值，以便根据在第一状态和第二状态之间的状态转变的数量确定比特边界，并且以便确定至少一个时间窗，该时间窗的开始在所述比特边界之前并且所述时间窗的结束在所述比特边界之后；和抑制电路（104），其被配置用于当在所确定的时间窗内发生从第一状态到第二状态的状态转变时被激活。

Description

总线系统的电路和用于操作电路的方法

技术领域

本发明涉及一种总线系统的电路以及一种用于操作总线系统的电路的方法。

背景技术

公知的是，由总线系统的不专业的终止或不专业的拓扑结构引起的总线系统的总线电压的长期振荡是可能导致易于出错的数据传输的重要因素。尤其是，由于提高的传输速率而缩短比特时间在这里是成问题的。

为了补偿电压振荡，从DE 10 2015 222 334 A1中公知在数据接收时有选择地屏蔽总线振荡。如果监测结果表明，在总线信号从显性状态到隐性状态的转变之后总线信号的振荡、即差值超过了至少一个预定的阈值，则在预定的掩蔽时间内设置用于掩蔽总线信号的振荡的掩蔽元件。

发明内容

通过根据权利要求1所述的电路和根据并列权利要求所述的方法来解决现有技术的问题。在从属权利要求中以及在下面对实施例的描述中说明有利的扩展方案。

根据说明书的第一方面，提供了一种总线系统的电路。该电路包括确定电路，其被配置用于确定第一状态和用于确定第二状态，在该第一状态中两个总线侧连接端之间的电压的绝对差值高于阈值，在该第二状态中两个总线侧连接端之间的电压的绝对差值低于阈值，以便根据在第一状态和第二状态之间的状态转变的数量确定比特边界（Bitgrenze），并且以便确定至少一个时间窗，该时间窗的开始在所述比特边界之前并且所述时间窗的结束在所述比特边界之后。此外，所述电路包括抑制电路，其被配置用于当在所确定的时间窗内发生从第一状态到第二状态的状态转变时被激活。

因此，抑制电路的激活被限制到至少一个所确定的时间窗，并且得出如下优点：在所述时间窗之外，防止了抑制电路的错误触发。通过确定包括比特边界的时间窗，选择了如下时间范围，在该时间范围内比在该时间范围之外存在状态转变的更高的发生可能性。尤其是，短暂的信号干扰（其可能被错误地评估为状态转变）在所述至少一个所确定的时间窗之外被屏蔽了。因此，提高了通信的鲁棒性。

尤其是，具有CAN总线系统的电路是有利的，因为差值信号从显性到隐性的状态转变——如果考虑到总线系统中的信号运行时间和延迟——仅在比特边界附近并且被期望从差值信号的显性状态出发。在所述时间窗口之外，有利地排除了例如以接通电阻或主动驱动总线信号为形式的接通抑制电路，以不引起CAN总线系统中总电阻的不必要的减小或增大。

一个有利的实施方式的特征在于，所述确定电路被配置用于阻塞所述抑制电路在至少一个时间窗之外的激活。通过主动阻塞抑制电路的接通，减少了错误触发。

一个有利的实施方式的特征在于，所述确定电路被配置用于，最迟当所述至少一个时间窗结束时在两个总线侧连接端之间去激活所述抑制电路。因此有利地确保了，抑制电路在所确定的时间窗之外——即在不期望状态转变时——不主动连接在两个总线侧连接端之间。

一个有利的实施方式的特征在于，所述确定电路被配置用于将至少一个时间窗定位在比特边界附近，使得所述至少一个时间窗开始于所述比特边界之前的最多20％的比特时间、尤其是最多10％的比特时间，并且在比特边界之后的最多50％的比特时间、尤其是最多25％的比特时间结束。围绕比特边界不对称考虑了以下事实：在所确定的比特边界之后状态转变的发生概率大于在所述比特边界之前。

一个有利的实施方式的特征在于，所述确定电路被配置用于将抑制电路的激活持续时间限制到低于50％的比特时间、尤其是低于30%的比特时间。有利地，因此阻止了比特时间的较大部分用于抑制电路的激活，由此降低了错误触发的概率。

一个有利的实施方式的特征在于，所述确定电路被配置用于确定发送输入信号的上升沿，并且其中所述抑制电路能根据所述发送输入信号的上升沿的确定来接通。有利地，通过考虑发送信号已经在发送时使可能的过振荡衰减，因为及时接通了抑制电路。

一个有利的实施方式的特征在于，所述确定电路被配置用于根据发送输入信号来确定发送状态，并且用于在所确定的发送状态期间不根据接收输出信号接通所述抑制电路。有利地，只有当确定了发送信号的上升沿时才接通所述抑制电路。因此可靠地阻止了由接收信号的随后识别出的状态转变引起的双重触发。

在所述电路的一个有利的实施方式中，所述确定电路被配置用于以在两个总线侧连接端之间的电压的绝对差值的形式测量在发送输入信号的发送与对应于该发送输入信号的接收输出信号的接收之间的时间偏移量，并且用于根据所确定的时间偏移量来移动所确定的时间窗。有利地，利用该时间偏移量确定信号通过所述电路和所述总线系统的信号运行时间。时间偏移量被用于将所确定的时间窗移动为，使得在该时间窗内给出边沿变换的高发生概率。有利地，时间窗以及因此状态转变的识别被动态地适配于总线系统的相应当前的配置。

一个有利的实施方式的特征在于，所述确定电路被配置用于根据在两个总线侧连接端之间的电压的绝对差值的变化曲线来确定数据阶段，并且用于确定仅在数据阶段内的时间窗。由此有利地排除了仲裁阶段受到附加的抑制电路的影响。因此，当数据阶段具有比仲裁阶段更高的数据速率时，这是尤其有利的。恰好在更高数据速率的情况下，通过短暂接通抑制电路进行衰减是有利的。

一个有利的实施方式的特征在于，所述确定电路被配置用于根据在所述两个总线侧连接端之间的电压的绝对差值的变化曲线来确定仲裁阶段和数据阶段，并且用于将仲裁阶段期间的时间窗确定得大于数据阶段中的时间窗。因此，所述时间窗以及因此所述抑制电路的接通被匹配于仲裁阶段和数据阶段中的可能不同的比特率。

说明书的另一方面涉及一种总线系统的用户站的收发器，其中该收发器包括根据第一方面的电路。

说明书的另一方面涉及一种用于操作总线系统的电路的方法，其中该方法包括：确定第一状态，在该第一状态中在两个总线侧连接端之间的电压的绝对差值高于阈值；确定第二状态，在该第二状态中在两个总线侧连接端之间的电压的绝对差值低于阈值；根据第一状态和第二状态之间的状态转变的数量来确定比特边界；确定时间窗，该时间窗的开始在所述比特边界之前并且所述时间窗的结束在所述比特边界之后；并且当在所确定的时间窗内发生从第一状态到第二状态的状态转变时，在两个总线侧连接端之间激活抑制电路。

附图说明

在图中：

图1和2以示意形式示出了电路；

图3示出了示意框图；

图4示出了示意性的信号-时间图；和

图5以示意形式示出了示例性总线系统。

具体实施方式

图1示出了总线系统的电路100。电路100包括确定电路102和抑制电路104，它们彼此并联布置在两个总线侧连接端106和108之间。电路100通过连接端106连接到第一总线线路CAN_H。电路100通过连接端108连接到第二总线线路CAN_L。确定电路102根据在两个连接端106和108之间下降的电压V_DIFF确定至少两个状态。例如，当电压V_DIFF的绝对值高于阈值时达到第一状态。当电压V_DIFF的绝对值低于上述阈值或另一阈值时达到第二状态。如果总线系统是CAN总线（CAN：Controller Area Network（控制器域网络）），则将第一状态称为显性并且将第二状态称为隐性。根据在上述两个状态之间的状态转变，确定比特边界、即在两个状态之间的可能的或实际的转变的时间点。根据所确定的比特边界确定时间窗，其中该时间窗分别仅包括比特边界中的一个。只要上述时间窗是活跃的，抑制电路104就允许借助信号RSC_on被激活。

确定电路102例如被构造为ASIC、FPGA或构造为分立电路。此外，确定电路102例如包括处理器，该处理器配备有软件以实施相应的由软件定义的功能。当然，也可以设想包括物理电路和在其上实施软件的处理器的混合形式。该软件存放在相对应的存储元素上。电路100例如是总线系统的用户站的收发器的一部分。在另一个实施方式中，附加于现有收发器地实施电路100。

设置抑制电路104以在从显性到隐性的转变时减小差分电压V_DIFF。以示意形式示出地，抑制电路104例如包括开关110和与其串联布置的电阻112。该电阻112例如以不同的电阻值或阻抗值来操作。当然，抑制电路104也可以被不同地实施，并且例如包括MOS-FET、二极管或具有线性或非线性特性的其他组件，以便在从显性到隐性的转变时减小差分电压。在另一未示出的示例中，抑制电路包括一电路元件，该电路元件被构造用于主动驱动在两个总线侧连接端106、108之间的总线信号。电阻112仅在所确定的时间窗内出现从第一状态（例如显性）到第二状态（例如隐性）的状态转变时才连接在两个总线侧连接端106、108之间。因此，电阻112不在至少一个确定的时间窗之外被激活。因此，在至少一个时间窗之外在两个连接端106和108之间的电阻112的接通被阻塞。如果该至少一个时间窗结束，则根据信号RSC_on或根据接通持续时间的到期断开电阻112。

图2以示意形式示出了电路100。控制器电路202产生发送输入信号TxD并接收电路100的接收输出信号RxD。接收输出信号RxD由确定电路102的比较器单元204根据电压V_DIFF确定。在所示示例中，电路100使用实际收发器的比较器单元204。在未示出的另一示例中，电路100包括独立的比较器单元，该独立的比较器单元例如特别快速地工作或使用其他阈值。协议单元206将接收输出信号RxD解释为确定了比特边界。比特边界是以频率和相位为特征的、以规则间隔重复出现的时间点，其中例如借助简化的CAN协议控制器根据接收输出信号RxD来确定在CAN情况下的比特边界。协议单元206根据比特边界确定至少一个时间窗，该至少一个时间窗包括该比特边界。尤其是，为每个比特边界确定相应的时间窗RSC_ena，只要时间窗RSC_ena的开始与第一状态（显性）的存在重合。

确定单元208根据接收输出信号RxD确定是否存在电压V_DIFF从第一状态到第二状态的状态改变。如果是这种情况并且存在时间窗RSC_ena，则抑制电路104的电阻借助于所产生的信号RSC_on连接在两个连接端106和108之间。这意味着，只要时间窗RSC_ena是活跃的，就释放抑制电路104的电阻的接通。如果所述释放过期，也就是说如果时间窗RSC_ena结束，则所述电阻要么在接通持续时间到期之后要么利用时间窗RSC_ena的结束来断开。

协议单元206例如在比特边界附近对称地定位时间窗RSC_ena。但是，协议单元206优选地关于比特边界非对称地定位时间窗RSC_ena，其中该时间窗开始于相应的比特边界之前的例如最多20％、尤其是最多10％的比特时间，这意味着在两个相邻比特边界之间的持续时间。时间窗的非对称定位包括，时间窗RSC_ena在相关的比特边界之后的最多50%的比特时间、尤其是最多30%的比特时间并且尤其是最多10%的比特时间结束。尤其是，时间窗RSC_ena包括最多一个比特边界。电阻激活的持续时间限制到50％的比特时间，尤其是30％的比特时间，但是包括至少10%的比特时间。例如，时间窗RSC_ena在比特边界之前的20％的比特时间被激活并且在比特边界之后的50％的比特时间被去激活，或者在比特边界之前的10％的比特时间被激活并且在比特边界之后的30％的比特时间被去激活。

协议单元206处理发送输入信号TxD，并确定发送输入信号TxD的边沿变换的存在。如果存在边沿变换并且这些边沿变换与总线上的状态匹配（该状态通过接收输出信号RxD被跟踪），则确定电路100的发送状态modeTx，这意味着控制器电路202发送消息。发送输入信号TxD被输送给确定单元208，以便在存在发送状态modeTx时并且在存在发送电路212从驱动操作状态到非驱动操作状态的状态变换时（这例如在CAN的情况下通过发送输入信号TxD从零向一的边沿变换来被识别出），借助信号RSC_on将抑制电路104的电阻在两个连接端106和108之间接通。在存在发送状态modeTx时，确定单元208在时间窗RSC_ena内忽略接收输出信号RxD的状态改变。因此防止了电阻在接通意义上的双重触发。对接收输出信号RxD和发送输入信号TxD的组合评估的优点在于，总能快速响应总线上的状态变换。

测量电路214接收接收输出信号RxD以及发送输入信号TxD两者，并确定第一时间偏移量Tz和第二时间偏移量To。第一时间偏移量Tz对应于一持续时间，用于借助于比较器单元204检测以电压V_DIFF的形式存在于总线上的总线状态并将该总线状态传递至协议单元206。第二时间偏移量To对应于如下持续时间，该持续时间以由控制器电路202提供的发送输入信号TxD的改变开始并且以总线信号106、108对以上改变做出反应的时间点结束。时间偏移量Tz、To例如被确定为，使得对发送输入信号TxD中的边沿变换直至接收输出信号RxD中的边沿变换变得可见为止的运行时间进行测量并且例如通过将运行时间减半来从中导出时间偏移量Tz、To。

协议单元206根据所确定的时间偏移量Tz缩短——只要比特时间在对于协议单元206存在的比特边界处开始和结束——时间窗RSC_ena。例如，所确定的时间窗RSC_ena在最后被缩短了时间偏移量Tz，从而防止了信号RSC_ena在太晚的时间点被接通。因此，时间偏移量Tz帮助协议单元206处理如下情况，即该协议单元以时间偏移看到总线的状态。

可替代地，代替测量，测量单元还可以估计时间偏移量Tz、To。为此，测量单元例如存储了时间偏移量Tz和To的温度决定的最小值和最大值，并且根据温度信号通过内插法确定了时间偏移量Tz和To的值。为此，不需要输入信号TxD和RxD。

附加地，确定单元208还处理时间偏移量To，以便针对设置了信号mode_Tx的情况根据该时间偏移量To的值来延迟信号RSC_on。因此实现了抑制电路104在发送电路212实际上不再主动驱动总线时才被激活。换句话说，因此考虑了各个电路部分的运行时间差，以便实现改善的结果。

协议单元206根据所使用的协议来解释接收输出信号RxD，并且根据电压V_DIFF来确定数据阶段的存在，并且仅在存在数据阶段时才将时间窗RSC_ena传递给确定单元208。此外，例如在仲裁阶段和数据阶段之间进行区分，并且将用于数据阶段的至少一个时间窗选择得小于用于仲裁阶段的至少一个时间窗。

图3示出了用于操作确定电路102的示意框图300。根据框302，确定第一状态Zd。根据框304，确定第二状态Zr。框306根据所输送的状态Zd和Zr确定状态转变的数量，并与状态转变同步，从而确定比特边界tB，该比特边界例如以时钟发生器信号的形式输出。框308确定包括所确定的比特边界tB之一的时间窗RSC_ena，并且如果在所确定的时间窗开始时存在第一状态Zd，则输出时间窗RSC_ena。框310确定从第一状态Zd到第二状态Zr的状态转变d_r。如果状态转变d_r落入到时间窗RSC_ena中，则框312根据信号RSC_on确定在电路的两个总线侧连接端之间接通电阻。

图4示出了示意性的信号-时间图。示出了电压V_DIFF从第二状态（隐性电平）到第一状态（显性电平）并且返回的转变。在从第一状态返回到第二状态时，可能发生不期望的振荡S。为了对此进行衰减，一旦确定了接收输出信号RxD中的上升沿并且附加地所述所确定的时间窗RSC_ena在释放持续时间T期间是活跃的，则在接通持续时间Ton期间在两个总线侧连接端之间连接抑制电路的电阻。在释放持续时间T之外，电压V_DIFF的干扰dist（其可能被错误地解释为状态转变）不会导致电阻的接通。

此外示出了两个相邻的比特边界tB之间的比特时间Tb。此外示出了在确定接收输入信号RxD的上升沿与从总线视角来看的比特边界tB之间的时间偏移量Tz。

图5示出了包括两个用户站502、504的示例性配置的总线系统。用户站502、504中的每一个包括相应的电路100，该电路100以第一连接端106连接到第一总线线路CAN_H并且以第二连接端108连接到第二总线线路CAN_L。总线线路CAN_H和CAN_L在其端部处经由相应的连接电阻R1和R2彼此连接。通过激活/去激活在总线侧连接端106、108之间的抑制电路，用户站502和504的相应的电路100引起：在从显性到隐性的状态变换时振荡被衰减并且因此被减小。根据实施例，总线系统500根据诸如ISO11898的CAN标准工作。然而，电路100和电路的操作也可以容易地转移到其他总线系统上。此外，其他总线拓扑结构也是可设想的。

Claims

1.总线系统的电路（100），其中所述电路（100）包括：

- 确定电路（102），其被配置用于确定第一状态和用于确定第二状态，在该第一状态中两个总线侧连接端（106、108）之间的电压的绝对差值高于阈值，在该第二状态中两个总线侧连接端（106、108）之间的电压的绝对差值低于阈值，以便根据在第一状态和第二状态之间的状态转变的数量确定比特边界，并且以便确定至少一个时间窗，该时间窗的开始在所述比特边界之前并且所述时间窗的结束在所述比特边界之后；和

- 抑制电路（104），其被配置用于当在所确定的时间窗内发生从第一状态到第二状态的状态转变时被激活。

2.根据权利要求1所述的电路（100），其中所述抑制电路（104）被配置用于当在所确定的时间窗内发生从第一状态到第二状态的状态转变时在两个总线侧连接端（106、108）之间被接通。

3.根据权利要求1或2所述的电路（100），其中所述抑制电路（104）被配置用于，当尤其是在所确定的时间窗内发生从第一状态到第二状态的状态转变时，驱动在两个总线侧连接端（106、108）之间的信号。

4.根据前述权利要求中任一项所述的电路（100），其中所述确定电路（102）被配置用于阻塞所述抑制电路（104）在至少一个时间窗之外的激活。

5.根据前述权利要求中任一项所述的电路（100），其中所述确定电路（102）被配置用于，最迟当所述至少一个时间窗结束时在两个总线侧连接端（106、108）之间去激活所述抑制电路（104）。

6.根据前述权利要求中任一项所述的电路（100），其中所述确定电路（102）被配置用于将至少一个时间窗定位在比特边界附近，使得所述至少一个时间窗开始于所述比特边界之前的最多20％的比特时间、尤其是最多10％的比特时间，并且在比特边界之后的最多50％的比特时间、尤其是最多25％的比特时间结束。

7.根据前述权利要求中任一项所述的电路（100），其中所述确定电路（102）被配置用于将所述抑制电路（104）的激活持续时间限制到低于50％的比特时间、尤其是低于30%的比特时间。

8.根据前述权利要求中任一项所述的电路（100），其中所述确定电路（102）被配置用于确定发送输入信号（TxD）的上升沿，并且其中所述抑制电路（104）能根据所述发送输入信号（TxD）的上升沿的确定来接通。

9.根据权利要求8所述的电路（100），其中所述确定电路（102）被配置用于根据发送输入信号（TxD）来确定发送状态，并且用于在所确定的发送状态期间不根据接收输出信号（RxD）接通所述抑制电路。

10.根据前述权利要求中任一项所述的电路（100），其中所述确定电路被配置用于确定在发送输入信号（TxD）的发送与对应于所述发送输入信号（TxD）的接收输出信号（RxD）的接收之间的时间偏移量，并且用于根据所确定的时间偏移量来移动所确定的时间窗。

11.根据前述权利要求中任一项所述的电路（100），其中所述确定电路（102）被配置用于根据在两个总线侧连接端（106、108）之间的电压的绝对差值的变化曲线来确定数据阶段，并且用于确定仅在数据阶段内的时间窗。

12.根据前述权利要求中任一项所述的电路（100），其中所述确定电路（102）被配置用于根据在所述两个总线侧连接端之间的电压的绝对差值的变化曲线来确定仲裁阶段和数据阶段，并且用于将仲裁阶段期间的时间窗确定得大于数据阶段中的时间窗。

13.总线系统的用户站（502；504）的收发器，其中所述收发器包括根据权利要求1至12中任一项所述的电路。

14.用于操作总线系统的电路的方法，其中该方法包括：

- 确定（302）第一状态，在该第一状态中在两个总线侧连接端之间的电压的绝对差值高于阈值；

- 确定（304）第二状态，在该第二状态中在两个总线侧连接端之间的电压的绝对差值低于阈值；

- 根据第一状态和第二状态之间的状态转变的数量来确定（306）比特边界；

- 确定（308）时间窗，该时间窗的开始在所述比特边界之前并且所述时间窗的结束在所述比特边界之后；并且

- 当在所确定的时间窗内发生（310）从第一状态到第二状态的状态转变时，在两个总线侧连接端之间激活（312）抑制电路。