WO2019208578A1 - 半導体装置の製造方法 - Google Patents

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WO2019208578A1
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silicon oxide
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愛美 鈴木
山本　康雄
明石　照久
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株式会社デンソー
株式会社豊田中央研究所
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    • G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
    • G01P15/125—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values by capacitive pick-up

Definitions

  • the present disclosure relates to a method for manufacturing a semiconductor device in which a space is formed.
  • a fixed electrode formed on a support substrate and a movable electrode displaceable with respect to the support substrate are arranged in an internal space, and the distance between the electrodes when the movable electrode is displaced is
  • an acceleration sensor that detects acceleration using a change in the electrostatic capacity.
  • an angular velocity sensor that detects an angular velocity by vibrating a part of the substrate as a deformable movable portion in an internal space and detecting a displacement amount of the movable portion when an angular velocity is applied.
  • Patent Document 1 proposes a method of suppressing variation in pressure due to residual gas caused by the manufacturing process by widening the internal space.
  • One aspect of the present disclosure is a method for manufacturing a semiconductor device in which a space (30) is formed, wherein a plurality of silicon substrates (11, 13, 21) are prepared, and among the plurality of silicon substrates, Forming a recess (14, 23) in at least one of the plurality of silicon substrates, surrounding at least one of the plurality of silicon substrates in a portion away from the space formation scheduled region while surrounding the formation planned region; Forming silicon oxide films (12, 22) in which grooves (17, 28) reaching the outer periphery of the silicon substrate are formed, and silicon oxide films of a plurality of silicon substrates are formed so as to cover the grooves
  • the other one of the plurality of silicon substrates is joined by direct joining via the silicon oxide film to form a gas discharge path (40) and a laminated structure of the plurality of silicon substrates and the silicon oxide film. Forming a space inside the stacked structure by the recess, and discharging the gas inside the space to the outside of the stacked structure through the gas discharge path
  • the gas inside the space is discharged to the outside of the laminated structure through the gas discharge path.
  • the pressure can be lower than before.
  • a laminated structure including the support layer, the first silicon oxide film, the active layer, the second silicon oxide film, and the cap layer is formed, and a semiconductor device having an element portion in the space is manufactured. . Since such a semiconductor device is in a state in which residual gas is discharged through the gas discharge path, the performance of the semiconductor device can be improved.
  • Reference numerals in parentheses attached to each component and the like indicate an example of a correspondence relationship between the component and the like and specific components described in the embodiments described later.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment. It is an enlarged view of the II part of FIG. It is sectional drawing which shows the manufacturing process of a sensor part. It is sectional drawing which shows the manufacturing process of the sensor part following FIG. 3A. It is sectional drawing which shows the manufacturing process of the sensor part following FIG. 3B. It is sectional drawing which shows the manufacturing process of the sensor part following FIG. 3C. It is sectional drawing which shows the manufacturing process of the sensor part following FIG. 3D. It is sectional drawing which shows the manufacturing process of a cap part. It is sectional drawing which shows the manufacturing process of the cap part following FIG. 4A. It is sectional drawing which shows the manufacturing process of the cap part following FIG. 4B.
  • FIG. 4 is a cross-sectional view of a semiconductor device according to a second embodiment, corresponding to FIG. It is sectional drawing which shows the manufacturing process of the cap part in 2nd Embodiment.
  • FIG. 10A is sectional drawing which shows the manufacturing process of the cap part following FIG. 10A. It is sectional drawing which shows the manufacturing process of the cap part following FIG. 10B.
  • FIG. 10D is a cross-sectional view showing the manufacturing process of the cap portion following FIG. 10C. It is sectional drawing which shows the manufacturing process of the cap part following FIG. 10D.
  • FIG. 9 is a cross-sectional view showing the manufacturing process of the semiconductor device in the second embodiment, corresponding to FIG.
  • FIG. 9 is a cross-sectional view showing a manufacturing process of a semiconductor device in another embodiment, corresponding to FIG.
  • FIG. 9 is a cross-sectional view showing a manufacturing process of a semiconductor device in another embodiment, corresponding to FIG. FIG.
  • FIG. 9 is a cross-sectional view showing a manufacturing process of a semiconductor device in another embodiment, corresponding to FIG.
  • FIG. 9 is a cross-sectional view showing a manufacturing process of a semiconductor device in another embodiment, corresponding to FIG.
  • FIG. 9 is a cross-sectional view showing a manufacturing process of a semiconductor device in another embodiment, corresponding to FIG.
  • FIG. 9 is a cross-sectional view showing a manufacturing process of a semiconductor device in another embodiment, corresponding to FIG.
  • FIG. 9 is a cross-sectional view showing a manufacturing process of a semiconductor device in another embodiment, corresponding to FIG. It is a top view of the insulating layer in other embodiments.
  • the semiconductor device of this embodiment is a physical quantity sensor manufactured using MEMS (Micro ElectroMechanical Systems). As shown in FIG. 1, a sensor unit 10 and a cap unit 20 directly bonded to the sensor unit 10 are provided. It has.
  • MEMS Micro ElectroMechanical Systems
  • the sensor unit 10 includes a support layer 11 made of silicon (Si), an insulating layer 12 made of a silicon oxide film (SiO 2 ), and an SOI (active layer 13 made of Si) stacked in order. Silicon on Insulator) structure.
  • the support layer 11 is electrically insulated from the active layer 13 by the insulating layer 12.
  • a recess 14 is formed on the surface of the support layer 11, and the insulating layer 12 is formed so as to cover the surface of the support layer 11 and the inner wall surface of the recess 14.
  • the active layer 13 is bonded to the surface of the support layer 11 by surface activation bonding through the insulating layer 12.
  • the sensor unit 10 of the present embodiment has a cavity SOI structure in which a space is formed between the support layer 11 and the insulating layer 12 and the active layer 13.
  • a part of the active layer 13 located above the recess 14 is partially removed, and the remaining part is an element part 15.
  • the element portion 15 can be displaced with respect to a portion of the active layer 13 joined to the support layer 11.
  • a movable electrode is formed in the element portion 15 and a fixed electrode is formed in the insulating layer 12 formed in the concave portion 14 or the concave portion 23 described later, and a change in capacitance between these electrodes can be detected.
  • the semiconductor device can be used as an acceleration sensor.
  • the semiconductor device can be used as an angular velocity sensor by oscillating the element portion 15 so that the displacement amount of the element portion 15 when an angular velocity is applied to the element portion 15 can be detected.
  • the cap part 20 is for protecting the element part 15, and includes a substrate 21 made of Si.
  • An insulating layer 22 made of SiO 2 is formed on the back surface of the substrate 21.
  • the substrate 21 is bonded to the active layer 13 by surface activation bonding through the insulating layer 22.
  • the active layer 13 and the substrate 21 are electrically insulated by an insulating layer 22.
  • a part of the insulating layer 22 and the substrate 21 is removed and a recess 23 is formed. Inside the semiconductor device, a space 30 is formed by the recess 14 and the recess 23, and the element portion 15 is disposed in the space 30.
  • a gas discharge path 40 is formed in a portion of the insulating layer 22 outside the space 30.
  • the gas discharge path 40 is for discharging the gas in the space 30 to the outside of the semiconductor device, and is formed so as to surround the space 30 and reach the outside of the semiconductor device.
  • the cap portion 20 is formed with a through electrode for applying an electric signal to the element portion 15 and acquiring the output of the element portion 15.
  • an insulating film 24 is formed on the surface of the substrate 21, and a through-hole 25 that penetrates the substrate 21, the insulating layer 22, and the insulating film 24 is formed in a portion of the cap portion 20 outside the space 30. Is formed.
  • An insulating film 26 is formed on the inner wall surface of the through hole 25. The insulating film 26 is removed at the bottom of the through hole 25, and the electrode film covers the surface of the active layer 13 exposed from the insulating film 26 and the surface of the insulating film 26 and reaches the top of the insulating film 24. 27 is formed.
  • the electrode film 27 is electrically connected to the element unit 15, and an electric signal can be applied to the element unit 15 via the electrode film 27 to obtain the output of the element unit 15.
  • an electric signal can be applied to the element unit 15 via the electrode film 27 to obtain the output of the element unit 15.
  • the cap unit 20 is formed with the number of through electrodes necessary for the element unit 15 to function.
  • a method for manufacturing a semiconductor device will be described. First, a method for manufacturing the sensor unit 10 will be described with reference to FIGS. 3A to 3E. 3A, a Si wafer constituting the support layer 11 is prepared, and a resist 51 having a shape corresponding to the recess 14 is formed on the surface of the support layer 11 using photolithography. Then, a part of the support layer 11 is removed by DRIE (Deep Reactive Ion Etching) using the resist 51 as a mask, and the recess 14 is formed.
  • DRIE Deep Reactive Ion Etching
  • the resist 51 is removed by ashing, and the wafer is cleaned. Then, the support layer 11 is thermally oxidized to form an insulating layer 12 made of SiO 2 on the surface of the support layer 11, and an insulating film 16 made of SiO 2 is formed on the back surface of the support layer 11.
  • a Si wafer constituting the active layer 13 is prepared, and the support layer 11 and the active layer 13 are bonded using surface activated bonding. Specifically, after the bonding surface between the support layer 11 and the active layer 13 is activated by oxygen plasma, the support layer 11 and the active layer 13 are exposed to the atmosphere, and moisture in the atmosphere is removed from the support layer 11 and the active layer. Adsorbed on the bonding surface of 13 to modify the OH group. Then, the support layer 11 and the active layer 13 are bonded together. Note that the bonding strength can be increased by performing heat treatment as necessary.
  • the wafer is cleaned after the active layer 13 is polished and thinned. Then, a resist 52 having a shape corresponding to the element portion 15 is formed on the surface of the active layer 13 by photolithography.
  • a part of the active layer 13 is removed by DRIE using the resist 52 as a mask. Then, the resist 52 is removed by ashing, and the wafer is cleaned. Thereby, the element part 15 is formed in the part located above the recessed part 14 among the active layers 13.
  • a method for manufacturing the cap unit 20 will be described with reference to FIGS. 4A to 4E.
  • a Si wafer constituting the substrate 21 is prepared, the substrate 21 is thermally oxidized to form an insulating layer 22 composed of SiO 2 on the back surface of the substrate 21, and SiO 2 is formed on the surface of the substrate 21. 2 is formed.
  • a resist 53 having a shape corresponding to the gas exhaust path 40 is formed on the insulating layer 22 by photolithography.
  • a part of the insulating layer 22 is removed by RIE (Reactive Ion Etching) using the resist 53 as a mask to form the groove 28.
  • the groove 28 is formed over the entire surface of the wafer so as to surround the region where the recess 23 is to be formed and reach the outer periphery of the wafer.
  • the resist 53 is removed by oxygen ashing, and the wafer is cleaned. Thereby, the insulating layer 22 is exposed.
  • a resist 54 having a shape corresponding to the recess 23 is formed on the insulating layer 22 by photolithography. Then, a part of the insulating layer 22 is removed by etching using the resist 54 as a mask. Thereby, a part of the substrate 21 is exposed.
  • a part of the substrate 21 is removed by DRIE using the resist 54 as a mask, and the recess 23 is formed.
  • the resist 54 is removed by oxygen ashing, and the wafer is cleaned. Thereby, the insulating layer 22 is exposed.
  • a plan view of the insulating layer 22 after the resist 54 is removed is as shown in FIG. That is, a plurality of recesses 23 are arranged in a lattice shape, and the groove portions 28 are formed so as to surround each recess 23. In the present embodiment, two linear grooves 28 are formed between two adjacent recesses 23.
  • the sensor portion 10 and the cap portion 20 are joined by the steps shown in FIGS. 6A and 6B.
  • WLP Wafer Level Packaging
  • the active layer 13 and the insulating layer 22 are bonded by surface activation bonding in vacuum. Thereby, a space 30 surrounded by the recess 14 and the recess 23 is formed, and the element portion 15 is sealed in the space 30.
  • the groove 28 is covered with the active layer 13, and a fine gap surrounded by the active layer 13, the substrate 21, and the insulating layer 22 outside the space 30. Is formed. This gap serves as a gas discharge path 40 for discharging residual gas.
  • the gas component inside or near the wall surface of the space 30 is activated by high-temperature annealing in a nitrogen atmosphere and is released from the wall surface of the space 30. Thereafter, high-temperature annealing in a nitrogen atmosphere is continued, the residual gas is activated, and moved to the gas exhaust path 40 along the Si / SiO 2 bonding interface having the lowest energy barrier. The residual gas that has reached the gas discharge path 40 is discharged out of the wafer through the gas discharge path 40. Thereby, the pressure in the space 30 is reduced, and the inside of the space 30 becomes a high vacuum. Note that the discharge amount of the residual gas can be controlled by the heat treatment conditions.
  • the gas discharge path 40 is blocked, and the inflow of gas from the outside is suppressed.
  • the gas discharge path 40 mentioned here may be partially blocked, but the active layer 13 and the substrate 21 may be exposed to the gas discharge path 40. In other words, the exposed surface is covered with the insulating layer 22.
  • the gas discharge path 40 is formed at a position away from the active layer 13 and the substrate 21. For this reason, even after the gas discharge path 40 is blocked, the gas discharge path 40 can be confirmed by observation with an infrared microscope or an electron microscope.
  • the gas exhaust path 40 may be invisible with the naked eye because silicon
  • the insulating film 16 is removed by etching.
  • a through electrode is formed in the cap portion 20.
  • a resist having a shape corresponding to the through hole 25 is formed on the surface of the insulating film 24, and the through hole 25 penetrating the substrate 21, the insulating layer 22, and the insulating film 24 is formed by etching using the resist as a mask. Form.
  • the insulating film 26 is formed on the inner wall surface of the through hole 25 by thermal oxidation, the insulating film 26 formed at the bottom of the through hole 25 is removed by etching to expose the active layer 13.
  • an electrode film 27 is formed so as to cover the active layer 13 and the insulating film 26 and reach the upper part of the insulating film 24 by sputtering or the like. Thus, a through electrode is formed, and a signal can be applied to the element portion 15.
  • dicing cut is performed to divide the wafer into chips. In this way, a semiconductor device is manufactured.
  • the gas exhaust path 40 for exhausting the residual gas in the space 30 is formed, and heat treatment is performed after the sensor unit 10 and the cap unit 20 are joined, so that The residual gas can be discharged out of the wafer, and the space 30 can be made high vacuum.
  • the inside of the space 30 can be set to a desired pressure, and the performance of the semiconductor device can be improved.
  • sensitivity can be improved in an acceleration sensor, an angular velocity sensor, or the like.
  • the inflow and outflow of the gas can be suppressed and the internal pressure can be stably maintained for a long time. Thereby, the performance of the semiconductor device can be stabilized over a long period of time.
  • the residual gas can be discharged out of the wafer through the gas discharge path 40 in FIG. 7, annealing in an oxygen atmosphere may be performed as necessary.
  • the form of the gas discharge path 40 in FIG. The same effect as the gas discharge path 40 can be obtained.
  • the cap part 20 and the active layer 13 are exposed at the position where the gas discharge path 40 is formed, and the gas discharge path 40 is configured by the cap part 20, the active layer 13 and the insulating layer 22.
  • the getter film is not used for removing the residual gas, the manufacturing cost of the semiconductor device can be reduced as compared with the case where the getter film is used.
  • the rate of pressure decrease is high, and the pressure can be reduced to about 10% compared to before annealing. From this, it can be seen that the residual gas can be discharged accurately.
  • the pressure in the space 30 was 94 Pa when annealing was performed at 1050 ° C. for 20 hours. Therefore, by providing the gas discharge path 40, the pressure in the space 30 can be reduced to 100 Pa or less, and a high vacuum state can be achieved.
  • the Q value when the physical quantity is detected in the element unit 15 is higher than 5000, and is about one digit higher than the Q value when it exceeds 100 Pa. For this reason, it becomes possible to make the vibration characteristic of the element part 15 favorable, and since leakage vibration (noise) can also be reduced, it becomes possible to detect a physical quantity with high accuracy.
  • the pressure in the space 30 was the highest when annealing was performed for 5 hours, and thus the pressure ratio was shown as 100%. If the residual gas can be accurately discharged by performing the annealing, the pressure is highest before the annealing. However, if there is no gas discharge path 40, the residual gas is not discharged accurately. There is little fluctuation, and it is considered that such an error occurred.
  • the substrate 21 is provided with a groove 29 serving as a base having a semicircular cross section.
  • the insulating layer 22 is formed on the back surface of the substrate 21 and inside the groove 29.
  • the insulating layer 22 formed in the groove 29 reflects the shape of the groove 29 and forms a groove 28 having a semicircular cross section. Has been.
  • the cap part 20 is manufactured by the steps shown in FIGS. 10A to 10E.
  • a Si wafer constituting the substrate 21 is prepared, and a resist 55 having a shape corresponding to the gas discharge path 40 is formed on the back surface of the substrate 21 to be bonded to the sensor unit 10 by photolithography.
  • a groove 29 having a semicircular cross section is formed on the substrate 21 by isotropic etching using the resist 55 as a mask.
  • the groove 29 is formed so as to surround the region where the recess 23 is to be formed and reach the outer periphery of the substrate 21.
  • the resist 55 is removed by oxygen ashing, and the wafer is washed to expose the back surface of the substrate 21.
  • the substrate 21 is thermally oxidized to form an insulating layer 22 made of SiO 2 on the back surface of the substrate 21 and inside the groove 29, and an insulating film 24 made of SiO 2 is formed on the surface of the substrate 21.
  • the shape of the groove 29 is reflected in the insulating layer 22 formed in the groove 29, and the groove 28 having a semicircular cross section is formed.
  • a resist 56 having a shape corresponding to the recess 23 is formed on the insulating layer 22 by photolithography. Then, a part of the insulating layer 22 is removed by RIE using the resist 56 as a mask. Thereby, a part of the substrate 21 is exposed.
  • a part of the substrate 21 is removed by DRIE using the resist 56 as a mask to form the recesses 23.
  • the resist 56 is removed by oxygen ashing, and the wafer is cleaned. Thereby, the insulating layer 22 is exposed.
  • WLP is performed to join the active layer 13 and the insulating layer 22 together.
  • the space 30 is formed as in the first embodiment, and the element portion 15 and the residual gas are sealed in the space 30.
  • a fine gas discharge path 40 surrounded by the active layer 13 and the insulating layer 22 is formed outside the space 30 as shown in FIG.
  • the residual gas in the space 30 is discharged out of the wafer through the gas discharge path 40 as in the first embodiment. Then, annealing in an oxygen atmosphere is performed, and an oxide film is formed on the active layer 13 exposed to the gas exhaust path 40 by oxygen gas inside the wafer. Thereby, as shown in FIG. 9, the gas exhaust path 40 is blocked, and the inflow of gas from the outside is suppressed.
  • a part of the insulating layer 12 is removed to form a groove portion 17, and a gas discharge path 40 is configured by a space surrounded by the support layer 11, the insulating layer 12, and the active layer 13. Also good.
  • a gas exhaust path 40 after the step shown in FIG. 3B, the portion corresponding to the gas exhaust path 40 is removed from the insulating layer 12 by photolithography and etching, and the insulating layer 12 and the active layer 13 are joined. Is formed.
  • the surface of the active layer 13 and the support layer 11 is covered with the insulating layer 12 by performing an annealing process in an oxygen atmosphere as necessary, so that the gas discharge path 40 may be formed at a position away from the support layer 11 and the active layer 13.
  • the groove part 28 was formed so that the insulating layer 22 might be penetrated, as shown in FIG. 13, so that the groove part 28 may become the depth to the middle of the thickness direction of the insulating layer 22.
  • the gas discharge path 40 may be formed by a gap surrounded by the insulating layer 22 and the active layer 13.
  • the steps shown in FIGS. 4B to 4E and 6A are performed as in the first embodiment. It is formed by doing. For example, by forming the groove 28 by wet isotropic etching, a gas discharge path having a semicircular cross section is formed as shown in FIG.
  • a gas discharge path 40 similar to that in FIG. 13 may be formed between the insulating layer 12 and the active layer 13.
  • Such a gas discharge path 40 is formed by half-etching the insulating layer 12 using a mask (not shown) after the step shown in FIG. 3B and performing the step shown in FIG. 3C.
  • a gas discharge path 40 similar to that of the second embodiment may be formed in the sensor unit 10. That is, a groove portion 18 having a semicircular cross section is formed on the surface of the support layer 11, and the gas discharge path 40 is configured by a gap surrounded by the insulating layer 12 and the active layer 13 formed inside the groove portion 18. May be.
  • a groove portion 18 is formed in a portion of the support layer 11 outside the recess 14 by isotropic etching using a mask (not shown). It is formed by performing the process shown.
  • the cross section of the gas discharge path 40 is semicircular, but the cross section of the gas discharge path 40 may be another shape.
  • the groove 29 and the gas discharge passage 40 having a rectangular cross section may be formed.
  • the gas discharge path 40 may be constituted only by the groove 29 formed in the substrate 21, and the insulating layer 22 may not be provided at that position.
  • the gas discharge path 40 may be configured only by the groove formed on the support layer 11 side, and the insulating layer 12 may not be disposed at that position.
  • the groove portion 28 may be constituted by a rectangular groove surrounding each recess 23 and a linear groove connecting adjacent rectangular grooves.
  • the groove portion 28 is formed in a square frame shape so as to surround each concave portion 23, but it is not necessary to surround each concave portion 23, for example, each concave portion 23 having a rectangular shape is formed. You may comprise the groove part 28 by the U-shape facing 3 sides.
  • the gas discharge path 40 may be configured by forming a groove in the active layer 13.
  • the residual gas can be discharged out of the wafer through the gas discharge path 40 shown in the other embodiments above, annealing in an oxygen atmosphere may be performed as necessary, and the same effect can be obtained even if not performed. Obtainable.
  • the sensor unit 10 may have a normal SOI structure in which no cavity is formed. In this case, a part of the insulating layer 12 is removed by etching when the element portion 15 is formed, and a space is formed below the element portion 15 so that the element portion 15 can be displaced. In addition, the SiO 2 film is not formed on the portion of the wall surface of the space 30 formed by the sensor unit 10, and the space surrounded by the recess 23 and the space formed by etching when forming the element unit 15. Thus, a space 30 is formed.
  • the semiconductor device including a plurality of insulating layers used for bonding the Si substrates has been described.
  • the present disclosure is applied to a semiconductor device including only one such insulating layer. Also good.
  • the present disclosure may be applied to semiconductor devices other than sensors.
  • the sensor can be applied to a capacitance type acceleration sensor that detects acceleration based on a change in capacitance, or a vibration type angular velocity sensor that detects an angular velocity applied by vibrating the element portion 15. I explained that.

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Abstract

複数のシリコン基板（１１、１３、２１）のうち少なくとも１つに、凹部（１４、２３）を形成する。また、複数のシリコン基板のうち少なくとも１つに、空間（３０）の形成予定領域から離れた部分に、形成予定領域を囲みつつ複数のシリコン基板の外周に至る溝部（１７、２８）が形成されたシリコン酸化膜（１２、２２）を形成する。さらに、溝部を覆うように、複数のシリコン基板のうちのシリコン酸化膜が形成されたものと複数のシリコン基板のうちの他の１つとをシリコン酸化膜を介した直接接合にて接合し、ガス排出路（４０）を形成すると共に複数のシリコン基板およびシリコン酸化膜の積層構造を形成し、凹部によって積層構造の内部に空間を形成する。そして、熱処理によって、空間の内部のガスを、ガス排出路を通して積層構造の外部に排出する。

Description

半導体装置の製造方法 関連出願への相互参照
　本出願は、２０１８年４月２４日に出願された日本特許出願番号２０１８－８３０５０号と、２０１９年３月２２日に出願された日本特許出願番号２０１９－５５１２７号とに基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、内部に空間が形成された半導体装置の製造方法に関するものである。
　この種の半導体装置としては、例えば、支持基板に形成された固定電極と、支持基板に対して変位可能とされた可動電極とが内部の空間に配置され、可動電極が変位したときの電極間の静電容量の変化を用いて加速度を検出する加速度センサが挙げられる。また、基板の一部を変形可能な可動部として内部の空間において振動させ、角速度が印加されたときの可動部の変位量を検出することにより角速度を検出する角速度センサが挙げられる。
　これらのセンサの性能を向上させるためには、可動電極等が配置される空間の圧力を用途に適した圧力とすることが重要である。
　これについて、例えば特許文献１では、内部の空間を広くすることにより、製造プロセスに起因する残留ガスによる圧力のばらつきを抑制する方法が提案されている。
特開２０１４－１７３９６１号公報
　しかしながら、特許文献１に記載の方法では、内部の空間にガスが残留したままであるため、内部の空間を１００Ｐａ以下、例えば１０Ｐａ程度の低圧にすることが困難である。
　本開示は上記点に鑑みて、内部の空間を従来よりも低圧にすることができる半導体装置の製造方法を提供することを目的とする。
　本開示の１つの観点は、内部に空間（３０）が形成された半導体装置の製造方法であって、複数のシリコン基板（１１、１３、２１）を用意することと、複数のシリコン基板のうち少なくとも１つに、凹部（１４、２３）を形成することと、複数のシリコン基板のうち少なくとも１つに、空間の形成予定領域から離れた部分に、該形成予定領域を囲みつつ複数のシリコン基板の外周に至る溝部（１７、２８）が形成されたシリコン酸化膜（１２、２２）を形成することと、溝部を覆うように、複数のシリコン基板のうちのシリコン酸化膜が形成されたものと複数のシリコン基板のうちの他の１つとをシリコン酸化膜を介した直接接合にて接合し、ガス排出路（４０）を形成すると共に複数のシリコン基板およびシリコン酸化膜の積層構造を形成し、凹部によって積層構造の内部に空間を形成することと、空間を形成することの後、熱処理によって、空間の内部のガスを、ガス排出路を通して積層構造の外部に排出することと、を備える。
　これによれば、基板を接合して積層構造と積層構造の内部の空間を形成した後に、空間の内部のガスがガス排出路を通って積層構造の外部に排出されるので、内部の空間を従来よりも低圧にすることができる。そして、このような製造方法によって、支持層、第１シリコン酸化膜、活性層、第２シリコン酸化膜およびキャップ層による積層構造が構成され、空間内にエレメント部が備えられる半導体装置が製造される。このような半導体装置は、ガス排出路を通じて残留ガスが排出された状態となっていることから、半導体装置の性能を向上させることができる。
　なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態にかかる半導体装置の断面図である。 図１のII部分の拡大図である。 センサ部の製造工程を示す断面図である。 図３Ａに続くセンサ部の製造工程を示す断面図である。 図３Ｂに続くセンサ部の製造工程を示す断面図である。 図３Ｃに続くセンサ部の製造工程を示す断面図である。 図３Ｄに続くセンサ部の製造工程を示す断面図である。 キャップ部の製造工程を示す断面図である。 図４Ａに続くキャップ部の製造工程を示す断面図である。 図４Ｂに続くキャップ部の製造工程を示す断面図である。 図４Ｃに続くキャップ部の製造工程を示す断面図である。 図４Ｄに続くキャップ部の製造工程を示す断面図である。 絶縁層の平面図である。 接合工程を示す断面図である。 図６Ａに続く接合工程を示す断面図である。 図６のVII部分の拡大図である。 ガス排出路の有無と空間内の残留ガスの排出効率について実験により調べた結果を示す図である。 第２実施形態にかかる半導体装置の断面図であって、図２に相当する図である。 第２実施形態におけるキャップ部の製造工程を示す断面図である。 図１０Ａに続くキャップ部の製造工程を示す断面図である。 図１０Ｂに続くキャップ部の製造工程を示す断面図である。 図１０Ｃに続くキャップ部の製造工程を示す断面図である。 図１０Ｄに続くキャップ部の製造工程を示す断面図である。 第２実施形態における半導体装置の製造工程を示す断面図であって、図７に相当する図である。 他の実施形態における半導体装置の製造工程を示す断面図であって、図７に相当する図である。 他の実施形態における半導体装置の製造工程を示す断面図であって、図７に相当する図である。 他の実施形態における半導体装置の製造工程を示す断面図であって、図７に相当する図である。 他の実施形態における半導体装置の製造工程を示す断面図であって、図７に相当する図である。 他の実施形態における半導体装置の製造工程を示す断面図であって、図７に相当する図である。 他の実施形態における半導体装置の製造工程を示す断面図であって、図７に相当する図である。 他の実施形態における半導体装置の製造工程を示す断面図であって、図７に相当する図である。 他の実施形態における絶縁層の平面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態について説明する。本実施形態の半導体装置は、ＭＥＭＳ（Micro ElectroMechanical Systems）を用いて製造される物理量センサであって、図１に示すように、センサ部１０と、センサ部１０に直接接合されたキャップ部２０とを備えている。
　センサ部１０は、シリコン（Ｓｉ）で構成された支持層１１と、シリコン酸化膜（ＳｉＯ２）で構成された絶縁層１２と、Ｓｉで構成された活性層１３とが順に積層されたＳＯＩ（Silicon on Insulator）構造とされている。支持層１１は、絶縁層１２によって活性層１３と電気的に絶縁されている。
　支持層１１の表面には凹部１４が形成されており、絶縁層１２は、支持層１１の表面と、凹部１４の内壁面を覆うように形成されている。活性層１３は、絶縁層１２を介した表面活性化接合によって、支持層１１の表面に接合されている。このように、本実施形態のセンサ部１０は、支持層１１および絶縁層１２と活性層１３との間に空間が形成されたキャビティＳＯＩ構造とされている。
　活性層１３のうち凹部１４の上方に位置する部分は、一部が除去されており、残された部分はエレメント部１５とされている。エレメント部１５は、活性層１３のうち支持層１１に接合された部分に対して変位可能とされている。
　例えばエレメント部１５に可動電極を形成し、凹部１４内に形成された絶縁層１２または後述する凹部２３内に固定電極を形成して、これらの電極間の静電容量の変化を検出可能な構成とすることにより、半導体装置を加速度センサとして用いることができる。また、エレメント部１５を振動させ、エレメント部１５に角速度が印加されたときのエレメント部１５の変位量を検出可能な構成とすることにより、半導体装置を角速度センサとして用いることができる。
　キャップ部２０は、エレメント部１５を保護するためのものであり、Ｓｉで構成された基板２１を備えている。基板２１の裏面には、ＳｉＯ２で構成された絶縁層２２が形成されている。基板２１は、絶縁層２２を介した表面活性化接合により、活性層１３に接合されている。活性層１３と基板２１は、絶縁層２２によって電気的に絶縁されている。
　キャップ部２０のうち凹部１４に対向する部分においては、絶縁層２２および基板２１の一部が除去され、凹部２３が形成されている。半導体装置の内部には、凹部１４と凹部２３とによって空間３０が形成されており、エレメント部１５は空間３０内に配置されている。
　図２に示すように、絶縁層２２のうち空間３０の外側の部分には、ガス排出路４０が形成されている。ガス排出路４０は、空間３０内のガスを半導体装置の外部へ排出するためのものであり、空間３０を囲み、半導体装置の外部へ至るように形成されている。
　図１に示すように、キャップ部２０には、エレメント部１５に電気信号を印加するとともに、エレメント部１５の出力を取得するための貫通電極が形成されている。
　具体的には、基板２１の表面には絶縁膜２４が形成されており、キャップ部２０のうち空間３０の外側の部分には、基板２１、絶縁層２２、絶縁膜２４を貫通する貫通孔２５が形成されている。貫通孔２５の内壁面には、絶縁膜２６が形成されている。貫通孔２５の底部においては絶縁膜２６が除去されており、絶縁膜２６から露出した活性層１３の表面、および、絶縁膜２６の表面を覆い、絶縁膜２４の上部に至るように、電極膜２７が形成されている。
　電極膜２７はエレメント部１５に電気的に接続されており、電極膜２７を介してエレメント部１５に電気信号を印加し、エレメント部１５の出力を取得することが可能とされている。なお、図１では貫通電極を１つのみ図示しているが、キャップ部２０には、エレメント部１５を機能させるために必要な数の貫通電極が形成される。
　半導体装置の製造方法について説明する。まず、図３Ａ～図３Ｅを用いて、センサ部１０の製造方法について説明する。図３Ａに示す工程では、支持層１１を構成するＳｉウェハを用意し、支持層１１の表面に、フォトリソグラフィを用いて、凹部１４に対応する形状のレジスト５１を形成する。そして、レジスト５１をマスクとしたＤＲＩＥ（Deep Reactive Ion Etching）によって、支持層１１の一部を除去し、凹部１４を形成する。
　図３Ｂに示す工程では、レジスト５１をアッシングによって剥離し、ウェハを洗浄する。そして、支持層１１を熱酸化して、支持層１１の表面にＳｉＯ２で構成された絶縁層１２を形成するとともに、支持層１１の裏面にＳｉＯ２で構成された絶縁膜１６を形成する。
　図３Ｃに示す工程では、活性層１３を構成するＳｉウェハを用意し、支持層１１と活性層１３とを表面活性化接合を用いて接合する。具体的には、酸素プラズマによって支持層１１と活性層１３の接合面を活性化させた後に、支持層１１および活性層１３を大気に暴露して、大気中の水分を支持層１１および活性層１３の接合面に吸着させ、ＯＨ基を修飾させる。そして、支持層１１と活性層１３とを貼り合わせる。なお、必要に応じて熱処理を行うことで、接合強度を高めることができる。
　図３Ｄに示す工程では、活性層１３を研磨して薄くした後に、ウェハを洗浄する。そして、活性層１３の表面に、フォトリソグラフィによって、エレメント部１５に対応する形状のレジスト５２を形成する。
　図３Ｅに示す工程では、レジスト５２をマスクとしたＤＲＩＥにより、活性層１３の一部を除去する。そして、レジスト５２をアッシングによって剥離し、ウェハを洗浄する。これにより、活性層１３のうち凹部１４の上方に位置する部分に、エレメント部１５が形成される。
　つぎに、図４Ａ～図４Ｅを用いてキャップ部２０の製造方法について説明する。図４Ａに示す工程では、基板２１を構成するＳｉウェハを用意し、基板２１を熱酸化して基板２１の裏面にＳｉＯ２で構成された絶縁層２２を形成するとともに、基板２１の表面にＳｉＯ２で構成された絶縁膜２４を形成する。その後、絶縁層２２に、フォトリソグラフィによって、ガス排出路４０に対応する形状のレジスト５３を形成する。そして、レジスト５３をマスクとしたＲＩＥ（Reactive Ion Etching）により、絶縁層２２の一部を除去し、溝部２８を形成する。溝部２８は、凹部２３の形成予定領域を囲み、ウェハの外周に至るように、ウェハ全面にわたって形成される。
　図４Ｂに示す工程では、レジスト５３を酸素アッシングにより除去し、ウェハを洗浄する。これにより、絶縁層２２が露出する。図４Ｃに示す工程では、絶縁層２２に、フォトリソグラフィによって、凹部２３に対応する形状のレジスト５４を形成する。そして、レジスト５４をマスクとしたエッチングにより、絶縁層２２の一部を除去する。これにより、基板２１の一部が露出する。
　図４Ｄに示す工程では、レジスト５４をマスクとしたＤＲＩＥにより、基板２１の一部を除去し、凹部２３を形成する。図４Ｅに示す工程では、レジスト５４を酸素アッシングにより除去し、ウェハを洗浄する。これにより、絶縁層２２が露出する。
　レジスト５４が除去された後の絶縁層２２の平面図は、図５に示すようになる。すなわち、格子状に複数の凹部２３が並んでおり、各凹部２３の周囲を囲むように溝部２８が形成されている。本実施形態では、隣り合う２つの凹部２３の間に、直線状の２つの溝部２８が形成されている。
　図３Ａ～図３Ｅおよび図４Ａ～図４Ｅに示す工程の後、図６Ａ、図６Ｂに示す工程によって、センサ部１０とキャップ部２０を接合する。図６Ａに示す工程では、ＷＬＰ（Wafer Level Packaging）を行う。具体的には、真空中での表面活性化接合により、活性層１３と絶縁層２２を接合する。これにより、凹部１４と凹部２３とに囲まれた空間３０が形成され、空間３０内にエレメント部１５が封止される。
　なお、表面活性化処理を行うと、大気暴露後にウェハ表面に水分と大気中の窒素が吸着する。そして、接合後に熱処理をすると、吸着された水は水素と酸素とに分解され、酸素は酸化膜中に取り込まれ、水素は空間３０内に残る。また、窒素は熱処理によって空間３０の内壁面から離脱し、空間３０中に放出される。このようにして、空間３０には、製造プロセスに起因する水素、窒素等を含む残留ガスが封止される。
　また、図６Ａに示す工程では、図７に示すように、溝部２８が活性層１３によって覆われて、空間３０の外側に、活性層１３、基板２１、絶縁層２２に囲まれた微細な空隙が形成される。この空隙が残留ガスを排出するためのガス排出路４０となる。
　図６Ｂに示す工程では、空間３０の壁面の内部や壁面近傍にあるガス成分を窒素雰囲気中の高温アニールで活性化させて、空間３０の壁面から離脱させる。その後も窒素雰囲気中の高温アニールを続け、残留ガスを活性化させて、エネルギー障壁が最も低いＳｉとＳｉＯ２の接合界面に沿って、ガス排出路４０まで移動させる。ガス排出路４０に到達した残留ガスは、ガス排出路４０を通ってウェハの外へ排出される。これにより、空間３０の圧力が低下し、空間３０内が高真空となる。なお、残留ガスの排出量は、熱処理条件によって制御することができる。
　その後、酸素雰囲気中のアニールを行い、ウェハ内部の酸素ガスによって、ガス排出路４０に露出している活性層１３および基板２１に酸化膜を形成する。これにより、図２に示すようにガス排出路４０が塞がれ、外部からのガスの流入が抑制される。なお、ここでいうガス排出路４０が塞がるとは、ガス排出路４０が部分的に完全に塞がれる場合もあり得るが、活性層１３や基板２１がガス排出路４０に露出した状態にならずに、これらの露出表面が絶縁層２２によって覆われる状態を意味している。換言すれば、ガス排出路４０が活性層１３や基板２１から離れた位置に形成された状態となる。このため、ガス排出路４０が塞がれた後でも、赤外線顕微鏡観察や電子顕微鏡観察を行えば、ガス排出路４０を確認することはできる。また、最終的にダイシングカットによってチップ単位に分割されるが、その切断面ではガス排出路４０内にシリコンやガラス片などが入り込むことでガス排出路４０を肉眼で視認できないこともあり得る。その場合でも赤外線顕微鏡観察や電子顕微鏡観察によればガス排出路４０を確認できる。つまり、ダイシングカット後にも、ガス排出路４０は基板２１等の外周に至るように形成された状態となっている。
　ガス排出路４０を塞いだ後、絶縁膜１６をエッチングにより除去する。また、キャップ部２０に貫通電極を形成する。具体的には、絶縁膜２４の表面に貫通孔２５に対応する形状のレジストを形成し、このレジストをマスクとしたエッチングにより、基板２１、絶縁層２２、絶縁膜２４を貫通する貫通孔２５を形成する。そして、熱酸化により貫通孔２５の内壁面に絶縁膜２６を形成した後、貫通孔２５の底部に形成された絶縁膜２６をエッチングにより除去し、活性層１３を露出させる。その後、スパッタリング等を用いて、活性層１３および絶縁膜２６を覆い、絶縁膜２４の上部に至るように、電極膜２７を形成する。これにより貫通電極が形成され、エレメント部１５への信号の印加等が可能となる。
　絶縁膜１６の除去および貫通電極の形成の後、ダイシングカットを行い、ウェハをチップ単位に分割する。このようにして、半導体装置が製造される。
　以上説明したように、本実施形態では、空間３０内の残留ガスを排出するためのガス排出路４０を形成し、センサ部１０とキャップ部２０の接合後に熱処理を行うことにより、空間３０内の残留ガスをウェハの外に排出し、空間３０を高真空とすることができる。また、空間３０の内壁面に吸着したガスの離脱による圧力の変動を抑制することができる。
　また、残留ガスの排出量を熱処理条件によって制御することで、空間３０の内部を所望の圧力とし、半導体装置の性能を向上させることができる。例えば、加速度センサ、角速度センサ等において、感度を向上させることができる。
　また、残留ガスの排出後にガス排出路４０を塞ぐことにより、ガスの流入および流出を抑制し、内圧を長期間安定して維持することができる。これにより、半導体装置の性能を長期間にわたって安定させることができる。
　一方で、図７のガス排出路４０で残留ガスをウェハの外へ排出できるので、酸素雰囲気中のアニールは必要に応じて実施すれば良く、図７のガス排出路４０の形態でも図２のガス排出路４０と同様の効果を得ることができる。その場合、ガス排出路４０が形成された位置において、キャップ部２０と活性層１３が露出し、キャップ部２０と活性層１３および絶縁層２２によってガス排出路４０が構成されることになる。
　また、本実施形態では残留ガスを除去するためにゲッター膜を用いていないので、ゲッター膜を用いる場合に比べて半導体装置の製造コストを低減することができる。
　実験により、ガス排出路４０の有無と空間３０内の残留ガスの排出効率について調べた。その結果、図８に示す結果となった。この実験では、温度１０５０℃で最長２０時間アニールを行って空間３０内の圧力の変化を調べている。図中の圧力比については、最も空間３０内の内圧が高かった場合を１００％とし、そのときの圧力に対する比として示してある。
　この図に示すように、ガス排出路４０が有る場合には、圧力の低下率が高く、アニール前と比較して１０％程度まで減圧できている。このことから、残留ガスを的確に排出できていることが判る。そして、１０５０℃で２０時間のアニールを行ったときの空間３０内の圧力は９４Ｐａとなっていた。したがって、ガス排出路４０を備えることにより、空間３０内の圧力を１００Ｐａ以下にでき、高真空状態とすることが可能となる。空間３０内の圧力を１００Ｐａ以下にできると、エレメント部１５での物理量検出を行うときのＱ値が５０００よりも高い値となり、１００Ｐａを超える場合のＱ値よりも１桁程度高くなる。このため、エレメント部１５の振動特性を良好にすることが可能となり、漏れ振動（ノイズ）も低減できるため、精度良い物理量検出が可能となる。
　これに対して、ガス排出路４０が無い場合には、圧力の低下率が低く、アニールを行ってもあまり圧力変化が無かった。このことから、残留ガスを的確に排出できていないことが判る。このように、ガス排出路４０を備えていないと、残留ガスの排出が十分に行えない。このため、精度良い物理量検出を行うことが困難になる。
　なお、ガス排出路４０が無い場合については、アニールを５時間行った時が最も空間３０内の圧力が高かったため、このときの圧力を１００％とした圧力の比として示してある。アニールを行うことで的確に残留ガスを排出できていれば、アニール前が最も圧力が高くなるのであるが、ガス排出路４０が無い場合には、的確に残留ガスが排出されないために、圧力の変動が少なく、このような誤差が発生したと考えられる。
　（第２実施形態）
　第２実施形態について説明する。本実施形態は、第１実施形態に対してキャップ部２０の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図９に示すように、本実施形態では、基板２１に断面が半円形状の下地となる溝部２９が形成されている。絶縁層２２は基板２１の裏面および溝部２９の内部に形成されており、溝部２９に形成された絶縁層２２には、溝部２９の形状が反映されて、断面が半円形状の溝部２８が形成されている。
　本実施形態では、図１０Ａ～図１０Ｅに示す工程でキャップ部２０を製造する。図１０Ａに示す工程では、基板２１を構成するＳｉウェハを用意し、基板２１のうちセンサ部１０と接合される裏面に、フォトリソグラフィによって、ガス排出路４０に対応する形状のレジスト５５を形成する。そして、レジスト５５をマスクとした等方性のエッチングにより、基板２１に断面が半円形状の溝部２９を形成する。溝部２９は、凹部２３の形成予定領域を囲み、基板２１の外周に至るように形成される。
　図１０Ｂに示す工程では、レジスト５５を酸素アッシングにより除去し、ウェハを洗浄して基板２１の裏面を露出させる。そして、基板２１を熱酸化して基板２１の裏面および溝部２９の内部にＳｉＯ２で構成された絶縁層２２を形成するとともに、基板２１の表面にＳｉＯ２で構成された絶縁膜２４を形成する。このとき、溝部２９の内部に形成された絶縁層２２に、溝部２９の形状が反映されて、断面が半円形状の溝部２８が形成される。
　図１０Ｃに示す工程では、絶縁層２２に、フォトリソグラフィによって、凹部２３に対応する形状のレジスト５６を形成する。そして、レジスト５６をマスクとしたＲＩＥにより、絶縁層２２の一部を除去する。これにより、基板２１の一部が露出する。
　図１０Ｄに示す工程では、レジスト５６をマスクとしたＤＲＩＥにより、基板２１の一部を除去し、凹部２３を形成する。図１０Ｅに示す工程では、レジスト５６を酸素アッシングにより除去し、ウェハを洗浄する。これにより、絶縁層２２が露出する。
　図１０Ｅに示す工程の後、ＷＬＰを行い、活性層１３と絶縁層２２を接合する。これにより、第１実施形態と同様に空間３０が形成され、空間３０内にエレメント部１５および残留ガスが封止される。また、空間３０の外側に、図１１に示すように活性層１３と絶縁層２２に囲まれた微細なガス排出路４０が形成される。
　活性層１３と絶縁層２２を接合した後、第１実施形態と同様に、ガス排出路４０を通して空間３０内の残留ガスをウェハ外に排出する。そして、酸素雰囲気中のアニールを行い、ウェハ内部の酸素ガスによって、ガス排出路４０に露出している活性層１３に酸化膜を形成する。これにより、図９に示すようにガス排出路４０が塞がれ、外部からのガスの流入が抑制される。
　このように基板２１に溝部２９を形成し、溝部２９内に形成された絶縁層２２と活性層１３との間の空隙でガス排出路４０を構成する本実施形態においても、第１実施形態と同様の効果が得られる。
　一方で、図１１のガス排出路４０で残留ガスをウェハの外へ排出できるので、酸素雰囲気中のアニールは必要に応じて実施すれば良く、図１１のガス排出路４０の形態でも図９のガス排出路４０と同様の効果を得ることができる。
　（他の実施形態）
　本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　例えば、図１２に示すように、絶縁層１２の一部を除去して溝部１７を形成し、支持層１１、絶縁層１２、活性層１３に囲まれた空隙でガス排出路４０を構成してもよい。このようなガス排出路４０は、図３Ｂに示す工程の後、フォトリソグラフィおよびエッチングにより、絶縁層１２のうちガス排出路４０に対応する部分を除去し、絶縁層１２と活性層１３を接合することで形成される。勿論、このような構成とする場合にも、必要に応じて酸素雰囲気中のアニール処理を行うようにして、絶縁層１２によって活性層１３や支持層１１の表面が覆われることで、ガス排出路４０が支持層１１や活性層１３から離れた位置に形成されるようにしても良い。
　また、上記第１実施形態では、絶縁層２２を貫通するように溝部２８を形成したが、図１３に示すように、溝部２８を絶縁層２２の厚さ方向の途中までの深さとなるように形成し、ガス排出路４０を絶縁層２２および活性層１３に囲まれた空隙で構成してもよい。このようなガス排出路４０は、図４Ａに示す工程で、絶縁層２２をハーフエッチングして溝部２８を形成した後、第１実施形態と同様に図４Ｂ～図４Ｅ、図６Ａに示す工程を行うことで形成される。例えばウェットの等方性エッチングで溝部２８を形成することにより、図１３に示すように断面が半円形状のガス排出路が形成される。
　また、図１４に示すように、図１３と同様のガス排出路４０が、絶縁層１２と活性層１３との間に形成されていてもよい。このようなガス排出路４０は、図３Ｂに示す工程の後、図示しないマスクを用いて絶縁層１２をハーフエッチングし、図３Ｃに示す工程を行うことで形成される。
　また、図１５に示すように、上記第２実施形態と同様のガス排出路４０がセンサ部１０に形成されていてもよい。すなわち、支持層１１の表面に断面が半円形状の溝部１８が形成され、溝部１８の内部に形成された絶縁層１２と活性層１３とに囲まれた空隙でガス排出路４０が構成されていてもよい。このようなガス排出路４０は、図３Ａに示す工程の後、図示しないマスクを用いた等方性エッチングにより、支持層１１のうち凹部１４の外側の部分に溝部１８を形成し、図３Ｃに示す工程を行うことで形成される。
　また、図１６に示すように、溝部２９内に形成された絶縁層２２と活性層１３とで囲まれたガス排出路４０と、溝部１８内に形成された絶縁層１２と活性層１３とで囲まれたガス排出路４０の両方が形成されていてもよい。
　また、上記第２実施形態ではガス排出路４０の断面が半円形状とされているが、ガス排出路４０の断面が他の形状とされていてもよい。例えば、ＲＩＥ等の異方性エッチングを用いて、図１７に示すように、断面が矩形状の溝部２９およびガス排出路４０を形成してもよい。
　さらに、図１８に示すように、ガス排出路４０を基板２１に形成した溝部２９のみにより構成し、その位置には、絶縁層２２が無い状態となっていても良い。勿論、支持層１１側に形成した溝部のみによりガス排出路４０を構成し、その位置には、絶縁層１２が配置されていない状態としても良い。
　また、図１９に示すように、各凹部２３を囲む矩形状の溝と、隣り合う矩形状の溝を接続する直線状の溝とで溝部２８を構成してもよい。
　また、図５や図１９では、各凹部２３を全周囲むように四角枠形状で溝部２８を構成したが、各凹部２３を全周囲んでいる必要はなく、例えば、四角形状とされた各凹部２３の３辺と対向するＵ字状で溝部２８を構成しても良い。
　さらに、支持層１１や基板２１に加えて、もしくはこれらに代えて、活性層１３に対して溝部を形成することで、ガス排出路４０を構成しても良い。
　また、上記の他の実施形態で示したガス排出路４０で残留ガスをウェハの外へ排出できるので、酸素雰囲気中のアニールは必要に応じて実施すれば良く、実施しなくとも同様の効果を得ることができる。
　また、センサ部１０を、キャビティが形成されていない通常のＳＯＩ構造としてもよい。この場合、絶縁層１２の一部が、エレメント部１５を形成する際のエッチングによって除去されて、エレメント部１５の下部に空間が形成され、エレメント部１５が変位可能とされる。そして、空間３０の壁面のうち、センサ部１０で構成される部分にはＳｉＯ２膜は形成されず、凹部２３で囲まれた空間と、エレメント部１５を形成する際のエッチングで形成された空間とによって、空間３０が構成される。
　また、上記第１、第２実施形態では、Ｓｉ基板の接合に用いられる絶縁層を複数備える半導体装置について説明したが、このような絶縁層を１つのみ備える半導体装置に本開示を適用してもよい。また、センサ以外の半導体装置に本開示を適用してもよい。さらに、センサとして、静電容量の変化に基づいて加速度を検出する静電容量型の加速度センサや、エレメント部１５を振動させて印加された角速度を検出する振動型の角速度センサに適用可能であることについて説明した。しかしながら、これらも一例を示したに過ぎず、他の物理量センサ、例えば、エレメント部１５を振動させて印加された加速度を検出する振動型の加速度センサにも適用可能である。

Claims (10)

  1. 　内部に空間（３０）が形成された半導体装置の製造方法であって、
    　複数のシリコン基板（１１、１３、２１）を用意することと、
    　前記複数のシリコン基板のうち少なくとも１つに、凹部（１４、２３）を形成することと、
    　前記複数のシリコン基板のうち少なくとも１つに、前記空間の形成予定領域から離れた部分に、該形成予定領域を囲みつつ前記複数のシリコン基板の外周に至る溝部（１７、２８）が形成されたシリコン酸化膜（１２、２２）を形成することと、
    　前記溝部を覆うように、前記複数のシリコン基板のうちの前記シリコン酸化膜が形成されたものと前記複数のシリコン基板のうちの他の１つとを前記シリコン酸化膜を介した直接接合にて接合し、ガス排出路（４０）を形成すると共に前記複数のシリコン基板および前記シリコン酸化膜の積層構造を形成し、前記凹部によって前記積層構造の内部に前記空間を形成することと、
    　前記空間を形成することの後、熱処理によって、前記空間の内部のガスを、前記ガス排出路を通して前記積層構造の外部に排出することと、を備える半導体装置の製造方法。
  2. 　前記溝部が形成された前記シリコン酸化膜を形成することは、
    　前記複数のシリコン基板のうちの少なくとも１つに、前記シリコン酸化膜を形成したのち、前記シリコン酸化膜の一部をエッチングして前記溝部を形成することである、請求項１に記載の半導体装置の製造方法。
  3. 　前記溝部が形成された前記シリコン酸化膜を形成することは、
    　前記複数のシリコン基板のうちの前記シリコン酸化膜が形成される少なくとも１つに、下地となる溝部（２９）を形成することと、
    　前記下地となる溝部を形成することの後に、前記複数のシリコン基板のうちの少なくとも１つの上に、前記下地となる溝部の形状が反映されることで前記溝部が形成された前記シリコン酸化膜を形成することと、を含んでいる請求項１に記載の半導体装置の製造方法。
  4. 　内部に空間（３０）が形成された半導体装置であって、
    　シリコンで構成された支持層（１１）と、
    　シリコンで構成され、エレメント部（１５）を有すると共に、前記支持層の上に第１シリコン酸化膜（１２）を介して接合された活性層（１３）と、
    　シリコンで構成され、前記活性層の上に第２シリコン酸化膜（２２）を介して接合されていると共に、前記エレメント部と対応する位置に凹部（２３）が形成されたキャップ部（２０）と、を有し、
    　前記支持層、前記第１シリコン酸化膜、前記活性層、前記第２シリコン酸化膜および前記キャップ部による積層構造が構成されていると共に、前記凹部によって前記積層構造の内部に前記空間が形成されており、
    　前記第１シリコン酸化膜と前記第２シリコン酸化膜の少なくとも１つには、前記空間を囲みつつ前記活性層の外周に至るガス排出路（４０）が形成されている、半導体装置。
  5. 　前記ガス排出路は、前記第１シリコン酸化膜と前記第２シリコン酸化膜の少なくとも１つに設けられた空隙によって構成されている、請求項４に記載の半導体装置。
  6. 　前記ガス排出路は、前記第１シリコン酸化膜に形成されており、
    　前記ガス排出路が形成された位置において前記支持層と前記活性層が前記第１シリコン酸化膜から露出していて、前記ガス排出路が前記支持層と前記活性層および前記第１シリコン酸化膜に囲まれた空隙で構成されている、請求項４に記載の半導体装置。
  7. 　前記ガス排出路は、前記第２シリコン酸化膜に形成されており、
    　前記ガス排出路が形成された位置において前記活性層と前記キャップ部が前記第２シリコン酸化膜から露出していて、前記ガス排出路が前記活性層と前記キャップ部および前記第２シリコン酸化膜に囲まれた空隙で構成されている、請求項４に記載の半導体装置。
  8. 　前記ガス排出路は、前記第１シリコン酸化膜に形成されており、
    　前記ガス排出路が形成された位置においても前記支持層と前記活性層が前記第１シリコン酸化膜によって覆われることで、前記ガス排出路が前記支持層および前記活性層から離れた位置に形成されている、請求項４に記載の半導体装置。
  9. 　前記ガス排出路は、前記第２シリコン酸化膜に形成されており、
    　前記ガス排出路が形成された位置においても前記活性層と前記キャップ部が前記第２シリコン酸化膜によって覆われることで、前記ガス排出路が前記活性層および前記キャップ部から離れた位置に形成されている、請求項４に記載の半導体装置。
  10. 　前記空間内の圧力が１００Ｐａ以下となっており、該空間内にゲッター膜が備えられていない、請求項４ないし９のいずれか１つに記載の半導体装置。
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