WO2019207747A1 - スイッチング電源装置 - Google Patents

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pulse signal
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啓太 石倉
拓巳 椎山
上野　政則
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サンケン電気株式会社
本田技研工業株式会社
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Definitions

  • the present invention relates to a switching power supply device that converts an input voltage into an output voltage using a plurality of converter units connected in parallel.
  • the control circuit itself since the prior art performs multiphase processing based on the value obtained by adding the current correction value to the conduction ratio command value, the control circuit itself must be modified, and a microcomputer or a dedicated analog control IC is installed.
  • the switching power supply used has a problem that it is difficult to apply.
  • the current control calculation for each phase needs to be performed inside the microcomputer, so the existing control program must be significantly changed.
  • it is necessary to use a plurality of PWM counters inside the microcomputer when performing multiphase but the number of counters is limited. Therefore, in order to increase the number of phases, a highly functional microcomputer is required, leading to an increase in cost.
  • a dedicated analog control IC application circuits are often determined, and it is difficult to incorporate a current correction circuit or phase shift conversion circuit for calculating current correction for each phase. was there.
  • the object of the present invention is to solve the above-mentioned problems of the prior art and easily realize multi-phase and current balancing with the number of operation phases according to the load amount without changing the basic control circuit portion of the control circuit.
  • An object of the present invention is to provide a switching power supply that can be used.
  • a switching power supply device of the present invention includes a main circuit in which a plurality of power conversion units having switching elements are connected in parallel to each other, a control circuit that outputs a reference pulse signal based on the output of the entire main circuit, and the entire main circuit And a plurality of individual currents that are provided corresponding to the plurality of power conversion units and that detect the output currents of the plurality of power conversion units as individual currents. Based on the detection circuit, the entire current, the individual current, and the reference pulse signal, each of the plurality of power conversion units generates an individual pulse signal, and each of the plurality of power conversion units includes the individual pulse signal.
  • a pulse corrector that outputs to each of the plurality of power converters as a drive signal of the switching element, and the pulse corrector Zui determines the number of operation phases the power conversion unit, and outputs each of the individual pulse signal to the power conversion unit of the determined number of the operation phase.
  • the control circuit since the pulse corrector can perform current correction and multi-phase based on the gate pulse signal output from the control circuit, the control circuit has a multi-phase (interleave) function.
  • the interleave (multi-phase) function can be easily provided simply by adding a pulse compensator, and multi-phase and current balancing can be easily achieved with the number of operating phases according to the load. There is an effect that can be done.
  • the switching power supply device 1 is a multi-phase DC / DC converter.
  • the switching power supply device 1 includes a control circuit 2, a pulse corrector 3, an overall current detection circuit CT 0, and N converter units CH 1 to CH N that are main circuits. .
  • the switching power supply device 1 has a power supply Vin connected to the input side and a load L connected to the output side. Then, between the power source Vin and the load L, N converter units CH 1 to CH N are connected and driven in parallel as the first to N-th operation phases.
  • the N converter units CH 1 to CH N are power conversion units having switching elements that are on / off controlled by pulse signals.
  • Converter CH n is a reactor S n, includes a diode D n, a switching element Q n, and the capacitor C n, and a separate current detector circuit CT n, constitute a step-up chopper circuit of the non-insulated.
  • a boost chopper circuit is exemplified as the converter unit CH n .
  • a PWM control converter such as a step-down chopper circuit or a step-up / down chopper circuit
  • an isolated DC / DC A DC converter may be used.
  • a series circuit is formed by the reactor S n and the diode D n, and one end of the reactor S n in this series circuit is connected to the power source Vin and the cathode of the diode D n is connected to the load L.
  • the capacitor C n is connected in parallel with the load L on the output side between the connection point between the cathode of the diode D n and the load L and the ground terminal.
  • the switching element Q n is composed of MOS-FET.
  • the switching element Q n has a drain connected to a connection point between the reactor S n and the diode D n, and a source connected to the ground terminal.
  • the switching operation of the switching element Q n is controlled by a drive signal applied to the gate, the voltage of the power supply Vin is supplied to be boosted load L.
  • the converter unit CH n includes an abnormal operation detection unit 11 n .
  • the abnormal operation detection unit 11 n outputs an operation abnormality signal to the pulse corrector 3 when detecting an operation abnormality such as overheating, short circuit, or failure of the converter unit CH n .
  • the individual current detection circuit CT n detects a current flowing through the reactor S n, that is, an output current of the converter unit CH n (for example, an average value in the period Ts of the gate pulse signal).
  • Individual current detection circuit CT n is composed of, for example, a current transformer or sense resistor.
  • the total current detection circuit CT 0 detects an input current (for example, an average value in the cycle Ts of the gate pulse signal) input from the power source Vin to the entire main circuit (converter units CH 1 to CH N ).
  • Input current detected by the entire current detecting circuit CT 0 is a current input of the converter unit CH 1 ⁇ CH N throughout the main circuit which is the sum of input currents flowing through (converter CH 1 ⁇ CH N).
  • Overall current detecting circuit CT 0 is composed of, for example, a current transformer or sense resistor.
  • the control circuit 2 is a circuit for generating a gate pulse signal for turning on and off the switching element Q n of the converter unit CH n.
  • the control circuit 2 outputs a gate pulse signal whose duty ratio (pulse width) is controlled to the pulse corrector 3 so that the output voltage of the entire main circuit (converters CH 1 to CH N ) becomes a target value.
  • the pulse corrector 3 corrects the gate pulse signal based on the gate pulse signal input from the control circuit 2 so that the input currents of the converter units CH 1 to CH N are equalized, and makes a phase for multiphase. Is generated, and the switching elements Q 1 to Q N are turned on and off. That is, since the pulse corrector 3 performs multi-phase conversion and current balance, the control circuit 2 only needs to have a function of controlling a single-phase converter and does not need to support multi-phase conversion.
  • the pulse corrector 3 includes a field programmable gate array (FPGA), and functions as a divider 4, drive signal generators 5 1 to 5 N , and a phase controller 10.
  • FPGA field programmable gate array
  • the divider 4 divides the input current detected by the overall current detection circuit CT 0 by N ′ (N ′ is a natural number equal to or less than N) that is the number of operation phases, calculates the average current, and drives the calculated average current.
  • the signals are output to the signal generators 5 1 to 5 N , respectively.
  • the drive signal generator 5 n includes a current deviation calculator 6 n , a compensator 7 n , a duty adder 8 n, and a phase shifter 9 n .
  • the current deviation calculator 6 n is a subtractor that calculates the difference between the average current input from the divider 4 and the output current of the converter unit CH n detected by the individual current detection circuit CT n as a current deviation.
  • the compensator 7 n determines a correction duty value ⁇ D n that compensates for the current deviation calculated by the current deviation calculator 6 n .
  • proportional controller P controller
  • proportional integral controller PI controller
  • proportional-integral-derivative controller PID controller
  • the duty adder 8 n adds D + ⁇ D n obtained by adding the correction duty value ⁇ D n determined by the compensator 7 n to the duty value (pulse width) D of the gate pulse signal input from the control circuit 2 as the gate pulse width.
  • a driving signal is generated.
  • the phase shifter 9 n delays the drive signal generated by the duty adder 8 n based on the phase angle command from the phase controller 10, where Ts is the period of the gate pulse signal output from the control circuit 2. Output to the converter CH n .
  • Phase control unit 10 based on the abnormal operation signal input from the converter unit CH1 ⁇ CH N, with the converter unit CHn abnormal operation is detected as abnormal phase, normally converter CHn operating normally Recognize as a phase. Then, the phase control unit 10 determines the number of operation phases N ′ based on the current flowing through the entire main circuit (converter units CH 1 to CH N ) (input current detected by the overall current detection circuit CT 0 ). N ′ operation phases to be operated are determined from the normal phases excluding the phases.
  • the phase control unit 10 reduces the number of operating phases N ′ when the input current detected by the total current detection circuit CT 0 is small, that is, the load L is light, while the input current detected by the total current detection circuit CT 0 Is large, that is, when the load L is heavy, the number of operation phases N ′ is increased. As a result, the number of operation phases that are driven at light load can be reduced, so that switching loss of the switching element Qn can be reduced. As a result, the power conversion efficiency at light load can be increased.
  • phase control unit 10 determines the number of operation phases N ′ so that each output current of the operation phase becomes a predetermined value or more. As a result, the output current can be limited so that the efficiency is not significantly reduced.
  • the phase control unit 10 stops the output of the drive signal to the phase shifter 9 n of the phase for which N ′ operation phases have not been determined, and the phase shifter 9 of the phase determined to be N ′ operation phases. For n , a phase angle command shifted by 360 ° / N ′ is output. As a result, the drive signals of each operation phase are output at a phase angle shifted by 360 ° / N ′.
  • the phase control unit 10 outputs the operation phase number N ′ to the control circuit 2.
  • the control circuit 2 determines the control gain of the entire main circuit (converter units CH 1 to CH N ) based on the number of operation phases N ′. That is, since the transfer function to be controlled differs depending on the number of operation phases to be driven, the control circuit 2 decreases the control gain as the operation phase number N ′ decreases based on the operation phase number N ′. Thereby, the switching power supply device 1 can be controlled with an optimum control gain regardless of the number of operation phases to be driven.
  • FIG. 2 shows an example in which the phase control unit 10 determines the first to N′th phases as N ′ operation phases.
  • the duty adder 8 n of the drive signal generator 5 n calculates the time (pulse width) from the rising edge to the falling edge of the gate pulse signal input from the control circuit 2 at time t 0 as the duty value Dt. Measured as zero .
  • the duty adder 8 n outputs a drive signal having a gate pulse width of Dt 0 + ⁇ D n t 0 obtained by adding the correction duty value ⁇ D n t 0 determined by the compensator 7 n to the measured duty value Dt 0. Generate.
  • the gate pulse widths Dt 0 + ⁇ D 1 t 0 , Dt 0 + ⁇ D 2 t 0 ,..., Dt 0 + ⁇ D N t 0 of the driving signals in the first to N′th operation phases are determined.
  • the phase shifter 9 n receives the drive signal generated by the duty adder 8 n from the time t 1 , that is, the timing when the next gate pulse signal rises from the control circuit 2, Ts ⁇ (n ⁇ 1) / N 'Is delayed and output to the converter CH n .
  • a pulse having a gate pulse width Dt 0 + ⁇ D 1 t 0 that rises at time t1 is output to the converter unit CH 1 as a first-phase drive signal.
  • a second pulse having a gate pulse width Dt 0 + ⁇ D 2 t 0 rising after a time Ts / N ′ corresponding to a phase of 360 ° / N ′ from the first phase drive signal is supplied to the converter CH 2.
  • a phase drive signal is output.
  • the third to N′-phase drive signals generated by the duty adder 8 n are output to the converter units CH 2 to CH N with the phase shifted by the time Ts / N ′ interval.
  • the gate pulse signal input from the control circuit 2 at time t 1 after the pulse corrector 3 be made the same current correction and multi-phased, and output to the next switching period of time t 2 later.
  • the gate pulse signal output from the control circuit 2 is input to the pulse corrector 3, the current correction is calculated and the phase shift operation is performed in the pulse corrector 3, and N
  • Each drive signal of 'number of converter units CH 1 to CH N' is output.
  • the multi-phase and current balancing are executed with a control delay of one switching cycle.
  • the multi-phase and current balancing are executed without causing a control delay.
  • the pulse corrector 3, the drive signal generation unit 5 of the first phase without performing calculation of the correction duty value [Delta] D 1, are output from the control circuit 2 the gate pulse signal is output as it is as the drive signal of the converter unit CH 1.
  • the correction signal duty values ⁇ D 2 to ⁇ D N ′ are calculated by the second to N′-phase drive signal generators 5 2 to 5 N ′ , respectively, to execute current balancing.
  • the phase shifter 9 1 time t 0 to the control circuit 2 and a drive signal generation unit 5 1 a gate pulse signal is inputted, a driving signal of the first phase to be output to the converter unit CH 1
  • the drive signal generators 5 2 to 5 N ′ calculate the correction duty value ⁇ D n t 0 .
  • phase shifter 9 2 of the drive signal generation unit 5 2 raises the driving signal of the second phase at a distance from the leading edge of the drive signal of the first phase period Ts / N '.
  • the phase shifters 9 3 to 9 N ′ of the drive signal generators 5 3 to 5 N ′ also raise the drive signals of the second phase to the N ′ phase at the same interval.
  • the phase shifter 9 1 of the drive signal generation unit 5 lowers the drive signal falling at the same time as the first phase of a gate pulse signal at time t 0 + DT 0.
  • the duty value Dt 0 and the correction duty value ⁇ D n calculated in advance are calculated. by adding the t 0 determines the gate pulse width DT 0 + ⁇ D n t 0 to a driving signal of the first-phase to third n 'phase, second phase, second in response to the gate pulse width DT 0 + ⁇ D n t 0 determined
  • the drive signal for the N ′ phase is lowered.
  • the switching power supply device 1a is a multi-phase inverter.
  • the switching power supply device 1 a includes a control circuit 2, a pulse corrector 3, an overall current detection circuit CT 0, and N inverter units INV 1 to INV N that are main circuits. .
  • the description of the same configuration as that of the first embodiment will be omitted as appropriate.
  • a power source Vin is connected to the input side, and a load L is connected to the output side. Then, between the power source Vin and the load L, N inverter units INV 1 to INV N are driven in parallel with each other as first to Nth operation phases.
  • the N inverter units INV 1 to INV N are power conversion units having switching elements that are on / off controlled by pulse signals.
  • the inverter unit INV n includes a capacitor C n , an inverting buffer NOT n , a reactor S n , four switching elements Q n-1 to 4 and an individual current detection circuit CT n, and is a single phase of a full bridge. It constitutes an inverter.
  • the capacitor C n is connected in parallel with the power source Vin.
  • the four switching elements Q n ⁇ 1 to 4 are configured by MOS-FETs.
  • a series circuit including a switching element Q n-1 and a switching element Q n-2 is connected between the positive terminal and the negative terminal of the capacitor C n , and the switching element Q n-3 and the switching element Q n are connected. -4 is connected.
  • Connection point of the switching element Q n-1 and the switching element Q n-2 is connected to one end of the load L via a reactor S n, a connection point between the switching elements Q n-3 and the switching element Q n-4 Is connected to the other end of the load L.
  • a capacitor C 0 that functions as a filter circuit that removes high-frequency components is connected between both ends of the load L together with the reactor S n of the inverter unit INV n .
  • the drive signal from the pulse corrector 3 is directly input to the gates of the switching element Q n-1 and the switching element Q n-4 , and the inverting buffer NOT n is input to the gates of the switching element Q n-2 and the switching element Q n-3. Is input through.
  • the switching elements Q n ⁇ 1 to 4 are turned on / off by the drive signal, and the DC voltage is converted into a desired AC voltage.
  • the individual current detection circuit CT n detects the current flowing through the reactor S n, that is, the output current of the inverter unit INV n .
  • Individual current detection circuit CT n is composed of, for example, a current transformer or sense resistor.
  • the current deviation calculator 6 n of the pulse corrector 3 outputs the average current input from the divider 4 and the output of the inverter unit INV n detected by the individual current detection circuit CT n .
  • the difference from the current (for example, the average value in the period Ts of the gate pulse signal) is calculated as the current deviation.
  • the total current detection circuit CT 0 detects the output current output from the entire main circuit (inverter units INV 1 to INV N ).
  • the output current detected by the total current detection circuit CT 0 is the total output current of the main circuit (inverter units INV 1 to INV N ) obtained by summing the output currents flowing through the inverter units INV 1 to INV N , respectively.
  • Overall current detecting circuit CT 0 is composed of, for example, a current transformer or sense resistor.
  • the divider 4 of the pulse corrector 3 calculates the output current (for example, the average value in the period Ts of the gate pulse signal) detected by the total current detection circuit CT 0 by the number of operation phases. The average current is calculated by dividing by a certain N, and the calculated average current is output to the drive signal generators 5 1 to 5 n , respectively.
  • the gate pulse signal output from the control circuit 2 is input to the pulse corrector 3, the current correction is calculated and the phase shift operation is performed in the pulse corrector 3, and N
  • Each drive signal of the inverter units INV 1 to INV N is output.
  • a plurality of power conversion units (converter unit CH n , inverter unit INV n ) having switching elements (switching element Q n , switching elements Q n-1 to 4 ) are provided.
  • the pulse corrector 3 can perform multiphase and current balancing with the number of operation phases according to the load amount based on the gate pulse signal output from the control circuit 2, the control circuit 2 It is not necessary to have a multiphase function, and the main circuit can be efficiently multiphased only by adding the pulse corrector 3.
  • the individual pulse signal for each power conversion unit having the number of operation phases N ′ is obtained
  • the individual current for each power conversion unit having the number N ′ of operation phases is the total current by the number N ′ of operation phases.
  • the values are generated by correcting the duty value of the reference pulse signal so that the divided values are obtained.
  • the pulse corrector 3 operates a plurality of power conversion units in multiphase. With this configuration, an interleave (multi-phase) function can be easily provided simply by adding the pulse corrector 3.
  • the pulse corrector 3 outputs the reference pulse signal as the switching element drive signal as it is for the first phase operation phase, and for the operation phases other than the first phase.
  • the generated individual pulse signals are output with the phase shift angles shifted from the reference pulse signal evenly.
  • the pulse corrector 3 outputs the operation phase number N ′ to the control circuit 2, and the control circuit 2 determines the control gain of the entire main circuit based on the operation phase number N ′. Then, either or both of the overload detection threshold value are changed. With this configuration, it is possible to operate safely with an optimum control gain.
  • the pulse corrector 3 determines the number of operation phases N ′ so that the output current is equal to or greater than a predetermined threshold value. With this configuration, the output current can be limited so that the efficiency is not significantly reduced.
  • the abnormal operation detectors 11 1 to 11 N that detect the respective abnormal operations for each of the plurality of power converters are provided, and the pulse corrector 3 detects the abnormal operation.
  • the power converter is set to the abnormal phase, the output of the individual pulse signal is stopped, and the power converter that has not detected abnormal operation is set to the normal phase, and the duty of the reference pulse signal is set so that the individual current for each normal phase is equalized.
  • Each value is generated by correcting the value.
  • the pulse corrector 3 outputs the number of normal phases to the control circuit 2, and the control circuit 2 controls the control gain of the entire main circuit and the overload detection based on the number of normal phases. Either or both of the threshold values are changed. With this configuration, it is possible to operate safely with an optimum control gain.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)

Abstract

簡便に負荷量に応じた動作フェーズ数で多相化と電流均衡化を実現できるスイッチング電源装置を提供する。　主回路と、基準パルス信号を出力する制御回路（２）と、主回路全体の出力電流を全体電流として検出する全体電流検出回路ＣＴ０と、複数の電力変換部に対応して設けられ、複数の電力変換部毎の出力電流を個別電流として検出する複数の個別電流検出回路ＣＴｎと、全体電流と個別電流と基準パルス信号とに基づき複数の電力変換部毎の個別パルス信号をそれぞれ生成し、且つ、複数の電力変換部毎の個別パルス信号をスイッチング素子の駆動信号として複数の電力変換部にそれぞれ出力するパルス補正器（３）とを備え、パルス補正器（３）は、全体電流に基づいて電力変換部の動作フェーズ数Ｎ'を決定し、決定した動作フェーズ数Ｎ'の電力変換部に対して個別パルス信号をそれぞれ出力する。

Description

スイッチング電源装置
　本発明は、並列接続された複数のコンバータ部を用いて入力電圧を出力電圧に変換するスイッチング電源装置に関する。
　近年、出力負荷の増大に伴って大電流化や低リップル化を実現するために、動作フェーズ数を複数にし、位相をずらして各動作フェーズを駆動するマルチフェーズ型のスイッチング電源装置が知られている。このようなスイッチング電源装置では、負荷へ供給する電流も動作フェーズが均等に分担しながら運転をする必要がある。そこで、各動作フェーズの電流偏差を検出し、この偏差を零にする補正信号を通流率指令値に加算することで、装置を大形化・複雑化させることがなく、各動作フェーズが均等に電流を分担しながら運転する技術が提案されている（例えば、特許文献１参照）。
特開平０９－２１５３２２号公報
　しかしながら、従来技術は、通流率指令値に電流補正値を加算した値を基に多相化を行なっているため、制御回路自体を改変しなければならず、マイコンや専用のアナログ制御ＩＣを使ったスイッチング電源装置において、適用が難しいという問題点があった。例えば、マイコンを使用する場合、各相の電流補正の計算をマイコン内部で行なう必要があるため、既存の制御プログラムを大幅に変更しなければならない。また、多相化をする際にマイコン内部のＰＷＭカウンタを複数使う必要があるが、カウンタの本数には限りがある。従って、相数を増やすには高機能のマイコンが必要となりコスト増につながる。そして、専用のアナログ制御ＩＣを使用する場合、アプリケーション回路は概ね決められていることが多く、各相の電流補正を計算するための電流補正回路や移相変換回路を組み入れることは難しいという問題点があった。
　本発明の目的は、従来技術の上記問題を解決し、制御回路の基本的な制御回路分を変更することなく、簡便に負荷量に応じた動作フェーズ数で多相化と電流均衡化を実現できるスイッチング電源装置を提供することにある。
　本発明のスイッチング電源装置は、スイッチング素子を有する複数の電力変換部が互いに並列接続されてなる主回路と、前記主回路全体の出力に基づき基準パルス信号を出力する制御回路と、前記主回路全体の出力電流を全体電流として検出する全体電流検出回路と、複数の前記電力変換部に対応して設けられ、且つ、複数の前記電力変換部毎の出力電流を個別電流として検出する複数の個別電流検出回路と、前記全体電流と前記個別電流と前記基準パルス信号とに基づき複数の前記電力変換部毎の個別パルス信号をそれぞれ生成し、且つ、複数の前記電力変換部毎の前記個別パルス信号を前記スイッチング素子の駆動信号として複数の前記電力変換部にそれぞれ出力するパルス補正器と、を具備し、前記パルス補正器は、前記全体電流に基づいて前記電力変換部の動作フェーズ数を決定し、決定した前記動作フェーズ数の前記電力変換部に対して前記個別パルス信号をそれぞれ出力することを特徴とする。
　本発明によれば、パルス補正器によって、制御回路から出力されるゲートパルス信号を基に電流補正と多相化を行なうことができるため、制御回路は多相化（インターリーブ）の機能を有している必要がなく、パルス補正器を追加するだけで、容易にインターリーブ（マルチフェーズ）機能を持たせることができ、簡便に負荷量に応じた動作フェーズ数で多相化と電流均衡化を実現できるという効果を奏する。
本発明に係るスイッチング電源装置の第１の実施の形態の回路構成を示す回路構成図である。 図１に示すパルス補正器の動作波形例を示す波形図である。 図１に示すパルス補正器の他の動作波形例を示す波形図である。 本発明に係るスイッチング電源装置の第２の実施の形態の回路構成を示す回路構成図である。
　以下、図を参照して本発明の実施の形態を詳細に説明する。なお、以下の実施の形態において、同様の機能を示す構成には、同一の符号を付して適宜説明を省略する。
（第１の実施の形態）
　第１の実施の形態のスイッチング電源装置１は、マルチフェーズ型のＤＣ／ＤＣコンバータである。スイッチング電源装置１は、図１を参照すると、制御回路２と、パルス補正器３と、全体電流検出回路ＣＴ０と、主回路であるＮ個のコンバータ部ＣＨ１～ＣＨＮとを備えている。
　スイッチング電源装置１は、入力側に電源Ｖｉｎが、出力側に負荷Ｌがそれぞれ接続されている。そして、電源Ｖｉｎと負荷Ｌとの間に、Ｎ個のコンバータ部ＣＨ１～ＣＨＮが第１～第Ｎ相の各動作フェーズとして互いに並列接続されて駆動される。
　Ｎ個のコンバータ部ＣＨ１～ＣＨＮは、パルス信号によってオンオフ制御されるスイッチング素子を有する電力変換部である。そして、Ｎ個のコンバータ部ＣＨ１～ＣＨＮは、それぞれ同じ構成を有している。従って、ｎ＝１～Ｎの自然数とし、コンバータ部ＣＨｎについて詳細に説明する。コンバータ部ＣＨｎは、リアクトルＳｎと、ダイオードＤｎと、スイッチング素子Ｑｎと、コンデンサＣｎと、個別電流検出回路ＣＴｎとを備え、非絶縁型の昇圧チョッパ回路を構成している。なお、本実施の形態では、コンバータ部ＣＨｎとして昇圧チョッパ回路を例に挙げているが、昇圧チョッパ回路以外のＰＷＭ制御コンバータ（降圧チョッパ回路、昇降圧チョッパ回路等）や、絶縁型のＤＣ／ＤＣコンバータであっても良い。
　リアクトルＳｎと、ダイオードＤｎとによって直列回路が形成されており、この直列回路におけるリアクトルＳｎの一方端が電源Ｖｉｎに、ダイオードＤｎのカソードが負荷Ｌに接続されている。コンデンサＣｎは、ダイオードＤｎのカソードと負荷Ｌとの接続点と接地端子との間に、出力側において負荷Ｌと並列に接続されている。
　本実施の形態において、スイッチング素子Ｑｎは、ＭＯＳ－ＦＥＴで構成されている。スイッチング素子Ｑｎは、ドレインがリアクトルＳｎとダイオードＤｎとの接続点に接続され、ソースが接地端子に接続されている。これにより、ゲートに印加される駆動信号によってスイッチング素子Ｑｎのスイッチング動作が制御され、電源Ｖｉｎの電圧が昇圧されて負荷Ｌに供給される。
　また、コンバータ部ＣＨｎは、異常動作検出部１１ｎを備えている。異常動作検出部１１ｎは、コンバータ部ＣＨｎの過熱、短絡、故障等の動作異常を検出すると、動作異常信号をパルス補正器３に出力する。
　個別電流検出回路ＣＴｎは、リアクトルＳｎを流れる電流、すなわちコンバータ部ＣＨｎの出力電流（例えば、ゲートパルス信号の周期Ｔｓにおける平均値）を検出する。個別電流検出回路ＣＴｎは、例えば、カレントトランスや検出抵抗で構成される。
　全体電流検出回路ＣＴ０は、電源Ｖｉｎから主回路（コンバータ部ＣＨ１～ＣＨＮ）全体に入力される入力電流（例えば、ゲートパルス信号の周期Ｔｓにおける平均値）を検出する。全体電流検出回路ＣＴ０によって検出される入力電流は、コンバータ部ＣＨ１～ＣＨＮをそれぞれ流れる入力電流を合計した主回路（コンバータ部ＣＨ１～ＣＨＮ）全体に入力される電流となる。全体電流検出回路ＣＴ０は、例えば、カレントトランスや検出抵抗で構成される。
　制御回路２は、コンバータ部ＣＨｎのスイッチング素子Ｑｎをオンオフ制御するゲートパルス信号を生成する回路である。制御回路２は、主回路（コンバータ部ＣＨ１～ＣＨＮ）全体の出力電圧が目標値となるように、デューティ比（パルス幅）を制御したゲートパルス信号をパルス補正器３に出力する。
　そして、パルス補正器３は、制御回路２から入力されるゲートパルス信号に基づいて、コンバータ部ＣＨ１～ＣＨＮの入力電流が均等になるようにゲートパルス信号を補正し多相化のため位相を調整した駆動信号を生成し、スイッチング素子Ｑ１～ＱＮをオンオフ動作させる。すなわち、多相化と電流バランスはパルス補正器３が行うので、制御回路２は、単相のコンバータを制御する機能を有していれば良く、多相化に対応している必要はない。
　パルス補正器３は、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array：ＦＰＧＡ）で構成され、除算器４、駆動信号生成部５１～５Ｎ、フェーズ制御部１０として機能する。
　除算器４は、全体電流検出回路ＣＴ０によって検出される入力電流を動作フェーズ数であるＮ’（Ｎ’はＮ以下の自然数）で除算して平均電流を算出し、算出した平均電流を駆動信号生成部５１～５Ｎにそれぞれ出力する。
　駆動信号生成部５１～５Ｎは、それぞれ同じ構成を有している。従って、ｎ＝１～Ｎの自然数とし、駆動信号生成部５ｎについて詳細に説明する。駆動信号生成部５ｎは、電流偏差演算器６ｎと、補償器７ｎと、デューティ加算器８ｎと、移相器９ｎとを備えている。
　電流偏差演算器６ｎは、除算器４から入力される平均電流と、個別電流検出回路ＣＴｎによって検出されたコンバータ部ＣＨｎの出力電流との差分を電流偏差として演算する減算器である。
　補償器７ｎは、電流偏差演算器６ｎによって演算された電流偏差を補償する補正用デューティ値ΔＤｎを決定する。なお、補償器７ｎとしては、比例制御器（Ｐ制御器）、比例積分制御器（ＰＩ制御器）、比例積分微分制御器（ＰＩＤ制御器）等を用いることができる。
　デューティ加算器８ｎは、制御回路２から入力されたゲートパルス信号のデューティ値（パルス幅）Ｄに補償器７ｎによって決定された補正用デューティ値ΔＤｎを加算したＤ＋ΔＤｎをゲートパルス幅とする駆動信号を生成する。これにより、除算器４から入力される平均電流にコンバータ部ＣＨｎの出力電流が近づく方向に、ゲートパルス信号のデューティ値を補正した駆動信号を生成されることになる。
　移相器９ｎは、制御回路２から出力されるゲートパルス信号の周期をＴｓとすると、デューティ加算器８ｎによって生成された駆動信号をフェーズ制御部１０からの位相角指令に基づいて遅れさせてコンバータ部ＣＨｎに出力させる。
　フェーズ制御部１０は、コンバータ部ＣＨ１～ＣＨＮから入力される異常動作信号に基づいて、動作異常が検出されたコンバータ部ＣＨｎを異常フェーズとすると共に、正常に動作しているコンバータ部ＣＨｎを正常フェーズとして認識する。そして、フェーズ制御部１０は、主回路（コンバータ部ＣＨ１～ＣＨＮ）全体を流れる電流（全体電流検出回路ＣＴ０によって検出される入力電流）に基づいて、動作フェーズ数Ｎ’を決め、異常フェーズを除く正常フェーズの中から動作させるＮ’個の動作フェーズを決定する。
　フェーズ制御部１０は、全体電流検出回路ＣＴ０によって検出される入力電流が小さい、すなわち負荷Ｌが軽い場合、動作フェーズ数Ｎ’を減らし、一方、全体電流検出回路ＣＴ０によって検出される入力電流が大きい、すなわち負荷Ｌが重い場合、動作フェーズ数Ｎ’を増やす。これにより軽負荷時に駆動する動作フェーズ数を減らせるため、スイッチング素子Ｑｎのスイッチング損失を低減できる。結果として軽負荷時の電力変換効率を上げることができる。
　また、フェーズ制御部１０は、動作フェーズのそれぞれの出力電流が所定に値以上になるように動作フェーズ数Ｎ’を決定する。これにより、効率が著しく低下することないように出力電流を限定することができる。
　フェーズ制御部１０は、Ｎ’個の動作フェーズを決定されなかったフェーズの移相器９ｎには駆動信号の出力を停止させ、Ｎ’個の動作フェーズに決定されたフェーズの移相器９ｎには３６０°／Ｎ’ずつずれた位相角指令を出力する。これにより、各動作フェーズの駆動信号はそれぞれ３６０°／Ｎ’ずつずれた位相角で出力されることになる。
　さらに、フェーズ制御部１０は、動作フェーズ数Ｎ’を制御回路２に出力する。制御回路２は、動作フェーズ数Ｎ’に基づいて主回路（コンバータ部ＣＨ１～ＣＨＮ）全体の制御ゲインを決める。すなわち、駆動する動作フェーズ数によって制御対象の伝達関数は異なるため、制御回路２は、動作フェーズ数Ｎ’に基づき、動作フェーズ数Ｎ’が小さくなるほど、制御ゲインを低下させる。これにより、駆動する動作フェーズ数に拘わらず、最適な制御ゲインでスイッチング電源装置１を制御することができる。
　次に、パルス補正器３内部での電流補正と多相化の方法について図２を参照して詳細に説明する。なお、図２には、フェーズ制御部１０によって、第１～第Ｎ’相がＮ’個の動作フェーズとして決定された例が示されている。
　パルス補正器３において、駆動信号生成部５ｎのデューティ加算器８ｎは、時刻ｔ０に制御回路２から入力されたゲートパルス信号の立ち上がりから立ち下りまでの時間（パルス幅）をデューティ値Ｄｔ０として計測する。なお、制御回路２から出力されるゲートパルス信号の周期Ｔｓは、コンバータ部ＣＨｎのスイッチング周期となる。
　また、デューティ値Ｄｔ０の計測と並行して、電流偏差演算器６ｎによる電流偏差の演算と、デューティ加算器８ｎによる補正用デューティ値ΔＤｎｔ０の決定とを実行する。
　そして、デューティ加算器８ｎは、計測したデューティ値Ｄｔ０に補償器７ｎによって決定された補正用デューティ値ΔＤｎｔ０を加算したＤｔ０＋ΔＤｎｔ０をゲートパルス幅とする駆動信号を生成する。これにより、第１相～第Ｎ’相の各動作フェーズの駆動信号のゲートパルス幅Ｄｔ０＋ΔＤ１ｔ０、Ｄｔ０＋ΔＤ２ｔ０、…、Ｄｔ０＋ΔＤＮｔ０がそれぞれ決定される。
　次に、移相器９ｎは、時刻ｔ１、すなわち制御回路２から次のゲートパルス信号が立ち上がるタイミングから、デューティ加算器８ｎによって生成された駆動信号をＴｓ×（ｎ－１）／Ｎ’だけ遅れさせてコンバータ部ＣＨｎに出力させる。これにより、コンバータ部ＣＨ１には、時刻ｔ１に立ち上がるゲートパルス幅Ｄｔ０＋ΔＤ１ｔ０のパルスが第１相の駆動信号として出力される。そして、コンバータ部ＣＨ２には、第１相の駆動信号よりも３６０°／Ｎ’の位相に相当する時間Ｔｓ／Ｎ’だけ遅れて立ち上がるゲートパルス幅Ｄｔ０＋ΔＤ２ｔ０のパルスが第２相の駆動信号が出力される。そして、コンバータ部ＣＨ２～ＣＨＮにも同様に時間Ｔｓ／Ｎ’間隔で位相をずらしてデューティ加算器８ｎによって生成された第３相～第Ｎ’相の駆動信号が出力される。
　そして、時刻ｔ１以降にパルス補正器３に制御回路２から入力されるゲートパルス信号も同様の電流補正と多相化が行われて、時刻ｔ２以降の次のスイッチング周期に出力される。
　以上のように、第１の実施の形態では、制御回路２から出力されたゲートパルス信号をパルス補正器３に入力し、パルス補正器３内で電流補正の計算と位相シフト操作を行ない、Ｎ’個のコンバータ部ＣＨ１～ＣＨＮ’のそれぞれの駆動信号が出力される。これによって、単相のスイッチング電源装置用のマイコンや専用のアナログ制御ＩＣを使用しても、パルス補正器３を追加するだけで、簡便に負荷量に応じた動作フェーズ数で多相化と電流均衡化を実現できる。
　なお、第１の実施の形態では、１スイッチング周期分の制御遅れで多相化と電流均衡化を実行するように構成したが、制御遅れを発生させることなく多相化と電流均衡化を実行することもできる。この場合には、図３に示すように、パルス補正器３において、第１相の駆動信号生成部５１では、補正用デューティ値ΔＤ１の計算を行うことなく、制御回路２から出力されるゲートパルス信号をそのままコンバータ部ＣＨ１の駆動信号として出力する。そして、第２相～第Ｎ’相の駆動信号生成部５２～５Ｎ’でそれぞれ補正用デューティ値ΔＤ２～ΔＤＮ’の計算を行って電流均衡化を実行する。
　図３を参照すると、時刻ｔ０に制御回路２からゲートパルス信号が入力されると駆動信号生成部５１の移相器９１は、コンバータ部ＣＨ１に出力する第１相の駆動信号を立ち上げると共に、駆動信号生成部５２～５Ｎ’において、補正用デューティ値ΔＤｎｔ０を計算する。
　次に、駆動信号生成部５２の移相器９２は、第１相の駆動信号の立ち上がりから時間Ｔｓ／Ｎ’の間隔を空けて第２相の駆動信号を立ち上げる。そして、駆動信号生成部５３～５Ｎ’の移相器９３～９Ｎ’も同様の間隔で第２相～第Ｎ’相の駆動信号を立ち上げる。
　次に、駆動信号生成部５１の移相器９１は、時刻ｔ０＋ＤＴ０のゲートパルス信号の立ち下りと同時に第１相の駆動信号を立ち下げる。そして、駆動信号生成部５２～５Ｎ’では、制御回路２から出力されたゲートパルス信号のデューティ値ＤＴ０が確定次第、デューティ値Ｄｔ０と予め計算しておいた補正用デューティ値ΔＤｎｔ０を加算して第１相～第Ｎ’相の駆動信号にゲートパルス幅ＤＴ０＋ΔＤｎｔ０を決定し、決定したゲートパルス幅ＤＴ０＋ΔＤｎｔ０に応じて第２相～第Ｎ’相の駆動信号の立ち下げをそれぞれ行う。
　そして、時刻ｔ１以降にパルス補正器３に制御回路２から入力されるゲートパルス信号も同様の電流補正と多相化が行われて、同一のスイッチング周期に出力される。
　これによって、制御遅れが発生することなく多相化と電流均衡化を実現できる。第１相の動作フェーズでは電流均衡化の電流補正は行われなくなるが、他の相の動作フェーズで電流均衡化の電流補正が行われるため、第１相の動作フェーズも自動的に電流均衡するようになっている。
（第２の実施の形態）
　第２の実施の形態のスイッチング電源装置１ａは、マルチフェーズ型のインバータである。スイッチング電源装置１ａは、図４を参照すると、制御回路２と、パルス補正器３と、全体電流検出回路ＣＴ０と、主回路であるＮ個のインバータ部ＩＮＶ１～ＩＮＶＮとを備えている。以下、第１の実施の形態と同様の構成については、適宜説明を省略する。
　スイッチング電源装置１ａは、入力側に電源Ｖｉｎが、出力側に負荷Ｌがそれぞれ接続されている。そして、電源Ｖｉｎと負荷Ｌとの間に、Ｎ個のインバータ部ＩＮＶ１～ＩＮＶＮが第１～第Ｎ相の各動作フェーズとして互いに並列接続されて駆動される。
　Ｎ個のインバータ部ＩＮＶ１～ＩＮＶＮは、パルス信号によってオンオフ制御されるスイッチング素子を有する電力変換部である。Ｎ個のインバータ部ＩＮＶ１～ＩＮＶＮは、それぞれ同じ構成を有している。従って、ｎ＝１～Ｎの自然数とし、インバータ部ＩＮＶｎについて詳細に説明する。インバータ部ＩＮＶｎは、コンデンサＣｎと、反転バッファＮＯＴｎと、リアクトルＳｎと、４個のスイッチング素子Ｑｎ－１～４と、個別電流検出回路ＣＴｎとを備え、フルブリッジの単相インバータを構成している。
　コンデンサＣｎは、電源Ｖｉｎと並列に接続されている。
　本実施の形態において、４個のスイッチング素子Ｑｎ－１～４は、ＭＯＳ－ＦＥＴで構成されている。コンデンサＣｎの正極端子と負極端子との間には、スイッチング素子Ｑｎ－１とスイッチング素子Ｑｎ－２とからなる直列回路が接続されると共に、スイッチング素子Ｑｎ－３とスイッチング素子Ｑｎ－４とからなる直列回路が接続されている。
　スイッチング素子Ｑｎ－１とスイッチング素子Ｑｎ－２との接続点はリアクトルＳｎを介して負荷Ｌの一方端に接続され、スイッチング素子Ｑｎ－３とスイッチング素子Ｑｎ－４との接続点は負荷Ｌの他方端に接続されている。なお、負荷Ｌの両端間には、インバータ部ＩＮＶｎのリアクトルＳｎと共に高周波成分を除去するフィルタ回路として機能するコンデンサＣ０が接続されている。
　パルス補正器３からの駆動信号は、スイッチング素子Ｑｎ－１及びスイッチング素子Ｑｎ－４のゲートに直接入力され、スイッチング素子Ｑｎ－２及びスイッチング素子Ｑｎ－３のゲートに反転バッファＮＯＴｎを介して入力される。これにより、駆動信号によってスイッチング素子Ｑｎ－１～４のオン／オフが切り替えられ、直流電圧を、所望の交流電圧に変換される。
　第２の実施の形態において個別電流検出回路ＣＴｎは、リアクトルＳｎを流れる電流、すなわちインバータ部ＩＮＶｎの出力電流を検出する。個別電流検出回路ＣＴｎは、例えば、カレントトランスや検出抵抗で構成される。なお、第２の実施の形態において、パル
ス補正器３の電流偏差演算器６ｎでは、除算器４から入力される平均電流と、個別電流検出回路ＣＴｎによって検出されたインバータ部ＩＮＶｎの出力電流（例えば、ゲートパルス信号の周期Ｔｓにおける平均値）との差分を電流偏差として演算する。
　第２の実施の形態において全体電流検出回路ＣＴ０は、主回路（インバータ部ＩＮＶ１～ＩＮＶＮ）全体から出力される出力電流を検出する。全体電流検出回路ＣＴ０によって検出される出力電流は、インバータ部ＩＮＶ１～ＩＮＶＮをそれぞれ流れる出力電流を合計した主回路（インバータ部ＩＮＶ１～ＩＮＶＮ）全体の出力電流となる。全体電流検出回路ＣＴ０は、例えば、カレントトランスや検出抵抗で構成される。なお、第２の実施の形態において、パルス補正器３の除算器４では、全体電流検出回路ＣＴ０によって検出される出力電流（例えば、ゲートパルス信号の周期Ｔｓにおける平均値）を動作フェーズ数であるＮで除算して平均電流を算出し、算出した平均電流を駆動信号生成部５１～５ｎにそれぞれ出力する。
　以上のように、第２の実施の形態では、制御回路２から出力されたゲートパルス信号をパルス補正器３に入力し、パルス補正器３内で電流補正の計算と位相シフト操作を行ない、Ｎ個のインバータ部ＩＮＶ１～ＩＮＶＮのそれぞれの駆動信号が出力される。これによって、単相のスイッチング電源装置用のマイコンや専用のアナログ制御ＩＣを使用しても、パルス補正器３を追加するだけで容易に多相化と電流均衡化を実現できる。
　以上説明したように、本実施の形態によれば、スイッチング素子（スイッチング素子Ｑｎ、スイッチング素子Ｑｎ－１～４）を有する複数の電力変換部（コンバータ部ＣＨｎ、インバータ部ＩＮＶｎ）が互いに並列接続されてなる主回路と、主回路全体の出力に基づき基準パルス信号を出力する制御回路２と、主回路全体の出力電流を全体電流として検出する全体電流検出回路ＣＴ０と、複数の電力変換部に対応して設けられ、且つ、複数の電力変換部毎の出力電流を個別電流として検出する複数の個別電流検出回路ＣＴｎと、全体電流と個別電流と基準パルス信号とに基づき複数の電力変換部毎の個別パルス信号をそれぞれ生成し、且つ、複数の電力変換部毎の個別パルス信号をスイッチング素子の駆動信号として複数の電力変換部にそれぞれ出力するパルス補正器３とを備え、パルス補正器３は、全体電流に基づいて電力変換部の動作フェーズ数Ｎ’を決定し、決定した動作フェーズ数Ｎ’の電力変換部に対して個別パルス信号をそれぞれ出力する。
　この構成により、パルス補正器３によって、制御回路２から出力されるゲートパルス信号を基に負荷量に応じた動作フェーズ数で多相化と電流均衡化を行なうことができるため、制御回路２は多相化の機能を有している必要がなく、パルス補正器３を追加するだけで、主回路を効率よく多相化することができる。
　さらに、本実施の形態によれば、動作フェーズ数Ｎ’の電力変換部毎の個別パルス信号を、動作フェーズ数Ｎ’の電力変換部毎の個別電流が全体電流を前記動作フェーズ数Ｎ’で除算した値になるように、基準パルス信号のデューティ値を補正してそれぞれ生成する。
　この構成により、パルス補正器３を追加するだけで、主回路を構成する複数の電力変換器の電流均衡化を実現できる。
　さらに、本実施の形態によれば、パルス補正器３は、複数の電力変換部をマルチフェーズで動作させる。
　この構成により、パルス補正器３を追加するだけで、容易にインターリーブ（マルチフェイズ）機能を持たせることができる。
　さらに、本実施の形態によれば、パルス補正器３は、第１相の動作フェーズに対して、基準パルス信号をスイッチング素子の駆動信号としてそのまま出力し、第１相以外の動作フェーズに対して、それぞれ生成した個別パルス信号を基準パルス信号から移相角を均等にずらしてそれぞれ出力する。
　この構成により、第１相の駆動信号の出力時に確定したゲートパルス信号デューティ値Ｄを、第２相以降に反映させることができるため、制御遅れが発生することなく多相化と電流均衡化を実現できる。
　さらに、本実施の形態によれば、パルス補正器は３、動作フェーズ数Ｎ’を制御回路２に出力し、制御回路２は、動作フェーズ数Ｎ’に基づいて、主回路全体の制御ゲインと、過負荷検出のしきい値とのいずれか若しくは両方を変更させる。
　この構成により、さらに、最適な制御ゲインでかつ安全に動作することがてきる。
　さらに、本実施の形態によれば、パルス補正器３は、それぞれ出力電流が所定のしきい値以上になるように、動作フェーズ数Ｎ’を決定する。
　この構成により、効率が著しく低下することないように出力電流を限定することができる。
　さらに、本実施の形態によれば、複数の電力変換部毎のそれぞれの異常動作をそれぞれ検出する異常動作検出部１１１～１１Ｎを具備し、パルス補正器３は、異常動作が検出された電力変換部を異常フェーズとし、個別パルス信号の出力を停止させると共に、異常動作が検出されていない電力変換部を正常フェーズとし、正常フェーズ毎の個別電流が均等になるように基準パルス信号のデューティ値を補正してそれぞれ生成する。
　この構成により、回路を構成する電力変換器の１部が動作異常で使用できない場合でも、残った正常な電力変換器によって、位相角を均等に保ったまま、各相の電流均衡を保持した動作を行なうことができる。また、異常な電力変換器は除いて駆動するので、冗長運転が可能になる。
　さらに、本実施の形態によれば、パルス補正器３は、正常フェーズ数を制御回路２に出力し、制御回路２は、正常フェーズ数に基づいて、主回路全体の制御ゲインと、過負荷検出のしきい値とのいずれか若しくは両方を変更させる。
　この構成により、さらに、最適な制御ゲインでかつ安全に動作することがてきる。
　以上、本発明を具体的な実施形態で説明したが、上記実施形態は一例であって、本発明の趣旨を逸脱しない範囲で変更して実施できることは言うまでも無い。
１、１ａ　スイッチング電源装置
Ｖｉｎ　電源
ＣＨ１～ＣＨＮ　コンバータ部
Ｓ１～ＳＮ　リアクトル
Ｄ１～ＤＮ　ダイオード
Ｑ１～ＱＮ、Ｑ１－１～４～ＱＮ－１～４　スイッチング素子
Ｃ０、１～ＣＮ　コンデンサ
ＣＴ０　全体電流検出回路
ＣＴ１～ＣＴＮ　個別電流検出回路
ＩＮＶ１～ＩＮＶＮ　インバータ部
ＮＯＴ１～ＮＯＴＮ　反転バッファ
Ｌ　負荷
２　制御回路
３　パルス補正器
４　除算器
５１～５Ｎ　駆動信号生成部
６１～６Ｎ　電流偏差演算器
７１～７Ｎ　補償器
８１～８Ｎ　デューティ加算器
９１～９Ｎ　移相器
１０　フェーズ制御部
１１１～１１Ｎ　異常動作検出部

Claims (7)

  1. 　スイッチング素子を有する複数の電力変換部が互いに並列接続されてなる主回路と、
    　前記主回路全体の出力に基づき基準パルス信号を出力する制御回路と、
    　前記主回路全体の出力電流を全体電流として検出する全体電流検出回路と、
    　複数の前記電力変換部に対応して設けられ、且つ、複数の前記電力変換部毎の出力電流を個別電流として検出する複数の個別電流検出回路と、
    　前記全体電流と前記個別電流と前記基準パルス信号とに基づき複数の前記電力変換部毎の個別パルス信号をそれぞれ生成し、且つ、複数の前記電力変換部毎の前記個別パルス信号を前記スイッチング素子の駆動信号として複数の前記電力変換部にそれぞれ出力するパルス補正器と、を具備し、
    　前記パルス補正器は、前記全体電流に基づいて前記電力変換部の動作フェーズ数を決定し、決定した前記動作フェーズ数の前記電力変換部に対して前記個別パルス信号をそれぞれ出力することを特徴とするスイッチング電源装置。
  2. 　前記パルス補正器は、前記動作フェーズ数の前記電力変換部毎の前記個別パルス信号を、前記動作フェーズ数の前記電力変換部毎の前記個別電流が前記全体電流を前記動作フェーズ数で除算した値になるように、前記基準パルス信号のデューティ値を補正してそれぞれ生成することを特徴とする請求項１記載のスイッチング電源装置。
  3. 　前記パルス補正器は、複数の前記電力変換部をマルチフェーズで動作させることを特徴とする請求項１又は２記載のスイッチング電源装置。
  4. 　前記パルス補正器は、前記動作フェーズ数を前記制御回路に出力し、
    　前記制御回路は、前記動作フェーズ数に基づいて、主回路全体の制御ゲインを変更させることを特徴とする請求項１乃至３のいずれかに記載のスイッチング電源装置。
  5. 　前記パルス補正器は、それぞれ出力電流が所定のしきい値以上になるように、前記動作フェーズ数を決定することを特徴とする請求項１乃至４のいずれかに記載のスイッチング電源装置。
  6. 　複数の前記電力変換部毎のそれぞれの異常動作をそれぞれ検出する異常動作検出部を具備し、
    　前記パルス補正器は、異常動作が検出された前記電力変換部を異常フェーズとし、前記個別パルス信号の出力を停止させると共に、異常動作が検出されていない前記電力変換部を正常フェーズとし、前記正常フェーズ毎の前記個別電流が均等になるように前記基準パルス信号のデューティ値を補正してそれぞれ生成することを特徴とする請求項１乃至５のいずれかに記載のスイッチング電源装置。
  7. 　前記パルス補正器は、前記正常フェーズの数を前記制御回路に出力し、
    　前記制御回路は、前記正常フェーズの数に基づいて、主回路全体の制御ゲインと、過負荷検出のしきい値とのいずれか若しくは両方を変更させることを特徴とする請求項６記載のスイッチング電源装置。
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