WO2019203118A1 - 裏面入射型半導体光検出素子 - Google Patents

裏面入射型半導体光検出素子 Download PDF

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智也 田口
侑生 吉田
柴山　勝己
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浜松ホトニクス株式会社
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Definitions

  • the present invention relates to a back-illuminated semiconductor photodetection element.
  • the semiconductor substrate has a first conductivity type first semiconductor region and a plurality of second conductivity type second semiconductor regions.
  • the semiconductor substrate includes a plurality of second semiconductor regions on the second main surface side. Each second semiconductor region forms a pn junction with the first semiconductor region.
  • the first main surface is a light incident surface on the semiconductor substrate.
  • the plurality of second semiconductor regions have a textured surface.
  • An object of one aspect of the present invention is to provide a back-illuminated semiconductor photodetection element that further improves the spectral sensitivity characteristics in a long wavelength region.
  • the long wavelength region is, for example, a near infrared wavelength region.
  • a back-illuminated semiconductor photodetecting element includes a semiconductor substrate having a first main surface and a second main surface facing each other.
  • the first main surface is a light incident surface on the semiconductor substrate.
  • the semiconductor substrate includes a first conductivity type first semiconductor region and a plurality of second conductivity type second semiconductor regions.
  • the plurality of second semiconductor regions of the second conductivity type are provided on the second main surface side and form a pn junction with the first semiconductor region.
  • Each of the plurality of second semiconductor regions has a first region having a textured surface and a second region not having a textured surface.
  • the thickness of the first region at the deepest position of the depression on the texture surface is smaller than the distance between the surface of the second region and the deepest position in the thickness direction of the semiconductor substrate.
  • the first region of the second semiconductor region has a textured surface.
  • Long-wavelength light has a smaller absorption coefficient than short-wavelength light. Therefore, the light in the long wavelength region incident on the semiconductor substrate from the first main surface travels through the semiconductor substrate and reaches the texture surface. The light that reaches the texture surface is reflected or diffused on the texture surface and travels further in the semiconductor substrate. Since the distance that the light in the long wavelength region travels through the semiconductor substrate is long, the light in the long wavelength region is absorbed by the semiconductor substrate. As a result, the one aspect improves the spectral sensitivity characteristic in the long wavelength region.
  • Carriers generated by the absorption of light by the semiconductor substrate may recombine in the second semiconductor region. Since the carriers recombined in the second semiconductor region do not contribute to the detection sensitivity, the spectral sensitivity characteristics may be deteriorated. In the configuration in which the thickness of the second semiconductor region is large, recombination of carriers in the second semiconductor region is more likely to occur than in the configuration in which the thickness of the second semiconductor region is small. That is, in the configuration in which the distance from the surface of the second semiconductor region to the pn junction is large, carrier recombination in the second semiconductor region is less than in the configuration in which the distance from the surface of the second semiconductor region to the pn junction is small. Prone to occur.
  • the thickness of the first region at the deepest position of the depression on the texture surface is smaller than the distance between the surface of the second region and the deepest position in the thickness direction of the semiconductor substrate. In one aspect, the thickness of the first region at the deepest position of the depression on the texture surface is greater than or equal to the interval between the surface of the second region and the deepest position in the thickness direction of the semiconductor substrate, The distance from the texture surface to the pn junction is small. Accordingly, recombination of carriers in the second semiconductor region due to light incident on the semiconductor substrate is suppressed. As a result, the above-described one aspect further improves the spectral sensitivity characteristic in the long wavelength region.
  • region in the thickness direction of a semiconductor substrate may be larger than the thickness of the 1st area
  • the second region In the configuration in which the thickness of the second region is larger than the thickness of the first region, the second region has a thickness of carrier that is not caused by the incidence of light, compared to the configuration in which the thickness of the second region is equal to or less than the thickness of the first region. Bonding is likely to occur. Therefore, this configuration suppresses the generation of dark current.
  • the one aspect may include an electrode that is disposed in the second region and is in contact with the second region.
  • the electrode is in contact with the second region where the thickness in the thickness direction of the semiconductor substrate is larger than the first region.
  • the material constituting the electrode and the material constituting the semiconductor substrate may be alloyed to cause alloy spikes in the semiconductor substrate.
  • the alloy spike reaches the pn junction, the alloy spike increases the leakage current.
  • the alloy spike does not easily reach the pn junction as compared to the configuration in which the thickness of the second region is equal to or less than the thickness of the first region. Therefore, this configuration suppresses an increase in leakage current.
  • region may be located near the 1st main surface rather than the surface of a 2nd area
  • stress hardly acts on the first region. Therefore, in the first region, the generation of carriers that are not caused by the incidence of light is suppressed.
  • this configuration suppresses the generation of dark current.
  • this configuration for example, when a texture surface is formed in the second semiconductor region, the distance from the texture surface to the pn junction can be further reduced. Therefore, this configuration can further improve the spectral sensitivity characteristics in the long wavelength region.
  • region may be inclined with respect to the thickness direction of a semiconductor substrate while continuing the surface of a 2nd area
  • stress is more likely to act on the second region.
  • the edge region of the texture surface of the first region is inclined with respect to the thickness direction of the semiconductor substrate, compared to the configuration in which the edge region of the texture surface of the first region is parallel to the thickness direction of the semiconductor substrate, Stress acting on the second region is easily dispersed. Therefore, even when stress acts on the second region, concentration of stress on the second region is suppressed.
  • This configuration suppresses the generation of carriers that are not caused by the incidence of light. As a result, this configuration suppresses the generation of dark current.
  • One aspect of the present invention provides a back-illuminated semiconductor photodetection element that further improves spectral sensitivity characteristics in a long wavelength region.
  • FIG. 1 is a plan view of a back-illuminated semiconductor photodetecting element according to an embodiment.
  • FIG. 2 is a diagram showing a cross-sectional configuration of the back-illuminated semiconductor photodetecting element according to the present embodiment.
  • FIG. 3 is a plan view showing the configuration of the back-illuminated semiconductor photodetecting element according to the present embodiment.
  • FIG. 4 is an SEM image obtained by observing the texture surface.
  • FIG. 5 is an SEM image obtained by observing the texture surface.
  • FIG. 6 is a diagram illustrating a cross-sectional configuration of one pixel.
  • FIG. 7 is a diagram showing the impurity concentration distribution.
  • FIG. 8 is a schematic view showing an example of the manufacturing process of the back-illuminated semiconductor photodetecting element according to the present embodiment.
  • FIG. 8 is a schematic view showing an example of the manufacturing process of the back-illuminated semiconductor photodetecting element according to the present embodiment.
  • FIG. 9 is a schematic view showing an example of the manufacturing process of the back-illuminated semiconductor photodetecting element according to this embodiment.
  • FIG. 10 is a schematic view showing an example of a manufacturing process of the back-illuminated semiconductor photodetecting element according to the present embodiment.
  • FIG. 11 is a diagram illustrating a cross-sectional configuration of an electronic component device including a back-illuminated semiconductor photodetecting element according to the present embodiment.
  • FIG. 12 is a diagram showing a cross-sectional configuration of a back-illuminated semiconductor photodetecting element according to a first modification of the present embodiment.
  • FIG. 13 is a plan view showing the configuration of the back-illuminated semiconductor photodetecting element according to the first modification.
  • FIG. 14 is a diagram illustrating a cross-sectional configuration of an electronic component device including a back-illuminated semiconductor photodetecting element according to a first modification.
  • FIG. 15 is a diagram showing a cross-sectional configuration of a back-illuminated semiconductor photodetecting element according to a second modification of the present embodiment.
  • FIG. 16 is a plan view showing a configuration of a back-illuminated semiconductor photodetecting element according to the second modification.
  • FIG. 17 is a diagram showing a cross-sectional configuration of a back-illuminated semiconductor photodetecting element according to a third modification of the present embodiment.
  • FIG. 18 is a plan view showing a configuration of a back-illuminated semiconductor photodetecting element according to the third modification.
  • FIG. 15 is a diagram showing a cross-sectional configuration of a back-illuminated semiconductor photodetecting element according to a second modification of the present embodiment.
  • FIG. 16 is a plan view showing a configuration of a back-illuminated semiconductor photodetecting element according to the second
  • FIG. 19 is a plan view showing a configuration of a back-illuminated semiconductor photodetecting element according to the fourth modification of the present embodiment.
  • FIG. 20 is a plan view showing a configuration of a back-illuminated semiconductor photodetecting element according to the fifth modification of the present embodiment.
  • FIG. 21 is a plan view showing a configuration of a back-illuminated semiconductor photodetecting element according to the sixth modification of the present embodiment.
  • FIG. 22 is a diagram showing a cross-sectional configuration of a back-illuminated semiconductor photodetecting element according to the seventh modification of the present embodiment.
  • FIG. 23 is a diagram illustrating a cross-sectional configuration of one pixel.
  • FIG. 24 is a schematic diagram showing an example of a manufacturing process of the back-illuminated semiconductor photodetecting element according to the seventh modification.
  • FIG. 25 is a schematic diagram illustrating an example of a manufacturing process of the back-illuminated semiconductor photodetecting element according to the seventh modification.
  • FIG. 26 is a diagram showing the impurity concentration
  • FIG. 1 is a plan view of a back-illuminated semiconductor photodetecting element according to this embodiment.
  • FIG. 2 is a diagram showing a cross-sectional configuration of the back-illuminated semiconductor photodetecting element according to the present embodiment.
  • FIG. 3 is a plan view showing the configuration of the back-illuminated semiconductor photodetecting element according to the present embodiment.
  • 4 and 5 are SEM images obtained by observing the texture surface.
  • FIG. 6 is a diagram illustrating a cross-sectional configuration of one pixel. In FIG. 6, hatching representing a cross section is omitted.
  • the semiconductor photodetector element 1 includes a semiconductor substrate 11.
  • the semiconductor substrate 11 is a substrate made of silicon (Si).
  • the semiconductor substrate 11 has a main surface 11a and a main surface 11b facing each other.
  • the main surface 11 a is a light incident surface on the semiconductor substrate 11.
  • the main surface 11a is the back surface, and the main surface 11b is the front surface.
  • the semiconductor substrate 11 has, for example, a polygonal shape in plan view. In the present embodiment, the semiconductor substrate 11 has a rectangular shape in plan view.
  • the thickness of the semiconductor substrate 11 is 150 ⁇ m, for example.
  • the thickness direction of the semiconductor substrate 11 is, for example, a direction parallel to the Z axis.
  • the thickness direction of the semiconductor substrate 11 coincides with the direction in which the main surface 11a and the main surface 11b face each other.
  • the thickness direction of the semiconductor substrate 11 coincides with a direction orthogonal to the semiconductor substrate 11, a direction orthogonal to the main surface 11a, and a direction orthogonal to the main surface 11b.
  • the semiconductor substrate 11 has a first conductivity type semiconductor region 13, a plurality of second conductivity type semiconductor regions 15, and a first conductivity type semiconductor region 16.
  • the semiconductor substrate 11 includes a plurality of semiconductor regions 15 on the main surface 11b side.
  • the semiconductor substrate 11 has a plurality of semiconductor regions 15 provided on the main surface 11b side.
  • the semiconductor substrate 11 includes a semiconductor region 16 on the main surface 11a side.
  • the semiconductor substrate 11 has a semiconductor region 16 provided on the main surface 11a side.
  • the semiconductor region 16 functions as an accumulation layer.
  • the first conductivity type is, for example, an n type.
  • the second conductivity type is, for example, a p-type.
  • the p-type impurity includes, for example, a Group 13 element
  • the n-type impurity includes, for example, a Group 15 element.
  • the p-type impurity is, for example, boron (B).
  • the n-type impurity is, for example, nitrogen (N), phosphorus (P), or arsenic (As).
  • the first conductivity type may be p-type
  • the second conductivity type may be n-type.
  • the semiconductor region 13 has a low impurity concentration.
  • the semiconductor region 15 and the semiconductor region 16 have a high impurity concentration.
  • the semiconductor region 15 and the semiconductor region 16 have a higher impurity concentration than the semiconductor region 13.
  • the impurity concentration of the semiconductor region 13 is, for example, 5 ⁇ 10 12 cm ⁇ 3 .
  • the impurity concentration of the semiconductor region 15 is, for example, 1 ⁇ 10 19 cm ⁇ 3 .
  • the impurity concentration of the semiconductor region 16 is, for example, 1 ⁇ 10 15 cm ⁇ 3 .
  • the maximum thickness of the semiconductor region 15 is, for example, 5 ⁇ m.
  • the thickness of the semiconductor region 16 is 1 ⁇ m, for example.
  • the plurality of semiconductor regions 15 are two-dimensionally arranged as viewed from the direction orthogonal to the semiconductor substrate 11.
  • the plurality of semiconductor regions 15 are arranged along a first direction and a second direction orthogonal to each other.
  • the plurality of semiconductor regions 15 are arranged in M rows and N columns. M and N are integers of 2 or more.
  • the first direction is, for example, a direction parallel to the X axis.
  • the second direction is, for example, a direction parallel to the Y axis.
  • Each semiconductor region 15 has, for example, a polygonal shape when viewed from a direction orthogonal to the semiconductor substrate 11. In the present embodiment, each semiconductor region 15 has a rectangular shape.
  • Each semiconductor region 15 may have a circular shape when viewed from a direction orthogonal to the semiconductor substrate 11.
  • one semiconductor region 15 constitutes one pixel.
  • the semiconductor photodetecting element 1 has a plurality of pixels that are two-dimensionally arranged.
  • the semiconductor region 13 and each semiconductor region 15 constitute a pn junction.
  • a pn junction is formed at the boundary between the semiconductor region 13 and each semiconductor region 15.
  • a region including the semiconductor region 15 and the pn junction is a photosensitive region.
  • the rectangular shape includes a shape with chamfered corners and a shape with rounded corners.
  • the semiconductor substrate 11 has a semiconductor region 14 of the first conductivity type.
  • the semiconductor substrate 11 includes a semiconductor region 14 on the main surface 11b side.
  • the semiconductor substrate 11 has a semiconductor region 14 provided on the main surface 11b side.
  • the semiconductor region 14 has a frame shape when viewed from a direction orthogonal to the main surface 11b.
  • the semiconductor region 14 is provided along the edge of the main surface 11b so as to surround the region where the plurality of semiconductor regions 15 are arranged as viewed from the direction orthogonal to the main surface 11b.
  • the semiconductor region 14 functions as a channel stop layer and suppresses the depletion layer from reaching the side surface of the semiconductor substrate 11.
  • Each semiconductor region 15 has a region 17 having a texture surface TS and a region 19 having no texture surface TS.
  • the texture surface TS is a surface on which fine irregularities are formed, as shown in FIGS. 4 and 5.
  • the region 17 is a region where fine irregularities are formed on the surface. Fine irregularities are formed on the entire surface of the region 17.
  • Region 17 has a textured surface TS over the entire surface.
  • the texture surface TS is formed by wet etching, for example.
  • the texture surface TS may be formed by dry etching or laser irradiation.
  • a region whose surface is the texture surface TS is a texture region.
  • the texture surface TS shown in FIG. 4 is formed by wet etching.
  • the texture surface TS shown in FIG. 5 is formed by dry etching.
  • FIG. 3 in order to easily understand the region that is the texture surface TS, the region that is the texture surface TS is hatched.
  • the unevenness of the texture surface TS is irregularly formed.
  • the irregularity of the texture surface TS being irregular includes at least one of irregularly changing the top interval in the irregularity and irregularly changing the height difference of the irregularity.
  • the top intervals in the unevenness are irregularly changed, and the height difference of the unevenness is irregularly changed.
  • the interval between the tops of the texture surface TS in the unevenness is, for example, 0.1 to 1.0 ⁇ m.
  • the height difference of the unevenness of the texture surface TS is, for example, 0.5 to 1.5 ⁇ m.
  • the unevenness of the texture surface TS may be regularly formed.
  • the region 17 is located inside the region 19 when viewed from the direction orthogonal to the semiconductor substrate 11.
  • the region 17 is surrounded by the region 19 over the entire edge of the region 17 when viewed from the direction orthogonal to the semiconductor substrate 11.
  • the surface of the region 19 is flat.
  • the region 19 has two regions 19a and 19b that are continuous with each other.
  • the region 19 a is located along the edge of the semiconductor region 15.
  • the region 19 b is located at one corner of the semiconductor region 15.
  • the surface of the region 19a and the surface of the region 19b are located on the same plane.
  • the region 17 has a shape in which one corner of a rectangle is cut out in a rectangular shape when viewed from a direction orthogonal to the semiconductor substrate 11.
  • the region 17 and the region 19 b are adjacent to each other in a direction intersecting the first direction and the second direction when viewed from the direction orthogonal to the semiconductor substrate 11.
  • the thickness TH1 of the region 17 at the deepest position of the depression of the texture surface TS is the distance D1 between the surface of the region 19 (region 19b) and the deepest position in the thickness direction of the semiconductor substrate 11. Smaller than.
  • the deepest position is, for example, the deepest position of the deepest depression among all the depressions.
  • the deepest position may be the deepest position of any one of the depressions.
  • the deepest position may be an average position of the deepest positions of all the depressions.
  • the impurity concentration of the semiconductor region 15 changes with respect to the depth from the surface, for example, as shown in FIG. That is, the impurity concentration of the semiconductor region 15 varies with the distance from the main surface 11 b in the thickness direction of the semiconductor substrate 11, for example.
  • FIG. 7 is a diagram showing the impurity concentration distribution.
  • the impurity concentration distribution shown in FIG. 7 is a distribution when impurities are thermally diffused by the following process. After the semiconductor region 15 is formed, the texture surface TS is formed. Thereafter, the impurities are thermally diffused by high-temperature heat treatment. This process will be described later as a manufacturing process of the semiconductor photodetector element 1 according to this embodiment.
  • the impurity concentration of the semiconductor region 15 continues to be high up to a predetermined depth position, and gradually decreases from the predetermined depth position toward the main surface 11a.
  • the semiconductor region 15 has a region R1 located closer to the main surface 11b and a region R2 located closer to the main surface 11a than the region R1 according to the impurity concentration distribution.
  • the region R1 and the region R2 are continuous.
  • the region R1 is a region having a high impurity concentration.
  • the region R2 is a transition region where the impurity concentration gradually decreases from the impurity concentration in the region R1.
  • the predetermined depth is, for example, about 3 ⁇ m.
  • the deepest position of the depression of the texture surface TS is located in the vicinity of the boundary between the region R1 and the region R2. That is, the deepest position is located in the vicinity of a region where the impurity concentration of the semiconductor region 15 starts to decrease.
  • the ratio occupied by the region R2 is larger than the ratio occupied by the region R1.
  • region 17 may be comprised only by area
  • the thickness of the semiconductor region 15 is defined, for example, by a distance from the surface to a depth at which the impurity concentration of the semiconductor region 15 is equivalent to the impurity concentration of the semiconductor region 16. This distance is also the distance in the thickness direction of the semiconductor substrate 11.
  • the thickness TH1 is defined by the distance from the deepest position of the depression of the texture surface TS to the depth at which the impurity concentration of the semiconductor region 15 is equivalent to the impurity concentration of the semiconductor region 16.
  • the deepest position of a hollow is the deepest position of the deepest hollow among all the hollows, for example.
  • the thickness TH1 indicates the minimum value of the thickness of the region 17.
  • the deepest position of the depression may be, for example, the deepest position of the shallowest depression among all the depressions.
  • the thickness TH1 indicates the maximum value of the thickness of the region 17.
  • the deepest position of the dent may be, for example, an average position of the deepest positions of all the dents.
  • the thickness TH1 indicates an average value of the thickness of the region 17.
  • the thickness TH1 is, for example, 0.1 to 1.0 ⁇ m.
  • the thickness of the semiconductor region 15 may be defined by the distance from the surface to the position where the region R2 ends in the thickness direction of the semiconductor substrate 11, for example.
  • the position where the region R2 ends is a position where the decrease in the impurity concentration ends.
  • the thickness TH1 is defined by the distance from the deepest position of the depression of the texture surface TS to the position where the region R2 ends.
  • the interval D1 is the depth of the depression of the texture surface TS.
  • the distance D1 is the maximum value of the depth of the depression of the texture surface TS.
  • the distance D1 is the minimum value of the depression depth of the texture surface TS.
  • the interval D1 is the average depth of the depressions on the texture surface TS.
  • the interval D1 is, for example, 1.0 to 2.5 ⁇ m.
  • the thickness TH2 of the region 19 (region 19b) in the thickness direction of the semiconductor substrate 11 is larger than the thickness TH3 of the region 17 in the thickness direction of the semiconductor substrate 11.
  • the thickness TH2 is, for example, 5 ⁇ m.
  • the thickness TH2 is also the maximum thickness of the semiconductor region 15.
  • the thickness TH3 of the region 17 changes according to the unevenness of the texture surface TS.
  • the thickness TH3 is, for example, the thickness at the deepest position of the depression of the texture surface TS. In this case, the thickness TH3 is equal to the thickness TH1.
  • the thickness TH3 may be, for example, the thickness at the top position of the texture surface TS.
  • the apex where the thickness TH3 is defined is, for example, the highest apex among all the apexes.
  • the highest apex is the apex located closest to the main surface 11 b in the thickness direction of the semiconductor substrate 11.
  • the thickness TH3 indicates the maximum thickness of the region 17.
  • the peak at which the thickness TH3 is defined may be, for example, the lowest peak among all the peaks.
  • the lowest apex is the apex located closest to the main surface 11 a in the thickness direction of the semiconductor substrate 11.
  • the thickness TH3 may be, for example, the distance from the average height position of the unevenness of the texture surface TS to the position where the region R2 ends.
  • the thickness TH3 is, for example, 0.1 to 1.5 ⁇ m.
  • the texture surface TS is located closer to the main surface 11a than the surface of the region 19 (regions 19a and 19b) in the thickness direction of the semiconductor substrate 11. That is, the texture surface TS is located closer to the main surface 11a than the virtual plane VP including the surface of the region 19 (regions 19a and 19b).
  • the main surface 11 b is recessed in the region 17.
  • a step is formed between the texture surface TS and the surface of the region 19.
  • the edge region TSa of the texture surface TS of the region 17 is continuous with the surface of the region 19 (regions 19 a and 19 b) and is inclined with respect to the thickness direction of the semiconductor substrate 11.
  • the edge region TSa is inclined so that the thickness of the region 17 in the edge region TSa gradually increases from the region 17 toward the region 19.
  • the semiconductor photodetecting element 1 includes a plurality of insulating films 21, 23, 25, a plurality of pad electrodes 31, a plurality of UBMs (under-bump metal) 33, and a plurality of bump electrodes 35.
  • the semiconductor light detection element 1 includes one pad electrode 31, one UBM 33, and one bump electrode 35 for each semiconductor region 15.
  • the semiconductor photodetecting element 1 includes an electrode (not shown) that is electrically connected to the semiconductor region 14.
  • the electrode electrically connected to the semiconductor region 14 is disposed on the main surface 11b side.
  • the insulating film 21 is disposed on the main surface 11 a of the semiconductor substrate 11.
  • the insulating film 21 is formed on the main surface 11a.
  • the insulating film 21 is an oxide film, for example.
  • the insulating film 21 is made of silicon oxide (SiO 2 ).
  • the insulating film 21 is, for example, a silicon thermal oxide film.
  • the insulating film 21 may be made of silicon nitride (SiN).
  • the insulating film 21 is formed by plasma CVD (Plasma-enhanced Chemical Vapor Deposition), for example.
  • the insulating film 21 functions as an antireflection film.
  • the thickness of the insulating film 21 is 0.1 ⁇ m, for example.
  • the insulating film 23 is disposed on the main surface 11 b of the semiconductor substrate 11.
  • the insulating film 23 is formed on the main surface 11b.
  • the insulating film 23 is, for example, an oxide film.
  • the insulating film 21 is made of silicon oxide.
  • the insulating film 23 is, for example, a silicon thermal oxide film.
  • the insulating film 23 covers the surface of each semiconductor region 15.
  • the insulating film 23 directly covers the entire texture surface TS. Insulating film 23 is in contact with main surface 11b (texture surface TS).
  • the insulating film 23 may be made of silicon nitride.
  • the insulating film 23 is formed by low pressure CVD (Low-pressure Chemical Vapor Deposition).
  • the insulating film 23 may be made of aluminum oxide (Al 2 O 3 ). In this case, the insulating film 23 is formed by ALD (Atomic Layer Deposition).
  • the thickness of the insulating film 23 is 0.2 ⁇ m, for example.
  • the insulating film 25 is disposed on the main surface 11 b of the semiconductor substrate 11.
  • the insulating film 25 is formed on the insulating film 23.
  • the insulating film 25 is in contact with the insulating film 23.
  • the insulating film 25 is a nitride film, for example. In the present embodiment, the insulating film 25 is made of silicon nitride.
  • the insulating film 23 is located between the semiconductor substrate 11 and the insulating film 25.
  • the insulating film 25 is indirectly disposed on the semiconductor substrate 11.
  • the insulating film 25 indirectly covers the surface of each semiconductor region 15.
  • the insulating film 25 directly covers a region corresponding to the region 17 in the insulating film 23.
  • the insulating film 25 indirectly covers the entire texture surface TS.
  • the insulating film 25 may be made of silicon oxide. In this case, the insulating film 25 is formed by, for example, plasma CVD. The insulating film 25 functions as a passivation film. The insulating film 25 has a thickness of 0.1 to 0.4 ⁇ m, for example.
  • the pad electrode 31 is disposed in the region 19. In the present embodiment, the pad electrode 31 is disposed in the region 19b. The pad electrode 31 is formed on the region 19b and the insulating film 23. The pad electrode 31 is connected to the region 19b through a contact hole H1 formed in the insulating film 23. The pad electrode 31 is in contact with the region 19 and the insulating film 23. The pad electrode 31 is directly disposed on the region 19b. The pad electrode 31 is in contact with the insulating film 25. The insulating film 25 covers the periphery of the pad electrode 31.
  • the pad electrode 31 is made of a conductive material.
  • the pad electrode 31 is made of, for example, aluminum (Al). In this case, the pad electrode 31 is formed by sputtering or vapor deposition.
  • the pad electrode 31 has two electrode regions 31a and 31b as shown in FIG.
  • the pad electrode 31 includes two electrode regions 31a and 31b.
  • the electrode region 31 a is disposed in the region 19.
  • the electrode region 31a is disposed in the region 19b.
  • the electrode region 31a is in contact with the region 19b.
  • the electrode region 31a is directly disposed on the region 19b.
  • the electrode region 31 b is disposed in at least a part of the region corresponding to the region 17 in the insulating film 23.
  • the electrode region 31b is disposed in the region 17 so that the insulating film 23 is located between the region 17 and the electrode region 31b.
  • the electrode region 31b is continuous with the electrode region 31a.
  • the pad electrode 31 overlaps the entire boundary between the region 17 and the region 19b when viewed from the direction orthogonal to the semiconductor substrate 11.
  • the electrode region 31b overlaps with the edge region TSa continuous with the region 19b when viewed from the direction orthogonal to the semiconductor substrate 11.
  • the electrode region 31b is indirectly arranged on the edge region TSa.
  • the insulating films 23 and 25 are not shown.
  • the UBM 33 is arranged in the area 19. In the present embodiment, the UBM 33 is disposed in the region 19b. The UBM 33 is formed on the region 19b and the insulating film 25. The UBM 33 is connected to the pad electrode 31 through a contact hole H2 formed in the insulating film 25. The UBM 33 is in contact with the pad electrode 31. The UBM 33 is in contact with the insulating film 25. The UBM 33 is made of a material that is electrically and physically connected to the bump electrode 35. UBM33 consists of a laminated body of the layer which consists of titanium (Ti), and the layer which consists of platinum (Pt), for example. The UBM 33 is formed by, for example, a stacked vapor deposition method.
  • the bump electrode 35 is disposed in the region 19. In the present embodiment, the bump electrode 35 is disposed in the region 19b.
  • the bump electrode 35 is formed on the UBM 33.
  • the bump electrode 35 is in contact with the UBM 33.
  • the UBM 33 is located between the pad electrode 31 and the bump electrode 35.
  • the bump electrode 35 is indirectly disposed on the region 19.
  • the bump electrode 35 is indirectly disposed on the pad electrode 31.
  • the bump electrode 35 is electrically connected to the region 19b (semiconductor region 15) through the UBM 33 and the pad electrode 31.
  • the bump electrode 35 is made of a solder material.
  • the bump electrode 35 is made of indium (In), for example.
  • the bump electrode 35 is formed by, for example, a vapor deposition method.
  • the semiconductor region 13 is completely depleted by applying a bias voltage. That is, a depletion layer extending from the semiconductor region 15 reaches the semiconductor region 13.
  • the semiconductor region 13 may not be completely depleted.
  • FIGS. 8 to 10 are schematic views showing an example of the manufacturing process of the back-illuminated semiconductor photodetecting element according to this embodiment.
  • the hatching indicating the cross section is omitted.
  • an n-type semiconductor substrate 11 is prepared.
  • Oxide film 51 is formed on main surface 11a, and oxide film 53 is formed on main surface 11b.
  • Oxide films 51 and 53 are formed, for example, by heating semiconductor substrate 11 in an oxygen atmosphere.
  • the semiconductor substrate 11 includes the semiconductor region 13 and does not have the semiconductor region 15 and the semiconductor region 16.
  • a plurality of semiconductor regions 15 and semiconductor regions 16 are formed on the semiconductor substrate 11.
  • the semiconductor substrate 11 having the semiconductor region 13, the plurality of semiconductor regions 15, and the semiconductor region 16 is prepared.
  • the semiconductor region 15 is formed as follows.
  • An opening 53 a is formed in the oxide film 53 by patterning the oxide film 53.
  • the opening 53a has a rectangular shape.
  • a p-type impurity is added from the main surface 11 b to the semiconductor substrate 11 through the opening 53 a of the oxide film 53.
  • the added p-type impurity diffuses into the semiconductor substrate 11 by high-temperature heat treatment.
  • the semiconductor region 15 is formed by p-type impurities diffused at a high concentration from the main surface 11b.
  • the semiconductor region 16 is formed as follows. An n-type impurity is added to the semiconductor substrate 11 from the main surface 11a. The added n-type impurity diffuses into the semiconductor substrate 11 by the high temperature heat treatment. The semiconductor region 16 is formed of n-type impurities diffused at a high concentration from the main surface 11a.
  • a contact hole H1 is formed in the oxide film 55 by patterning the oxide film 55.
  • a silicon nitride film 57 is formed on the oxide films 51 and 55.
  • the silicon nitride film 57 is formed by, for example, low pressure CVD.
  • the silicon nitride film 57 formed in the oxide film 55 and the oxide film 55 are patterned, and an opening 59 is formed at a position corresponding to the region 17 of the semiconductor region 15.
  • the opening 59 is formed by dry etching, for example.
  • the texture surface TS is formed in a region of the semiconductor region 15 exposed from the opening 59.
  • the texture surface TS is formed by wet etching as described above, for example.
  • the region with cross-hatching is the region where the texture surface TS is formed.
  • an oxide film 61 is formed in a region of the semiconductor region 15 exposed from the opening 59.
  • the oxide film 61 is formed on the texture surface TS.
  • the oxide film 61 is formed, for example, by heating the semiconductor substrate 11 in an oxygen atmosphere.
  • the oxide films 53 and 61 constitute the insulating film 23.
  • the silicon nitride film 57 is removed from the oxide film 51 and the insulating film 23 (oxide films 53 and 61). By removing the silicon nitride film 57, the semiconductor region 15 is exposed through the contact hole H1. Thereafter, the pad electrode 31 is formed in a region of the semiconductor region 15 exposed through the contact hole H1. The pad electrode 31 is also formed so as to be located on a region around the contact hole H1 of the insulating film 23.
  • the oxide film 51 constitutes the insulating film 21.
  • the contact hole H2 is formed in the insulating film 25 by patterning the insulating film 25. Part of the pad electrode 31 is exposed by forming the contact hole H2.
  • the UBM 33 is formed in a region of the pad electrode 31 exposed from the contact hole H2.
  • the UBM 33 is also formed so as to be located on a region around the contact hole H2 of the insulating film 25. That is, the UBM 33 is also formed so as to be indirectly arranged on the region 19. Thereafter, the bump electrode 35 is formed on the UBM 33.
  • the semiconductor photodetecting element 1 is obtained through these processes.
  • FIG. 11 is a diagram illustrating a cross-sectional configuration of an electronic component device including a back-illuminated semiconductor photodetecting element according to the present embodiment.
  • the electronic component device ED includes a semiconductor photodetecting element 1, an electronic component EC on which the semiconductor photodetecting element 1 is mounted, and a resin layer RL.
  • the electronic component EC includes, for example, a wiring board or ASIC (Application Specific Integrated Circuit).
  • the electronic component EC includes a plurality of pad electrodes 71, a plurality of UBMs 73, and a plurality of bump electrodes 75.
  • the plurality of pad electrodes 71, the plurality of UBMs 73, and the plurality of bump electrodes 75 are disposed at positions corresponding to the plurality of bump electrodes 35 provided in the semiconductor photodetecting element 1.
  • the semiconductor photodetecting element 1 is mounted on the electronic component EC by bonding the bump electrode 35 and the bump electrode 75 corresponding to each other.
  • the electrodes that are electrically connected to the semiconductor region 14 are also joined to bump electrodes (not shown) of the electronic component EC.
  • the resin layer RL is disposed between the semiconductor photodetecting element 1 and the electronic component EC.
  • the resin layer RL functions as an underfill layer.
  • the resin layer RL is formed by curing a resin material filled in a space formed between the semiconductor photodetector element 1 and the electronic component EC.
  • the resin layer RL includes, for example, an epoxy resin, a urethane resin, a silicone resin, or an acrylic resin.
  • the region 17 of the semiconductor region 15 has the texture surface TS.
  • Long-wavelength light has a smaller absorption coefficient than short-wavelength light. Therefore, the light in the long wavelength region incident on the semiconductor substrate 11 from the main surface 11a travels in the semiconductor substrate 11 and reaches the texture surface TS. The light that reaches the texture surface TS is reflected or diffused by the texture surface TS and further travels through the semiconductor substrate 11. Since the distance that the light in the long wavelength region travels through the semiconductor substrate 11 is long, the light in the long wavelength region is absorbed by the semiconductor substrate 11. As a result, the semiconductor photodetector element 1 improves the spectral sensitivity characteristics in the long wavelength region.
  • Carriers generated by light being absorbed by the semiconductor substrate 11 may be recombined in the semiconductor region 15. Since the carriers recombined in the semiconductor region 15 do not contribute to the detection sensitivity, the spectral sensitivity characteristics may be deteriorated. In the configuration in which the thickness of the semiconductor region 15 is large, recombination of carriers in the semiconductor region 15 is more likely to occur than in the configuration in which the thickness of the semiconductor region 15 is small. That is, in the configuration in which the distance from the surface of the semiconductor region 15 to the pn junction is large, carrier recombination in the semiconductor region 15 is likely to occur compared to the configuration in which the distance from the surface of the semiconductor region 15 to the pn junction is small.
  • the thickness TH1 is smaller than the interval D1.
  • the distance from the texture surface TS to the pn junction is small as compared with the configuration in which the thickness TH1 is equal to or greater than the distance D1. Therefore, recombination of carriers in the semiconductor region 15 due to light incident on the semiconductor substrate 11 is suppressed. As a result, the semiconductor photodetecting element 1 further improves the spectral sensitivity characteristic in the long wavelength region.
  • a plurality of semiconductor regions 15 are formed in a plurality of predetermined regions before the texture region (texture surface TS) is formed on the main surface 11b.
  • the texture region is formed after the plurality of semiconductor regions 15 are formed, it is necessary to reliably prevent the texture region from reaching the pn junction.
  • the thickness of each semiconductor region 15 is large, as described above, the improvement in spectral sensitivity characteristics may be suppressed.
  • the manufacturing process of the semiconductor photodetecting element 1 includes a process in which a texture region is formed after the plurality of semiconductor regions 15 are formed, in the semiconductor photodetecting element 1, the thickness TH1 is smaller than the interval D1. Therefore, it is difficult for the semiconductor light detection element 1 to suppress the improvement of the spectral sensitivity characteristics.
  • the semiconductor photodetector element 1 When stress acts on the semiconductor substrate 11, carriers that are not caused by the incidence of light may occur. Carriers that are not caused by the incidence of light cause a dark current. In the region 19, stress is more likely to be applied than in the region 17, and carriers that are not caused by the incidence of light are likely to be generated. In the semiconductor photodetector element 1, the thickness TH2 is larger than the thickness TH3. Therefore, in the semiconductor light detection element 1, carrier recombination that is not caused by the incidence of light is likely to occur in the region 19 as compared with the configuration in which the thickness TH2 is equal to or less than the thickness TH3. As a result, the semiconductor photodetector element 1 suppresses the generation of dark current.
  • the pad electrode 31 is in contact with the region 19 (region 19b).
  • the material (Al) constituting the pad electrode 31 and the material (Si) constituting the semiconductor substrate 11 are alloyed to cause alloy spikes in the semiconductor substrate 11.
  • the alloy spike increases the leakage current.
  • the thickness TH2 is larger than the thickness TH3. Therefore, in the semiconductor photodetecting element 1, the alloy spike does not easily reach the pn junction as compared with the configuration in which the thickness TH2 is equal to or less than the thickness TH3.
  • the semiconductor photodetecting element 1 suppresses an increase in leakage current.
  • the texture surface TS is located closer to the main surface 11 a than the surface of the region 19 in the thickness direction of the semiconductor substrate 11. That is, the texture surface TS is located closer to the main surface 11a than the virtual plane VP. In this case, stress is unlikely to act on the region 17. Therefore, in the region 17, the generation of carriers that are not caused by the incidence of light is suppressed. As a result, the semiconductor photodetector element 1 suppresses the generation of dark current. In the semiconductor photodetecting element 1, when the texture surface TS is formed in the semiconductor region 15 as in the manufacturing process described above, the distance from the texture surface TS to the pn junction is further reduced. Therefore, the semiconductor photodetecting element 1 further improves the spectral sensitivity characteristic in the long wavelength region.
  • the semiconductor photodetecting element 1 is mounted on the electronic component EC via the bump electrode 35. Therefore, when the semiconductor photodetector element 1 is mounted on the electronic component EC, stress acts on the region 19 (region 19b). Since the texture surface TS is located closer to the main surface 11a than the virtual plane VP, even if the semiconductor photodetecting element 1 is mounted on the electronic component EC, stress hardly acts on the region 17. Therefore, in the region 17, the generation of carriers that are not caused by the incidence of light is suppressed. The semiconductor photodetecting element 1 further suppresses the generation of dark current.
  • the crushed bump electrode 35 is the bump electrode of the semiconductor photodetecting element 1.
  • Sites other than the bump electrode 35 include, for example, a wiring conductor or a texture surface TS.
  • the bump electrode 35 (or the bump electrode 75) physically interferes with the wiring conductor, the bump electrode 35 (or the bump electrode 75) and the wiring conductor may be short-circuited.
  • the texture surface TS may be physically damaged, and the spectral sensitivity characteristics in the long wavelength region may be adversely affected. .
  • the texture surface TS is located closer to the main surface 11a than the virtual plane VP.
  • a step is formed between the texture surface TS and the surface of the region 19. Therefore, when the semiconductor photodetecting element 1 is mounted on the electronic component EC, the crushed bump electrode 35 (or the bump electrode 75) is unlikely to interfere with a portion other than the bump electrode 35 of the semiconductor photodetecting element 1.
  • the semiconductor photodetecting element 1 suppresses the occurrence of a short circuit between the bump electrode 35 (or the bump electrode 75) and the wiring conductor, and suppresses the adverse effect of the spectral sensitivity characteristics in the long wavelength region.
  • the apparatus for forming the bump electrode 35 may physically interfere with the texture surface TS.
  • the texture surface TS may be physically damaged, and the spectral sensitivity characteristics in the long wavelength region may be adversely affected.
  • the semiconductor photodetecting element 1 the texture surface TS is located closer to the main surface 11a than the virtual plane VP. Therefore, the apparatus for forming the bump electrode 35 is unlikely to physically interfere with the texture surface TS.
  • the semiconductor photodetecting element 1 suppresses an adverse effect on the spectral sensitivity characteristic in the long wavelength region when the bump electrode 35 is formed.
  • the edge region TSa of the texture surface TS is continuous with the surface of the region 19 (regions 19 a and 19 b) and is inclined with respect to the thickness direction of the semiconductor substrate 11.
  • the texture surface TS is located closer to the main surface 11a than the virtual plane VP, stress is more likely to act on the region 19.
  • the stress acting on the region 19 is easily dispersed as compared with the configuration in which the edge region TSa is parallel to the thickness direction of the semiconductor substrate. Therefore, even when stress acts on the region 19, the concentration of stress on the region 19 is suppressed.
  • the semiconductor photodetecting element 1 suppresses the generation of carriers that are not caused by the incidence of light. As a result, the semiconductor photodetecting element 1 further suppresses the generation of dark current.
  • the region 19 does not have the texture surface TS. In the semiconductor photodetecting element 1, it is easier to form the pad electrode 31 in the region 19 (region 19b) as compared with the configuration in which the region 19 has the texture surface TS.
  • the light that reaches the surface of the texture surface TS is reflected or scattered by the texture surface TS.
  • the light reflected or scattered by the texture surface TS proceeds in various directions intersecting the thickness direction of the semiconductor substrate 11 as compared with the light reflected by the flat surface. Therefore, the light reflected or diffused by the texture surface TS proceeds to adjacent pixels, and there is a possibility that crosstalk occurs between the pixels. Crosstalk is a cause of noise.
  • the texture surface TS is provided for each semiconductor region 15.
  • the texture surface TS is not provided in a region other than the semiconductor region 15 on the main surface 11b.
  • the configuration in which the texture surface TS is provided for each semiconductor region 15 limits the occurrence of crosstalk as compared to the configuration in which the texture surface TS is provided over the entire main surface 11b. Therefore, the semiconductor photodetecting element 1 suppresses the occurrence of crosstalk.
  • the pad electrode 31 has an electrode region 31a and an electrode region 31b.
  • the electrode region 31a is disposed in the region 19 (region 19b).
  • the electrode region 31 b is disposed in the region 17 so that the insulating film 23 is located between the electrode region 31 b and the region 17.
  • the electrode region 31a and the electrode region 31b are continuous. That is, the pad electrode 31 is disposed so as to extend over the region 19 b and the region 17. In this configuration, the area of the pad electrode 31 is larger than the configuration in which the pad electrode 31 is disposed only in the region 19b.
  • the UBM 33 and the bump electrode 35 are disposed on the pad electrode 31 having a large area. Therefore, the semiconductor photodetecting element 1 improves the reliability and stability of the electrical connection between the semiconductor region 15 (region 19) and the bump electrode 35.
  • the configuration in which the area of the texture surface TS (region 17) is large improves the spectral sensitivity characteristics in the long wavelength region as compared with the configuration in which the area of the texture surface TS (region 17) is small. Therefore, in order to improve spectral sensitivity characteristics in the long wavelength region, the area of the region 17 is required to be as large as possible, and the area of the region 19 (region 19b) is required to be as small as possible.
  • the pad electrode 31 is in contact with the region 19b through the contact hole H1.
  • the contact hole H1 is formed in a region of the insulating film 23 located on the region 19b. Since the surface of the region 19b is flat, the contact hole H1 is easily formed in the insulating film 23.
  • the pad electrode 31 is formed so as to be displaced from the contact hole H1, the region 19b is exposed through the contact hole H1. In this case, there is a possibility that the breakdown voltage characteristic and the reliability are lowered. Therefore, the area of the pad electrode 31 is set in consideration of the accuracy of the formation position of the contact hole H1 and the accuracy of the formation position of the pad electrode 31. As a result, the area of the pad electrode 31 must be increased.
  • the pad electrode 31 does not include the electrode region 31b
  • the pad electrode 31 and the region 17 do not overlap when viewed from the direction orthogonal to the main surface 11b.
  • the configuration in which the pad electrode 31 does not have the electrode region 31b is difficult to improve the spectral sensitivity characteristic in the long wavelength region.
  • the pad electrode 31 has an electrode region 31b. That is, at least a part of the pad electrode 31 and the region 17 overlap each other when viewed from the direction orthogonal to the main surface 11b. Therefore, even when the area of the pad electrode 31 is ensured, the semiconductor photodetector 1 improves the spectral sensitivity characteristics in the long wavelength region.
  • the insulating film 25 covers the periphery of the pad electrode 31. Therefore, the insulating film 25 suppresses the peeling of the pad electrode 31.
  • the insulating film 25 prevents the material component of the bump electrode 35 from entering from the interface between the pad electrode 31 and the insulating film 23.
  • the insulating film 25 suppresses the occurrence of leakage current and short circuit.
  • the insulating film 25 covers a region corresponding to the region 17 in the insulating film 23.
  • a laminated film composed of the insulating film 23 and the insulating film 25 covers the entire texture surface TS.
  • the laminated film (insulating films 23 and 25) can constitute a highly reflective film. In the configuration in which the laminated films (insulating films 23 and 25) constitute a highly reflective film, the spectral sensitivity characteristics in the long wavelength region are further improved.
  • the insulating film 23 is an oxide film, and the insulating film 25 is a nitride film. Therefore, the laminated film (insulating films 23 and 25) can easily constitute a highly reflective film.
  • the insulating film 23 is a silicon thermal oxide film, the unevenness of the texture surface TS is smoothed by the heat treatment in the process of forming the insulating film 23.
  • the texture surface TS is smooth, the metal wiring including the pad electrode 31 can be easily formed.
  • FIG. 12 is a diagram showing a cross-sectional configuration of the back-illuminated semiconductor photodetecting element according to the first modification.
  • FIG. 13 is a plan view showing the configuration of the back-illuminated semiconductor photodetecting element according to the first modification.
  • the insulating films 23 and 25 are not shown.
  • the region that is the texture surface TS is hatched.
  • the first modification is generally similar to or the same as the above-described embodiment. However, the first modification is different from the above-described embodiment with respect to the configuration of the semiconductor substrate 11.
  • differences between the above-described embodiment and the first modification will be mainly described.
  • the semiconductor substrate 11 has a first conductivity type semiconductor region 20.
  • the semiconductor substrate 11 includes a semiconductor region 20 on the main surface 11b side.
  • the semiconductor substrate 11 has a semiconductor region 20 provided on the main surface 11b side.
  • the semiconductor region 20 has a high impurity concentration.
  • the impurity concentration of the semiconductor region 20 is, for example, 1 ⁇ 10 18 cm ⁇ 3 .
  • the thickness of the semiconductor region 20 is, for example, 1.5 ⁇ m.
  • the semiconductor region 20 has a lattice shape when viewed from a direction orthogonal to the main surface 11b.
  • the semiconductor region 20 is located between the semiconductor regions 15 adjacent in the first direction and between the semiconductor regions 15 adjacent in the second direction as viewed from the direction orthogonal to the main surface 11b. ing.
  • the semiconductor region 20 is continuous with the semiconductor region 14.
  • the semiconductor region 20 functions as a channel stop layer and suppresses the spread of a depletion layer between pixels.
  • the semiconductor region 20 may be divided into a plurality of regions when viewed from a direction orthogonal to the main surface 11b.
  • the semiconductor photodetecting element 1 includes a plurality of pad electrodes 41, a plurality of UBMs (under-bump metal) 43, and a plurality of bump electrodes 45.
  • Each pad electrode 41 is disposed in the semiconductor region 20.
  • the pad electrodes 41 are arranged at predetermined intervals when viewed from the direction orthogonal to the main surface 11b.
  • the pad electrode 41 is formed on the insulating film 23.
  • the pad electrode 41 is connected to the semiconductor region 20 through a contact hole formed in the insulating film 23.
  • the pad electrode 41 is in contact with the semiconductor region 20 and the insulating film 23.
  • the pad electrode 41 is directly disposed on the semiconductor region 20.
  • the pad electrode 41 is in contact with the insulating film 25.
  • the insulating film 25 covers the periphery of the pad electrode 41.
  • the pad electrode 41 is made of a conductive material.
  • the pad electrode 41 is made of aluminum, for example. In this case, the pad electrode 41 is formed by sputtering or vapor deposition.
  • the UBM 43 is disposed in the semiconductor region 20.
  • the UBM 43 is formed on the semiconductor region 20 and the insulating film 25.
  • the UBM 43 is connected to the pad electrode 41 through a contact hole formed in the insulating film 25.
  • the UBM 43 is in contact with the pad electrode 41.
  • the UBM 43 is in contact with the insulating film 25.
  • the UBM 43 is made of a material that is electrically and physically connected to the bump electrode 45.
  • UBM43 consists of a laminated body of the layer which consists of titanium, and the layer which consists of platinum, for example.
  • the UBM 43 is formed by, for example, a stacked vapor deposition method.
  • the bump electrode 45 is disposed in the semiconductor region 20.
  • the bump electrode 45 is formed on the UBM 43.
  • the bump electrode 45 is in contact with the UBM 43.
  • the UBM 43 is located between the pad electrode 41 and the bump electrode 45.
  • the bump electrode 45 is indirectly disposed on the semiconductor region 20.
  • the bump electrode 45 is indirectly disposed on the pad electrode 41.
  • the bump electrode 45 is electrically connected to the semiconductor region 20 through the UBM 43 and the pad electrode 41.
  • the bump electrode 45 is made of a solder material.
  • the bump electrode 45 is made of indium, for example.
  • the bump electrode 45 is formed by, for example, a vapor deposition method.
  • FIG. 14 is a diagram illustrating a cross-sectional configuration of an electronic component device including a back-illuminated semiconductor photodetecting element according to a first modification.
  • the electronic component device ED includes the semiconductor photodetecting element 1 according to the first modification and the electronic component EC.
  • the electronic component EC includes a plurality of pad electrodes 71, a plurality of UBMs 73, and a plurality of bump electrodes 75.
  • the plurality of pad electrodes 71, the plurality of UBMs 73, and the plurality of bump electrodes 75 are disposed at positions corresponding to the plurality of bump electrodes 35 and 45 provided in the semiconductor photodetecting element 1.
  • the semiconductor photodetecting element 1 is mounted on the electronic component EC by bonding the bump electrodes 35 and 45 and the bump electrode 75 corresponding to each other.
  • FIG. 15 is a diagram illustrating a cross-sectional configuration of a back-illuminated semiconductor photodetecting element according to a second modification.
  • FIG. 16 is a plan view showing a configuration of a back-illuminated semiconductor photodetecting element according to the second modification.
  • the insulating films 23 and 25 are not shown.
  • the region that is the texture surface TS is hatched.
  • the second modification is generally similar or the same as the above-described embodiment. However, the second modification is different from the above-described embodiment with respect to the configuration of the semiconductor substrate 11.
  • differences between the above-described embodiment and the second modification will be mainly described.
  • a trench TR is formed in the semiconductor substrate 11 so as to separate each pixel from each other.
  • Trench TR is opened in main surface 11b.
  • Trench TR is formed so as to divide semiconductor region 20 when viewed from the direction orthogonal to main surface 11b.
  • Trench TR has a lattice shape so as to pass between adjacent semiconductor regions 15 in the first direction and between adjacent semiconductor regions 15 in the second direction when viewed from the direction orthogonal to main surface 11b. Is formed.
  • the width of the opening of trench TR is, for example, 5 ⁇ m.
  • the depth of trench TR is larger than thickness TH2.
  • the depth of trench TR is, for example, 50 ⁇ m.
  • Trench TR is formed by, for example, reactive ion etching (RIE).
  • Trench TR may be formed discontinuously when viewed from the direction orthogonal to main surface 11b.
  • a trench is formed in the semiconductor substrate 11.
  • An insulating film 23 is formed on the inner surface (specifically, the side surface and the bottom surface) of the trench TR.
  • the insulating film 23 extends from the main surface 11b into the trench TR.
  • An insulating film 25 is formed on the insulating film 23 formed on the inner surface of the trench TR. Insulating film 25 extends from above insulating film 23 located on main surface 11b into trench TR.
  • a buried layer may be disposed in the trench TR.
  • the buried layer is made of metal, for example. In this case, the buried layer (metal layer) is formed by, for example, CVD or electrolytic plating.
  • the trench TR suppresses the light reflected or diffused by the texture surface TS from proceeding to adjacent pixels. Therefore, the semiconductor photodetector element 1 according to the second modification further suppresses the occurrence of crosstalk. Trench TR also prevents carriers from moving between adjacent pixels.
  • the semiconductor photodetecting element 1 according to the second modification may be mounted on an electronic component EC as shown in FIG.
  • the electronic component device ED includes the semiconductor photodetecting element 1 according to the second modification and the electronic component EC.
  • FIG. 17 is a diagram illustrating a cross-sectional configuration of a back-illuminated semiconductor photodetecting element according to a third modification.
  • FIG. 18 is a plan view showing a configuration of a back-illuminated semiconductor photodetecting element according to the third modification.
  • the insulating films 23 and 25 are not shown.
  • the region that is the texture surface TS is hatched.
  • the third modification is generally similar or the same as the above-described embodiment. However, the third modification is different from the above-described embodiment with respect to the configuration of the pad electrode 31.
  • differences between the above-described embodiment and the third modification will be mainly described.
  • the pad electrode 31 is disposed so as to cover the entire semiconductor region 15 when viewed from the direction orthogonal to the semiconductor substrate 11.
  • the electrode region 31b is indirectly disposed over the entire region corresponding to the region 17 in the insulating film 23.
  • the electrode region 31b overlaps the entire edge region TSa continuous with the region 19 (regions 19a and 19b) when viewed from the direction orthogonal to the semiconductor substrate 11.
  • the pad electrode 31 overlaps the entire boundary between the region 17 and the region 19 when viewed from the direction orthogonal to the semiconductor substrate 11.
  • the pad electrode 31 is indirectly disposed on the entire semiconductor region 15.
  • the pad electrode 31 may absorb light (for example, near infrared light) that has reached the pad electrode 31. Absorption of light at the pad electrode 31 degrades spectral sensitivity characteristics in the long wavelength region.
  • the semiconductor light detection element 1 the insulating films 23 and 25 arranged on the texture surface TS reflect or diffuse the light reaching the insulating films 23 and 25. Accordingly, light transmitted through the insulating films 23 and 25 is reduced. As a result, the semiconductor photodetecting element 1 suppresses a decrease in spectral sensitivity characteristics in the long wavelength region.
  • FIG. 19 is a plan view showing a configuration of a back-illuminated semiconductor photodetecting element according to the fourth modification.
  • FIG. 20 is a plan view showing the configuration of the back-illuminated semiconductor photodetecting element according to the fifth modification. 19 and 20, the insulating films 23 and 25 are not shown. In FIG. 19 and FIG. 20, the region that is the texture surface TS is hatched in order to easily understand the region that is the texture surface TS.
  • the fourth and fifth modifications are generally similar to or the same as the above-described embodiment.
  • the fourth modification is different from the above-described embodiment with respect to the configuration of the semiconductor region 15, and the fifth modification is different from the above-described embodiment with respect to the configuration of the semiconductor region 15 and the pad electrode 31.
  • differences between the above-described embodiment and the fourth and fifth modifications will be mainly described.
  • the region 19 b is located at the center of the semiconductor region 15 when viewed from the direction orthogonal to the semiconductor substrate 11.
  • the region 19b is separated from the region 19a.
  • the region 17 (texture surface TS) is located between the region 19 a and the region 19 b when viewed from the direction orthogonal to the semiconductor substrate 11.
  • the electrode region 31b overlaps the entire edge region TSa continuous with the region 19b when viewed from the direction orthogonal to the semiconductor substrate 11.
  • the pad electrode 31 overlaps the entire boundary between the region 17 and the region 19b when viewed from the direction orthogonal to the semiconductor substrate 11.
  • the region 19b is located at the center of the semiconductor region 15 when viewed from the direction orthogonal to the semiconductor substrate 11, as in the fourth modification.
  • the pad electrode 31 is arranged so as to cover the entire semiconductor region 15 when viewed from the direction orthogonal to the semiconductor substrate 11 as in the third modification.
  • the electrode region 31b overlaps the entire edge region TSa continuous with the region 19a and the entire edge region TSa continuous with the region 19b when viewed from the direction orthogonal to the semiconductor substrate 11.
  • the pad electrode 31 overlaps the entire boundary between the region 17 and the region 19a and the entire boundary between the region 17 and the region 19b when viewed from the direction orthogonal to the semiconductor substrate 11.
  • each of the semiconductor photodetecting elements 1 of the fourth and fifth modifications improves the response speed.
  • FIG. 21 is a plan view showing a configuration of a back-illuminated semiconductor photodetecting element according to the sixth modification.
  • the insulating films 23 and 25 are not shown.
  • the region that is the texture surface TS is hatched.
  • the sixth modification is generally similar to or the same as the above-described embodiment.
  • the sixth modification is different from the above-described embodiment regarding the configuration of the semiconductor region 15 and the pad electrode 31.
  • differences between the above-described embodiment and the sixth modification will be mainly described.
  • the region 17 and the region 19b are adjacent to each other in the first direction when viewed from the direction orthogonal to the semiconductor substrate 11.
  • the region 17 and the regions 19 a and 19 b have a rectangular shape when viewed from the direction orthogonal to the semiconductor substrate 11.
  • the region 19b is located outside the region 19a.
  • One side constituting the edge of the region 19a and one side constituting the edge of the region 19b are in contact with each other.
  • the area of the region 19b is smaller than the area of the region 19a.
  • the pad electrode 31 is not located on the region 17 (texture surface TS). That is, the pad electrode 31 does not have the electrode region 31b.
  • the pad electrode 31 When viewed from the direction orthogonal to the semiconductor substrate 11, the pad electrode 31 does not overlap the texture surface TS.
  • the semiconductor substrate 11 has the semiconductor region 20, but the semiconductor substrate 11 may not have the semiconductor region 20.
  • the region 17 and the region 19 b may be adjacent to each other in the second direction when viewed from the direction orthogonal to the semiconductor substrate 11.
  • FIG. 22 is a diagram showing a cross-sectional configuration of a back-illuminated semiconductor photodetecting element according to the seventh modification.
  • FIG. 23 is a diagram illustrating a cross-sectional configuration of one pixel. In FIG. 23, hatching representing a cross section is omitted.
  • the seventh modification is generally similar to or the same as the above-described embodiment. However, the seventh modification is different from the above-described embodiment with respect to the configuration of the semiconductor region 15.
  • differences between the above-described embodiment and the seventh modification will be mainly described.
  • the region 17 of the semiconductor region 15 is formed along the texture surface TS.
  • the boundary surface between the region 17 and the semiconductor region 13 has an uneven shape corresponding to the uneven shape of the texture surface TS.
  • the boundary surface between the region 17 and the semiconductor region 13 has, for example, a concavo-convex shape that is gentler than the concavo-convex shape of the texture surface TS.
  • the region 19 of the semiconductor region 15 is formed along the main surface 11b.
  • the thickness TH2 of the region 19 in the thickness direction of the semiconductor substrate 11 and the thickness TH3 of the region 17 in the thickness direction of the semiconductor substrate 11 are equal. As described above, the region 17 is formed along the texture surface TS. Therefore, the thickness TH3 is unlikely to change according to the unevenness of the texture surface TS.
  • the thickness TH3 is, for example, substantially constant.
  • the thickness TH1 of the region 17 at the deepest position of the depression of the texture surface TS is equal to the thickness TH2 and the thickness TH3.
  • the thickness TH1, the thickness TH2, and the thickness TH3 are, for example, 0.5 ⁇ m.
  • the semiconductor substrate 11 may have a semiconductor region 20 as in the first modification.
  • a trench TR may be formed in the semiconductor substrate 11 as in the second modification.
  • the pad electrode 31 may be disposed so as to cover the entire semiconductor region 15 as in the third modification.
  • the region 19b may be located in the center of the semiconductor region 15 when viewed from the direction orthogonal to the semiconductor substrate 11, as in the fourth and fifth modifications. Similar to the sixth modification, the region 17 and the region 19b may be adjacent to each other in the first direction or the second direction when viewed from the direction orthogonal to the semiconductor substrate 11.
  • FIGS. 24 and 25 are schematic views showing an example of the manufacturing process of the back-illuminated semiconductor photodetecting element according to the seventh modified example.
  • FIG. 24 and FIG. 25 hatching representing a cross section is omitted.
  • the semiconductor substrate 11 having the oxide film 51 formed on the main surface 11a and the oxide film 53 formed on the main surface 11b is prepared (see FIG. 9A). That is, the semiconductor substrate 11 having the semiconductor region 13 is prepared.
  • the semiconductor substrate 11 has a plurality of planned regions PR that form a plurality of semiconductor regions 15 on the main surface 11b side. 24 and 25, only one scheduled region PR is shown.
  • the semiconductor substrate 11, a plurality of semiconductor regions 15 1 and the semiconductor region 16 is formed.
  • Each semiconductor region 15 1 is formed in a corresponding region where PR of the plurality of scheduled region PR.
  • Semiconductor region 15 1 is formed by the same process as the formation process of the semiconductor region 15 in the embodiment described above.
  • Semiconductor region 15 1 is formed by p-type impurity diffused at a high concentration from the main surface 11b.
  • the semiconductor region 16 is formed by the same process as the process of forming the semiconductor region 16 in the above-described embodiment.
  • each of the contact hole H1, the silicon nitride film 57, and the opening 59 is formed by the same process as each forming process in the above-described embodiment.
  • textured surface TS is the same process as the formation process in the embodiment described above, the semiconductor region 15 1 is formed in a region exposed from the opening 59. That is, a plurality of texture regions are formed on a surface included in the above-described plurality of scheduled regions PR in the main surface 11b.
  • the texture region is a region whose surface is the texture surface TS.
  • the formation of textured surface TS, the semiconductor regions 15 1, the region exposed from the opening 59 is removed.
  • Semiconductor region 15 1, the region exposed from the opening 59 is not necessarily completely removed, it may remain a part of the region exposed from the opening 59.
  • the region with cross-hatching is the region where the texture surface TS is formed.
  • the semiconductor substrate 11 As shown in (a) of FIG. 25, the semiconductor substrate 11, a plurality of semiconductor regions 15 2 is formed.
  • Semiconductor region 15 2 are formed along the textured surface TS. That is, the semiconductor region 15 2 is formed along the surface shape of the texture region.
  • Each semiconductor region 15 2 is formed in a corresponding region where PR of the plurality of scheduled region PR.
  • Semiconductor region 15 2 is formed by the same process as the formation process of the semiconductor region 15 in the embodiment described above.
  • Semiconductor region 15 2 is formed by p-type impurity diffused at a high concentration from the main surface 11b. The p-type impurity also diffuses in the direction orthogonal to the thickness direction of the semiconductor substrate 11. Thus, the semiconductor region 15 2 is formed continuously with the semiconductor region 15 1.
  • a semiconductor region 15 2 and the semiconductor region 15 1 is integrated to form a semiconductor region 15.
  • Semiconductor region 15 2 constitutes a region 17.
  • Semiconductor region 15 1 constitutes a region 19. That is, a plurality of semiconductor regions 15 are formed in the semiconductor substrate 11 by this process.
  • the high-temperature heat treatment for forming the semiconductor region 15 2 oxide film 61 is formed on the textured surface TS (see (b) of FIG. 25).
  • the oxide films 53 and 61 constitute the insulating film 23.
  • the silicon nitride film 57 is removed from the oxide film 51 and the insulating film 23 (oxide films 53 and 61). By removing the silicon nitride film 57, the semiconductor region 15 (semiconductor region 15 1 ) is exposed through the contact hole H1. Thereafter, as shown in FIG. 25C, each of the pad electrode 31, the insulating film 25, the UBM 33, and the bump electrode 35 is formed by the same process as each forming process in the above-described embodiment. Through these processes, the semiconductor photodetector element 1 according to the seventh modification is obtained.
  • the oxide film 51 constitutes the insulating film 21.
  • the impurity concentration of the semiconductor region 15 2, for example, as shown in FIG. 26, changes with respect to depth from the surface. That is, the impurity concentration of the semiconductor region 15 2, for example, changes with respect to distance from the textured surface TS in the thickness direction of the semiconductor substrate 11.
  • FIG. 26 is a diagram showing the impurity concentration distribution.
  • the textured surface TS, and the interface between the semiconductor region 15 2 and the semiconductor regions 13 are shown as flat. However, in practice, a textured surface TS, and the interface between the semiconductor region 15 2 and the semiconductor region 13, as described above, and has fine irregularities.
  • the impurity concentration of the semiconductor region 15 2 is also up to a predetermined depth position followed by a high state, gradually decreases toward the major surface 11a of a predetermined depth position.
  • Semiconductor region 15 2 in accordance with the distribution of the impurity concentration, and a region R1 and the region R2. That is, in the seventh modified example, the region 17 has a region R1 and a region R2. In the semiconductor region 15 2 (region 17), the ratio occupied by the region R2 is larger than the ratio occupied by the region R1.
  • the deepest position of the depression of the texture surface TS is separated from the region where the impurity concentration of the semiconductor region 15 starts to decrease by the thickness of the region R1.
  • the predetermined depth is, for example, about 0.45 ⁇ m.
  • the plurality of semiconductor regions 15 are formed in the plurality of scheduled regions PR.
  • the thickness of each semiconductor region 15 must be increased in order to reliably prevent the texture region from reaching the pn junction. I don't get it. Therefore, in the process in which the plurality of semiconductor regions 15 are formed after the texture region is formed, each of the semiconductor regions 15 is compared with the process in which the texture region is formed after the plurality of semiconductor regions 15 are formed. The thickness can be reduced. As a result, the semiconductor photodetecting element 1 according to the seventh modification can further improve the spectral sensitivity characteristics in the long wavelength region.
  • the semiconductor region 15 2 (region 17) is formed along the surface shape of the texture region.
  • the thickness of the semiconductor region 15 2 (region 17) can be further reduced. Therefore, the semiconductor photodetector element 1 can surely further improve the spectral sensitivity characteristic in the long wavelength region.
  • the semiconductor region 15 2 (region 17) is formed by adding a p-type impurity in the planned region PR. In this case, by using an existing method, the semiconductor region 15 2 are formed easily.
  • the texture surface TS may not be located closer to the main surface 11 a than the surface of the region 19 in the thickness direction of the semiconductor substrate 11. That is, the texture surface TS may not be located closer to the main surface 11a than the virtual plane VP. For example, the top of the texture surface TS may be at the same position as the virtual plane VP. When the texture surface TS is located closer to the main surface 11a than the virtual plane VP, the semiconductor photodetecting element 1 suppresses the generation of dark current as described above.
  • the edge region TSa may not be continuous with the surface of the region 19. For example, the edge region TSa may be separated from a step formed by the region 17 and the region 19.
  • the region that does not have the texture surface TS may be located between the step formed by the region 17 and the region 19 and the edge region TSa.
  • the entire edge region TSa may be surrounded by a region that does not have the texture surface TS.
  • the region 17 may have, for example, a region that does not have the texture surface TS.
  • the edge region TSa may be substantially parallel to the thickness direction of the semiconductor substrate. When the edge region TSa is inclined with respect to the thickness direction of the semiconductor substrate 11, as described above, the semiconductor photodetector 1 further suppresses the generation of dark current.
  • the bump electrode 35 may be directly disposed on the pad electrode 31. In this case, the semiconductor light detection element 1 does not include the UBM 33.
  • a back-illuminated semiconductor photodetecting element A semiconductor substrate having a first main surface and a second main surface facing each other;
  • the semiconductor substrate is provided with a first conductivity type first semiconductor region and a plurality of second conductivity type second semiconductors which are provided on the second main surface side and form a pn junction with the first semiconductor region.
  • An area, and Each of the plurality of second semiconductor regions has a first region having a textured surface, and a second region, The thickness of the first region at the deepest position of the depression on the texture surface is smaller than the distance between the surface of the second region and the deepest position in the thickness direction of the semiconductor substrate,
  • the first main surface is a light incident surface on the semiconductor substrate.
  • (Appendix 2) The back-illuminated semiconductor photodetecting element according to appendix 1, The thickness of the second region in the thickness direction of the semiconductor substrate is larger than the thickness of the first region in the thickness direction of the semiconductor substrate.
  • (Appendix 3) The back-illuminated semiconductor photodetecting element according to appendix 2, The electrode further includes an electrode disposed in the second region and in contact with the second region.
  • (Appendix 4) The back-illuminated semiconductor photodetecting element according to any one of appendices 1 to 3, The texture surface of the first region is located closer to the first main surface than the surface of the second region in the thickness direction of the semiconductor substrate.
  • the back-illuminated semiconductor photodetecting element according to appendix 4 An edge region of the textured surface of the first region is continuous with the surface of the second region and is inclined with respect to the thickness direction of the semiconductor substrate.
  • the second region does not have a textured surface.
  • the second region may have a surface on which irregularities are formed.
  • the second region may have a textured surface, for example.
  • the second region may have a surface on which irregularities having a different form from the textured surface are formed.
  • the position of the surface of the second region may be defined as follows.
  • the position of the surface of the second region may be the deepest position of the deepest recess among all the recesses.
  • the position of the surface of the second region may be the deepest position of the shallowest recess among all the recesses.
  • the position of the surface of the second region may be the deepest position of any one of the depressions.
  • the position of the surface of the second region may be an average position of the deepest positions of all the depressions.
  • the position of the surface of the second region may be defined at the highest peak among all peaks.
  • the position of the surface of the second region may be defined at the lowest peak among all peaks.
  • the position of the surface of the second region may be defined by any one of the tops.
  • the position of the surface of the second region may be the average height position of all the peaks.
  • the thickness of the second region changes according to the irregularities on the surface.
  • the thickness of the second region may be the maximum thickness of the second region or the minimum thickness of the second region.
  • the thickness of the second region may be an average thickness of the second region. You may prescribe
  • the second region may have a surface on which irregularities are formed and a flat surface.
  • the position of the surface of the second region may be defined by the surface on which the unevenness is formed, or may be defined by a flat surface.
  • the position of the surface of the second region may be an average height position between the surface on which the unevenness is formed and the flat surface.
  • a back-illuminated semiconductor photodetecting element A semiconductor substrate having a first main surface and a second main surface facing each other; The semiconductor substrate is formed on the second main surface side with a first conductivity type first semiconductor region and a plurality of second conductivity type second semiconductors forming a pn junction with the first semiconductor region.
  • An area, and Each of the plurality of second semiconductor regions has a textured surface, The thickness of the second semiconductor region at the deepest position of the texture surface depression is smaller than the distance between the top of the texture surface and the deepest position in the thickness direction of the semiconductor substrate,
  • the first main surface is a light incident surface on the semiconductor substrate.
  • the deepest position may be defined as follows.
  • the deepest position may be the deepest position of the deepest depression among all the depressions.
  • the deepest position may be the deepest position of the shallowest depression among all the depressions.
  • the deepest position may be the deepest position of any one of all the depressions.
  • the deepest position may be an average position of the deepest positions of all the depressions.
  • the top of the texture surface may be defined as follows. The top of the textured surface may be the highest of all the tops. The top of the texture surface may be the lowest of all the tops. The top of the textured surface may be any one of all the tops. The top of the texture surface may be the average position of all the tops.
  • the distance between the top of the texture surface and the deepest position in the thickness direction of the semiconductor substrate may be defined as follows.
  • the distance may be the maximum value of the uneven height difference, or the minimum value of the uneven height difference.
  • the distance may be an uneven height difference at an arbitrary position on the texture surface.
  • the distance may be an average value of the height difference of the unevenness.
  • the entire surface of each second semiconductor region may be a textured surface.
  • the present invention can be used for back-illuminated semiconductor photodetection elements.

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Abstract

半導体基板（１１）は、互いに対向している第一主面（１１ａ）と第二主面（１１ｂ）とを有している。半導体基板（１１）は、第一導電型の第一半導体領域（１３）と、第一半導体領域（１３）とでｐｎ接合を構成する第二導電型の複数の第二半導体領域（１５）と、を有している。半導体基板（１１）は、複数の第二半導体領域（１５）を第二主面（１１ｂ）側に備えている。複数の第二半導体領域（１５）それぞれは、テクスチャ表面（ＴＳ）を有している第一領域（１７）と、バンプ電極（３５）が配置されている第二領域（１９）と、を有している。テクスチャ表面（ＴＳ）の窪みの最深位置での第一領域（１７）の厚み（ＴＨ１）は、半導体基板（１１）の厚み方向での、第二領域（１９）の表面と最深位置との間隔（Ｄ１）より小さい。第一主面(１１ａ)が、半導体基板（１１）への光入射面である。

Description

裏面入射型半導体光検出素子
　本発明は、裏面入射型半導体光検出素子に関する。
　互いに対向している第一主面と第二主面とを有している半導体基板を備えている裏面入射型半導体光検出素子が知られている（たとえば、特許文献１及び２参照）。特許文献２に記載された裏面入射型半導体光検出素子では、半導体基板は、第一導電型の第一半導体領域と、第二導電型の複数の第二半導体領域と、を有している。半導体基板は、複数の第二半導体領域を第二主面側に備えている。各第二半導体領域は、第一半導体領域とでｐｎ接合を構成する。第一主面が、半導体基板への光入射面である。複数の第二半導体領域は、テクスチャ表面を有している。
米国特許出願公開第２０１２／０３１３２０４号明細書 特開２０１１－０２３４１７号公報
　本発明の一つの態様は、長波長域での分光感度特性をより一層向上させる裏面入射型半導体光検出素子を提供することを目的とする。長波長域は、たとえば、近赤外の波長域である。
　本発明の一つの態様に係る裏面入射型半導体光検出素子は、互いに対向している第一主面と第二主面とを有している半導体基板を備えている。第一主面は、半導体基板への光入射面である。半導体基板は、第一導電型の第一半導体領域と、第二導電型の複数の第二半導体領域と、を有している。第二導電型の複数の第二半導体領域は、第二主面側に設けられていると共に、第一半導体領域とでｐｎ接合を構成する。複数の第二半導体領域それぞれは、テクスチャ表面を有している第一領域と、テクスチャ表面を有していない第二領域と、を有している。テクスチャ表面の窪みの最深位置での第一領域の厚みは、半導体基板の厚み方向での、第二領域の表面と最深位置との間隔より小さい。
　上記一つの態様に係る裏面入射型半導体光検出素子では、第二半導体領域の第一領域がテクスチャ表面を有している。長波長域の光は、短波長域の光に比して、吸収係数が小さい。したがって、第一主面から半導体基板に入射した長波長域の光は、半導体基板内を進み、テクスチャ表面に到達する。テクスチャ表面に到達した光は、テクスチャ表面で反射又は拡散し、半導体基板内を更に進む。長波長域の光が半導体基板内を進む距離が長いので、長波長域の光は半導体基板に吸収される。この結果、上記一つの態様は、長波長域での分光感度特性を向上させる。
　光が半導体基板に吸収されることにより生じたキャリアは、第二半導体領域で再結合するおそれがある。第二半導体領域で再結合したキャリアは、検出感度に寄与しないため、分光感度特性が低下するおそれがある。
　第二半導体領域の厚みが大きい構成では、第二半導体領域の厚みが小さい構成に比して、第二半導体領域でのキャリアの再結合が生じやすい。すなわち、第二半導体領域の表面からｐｎ接合までの距離が大きい構成では、第二半導体領域の表面からｐｎ接合までの距離が小さい構成に比して、第二半導体領域でのキャリアの再結合が生じやすい。
　上記一つの態様では、テクスチャ表面の窪みの最深位置での第一領域の厚みが、半導体基板の厚み方向での、第二領域の表面と最深位置との間隔より小さい。上記一つの態様では、テクスチャ表面の窪みの最深位置での第一領域の厚みが、半導体基板の厚み方向での、第二領域の表面と最深位置との間隔以上である構成に比して、テクスチャ表面からｐｎ接合までの距離が小さい。したがって、半導体基板に入射した光に起因するキャリアの、第二半導体領域での再結合が抑制される。この結果、上記一つの態様は、長波長域での分光感度特性をより一層向上させる。
　上記一つの態様では、半導体基板の厚み方向での第二領域の厚みは、半導体基板の厚み方向での第一領域の厚みより大きくてもよい。
　半導体基板に応力が作用した場合、光の入射に起因しないキャリアが生じるおそれがある。光の入射に起因しないキャリアは、暗電流を生じさせる。第二領域には、第一領域に比して、応力が作用しやすい。したがって、第二領域には、第一領域に比して、光の入射に起因しないキャリアが生じやすい。第二領域の厚みが第一領域の厚みより大きい構成では、第二領域の厚みが第一領域の厚み以下である構成に比して、第二領域では、光の入射に起因しないキャリアの再結合が生じやすい。したがって、本構成は、暗電流の発生を抑制する。
　上記一つの態様は、第二領域に配置されていると共に、第二領域と接触している電極を備えていてもよい。
　本構成では、電極は、半導体基板の厚み方向での厚みが第一領域より大きい第二領域と接触する。電極と半導体基板とが接触している場合、電極を構成する材料と半導体基板を構成する材料とが合金化して、半導体基板にアロイスパイクが生じるおそれがある。アロイスパイクがｐｎ接合に到達すると、アロイスパイクは、漏れ電流を増大させる。第二領域の厚みが第一領域の厚みより大きい構成では、第二領域の厚みが第一領域の厚み以下である構成に比して、アロイスパイクはｐｎ接合に到達し難い。したがって、本構成は、漏れ電流の増大を抑制する。
　上記一つの態様では、第一領域のテクスチャ表面は、半導体基板の厚み方向で、第二領域の表面よりも第一主面寄りに位置していてもよい。
　この場合、第一領域には応力が作用し難い。したがって、第一領域では、光の入射に起因しないキャリアの発生が抑制される。この結果、本構成は、暗電流の発生を抑制する。本構成では、たとえば、第二半導体領域にテクスチャ表面が形成される場合、テクスチャ表面からｐｎ接合までの距離がより一層小さくなり得る。したがって、本構成は、長波長域での分光感度特性をより一層向上させ得る。
　上記一つの態様では、第一領域のテクスチャ表面の縁領域は、第二領域の表面と連続していると共に、半導体基板の厚み方向に対して傾斜していてもよい。
　第一領域のテクスチャ表面が、半導体基板の厚み方向で、第二領域の表面よりも第一主面寄りに位置している場合、第二領域には、応力がより一層作用しやすい。第一領域のテクスチャ表面の縁領域が半導体基板の厚み方向に対して傾斜している構成では、第一領域のテクスチャ表面の縁領域が半導体基板の厚み方向と平行である構成に比して、第二領域に作用する応力が分散されやすい。したがって、第二領域に応力が作用する場合でも、第二領域への応力の集中が抑制される。本構成は、光の入射に起因しないキャリアの発生を抑制する。この結果、本構成は、暗電流の発生を抑制する。
　本発明の一つの態様は、長波長域での分光感度特性をより一層向上させる裏面入射型半導体光検出素子を提供する。
図１は、一実施形態に係る裏面入射型半導体光検出素子の平面図である。 図２は、本実施形態に係る裏面入射型半導体光検出素子の断面構成を示す図である。 図３は、本実施形態に係る裏面入射型半導体光検出素子の構成を示す平面図である。 図４は、テクスチャ表面を観察したＳＥＭ画像である。 図５は、テクスチャ表面を観察したＳＥＭ画像である。 図６は、一画素の断面構成を示す図である。 図７は、不純物濃度の分布を示す線図である。 図８は、本実施形態に係る裏面入射型半導体光検出素子の製造過程の一例を示す模式図である。 図９は、本実施形態に係る裏面入射型半導体光検出素子の製造過程の一例を示す模式図である。 図１０は、本実施形態に係る裏面入射型半導体光検出素子の製造過程の一例を示す模式図である。 図１１は、本実施形態に係る裏面入射型半導体光検出素子を備える電子部品装置の断面構成を示す図である。 図１２は、本実施形態の第一変形例に係る裏面入射型半導体光検出素子の断面構成を示す図である。 図１３は、第一変形例に係る裏面入射型半導体光検出素子の構成を示す平面図である。 図１４は、第一変形例に係る裏面入射型半導体光検出素子を備える電子部品装置の断面構成を示す図である。 図１５は、本実施形態の第二変形例に係る裏面入射型半導体光検出素子の断面構成を示す図である。 図１６は、第二変形例に係る裏面入射型半導体光検出素子の構成を示す平面図である。 図１７は、本実施形態の第三変形例に係る裏面入射型半導体光検出素子の断面構成を示す図である。 図１８は、第三変形例に係る裏面入射型半導体光検出素子の構成を示す平面図である。 図１９は、本実施形態の第四変形例に係る裏面入射型半導体光検出素子の構成を示す平面図である。 図２０は、本実施形態の第五変形例に係る裏面入射型半導体光検出素子の構成を示す平面図である。 図２１は、本実施形態の第六変形例に係る裏面入射型半導体光検出素子の構成を示す平面図である。 図２２は、本実施形態の第七変形例に係る裏面入射型半導体光検出素子の断面構成を示す図である。 図２３は、一画素の断面構成を示す図である。 図２４は、第七変形例に係る裏面入射型半導体光検出素子の製造過程の一例を示す模式図である。 図２５は、第七変形例に係る裏面入射型半導体光検出素子の製造過程の一例を示す模式図である。 図２６は、不純物濃度の分布を示す線図である。
　以下、添付図面を参照して、本発明の実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
　図１～図６を参照して、本実施形態に係る裏面入射型半導体光検出素子１の構成を説明する。図１は、本実施形態に係る裏面入射型半導体光検出素子の平面図である。図２は、本実施形態に係る裏面入射型半導体光検出素子の断面構成を示す図である。図３は、本実施形態に係る裏面入射型半導体光検出素子の構成を示す平面図である。図４及び図５は、テクスチャ表面を観察したＳＥＭ画像である。図６は、一画素の断面構成を示す図である。図６では、断面を表すハッチングが省略されている。
　図１及び図２に示されるように、半導体光検出素子１は、半導体基板１１を備えている。半導体基板１１は、シリコン（Ｓｉ）からなる基板である。半導体基板１１は、互いに対向している主面１１ａと主面１１ｂとを有している。主面１１ａは、半導体基板１１への光入射面である。主面１１ａが裏面であり、主面１１ｂが表面である。半導体基板１１は、平面視で、たとえば、多角形状を呈している。本実施形態では、半導体基板１１は、平面視で、矩形状を呈している。半導体基板１１の厚みは、たとえば、１５０μｍである。半導体基板１１の厚み方向は、たとえば、Ｚ軸と平行な方向である。本実施形態では、半導体基板１１の厚み方向は、主面１１ａと主面１１ｂとが対向している方向と一致している。半導体基板１１の厚み方向は、半導体基板１１と直交する方向、主面１１ａと直交している方向、及び、主面１１ｂと直交している方向と一致している。
　半導体基板１１は、第一導電型の半導体領域１３と、第二導電型の複数の半導体領域１５と、第一導電型の半導体領域１６と、を有している。半導体基板１１は、複数の半導体領域１５を主面１１ｂ側に備えている。半導体基板１１は、主面１１ｂ側に設けられている複数の半導体領域１５を有している。半導体基板１１は、半導体領域１６を主面１１ａ側に備えている。半導体基板１１は、主面１１ａ側に設けられている半導体領域１６を有している。半導体領域１６は、アキュムレーション層として機能する。第一導電型は、たとえば、ｎ型である。第二導電型は、たとえば、ｐ型である。半導体基板１１がＳｉからなる場合、ｐ型不純物は、たとえば、第１３族元素を含み、ｎ型不純物は、たとえば、第１５族元素を含む。ｐ型不純物は、たとえば、ホウ素（Ｂ）である。ｎ型不純物は、たとえば、窒素（Ｎ）、リン（Ｐ）、又はヒ素（Ａｓ）である。第一導電型が、ｐ型であり、第二導電型が、ｎ型であってもよい。
　半導体領域１３は、低不純物濃度である。半導体領域１５及び半導体領域１６は、高不純物濃度である。半導体領域１５及び半導体領域１６は、半導体領域１３よりも不純物濃度が高い。半導体領域１３の不純物濃度は、たとえば、５×１０１２ｃｍ－３である。半導体領域１５の不純物濃度は、たとえば、１×１０１９ｃｍ－３である。半導体領域１６の不純物濃度は、たとえば、１×１０１５ｃｍ－３である。半導体領域１５の最大厚みは、たとえば、５μｍである。半導体領域１６の厚みは、たとえば、１μｍである。
　複数の半導体領域１５は、半導体基板１１と直交する方向から見て、二次元配列されている。本実施形態では、複数の半導体領域１５は、互いに直交する第一方向及び第二方向に沿って配列されている。複数の半導体領域１５は、Ｍ行Ｎ列で並んでいる。Ｍ及びＮは、２以上の整数である。第一方向は、たとえば、Ｘ軸と平行な方向である。第二方向は、たとえば、Ｙ軸と平行な方向である。各半導体領域１５は、半導体基板１１と直交する方向から見て、たとえば、多角形状を呈している。本実施形態では、各半導体領域１５は、矩形状を呈している。各半導体領域１５は、半導体基板１１と直交する方向から見て、円形状を呈していてもよい。本実施形態では、一つの半導体領域１５が、一つの画素を構成している。半導体光検出素子１は、二次元配列されている複数の画素を有している。半導体領域１３と各半導体領域１５とは、ｐｎ接合を構成している。ｐｎ接合は、半導体領域１３と各半導体領域１５との境界に形成されている。各画素では、半導体領域１５とｐｎ接合とを含む領域が、光感応領域である。矩形状は、角が面取りされている形状、及び、角が丸められている形状を含む。
　半導体基板１１は、第一導電型の半導体領域１４を有している。半導体基板１１は、半導体領域１４を主面１１ｂ側に備えている。半導体基板１１は、主面１１ｂ側に設けられている半導体領域１４を有している。半導体領域１４は、主面１１ｂと直交している方向から見て、枠形状を呈している。半導体領域１４は主面１１ｂと直交している方向から見て、複数の半導体領域１５が配列されている領域を囲むように、主面１１ｂの縁に沿って設けられている。半導体領域１４は、チャネルストップ層として機能し、空乏層が半導体基板１１の側面に達するのを抑制する。
　各半導体領域１５は、テクスチャ表面ＴＳを有している領域１７と、テクスチャ表面ＴＳを有していない領域１９と、を有している。テクスチャ表面ＴＳは、図４及び図５に示されるように、微細な凹凸が形成されている表面である。領域１７は、表面に微細な凹凸が形成されている領域である。領域１７の表面全体に、微細な凹凸が形成されている。領域１７は、表面全体にテクスチャ表面ＴＳを有している。テクスチャ表面ＴＳは、たとえば、ウエットエッチングにより形成される。テクスチャ表面ＴＳは、ドライエッチング又はレーザ照射により形成されてもよい。表面がテクスチャ表面ＴＳである領域が、テクスチャ領域である。図４に示されているテクスチャ表面ＴＳは、ウエットエッチングにより形成されている。図５に示されているテクスチャ表面ＴＳは、ドライエッチングにより形成されている。図３では、テクスチャ表面ＴＳである領域を容易に理解するために、テクスチャ表面ＴＳである領域にハッチングが付されている。
　テクスチャ表面ＴＳの凹凸は、不規則に形成されている。テクスチャ表面ＴＳの凹凸が不規則であるとは、凹凸における頂の間隔が不規則に変化していること、及び、凹凸の高低差が不規則に変化していることの少なくとも一方を含む。本実施形態では、凹凸における頂の間隔が不規則に変化していると共に、凹凸の高低差が不規則に変化している。テクスチャ表面ＴＳの凹凸における頂の間隔は、たとえば、０．１～１．０μｍである。テクスチャ表面ＴＳの凹凸の高低差は、たとえば、０．５～１．５μｍである。テクスチャ表面ＴＳの凹凸は、規則的に形成されていてもよい。
　領域１７は、図３に示されるように、半導体基板１１と直交する方向から見て、領域１９の内側に位置している。本実施形態では、半導体基板１１と直交する方向から見て、領域１７は、領域１７の縁全体にわたって領域１９に囲まれている。領域１９の表面は、平坦である。領域１９は、互いに連続している二つの領域１９ａ，１９ｂを有している。領域１９ａは、半導体領域１５の縁に沿って位置している。領域１９ｂは、半導体領域１５の一つの角に位置している。領域１９ａの表面と、領域１９ｂの表面とは、同一平面上に位置している。領域１７は、半導体基板１１と直交する方向から見て、矩形の一つの角が矩形状に切り欠かれた形状を呈している。領域１７と領域１９ｂとは、図３に示されるように、半導体基板１１と直交する方向から見て、第一方向と第二方向とに交差する方向で隣り合っている。
　図６に示されるように、テクスチャ表面ＴＳの窪みの最深位置での領域１７の厚みＴＨ１は、半導体基板１１の厚み方向での、領域１９（領域１９ｂ）の表面と上記最深位置との間隔Ｄ１より小さい。上記最深位置は、たとえば、全ての窪みのうち、最も深い窪みの最深位置である。上記最深位置は、全ての窪みのうち、任意の一つの窪みの最深位置であってもよい。上記最深位置は、全ての窪みの最深位置の平均位置であってもよい。
　半導体領域１５の不純物濃度は、たとえば、図７に示されるように、表面からの深さに対して変化する。すなわち、半導体領域１５の不純物濃度は、たとえば、半導体基板１１の厚み方向での主面１１ｂからの距離に対して変化する。図７は、不純物濃度の分布を示す線図である。図７に示された不純物濃度分布は、以下の過程により不純物を熱拡散させたときの分布である。半導体領域１５が形成された後に、テクスチャ表面ＴＳが形成される。その後、不純物が、高温熱処理により熱拡散される。この過程は、本実施形態に係る半導体光検出素子１の製造過程として後述される。
　半導体領域１５の不純物濃度は、所定深さ位置までは高い状態が続き、所定深さ位置から主面１１ａに向かうにしたがって徐々に低下する。半導体領域１５は、不純物濃度の分布にしたがって、主面１１ｂ寄りに位置している領域Ｒ１と、領域Ｒ１より主面１１ａ寄りに位置している領域Ｒ２と、を有している。領域Ｒ１と領域Ｒ２とは連続している。領域Ｒ１は、不純物濃度が高い領域である。領域Ｒ２は、不純物濃度が領域Ｒ１での不純物濃度から徐々に低下する遷移領域である。本実施形態では、上記所定深さは、たとえば、約３μｍである。
　本実施形態では、テクスチャ表面ＴＳの窪みの最深位置は、領域Ｒ１と領域Ｒ２との境界近傍に位置している。すなわち、最深位置は、半導体領域１５の不純物濃度が低下し始める領域近傍に位置している。領域１７では、領域Ｒ２が占有する割合が、領域Ｒ１が占有する割合より大きい。領域１７は、領域Ｒ２のみで構成されていてもよい。
　半導体領域１５（領域１７，１９）の厚みは、たとえば、表面から、半導体領域１５の不純物濃度が半導体領域１６の不純物濃度と同等となる深さまでの距離で規定される。この距離も、半導体基板１１の厚み方向での距離である。この場合、厚みＴＨ１は、テクスチャ表面ＴＳの窪みの最深位置から、半導体領域１５の不純物濃度が半導体領域１６の不純物濃度と同等となる深さまでの距離で規定される。窪みの最深位置は、たとえば、全ての窪みのうち、最も深い窪みの最深位置である。この場合、厚みＴＨ１は、領域１７の厚みの最小値を示す。窪みの最深位置は、たとえば、全ての窪みのうち、最も浅い窪みの最深位置であってもよい。この場合、厚みＴＨ１は、領域１７の厚みの最大値を示す。窪みの最深位置は、たとえば、全ての窪みの最深位置の平均位置であってもよい。この場合、厚みＴＨ１は、領域１７の厚みの平均値を示す。厚みＴＨ１は、たとえば、０．１～１．０μｍである。
　半導体領域１５（領域１７，１９）の厚みは、たとえば、半導体基板１１の厚み方向での、表面から、領域Ｒ２が終わる位置までの距離で規定されてもよい。領域Ｒ２が終わる位置は、図７から明らかなように、不純物濃度の低下が終わる位置である。この場合、厚みＴＨ１は、テクスチャ表面ＴＳの窪みの最深位置から、領域Ｒ２が終わる位置までの距離で規定される。
　間隔Ｄ１は、テクスチャ表面ＴＳの窪みの深さである。最深位置が、最も深い窪みの最深位置である場合、間隔Ｄ１は、テクスチャ表面ＴＳの窪みの深さの最大値である。最深位置が、最も浅い窪みの最深位置である場合、間隔Ｄ１は、テクスチャ表面ＴＳの窪みの深さの最小値である。最深位置が、全ての窪みの最深位置の平均位置である場合、間隔Ｄ１は、テクスチャ表面ＴＳの窪みの平均深さである。間隔Ｄ１は、たとえば、１．０～２．５μｍである。
　半導体基板１１の厚み方向での領域１９（領域１９ｂ）の厚みＴＨ２は、半導体基板１１の厚み方向での領域１７の厚みＴＨ３より大きい。厚みＴＨ２は、たとえば、５μｍである。本実施形態では、厚みＴＨ２は、半導体領域１５の最大厚みでもある。
　領域１７の厚みＴＨ３は、テクスチャ表面ＴＳの凹凸に応じて変化する。厚みＴＨ３は、たとえば、テクスチャ表面ＴＳの窪みの最深位置での厚みである。この場合、厚みＴＨ３は、厚みＴＨ１と同等である。厚みＴＨ３は、たとえば、テクスチャ表面ＴＳの頂の位置での厚みであってもよい。厚みＴＨ３が規定される頂は、たとえば、全ての頂のうち、最も高い頂である。最も高い頂は、半導体基板１１の厚み方向で、最も主面１１ｂ寄りに位置している頂である。この場合、厚みＴＨ３は、領域１７の厚みの最大を示す。厚みＴＨ３が規定される頂は、たとえば、全ての頂のうち、最も低い頂であってもよい。最も低い頂は、半導体基板１１の厚み方向で、最も主面１１ａ寄りに位置している頂である。厚みＴＨ３は、たとえば、テクスチャ表面ＴＳの凹凸の平均高さ位置から、領域Ｒ２が終わる位置までの距離であってもよい。厚みＴＨ３は、たとえば、０．１～１．５μｍである。
　テクスチャ表面ＴＳは、半導体基板１１の厚み方向で、領域１９（領域１９ａ，１９ｂ）の表面より主面１１ａ寄りに位置している。すなわち、テクスチャ表面ＴＳは、領域１９（領域１９ａ，１９ｂ）の表面を含む仮想平面ＶＰより主面１１ａ寄りに位置している。主面１１ｂは、領域１７で窪んでいる。テクスチャ表面ＴＳと領域１９の表面とで、段差が形成されている。領域１７のテクスチャ表面ＴＳの縁領域ＴＳａは、領域１９（領域１９ａ，１９ｂ）の表面と連続していると共に、半導体基板１１の厚み方向に対して傾斜している。本実施形態では、縁領域ＴＳａでの領域１７の厚みが、領域１７から領域１９に向かうにつれて徐々に大きくなるように、縁領域ＴＳａが傾斜している。
　半導体光検出素子１は、複数の絶縁膜２１，２３，２５、複数のパッド電極３１、複数のＵＢＭ（under-bump　metal）３３、及び複数のバンプ電極３５を備えている。本実施形態では、半導体光検出素子１は、半導体領域１５毎に、一つのパッド電極３１、一つのＵＢＭ３３、及び一つのバンプ電極３５を備えている。半導体光検出素子１は、半導体領域１４と電気的に接続されている電極（不図示）を備えている。半導体領域１４と電気的に接続されている電極は、主面１１ｂ側に配置されている。
　絶縁膜２１は、半導体基板１１の主面１１ａに配置されている。絶縁膜２１は、主面１１ａ上に形成されている。絶縁膜２１は、たとえば、酸化膜である。本実施形態では、絶縁膜２１は、酸化シリコン（ＳｉＯ２）からなる。絶縁膜２１は、たとえば、シリコン熱酸化膜である。絶縁膜２１は、窒化シリコン（ＳｉＮ）からなっていてもよい。この場合、絶縁膜２１は、たとえば、プラズマＣＶＤ（Plasma-enhanced　Chemical　Vapor　Deposition）により形成される。絶縁膜２１は、反射防止膜として機能する。絶縁膜２１の厚みは、たとえば、０．１μｍである。
　絶縁膜２３は、半導体基板１１の主面１１ｂに配置されている。絶縁膜２３は、主面１１ｂ上に形成されている。絶縁膜２３は、たとえば、酸化膜である。本実施形態では、絶縁膜２１は、酸化シリコンからなる。絶縁膜２３は、たとえば、シリコン熱酸化膜である。絶縁膜２３は、各半導体領域１５の表面を覆っている。絶縁膜２３は、テクスチャ表面ＴＳ全体を直接覆っている。絶縁膜２３は、主面１１ｂ（テクスチャ表面ＴＳ）と接触している。絶縁膜２３は、窒化シリコンからなっていてもよい。この場合、絶縁膜２３は、減圧ＣＶＤ（Low-pressure　Chemical　Vapor　Deposition）により形成される。絶縁膜２３は、酸化アルミニウム（Ａｌ２Ｏ３）からなっていてもよい。この場合、絶縁膜２３は、ＡＬＤ（Atomic　Layer　Deposition）により形成される。絶縁膜２３の厚みは、たとえば、０．２μｍである。
　絶縁膜２５は、半導体基板１１の主面１１ｂ上に配置されている。絶縁膜２５は、絶縁膜２３上に形成されている。絶縁膜２５は、絶縁膜２３と接触している。絶縁膜２５は、たとえば、窒化膜である。本実施形態では、絶縁膜２５は、窒化シリコンからなる。絶縁膜２３は、半導体基板１１と絶縁膜２５との間に位置している。絶縁膜２５は、半導体基板１１上に、間接的に配置されている。絶縁膜２５は、各半導体領域１５の表面を間接的に覆っている。絶縁膜２５は、絶縁膜２３における領域１７に対応する領域を直接覆っている。絶縁膜２５は、テクスチャ表面ＴＳ全体を間接的に覆っている。絶縁膜２５は、酸化シリコンからなっていてもよい。この場合、絶縁膜２５は、たとえば、プラズマＣＶＤにより形成される。絶縁膜２５は、パッシベーション膜として機能する。絶縁膜２５の厚みは、たとえば、０．１～０．４μｍである。
　パッド電極３１は、領域１９に配置されている。本実施形態では、パッド電極３１は、領域１９ｂに配置されている。パッド電極３１は、領域１９ｂ上と絶縁膜２３上とに形成されている。パッド電極３１は、絶縁膜２３に形成されているコンタクトホールＨ１を通して領域１９ｂと接続されている。パッド電極３１は、領域１９と絶縁膜２３とに接触している。パッド電極３１は、領域１９ｂ上に、直接配置されている。パッド電極３１は、絶縁膜２５と接触している。絶縁膜２５は、パッド電極３１の周縁を覆っている。パッド電極３１は、導電性材料からなる。パッド電極３１は、たとえば、アルミニウム（Ａｌ）からなる。この場合、パッド電極３１は、スパッタ法又は蒸着法により形成される。
　パッド電極３１は、図３に示されるように、二つの電極領域３１ａ，３１ｂを有している。本実施形態では、パッド電極３１は、二つの電極領域３１ａ，３１ｂからなる。電極領域３１ａは、領域１９に配置されている。本実施形態では、電極領域３１ａは、領域１９ｂに配置されている。電極領域３１ａは、領域１９ｂと接触している。電極領域３１ａは、領域１９ｂ上に、直接配置されている。電極領域３１ｂは、絶縁膜２３における領域１７に対応する領域の少なくとも一部に配置されている。電極領域３１ｂは、絶縁膜２３が領域１７と電極領域３１ｂとの間に位置するように、領域１７に配置されている。電極領域３１ｂは、電極領域３１ａと連続している。パッド電極３１は、半導体基板１１と直交する方向から見て、領域１７と領域１９ｂとの境界全体と重なっている。本実施形態では、電極領域３１ｂは、半導体基板１１と直交する方向から見て、領域１９ｂと連続している縁領域ＴＳａと重なっている。電極領域３１ｂは、縁領域ＴＳａ上に、間接的に配置されている。図３では、絶縁膜２３，２５の図示が省略されている。
　ＵＢＭ３３は、領域１９に配置されている。本実施形態では、ＵＢＭ３３は、領域１９ｂに配置されている。ＵＢＭ３３は、領域１９ｂ上と絶縁膜２５上とに形成されている。ＵＢＭ３３は、絶縁膜２５に形成されているコンタクトホールＨ２を通してパッド電極３１と接続されている。ＵＢＭ３３は、パッド電極３１と接触している。ＵＢＭ３３は、絶縁膜２５と接触している。ＵＢＭ３３は、バンプ電極３５と電気的及び物理的に接続が優れた材料からなる。ＵＢＭ３３は、たとえば、チタン（Ｔｉ）からなる層と白金（Ｐｔ）からなる層との積層体からなる。ＵＢＭ３３は、たとえば、積層蒸着法により形成される。
　バンプ電極３５は、領域１９に配置されている。本実施形態では、バンプ電極３５は、領域１９ｂに配置されている。バンプ電極３５は、ＵＢＭ３３上に形成されている。バンプ電極３５は、ＵＢＭ３３と接触している。ＵＢＭ３３は、パッド電極３１とバンプ電極３５との間に位置している。バンプ電極３５は、領域１９上に、間接的に配置されている。バンプ電極３５は、パッド電極３１上に、間接的に配置されている。バンプ電極３５は、ＵＢＭ３３及びパッド電極３１を通して、領域１９ｂ（半導体領域１５）と電気的に接続されている。バンプ電極３５は、はんだ材料からなる。バンプ電極３５は、たとえば、インジウム（Ｉｎ）からなる。バンプ電極３５は、たとえば、蒸着法により形成される。
　半導体光検出素子１では、半導体領域１３は、バイアス電圧の印加により、完全空乏化状態とされる。すなわち、半導体領域１５から広がる空乏層が、半導体領域１３に到達する。半導体領域１３は、完全空乏化されなくてもよい。
　次に、図８～図１０を参照して、半導体光検出素子１の製造過程の一例を説明する。図８～図１０は、本実施形態に係る裏面入射型半導体光検出素子の製造過程の一例を示す模式図である。図８～図１０では、断面を表すハッチングが省略されている。
　図８の（ａ）に示されるように、ｎ型の半導体基板１１が準備される。酸化膜５１が主面１１ａに形成され、酸化膜５３が主面１１ｂに形成される。酸化膜５１，５３は、たとえば、半導体基板１１を酸素雰囲気中で加熱することにより形成される。図８の（ａ）に示された状態では、半導体基板１１は、半導体領域１３からなり、半導体領域１５及び半導体領域１６を有していない。
　図８の（ｂ）に示されるように、半導体基板１１に、複数の半導体領域１５及び半導体領域１６が形成される。この過程により、半導体領域１３と、複数の半導体領域１５と、半導体領域１６と、を有している半導体基板１１が準備される。
　半導体領域１５は、以下のようにして形成される。開口５３ａが、酸化膜５３がパターニングされることにより、酸化膜５３に形成される。開口５３ａは、矩形状を呈している。ｐ型不純物が、酸化膜５３の開口５３ａを通して、主面１１ｂから半導体基板１１に添加される。添加されたｐ型不純物が、高温熱処理により、半導体基板１１内に拡散する。半導体領域１５は、主面１１ｂから高濃度で拡散したｐ型不純物により形成される。上記高温熱処理により、酸化膜５５が半導体領域１５上に形成される（図８の（ｃ）を参照）。
　半導体領域１６は、以下のようにして形成される。ｎ型不純物が、主面１１ａから半導体基板１１に添加される。添加されたｎ型不純物が、上記高温熱処理により、半導体基板１１内に拡散する。半導体領域１６は、主面１１ａから高濃度で拡散したｎ型不純物により形成される。
　図８の（ｃ）に示されるように、コンタクトホールＨ１が、酸化膜５５がパターニングされることにより、酸化膜５５に形成される。コンタクトホールＨ１が形成された後、窒化シリコン膜５７が酸化膜５１，５５上に形成される。窒化シリコン膜５７は、たとえば、減圧ＣＶＤにより形成される。
　図９の（ａ）に示されるように、酸化膜５５に形成された窒化シリコン膜５７と、酸化膜５５とがパターニングされ、開口５９が、半導体領域１５の領域１７に対応する位置に形成される。開口５９は、たとえば、ドライエッチングにより形成される。
　図９の（ｂ）に示されるように、テクスチャ表面ＴＳが、半導体領域１５の、開口５９から露出している領域に形成される。テクスチャ表面ＴＳは、たとえば、上述したように、ウエットエッチングにより形成される。図９の（ｂ）以降の図では、クロスハッチングが付されている領域が、テクスチャ表面ＴＳが形成されている領域である。
　図９の（ｃ）に示されるように、酸化膜６１が、半導体領域１５の、開口５９から露出している領域に形成される。酸化膜６１は、テクスチャ表面ＴＳに形成される。酸化膜６１は、たとえば、半導体基板１１を酸素雰囲気中で加熱することにより形成される。酸化膜５３，６１が、絶縁膜２３を構成する。
　図１０の（ａ）に示されるように、窒化シリコン膜５７が酸化膜５１及び絶縁膜２３（酸化膜５３，６１）上から除去される。窒化シリコン膜５７の除去により、半導体領域１５が、コンタクトホールＨ１を通して露出する。その後、パッド電極３１が、半導体領域１５の、コンタクトホールＨ１を通して露出している領域に形成される。パッド電極３１は、絶縁膜２３の、コンタクトホールＨ１周辺の領域上に位置するようにも形成される。酸化膜５１は、絶縁膜２１を構成する。
　図１０の（ｂ）に示されるように、絶縁膜２５が絶縁膜２３に形成された後、コンタクトホールＨ２が、絶縁膜２５がパターニングされることにより、絶縁膜２５に形成される。コンタクトホールＨ２の形成により、パッド電極３１の一部が露出する。
　図１０の（ｃ）に示されるように、ＵＢＭ３３が、パッド電極３１の、コンタクトホールＨ２から露出している領域に形成される。ＵＢＭ３３は、絶縁膜２５の、コンタクトホールＨ２周辺の領域上に位置するようにも形成される。すなわち、ＵＢＭ３３は、領域１９上に間接的に配置されるようにも形成される。その後、バンプ電極３５が、ＵＢＭ３３に形成される。これらの過程を経て、半導体光検出素子１が得られる。
　次に、図１１を参照して、半導体光検出素子１を備える電子部品装置ＥＤの構成を説明する。図１１は、本実施形態に係る裏面入射型半導体光検出素子を備える電子部品装置の断面構成を示す図である。
　電子部品装置ＥＤは、半導体光検出素子１と、半導体光検出素子１が実装される電子部品ＥＣと、樹脂層ＲＬと、を備えている。電子部品ＥＣは、たとえば、配線基板又はＡＳＩＣ（Application　Specific　Integrated　Circuit）を含んでいる。
　電子部品ＥＣは、複数のパッド電極７１、複数のＵＢＭ７３、及び複数のバンプ電極７５を備えている。複数のパッド電極７１、複数のＵＢＭ７３、及び複数のバンプ電極７５は、半導体光検出素子１が備えている複数のバンプ電極３５と対応する位置に配置されている。半導体光検出素子１は、互いに対応するバンプ電極３５とバンプ電極７５とが接合されることにより、電子部品ＥＣに実装されている。半導体領域１４と電気的に接続されている電極も、電子部品ＥＣのバンプ電極（不図示）と接合されている。
　樹脂層ＲＬは、半導体光検出素子１と電子部品ＥＣとの間に配置されている。樹脂層ＲＬは、アンダーフィル層として機能する。樹脂層ＲＬは、半導体光検出素子１と電子部品ＥＣとの間に形成される空間に充填された樹脂材料が硬化することにより、形成されている。樹脂層ＲＬは、たとえば、エポキシ系樹脂、ウレタン系樹脂、シリコーン系樹脂、又はアクリル系樹脂を含んでいる。
　以上のように、半導体光検出素子１では、半導体領域１５の領域１７がテクスチャ表面ＴＳを有している。長波長域の光は、短波長域の光に比して、吸収係数が小さい。したがって、主面１１ａから半導体基板１１に入射した長波長域の光は、半導体基板１１内を進み、テクスチャ表面ＴＳに到達する。テクスチャ表面ＴＳに到達した光は、テクスチャ表面ＴＳで反射又は拡散し、半導体基板１１内を更に進む。長波長域の光が半導体基板１１内を進む距離が長いので、長波長域の光は半導体基板１１に吸収される。この結果、半導体光検出素子１は、長波長域での分光感度特性を向上させる。
　光が半導体基板１１に吸収されることにより生じたキャリアは、半導体領域１５で再結合するおそれがある。半導体領域１５で再結合したキャリアは、検出感度に寄与しないため、分光感度特性が低下するおそれがある。半導体領域１５の厚みが大きい構成では、半導体領域１５の厚みが小さい構成に比して、半導体領域１５でのキャリアの再結合が生じやすい。すなわち、半導体領域１５の表面からｐｎ接合までの距離が大きい構成では、半導体領域１５の表面からｐｎ接合までの距離が小さい構成に比して、半導体領域１５でのキャリアの再結合が生じやすい。
　半導体光検出素子１では、厚みＴＨ１が、間隔Ｄ１より小さい。半導体光検出素子１では、厚みＴＨ１が間隔Ｄ１以上である構成に比して、テクスチャ表面ＴＳからｐｎ接合までの距離が小さい。したがって、半導体基板１１に入射した光に起因するキャリアの、半導体領域１５での再結合が抑制される。この結果、半導体光検出素子１は、長波長域での分光感度特性をより一層向上させる。
　上述した製造過程では、テクスチャ領域（テクスチャ表面ＴＳ）が主面１１ｂに形成される前に、複数の半導体領域１５が複数の予定領域に形成される。複数の半導体領域１５が形成された後に、テクスチャ領域が形成される過程では、テクスチャ領域がｐｎ接合に達するのを確実に防ぐ必要がある。テクスチャ領域がｐｎ接合に達するのを確実に防ぐために、各半導体領域１５の厚みを大きくすることが考えられる。しかしながら、各半導体領域１５の厚みが大きい構成では、上述したように、分光感度特性の向上が抑制されるおそれがある。
　半導体光検出素子１の製造過程は、複数の半導体領域１５が形成された後に、テクスチャ領域が形成される過程を含んでいるものの、半導体光検出素子１では、厚みＴＨ１が間隔Ｄ１より小さい。したがって、半導体光検出素子１は、分光感度特性の向上を抑制し難い。
　半導体基板１１に応力が作用した場合、光の入射に起因しないキャリアが生じるおそれがある。光の入射に起因しないキャリアは、暗電流を生じさせる。領域１９には、領域１７に比して、応力が作用しやすく、光の入射に起因しないキャリアが生じやすい。
　半導体光検出素子１では、厚みＴＨ２が、厚みＴＨ３より大きい。したがって、半導体光検出素子１では、厚みＴＨ２が厚みＴＨ３以下である構成に比して、領域１９では、光の入射に起因しないキャリアの再結合が生じやすい。この結果、半導体光検出素子１は、暗電流の発生を抑制する。
　半導体光検出素子１では、パッド電極３１が、領域１９（領域１９ｂ）と接触する。パッド電極３１と半導体基板１１とが接触している場合、パッド電極３１を構成する材料（Ａｌ）と半導体基板１１を構成する材料（Ｓｉ）とが合金化して、半導体基板１１にアロイスパイクが生じるおそれがある。アロイスパイクがｐｎ接合に到達すると、アロイスパイクは、漏れ電流を増大させる。
　半導体光検出素子１では、厚みＴＨ２が、厚みＴＨ３より大きい。したがって、半導体光検出素子１では、厚みＴＨ２が厚みＴＨ３以下である構成に比して、アロイスパイクはｐｎ接合に到達し難い。半導体光検出素子１は、漏れ電流の増大を抑制する。
　半導体光検出素子１では、テクスチャ表面ＴＳは、半導体基板１１の厚み方向で、領域１９の表面より主面１１ａ寄りに位置している。すなわち、テクスチャ表面ＴＳは、仮想平面ＶＰより主面１１ａ寄りに位置している。この場合、領域１７には応力が作用し難い。したがって、領域１７では、光の入射に起因しないキャリアの発生が抑制される。この結果、半導体光検出素子１は、暗電流の発生を抑制する。
　半導体光検出素子１では、上述した製造過程のように、半導体領域１５にテクスチャ表面ＴＳが形成される場合、テクスチャ表面ＴＳからｐｎ接合までの距離がより一層小さくなる。したがって、半導体光検出素子１は、長波長域での分光感度特性をより一層向上させる。
　半導体光検出素子１は、バンプ電極３５を介して電子部品ＥＣに実装される。したがって、半導体光検出素子１が電子部品ＥＣに実装される際に、領域１９（領域１９ｂ）に応力が作用する。テクスチャ表面ＴＳが、仮想平面ＶＰより主面１１ａ寄りに位置しているので、半導体光検出素子１が電子部品ＥＣに実装される場合でも、領域１７には、応力が作用し難い。したがって、領域１７では、光の入射に起因しないキャリアの発生が抑制される。半導体光検出素子１は、暗電流の発生をより一層抑制する。
　半導体光検出素子１が電子部品ＥＣに実装される際に、バンプ電極３５（又はバンプ電極７５）が潰れた場合、潰れたバンプ電極３５（又はバンプ電極７５）が半導体光検出素子１のバンプ電極３５以外の部位と物理的に干渉するおそれがある。バンプ電極３５以外の部位は、たとえば、配線導体又はテクスチャ表面ＴＳを含む。バンプ電極３５（又はバンプ電極７５）が配線導体と物理的に干渉した場合には、バンプ電極３５（又はバンプ電極７５）と配線導体とが短絡するおそれがある。バンプ電極３５（又はバンプ電極７５）がテクスチャ表面ＴＳと物理的に干渉した場合には、テクスチャ表面ＴＳが物理的なダメージを受けて、長波長域での分光感度特性が悪影響を受けるおそれがある。
　半導体光検出素子１では、テクスチャ表面ＴＳが、仮想平面ＶＰより主面１１ａ寄りに位置している。テクスチャ表面ＴＳと領域１９の表面とで段差が形成される。したがって、半導体光検出素子１が電子部品ＥＣに実装される際に、潰れたバンプ電極３５（又はバンプ電極７５）が半導体光検出素子１のバンプ電極３５以外の部位と干渉し難い。半導体光検出素子１は、バンプ電極３５（又はバンプ電極７５）と配線導体との短絡の発生を抑制すると共に、長波長域での分光感度特性が受ける悪影響を抑制する。
　バンプ電極３５を形成する際に、バンプ電極３５を形成する装置がテクスチャ表面ＴＳと物理的に干渉するおそれがある。バンプ電極３５を形成する装置がテクスチャ表面ＴＳと物理的に干渉した場合、テクスチャ表面ＴＳが物理的なダメージを受けて、長波長域での分光感度特性が悪影響を受けるおそれがある。
　半導体光検出素子１では、テクスチャ表面ＴＳが、仮想平面ＶＰより主面１１ａ寄りに位置している。したがって、バンプ電極３５を形成する装置がテクスチャ表面ＴＳと物理的に干渉し難い。半導体光検出素子１は、バンプ電極３５を形成する際に、長波長域での分光感度特性が受ける悪影響を抑制する。
　半導体光検出素子１では、テクスチャ表面ＴＳの縁領域ＴＳａは、領域１９（領域１９ａ，１９ｂ）の表面と連続していると共に、半導体基板１１の厚み方向に対して傾斜している。テクスチャ表面ＴＳが、仮想平面ＶＰより主面１１ａ寄りに位置している場合、領域１９には、応力がより一層作用しやすい。
　半導体光検出素子１では、縁領域ＴＳａが半導体基板の厚み方向と平行である構成に比して、領域１９に作用する応力が分散されやすい。したがって、領域１９に応力が作用する場合でも、領域１９への応力の集中が抑制される。半導体光検出素子１は、光の入射に起因しないキャリアの発生を抑制する。この結果、半導体光検出素子１は、暗電流の発生をより一層抑制する。
　半導体光検出素子１では、領域１９（領域１９ａ，１９ｂ）は、テクスチャ表面ＴＳを有していない。半導体光検出素子１では、領域１９がテクスチャ表面ＴＳを有している構成に比して、領域１９（領域１９ｂ）へのパッド電極３１の形成が容易である。
　テクスチャ表面ＴＳの表面に達した光は、上述したように、テクスチャ表面ＴＳで反射又は散乱する。テクスチャ表面ＴＳで反射又は散乱した光は、平坦な表面で反射した光に比して、半導体基板１１の厚み方向と交差する様々な方向に進む。したがって、テクスチャ表面ＴＳで反射又は拡散した光が隣接する画素に進み、画素間でのクロストークが生じるおそれがある。クロストークは、ノイズの要因となる。
　半導体光検出素子１では、テクスチャ表面ＴＳは、半導体領域１５毎に設けられている。テクスチャ表面ＴＳは、主面１１ｂの、半導体領域１５以外の領域には設けられていない。テクスチャ表面ＴＳが半導体領域１５毎に設けられている構成は、テクスチャ表面ＴＳが主面１１ｂ全体に設けられている構成に比して、クロストークの発生を制限する。したがって、半導体光検出素子１は、クロストークの発生を抑制する。
　半導体光検出素子１では、パッド電極３１は、電極領域３１ａと、電極領域３１ｂと、を有している。電極領域３１ａは、領域１９（領域１９ｂ）に配置されている。電極領域３１ｂは、領域１７との間に絶縁膜２３が位置するように領域１７に配置されている。電極領域３１ａと、電極領域３１ｂとは、連続している。すなわち、パッド電極３１は、領域１９ｂと領域１７とにわたるように配置されている。この構成では、パッド電極３１の面積は、パッド電極３１が領域１９ｂのみに配置されている構成に比して、大きい。ＵＢＭ３３及びバンプ電極３５は、面積が大きいパッド電極３１に配置される。したがって、半導体光検出素子１は、半導体領域１５（領域１９）とバンプ電極３５との電気的接続の確実性及び安定性を向上させる。
　テクスチャ表面ＴＳ（領域１７）の面積が大きい構成は、テクスチャ表面ＴＳ（領域１７）の面積が小さい構成に比して、長波長域での分光感度特性を向上させる。したがって、長波長域での分光感度特性を向上するために、領域１７の面積はできるだけ大きく、領域１９（領域１９ｂ）の面積はできるだけ小さいことが求められる。
　パッド電極３１は、コンタクトホールＨ１を通して、領域１９ｂと接触する。コンタクトホールＨ１を容易に形成するために、コンタクトホールＨ１は、絶縁膜２３の、領域１９ｂ上に位置している領域に形成される。領域１９ｂの表面が平坦であるため、コンタクトホールＨ１は、絶縁膜２３に容易に形成される。パッド電極３１がコンタクトホールＨ１からずれて形成された場合、コンタクトホールＨ１を通して、領域１９ｂが露出する。この場合、耐圧特性の劣化及び信頼性の低下が生じるおそれがある。したがって、パッド電極３１の面積は、コンタクトホールＨ１の形成位置の精度、及び、パッド電極３１の形成位置の精度を考慮して設定される。この結果、パッド電極３１の面積は、大きくならざるを得ない。
　パッド電極３１が電極領域３１ｂを有していない構成では、パッド電極３１と領域１７とが、主面１１ｂと直交する方向から見て、重ならない。この構成では、パッド電極３１の面積を確保するために、領域１９ｂの面積を拡大する必要があり、領域１７の面積の縮小が求められる。したがって、パッド電極３１が電極領域３１ｂを有していない構成は、長波長域での分光感度特性を向上させ難い。
　半導体光検出素子１では、パッド電極３１が、電極領域３１ｂを有している。すなわち、パッド電極３１と領域１７との少なくとも一部同士が、主面１１ｂと直交する方向から見て、重なっている。したがって、パッド電極３１の面積が確保される場合でも、半導体光検出素子１は、長波長域での分光感度特性を向上させる。
　半導体光検出素子１では、絶縁膜２５がパッド電極３１の周縁を覆っている。したがって、絶縁膜２５は、パッド電極３１の剥がれを抑制する。絶縁膜２５は、バンプ電極３５の材料成分がパッド電極３１と絶縁膜２３との界面から侵入するのを抑制する。絶縁膜２５は、漏れ電流及び短絡の発生を抑制する。
　半導体光検出素子１では、絶縁膜２５は、絶縁膜２３における領域１７に対応する領域を覆っている。絶縁膜２３と絶縁膜２５とにより構成される積層膜が、テクスチャ表面ＴＳ全体を覆っている。絶縁膜２３の厚み及び絶縁膜２５の厚みが所望の値に設定されることにより、積層膜（絶縁膜２３，２５）は、高反射膜を構成し得る。積層膜（絶縁膜２３，２５）が高反射膜を構成する構成では、長波長域での分光感度特性がより一層向上する。
　絶縁膜２３は、酸化膜であり、絶縁膜２５は、窒化膜である。したがって、積層膜（絶縁膜２３，２５）は、簡易に高反射膜を構成し得る。
　絶縁膜２３がシリコン熱酸化膜である場合、絶縁膜２３が形成される過程の熱処理により、テクスチャ表面ＴＳの凹凸が滑らかになる。テクスチャ表面ＴＳの凹凸が滑らかである場合、パッド電極３１を含むメタル配線の形成プロセスが容易である。
　次に、図１２及び図１３を参照して、上述した実施形態の第一変形例に係る半導体光検出素子１の構成を説明する。図１２は、第一変形例に係る裏面入射型半導体光検出素子の断面構成を示す図である。図１３は、第一変形例に係る裏面入射型半導体光検出素子の構成を示す平面図である。図１３では、絶縁膜２３，２５の図示が省略されている。図１３では、テクスチャ表面ＴＳである領域を容易に理解するために、テクスチャ表面ＴＳである領域にハッチングが付されている。第一変形例は、概ね、上述した実施形態と類似又は同じである。しかしながら、第一変形例は、半導体基板１１の構成に関して、上述した実施形態と相違する。以下、上述した実施形態と第一変形例との相違点を主として説明する。
　半導体基板１１は、第一導電型の半導体領域２０を有している。半導体基板１１は、半導体領域２０を主面１１ｂ側に備えている。半導体基板１１は、主面１１ｂ側に設けられている半導体領域２０を有している。半導体領域２０は、高不純物濃度である。半導体領域２０の不純物濃度は、たとえば、１×１０１８ｃｍ－３である。半導体領域２０の厚みは、たとえば、１．５μｍである。半導体領域２０は、主面１１ｂと直交している方向から見て、格子形状を呈している。半導体領域２０は、主面１１ｂと直交している方向から見て、第一方向で隣り合う半導体領域１５の間に位置していると共に、第二方向で隣り合う半導体領域１５の間に位置している。半導体領域２０は、半導体領域１４と連続している。半導体領域２０は、チャネルストップ層として機能し、画素間での空乏層の拡がりを抑制する。半導体領域２０は、主面１１ｂと直交している方向から見て、複数の領域に分割されていてもよい。
　半導体光検出素子１は、複数のパッド電極４１、複数のＵＢＭ（under-bump　metal）４３、及び複数のバンプ電極４５を備えている。
　各パッド電極４１は、半導体領域２０に配置されている。各パッド電極４１は、主面１１ｂと直交している方向から見て、所定間隔毎に配置されている。パッド電極４１は、絶縁膜２３上に形成されている。パッド電極４１は、絶縁膜２３に形成されているコンタクトホールを通して半導体領域２０と接続されている。パッド電極４１は、半導体領域２０と絶縁膜２３とに接触している。パッド電極４１は、半導体領域２０上に、直接配置されている。パッド電極４１は、絶縁膜２５と接触している。絶縁膜２５は、パッド電極４１の周縁を覆っている。パッド電極４１は、導電性材料からなる。パッド電極４１は、たとえば、アルミニウムからなる。この場合、パッド電極４１は、スパッタ法又は蒸着法により形成される。
　ＵＢＭ４３は、半導体領域２０に配置されている。ＵＢＭ４３は、半導体領域２０上と絶縁膜２５上とに形成されている。ＵＢＭ４３は、絶縁膜２５に形成されているコンタクトホールを通してパッド電極４１と接続されている。ＵＢＭ４３は、パッド電極４１と接触している。ＵＢＭ４３は、絶縁膜２５と接触している。ＵＢＭ４３は、バンプ電極４５と電気的及び物理的に接続が優れた材料からなる。ＵＢＭ４３は、たとえば、チタンからなる層と白金からなる層との積層体からなる。ＵＢＭ４３は、たとえば、積層蒸着法により形成される。
　バンプ電極４５は、半導体領域２０に配置されている。バンプ電極４５は、ＵＢＭ４３上に形成されている。バンプ電極４５は、ＵＢＭ４３と接触している。ＵＢＭ４３は、パッド電極４１とバンプ電極４５との間に位置している。バンプ電極４５は、半導体領域２０上に、間接的に配置されている。バンプ電極４５は、パッド電極４１上に、間接的に配置されている。バンプ電極４５は、ＵＢＭ４３及びパッド電極４１を通して、半導体領域２０と電気的に接続されている。バンプ電極４５は、はんだ材料からなる。バンプ電極４５は、たとえば、インジウムからなる。バンプ電極４５は、たとえば、蒸着法により形成される。
　次に、図１４を参照して、第一変形例に係る半導体光検出素子１を備える電子部品装置ＥＤの構成を説明する。図１４は、第一変形例に係る裏面入射型半導体光検出素子を備える電子部品装置の断面構成を示す図である。
　電子部品装置ＥＤは、第一変形例に係る半導体光検出素子１と、電子部品ＥＣと、を備えている。電子部品ＥＣは、複数のパッド電極７１、複数のＵＢＭ７３、及び複数のバンプ電極７５を備えている。複数のパッド電極７１、複数のＵＢＭ７３、及び複数のバンプ電極７５は、半導体光検出素子１が備えている複数のバンプ電極３５，４５と対応する位置に配置されている。半導体光検出素子１は、互いに対応するバンプ電極３５，４５とバンプ電極７５とが接合されることにより、電子部品ＥＣに実装されている。
　次に、図１５及び図１６を参照して、上述した実施形態の第二変形例に係る半導体光検出素子１の構成を説明する。図１５は、第二変形例に係る裏面入射型半導体光検出素子の断面構成を示す図である。図１６は、第二変形例に係る裏面入射型半導体光検出素子の構成を示す平面図である。図１６では、絶縁膜２３，２５の図示が省略されている。図１６では、テクスチャ表面ＴＳである領域を容易に理解するために、テクスチャ表面ＴＳである領域にハッチングが付されている。第二変形例は、概ね、上述した実施形態と類似又は同じである。しかしながら、第二変形例は、半導体基板１１の構成に関して、上述した実施形態と相違する。以下、上述した実施形態と第二変形例との相違点を主として説明する。
　半導体基板１１には、各画素を互いに隔てるように、トレンチＴＲが形成されている。トレンチＴＲは、主面１１ｂに開口している。トレンチＴＲは、主面１１ｂと直交している方向から見て、半導体領域２０を分断するように形成されている。トレンチＴＲは、主面１１ｂと直交している方向から見て、第一方向で隣り合う半導体領域１５の間を通ると共に第二方向で隣り合う半導体領域１５の間を通るように、格子状に形成されている。トレンチＴＲの開口の幅は、たとえば、５μｍである。トレンチＴＲの深さは、厚みＴＨ２より大きい。トレンチＴＲの深さは、たとえば、５０μｍである。トレンチＴＲは、たとえば、反応性イオンエッチング（ＲＩＥ）により形成される。トレンチＴＲは、主面１１ｂと直交している方向から見て、不連続に形成されていてもよい。この場合、たとえば、主面１１ｂと直交している方向から見て第一方向に延在する複数のトレンチと、主面１１ｂと直交している方向から見て第二方向に延在する複数のトレンチとが、半導体基板１１に形成される。
　トレンチＴＲの内面（具体的には、側面及び底面）には、絶縁膜２３が形成されている。絶縁膜２３は、主面１１ｂ上からトレンチＴＲ内に至っている。トレンチＴＲの内面に形成された絶縁膜２３には、絶縁膜２５が形成されている。絶縁膜２５は、主面１１ｂ上に位置する絶縁膜２３上からトレンチＴＲ内に至っている。トレンチＴＲ内には、埋め込み層が配置されていてもよい。埋め込み層は、たとえば、金属からなる。この場合、埋め込み層（金属層）は、たとえば、ＣＶＤ又は電解めっきにより形成される。
　トレンチＴＲは、テクスチャ表面ＴＳで反射又は拡散した光が隣接する画素に進むのを抑制する。したがって、第二変形例に係る半導体光検出素子１は、クロストークの発生をより一層抑制する。トレンチＴＲは、キャリアが隣接する画素間を移動するのも抑制する。
　第二変形例に係る半導体光検出素子１は、図１１に示されるように、電子部品ＥＣに実装されてもよい。この場合、電子部品装置ＥＤは、第二変形例に係る半導体光検出素子１と、電子部品ＥＣと、を備える。
　次に、図１７及び図１８を参照して、上述した実施形態の第三変形例に係る半導体光検出素子１の構成を説明する。図１７は、第三変形例に係る裏面入射型半導体光検出素子の断面構成を示す図である。図１８は、第三変形例に係る裏面入射型半導体光検出素子の構成を示す平面図である。図１８では、絶縁膜２３，２５の図示が省略されている。図１８では、テクスチャ表面ＴＳである領域を容易に理解するために、テクスチャ表面ＴＳである領域にハッチングが付されている。第三変形例は、概ね、上述した実施形態と類似又は同じである。しかしながら、第三変形例は、パッド電極３１の構成に関して、上述した実施形態と相違する。以下、上述した実施形態と第三変形例との相違点を主として説明する。
　パッド電極３１は、半導体基板１１と直交する方向から見て、半導体領域１５全体を覆うように配置されている。電極領域３１ｂは、絶縁膜２３における領域１７に対応する領域全体上に、間接的に配置されている。電極領域３１ｂは、半導体基板１１と直交する方向から見て、領域１９（領域１９ａ，１９ｂ）と連続している縁領域ＴＳａ全体と重なっている。パッド電極３１は、半導体基板１１と直交する方向から見て、領域１７と領域１９との境界全体と重なっている。パッド電極３１は、半導体領域１５全体上に、間接的に配置されている。
　パッド電極３１がＡｌからなる場合には、パッド電極３１が、パッド電極３１に達した光（たとえば、近赤外光）を吸収するおそれがある。パッド電極３１での光の吸収は、長波長域での分光感度特性を低下させる。
　半導体光検出素子１では、テクスチャ表面ＴＳに配置されている絶縁膜２３，２５が、絶縁膜２３，２５に達した光を反射又は拡散させる。したがって、絶縁膜２３，２５を透過する光が減少する。この結果、半導体光検出素子１は、長波長域での分光感度特性の低下を抑制する。
　次に、図１９及び図２０を参照して、上述した実施形態の第四及び第五変形例に係る半導体光検出素子１の構成を説明する。図１９は、第四変形例に係る裏面入射型半導体光検出素子の構成を示す平面図である。図２０は、第五変形例に係る裏面入射型半導体光検出素子の構成を示す平面図である。図１９及び図２０では、絶縁膜２３，２５の図示が省略されている。図１９及び図２０では、テクスチャ表面ＴＳである領域を容易に理解するために、テクスチャ表面ＴＳである領域にハッチングが付されている。第四及び第五変形例は、概ね、上述した実施形態と類似又は同じである。しかしながら、第四変形例は、半導体領域１５の構成に関して、上述した実施形態と相違し、第五変形例は、半導体領域１５及びパッド電極３１の構成に関して、上述した実施形態と相違する。以下、上述した実施形態と第四及び第五変形例との相違点を主として説明する。
　領域１９ｂは、図１９に示されるように、半導体基板１１と直交する方向から見て、半導体領域１５の中央に位置している。領域１９ｂは、領域１９ａと離間している。領域１７（テクスチャ表面ＴＳ）は、半導体基板１１と直交する方向から見て、領域１９ａと領域１９ｂとの間に位置している。電極領域３１ｂは、半導体基板１１と直交する方向から見て、領域１９ｂと連続している縁領域ＴＳａ全体と重なっている。パッド電極３１は、半導体基板１１と直交する方向から見て、領域１７と領域１９ｂとの境界全体と重なっている。
　図２０に示されるように、領域１９ｂは、第四変形例と同じく、半導体基板１１と直交する方向から見て、半導体領域１５の中央に位置している。パッド電極３１は、第三変形例と同じく、半導体基板１１と直交する方向から見て、半導体領域１５全体を覆うように配置されている。電極領域３１ｂは、半導体基板１１と直交する方向から見て、領域１９ａと連続している縁領域ＴＳａ全体と、領域１９ｂと連続している縁領域ＴＳａ全体とに重なっている。パッド電極３１は、半導体基板１１と直交する方向から見て、領域１７と領域１９ａとの境界全体と、領域１７と領域１９ｂとの境界全体とに重なっている。
　領域１９ｂが半導体領域１５の中央に位置している構成では、領域１９ｂが半導体領域１５の一つの角に位置している構成に比して、キャリアの移動距離が短く、光が入射してから信号が出力されるまでの時間が短い。したがって、第四及び第五変形例の各半導体光検出素子１は、応答速度を向上させる。
　次に、図２１を参照して、上述した実施形態の第六変形例に係る半導体光検出素子１の構成を説明する。図２１は、第六変形例に係る裏面入射型半導体光検出素子の構成を示す平面図である。図２１では、絶縁膜２３，２５の図示が省略されている。図２１では、テクスチャ表面ＴＳである領域を容易に理解するために、テクスチャ表面ＴＳである領域にハッチングが付されている。第六変形例は、概ね、上述した実施形態と類似又は同じである。しかしながら、第六変形例は、半導体領域１５及びパッド電極３１の構成に関して、上述した実施形態と相違する。以下、上述した実施形態と第六変形例との相違点を主として説明する。
　領域１７と領域１９ｂとは、半導体基板１１と直交する方向から見て、第一方向で隣り合っている。領域１７及び領域１９ａ，１９ｂは、半導体基板１１と直交する方向から見て、矩形状を呈している。領域１９ｂは、領域１９ａの外側に位置している。領域１９ａの縁を構成する一辺と、領域１９ｂの縁を構成する一辺とが、接している。半導体基板１１と直交する方向から見て、領域１９ｂの面積は、領域１９ａの面積より小さい。パッド電極３１は、領域１７（テクスチャ表面ＴＳ）上には位置していない。すなわち、パッド電極３１は、電極領域３１ｂを有していない。半導体基板１１と直交する方向から見て、パッド電極３１は、テクスチャ表面ＴＳと重なっていない。第六変形例では、半導体基板１１が半導体領域２０を有しているが、半導体基板１１が半導体領域２０を有していなくてもよい。領域１７と領域１９ｂとは、半導体基板１１と直交する方向から見て、第二方向で隣り合っていてもよい。
　次に、図２２及び図２３を参照して、上述した実施形態の第七変形例に係る半導体光検出素子１の構成を説明する。図２２は、第七変形例に係る裏面入射型半導体光検出素子の断面構成を示す図である。図２３は、一画素の断面構成を示す図である。図２３では、断面を表すハッチングが省略されている。第七変形例は、概ね、上述した実施形態と類似又は同じである。しかしながら、第七変形例は、半導体領域１５の構成に関して、上述した実施形態と相違する。以下、上述した実施形態と第七変形例との相違点を主として説明する。
　半導体領域１５の領域１７は、テクスチャ表面ＴＳに沿って形成されている。領域１７と半導体領域１３との境界面は、テクスチャ表面ＴＳの凹凸形状に対応した凹凸形状を呈している。領域１７と半導体領域１３との境界面は、たとえば、テクスチャ表面ＴＳの凹凸形状より緩やかな凹凸形状を呈している。半導体領域１５の領域１９は、主面１１ｂに沿って形成されている。半導体基板１１の厚み方向での領域１９の厚みＴＨ２と、半導体基板１１の厚み方向での領域１７の厚みＴＨ３とは、同等である。領域１７は、上述したように、テクスチャ表面ＴＳに沿って形成されている。したがって、厚みＴＨ３は、テクスチャ表面ＴＳの凹凸に応じて変化し難い。第七変形例では、厚みＴＨ３は、たとえば、略一定である。テクスチャ表面ＴＳの窪みの最深位置での領域１７の厚みＴＨ１は、厚みＴＨ２及び厚みＴＨ３と同等である。厚みＴＨ１、厚みＴＨ２、及び厚みＴＨ３は、たとえば、０．５μｍである。
　半導体基板１１は、第一変形例と同じく、半導体領域２０を有していてもよい。半導体基板１１には、第二変形例と同じく、トレンチＴＲが形成されていてもよい。パッド電極３１は、第三変形例と同じく、半導体領域１５全体を覆うように配置されていてもよい。領域１９ｂは、第四及び第五変形例と同じく、半導体基板１１と直交する方向から見て、半導体領域１５の中央に位置していてもよい。領域１７と領域１９ｂとは、第六変形例と同じく、半導体基板１１と直交する方向から見て、第一方向又は第二方向で隣り合っていてもよい。
　次に、図２４及び図２５を参照して、第七変形例に係る半導体光検出素子１の製造過程の一例を説明する。図２４及び図２５は、第七変形例に係る裏面入射型半導体光検出素子の製造過程の一例を示す模式図である。図２４及び図２５では、断面を表すハッチングが省略されている。以下、上述した実施形態での製造過程と第七変形例での製造過程との相違点を主として説明する。
　酸化膜５１が主面１１ａに形成されていると共に酸化膜５３が主面１１ｂに形成されている半導体基板１１が準備される（図９の（ａ）を参照）。すなわち、半導体領域１３を有している半導体基板１１が準備される。半導体基板１１は、複数の半導体領域１５を形成する複数の予定領域ＰＲを主面１１ｂ側に有している。図２４及び図２５では、一つの予定領域ＰＲのみが図示されている。
　図２４の（ａ）に示されるように、半導体基板１１に、複数の半導体領域１５１及び半導体領域１６が形成される。各半導体領域１５１は、複数の予定領域ＰＲのうち対応する予定領域ＰＲに形成される。半導体領域１５１は、上述した実施形態での半導体領域１５の形成過程と同じ過程により形成される。半導体領域１５１は、主面１１ｂから高濃度で拡散したｐ型不純物により形成される。半導体領域１６は、上述した実施形態での半導体領域１６の形成過程と同じ過程により形成される。
　図２４の（ｂ）に示されるように、コンタクトホールＨ１、窒化シリコン膜５７、及び開口５９のそれぞれが、上述した実施形態での各形成過程と同じ過程により形成される。
　図２４の（ｃ）に示されるように、テクスチャ表面ＴＳが、上述した実施形態での各形成過程と同じ過程により、半導体領域１５１の、開口５９から露出している領域に形成される。すなわち、複数のテクスチャ領域が、主面１１ｂのうち、上述した複数の予定領域ＰＲに含まれる面に形成される。テクスチャ領域は、表面がテクスチャ表面ＴＳである領域である。テクスチャ表面ＴＳの形成により、半導体領域１５１の、開口５９から露出している領域が除去される。半導体領域１５１の、開口５９から露出している領域は、必ずしも完全に除去される必要はなく、開口５９から露出している領域の一部が残っていてもよい。図２４の（ｃ）以降の図では、クロスハッチングが付されている領域が、テクスチャ表面ＴＳが形成されている領域である。
　図２５の（ａ）に示されるように、半導体基板１１に、複数の半導体領域１５２が形成される。半導体領域１５２は、テクスチャ表面ＴＳに沿って形成される。すなわち、半導体領域１５２は、テクスチャ領域の表面形状に沿って形成される。各半導体領域１５２は、複数の予定領域ＰＲのうち対応する予定領域ＰＲに形成される。半導体領域１５２は、上述した実施形態での半導体領域１５の形成過程と同じ過程により形成される。半導体領域１５２は、主面１１ｂから高濃度で拡散したｐ型不純物により形成される。ｐ型不純物は、半導体基板１１の厚み方向と直交する方向にも拡散する。したがって、半導体領域１５２は、半導体領域１５１と連続して形成される。半導体領域１５２と半導体領域１５１とは、一体化して、半導体領域１５を構成する。半導体領域１５２は、領域１７を構成する。半導体領域１５１は、領域１９を構成する。すなわち、この過程により、複数の半導体領域１５が、半導体基板１１に形成される。半導体領域１５２を形成するための高温熱処理により、酸化膜６１がテクスチャ表面ＴＳ上に形成される（図２５の（ｂ）を参照）。酸化膜５３，６１が、絶縁膜２３を構成する。
　図２５の（ｂ）に示されるように、窒化シリコン膜５７が酸化膜５１及び絶縁膜２３（酸化膜５３，６１）上から除去される。窒化シリコン膜５７の除去により、半導体領域１５（半導体領域１５１）が、コンタクトホールＨ１を通して露出する。その後、図２５の（ｃ）に示されるように、パッド電極３１、絶縁膜２５、ＵＢＭ３３、及びバンプ電極３５のそれぞれが、上述した実施形態での各形成過程と同じ過程により形成される。これらの過程を経て、第七変形例に係る半導体光検出素子１が得られる。酸化膜５１は、絶縁膜２１を構成する。
　半導体領域１５２の不純物濃度は、たとえば、図２６に示されるように、表面からの深さに対して変化する。すなわち、半導体領域１５２の不純物濃度は、たとえば、半導体基板１１の厚み方向でのテクスチャ表面ＴＳからの距離に対して変化する。図２６は、不純物濃度の分布を示す線図である。図２６では、図示の都合上、テクスチャ表面ＴＳと、半導体領域１５２と半導体領域１３との界面とが、平坦として示されている。しかしながら、実際には、テクスチャ表面ＴＳと、半導体領域１５２と半導体領域１３との界面とは、上述したように、微細な凹凸を呈している。
　半導体領域１５２の不純物濃度も、所定深さ位置までは高い状態が続き、所定深さ位置から主面１１ａに向かうにしたがって徐々に低下する。半導体領域１５２は、不純物濃度の分布にしたがって、領域Ｒ１と領域Ｒ２とを有している。すなわち、第七変形例では、領域１７は、領域Ｒ１と領域Ｒ２とを有している。半導体領域１５２（領域１７）では、領域Ｒ２が占有する割合が、領域Ｒ１が占有する割合より大きい。第七変形例では、テクスチャ表面ＴＳの窪みの最深位置は、領域Ｒ１の厚み分、半導体領域１５の不純物濃度が低下し始める領域から離れている。第七変形例では、上記所定深さは、たとえば、約０．４５μｍである。
　第七変形例での製造過程では、テクスチャ領域が主面１１ｂに形成された後に、複数の半導体領域１５（複数の半導体領域１５２）が複数の予定領域ＰＲに形成される。複数の半導体領域１５が形成された後に、テクスチャ領域（テクスチャ表面ＴＳ）が形成される過程では、テクスチャ領域がｐｎ接合に達するのを確実に防ぐために、各半導体領域１５の厚みを大きくせざるを得ない。したがって、テクスチャ領域が形成された後に、複数の半導体領域１５が形成される過程では、複数の半導体領域１５が形成された後に、テクスチャ領域が形成される過程に比して、各半導体領域１５の厚みが小さくされ得る。この結果、第七変形例に係る半導体光検出素子１は、長波長域での分光感度特性をより一層向上させ得る。
　第七変形例での製造過程では、半導体領域１５２（領域１７）が、テクスチャ領域の表面形状に沿って形成される。この場合、半導体領域１５２（領域１７）の厚みがより一層小さくされ得る。したがって、半導体光検出素子１は、長波長域での分光感度特性を確実により一層向上させ得る。
　第七変形例での製造過程では、半導体領域１５２（領域１７）は、予定領域ＰＲ内にｐ型不純物が添加されることにより形成される。この場合、既存の手法を利用して、半導体領域１５２が簡易に形成される。
　以上、本発明の実施形態及び変形例について説明してきたが、本発明は必ずしも上述した実施形態及び変形例に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
　テクスチャ表面ＴＳは、半導体基板１１の厚み方向で、領域１９の表面より主面１１ａ寄りに位置していなくてもよい。すなわち、テクスチャ表面ＴＳは、仮想平面ＶＰより主面１１ａ寄りに位置していなくてもよい。たとえば、テクスチャ表面ＴＳの頂が、仮想平面ＶＰと同じ位置であってもよい。テクスチャ表面ＴＳは、仮想平面ＶＰより主面１１ａ寄りに位置している場合、上述したように、半導体光検出素子１は、暗電流の発生を抑制する。
　縁領域ＴＳａは、領域１９の表面と連続していなくてもよい。たとえば、縁領域ＴＳａは、領域１７と領域１９とで形成される段差から離間していてもよい。たとえば、テクスチャ表面ＴＳを有していない領域が、領域１７と領域１９とで形成される段差と、縁領域ＴＳａとの間に位置していてもよい。この場合、たとえば、半導体基板１１と直交する方向から見て、縁領域ＴＳａの全体が、テクスチャ表面ＴＳを有していない領域に囲まれていてもよい。領域１７は、たとえば、テクスチャ表面ＴＳを有していない領域を有していてもよい。
　縁領域ＴＳａは、半導体基板の厚み方向と略平行であってもよい。縁領域ＴＳａが、半導体基板１１の厚み方向に対して傾斜している場合、上述したように、半導体光検出素子１は、暗電流の発生をより一層抑制する。
　バンプ電極３５は、パッド電極３１上に、直接配置されていてもよい。この場合、半導体光検出素子１は、ＵＢＭ３３を備えていない。
　本明細書は、以下の付記を開示する。
（付記１）
　裏面入射型半導体光検出素子であって、
　互いに対向している第一主面と第二主面とを有している半導体基板を備え、
　前記半導体基板は、第一導電型の第一半導体領域と、前記第二主面側に設けられていると共に前記第一半導体領域とでｐｎ接合を構成する第二導電型の複数の第二半導体領域と、を有し、
　前記複数の第二半導体領域それぞれは、テクスチャ表面を有している第一領域と、第二領域と、を有し、
　前記テクスチャ表面の窪みの最深位置での前記第一領域の厚みは、前記半導体基板の厚み方向での、前記第二領域の表面と前記最深位置との間隔より小さく、
　前記第一主面が前記半導体基板への光入射面である。
（付記２）
　付記１に記載の裏面入射型半導体光検出素子であって、
　前記半導体基板の前記厚み方向での前記第二領域の厚みは、前記半導体基板の前記厚み方向での前記第一領域の厚みより大きい。
（付記３）
　付記２に記載の裏面入射型半導体光検出素子であって、
　前記第二領域に配置されていると共に、前記第二領域と接触している電極を更に備えている。
（付記４）
　付記１～３のいずれか一つに記載の裏面入射型半導体光検出素子であって、
　前記第一領域の前記テクスチャ表面は、前記半導体基板の厚み方向で、前記第二領域の前記表面よりも前記第一主面寄りに位置している。
（付記５）
　付記４に記載の裏面入射型半導体光検出素子であって、
　前記第一領域の前記テクスチャ表面の縁領域は、前記第二領域の前記表面と連続していると共に、前記半導体基板の前記厚み方向に対して傾斜している。
（付記６）
　付記１～５のいずれか一つに記載の裏面入射型半導体光検出素子であって、
　前記第二領域は、テクスチャ表面を有していない。
　付記１の実施形態では、第二領域は、凹凸が形成されている表面を有していてもよい。第二領域は、たとえば、テクスチャ表面を有していてもよい。第二領域は、たとえば、テクスチャ表面とは異なる態様の凹凸が形成された表面を有していてもよい。
　第二領域が、凹凸が形成されている表面を有している場合、第二領域の表面の位置は、以下のように規定してもよい。
　第二領域の表面の位置は、全ての窪みのうち、最も深い窪みの最深位置であってもよい。第二領域の表面の位置は、全ての窪みのうち、最も浅い窪みの最深位置であってもよい。第二領域の表面の位置は、全ての窪みのうち、任意の一つの窪みの最深位置であってもよい。第二領域の表面の位置は、全ての窪みの最深位置の平均位置であってもよい。
　第二領域の表面の位置は、全ての頂のうち、最も高い頂で規定してもよい。第二領域の表面の位置は、全ての頂のうち、最も低い頂で規定してもよい。第二領域の表面の位置は、全ての頂のうち、任意の一つの頂で規定してもよい。第二領域の表面の位置は、全ての頂の平均高さ位置であってもよい。
　第二領域が、凹凸が形成されている表面を有している場合、第二領域の厚みは、表面の凹凸に応じて変化する。この場合、第二領域の厚みは、第二領域の最大厚みであってもよく、第二領域の最小厚みであってもよい。第二領域の厚みは、第二領域の平均厚みであってもよい。
　第一領域でのテクスチャ表面の窪みの最深位置と、第一領域の厚みとは、上述した実施形態と同様に規定してもよい。
　付記１の実施形態では、第二領域は、凹凸が形成されている表面と、平坦な表面とを有していてもよい。この場合、第二領域の表面の位置は、凹凸が形成されている表面で規定してもよく、平坦な表面で規定してもよい。第二領域の表面の位置は、凹凸が形成されている表面と平坦な表面との平均高さ位置であってもよい。
　本明細書は、以下の付記も開示する。
（付記７）
　裏面入射型半導体光検出素子であって、
　互いに対向している第一主面と第二主面とを有している半導体基板を備え、
　前記半導体基板は、第一導電型の第一半導体領域と、前記第二主面側に形成されていると共に前記第一半導体領域とでｐｎ接合を構成する第二導電型の複数の第二半導体領域と、を有し、
　前記複数の第二半導体領域それぞれは、テクスチャ表面を有しており、
　前記テクスチャ表面の窪みの最深位置での前記第二半導体領域の厚みは、前記半導体基板の厚み方向での、前記テクスチャ表面の頂と前記最深位置との距離より小さく、
　前記第一主面が前記半導体基板への光入射面である。
　付記７の実施形態では、最深位置は、以下のように規定してもよい。
　最深位置は、全ての窪みのうち、最も深い窪みの最深位置であってもよい。最深位置は、全ての窪みのうち、最も浅い窪みの最深位置であってもよい。最深位置は、全ての窪みのうち、任意の一つの窪みの最深位置であってもよい。最深位置は、全ての窪みの最深位置の平均位置であってもよい。
　付記７の実施形態では、テクスチャ表面の頂は、以下のように規定してもよい。
　テクスチャ表面の頂は、全ての頂のうち、最も高い頂であってもよい。テクスチャ表面の頂は、全ての頂のうち、最も低い頂であってもよい。テクスチャ表面の頂は、全ての頂のうち、任意の一つの頂であってもよい。テクスチャ表面の頂は、全ての頂の平均位置であってもよい。
　付記７の実施形態では、半導体基板の厚み方向での、テクスチャ表面の頂と最深位置との距離は、以下のように規定してもよい。
　上記距離は、凹凸の高低差の最大値であってもよく、凹凸の高低差の最小値であってもよい。上記距離は、テクスチャ表面での任意の位置における、凹凸の高低差であってもよい。上記距離は、凹凸の高低差の平均値であってもよい。
　付記７の実施形態では、各第二半導体領域の表面全体が、テクスチャ表面であってもよい。
　本発明は、裏面入射型半導体光検出素子に利用することができる。
　１…裏面入射型半導体光検出素子、１１…半導体基板、１１ａ，１１ｂ…主面、１３，１５…半導体領域、１７…テクスチャ表面を有している領域、１９…テクスチャ表面を有していない領域、３１…パッド電極、Ｄ１…テクスチャ表面を有していない領域の表面とテクスチャ表面の窪みの最深位置との間隔、ＴＨ１…テクスチャ表面の窪みの最深位置での厚み、ＴＨ２…半導体基板の厚み方向でのテクスチャ表面を有していない領域の厚み、ＴＨ３…半導体基板の厚み方向でのテクスチャ表面を有している領域の厚み、ＴＳ…テクスチャ表面、ＴＳａ…テクスチャ表面の縁領域。

Claims (5)

  1. 　裏面入射型半導体光検出素子であって、
    　互いに対向している第一主面と第二主面とを有している半導体基板を備え、
    　前記半導体基板は、第一導電型の第一半導体領域と、前記第二主面側に設けられていると共に前記第一半導体領域とでｐｎ接合を構成する第二導電型の複数の第二半導体領域と、を有し、
    　前記複数の第二半導体領域それぞれは、テクスチャ表面を有している第一領域と、テクスチャ表面を有していない第二領域と、を有し、
    　前記テクスチャ表面の窪みの最深位置での前記第一領域の厚みは、前記半導体基板の厚み方向での、前記第二領域の表面と前記最深位置との間隔より小さく、
    　前記第一主面が前記半導体基板への光入射面である。
  2. 　請求項１に記載の裏面入射型半導体光検出素子であって、
    　前記半導体基板の前記厚み方向での前記第二領域の厚みは、前記半導体基板の前記厚み方向での前記第一領域の厚みより大きい。
  3. 　請求項２に記載の裏面入射型半導体光検出素子であって、
    　前記第二領域に配置されていると共に、前記第二領域と接触している電極を更に備えている。
  4. 　請求項１～３のいずれか一項に記載の裏面入射型半導体光検出素子であって、
    　前記第一領域の前記テクスチャ表面は、前記半導体基板の厚み方向で、前記第二領域の前記表面よりも前記第一主面寄りに位置している。
  5. 　請求項４に記載の裏面入射型半導体光検出素子であって、
    　前記第一領域の前記テクスチャ表面の縁領域は、前記第二領域の前記表面と連続していると共に、前記半導体基板の前記厚み方向に対して傾斜している。
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