JP7477285B2 - 半導体装置、および半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 71
- 238000000034 method Methods 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000000758 substrate Substances 0.000 claims description 48
- 239000012535 impurity Substances 0.000 claims description 24
- 239000000853 adhesive Substances 0.000 claims description 9
- 230000001070 adhesive effect Effects 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 230000003667 anti-reflective effect Effects 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 37
- 230000008569 process Effects 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000002513 implantation Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005224 laser annealing Methods 0.000 description 4
- 230000035515 penetration Effects 0.000 description 4
- 230000007480 spreading Effects 0.000 description 3
- 238000003892 spreading Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000007872 degassing Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Light Receiving Elements (AREA)
Description
本発明は、半導体装置、および半導体装置の製造方法に関し、特にイメージセンサ等が集積された半導体装置、および半導体装置の製造方法に関する。
イメージセンサに関連した半導体装置の従来技術として、例えば特許文献１に開示された距離センサが知られている。特許文献１に開示された距離センサは、光入射面および光入射面とは反対側の表面を有する半導体基板と、表面上に設けられたフォトゲート電極と、表面上においてフォトゲート電極に隣接して設けられた第１および第２ゲート電極と、フォトゲート電極直下の領域から第１および第２ゲート電極直下に流れ込む電荷をそれぞれ読み出すための第１および第２半導体領域と、第１および第２半導体領域から光入射面側に離れて設けられ、第１および第２半導体領域と逆の導電型である第３半導体領域と、を備えていることを特徴としている。
ここで、イメージセンサにおいては、入力される光（一般に電磁波。以下、「信号光」という場合がある）を効率よく受光部に導き、受光効率を向上させることが肝要である。
そのための一手段として、受光面における信号光の反射の抑制が挙げられる。また、空乏層を用いて信号光に対応する電荷を生成するタイプの受光部では、空乏層の広がりを適切に制御することが、信号電荷の効率的な生成において重要である。
そのための一手段として、受光面における信号光の反射の抑制が挙げられる。また、空乏層を用いて信号光に対応する電荷を生成するタイプの受光部では、空乏層の広がりを適切に制御することが、信号電荷の効率的な生成において重要である。
一方、近年、イメージセンサ等を半導体装置に集積化する場合において、信号光の侵入長を考慮して、極力半導体基板の厚さを薄くすることが求められる場合がある。つまり、信号光の侵入長によって半導体基板の厚さを決定する（薄くする）ことができれば、空乏層との関係においても光結合効率のさらなる向上が見込まれる。しかしながら、従来、一定の厚さ以下に薄くされた半導体ウェハは、反りの発生等の問題で、製造工程における取り扱いが困難になる場合がある。従って、新たな観点からの製造方法の改良が求められていた。
本発明は、上記の点に鑑みてなされたものであり、イメージセンサ等が集積化された半導体装置、および半導体装置の製造方法において、受光効率の向上が図られた半導体装置、および半導体装置の製造方法を提供することを目的とする。
本発明に係る半導体装置は、信号光を受光して電荷を生成するとともに生成された電荷を収集する信号電荷収集層を備えた半導体基板と、前記半導体基板の第１の主面に設けられるとともに前記信号電荷収集層で収集された電荷に対応する信号を処理する回路が形成された半導体層と、前記半導体基板の第２の主面に形成された不純物層と、前記不純物層上に形成された反射防止膜と、を含む。
本発明に係る半導体装置の製造方法は、ＳＯＩウェハを用いた第１の口径の製造の対象となる対象ウェハであって、前記ＳＯＩウェハの半導体層に所定の回路が形成されており、かつ前記回路が形成された側の面に支持基板が貼り付けられている対象ウェハを準備する工程と、前記対象ウェハの裏面に不純物を注入して前記対象ウェハの裏面に高濃度の不純物層を形成する工程と、を含む。
本発明によれば、イメージセンサ等が集積化された半導体装置、および半導体装置の製造方法において、受光効率の向上が図られた半導体装置、および半導体装置の製造方法が提供される、という効果を奏する。
以下、本発明の実施の形態の一例を、図面を参照しつつ説明する。以下の説明では、本発明に係る半導体装置、および半導体装置の製造方法を、同一のＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハ上にトランジスタや抵抗などの回路素子と、フォトダイオードを含む画素部とを混在させたイメージセンサを例示して説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。
図１に、本実施の形態に係る半導体装置１０の断面図を示す。図１に示すように、半導体装置１０は、半導体基板１１、および半導体層１２を含んで構成されている。半導体基板１１および半導体層１２はＳＯＩウェハによって形成されている。なお、図１では、ＳＯＩウェハの埋め込み酸化膜（ＢＯＸ（Ｂｕｒｉｅｄ ＯＸｉｄｅ））の図示を省略している。半導体基板１１の主面２０側には、信号電荷収集層１６が形成され、裏面２１側には高濃度不純物層１４、および反射防止膜１３が形成されている。反射防止膜１３は、高濃度不純物層１４の直上に形成されている。信号電荷収集層１６は、ウェル１７内に形成されている。一方、半導体層１２には、信号処理回路１５が形成されている。半導体装置１０では、信号光Ｌが裏面２１側から入射される。すなわち、半導体装置１０は、裏面照射型光センサとなっている。なお、本実施の形態では、赤外線、Ｘ線等の電磁波を総称して「光」という。
半導体装置１０に所定のバイアス電圧を印加することにより、図１に示すように、半導体基板１１内に空乏層ＤＬが形成される。空乏層ＤＬは、バイアス電圧の大きさに応じ、ウェル１７の周縁部を起点として、図１において符号「ＤＬ」の横に示した矢印の方向に延伸する。光センサとして用いる場合には、この空乏層ＤＬによって半導体基板１１の全体を空乏化するが、空乏層ＤＬがシリコン界面まで広がらないようにする必要がある。高濃度不純物層１４は、空乏層ＤＬがシリコン界面（本実施の形態では裏面２１）まで広がるのを防ぐための層であり、不純物を高濃度で注入することにより、オーミックな層とされている。反射防止膜１３は、信号光Ｌが裏面２１に入射する際の反射を抑制する膜である。反射防止膜１３の材質、膜厚等は、信号光Ｌの波長等に応じて選択される。
信号電荷収集層１６は、信号光Ｌによって空乏層ＤＬ内に発生した信号電荷を収集する層である。図１に示すように、信号電荷収集層１６で収集された信号電荷は、ビア１８を介して配線層１９に伝達され、さらに信号処理回路１５へ伝達される。信号処理回路１５は、信号電荷を介して入力された信号光Ｌの強度等を用いて所定の処理を行う回路である。信号処理回路１５は、例えば、ビア、配線層、及び、これらを介して接続されたスイッチング素子を含んで構成されている。
ここで、半導体基板１１の厚さｔは、裏面から入射される信号光Ｌの侵入長等に応じて決める必要がある。例えば、裏面照射型ＳＯＩ－Ｘ線センサでは、半導体基板１１をＸ線センサとして用いており、厚さが３００～５００μｍ程度の高比抵抗の半導体基板１１に逆バイアスを印加し、半導体基板１１の全体を空乏化させることで感度を向上させている。さらに、上述したように、裏面２１の表面付近にはオーミックな高濃度不純物層１４を設け、空乏層ＤＬがシリコンの界面まで広がることを防ぎ、空乏層の厚さｄを制御している。また、高濃度不純物層１４上には、Ｘ線の波長に応じた反射防止膜１３として、薄膜アルミニウムを形成している。
すなわち、本実施の形態に係る半導体装置１０によれば、高濃度不純物層によって空乏層の広がりを制御し、信号光に応じて最適な反射防止膜を選択しているので、受光効率の向上を図ることができる。
ここで、上記のような裏面状態（ＳＯＩ－Ｘ線センサの場合の裏面状態）は以下の要領で形成される。なお、以下の説明では、製造対象となるウェハ（以下、「対象ウェハ」という場合がある）に対して主面２０側のウェハプロセス（信号処理回路１５の形成等）が完了しているものとする。
＜第１工程：支持基板貼り＞
対象ウェハの主面２０側を貼り付け面として、対象ウェハとシリコンの支持基板とを貼り合わせる。本貼り合わせは、例えば、熱発泡剥離型の両面テープで行う。
＜第２工程：薄化＞
バックグラインド処理により対象ウェハの裏面２１を研削し、対象ウェハの厚さを、一例として３５０μｍ～５５０μｍとする。
＜第３工程：鏡面処理＞
支持基板の裏面２１をウェットエッチングし、第２工程におけるバックグラインド処理によるダメージ層を除去するとともに、裏面側表面を鏡面状態にする。
＜第４工程：裏面インプラ＞
鏡面状態の裏面２１側に高濃度不純物層を形成するための不純物注入を行う。本不純物注入の際、対象ウェハのステージへの固定は静電チャックで行うが、支持基板に導電性のシリコンを用いているため、静電チャックでも問題はない。
＜第５工程：裏面レーザアニール＞
第４工程で注入した不純物を活性化するために、レーザアニール処理を行う。
＜第６工程：支持基板剥離＞
ホットプレートを用いて、対象基板から支持基板を剥離する。
＜第７工程：裏面アルミ蒸着＞
対象ウェハの裏面に、反射防止膜１３としてのアルミニウムを蒸着する。該アルミニウム膜の厚さは、一例として、２００ｎｍ程度とする。本実施の形態では、このアルミニウム膜の形成を、支持基板を剥離し、対象ウェハのみの状態で行う。これは、支持基板を貼り合わせたままでは、第１工程で用いた両面テープからの脱ガスが、処理中の真空度を低下させ、処理ができなくなるためである。この際、対象ウェハの厚さｔは３００μｍ～５００μｍであるため、取り扱い上問題となることはない。
＜第１工程：支持基板貼り＞
対象ウェハの主面２０側を貼り付け面として、対象ウェハとシリコンの支持基板とを貼り合わせる。本貼り合わせは、例えば、熱発泡剥離型の両面テープで行う。
＜第２工程：薄化＞
バックグラインド処理により対象ウェハの裏面２１を研削し、対象ウェハの厚さを、一例として３５０μｍ～５５０μｍとする。
＜第３工程：鏡面処理＞
支持基板の裏面２１をウェットエッチングし、第２工程におけるバックグラインド処理によるダメージ層を除去するとともに、裏面側表面を鏡面状態にする。
＜第４工程：裏面インプラ＞
鏡面状態の裏面２１側に高濃度不純物層を形成するための不純物注入を行う。本不純物注入の際、対象ウェハのステージへの固定は静電チャックで行うが、支持基板に導電性のシリコンを用いているため、静電チャックでも問題はない。
＜第５工程：裏面レーザアニール＞
第４工程で注入した不純物を活性化するために、レーザアニール処理を行う。
＜第６工程：支持基板剥離＞
ホットプレートを用いて、対象基板から支持基板を剥離する。
＜第７工程：裏面アルミ蒸着＞
対象ウェハの裏面に、反射防止膜１３としてのアルミニウムを蒸着する。該アルミニウム膜の厚さは、一例として、２００ｎｍ程度とする。本実施の形態では、このアルミニウム膜の形成を、支持基板を剥離し、対象ウェハのみの状態で行う。これは、支持基板を貼り合わせたままでは、第１工程で用いた両面テープからの脱ガスが、処理中の真空度を低下させ、処理ができなくなるためである。この際、対象ウェハの厚さｔは３００μｍ～５００μｍであるため、取り扱い上問題となることはない。
次に、信号光ＬをＸ線から赤外線（赤外光）に変えた場合の諸問題について検討する。
このような裏面照射型ＳＯＩ－赤外線センサは、例えばＴＯＦ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）型の測距装置等に用いられる。上述したように、裏面照射型ＳＯＩ－Ｘ線センサの場合は、対象ウェハの厚さが３００μｍ以上あるため、裏面処理工程において反り等の問題が発生することは極めて少ない。これに対し、信号光Ｌとして赤外線を用いる場合、裏面照射型ＳＯＩ－Ｘ線センサと同様の裏面処理を適用することができない。これは、赤外線のシリコンへの侵入長を考慮すると、半導体基板１１（受光部）の厚さを１００μｍ～２００μｍ程度にする必要があるからである。また、信号光Ｌの波長を勘案すると、反射防止膜１３の材料としてアルミニウム膜を用いることができず、一例としてシリコン窒化膜（ＳｉＮ膜）に変更する必要があるという点も、製造方法において検討を要する内容である。
このような裏面照射型ＳＯＩ－赤外線センサは、例えばＴＯＦ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）型の測距装置等に用いられる。上述したように、裏面照射型ＳＯＩ－Ｘ線センサの場合は、対象ウェハの厚さが３００μｍ以上あるため、裏面処理工程において反り等の問題が発生することは極めて少ない。これに対し、信号光Ｌとして赤外線を用いる場合、裏面照射型ＳＯＩ－Ｘ線センサと同様の裏面処理を適用することができない。これは、赤外線のシリコンへの侵入長を考慮すると、半導体基板１１（受光部）の厚さを１００μｍ～２００μｍ程度にする必要があるからである。また、信号光Ｌの波長を勘案すると、反射防止膜１３の材料としてアルミニウム膜を用いることができず、一例としてシリコン窒化膜（ＳｉＮ膜）に変更する必要があるという点も、製造方法において検討を要する内容である。
対象ウェハの厚さを１００μｍ～２００μｍとした場合、以下のような問題が発生する。すなわち、赤外線の場合、１７０℃程度の高温で、反射防止膜１３としてのシリコン窒化膜（ＳｉＮ膜）を裏面２１に形成する処理が必要となる。しかしながら、対象ウェハが１００μｍ～２００μｍの厚さでは、反りが大きすぎてＳｉＮ形成装置（ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置）における搬送ができないという問題がある。この対策として、例えば、支持基板を貼り合わせたままで処理を行おうとしても、ＳｉＮ形成装置ではアルミニウム蒸着よりも成膜温度が高いため、両面テープを使用することができない。
一方で、接着剤を熱に強いレーザ光剥離タイプとし、例えば支持基板を石英ガラスとした場合、裏面２１への不純物注入工程における対象ウェハのステージへの固定は静電チャックで行うが、石英ガラスでは静電チャック時に貼り付かなくなったり、逆に剥がれなくなったりするという問題がある。
次に、図２を参照しつつ、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態に係る半導体装置の製造方法は、上記の諸問題を解決した製造方法となっている。すなわち、本実施の形態に係る半導体層の製造方法は、１００μｍ～２００μｍの厚さのウェハでの裏面処理を可能としている。なお、本実施の形態に係る半導体装置の製造方法は、複数の半導体装置１０が形成された半導体ウェハの状態で行われるが、図２では半導体ウェハの一部を図示している。また、以下の説明では、対象ウェハに対して主面２０側のウェハプロセス（信号処理回路１５の形成等）が完了しているものとする。
＜第１工程：支持基板貼り＞
本実施の形態では、支持基板３０に石英ガラスを用い、支持基板３０と対象ウェハ３４との貼り合わせにはレーザ光剥離タイプの接着剤３１を用いる。接着剤３１は、ＳｉＮ形成装置による成膜温度に耐えることができる。つまり、本工程では、石英ガラスの支持基板３０に、シリコンの対象ウェハ３４を、レーザ光剥離タイプの接着剤３１によって貼り合わせる。なお、対象ウェハ３４は、半導体基板１１および半導体層１２を備えている。（図２（ａ））。
＜第２工程：薄化＞
バックグラインド処理により半導体基板１１の裏面２１を研削する。（図２（ａ））。
＜第３工程：鏡面処理＞
ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、第２工程における研削によるダメージ層を除去するとともに、裏面２１側の表面を鏡面状態にする。（図２（ａ））。
＜第４工程：裏面インプラ＞
鏡面状態の裏面２１側に、高濃度不純物層１４を形成するための不純物注入Ｉを行い、インプラ層３２を形成する。（図２（ｂ））。この際、石英ガラスの支持基板では、静電チャックを使用することができない。そこで、本実施の形態では、対象ウェハ３４の外周を導電性の材料を用いて固定し本処理を行う。その結果、本実施の形態では、導電性の材料でチャージを逃がし、静電破壊を防止することができる。
＜第５工程：裏面レーザアニール＞
第４工程で注入した不純物を活性化するために、レーザアニール処理を行う。（図２（ｂ））。
＜第６工程：ＳｉＮ ＣＶＤ＞
ＣＶＤ装置を用いて、裏面２１に反射防止膜１３用のＳｉＮ膜３３を成膜する。ＳｉＮ膜３３の膜厚は、使用する信号光Ｌの波長における反射率等を考慮して決める。例えば、ＳｉＮ膜３３の膜厚は約１００ｎｍ～１５０ｎｍ程度とする。（図２（ｃ））。
＜第７工程：支持基板剥離＞
レーザ光を照射して、対象ウェハ３４から支持基板３０を剥離する。（図２（ｄ））。
本実施の形態では、支持基板３０に石英ガラスを用い、支持基板３０と対象ウェハ３４との貼り合わせにはレーザ光剥離タイプの接着剤３１を用いる。接着剤３１は、ＳｉＮ形成装置による成膜温度に耐えることができる。つまり、本工程では、石英ガラスの支持基板３０に、シリコンの対象ウェハ３４を、レーザ光剥離タイプの接着剤３１によって貼り合わせる。なお、対象ウェハ３４は、半導体基板１１および半導体層１２を備えている。（図２（ａ））。
＜第２工程：薄化＞
バックグラインド処理により半導体基板１１の裏面２１を研削する。（図２（ａ））。
＜第３工程：鏡面処理＞
ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、第２工程における研削によるダメージ層を除去するとともに、裏面２１側の表面を鏡面状態にする。（図２（ａ））。
＜第４工程：裏面インプラ＞
鏡面状態の裏面２１側に、高濃度不純物層１４を形成するための不純物注入Ｉを行い、インプラ層３２を形成する。（図２（ｂ））。この際、石英ガラスの支持基板では、静電チャックを使用することができない。そこで、本実施の形態では、対象ウェハ３４の外周を導電性の材料を用いて固定し本処理を行う。その結果、本実施の形態では、導電性の材料でチャージを逃がし、静電破壊を防止することができる。
＜第５工程：裏面レーザアニール＞
第４工程で注入した不純物を活性化するために、レーザアニール処理を行う。（図２（ｂ））。
＜第６工程：ＳｉＮ ＣＶＤ＞
ＣＶＤ装置を用いて、裏面２１に反射防止膜１３用のＳｉＮ膜３３を成膜する。ＳｉＮ膜３３の膜厚は、使用する信号光Ｌの波長における反射率等を考慮して決める。例えば、ＳｉＮ膜３３の膜厚は約１００ｎｍ～１５０ｎｍ程度とする。（図２（ｃ））。
＜第７工程：支持基板剥離＞
レーザ光を照射して、対象ウェハ３４から支持基板３０を剥離する。（図２（ｄ））。
なお、図2（ｃ）に示すように、支持基板３０を貼り付けた状態でＳｉＮ膜３３の成膜のためのＣＶＤ工程が行われる。この際、支持基板３０を貼り付けた状態であるため、対象ウェハ３４の搬送や、処理については問題なく行うことができる。その後、図２（ｄ）に示すように、レーザ光を支持基板３０側から照射し、支持基板３０を透過したレーザ光を接着剤３１に照射することで、支持基板３０を剥離する。
以上詳述したように、本実施の形態に係る半導体装置、および半導体装置の製造方法によれば、イメージセンサ等が集積化された半導体装置、および半導体装置の製造方法において、受光効率の向上が図られた半導体装置、および半導体装置の製造方法を提供することが可能となる。
１０ 半導体装置
１１ 半導体基板
１２ 半導体層
１３ 反射防止膜
１４ 高濃度不純物層
１５ 信号処理回路
１６ 信号電荷収集層
１７ ウェル
１８ ビア
１９ 配線層
２０ 主面
２１ 裏面
３０ 支持基板
３１ 接着剤
３２ インプラ層
３３ ＳｉＮ膜
３４ 対象ウェハ
ＤＬ 空乏層
ｄ 厚さ
Ｉ 不純物注入
Ｌ 信号光
ｔ 厚さ
１１ 半導体基板
１２ 半導体層
１３ 反射防止膜
１４ 高濃度不純物層
１５ 信号処理回路
１６ 信号電荷収集層
１７ ウェル
１８ ビア
１９ 配線層
２０ 主面
２１ 裏面
３０ 支持基板
３１ 接着剤
３２ インプラ層
３３ ＳｉＮ膜
３４ 対象ウェハ
ＤＬ 空乏層
ｄ 厚さ
Ｉ 不純物注入
Ｌ 信号光
ｔ 厚さ
Claims (2)
- 半導体層に所定の回路が形成されたＳＯＩウェハの前記回路が形成された側の第１の面に支持基板をレーザ光剥離型の接着剤を用いて貼り付ける工程と、
前記ＳＯＩウェハの前記第１の面とは反対側の第２の面を研削して前記ＳＯＩウェハを１００μｍから２００μｍまでの厚さにする工程と、
前記ＳＯＩウェハの前記第２の面に不純物を注入して前記ＳＯＩウェハの前記第２の面に高濃度の不純物層を形成する工程と、
前記支持基板が貼り付けられていない１００μｍから２００μｍの厚さのＳＯＩウェハに反りが生じる程度の温度によるＣＶＤにより前記不純物層の上部に反射防止膜としてのシリコン窒化膜を成膜する工程と、
前記シリコン窒化膜を成膜した後に、前記接着剤にレーザ光を照射して前記支持基板を前記ＳＯＩウェハから剥離する工程と、
を含み、
前記接着剤は、前記シリコン窒化膜を成膜する際の処理温度に対して耐性を有する
半導体装置の製造方法。 - 前記ＳＯＩウェハは、信号光を受光して電荷を生成するとともに生成された電荷を収集する信号電荷収集層を備えた半導体基板を有し、
前記所定の回路は、前記信号電荷収集層で収集された電荷に対応する信号を処理する回路である
請求項１に記載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019210745A JP7477285B2 (ja) | 2019-11-21 | 2019-11-21 | 半導体装置、および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019210745A JP7477285B2 (ja) | 2019-11-21 | 2019-11-21 | 半導体装置、および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2021082766A JP2021082766A (ja) | 2021-05-27 |
| JP7477285B2 true JP7477285B2 (ja) | 2024-05-01 |
Family
ID=75965995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019210745A Active JP7477285B2 (ja) | 2019-11-21 | 2019-11-21 | 半導体装置、および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7477285B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173351A (ja) | 2004-12-15 | 2006-06-29 | Sony Corp | 裏面入射型固体撮像装置及びその製造方法 |
| US20110260280A1 (en) | 2010-04-23 | 2011-10-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Back Side Defect Reduction For Back Side Illuminated Image Sensor |
| JP2014056863A (ja) | 2012-09-11 | 2014-03-27 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JP2016009691A (ja) | 2014-06-20 | 2016-01-18 | 国立大学法人静岡大学 | 電磁波検出素子及び固体撮像装置 |
| JP2019186480A (ja) | 2018-04-16 | 2019-10-24 | 浜松ホトニクス株式会社 | 裏面入射型半導体光検出素子 |
-
2019
- 2019-11-21 JP JP2019210745A patent/JP7477285B2/ja active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173351A (ja) | 2004-12-15 | 2006-06-29 | Sony Corp | 裏面入射型固体撮像装置及びその製造方法 |
| US20110260280A1 (en) | 2010-04-23 | 2011-10-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Back Side Defect Reduction For Back Side Illuminated Image Sensor |
| JP2014056863A (ja) | 2012-09-11 | 2014-03-27 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JP2016009691A (ja) | 2014-06-20 | 2016-01-18 | 国立大学法人静岡大学 | 電磁波検出素子及び固体撮像装置 |
| JP2019186480A (ja) | 2018-04-16 | 2019-10-24 | 浜松ホトニクス株式会社 | 裏面入射型半導体光検出素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2021082766A (ja) | 2021-05-27 |
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