WO2019130965A1 - 出力回路 - Google Patents

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Definitions

  • the transistor which is a basic component of LSI, has achieved improvement in integration, reduction in operating voltage, and improvement in operating speed by reducing the gate length (scaling).
  • the off current due to excessive scaling and the significant increase in power consumption due to it have become problems.
  • a three-dimensional structure transistor in which the transistor structure is changed from the conventional flat type to a three-dimensional type is actively studied.
  • a vertical nanowire FET hereinafter, referred to as a VNW FET as appropriate
  • an output circuit for outputting a signal from a semiconductor integrated circuit is provided between a first power supply and an output signal line, and of a first conductivity type receiving a first output control signal at a gate.
  • a plurality of first VNW FETs including a first transistor, the first transistors being arranged in an array in a first direction and a second direction perpendicular to the first direction, the plurality of first VNWs The top of the FET is connected to the output signal line, the first power supply voltage is given from the first power supply at the bottom, and the first output control signal is given to the gate.
  • an output circuit for outputting a signal from a semiconductor integrated circuit includes first and second transistors of a first conductivity type provided in series between a first power supply and an output signal line.
  • the first transistor receives a first output control signal at its gate
  • the second transistor receives a second output control signal at its gate
  • the first transistor has a first direction and the first direction.
  • the semiconductor integrated circuit device includes a plurality of IO cells, and at least a part of the IO cells includes a so-called vertical nanowire FET (VNW FET).
  • VNW FET vertical nanowire FET
  • the VNW FET 510 is arranged in the vertical direction (perpendicular to the substrate surface) between the bottom electrode 511 serving as the source / drain electrode, the top electrode 512 serving as the source / drain electrode, and the bottom electrode 511 and the top electrode 512. And the formed nanowire 513.
  • the bottom electrode 511 and the top electrode 512 are doped with N conductivity.
  • At least a part of the nanowire 513 is a channel region.
  • a gate insulating film 515 is formed around the nanowire 513, and a gate electrode 514 is formed around it. Note that the gate electrode 514 may surround the entire periphery of the nanowire 513 or may surround only a part of the periphery of the nanowire 513. When the gate electrode 514 surrounds only a part of the periphery of the nanowire 513, the gate insulating film 515 may be formed only in the portion where the gate electrode 514 surrounds the nanowire 513.
  • the bottom electrode 511 is connected to a bottom region 516 formed to extend along the upper surface of the semiconductor substrate 501.
  • Bottom region 516 is also doped with N conductivity type.
  • a silicide region 517 is formed on the surface of the bottom region 516.
  • sidewalls 518 are formed around the top electrode 512.
  • a silicide region 519 is formed on the top electrode 512. However, the sidewall 518 and the silicide region 519 may not be formed.
  • the material of the silicide regions 519 and 529 provided on the top electrodes 512 and 522 may be NiSi, CoSi, MoSi, WSi, PtSi, TiSi, or a combination of these, or the like.
  • a metal such as W, Cu, Al, an alloy such as TiN, TaN, an impurity-implanted semiconductor, or the like, or a combination thereof may be used.
  • Examples of the material of the side walls 518 and 528 include SiN, SiON, SiC, SiCN, and SiOCN.
  • Examples of the material of the contact 532 include Ti, TiN, Ta, TaN and the like. In addition, there are Cu, Cu-arroy, W, Ag, Au, Ni, Al and the like. Alternatively, Co or Ru may be used.
  • FIG. 23 shows an example of the basic structure of the VNW FET and shows an example of the structure using local wiring.
  • the local interconnection 534 is formed between the metal interconnection layer M1 and the top electrode 512 of the VNW FET 510 and the top electrode 522 of the VNW FET 520.
  • Bottom regions 516 and 526 and gate interconnection 531 are connected to interconnection 542 formed in metal interconnection layer M1 via contact 533, local interconnection 534 and contact 541, respectively.
  • the silicide regions 519 and 529 are connected to the wiring 542 formed in the metal wiring layer M1 through the local wiring 534 and the contact 541, respectively.
  • VNW FET the bottom electrode, the top electrode and the gate electrode of the VNW FET will be referred to simply as the bottom, top and gate as appropriate.
  • VNW a unit configuration consisting of vertical nanowires, top, bottom and gate constitutes one VNW FET by one or more
  • VNW VNW FET
  • FIG. 1 is a plan view schematically showing the entire configuration of a semiconductor integrated circuit device (semiconductor chip) according to the embodiment.
  • the semiconductor integrated circuit device 1 shown in FIG. 1 includes a core region 2 in which an internal core circuit is formed, and an IO region 3 provided around the core region 2 and in which an interface circuit (IO circuit) is formed.
  • an IO cell array 5 is provided to surround the core region 2 in the peripheral portion of the semiconductor integrated circuit device 1.
  • a plurality of IO cells 10 constituting an interface circuit are arranged in the IO cell row 5.
  • the IO cell 10 is a signal IO cell for inputting, outputting or inputting / outputting a signal, a power supply IO cell for supplying a ground potential (power supply voltage VSS), mainly to the IO area 3 (power supply voltage Power supply IO cells for supplying VDDIO).
  • VSSIO power supply voltage
  • VDDIO is 3.3V.
  • the IO cell 10A for signal input / output is disposed on the upper side of the core region 2 in the drawing
  • the IO cell 10B for signal input / output is disposed on the left side of the core region 2 in the drawing.
  • power supply wirings 6 and 7 extending in the direction in which the IO cells 10 are arranged are provided.
  • the power supply wirings 6 and 7 are formed in a ring shape on the periphery of the semiconductor integrated circuit device 1 (also referred to as a ring power supply wiring).
  • the power supply line 6 supplies VDDIO
  • the power supply line 7 supplies VSS.
  • each of the power supply wirings 6 and 7 is illustrated as a single wiring in FIG. 1, actually, the power supply wirings 6 and 7 may each be configured by a plurality of wirings. .
  • the semiconductor integrated circuit device 1 is provided with a plurality of external connection pads.
  • the N conductivity type output transistor section 103 is provided under the power supply wiring 7
  • the P conductivity type output transistor section 104 is provided under the power supply wiring 6.
  • the N conductivity type output transistor unit 103 and the P conductivity type output transistor unit 104 are provided in the IO cell 10B at a position from the chip outer side.
  • the layout structure of two transistors P1 and N1 which comprise the output circuit of FIG. 3 is demonstrated.
  • the transistor N1 is configured in the N conductivity type output transistor unit 101
  • the transistor P1 is configured in the P conductivity type output transistor unit 102.
  • FIGS. 5 to 7 are plan views according to layers
  • FIG. 5 shows the VNW FET and the layers therebelow
  • FIG. 6 shows the local and M1 lines above the VNW FET
  • FIG. 7 shows the M1 and M2 lines.
  • FIG. 8 is a cross-sectional view in the lateral direction of a plan view of FIG.
  • FIG. 4 is a cross section of line X1-X1 ', (b) is a cross section of line X2-X2', and (c) is a line X3-X3 ' It is a cross section.
  • 9 is a cross-sectional view of FIG. 4 in the vertical direction in plan view, where (a) is the cross section of line Y1-Y1 ', (b) is the cross section of line Y2-Y2', and (c) is the line Y3-Y3 ' It is a cross section.
  • dotted lines running in the vertical and horizontal directions in the plan view of FIG. 4 and the like and dotted lines running in the vertical direction in the cross-sectional view of FIG. 8 and the like indicate grids used to arrange components during design.
  • the grids are arranged at equal intervals in the X direction and at equal intervals in the Y direction.
  • the grid intervals may be the same or different in the X direction and the Y direction.
  • the grid spacing may be different for each layer.
  • the grid of the VNW FET and the grid of the M1 wire may be arranged at different intervals.
  • the parts do not necessarily have to be arranged on the grid. However, from the viewpoint of suppressing manufacturing variations, it is preferable to place the components on the grid.
  • the device structure according to the present embodiment is premised on the structure of FIG. However, the structure shown in FIG. 22 or 23 (b) or another device structure may be assumed. The same applies to the following embodiments. Further, in order to make the drawing easy to understand, illustration is omitted for the well, STI, each insulating film, the silicide layer on the bottom, the silicide layer on the top, and the sidewall on the top. The same applies to the following figures.
  • the upper side of the drawing corresponds to the N conductivity type output transistor section 101, and the transistor N1 in the circuit of FIG. 3 is realized. Further, the lower side of the drawing corresponds to the P conductivity type output transistor section 102, and implements the transistor P1 in the circuit of FIG.
  • N-type VNWs V1 are formed in an array of 16 rows in the X direction and 8 rows in the Y direction, for a total of 128 rows.
  • the transistor N1 is realized by the 128 N-type VNWs V1.
  • the bottom region 11 is formed over the substantially entire surface of the N-conductive output transistor unit 101, and the bottom of the 128 VNWs V 1 is connected to the bottom region 11.
  • VNW V1 is spaced apart in every other two rows in the X direction.
  • the group of VNW V1 in every two columns is gn1 to gn8.
  • the gates VNW V1 adjacent in the X direction are connected to each other.
  • the gate line 21 is drawn from the group gn1 to the left side in the drawing, and the gate line 22 is drawn from the group gn8 to the right side in the drawing.
  • four VNWs V 1 adjacent in the X direction are connected by the gate wiring 23.
  • the gate wiring 23 is a gate wiring drawn out from the group gn2 to the right side in the drawing and a gate wiring drawn out from the group gn3 to the left side in the drawing.
  • the four VNWs V1 adjacent in the X direction are connected by the gate wiring 23, and in the groups gn6 and gn7, the four VNWs V1 adjacent in the X direction are the gate wiring 23 It is connected.
  • Vias 27a are formed in the gate interconnections 21, 22, and 23 for connection to the upper local interconnections. Further, in the bottom region 11, vias 27b for connecting to the local interconnections in the upper layer thereof are connected between the groups gn1 and gn2, between the groups gn3 and gn4, between the groups gn5 and gn6, and between the groups gn7 and gn8. It is formed so as to line up in the Y direction in between.
  • P type VNWs V2 are formed in an array of 16 rows in the X direction and 8 rows in the Y direction, for a total of 128 pieces.
  • the transistor P1 is realized by the 128 P-type VNWs V2.
  • a bottom region 12 is formed over the substantially entire surface of the P-conductive output transistor portion 102, and the bottom of the 128 VNWs V 2 is connected to the bottom region 12.
  • VNW V2 is spaced apart in every other two rows in the X direction.
  • the group of VNW V2 in every two rows is gp1 to gp8.
  • the gates VNW V2 adjacent in the X direction are connected to each other.
  • a gate line 24 is drawn from the group gp1 to the left side in the drawing, and a gate line 25 is drawn from the group gp8 to the right side in the drawing.
  • four VNWs V 2 adjacent in the X direction are connected by the gate line 26.
  • the gate interconnection 26 is a gate interconnection drawn from the group gp2 to the right in the drawing, and a gate interconnection drawn from the group gp3 to the left in the drawing.
  • the groups gp4 and gp5 four VNWs V2 adjacent in the X direction are connected by the gate wiring 26.
  • the groups gp6 and gp7 four VNWs V2 adjacent in the X direction are connected by the gate wiring 26. It is connected.
  • Vias 28a are formed in the gate interconnections 24, 25 and 26 for connection to the local interconnections thereabove. Also, in the bottom region 12, vias 28b for connecting to the local interconnections in the upper layer are formed between the groups gp1 and gp2, between the groups gp3 and gp4, between the groups gp5 and gp6, and in the groups gp7 and gp8. It is formed so as to line up in the Y direction in between.
  • M2 interconnections 51, 52, 53, 56a to 56d and 57a to 57d extending in the X direction are formed.
  • the M2 wire 51 supplies an output control signal INN.
  • the M2 line 52 supplies an output control signal INP.
  • the M2 wiring 53 is a signal line that outputs the output signal OUT, and corresponds to the output signal line in the present disclosure.
  • the M2 wirings 56a to 56d are wirings for supplying the power supply voltage VSS, and correspond to the power supply wiring 7.
  • the M2 wires 57 a to 57 d are wires for supplying the power supply voltage VDDIO, and correspond to the power supply wire 6.
  • M1 interconnections 41, 42, 43, 44 and 45 extending in the Y direction are formed.
  • the M1 wiring 41 is disposed in the N conductivity type output transistor unit 101, and is connected to the M2 wiring 51 that supplies the output control signal INN through a via.
  • the M1 wire 42 is disposed in the P conductivity type output transistor unit 102, and is connected to the M2 wire 52 for supplying the output control signal INP via a via.
  • the M1 wire 43 is disposed in the N conductivity type output transistor unit 101, and is connected to the M2 wires 56a to 56d for supplying the power supply voltage VSS via vias.
  • the M1 interconnection 44 is disposed in the P conductivity type output transistor unit 102, and is connected to the M2 interconnections 57a to 57d for supplying the power supply voltage VDDIO through vias.
  • the M1 wire 45 is disposed across the N conductivity type output transistor portion 101 and the P conductivity type output transistor portion 102.
  • the M1 wires 45 are arranged in pairs, and arranged on the groups gn1 to gn8 of VNW V1 and the groups gp1 to gp8 of VNW V2 facing each other in the Y direction. .
  • the M1 wiring 45 is connected to the top of each VNW V1 via the local wiring 31 and is connected to the top of each VNW V2 via the local wiring 32 and M2 wiring 53 that outputs the output signal OUT And vias are connected.
  • the 128 VNWs V1 formed in the N-conductivity type output transistor portion 101 have M2 wire 53 whose top outputs the output signal OUT via the local wire 31 and M1 wire 45. It is connected.
  • the bottom is connected to the M2 wirings 56a to 56d for supplying the power supply voltage VSS through the bottom region 11, the via 27b, and the M1 wiring 43.
  • the gate is connected to the M2 wiring 51 for supplying the output control signal INN through the gate wirings 21, 22 and 23, the via 27 a and the M1 wiring 41. Therefore, the transistor N1 in the circuit diagram of FIG. 3 is realized by the 128 VNWs V1 formed in the N conductivity type output transistor section 101.
  • the 128 VNWs V2 formed in the P conductivity type output transistor portion 102 are connected at the top to the M2 wire 53 for outputting the output signal OUT via the local wire 32 and the M1 wire 45.
  • the bottom is connected to the M2 wires 57a to 57d for supplying the power supply voltage VDDIO through the bottom region 12, the via 28b, and the M1 wire 44.
  • the gate is connected to the M2 wiring 52 supplying the output control signal INP via the gate wirings 24, 25, 26, the via 28a, and the M1 wiring 42. Therefore, the transistor P1 in the circuit diagram of FIG. 3 is realized by the 128 VNWs V2 formed in the P conductivity type output transistor section 102.
  • an output circuit that allows a large current to flow through the output pad can be configured using a VNW FET.
  • gate interconnections 21 to 26 are formed to extend in the X direction, and have the same interconnection width.
  • the local interconnections 31 and 32 are formed to extend in the X direction, and have the same interconnection width.
  • the M1 wirings 41 to 45 are formed to extend in the Y direction, and have the same wiring width.
  • the gate wirings 21 to 26, the local wirings 31 and 32, and the M1 wirings 41 to 45 appear to have the same wiring width, but have different wiring layers with the same wiring width. There is no need, and if the direction and width of the wiring in one wiring layer are the same, manufacture is facilitated and manufacturing accuracy is improved.
  • the M1 wire 45 connected to the top of the VNW V1 in the N-conductive output transistor unit 101 has a larger area than the M1 wire 43 in plan view.
  • the M1 wire 45 connected to the top of the VNW V2 has a larger area than the M1 wire 44.
  • the resistance value to the M2 wiring 53 which outputs the output signal OUT can be reduced.
  • the resistance value to the output signal line is reduced compared to the case where the M2 wiring 53 is connected to the bottoms of the VNWs V1 and V2.
  • the supply of the output control signal INN to the gate and the supply of the power supply voltage VSS to the bottom are performed from both sides in the X direction.
  • the output control signal INN is applied to the gate from the left side of the drawing through the via 27a
  • the power supply voltage VSS is applied from the right side to the bottom of the drawing through the via 27b.
  • the supply of the output control signal INP to the gate and the supply of the power supply voltage VDDIO to the bottom are performed from both sides in the X direction.
  • the output control signal INP is applied to the gate from the left side of the drawing through the via 28a, and the power supply voltage VSS is applied from the right side to the bottom of the drawing through the via 28b.
  • the size in the Y direction can be reduced, and a reduction in area can be realized.
  • the vias 27a for supplying the output control signal INN may be arranged in two or more rows.
  • the vias 28a for supplying the output control signal INP may be arranged side by side in two or more rows.
  • the vias 27b for supplying the power supply voltage VSS to the bottom region 11 may be arranged in two or more rows.
  • the vias 28b for supplying the power supply voltage VDDIO to the bottom region 12 may be arranged side by side in two or more columns.
  • the bottom region 11 is integrally formed in the N conductivity type output transistor portion 101, and the bottom region 12 is integrally formed in the P conductivity type output transistor portion 102.
  • the bottom regions 11 and 12 may be formed separately.
  • the bottom region 11 may be divided into groups gn1 to gn8.
  • the power supply can be stabilized by integrally forming the bottom regions 11 and 12.
  • the N conductivity type output transistor section 103 constitutes the transistor N1
  • the P conductivity type output transistor section 104 constitutes the transistor P1.
  • FIGS. 10 to 13 are plan views according to layers showing examples of the layout structure of the transistors P1 and N1 according to the present embodiment. Specifically, FIG. 10 shows the VNW FET and layers therebelow, FIG. 11 shows the local wiring and M1 wiring above the VNW FET, FIG. 12 shows the M1 and M2 wiring, and FIG. 13 shows the M2 and M2 wiring. The M3 wiring is shown. The overall plan view and the cross-sectional view are omitted here because they can be easily inferred from the first embodiment.
  • the left side of the drawing corresponds to the N conductivity type output transistor section 103, and implements the transistor N1 in the circuit of FIG.
  • the right side of the drawing corresponds to the P conductivity type output transistor section 104, and implements the transistor P1 in the circuit of FIG.
  • N-type VNWs V1 are formed in an array of 128 columns in eight rows in the X direction and sixteen rows in the Y direction.
  • the transistor N1 is realized by the 128 N-type VNWs V1.
  • a bottom region 111 is formed over substantially the entire surface of the N conductivity type output transistor portion 103, and the bottom of the 128 VNWs V 1 is connected to the bottom region 111.
  • VNW V1 is spaced apart in every other two rows in the X direction.
  • the group of VNW V1 in every two columns is gn1 to gn4.
  • the gates VNW V1 adjacent in the X direction are connected to each other.
  • the gate line 121 is drawn out from the group gn1 to the left side of the drawing
  • the gate line 122 is drawn out from the group gn4 to the right side in the drawing.
  • the groups gn2 and gn3 four VNWs V1 adjacent in the X direction are connected by the gate wiring 123. That is, the gate wiring 123 is a gate wiring drawn from the group gn2 to the right in the drawing and a gate wiring drawn from the group gn3 to the left in the drawing.
  • vias 127a for connecting to the local wirings in the upper layer are formed in the gate wirings 121, 122, 123. Also, in the bottom region 111, vias 127b for connecting to the local interconnections in the upper layer are formed in the Y direction between the groups gn1 and gn2 and between the groups gn3 and gn4. .
  • P-type VNWs V2 are formed in an array of 128 rows in eight rows in the X direction and 16 rows in the Y direction.
  • the transistor P1 is realized by the 128 P-type VNWs V2.
  • a bottom region 112 is formed over substantially the entire surface of the P-conductive output transistor portion 104, and the bottom of the 128 VNWs V 2 is connected to the bottom region 112.
  • VNW V2 is spaced apart in every other two rows in the X direction.
  • the group of VNW V2 in every two rows is gp1 to gp4.
  • the gates VNW V2 adjacent in the X direction are connected to each other.
  • a gate line 124 is drawn out of the group gp1 to the left side of the drawing, and a gate line 125 is drawn out of the group gp4 to the right side of the drawing.
  • the groups gp 2 and gp 3 four VNWs V 2 adjacent in the X direction are connected by the gate wiring 126. That is, the gate interconnection 126 is a gate interconnection drawn from the group gp2 to the right in the drawing and a gate interconnection drawn from the group gp3 to the left in the drawing.
  • Vias 128a are formed in the gate interconnections 124, 125, 126 for connection to the local interconnections thereabove. Also, in the bottom region 112, the vias 128b for connecting to the local interconnections in the upper layer are formed in the Y direction between the groups gp1 and gp2 and between the groups gp3 and gp4. .
  • M3 wirings 161 and 162a to 162d and 163a to 163d extending in the Y direction are formed.
  • the M3 wiring 161 outputs the output signal OUT, and corresponds to the output signal line in the present disclosure.
  • the M3 wirings 162a to 162d are wirings for supplying the power supply voltage VSS, and correspond to the power supply wiring 7.
  • the M3 wires 163 a to 163 d are wires for supplying the power supply voltage VDDIO, and correspond to the power supply wire 6.
  • M2 interconnections 151, 152, 153a to 153e, 154a to 154e, 155a to 155e extending in the X direction are formed.
  • the M2 wiring 151 supplies an output control signal INN.
  • the M2 line 152 supplies an output control signal INP.
  • the M2 wires 153a to 153e are connected to the M3 wire 161 outputting the output signal OUT via a via.
  • the M2 wires 154a to 154e are connected to M3 wires 162a to 162d for supplying the power supply voltage VSS via vias.
  • the M2 wires 155a to 155e are connected to M3 wires 163a to 163d for supplying the power supply voltage VDDIO through vias.
  • M1 interconnections 141, 142, 143, 144, 145, 146 extending in the Y direction are formed in the M1 interconnection layer.
  • the M1 wiring 141 is disposed in the N conductivity type output transistor unit 103, and is connected to the M2 wiring 151 that supplies the output control signal INN via a via.
  • the M1 wiring 142 is disposed in the P conductivity type output transistor unit 104, and is connected to the M2 wiring 152 supplying the output control signal INP via a via.
  • the M1 wire 143 is disposed in the N conductivity type output transistor unit 103, and is connected to the M2 wires 154a to 154e through a via.
  • the M1 wire 144 is disposed in the P conductivity type output transistor unit 104, and is connected to the M2 wires 155a to 155e via a via.
  • the M1 interconnections 145 are disposed in the N conductivity type output transistor unit 103, and are arranged in pairs, respectively, on the groups gn1 to gn4 of VNW V1.
  • the M1 wiring 145 is connected to the top of each VNW V1 via the local wiring 131, and is connected to the M2 wirings 153a to 153e via a via.
  • the M1 wire 146 is disposed in the P-conductivity type output transistor unit 104, and is disposed in pairs by two, and disposed on the groups gp1 to gp4 of VNW V2. .
  • the M1 wiring 146 is connected to the top of each VNW V1 via the local wiring 132, and is connected to the M2 wirings 153a to 153e via a via.
  • the 128 VNWs V1 formed in the N conductivity type output transistor portion 103 have the output signal OUT at the top through the local wiring 131, the M1 wiring 145, and the M2 wirings 153a to 153e. It is connected to the M3 wiring 161 to be output.
  • the bottom is connected to the M3 wirings 162a to 162d for supplying the power supply voltage VSS via the bottom region 111, the via 127b, the M1 wiring 143, and the M2 wirings 154a to 154e.
  • the gate is connected to the M2 wiring 151 which supplies the output control signal INN via the gate wirings 121, 122, 123, the via 127a, and the M1 wiring 141. Therefore, the transistor N1 in the circuit diagram of FIG. 3 is realized by the 128 VNWs V1 formed in the N conductivity type output transistor section 103.
  • the 128 VNWs V2 formed in the P conductivity type output transistor portion 104 have an M3 wire 161 whose top outputs an output signal OUT via the local wire 132, the M1 wire 146, and the M2 wires 153a to 153e. It is connected. The bottom is connected to the M3 wirings 163a to 163d for supplying the power supply voltage VDDIO via the bottom region 112, the via 128b, the M1 wiring 144, and the M2 wirings 155a to 155e. Further, the gate is connected to the M2 wiring 152 supplying the output control signal INP via the gate wirings 124, 125, 126, the via 128a, and the M1 wiring 142. Therefore, the transistor P1 in the circuit diagram of FIG. 3 is realized by the 128 VNWs V2 formed in the P conductivity type output transistor unit 104.
  • an output circuit that allows a large current to flow through the output pad can be configured using a VNW FET.
  • gate interconnections 121 to 126 are formed to extend in the X direction, and have the same interconnection width.
  • the local interconnections 131 and 132 are formed to extend in the X direction, and have the same interconnection width.
  • the M1 wires 141 to 146 are formed to extend in the Y direction, and have the same wire width.
  • the gate wirings 121 to 126, the local wirings 131 and 132, and the M1 wirings 141 to 146 appear to have the same wiring width, but have the same wiring widths in different wiring layers. There is no need, and if the direction and width of the wiring in one wiring layer are the same, manufacture is facilitated and manufacturing accuracy is improved.
  • the M1 wire 145 connected to the top of the VNW V1 has a larger area than the M1 wire 143 in the N-conductive output transistor unit 103 in plan view.
  • the M1 wire 146 connected to the top of the VNW V2 has a larger area than the M1 wire 144.
  • the resistance value up to the M3 wiring 161 which outputs the output signal OUT can be reduced.
  • the resistance value to the output signal line is smaller than in the case where the M3 wiring 161 is connected to the bottom of the VNW V1 and V2.
  • the supply of the output control signal INN to the gate and the supply of the power supply voltage VSS to the bottom are performed from both sides in the X direction.
  • the output control signal INN is applied to the gate from the left side of the drawing through the via 127a
  • the power supply voltage VSS is applied from the right side to the bottom of the drawing through the via 127b.
  • the supply of the output control signal INP to the gate and the supply of the power supply voltage VDDIO to the bottom are performed from both sides in the X direction.
  • the output control signal INP is applied to the gate from the left side of the drawing through the via 128a, and the power supply voltage VDDIO is applied from the right side to the bottom of the drawing through the via 128b.
  • the size in the Y direction can be reduced, and a reduction in area can be realized.
  • the vias 127a for supplying the output control signal INN may be arranged in two or more rows.
  • the vias 128a for supplying the output control signal INP may be arranged side by side in two or more columns.
  • the vias 127b for supplying the power supply voltage VSS to the bottom region 111 may be arranged in two or more rows.
  • the vias 128 b for supplying the power supply voltage VDDIO to the bottom region 112 may be arranged side by side in two or more columns.
  • the bottom region 111 is integrally formed in the N conductivity type output transistor portion 103, and the bottom region 112 is integrally formed in the P conductivity type output transistor portion 104.
  • the bottom regions 111 and 112 may be formed separately.
  • the bottom region 111 may be divided into groups gn1 to gn4.
  • the power supply can be stabilized by integrally forming the bottom regions 111 and 112.
  • FIG. 14 is a circuit diagram of an output circuit in the present embodiment.
  • the P-type transistors P21 and P22 are provided in series between the power supply VDDIO and the output signal line, and the N-type transistor N21, N22 between the power supply VSS and the output signal line. N22 is arrange
  • the output control circuit 21 outputs output control signals INP1, INP2, INN1 and INN2.
  • Transistor P21 receives output control signal INP1 at its gate, and transistor P22 receives output control signal INP2 at its gate.
  • Transistor N21 receives output control signal INN1 at its gate, and transistor N22 receives output control signal INN2 at its gate.
  • the output signal OUT is supplied to the external connection pad.
  • the output control signals INP1, INP2, INN1 and INN2 are at low level, the output signal OUT is at high level (VDDIO), and when the output control signals INP1, INP2, INN1 and INN2 are at high level, the output signal OUT is at low level It becomes (VSS).
  • one of the output control signals INP1 and INP2 may be at the fixed potential (VSS), and one of the output control signals INN1 and INN2 may be at the fixed potential (VDDIO).
  • the transistors N21 and N22 are configured in the N conductivity type output transistor unit 101, and the transistors P21 and P22 are configured in the P conductivity type output transistor unit 102. It shall be.
  • FIGS. 15 to 17 are plan views illustrating the layout of the transistors P21, P22, N21 and N22 according to this embodiment. Specifically, FIG. 15 shows the VNW FET and layers therebelow, FIG. 16 shows the local interconnect and M1 interconnect above the VNW FET, and FIG. 17 shows the M1 and M2 interconnects. The overall plan view and the cross-sectional view are omitted here because they can be easily inferred from the first embodiment.
  • the upper side of the drawing corresponds to the N conductivity type output transistor section 101, and the transistors N21 and N22 in the circuit of FIG. 14 are realized. Further, the lower side of the drawing corresponds to the P conductivity type output transistor section 102, and the transistors P21 and P22 in the circuit of FIG. 14 are realized.
  • N-type VNWs V1 are formed in an array of 16 rows in the X direction and 8 rows in the Y direction, for a total of 128 rows.
  • a bottom region 211 is formed over substantially the entire surface of the N-conductive output transistor unit 101, and the bottom of the 128 VNWs V 1 is connected to the bottom region 211.
  • the VNWs V1 are arranged in pairs in the X direction.
  • the group of VNW V1 in every two columns is gn1 to gn8.
  • the transistor N21 is realized by the 64 VNWs V1 belonging to the groups gn1, gn4, gn5, gn8.
  • the transistor N22 is realized by the 64 VNWs V1 belonging to the groups gn2, gn3, gn6, gn7. There are gaps between the groups gn2 and gn3, between the groups gn4 and gn5, and between the groups gn6 and gn7.
  • each of the groups gn1 to gn8 the gates VNW V1 adjacent in the X direction are connected to each other.
  • a gate line 221 is drawn from the group gn1 to the left side in the drawing, and a gate line 222 is drawn from the group gn8 to the right side in the drawing.
  • the gate wiring 223 is a gate wiring drawn from the group gn2 to the right in the drawing and a gate wiring drawn from the group gn3 to the left in the drawing.
  • the four VNWs V1 adjacent in the X direction are connected by the gate wiring 223, and in the groups gn6 and gn7, the four VNWs V1 adjacent in the X direction are the gate wiring 223 It is connected.
  • Vias 227a are formed in the gate lines 221, 222 and 223 for connection to the local lines in the upper layer.
  • P type VNWs V2 are formed in an array of 16 rows in the X direction and 8 rows in the Y direction, for a total of 128 pieces.
  • a bottom region 212 is formed over substantially the entire surface of the P-conductive output transistor portion 102, and the bottom of the 128 VNWs V 2 is connected to the bottom region 212.
  • the VNWs V2 are arranged in two rows in the X direction.
  • the group of VNW V2 in every two rows is gp1 to gp8.
  • the transistor P21 is realized by the 64 VNWs V2 belonging to the groups gp1, gp4, gp5, gp8.
  • the transistor P22 is realized by the 64 VNWs V2 belonging to the groups gp2, gp3, gp6, gp7. There are intervals between the groups gp2 and gp3, between the groups gp4 and gp5, and between the groups gp6 and gp7.
  • each of the groups gp1 to gp8 the gates VNW V2 adjacent in the X direction are connected to each other.
  • a gate line 224 is drawn from the group gp1 to the left side in the drawing, and a gate line 225 is drawn from the group gp8 to the right side in the drawing.
  • the gate interconnection 226 is a gate interconnection drawn from the group gp2 to the right in the drawing and a gate interconnection drawn from the group gp3 to the left in the drawing.
  • Vias 228a are formed in the gate interconnections 224, 225, and 226 for connection to the upper local interconnections.
  • M2 wirings 251, 252, 253, 254, 255, 256a to 256d, 257a to 257d extending in the X direction are formed.
  • the M2 wire 251 supplies an output control signal INN1.
  • the M2 wire 252 supplies an output control signal INN2.
  • the M2 wire 253 supplies the output control signal INP1.
  • the M2 wire 254 supplies an output control signal INP2.
  • the M2 wiring 255 is a signal line that outputs the output signal OUT, and corresponds to the output signal line in the present disclosure.
  • the M2 wires 256 a to 256 d are wires for supplying the power supply voltage VSS and correspond to the power supply wire 7.
  • the M2 wires 257 a to 257 d are wires for supplying the power supply voltage VDDIO, and correspond to the power supply wire 6.
  • M1 wirings 241, 242, 243, 244, 245, 246, and 247 extending in the Y direction are formed.
  • the M1 wiring 241 is disposed in the N conductivity type output transistor unit 101, and is connected to the M2 wiring 251 that supplies the output control signal INN1 via a via.
  • the M1 wiring 242 is disposed in the N conductivity type output transistor unit 101, and is connected to the M2 wiring 252 that supplies the output control signal INN2 via a via.
  • the M1 wiring 243 is disposed in the P conductivity type output transistor unit 102, and is connected to the M2 wiring 253 that supplies the output control signal INP1 via a via.
  • the M1 wiring 244 is disposed in the P conductivity type output transistor unit 102, and is connected to the M2 wiring 254 that supplies the output control signal INP2 via a via.
  • the M1 interconnection 245 is disposed in the N-conductivity type output transistor unit 101, and is disposed in pairs on the groups gn1, gn4, gn5, and gn8 of VNW V1 constituting the transistor N21. There is.
  • the M1 wiring 245 is connected to the top of the VNW V1 of the groups gn1, gn4, gn5, gn8 via the local wiring 231, and is connected to the M2 wirings 256a to 256d for supplying the power supply voltage VSS via the vias. ing.
  • the M1 wire 246 is disposed in the P-conductivity type output transistor unit 102, and is disposed in groups of two each on the groups gp1, gp4, gp5, gp8 of VNW V2 configuring the transistor P21. There is. M1 interconnection 246 is connected to the top of VNW V2 of groups gp1, gp4, gp5 and gp8 via local interconnection 232 and is connected via vias to M2 interconnections 257a-257d supplying power supply voltage VDDIO. ing.
  • the M1 wire 247 is disposed across the N conductivity type output transistor portion 101 and the P conductivity type output transistor portion 102.
  • M1 interconnections 247 form a pair and are opposed in the Y direction to groups of VNW V1 constituting transistor N22, gn2, gn3, gn6, gn7, and groups of VNW V2 constituting transistor P22 gp2 and gp3. , Gp6 and gp7, respectively.
  • the M1 wiring 247 is connected to the top of the VNW V1 of the groups gn2, gn3, gn6, gn7 via the local wiring 231 and connected to the top of the VNW V2 of the groups gp2, gp3, gp6, gp7 via the local wiring 232 And, it is connected to the M2 wiring 255 for outputting the output signal OUT through a via.
  • the 64 VNWs V1 belonging to the groups gn1, gn4, gn5, gn8 have the tops of the local wiring 231. It is connected to the M2 wirings 256a to 256d for supplying the power supply voltage VSS via the M1 wiring 245. Also, the bottom is connected to the bottom region 211. In addition, the gate is connected to the M2 wiring 251 which supplies the output control signal INN1 through the gate wirings 221, 222 and 223, the via 227a, and the M1 wiring 241.
  • the 64 VNWs V1 belonging to the groups gn2, gn3, gn6, gn7 have the top through the local wiring 231 and the M1 wiring 247. And is connected to the M2 wiring 255 that outputs the output voltage OUT. Also, the bottom is connected via the bottom region 211 to the bottom of the 64 VNWs V1 belonging to the groups gn1, gn4, gn5, gn8.
  • the gate is connected to the M2 wiring 252 that supplies the output control signal INN2 through the gate wiring 223, the via 227a, and the M1 wiring 242.
  • the transistor N21 in the circuit diagram of FIG. 14 is realized by 64 VNW V1 belonging to the groups gn1, gn4, gn5, gn8 among the 128 VNW V1 formed in the N-conductivity type output transistor portion 101.
  • the transistor N22 in the circuit diagram of FIG. 14 is realized by the 64 VNWs V1 belonging to the groups gn2, gn3, gn6, gn7.
  • the 64 VNWs V2 belonging to the groups gp1, gp4, gp5 and gp8 have the top through the local interconnect 232 and the M1 interconnect 246. It is connected to the M2 wires 257a to 257d for supplying the power supply voltage VDDIO. Also, the bottom is connected to the bottom region 212. Further, the gate is connected to the M2 wiring 253 for supplying the output control signal INP1 through the gate wirings 224, 225 and 226, the via 228a and the M1 wiring 243.
  • the 64 VNWs V2 belonging to the groups gp2, gp3, gp6 and gp7 have the top through the local wire 232 and the M1 wire 247. And is connected to the M2 wiring 255 that outputs the output voltage OUT. Also, the bottom is connected via the bottom region 212 to the bottom of 64 VNWs V2 belonging to the groups gp1, gp4, gp5, gp8.
  • the gate is connected to the M2 wiring 254 that supplies the output control signal INP2 through the gate wiring 226, the via 228a, and the M1 wiring 244.
  • an output circuit that allows a large current to flow through the output pad can be configured using a VNW FET.
  • the transistors N21 and N22 are formed in the N conductivity type output transistor portion 103, and the transistors P21 and P22 are formed in the P conductivity type output transistor portion 104. It shall be.
  • the VNWs V1 are arranged in pairs in the X direction.
  • the group of VNW V1 in every two columns is gn1 to gn4.
  • the transistor N21 is realized by the 64 VNWs V1 belonging to the groups gn1 and gn4.
  • the transistor N22 is realized by the 64 VNWs V1 belonging to the groups gn2 and gn3. There is an interval between the groups gn2 and gn3.
  • each of the groups gn1 to gn4 the gates VNW V1 adjacent in the X direction are connected to each other.
  • a gate line 321 is drawn from the group gn1 to the left side in the drawing, and a gate line 322 is drawn from the group gn4 to the right side in the drawing.
  • the gate wiring 323 is a gate wiring drawn from the group gn2 to the right in the drawing and a gate wiring drawn from the group gn3 to the left in the drawing.
  • P-type VNWs V2 are formed in an array of 128 rows in eight rows in the X direction and 16 rows in the Y direction.
  • a bottom region 312 is formed over substantially the entire surface of the P conductivity type output transistor portion 104, and 128 VNWs V 2 are connected to the bottom region 312 at the bottom.
  • a gate line 324 is drawn from the group gp1 to the left side in the drawing, and a gate line 325 is drawn from the group gp4 to the right side in the drawing.
  • a gate line 325 is drawn from the group gp4 to the right side in the drawing.
  • four VNWs V 2 adjacent in the X direction are connected by the gate wiring 326. That is, gate interconnection 326 is a gate interconnection drawn from group gp2 to the right in the drawing and a gate interconnection drawn from group gp3 to the left in the drawing.
  • Vias 328a are formed in the gate wirings 324, 325, and 326 for connection to the upper local wirings.
  • M2 wirings 351, 352, 353, 354, 355a to 355e, 356a to 356d, 357a to 357d extending in the X direction are formed.
  • the M2 wire 351 supplies an output control signal INN1.
  • the M2 wire 352 supplies the output control signal INN2.
  • the M2 wire 353 supplies an output control signal INP1.
  • the M2 wire 354 supplies an output control signal INP2.
  • the M2 wires 355a to 355e are connected to the M3 wire 361 that outputs the output signal OUT via a via.
  • the M2 wires 356a to 356d are connected to M3 wires 362a to 362d for supplying the power supply voltage VSS via vias.
  • the M2 wires 357a to 357d are connected to M3 wires 363a to 363d for supplying the power supply voltage VDDIO through vias.
  • transistor N21 in the circuit diagram of FIG. 14 is realized by 64 VNW V1 belonging to groups gn1 and gn4 out of 128 VNW V1 formed in N-conductivity type output transistor portion 103, and group gn2
  • the transistor N22 in the circuit diagram of FIG. 14 is realized by the 64 VNW V1 belonging to.
  • transistor P21 in the circuit diagram of FIG. 14 is realized by 64 VNW V2 belonging to groups gp1 and gp4 out of 128 VNW V2 formed in P conductivity type output transistor portion 104, and group gp2 , Gp3 realizes the transistor P22 in the circuit diagram of FIG.
  • gate wirings 321 to 326 are formed to extend in the X direction, and have the same wiring width.
  • the local interconnections 331 and 332 are formed to extend in the X direction and have the same interconnection width.
  • the M1 wires 341 to 348 are formed to extend in the Y direction, and have the same wire width.
  • the gate wirings 321 to 326, the local wirings 331 and 332, and the M1 wirings 341 to 348 seem to have the same wiring width, but the wiring widths are made the same in different wiring layers. There is no need, and if the direction and width of the wiring in one wiring layer are the same, manufacture is facilitated and manufacturing accuracy is improved.
  • the M3 wire 361 is connected to the top of the VNW V1 of the groups gn2 and gn3 constituting the transistor N22 and the top of the VNW V2 of the groups gp2 and gp3 constituting the transistor P22.
  • the resistance value to the output signal line is reduced compared to the case where the M3 wire 361 is connected to the bottom of VNW V1 and V2.
  • the bottom region 311 is integrally formed in the N conductivity type output transistor portion 103, and the bottom region 312 is integrally formed in the P conductivity type output transistor portion 104.
  • the bottom regions 311 and 312 may be formed separately.
  • the bottom region 311 may be divided into groups gn1 and gn2 and groups gn3 and gn4.

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Abstract

ＶＮＷ　ＦＥＴ（縦型ナノワイヤＦＥＴ）を用いた出力回路のレイアウト構造を提供する。出力回路は、電源（ＶＳＳ）と出力信号線（５３）との間に設けられ、ゲートに出力制御信号（ＩＮＮ）を受ける第１導電型のトランジスタ（Ｎ１）を備える。トランジスタ（Ｎ１）は、ＸＹ方向にアレイ状に配置された複数のＶＮＷ　ＦＥＴ（Ｖ１）を備え、複数のＶＮＷ　ＦＥＴ（Ｖ１）は、トップが出力信号線（５３）に接続されており、ボトムに電源電圧（ＶＳＳ）が与えられており、ゲートに出力制御信号（ＩＮＮ）が与えられる。

Description

出力回路
　本開示は、縦型ナノワイヤ（ＶＮＷ：Vertical Nanowire）ＦＥＴ（Field Effect Transistor）を備えた半導体集積回路装置に関するものであり、特に、出力回路のレイアウト構造に関する。
　半導体集積回路装置は、入出力パッドを介して外部との信号の入出力を行う入出力回路を備える。入出力回路における出力回路については、大電流を流すために、そのレイアウト構造に十分な注意が必要である。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、縦型ナノワイヤＦＥＴ（以下、適宜、ＶＮＷ　ＦＥＴという）が注目されている。
　特許文献１では、ＶＮＷ　ＦＥＴを用いた半導体集積回路のレイアウト構造が開示されている。
米国特許第９２８１３６３号明細書
　特許文献１には、入出力回路における出力回路のように、出力パッドを介して大電流を流す回路に関する具体的なレイアウト構造の開示はない。
　本開示は、ＶＮＷ　ＦＥＴを用いた出力回路のレイアウト構造を提供することを目的とする。
　本開示の第１態様では、半導体集積回路から信号を出力するための出力回路は、第１電源と出力信号線との間に設けられ、ゲートに第１出力制御信号を受ける第１導電型の第１トランジスタを備え、前記第１トランジスタは、第１方向と、前記第１方向と垂直をなす第２方向とにアレイ状に配置された、複数の第１ＶＮＷ　ＦＥＴを備え、前記複数の第１ＶＮＷ　ＦＥＴは、トップが前記出力信号線に接続されており、ボトムに前記第１電源から第１電源電圧が与えられており、ゲートに前記第１出力制御信号が与えられる。
　この態様によると、出力回路において、第１電源と出力信号線との間に設けられ、ゲートに第１出力制御信号を受ける第１導電型の第１トランジスタが、アレイ状に配置された複数の第１ＶＮＷ　ＦＥＴによって、構成される。これにより、出力パッドを介して大電流を流す出力回路を、ＶＮＷ　ＦＥＴを用いて構成することができる。
　本開示の第２態様では、半導体集積回路から信号を出力するための出力回路は、第１電源と出力信号線との間に直列に設けられた、第１導電型の第１および第２トランジスタを備え、前記第１トランジスタは、ゲートに第１出力制御信号を受け、前記第２トランジスタは、ゲートに第２出力制御信号を受け、前記第１トランジスタは、第１方向と、前記第１方向と垂直をなす第２方向とにアレイ状に配置された、複数の第１ＶＮＷ　ＦＥＴを備え、前記複数の第１ＶＮＷ　ＦＥＴは、トップに前記第１電源から第１電源電圧が与えられており、ゲートに前記第１出力制御信号が与えられており、ボトムが第１ボトム領域に接続されており、前記第２トランジスタは、前記第１方向と前記第２方向とにアレイ状に配置された、複数の第２ＶＮＷ　ＦＥＴを備え、前記複数の第２ＶＮＷ　ＦＥＴは、トップが前記出力信号線と接続されており、ゲートに前記第２出力制御信号が与えられており、ボトムが前記第１ボトム領域に接続されている。
　この態様によると、出力回路において、第１電源と出力信号線との間に直列に設けられ、ゲートに第１および第２出力制御信号をそれぞれ受ける第１導電型の第１および第２トランジスタが、アレイ状に配置された複数の第１ＶＮＷ　ＦＥＴ、および、アレイ状に配置された複数の第２ＶＮＷ　ＦＥＴによって、それぞれ構成されている。これにより、出力パッドを介して大電流を流す出力回路を、ＶＮＷ　ＦＥＴを用いて構成することができる。
　本開示によると、出力パッドを介して大電流を流す出力回路を、ＶＮＷ　ＦＥＴを用いて構成することができる。
実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図 （ａ），（ｂ）は図１におけるＩＯセルの簡易構成図 第１および第２実施形態における出力回路の回路図 第１実施形態に係るレイアウト構造の例を示す全体平面図 第１実施形態に係るレイアウト構造の例を示す層別の平面図 第１実施形態に係るレイアウト構造の例を示す層別の平面図 第１実施形態に係るレイアウト構造の例を示す層別の平面図 （ａ）～（ｃ）は第１実施形態に係るレイアウト構造の例を示す断面図 （ａ）～（ｃ）は第１実施形態に係るレイアウト構造の例を示す断面図 第２実施形態に係るレイアウト構造の例を示す層別の平面図 第２実施形態に係るレイアウト構造の例を示す層別の平面図 第２実施形態に係るレイアウト構造の例を示す層別の平面図 第２実施形態に係るレイアウト構造の例を示す層別の平面図 第３および第４実施形態における出力回路の回路図 第３実施形態に係るレイアウト構造の例を示す層別の平面図 第３実施形態に係るレイアウト構造の例を示す層別の平面図 第３実施形態に係るレイアウト構造の例を示す層別の平面図 第４実施形態に係るレイアウト構造の例を示す層別の平面図 第４実施形態に係るレイアウト構造の例を示す層別の平面図 第４実施形態に係るレイアウト構造の例を示す層別の平面図 第４実施形態に係るレイアウト構造の例を示す層別の平面図 縦型ナノワイヤＦＥＴの基本構造例を示す模式図であり、（ａ）は断面図、（ｂ）は平面図 （ａ），（ｂ）は縦型ナノワイヤＦＥＴの基本構造例であって、ローカル配線を用いた構造例を示す模式平面図
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のＩＯセルを備えており、このＩＯセルのうち少なくとも一部は、いわゆる縦型ナノワイヤＦＥＴ（ＶＮＷ　ＦＥＴ）を備えるものとする。
　図２２はＶＮＷ　ＦＥＴの基本構造例を示す模式図であり、（ａ）は断面図、（ｂ）は平面図である。なお、図２２（ｂ）では、メタル配線の図示を省いており、また、理解のしやすさのために、実際の平面視では見えない構成要素を図示している。
　図２２に示すように、半導体基板５０１上に、Ｐ型ウェル５０２とＮ型ウェル５０３が形成されている。ただし、半導体基板５０１がＰ型基板であるとき、Ｐ型ウェルを形成しなくてもよい。Ｐ型ウェル５０２上に、Ｎ型トランジスタであるＶＮＷ　ＦＥＴ５１０が形成されており、Ｎ型ウェル５０３上に、Ｐ型トランジスタであるＶＮＷ　ＦＥＴ５２０が形成されている。５０４は絶縁膜、５０５は層間絶縁膜である。
　ＶＮＷ　ＦＥＴ５１０は、ソース／ドレイン電極となるボトム電極５１１と、ソース／ドレイン電極となるトップ電極５１２と、ボトム電極５１１とトップ電極５１２との間に、縦方向（基板面に対して垂直方向）に形成されたナノワイヤ５１３とを備える。ボトム電極５１１およびトップ電極５１２は、Ｎ導電型にドーピングされている。ナノワイヤ５１３の少なくとも一部がチャネル領域となる。ナノワイヤ５１３の周囲にはゲート絶縁膜５１５が形成されており、さらにその周囲にゲート電極５１４が形成されている。なお、ゲート電極５１４はナノワイヤ５１３の周囲全体を囲んでいてもよいし、ナノワイヤ５１３の周囲の一部のみを囲んでいてもよい。ゲート電極５１４がナノワイヤ５１３の周囲の一部のみを囲んでいる場合は、ゲート絶縁膜５１５はゲート電極５１４がナノワイヤ５１３を囲んでいる部分にのみ形成されていてもよい。
　ボトム電極５１１は、半導体基板５０１の上面に沿って広がるように形成されたボトム領域５１６と接続されている。ボトム領域５１６も、Ｎ導電型にドーピングされている。ボトム領域５１６の表面にはシリサイド領域５１７が形成されている。また、トップ電極５１２の周囲に、サイドウォール５１８が形成されている。トップ電極５１２の上に、シリサイド領域５１９が形成されている。ただし、サイドウォール５１８およびシリサイド領域５１９は形成しなくてもよい。
　同様に、ＶＮＷ　ＦＥＴ５２０は、ソース／ドレイン電極となるボトム電極５２１と、ソース／ドレイン電極となるトップ電極５２２と、ボトム電極５２１とトップ電極５２２との間に、縦方向に形成されたナノワイヤ５２３とを備える。ボトム電極５２１およびトップ電極５２２は、Ｐ導電型にドーピングされている。ナノワイヤ５２３の少なくとも一部がチャネル領域となる。ナノワイヤ５２３の周囲にはゲート絶縁膜５２５が形成されており、さらにその周囲にゲート電極５２４が形成されている。
　ボトム電極５２１は、半導体基板５０１の上面に沿って広がるように形成されたボトム領域５２６と接続されている。ボトム領域５２６も、Ｐ導電型にドーピングされている。ボトム領域５２６の表面にはシリサイド領域５２７が形成されている。また、トップ電極５２２の周囲に、サイドウォール５２８が形成されている。トップ電極５２２の上に、シリサイド領域５２９が形成されている。ただし、サイドウォール５２８およびシリサイド領域５２９は形成しなくてもよい。
　図２２の構造では、ＶＮＷ　ＦＥＴ５１０のゲート電極領域５１４とＶＮＷ　ＦＥＴ５２０のゲート電極領域５２４とが、ゲート配線５３１によって接続されている。また、ボトム領域５１６、シリサイド領域５１９、ゲート配線５３１、シリサイド領域５２９およびボトム領域５２６は、それぞれ、コンタクト５３２およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。なお、メタル配線層Ｍ１のさらに上層に、メタル配線層を積層することができる。
　半導体基板５０１は、例えば、バルクＳｉ、ゲルマニウム、その化合物や合金等によって構成されている。Ｎ型ドーパントの例としては、Ａｓ、Ｐ、Ｓｂ、Ｎ、Ｃまたはこれらの組み合わせ等がある。Ｐ型ドーパントの例としては、Ｂ、ＢＦ２、Ｉｎ、Ｎ、Ｃまたはこれらの組み合わせ等がある。また、ＶＮＷ　ＦＥＴ５１０，５２０の平面形状（ナノワイヤ５１３，５２３の横断面形状）は、例えば、円形、矩形、楕円形等であってもよい。
　絶縁膜５０４の材質は、例えば、ＳｉＮ、ＳｉＣＮ等である。層間絶縁膜５０５の材料は、例えば、ＳｉＯ、ＴＥＯＳ、ＰＳＧ、ＢＰＳＧ、ＦＳＧ、ＳｉＯＣ、ＳＯＧ、Spin on Polymers、ＳｉＣ、または、これらの混合物等がある。シリサイド領域５１７，５２７の材質は、例えば、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＷＳｉ等である。
　ゲート電極５１４，５２４、および、ゲート配線５３１の材料は、例えば、ＴｉＮ、ＴａＮ、ＴｉＡｌ、Ｔｉ－containing Metal、Ｔａ－containing Metal、Ａｌ－containing Metal、Ｗ－containing Metal、ＴｉＳｉ、ＮｉＳｉ、ＰｔＳｉ、polysilicon with silicide、これらの組み合わせ等がある。ゲート絶縁膜５１５，５２５の材料は、例えば、ＳｉＯＮ、Ｓｉ３Ｎ４、Ｔａ２Ｏ５、Ａｌ２Ｏ３、Ｈｆ　oxide、Ｔａ　oxide、Ａｌ　oxide等がある。また、ｋ値は７以上であることが好ましい。
　トップ電極５１２，５２２上に設けるシリサイド領域５１９，５２９の材料としては、ＮｉＳｉ、ＣｏＳｉ、ＭｏＳｉ、ＷＳｉ、ＰｔＳｉ、ＴｉＳｉまたはこれらの組み合わせ等がある。また、他の構成として、Ｗ、Ｃｕ、Ａｌ等のメタルや、ＴｉＮ、ＴａＮ等の合金等、不純物注入された半導体等、またはこれらの組み合わせとしてもよい。サイドウォール５１８，５２８の材料としては、例えば、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣＮ等がある。
　コンタクト５３２の材料としては、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ等がある。また、Ｃｕ、Ｃｕ－arroy、Ｗ、Ａｇ、Ａｕ、Ｎｉ、Ａｌ等がある。あるいは、Ｃｏ、Ｒｕでもよい。
　図２３はＶＮＷ　ＦＥＴの基本構造例であって、ローカル配線を用いた構造例を示す。図２３（ａ）では、メタル配線層Ｍ１と、ＶＮＷ　ＦＥＴ５１０のトップ電極５１２およびＶＮＷ　ＦＥＴ５２０のトップ電極５２２との間に、ローカル配線５３４が形成されている。ボトム領域５１６，５２６およびゲート配線５３１は、それぞれ、コンタクト５３３、ローカル配線５３４およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。また、シリサイド領域５１９，５２９は、それぞれ、ローカル配線５３４およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。
　図２３（ｂ）では、メタル配線層Ｍ１とボトム領域５１６，５２６との間に、ローカル配線５３５が形成されている。言い換えると、ローカル配線５３５は、図２３（ａ）におけるコンタクト５３３およびローカル配線５３４が一体となったものに相当する。シリサイド領域５３６は、ローカル配線５３５を形成する工程において、エッチングストッパとして用いられる。
　以下の説明では、ＶＮＷ　ＦＥＴのボトム電極、トップ電極、ゲート電極のことを、適宜、単にボトム、トップ、ゲートという。また、縦型ナノワイヤ、トップ、ボトムおよびゲートからなる単位構成が、１個または複数個によって、１個のＶＮＷ　ＦＥＴを構成する場合、この単位構成のことを単に「ＶＮＷ」といい、ＶＮＷ　ＦＥＴと区別するものとする。
　また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　（第１実施形態）
　図１は実施形態に係る半導体集積回路装置（半導体チップ）の全体構成を模式的に示す平面図である。図１では、図面横方向をＸ方向とし、図面縦方向をＹ方向としている（以降の図も同様）。図１に示す半導体集積回路装置１は、内部コア回路が形成されたコア領域２と、コア領域２の周囲に設けられ、インターフェース回路（ＩＯ回路）が形成されたＩＯ領域３とを備えている。ＩＯ領域３には、半導体集積回路装置１の周辺部においてコア領域２を囲むように、ＩＯセル列５が設けられている。図１では図示を簡略化しているが、ＩＯセル列５には、インターフェース回路を構成する複数のＩＯセル１０が並んでいる。
　ここで、ＩＯセル１０は、信号の入力、出力または入出力を行う信号ＩＯセル、接地電位（電源電圧ＶＳＳ）を供給するための電源ＩＯセル、主にＩＯ領域３に向けて電源（電源電圧ＶＤＤＩＯ）を供給するための電源ＩＯセルを含む。例えば、ＶＤＤＩＯは３．３Ｖである。図１では、コア領域２の図面上側に、信号入出力用のＩＯセル１０Ａが配置されており、コア領域２の図面左側に、信号入出力用のＩＯセル１０Ｂが配置されている。
　ＩＯ領域３には、ＩＯセル１０が並ぶ方向に延びる電源配線６，７が設けられている。電源配線６，７は、半導体集積回路装置１の周辺部にリング状に形成されている（リング電源配線ともいう）。電源配線６は、ＶＤＤＩＯを供給し、電源配線７はＶＳＳを供給する。なお、図１では、電源配線６，７はそれぞれ、単一の配線のように図示されているが、実際には、電源配線６，７はそれぞれ、複数本の配線によって構成される場合もある。また図１では図示を省略しているが、半導体集積回路装置１には、複数の外部接続パッドが配置されている。
　図２はＩＯセル１０Ａ，１０Ｂの簡易構成図である。なお、以降の説明では、電源配線６，７はそれぞれ、４本の配線からなるものとしている。図２（ａ）に示すように、ＩＯセル１０Ａには、Ｘ方向に延びる電源配線６，７が配置されている。そしてＩＯセル１０Ａにおいて、電源配線７の下にＮ導電型出力トランジスタ部１０１が設けられ、電源配線６の下にＰ導電型出力トランジスタ部１０２が設けられている。Ｎ導電型出力トランジスタ部１０１、Ｐ導電型出力トランジスタ部１０２は、ＩＯセル１０Ａにおいて、チップ外側よりの位置に設けられている。また、図２（ｂ）に示すように、ＩＯセル１０Ｂには、Ｙ方向に延びる電源配線６，７が配置されている。そしてＩＯセル１０Ｂにおいて、電源配線７の下にＮ導電型出力トランジスタ部１０３が設けられ、電源配線６の下にＰ導電型出力トランジスタ部１０４が設けられている。Ｎ導電型出力トランジスタ部１０３，Ｐ導電型出力トランジスタ部１０４は、ＩＯセル１０Ｂにおいて、チップ外側よりの位置に設けられている。
　図３は本実施形態における出力回路の回路図である。図３の出力回路では、電源ＶＤＤＩＯと出力信号線（出力信号ＯＵＴを出力する）との間に、Ｐ導電型（以下、適宜、Ｐ型という）のトランジスタＰ１が設けられており、電源ＶＳＳと出力信号線との間に、Ｎ導電型（以下、適宜、Ｎ型という）のトランジスタＮ１が設けられている。出力制御回路２０は出力制御信号ＩＮＰ，ＩＮＮを出力する。トランジスタＰ１はゲートに出力制御信号ＩＮＰを受け、トランジスタＮ１はゲートに出力制御信号ＩＮＮを受ける。出力信号ＯＵＴは、外部接続パッドに供給される。出力制御信号ＩＮＰ，ＩＮＮがローレベルのとき、出力信号ＯＵＴはハイレベル（ＶＤＤＩＯ）になり、出力制御信号ＩＮＰ，ＩＮＮがハイレベルのとき、出力信号ＯＵＴはローレベル（ＶＳＳ）になる。
　以下では、図３の出力回路を構成する２個のトランジスタＰ１，Ｎ１のレイアウト構造について、説明する。ここでは、図２（ａ）に示すＩＯセル１０Ａを例にとり、Ｎ導電型出力トランジスタ部１０１にトランジスタＮ１が構成されており、Ｐ導電型出力トランジスタ部１０２にトランジスタＰ１が構成されているものとする。
　図４～図９は本実施形態に係るトランジスタＰ１，Ｎ１のレイアウト構造の例を示す図であり、図４は全体平面図、図５～図７は層別の平面図、図８および図９は断面図である。具体的には、図５はＶＮＷ　ＦＥＴおよびその下の層を示し、図６はＶＮＷ　ＦＥＴよりも上のローカル配線およびＭ１配線を示し、図７はＭ１およびＭ２配線を示す。図８は図４の平面視横方向の断面図であり、（ａ）は線Ｘ１－Ｘ１’の断面、（ｂ）は線Ｘ２－Ｘ２’の断面、（ｃ）は線Ｘ３－Ｘ３’の断面である。図９は図４の平面視縦方向の断面図であり、（ａ）は線Ｙ１－Ｙ１’の断面、（ｂ）は線Ｙ２－Ｙ２’の断面、（ｃ）は線Ｙ３－Ｙ３’の断面である。
　なお、図４等の平面図において縦横に走る点線、および、図８等の断面図において縦に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。例えば、ＶＮＷ　ＦＥＴのグリッドとＭ１配線のグリッドとが、異なる間隔で配置されていてもよい。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
　また、本実施形態に係るデバイス構造は、図２３（ａ）の構造を前提としている。ただし、図２２や図２３（ｂ）の構造や、他のデバイス構造を前提とした構造にもなり得る。以降の実施形態についても同様である。また、図を分かりやすくするために、ウェル、ＳＴＩ、各絶縁膜、ボトム上のシリサイド層、トップ上のシリサイド層、および、トップのサイドウォールについては、図示を省略している。以降の図についても同様である。
　図４等の平面図において、図面上側がＮ導電型出力トランジスタ部１０１に相当し、図３の回路におけるトランジスタＮ１を実現している。また、図面下側がＰ導電型出力トランジスタ部１０２に相当し、図３の回路におけるトランジスタＰ１を実現している。
　図５に示すように、Ｎ導電型出力トランジスタ部１０１では、Ｎ型のＶＮＷ　Ｖ１が、Ｘ方向に１６列、Ｙ方向に８列、計１２８個、アレイ状に並べて形成されている。この１２８個のＮ型のＶＮＷ　Ｖ１によって、トランジスタＮ１が実現されている。Ｎ導電型出力トランジスタ部１０１には、ほぼ全面にわたってボトム領域１１が形成されており、１２８個のＶＮＷ　Ｖ１は、ボトムがボトム領域１１に接続されている。
　ＶＮＷ　Ｖ１は、Ｘ方向において、２列おきに間隔を空けて配置されている。ここでは、２列毎のＶＮＷ　Ｖ１の群のことを、ｇｎ１～ｇｎ８とする。群ｇｎ１～ｇｎ８のそれぞれにおいて、Ｘ方向に隣り合うＶＮＷ　Ｖ１はゲート同士が接続されている。群ｇｎ１から図面左側にゲート配線２１が引き出されており、群ｇｎ８から図面右側にゲート配線２２が引き出されている。群ｇｎ２，ｇｎ３は、Ｘ方向に隣り合う４個のＶＮＷ　Ｖ１がゲート配線２３によって接続されている。すなわち、ゲート配線２３は、群ｇｎ２から図面右側に引き出されたゲート配線であり、かつ、群ｇｎ３から図面左側に引き出されたゲート配線である。同様に、群ｇｎ４，ｇｎ５は、Ｘ方向に隣り合う４個のＶＮＷ　Ｖ１がゲート配線２３によって接続されており、群ｇｎ６，ｇｎ７は、Ｘ方向に隣り合う４個のＶＮＷ　Ｖ１がゲート配線２３によって接続されている。
　ゲート配線２１，２２，２３には、その上層のローカル配線と接続するためのビア２７ａが形成されている。また、ボトム領域１１には、その上層のローカル配線と接続するためのビア２７ｂが、群ｇｎ１，ｇｎ２の間、群ｇｎ３，ｇｎ４の間、群ｇｎ５，ｇｎ６の間、および、群ｇｎ７，ｇｎ８の間に、Ｙ方向に並ぶように、形成されている。
　同様に、Ｐ導電型出力トランジスタ部１０２では、Ｐ型のＶＮＷ　Ｖ２が、Ｘ方向に１６列、Ｙ方向に８列、計１２８個、アレイ状に並べて形成されている。この１２８個のＰ型のＶＮＷ　Ｖ２によって、トランジスタＰ１が実現されている。Ｐ導電型出力トランジスタ部１０２には、ほぼ全面にわたってボトム領域１２が形成されており、１２８個のＶＮＷ　Ｖ２は、ボトムがボトム領域１２に接続されている。
　ＶＮＷ　Ｖ２は、Ｘ方向において、２列おきに間隔を空けて配置されている。ここでは、２列毎のＶＮＷ　Ｖ２の群のことを、ｇｐ１～ｇｐ８とする。群ｇｐ１～ｇｐ８のそれぞれにおいて、Ｘ方向に隣り合うＶＮＷ　Ｖ２はゲート同士が接続されている。群ｇｐ１から図面左側にゲート配線２４が引き出されており、群ｇｐ８から図面右側にゲート配線２５が引き出されている。群ｇｐ２，ｇｐ３は、Ｘ方向に隣り合う４個のＶＮＷ　Ｖ２がゲート配線２６によって接続されている。すなわち、ゲート配線２６は、群ｇｐ２から図面右側に引き出されたゲート配線であり、かつ、群ｇｐ３から図面左側に引き出されたゲート配線である。同様に、群ｇｐ４，ｇｐ５は、Ｘ方向に隣り合う４個のＶＮＷ　Ｖ２がゲート配線２６によって接続されており、群ｇｐ６，ｇｐ７は、Ｘ方向に隣り合う４個のＶＮＷ　Ｖ２がゲート配線２６によって接続されている。
　ゲート配線２４，２５，２６には、その上層のローカル配線と接続するためのビア２８ａが形成されている。また、ボトム領域１２には、その上層のローカル配線と接続するためのビア２８ｂが、群ｇｐ１，ｇｐ２の間、群ｇｐ３，ｇｐ４の間、群ｇｐ５，ｇｐ６の間、および、群ｇｐ７，ｇｐ８の間に、Ｙ方向に並ぶように、形成されている。
　図６に示すように、各群ｇｎ１～ｇｎ８において、Ｘ方向に隣り合うＶＮＷ　Ｖ１は、トップ同士がローカル配線３１によって接続されている。同様に、各群ｇｐ１～ｇｐ８において、Ｘ方向に隣り合うＶＮＷ　Ｖ２は、トップ同士がローカル配線３２によって接続されている。
　図７に示すように、Ｍ２配線層において、Ｘ方向に延びるＭ２配線５１，５２，５３，５６ａ～５６ｄ，５７ａ～５７ｄが形成されている。Ｍ２配線５１は出力制御信号ＩＮＮを供給する。Ｍ２配線５２は出力制御信号ＩＮＰを供給する。Ｍ２配線５３は出力信号ＯＵＴを出力する信号線であり、本開示における出力信号線に相当する。Ｍ２配線５６ａ～５６ｄは電源電圧ＶＳＳを供給する配線であり、電源配線７に相当する。Ｍ２配線５７ａ～５７ｄは電源電圧ＶＤＤＩＯを供給する配線であり、電源配線６に相当する。
　Ｍ１配線層において、Ｙ方向に延びるＭ１配線４１，４２，４３，４４，４５が形成されている。Ｍ１配線４１は、Ｎ導電型出力トランジスタ部１０１に配置されており、出力制御信号ＩＮＮを供給するＭ２配線５１とビアを介して接続されている。同様に、Ｍ１配線４２は、Ｐ導電型出力トランジスタ部１０２に配置されており、出力制御信号ＩＮＰを供給するＭ２配線５２とビアを介して接続されている。Ｍ１配線４３は、Ｎ導電型出力トランジスタ部１０１に配置されており、電源電圧ＶＳＳを供給するＭ２配線５６ａ～５６ｄとビアを介して接続されている。Ｍ１配線４４は、Ｐ導電型出力トランジスタ部１０２に配置されており、電源電圧ＶＤＤＩＯを供給するＭ２配線５７ａ～５７ｄとビアを介して接続されている。
　Ｍ１配線４５は、Ｎ導電型出力トランジスタ部１０１からＰ導電型出力トランジスタ部１０２にわたって配置されている。Ｍ１配線４５は、２本ずつ組になって配置されており、Ｙ方向において対向する、ＶＮＷ　Ｖ１の群ｇｎ１～ｇｎ８、および，ＶＮＷ　Ｖ２の群ｇｐ１～ｇｐ８の上に、それぞれ、配置されている。Ｍ１配線４５は、各ＶＮＷ　Ｖ１のトップとローカル配線３１を介して接続されており、各ＶＮＷ　Ｖ２のトップとローカル配線３２を介して接続されており、かつ、出力信号ＯＵＴを出力するＭ２配線５３とビアを介して接続されている。
　以上のようなレイアウト構造により、Ｎ導電型出力トランジスタ部１０１に形成された１２８個のＶＮＷ　Ｖ１は、トップが、ローカル配線３１、Ｍ１配線４５を介して、出力信号ＯＵＴを出力するＭ２配線５３と接続されている。また、ボトムが、ボトム領域１１、ビア２７ｂ、Ｍ１配線４３を介して、電源電圧ＶＳＳを供給するＭ２配線５６ａ～５６ｄと接続されている。また、ゲートが、ゲート配線２１，２２，２３、ビア２７ａ、Ｍ１配線４１を介して、出力制御信号ＩＮＮを供給するＭ２配線５１と接続されている。したがって、Ｎ導電型出力トランジスタ部１０１に形成された１２８個のＶＮＷ　Ｖ１によって、図３の回路図におけるトランジスタＮ１が実現されている。
　また、Ｐ導電型出力トランジスタ部１０２に形成された１２８個のＶＮＷ　Ｖ２は、トップが、ローカル配線３２、Ｍ１配線４５を介して、出力信号ＯＵＴを出力するＭ２配線５３と接続されている。また、ボトムが、ボトム領域１２、ビア２８ｂ、Ｍ１配線４４を介して、電源電圧ＶＤＤＩＯを供給するＭ２配線５７ａ～５７ｄと接続されている。また、ゲートが、ゲート配線２４，２５，２６、ビア２８ａ、Ｍ１配線４２を介して、出力制御信号ＩＮＰを供給するＭ２配線５２と接続されている。したがって、Ｐ導電型出力トランジスタ部１０２に形成された１２８個のＶＮＷ　Ｖ２によって、図３の回路図におけるトランジスタＰ１が実現されている。
　したがって、本実施形態により、出力パッドを介して大電流を流す出力回路を、ＶＮＷ　ＦＥＴを用いて構成することができる。
　また、上述した構成では、ゲート配線２１～２６は、Ｘ方向に延びるように形成されており、かつ、同一配線幅である。また、ローカル配線３１，３２は、Ｘ方向に延びるように形成されており、かつ、同一配線幅である。また、Ｍ１配線４１～４５は、Ｙ方向に延びるように形成されており、かつ、同一配線幅である。このように、各配線層において、配線の方向および幅が同一であることによって、製造が容易になり、製造精度が向上する。なお、図示した構成では、ゲート配線２１～２６、ローカル配線３１，３２、および、Ｍ１配線４１～４５は、配線幅が互いに同一であるように見えるが、異なる配線層では配線幅を同一にする必要はなく、１つの配線層において配線の方向および幅が同一であれば、製造が容易になり、製造精度が向上する。
　また、上述した構成では、平面視で、Ｎ導電型出力トランジスタ部１０１において、ＶＮＷ　Ｖ１のトップと接続されたＭ１配線４５は、Ｍ１配線４３よりも、占める面積が大きい。また、平面視で、Ｐ導電型出力トランジスタ部１０２において、ＶＮＷ　Ｖ２のトップと接続されたＭ１配線４５は、Ｍ１配線４４よりも、占める面積が大きい。これにより、出力信号ＯＵＴを出力するＭ２配線５３までの抵抗値を小さくすることができる。また、Ｍ２配線５３をＶＮＷ　Ｖ１，Ｖ２のトップと接続することによって、Ｍ２配線５３をＶＮＷ　Ｖ１，Ｖ２のボトムと接続する場合と比べて、出力信号線までの抵抗値が小さくなる。
　また、上述した構成では、各ＶＮＷ　Ｖ１について、ゲートへの出力制御信号ＩＮＮの供給と、ボトムへの電源電圧ＶＳＳの供給とが、Ｘ方向における両側からなされている。例えば、群ｇｎ１のＶＮＷ　Ｖ１では、出力制御信号ＩＮＮはビア２７ａを介して図面左側からゲートに与えられ、電源電圧ＶＳＳはビア２７ｂを介して図面右側からボトムに与えられる。同様に、各ＶＮＷ　Ｖ２では、ゲートへの出力制御信号ＩＮＰの供給と、ボトムへの電源電圧ＶＤＤＩＯの供給とが、Ｘ方向における両側からなされている。例えば、群ｇｐ１のＶＮＷ　Ｖ２では、出力制御信号ＩＮＰはビア２８ａを介して図面左側からゲートに与えられ、電源電圧ＶＳＳはビア２８ｂを介して図面右側からボトムに与えられる。このような構成により、Ｙ方向におけるサイズを小さくすることでき、小面積化を実現することができる。
　なお、出力制御信号ＩＮＮを供給するためのビア２７ａは、２列以上、並べて配置してもよい。同様に、出力制御信号ＩＮＰを供給するためのビア２８ａは、２列以上、並べて配置してもよい。また、ボトム領域１１に電源電圧ＶＳＳを供給するためのビア２７ｂは、２列以上、並べて配置してもよい。同様に、ボトム領域１２に電源電圧ＶＤＤＩＯを供給するためのビア２８ｂは、２列以上、並べて配置してもよい。
　また、上の実施形態では、ボトム領域１１はＮ導電型出力トランジスタ部１０１において一体に形成されており、ボトム領域１２はＰ導電型出力トランジスタ部１０２において一体に形成されている。この代わりに、ボトム領域１１，１２は、分割して形成してもかまわない。例えば、ボトム領域１１を、群ｇｎ１～ｇｎ８毎に分割して形成してもよい。ただし、ボトム領域１１，１２を一体に形成することによって、電源供給の安定化を図ることができる。
　（第２実施形態）
　第２実施形態では、図３の出力回路を構成する２個のトランジスタＰ１，Ｎ１のレイアウト構造の他の例について、説明する。ここでは、図２（ｂ）に示すＩＯセル１０Ｂを例にとり、Ｎ導電型出力トランジスタ部１０３がトランジスタＮ１を構成し、Ｐ導電型出力トランジスタ部１０４がトランジスタＰ１を構成するものとする。
　図１０～図１３は本実施形態に係るトランジスタＰ１，Ｎ１のレイアウト構造の例を示す層別の平面図である。具体的には、図１０はＶＮＷ　ＦＥＴおよびその下の層を示し、図１１はＶＮＷ　ＦＥＴよりも上のローカル配線およびＭ１配線を示し、図１２はＭ１およびＭ２配線を示し、図１３はＭ２およびＭ３配線を示す。なお、全体平面図および断面図については、第１実施形態から容易に類推できるため、ここでは省略している。
　図１０等の平面図において、図面左側がＮ導電型出力トランジスタ部１０３に相当し、図３の回路におけるトランジスタＮ１を実現している。また、図面右側がＰ導電型出力トランジスタ部１０４に相当し、図３の回路におけるトランジスタＰ１を実現している。
　図１０に示すように、Ｎ導電型出力トランジスタ部１０３では、Ｎ型のＶＮＷ　Ｖ１が、Ｘ方向に８列、Ｙ方向に１６列、計１２８個、アレイ状に並べて形成されている。この１２８個のＮ型のＶＮＷ　Ｖ１によって、トランジスタＮ１が実現されている。Ｎ導電型出力トランジスタ部１０３には、ほぼ全面にわたってボトム領域１１１が形成されており、１２８個のＶＮＷ　Ｖ１は、ボトムがボトム領域１１１に接続されている。
　ＶＮＷ　Ｖ１は、Ｘ方向において、２列おきに間隔を空けて配置されている。ここでは、２列毎のＶＮＷ　Ｖ１の群のことを、ｇｎ１～ｇｎ４とする。群ｇｎ１～ｇｎ４のそれぞれにおいて、Ｘ方向に隣り合うＶＮＷ　Ｖ１はゲート同士が接続されている。群ｇｎ１から図面左側にゲート配線１２１が引き出されており、群ｇｎ４から図面右側にゲート配線１２２が引き出されている。群ｇｎ２，ｇｎ３は、Ｘ方向に隣り合う４個のＶＮＷ　Ｖ１がゲート配線１２３によって接続されている。すなわち、ゲート配線１２３は、群ｇｎ２から図面右側に引き出されたゲート配線であり、かつ、群ｇｎ３から図面左側に引き出されたゲート配線である。
　ゲート配線１２１，１２２，１２３には、その上層のローカル配線と接続するためのビア１２７ａが形成されている。また、ボトム領域１１１には、その上層のローカル配線と接続するためのビア１２７ｂが、群ｇｎ１，ｇｎ２の間、および、群ｇｎ３，ｇｎ４の間に、Ｙ方向に並ぶように、形成されている。
　同様に、Ｐ導電型出力トランジスタ部１０４では、Ｐ型のＶＮＷ　Ｖ２が、Ｘ方向に８列、Ｙ方向に１６列、計１２８個、アレイ状に並べて形成されている。この１２８個のＰ型のＶＮＷ　Ｖ２によって、トランジスタＰ１が実現されている。Ｐ導電型出力トランジスタ部１０４には、ほぼ全面にわたってボトム領域１１２が形成されており、１２８個のＶＮＷ　Ｖ２は、ボトムがボトム領域１１２に接続されている。
　ＶＮＷ　Ｖ２は、Ｘ方向において、２列おきに間隔を空けて配置されている。ここでは、２列毎のＶＮＷ　Ｖ２の群のことを、ｇｐ１～ｇｐ４とする。群ｇｐ１～ｇｐ４のそれぞれにおいて、Ｘ方向に隣り合うＶＮＷ　Ｖ２はゲート同士が接続されている。群ｇｐ１から図面左側にゲート配線１２４が引き出されており、群ｇｐ４から図面右側にゲート配線１２５が引き出されている。群ｇｐ２，ｇｐ３は、Ｘ方向に隣り合う４個のＶＮＷ　Ｖ２がゲート配線１２６によって接続されている。すなわち、ゲート配線１２６は、群ｇｐ２から図面右側に引き出されたゲート配線であり、かつ、群ｇｐ３から図面左側に引き出されたゲート配線である。
　ゲート配線１２４，１２５，１２６には、その上層のローカル配線と接続するためのビア１２８ａが形成されている。また、ボトム領域１１２には、その上層のローカル配線と接続するためのビア１２８ｂが、群ｇｐ１，ｇｐ２の間、および、群ｇｐ３，ｇｐ４の間に、Ｙ方向に並ぶように、形成されている。
　図１１に示すように、各群ｇｎ１～ｇｎ４において、Ｘ方向に隣り合うＶＮＷ　Ｖ１は、トップ同士がローカル配線１３１によって接続されている。同様に、各群ｇｐ１～ｇｐ４において、Ｘ方向に隣り合うＶＮＷ　Ｖ２は、トップ同士がローカル配線１３２によって接続されている。
　図１３に示すように、Ｍ３配線層において、Ｙ方向に延びるＭ３配線１６１，１６２ａ～１６２ｄ，１６３ａ～１６３ｄが形成されている。Ｍ３配線１６１は出力信号ＯＵＴを出力するものであり、本開示における出力信号線に相当する。Ｍ３配線１６２ａ～１６２ｄは電源電圧ＶＳＳを供給する配線であり、電源配線７に相当する。Ｍ３配線１６３ａ～１６３ｄは電源電圧ＶＤＤＩＯを供給する配線であり、電源配線６に相当する。
　図１２および図１３に示すように、Ｍ２配線層において、Ｘ方向に延びるＭ２配線１５１，１５２，１５３ａ～１５３ｅ，１５４ａ～１５４ｅ，１５５ａ～１５５ｅが形成されている。Ｍ２配線１５１は出力制御信号ＩＮＮを供給する。Ｍ２配線１５２は出力制御信号ＩＮＰを供給する。Ｍ２配線１５３ａ～１５３ｅは、出力信号ＯＵＴを出力するＭ３配線１６１とビアを介して接続されている。Ｍ２配線１５４ａ～１５４ｅは、電源電圧ＶＳＳを供給するＭ３配線１６２ａ～１６２ｄとビアを介して接続されている。Ｍ２配線１５５ａ～１５５ｅは、電源電圧ＶＤＤＩＯを供給するＭ３配線１６３ａ～１６３ｄとビアを介して接続されている。
　図１１および図１２に示すように、Ｍ１配線層において、Ｙ方向に延びるＭ１配線１４１，１４２，１４３，１４４，１４５，１４６が形成されている。Ｍ１配線１４１は、Ｎ導電型出力トランジスタ部１０３に配置されており、出力制御信号ＩＮＮを供給するＭ２配線１５１とビアを介して接続されている。同様に、Ｍ１配線１４２は、Ｐ導電型出力トランジスタ部１０４に配置されており、出力制御信号ＩＮＰを供給するＭ２配線１５２とビアを介して接続されている。Ｍ１配線１４３は、Ｎ導電型出力トランジスタ部１０３に配置されており、Ｍ２配線１５４ａ～１５４ｅとビアを介して接続されている。Ｍ１配線１４４は、Ｐ導電型出力トランジスタ部１０４に配置されており、Ｍ２配線１５５ａ～１５５ｅとビアを介して接続されている。
　Ｍ１配線１４５は、Ｎ導電型出力トランジスタ部１０３に配置されており、２本ずつ組になって、ＶＮＷ　Ｖ１の群ｇｎ１～ｇｎ４の上に、それぞれ、配置されている。Ｍ１配線１４５は、各ＶＮＷ　Ｖ１のトップとローカル配線１３１を介して接続されており、かつ、Ｍ２配線１５３ａ～１５３ｅとビアを介して接続されている。同様に、Ｍ１配線１４６は、Ｐ導電型出力トランジスタ部１０４に配置されており、２本ずつ組になって配置されており、ＶＮＷ　Ｖ２の群ｇｐ１～ｇｐ４の上に、それぞれ、配置されている。Ｍ１配線１４６は、各ＶＮＷ　Ｖ１のトップとローカル配線１３２を介して接続されており、かつ、Ｍ２配線１５３ａ～１５３ｅとビアを介して接続されている。
　以上のようなレイアウト構造により、Ｎ導電型出力トランジスタ部１０３に形成された１２８個のＶＮＷ　Ｖ１は、トップが、ローカル配線１３１、Ｍ１配線１４５、Ｍ２配線１５３ａ～１５３ｅを介して、出力信号ＯＵＴを出力するＭ３配線１６１と接続されている。また、ボトムが、ボトム領域１１１、ビア１２７ｂ、Ｍ１配線１４３、Ｍ２配線１５４ａ～１５４ｅを介して、電源電圧ＶＳＳを供給するＭ３配線１６２ａ～１６２ｄと接続されている。また、ゲートが、ゲート配線１２１，１２２，１２３、ビア１２７ａ、Ｍ１配線１４１を介して、出力制御信号ＩＮＮを供給するＭ２配線１５１と接続されている。したがって、Ｎ導電型出力トランジスタ部１０３に形成された１２８個のＶＮＷ　Ｖ１によって、図３の回路図におけるトランジスタＮ１が実現されている。
　また、Ｐ導電型出力トランジスタ部１０４に形成された１２８個のＶＮＷ　Ｖ２は、トップが、ローカル配線１３２、Ｍ１配線１４６、Ｍ２配線１５３ａ～１５３ｅを介して、出力信号ＯＵＴを出力するＭ３配線１６１と接続されている。また、ボトムが、ボトム領域１１２、ビア１２８ｂ、Ｍ１配線１４４、Ｍ２配線１５５ａ～１５５ｅを介して、電源電圧ＶＤＤＩＯを供給するＭ３配線１６３ａ～１６３ｄと接続されている。また、ゲートが、ゲート配線１２４，１２５，１２６、ビア１２８ａ、Ｍ１配線１４２を介して、出力制御信号ＩＮＰを供給するＭ２配線１５２と接続されている。したがって、Ｐ導電型出力トランジスタ部１０４に形成された１２８個のＶＮＷ　Ｖ２によって、図３の回路図におけるトランジスタＰ１が実現されている。
　したがって、本実施形態により、出力パッドを介して大電流を流す出力回路を、ＶＮＷ　ＦＥＴを用いて構成することができる。
　また、上述した構成では、ゲート配線１２１～１２６は、Ｘ方向に延びるように形成されており、かつ、同一配線幅である。また、ローカル配線１３１，１３２は、Ｘ方向に延びるように形成されており、かつ、同一配線幅である。また、Ｍ１配線１４１～１４６は、Ｙ方向に延びるように形成されており、かつ、同一配線幅である。このように、各配線層において、配線の方向および幅が同一であることによって、製造が容易になり、製造精度が向上する。なお、図示した構成では、ゲート配線１２１～１２６、ローカル配線１３１，１３２、および、Ｍ１配線１４１～１４６は、配線幅が互いに同一であるように見えるが、異なる配線層では配線幅を同一にする必要はなく、１つの配線層において配線の方向および幅が同一であれば、製造が容易になり、製造精度が向上する。
　また、上述した構成では、平面視で、Ｎ導電型出力トランジスタ部１０３において、ＶＮＷ　Ｖ１のトップと接続されたＭ１配線１４５は、Ｍ１配線１４３よりも、占める面積が大きい。また、平面視で、Ｐ導電型出力トランジスタ部１０４において、ＶＮＷ　Ｖ２のトップと接続されたＭ１配線１４６は、Ｍ１配線１４４よりも、占める面積が大きい。これにより、出力信号ＯＵＴを出力するＭ３配線１６１までの抵抗値を小さくすることができる。また、Ｍ３配線１６１をＶＮＷ　Ｖ１，Ｖ２のトップと接続することによって、Ｍ３配線１６１をＶＮＷ　Ｖ１，Ｖ２のボトムと接続する場合と比べて、出力信号線までの抵抗値が小さくなる。
　また、上述した構成では、各ＶＮＷ　Ｖ１について、ゲートへの出力制御信号ＩＮＮの供給と、ボトムへの電源電圧ＶＳＳの供給とが、Ｘ方向における両側からなされている。例えば、群ｇｎ１のＶＮＷ　Ｖ１では、出力制御信号ＩＮＮはビア１２７ａを介して図面左側からゲートに与えられ、電源電圧ＶＳＳはビア１２７ｂを介して図面右側からボトムに与えられる。同様に、各ＶＮＷ　Ｖ２では、ゲートへの出力制御信号ＩＮＰの供給と、ボトムへの電源電圧ＶＤＤＩＯの供給とが、Ｘ方向における両側からなされている。例えば、群ｇｐ１のＶＮＷ　Ｖ２では、出力制御信号ＩＮＰはビア１２８ａを介して図面左側からゲートに与えられ、電源電圧ＶＤＤＩＯはビア１２８ｂを介して図面右側からボトムに与えられる。このような構成により、Ｙ方向におけるサイズを小さくすることでき、小面積化を実現することができる。
　なお、出力制御信号ＩＮＮを供給するためのビア１２７ａは、２列以上、並べて配置してもよい。同様に、出力制御信号ＩＮＰを供給するためのビア１２８ａは、２列以上、並べて配置してもよい。また、ボトム領域１１１に電源電圧ＶＳＳを供給するためのビア１２７ｂは、２列以上、並べて配置してもよい。同様に、ボトム領域１１２に電源電圧ＶＤＤＩＯを供給するためのビア１２８ｂは、２列以上、並べて配置してもよい。
　また、上の実施形態では、ボトム領域１１１はＮ導電型出力トランジスタ部１０３において一体に形成されており、ボトム領域１１２はＰ導電型出力トランジスタ部１０４において一体に形成されている。この代わりに、ボトム領域１１１，１１２は、分割して形成してもかまわない。例えば、ボトム領域１１１を、群ｇｎ１～ｇｎ４毎に分割して形成してもよい。ただし、ボトム領域１１１，１１２を一体に形成することによって、電源供給の安定化を図ることができる。
　（第３実施形態）
　図１４は本実施形態における出力回路の回路図である。図１４の出力回路では、電源ＶＤＤＩＯと出力信号線との間に、Ｐ型のトランジスタＰ２１，Ｐ２２が直列に設けられており、電源ＶＳＳと出力信号線との間に、Ｎ型のトランジスタＮ２１，Ｎ２２が直列に配置されている。出力制御回路２１は出力制御信号ＩＮＰ１，ＩＮＰ２，ＩＮＮ１，ＩＮＮ２を出力する。トランジスタＰ２１はゲートに出力制御信号ＩＮＰ１を受け、トランジスタＰ２２はゲートに出力制御信号ＩＮＰ２を受ける。トランジスタＮ２１はゲートに出力制御信号ＩＮＮ１を受け、トランジスタＮ２２はゲートに出力制御信号ＩＮＮ２を受ける。そして、出力信号ＯＵＴは、外部接続パッドに供給される。出力制御信号ＩＮＰ１，ＩＮＰ２，ＩＮＮ１，ＩＮＮ２がローレベルのとき、出力信号ＯＵＴはハイレベル（ＶＤＤＩＯ）になり、出力制御信号ＩＮＰ１，ＩＮＰ２，ＩＮＮ１，ＩＮＮ２がハイレベルのとき、出力信号ＯＵＴはローレベル（ＶＳＳ）になる。なお、出力制御信号ＩＮＰ１，ＩＮＰ２の一方が固定電位（ＶＳＳ）であり、出力制御信号ＩＮＮ１，ＩＮＮ２の一方が固定電位（ＶＤＤＩＯ）であってもよい。
　以下では、図１４の出力回路を構成する４個のトランジスタＰ２１，Ｐ２２，Ｎ２１，Ｎ２２のレイアウト構造について、説明する。ここでは、図２（ａ）に示すＩＯセル１０Ａを例にとり、Ｎ導電型出力トランジスタ部１０１にトランジスタＮ２１，Ｎ２２が構成されており、Ｐ導電型出力トランジスタ部１０２にトランジスタＰ２１，Ｐ２２が構成されているものとする。
　図１５～図１７は本実施形態に係るトランジスタＰ２１，Ｐ２２，Ｎ２１，Ｎ２２のレイアウト構造の例を示す層別の平面図である。具体的には、図１５はＶＮＷ　ＦＥＴおよびその下の層を示し、図１６はＶＮＷ　ＦＥＴよりも上のローカル配線およびＭ１配線を示し、図１７はＭ１およびＭ２配線を示す。なお、全体平面図および断面図については、第１実施形態から容易に類推できるため、ここでは省略している。
　図１５等の平面図において、図面上側がＮ導電型出力トランジスタ部１０１に相当し、図１４の回路におけるトランジスタＮ２１，Ｎ２２を実現している。また、図面下側がＰ導電型出力トランジスタ部１０２に相当し、図１４の回路におけるトランジスタＰ２１，Ｐ２２を実現している。
　図１５に示すように、Ｎ導電型出力トランジスタ部１０１では、Ｎ型のＶＮＷ　Ｖ１が、Ｘ方向に１６列、Ｙ方向に８列、計１２８個、アレイ状に並べて形成されている。Ｎ導電型出力トランジスタ部１０１には、ほぼ全面にわたってボトム領域２１１が形成されており、１２８個のＶＮＷ　Ｖ１は、ボトムがボトム領域２１１に接続されている。
　ＶＮＷ　Ｖ１は、Ｘ方向において、２列一組になって、配置されている。ここでは、２列毎のＶＮＷ　Ｖ１の群のことを、ｇｎ１～ｇｎ８とする。後述するとおり、群ｇｎ１，ｇｎ４，ｇｎ５，ｇｎ８に属する６４個のＶＮＷ　Ｖ１によって、トランジスタＮ２１が実現されている。また、群ｇｎ２，ｇｎ３，ｇｎ６，ｇｎ７に属する６４個のＶＮＷ　Ｖ１によって、トランジスタＮ２２が実現されている。群ｇｎ２，ｇｎ３の間、群ｇｎ４，ｇｎ５の間、群ｇｎ６，ｇｎ７の間には、間隔が空いている。
　群ｇｎ１～ｇｎ８のそれぞれにおいて、Ｘ方向に隣り合うＶＮＷ　Ｖ１はゲート同士が接続されている。群ｇｎ１から図面左側にゲート配線２２１が引き出されており、群ｇｎ８から図面右側にゲート配線２２２が引き出されている。群ｇｎ２，ｇｎ３は、Ｘ方向に隣り合う４個のＶＮＷ　Ｖ１がゲート配線２２３によって接続されている。すなわち、ゲート配線２２３は、群ｇｎ２から図面右側に引き出されたゲート配線であり、かつ、群ｇｎ３から図面左側に引き出されたゲート配線である。同様に、群ｇｎ４，ｇｎ５は、Ｘ方向に隣り合う４個のＶＮＷ　Ｖ１がゲート配線２２３によって接続されており、群ｇｎ６，ｇｎ７は、Ｘ方向に隣り合う４個のＶＮＷ　Ｖ１がゲート配線２２３によって接続されている。
　ゲート配線２２１，２２２，２２３には、その上層のローカル配線と接続するためのビア２２７ａが形成されている。
　同様に、Ｐ導電型出力トランジスタ部１０２では、Ｐ型のＶＮＷ　Ｖ２が、Ｘ方向に１６列、Ｙ方向に８列、計１２８個、アレイ状に並べて形成されている。Ｐ導電型出力トランジスタ部１０２には、ほぼ全面にわたってボトム領域２１２が形成されており、１２８個のＶＮＷ　Ｖ２は、ボトムがボトム領域２１２に接続されている。
　ＶＮＷ　Ｖ２は、Ｘ方向において、２列一組になって、配置されている。ここでは、２列毎のＶＮＷ　Ｖ２の群のことを、ｇｐ１～ｇｐ８とする。群ｇｐ１，ｇｐ４，ｇｐ５，ｇｐ８に属する６４個のＶＮＷ　Ｖ２によって、トランジスタＰ２１が実現されている。群ｇｐ２，ｇｐ３，ｇｐ６，ｇｐ７に属する６４個のＶＮＷ　Ｖ２によって、トランジスタＰ２２が実現されている。群ｇｐ２，ｇｐ３の間、群ｇｐ４，ｇｐ５の間、群ｇｐ６，ｇｐ７の間には、間隔が空いている。
　群ｇｐ１～ｇｐ８のそれぞれにおいて、Ｘ方向に隣り合うＶＮＷ　Ｖ２はゲート同士が接続されている。群ｇｐ１から図面左側にゲート配線２２４が引き出されており、群ｇｐ８から図面右側にゲート配線２２５が引き出されている。群ｇｐ２，ｇｐ３は、Ｘ方向に隣り合う４個のＶＮＷ　Ｖ２がゲート配線２２６によって接続されている。すなわち、ゲート配線２２６は、群ｇｐ２から図面右側に引き出されたゲート配線であり、かつ、群ｇｐ３から図面左側に引き出されたゲート配線である。同様に、群ｇｐ４，ｇｐ５は、Ｘ方向に隣り合う４個のＶＮＷ　Ｖ２がゲート配線２２６によって接続されており、群ｇｐ６，ｇｐ７は、Ｘ方向に隣り合う４個のＶＮＷ　Ｖ２がゲート配線２２６によって接続されている。
　ゲート配線２２４，２２５，２２６には、その上層のローカル配線と接続するためのビア２２８ａが形成されている。
　図１６に示すように、各群ｇｎ１～ｇｎ８においてＸ方向に隣り合うＶＮＷ　Ｖ１は、トップ同士がローカル配線２３１によって接続されている。同様に、各群ｇｐ１～ｇｐ８においてＸ方向に隣り合うＶＮＷ　Ｖ２は、トップ同士がローカル配線２３２によって接続されている。
　図１７に示すように、Ｍ２配線層において、Ｘ方向に延びるＭ２配線２５１，２５２，２５３，２５４，２５５，２５６ａ～２５６ｄ，２５７ａ～２５７ｄが形成されている。Ｍ２配線２５１は出力制御信号ＩＮＮ１を供給する。Ｍ２配線２５２は出力制御信号ＩＮＮ２を供給する。Ｍ２配線２５３は出力制御信号ＩＮＰ１を供給する。Ｍ２配線２５４は出力制御信号ＩＮＰ２を供給する。Ｍ２配線２５５は出力信号ＯＵＴを出力する信号線であり、本開示における出力信号線に相当する。Ｍ２配線２５６ａ～２５６ｄは電源電圧ＶＳＳを供給する配線であり、電源配線７に相当する。Ｍ２配線２５７ａ～２５７ｄは電源電圧ＶＤＤＩＯを供給する配線であり、電源配線６に相当する。
　図１６および図１７に示すように、Ｍ１配線層において、Ｙ方向に延びるＭ１配線２４１，２４２，２４３，２４４，２４５，２４６，２４７が形成されている。Ｍ１配線２４１は、Ｎ導電型出力トランジスタ部１０１に配置されており、出力制御信号ＩＮＮ１を供給するＭ２配線２５１とビアを介して接続されている。Ｍ１配線２４２は、Ｎ導電型出力トランジスタ部１０１に配置されており、出力制御信号ＩＮＮ２を供給するＭ２配線２５２とビアを介して接続されている。Ｍ１配線２４３は、Ｐ導電型出力トランジスタ部１０２に配置されており、出力制御信号ＩＮＰ１を供給するＭ２配線２５３とビアを介して接続されている。Ｍ１配線２４４は、Ｐ導電型出力トランジスタ部１０２に配置されており、出力制御信号ＩＮＰ２を供給するＭ２配線２５４とビアを介して接続されている。
　Ｍ１配線２４５は、Ｎ導電型出力トランジスタ部１０１に配置されており、２本ずつ組になって、トランジスタＮ２１を構成するＶＮＷ　Ｖ１の群ｇｎ１，ｇｎ４，ｇｎ５，ｇｎ８の上に、それぞれ配置されている。Ｍ１配線２４５は、群ｇｎ１，ｇｎ４，ｇｎ５，ｇｎ８のＶＮＷ　Ｖ１のトップとローカル配線２３１を介して接続されており、かつ、電源電圧ＶＳＳを供給するＭ２配線２５６ａ～２５６ｄとビアを介して接続されている。
　Ｍ１配線２４６は、Ｐ導電型出力トランジスタ部１０２に配置されており、２本ずつ組になって、トランジスタＰ２１を構成するＶＮＷ　Ｖ２の群ｇｐ１，ｇｐ４，ｇｐ５，ｇｐ８の上に、それぞれ配置されている。Ｍ１配線２４６は、群ｇｐ１，ｇｐ４，ｇｐ５，ｇｐ８のＶＮＷ　Ｖ２のトップとローカル配線２３２を介して接続されており、かつ、電源電圧ＶＤＤＩＯを供給するＭ２配線２５７ａ～２５７ｄとビアを介して接続されている。
　Ｍ１配線２４７は、Ｎ導電型出力トランジスタ部１０１からＰ導電型出力トランジスタ部１０２にわたって配置されている。Ｍ１配線２４７は、２本ずつ組になって、Ｙ方向において対向する、トランジスタＮ２２を構成するＶＮＷ　Ｖ１の群ｇｎ２，ｇｎ３，ｇｎ６，ｇｎ７、および，トランジスタＰ２２を構成するＶＮＷ　Ｖ２の群ｇｐ２，ｇｐ３，ｇｐ６，ｇｐ７の上に、それぞれ、配置されている。Ｍ１配線２４７は、群ｇｎ２，ｇｎ３，ｇｎ６，ｇｎ７のＶＮＷ　Ｖ１のトップとローカル配線２３１を介して接続され、群ｇｐ２，ｇｐ３，ｇｐ６，ｇｐ７のＶＮＷ　Ｖ２のトップとローカル配線２３２を介して接続され、かつ、出力信号ＯＵＴを出力するＭ２配線２５５とビアを介して接続されている。
　以上のようなレイアウト構造により、Ｎ導電型出力トランジスタ部１０１に形成された１２８個のＶＮＷ　Ｖ１のうち、群ｇｎ１，ｇｎ４，ｇｎ５，ｇｎ８に属する６４個のＶＮＷ　Ｖ１は、トップが、ローカル配線２３１、Ｍ１配線２４５を介して、電源電圧ＶＳＳを供給するＭ２配線２５６ａ～２５６ｄと接続されている。また、ボトムが、ボトム領域２１１と接続されている。また、ゲートが、ゲート配線２２１，２２２，２２３、ビア２２７ａ、Ｍ１配線２４１を介して、出力制御信号ＩＮＮ１を供給するＭ２配線２５１と接続されている。また、Ｎ導電型出力トランジスタ部１０１に形成された１２８個のＶＮＷ　Ｖ１のうち、群ｇｎ２，ｇｎ３，ｇｎ６，ｇｎ７に属する６４個のＶＮＷ　Ｖ１は、トップが、ローカル配線２３１、Ｍ１配線２４７を介して、出力電圧ＯＵＴを出力するＭ２配線２５５と接続されている。また、ボトムが、ボトム領域２１１を介して、群ｇｎ１，ｇｎ４，ｇｎ５，ｇｎ８に属する６４個のＶＮＷ　Ｖ１のボトムと接続されている。また、ゲートが、ゲート配線２２３、ビア２２７ａ、Ｍ１配線２４２を介して、出力制御信号ＩＮＮ２を供給するＭ２配線２５２と接続されている。
　したがって、Ｎ導電型出力トランジスタ部１０１に形成された１２８個のＶＮＷ　Ｖ１のうち、群ｇｎ１，ｇｎ４，ｇｎ５，ｇｎ８に属する６４個のＶＮＷ　Ｖ１によって、図１４の回路図におけるトランジスタＮ２１が実現されており、群ｇｎ２，ｇｎ３，ｇｎ６，ｇｎ７に属する６４個のＶＮＷ　Ｖ１によって、図１４の回路図におけるトランジスタＮ２２が実現されている。
　また、Ｐ導電型出力トランジスタ部１０２に形成された１２８個のＶＮＷ　Ｖ２のうち、群ｇｐ１，ｇｐ４，ｇｐ５，ｇｐ８に属する６４個のＶＮＷ　Ｖ２は、トップが、ローカル配線２３２、Ｍ１配線２４６を介して、電源電圧ＶＤＤＩＯを供給するＭ２配線２５７ａ～２５７ｄと接続されている。また、ボトムが、ボトム領域２１２と接続されている。また、ゲートが、ゲート配線２２４，２２５，２２６、ビア２２８ａ、Ｍ１配線２４３を介して、出力制御信号ＩＮＰ１を供給するＭ２配線２５３と接続されている。また、Ｐ導電型出力トランジスタ部１０２に形成された１２８個のＶＮＷ　Ｖ１のうち、群ｇｐ２，ｇｐ３，ｇｐ６，ｇｐ７に属する６４個のＶＮＷ　Ｖ２は、トップが、ローカル配線２３２、Ｍ１配線２４７を介して、出力電圧ＯＵＴを出力するＭ２配線２５５と接続されている。また、ボトムが、ボトム領域２１２を介して、群ｇｐ１，ｇｐ４，ｇｐ５，ｇｐ８に属する６４個のＶＮＷ　Ｖ２のボトムと接続されている。また、ゲートが、ゲート配線２２６、ビア２２８ａ、Ｍ１配線２４４を介して、出力制御信号ＩＮＰ２を供給するＭ２配線２５４と接続されている。
　したがって、Ｐ導電型出力トランジスタ部１０２に形成された１２８個のＶＮＷ　Ｖ２のうち、群ｇｐ１，ｇｐ４，ｇｐ５，ｇｐ８に属する６４個のＶＮＷ　Ｖ２によって、図１４の回路図におけるトランジスタＰ２１が実現されており、群ｇｐ２，ｇｐ３，ｇｐ６，ｇｐ７に属する６４個のＶＮＷ　Ｖ２によって、図１４の回路図におけるトランジスタＰ２２が実現されている。
　したがって、本実施形態により、出力パッドを介して大電流を流す出力回路を、ＶＮＷ　ＦＥＴを用いて構成することができる。
　なお、上述した構成では、ゲート配線２２１～２２６は、Ｘ方向に延びるように形成されており、かつ、同一配線幅である。また、ローカル配線２３１，２３２は、Ｘ方向に延びるように形成されており、かつ、同一配線幅である。また、Ｍ１配線２４１～２４７は、Ｙ方向に延びるように形成されており、かつ、同一配線幅である。このように、各配線層において、配線の方向および幅が同一であることによって、製造が容易になり、製造精度が向上する。なお、図示した構成では、ゲート配線２２１～２２６、ローカル配線２３１，２３２、および、Ｍ１配線２４１～２４７は、配線幅が互いに同一であるように見えるが、異なる配線層では配線幅を同一にする必要はなく、１つの配線層において配線の方向および幅が同一であれば、製造が容易になり、製造精度が向上する。
　また、上述した構成では、Ｍ２配線２５５を、トランジスタＮ２２を構成する群ｇｎ２，ｇｎ３，ｇｎ６，ｇｎ７のＶＮＷ　Ｖ１のトップ、および，トランジスタＰ２２を構成する群ｇｐ２，ｇｐ３，ｇｐ６，ｇｐ７のＶＮＷ　Ｖ２のトップと接続している。これにより、Ｍ２配線２５５をＶＮＷ　Ｖ１，Ｖ２のボトムと接続する場合と比べて、出力信号線までの抵抗値が小さくなる。
　なお、出力制御信号ＩＮＮ１，ＩＮＮ２を供給するためのビア２２７ａは、２列以上、並べて配置してもよい。同様に、出力制御信号ＩＮＰ１，ＩＮＰ２を供給するためのビア２２８ａは、２列以上、並べて配置してもよい。
　また、上の実施形態では、ボトム領域２１１はＮ導電型出力トランジスタ部１０１において一体に形成されており、ボトム領域２１２はＰ導電型出力トランジスタ部１０２において一体に形成されている。この代わりに、ボトム領域２１１，２１２は、分割して形成してもかまわない。例えば、ボトム領域２１１を、群ｇｎ１，ｇｎ２と、群ｇｎ３，ｇｎ４と、群ｇｎ５，ｇｎ６と、群ｇｎ７，ｇｎ８とで、分割して形成してもよい。
　（第４実施形態）
　第４実施形態では、図１４の出力回路を構成する４個のトランジスタＰ２１，Ｐ２２，Ｎ２１，Ｎ２２のレイアウト構造の他の例について、説明する。ここでは、図２（ｂ）に示すＩＯセル１０Ｂを例にとり、Ｎ導電型出力トランジスタ部１０３にトランジスタＮ２１，Ｎ２２が構成されており、Ｐ導電型出力トランジスタ部１０４にトランジスタＰ２１，Ｐ２２が構成されているものとする。
　図１８～図２１は本実施形態に係るトランジスタＰ２１，Ｐ２２，Ｎ２１，Ｎ２２のレイアウト構造の例を示す層別の平面図である。具体的には、図１８はＶＮＷ　ＦＥＴおよびその下の層を示し、図１９はＶＮＷ　ＦＥＴよりも上のローカル配線およびＭ１配線を示し、図２０はＭ１およびＭ２配線を示し、図２１はＭ２およびＭ３配線を示す。なお、全体平面図および断面図については、第１実施形態から容易に類推できるため、ここでは省略している。
　図１８等の平面図において、図面左側がＮ導電型出力トランジスタ部１０３に相当し、図１４の回路におけるトランジスタＮ２１，Ｎ２２を実現している。また、図面右側がＰ導電型出力トランジスタ部１０４に相当し、図１４の回路におけるトランジスタＰ２１，Ｐ２２を実現している。
　図１８に示すように、Ｎ導電型出力トランジスタ部１０３では、Ｎ型のＶＮＷ　Ｖ１が、Ｘ方向に８列、Ｙ方向に１６列、計１２８個、アレイ状に並べて形成されている。Ｎ導電型出力トランジスタ部１０３には、ほぼ全面にわたってボトム領域３１１が形成されており、１２８個のＶＮＷ　Ｖ１は、ボトムがボトム領域３１１に接続されている。
　ＶＮＷ　Ｖ１は、Ｘ方向において、２列一組になって、配置されている。ここでは、２列毎のＶＮＷ　Ｖ１の群のことを、ｇｎ１～ｇｎ４とする。後述するとおり、群ｇｎ１，ｇｎ４に属する６４個のＶＮＷ　Ｖ１によって、トランジスタＮ２１が実現されている。また、群ｇｎ２，ｇｎ３に属する６４個のＶＮＷ　Ｖ１によって、トランジスタＮ２２が実現されている。群ｇｎ２，ｇｎ３の間には、間隔が空いている。
　群ｇｎ１～ｇｎ４のそれぞれにおいて、Ｘ方向に隣り合うＶＮＷ　Ｖ１はゲート同士が接続されている。群ｇｎ１から図面左側にゲート配線３２１が引き出されており、群ｇｎ４から図面右側にゲート配線３２２が引き出されている。群ｇｎ２，ｇｎ３は、Ｘ方向に隣り合う４個のＶＮＷ　Ｖ１がゲート配線３２３によって接続されている。すなわち、ゲート配線３２３は、群ｇｎ２から図面右側に引き出されたゲート配線であり、かつ、群ｇｎ３から図面左側に引き出されたゲート配線である。
　ゲート配線３２１，３２２，３２３には、その上層のローカル配線と接続するためのビア３２７ａが形成されている。
　同様に、Ｐ導電型出力トランジスタ部１０４では、Ｐ型のＶＮＷ　Ｖ２が、Ｘ方向に８列、Ｙ方向に１６列、計１２８個、アレイ状に並べて形成されている。Ｐ導電型出力トランジスタ部１０４には、ほぼ全面にわたってボトム領域３１２が形成されており、１２８個のＶＮＷ　Ｖ２は、ボトムがボトム領域３１２に接続されている。
　ＶＮＷ　Ｖ２は、Ｘ方向において、２列一組になって、配置されている。ここでは、２列毎のＶＮＷ　Ｖ１の群のことを、ｇｐ１～ｇｐ４とする。後述するとおり、群ｇｐ１，ｇｐ４に属する６４個のＶＮＷ　Ｖ２によって、トランジスタＰ２１が実現されている。また、群ｇｐ２，ｇｐ３に属する６４個のＶＮＷ　Ｖ２によって、トランジスタＰ２２が実現されている。群ｇｐ２，ｇｐ３の間には、間隔が空いている。
　群ｇｐ１から図面左側にゲート配線３２４が引き出されており、群ｇｐ４から図面右側にゲート配線３２５が引き出されている。群ｇｐ２，ｇｐ３は、Ｘ方向に隣り合う４個のＶＮＷ　Ｖ２がゲート配線３２６によって接続されている。すなわち、ゲート配線３２６は、群ｇｐ２から図面右側に引き出されたゲート配線であり、かつ、群ｇｐ３から図面左側に引き出されたゲート配線である。
　ゲート配線３２４，３２５，３２６には、その上層のローカル配線と接続するためのビア３２８ａが形成されている。
　図１９に示すように、各群ｇｎ１～ｇｎ４においてＸ方向に隣り合うＶＮＷ　Ｖ１は、トップ同士がローカル配線３３１によって接続されている。同様に、各群ｇｐ１～ｇｐ４においてＸ方向に隣り合うＶＮＷ　Ｖ２は、トップ同士がローカル配線３３２によって接続されている。
　図２１に示すように、Ｍ３配線層において、Ｙ方向に延びるＭ３配線３６１，３６２ａ～３６２ｄ，３６３ａ～３６３ｄが形成されている。Ｍ３配線３６１は出力信号ＯＵＴを出力するものであり、本開示における出力信号線に相当する。Ｍ３配線３６２ａ～３６２ｄは電源電圧ＶＳＳを供給する配線であり、電源配線７に相当する。Ｍ３配線３６３ａ～３６３ｄは電源電圧ＶＤＤＩＯを供給する配線であり、電源配線６に相当する。
　図２０および図２１に示すように、Ｍ２配線層において、Ｘ方向に延びるＭ２配線３５１，３５２，３５３，３５４，３５５ａ～３５５ｅ，３５６ａ～３５６ｄ，３５７ａ～３５７ｄが形成されている。Ｍ２配線３５１は出力制御信号ＩＮＮ１を供給する。Ｍ２配線３５２は出力制御信号ＩＮＮ２を供給する。Ｍ２配線３５３は出力制御信号ＩＮＰ１を供給する。Ｍ２配線３５４は出力制御信号ＩＮＰ２を供給する。Ｍ２配線３５５ａ～３５５ｅは、出力信号ＯＵＴを出力するＭ３配線３６１とビアを介して接続されている。Ｍ２配線３５６ａ～３５６ｄは、電源電圧ＶＳＳを供給するＭ３配線３６２ａ～３６２ｄとビアを介して接続されている。Ｍ２配線３５７ａ～３５７ｄは、電源電圧ＶＤＤＩＯを供給するＭ３配線３６３ａ～３６３ｄとビアを介して接続されている。
　図１９および図２０に示すように、Ｍ１配線層において、Ｙ方向に延びるＭ１配線３４１，３４２，３４３，３４４，３４５，３４６，３４７，３４８が形成されている。Ｍ１配線３４１は、Ｎ導電型出力トランジスタ部１０３に配置されており、出力制御信号ＩＮＮ１を供給するＭ２配線３５１とビアを介して接続されている。Ｍ１配線３４２は、Ｎ導電型出力トランジスタ部１０３に配置されており、出力制御信号ＩＮＮ２を供給するＭ２配線３５２とビアを介して接続されている。同様に、Ｍ１配線３４３は、Ｐ導電型出力トランジスタ部１０４に配置されており、出力制御信号ＩＮＰ１を供給するＭ２配線３５３とビアを介して接続されている。Ｍ１配線３４４は、Ｐ導電型出力トランジスタ部１０４に配置されており、出力制御信号ＩＮＰ２を供給するＭ２配線３５４とビアを介して接続されている。
　Ｍ１配線３４５は、Ｎ導電型出力トランジスタ部１０３において、２本ずつ組になって群ｇｎ１，ｇｎ４の上にそれぞれ配置されている。Ｍ１配線３４５は、群ｇｎ１，ｇｎ４のＶＮＷ　Ｖ１のトップとローカル配線３３１を介して接続されており、かつ、Ｍ２配線３５６ａ～３５６ｄとビアを介して接続されている。Ｍ１配線３４６は、Ｐ導電型出力トランジスタ部１０４において、２本ずつ組になって群ｇｐ１，ｇｐ４の上に配置されている。Ｍ１配線３４６は、群ｇｐ１，ｇｐ４のＶＮＷ　Ｖ２のトップとローカル配線３３２を介して接続されており、かつ、Ｍ２配線３５７ａ～３５７ｄとビアを介して接続されている。
　Ｍ１配線３４７は、Ｎ導電型出力トランジスタ部１０３において、２本ずつ組になって群ｇｎ２，ｇｎ３の上にそれぞれ配置されている。Ｍ１配線３４７は、群ｇｎ２，ｇｎ３のＶＮＷ　Ｖ１のトップとローカル配線３３１を介して接続されており、かつ、Ｍ２配線３５５ａ～３５５ｅとビアを介して接続されている。Ｍ１配線３４８は、Ｐ導電型出力トランジスタ部１０４において、２本ずつ組になって群ｇｐ２，ｇｐ３の上にそれぞれ配置されている。Ｍ１配線３４８は、群ｇｐ２，ｇｐ３のＶＮＷ　Ｖ２のトップとローカル配線３３２を介して接続されており、かつ、Ｍ２配線３５５ａ～３５５ｅとビアを介して接続されている。
　以上のようなレイアウト構造により、Ｎ導電型出力トランジスタ部１０３に形成された１２８個のＶＮＷ　Ｖ１のうち、群ｇｎ１，ｇｎ４に属する６４個のＶＮＷ　Ｖ１は、トップが、ローカル配線３３１、Ｍ１配線３４５、Ｍ２配線３５６ａ～３５６ｄを介して、電源電圧ＶＳＳを供給するＭ３配線３６２ａ～３６６ｄと接続されている。また、ボトムが、ボトム領域３１１と接続されている。また、ゲートが、ゲート配線３２１，３２２、ビア３２７ａ、Ｍ１配線３４１を介して、出力制御信号ＩＮＮ１を供給するＭ２配線３５１と接続されている。また、Ｎ導電型出力トランジスタ部１０３に形成された１２８個のＶＮＷ　Ｖ１のうち、群ｇｎ２，ｇｎ３に属する６４個のＶＮＷ　Ｖ１は、トップが、ローカル配線３３１、Ｍ１配線３４７、Ｍ２配線３５５ａ～３５５ｅを介して、出力信号ＯＵＴを出力するＭ３配線３６１と接続されている。また、ボトムが、ボトム領域３１１を介して、群ｇｎ１，ｇｎ４に属する６４個のＶＮＷ　Ｖ１のボトムと接続されている。また、ゲートが、ゲート配線３２３、ビア３２７ａ、Ｍ１配線３４２を介して、出力制御信号ＩＮＮ２を供給するＭ２配線３５２と接続されている。
　したがって、Ｎ導電型出力トランジスタ部１０３に形成された１２８個のＶＮＷ　Ｖ１のうち、群ｇｎ１，ｇｎ４に属する６４個のＶＮＷ　Ｖ１によって、図１４の回路図におけるトランジスタＮ２１が実現されており、群ｇｎ２，ｇｎ３に属する６４個のＶＮＷ　Ｖ１によって、図１４の回路図におけるトランジスタＮ２２が実現されている。
　また、Ｐ導電型出力トランジスタ部１０４に形成された１２８個のＶＮＷ　Ｖ２のうち、群ｇｐ１，ｇｐ４に属する６４個のＶＮＷ　Ｖ２は、トップが、ローカル配線３３２、Ｍ１配線３４６、Ｍ２配線３５７ａ～３５７ｄを介して、電源電圧ＶＤＤＩＯを供給するＭ３配線３６３ａ～３６３ｄと接続されている。また、ボトムが、ボトム領域３１２と接続されている。また、ゲートが、ゲート配線３２４，３２５、ビア３２８ａ、Ｍ１配線３４３を介して、出力制御信号ＩＮＰ１を供給するＭ２配線３５３と接続されている。また、Ｐ導電型出力トランジスタ部１０４に形成された１２８個のＶＮＷ　Ｖ２のうち、群ｇｐ２，ｇｐ３に属する６４個のＶＮＷ　Ｖ２は、トップが、ローカル配線３３２、Ｍ１配線３４８、Ｍ２配線３５５ａ～３５５ｅを介して、出力信号ＯＵＴを出力するＭ３配線３６１と接続されている。また、ボトムが、ボトム領域３１２を介して、群ｇｐ１，ｇｐ４に属する６４個のＶＮＷ　Ｖ２のボトムと接続されている。また、ゲートが、ゲート配線３２６、ビア３２８ａ、Ｍ１配線３４４を介して、出力制御信号ＩＮＰ２を供給するＭ２配線３５４と接続されている。
　したがって、Ｐ導電型出力トランジスタ部１０４に形成された１２８個のＶＮＷ　Ｖ２のうち、群ｇｐ１，ｇｐ４に属する６４個のＶＮＷ　Ｖ２によって、図１４の回路図におけるトランジスタＰ２１が実現されており、群ｇｐ２，ｇｐ３に属する６４個のＶＮＷ　Ｖ２によって、図１４の回路図におけるトランジスタＰ２２が実現されている。
　したがって、本実施形態により、出力パッドを介して大電流を流す出力回路を、ＶＮＷ　ＦＥＴを用いて構成することができる。
　なお、上述した構成では、ゲート配線３２１～３２６は、Ｘ方向に延びるように形成されており、かつ、同一配線幅である。また、ローカル配線３３１，３３２は、Ｘ方向に延びるように形成されており、かつ、同一配線幅である。また、Ｍ１配線３４１～３４８は、Ｙ方向に延びるように形成されており、かつ、同一配線幅である。このように、各配線層において、配線の方向および幅が同一であることによって、製造が容易になり、製造精度が向上する。なお、図示した構成では、ゲート配線３２１～３２６、ローカル配線３３１，３３２、および、Ｍ１配線３４１～３４８は、配線幅が互いに同一であるように見えるが、異なる配線層では配線幅を同一にする必要はなく、１つの配線層において配線の方向および幅が同一であれば、製造が容易になり、製造精度が向上する。
　また、上述した構成では、Ｍ３配線３６１を、トランジスタＮ２２を構成する群ｇｎ２，ｇｎ３のＶＮＷ　Ｖ１のトップ、および，トランジスタＰ２２を構成する群ｇｐ２，ｇｐ３のＶＮＷ　Ｖ２のトップと接続している。これにより、Ｍ３配線３６１をＶＮＷ　Ｖ１，Ｖ２のボトムと接続する場合と比べて、出力信号線までの抵抗値が小さくなる。
　なお、出力制御信号ＩＮＮ１，ＩＮＮ２を供給するためのビア３２７ａは、２列以上、並べて配置してもよい。同様に、出力制御信号ＩＮＰ１，ＩＮＰ２を供給するためのビア３２８ａは、２列以上、並べて配置してもよい。
　また、上の実施形態では、ボトム領域３１１はＮ導電型出力トランジスタ部１０３において一体に形成されており、ボトム領域３１２はＰ導電型出力トランジスタ部１０４において一体に形成されている。この代わりに、ボトム領域３１１，３１２は、分割して形成してもかまわない。例えば、ボトム領域３１１を、群ｇｎ１，ｇｎ２と、群ｇｎ３，ｇｎ４とで、分割して形成してもよい。
　（他の実施形態）
　なお、ＶＮＷ　Ｖ１，Ｖ２の配置位置は、上述した各実施形態で示したものに限られるものではない。また、出力回路の各トランジスタを構成するＶＮＷ　Ｖ１，Ｖ２の個数は、上述した各実施形態で示したものに限られるものではない。
　また、電源電圧ＶＳＳ，ＶＤＤＩＯを供給する配線は、第１および第３実施形態では、Ｍ２配線層にそれぞれ４本ずつ形成されるものとし、第２および第４実施形態では、Ｍ３配線層にそれぞれ４本ずつ形成されるものとした。ただし、電源電圧を供給する配線の形態は、これらに限られるものではない。例えば、第１および第３実施形態において、電源電圧を供給する配線は、Ｍ２配線層以外の配線層に形成してもよい。あるいは、電源電圧を供給する配線を、複数の配線層に形成してもよいし、４本以外の本数にしてもよい。
　また、第１および第２実施形態では、出力制御信号ＩＮＮ，ＩＮＰを供給する配線は、Ｍ２配線層に、それぞれ１本ずつ、形成されるものとし、第３および第４実施形態では、出力制御信号ＩＮＮ１，ＩＮＮ２，ＩＮＰ１，ＩＮＰ２を供給する配線は、Ｍ２配線層に、それぞれ１本ずつ、形成されるものとした。ただし、出力制御信号を供給する配線の形態は、これらに限られるものではない。例えば、出力制御信号を供給する配線は、Ｍ２配線層以外の配線層に形成してもよいし、複数の配線層に形成してもよいし、同じ配線層に複数本、形成してもよい。また、出力制御信号を供給する配線の配置位置についても、上述した各実施形態で示したものに限られるものではない。例えば、第１実施形態において、出力制御信号ＩＮＰを供給する配線を、Ｐ導電型出力トランジスタ部１０２の図面下側に配置してもかまわない。
　本開示では、出力パッドを介して大電流を流す出力回路を、ＶＮＷ　ＦＥＴを用いて構成することができるので、例えば半導体チップの性能向上に有用である。
Ｎ１　Ｎ導電型トランジスタ（第１トランジスタ）
Ｐ１　Ｐ導電型トランジスタ（第２トランジスタ）
Ｎ２１　Ｎ導電型トランジスタ（第１トランジスタ）
Ｎ２２　Ｎ導電型トランジスタ（第２トランジスタ）
Ｐ２１　Ｐ導電型トランジスタ（第３トランジスタ）
Ｐ２２　Ｐ導電型トランジスタ（第４トランジスタ）
Ｖ１　Ｎ導電型ＶＮＷ　ＦＥＴ
Ｖ２　Ｐ導電型ＶＮＷ　ＦＥＴ
ＩＮＮ　第１出力制御信号
ＩＮＰ　第２出力制御信号
ＩＮＮ１　第１出力制御信号
ＩＮＮ２　第２出力制御信号
ＩＮＰ１　第３出力制御信号
ＩＮＰ２　第４出力制御信号
ＶＳＳ　第１電源、第１電源電圧
ＶＤＤＩＯ　第２電源、第２電源電圧
４３，４４　Ｍ１配線（ボトム配線）
４５　Ｍ１配線（トップ配線）
５３　Ｍ２配線（出力信号線）
１４３，１４４　Ｍ１配線（ボトム配線）
１４５　Ｍ１配線（トップ配線）
１６１　Ｍ３配線（出力信号線）
２５５　Ｍ２配線（出力信号線）
３６１　Ｍ３配線（出力信号線）

Claims (7)

  1. 　半導体集積回路から信号を出力するための出力回路であって、
    　第１電源と出力信号線との間に設けられ、ゲートに第１出力制御信号を受ける第１導電型の第１トランジスタを備え、
    　前記第１トランジスタは、
    　第１方向と、前記第１方向と垂直をなす第２方向とにアレイ状に配置された、複数の第１ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）　ＦＥＴを備え、
    　前記複数の第１ＶＮＷ　ＦＥＴは、トップが前記出力信号線に接続されており、ボトムに前記第１電源から第１電源電圧が与えられており、ゲートに前記第１出力制御信号が与えられる
    ことを特徴とする出力回路。
  2. 　請求項１記載の出力回路において、
    　第２電源と前記出力信号線との間に設けられ、ゲートに第２出力制御信号を受ける第２導電型の第２トランジスタを備え、
    　前記第２トランジスタは、
    　前記第１方向と前記第２方向とにアレイ状に配置された、複数の第２ＶＮＷ　ＦＥＴを備え、
    　前記複数の第２ＶＮＷ　ＦＥＴは、トップが前記出力信号線に接続されており、ボトムに前記第２電源から第２電源電圧が与えられており、ゲートに前記第２出力制御信号が与えられる
    ことを特徴とする出力回路。
  3. 　請求項１記載の出力回路において、
    　前記複数の第１ＶＮＷ　ＦＥＴの少なくとも一部は、
    　前記第１方向における一方の側から、ゲートに出力制御信号を受けるとともに、前記第１方向における他方の側から、ボトムに前記第１電源電圧を受ける
    ことを特徴とする出力回路。
  4. 　請求項１記載の出力回路において、
    　第１配線層において、前記複数の第１ＶＮＷ　ＦＥＴのボトムに接続されたボトム配線、および、前記複数の第１ＶＮＷ　ＦＥＴのトップに接続されたトップ配線が、前記第２方向に延びるように形成されており、
    　平面視で、前記複数の第１ＶＮＷ　ＦＥＴが配置された領域において、前記トップ配線は、前記ボトム配線よりも、占める面積が大きい
    ことを特徴とする出力回路。
  5. 　半導体集積回路から信号を出力するための出力回路であって、
    　第１電源と出力信号線との間に直列に設けられた、第１導電型の第１および第２トランジスタを備え、
    　前記第１トランジスタは、ゲートに第１出力制御信号を受け、前記第２トランジスタは、ゲートに第２出力制御信号を受け、
    　前記第１トランジスタは、
    　第１方向と、前記第１方向と垂直をなす第２方向とにアレイ状に配置された、複数の第１ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）　ＦＥＴを備え、
    　前記複数の第１ＶＮＷ　ＦＥＴは、トップに前記第１電源から第１電源電圧が与えられており、ゲートに前記第１出力制御信号が与えられており、ボトムが第１ボトム領域に接続されており、
    　前記第２トランジスタは、
    　前記第１方向と前記第２方向とにアレイ状に配置された、複数の第２ＶＮＷ　ＦＥＴを備え、
    　前記複数の第２ＶＮＷ　ＦＥＴは、トップが前記出力信号線と接続されており、ゲートに前記第２出力制御信号が与えられており、ボトムが前記第１ボトム領域に接続されている
    ことを特徴とする出力回路。
  6. 　請求項５記載の出力回路において、
    　第２電源と前記出力信号線との間に直列に設けられた、第２導電型の第３および第４トランジスタを備え、
    　前記第３トランジスタは、ゲートに第３出力制御信号を受け、前記第４トランジスタは、ゲートに第４出力制御信号を受け、
    　前記第３トランジスタは、
    　前記第１方向と前記第２方向とにアレイ状に配置された、複数の第３ＶＮＷ　ＦＥＴを備え、
    　前記複数の第３ＶＮＷ　ＦＥＴは、トップに前記第２電源から第２電源電圧が与えられており、ゲートに前記第３出力制御信号が与えられており、ボトムが第２ボトム領域に接続されており、
    　前記第４トランジスタは、
    　前記第１方向と前記第２方向とにアレイ状に配置された、複数の第４ＶＮＷ　ＦＥＴを備え、
    　前記複数の第４ＶＮＷ　ＦＥＴは、トップが前記出力信号線と接続されており、ゲートに前記第４出力制御信号が与えられており、ボトムが前記第２ボトム領域に接続されている
    ことを特徴とする出力回路。
  7. 　請求項５記載の出力回路において、
    　前記複数の第１ＶＮＷ　ＦＥＴと、前記複数の第２ＶＮＷ　ＦＥＴとは、前記第１方向において隣り合って配置されており、
    　前記複数の第１ＶＮＷ　ＦＥＴは、前記第１方向における、前記複数の第２ＶＮＷ　ＦＥＴと反対の側から、ゲートに前記第１出力制御信号を受け、
    　前記複数の第２ＶＮＷ　ＦＥＴは、前記第１方向における、前記複数の第１ＶＮＷ　ＦＥＴと反対の側から、ゲートに前記第２出力制御信号を受ける
    ことを特徴とする出力回路。
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