WO2019128707A1 - 一种速率匹配和极化码编码的方法和设备 - Google Patents

一种速率匹配和极化码编码的方法和设备 Download PDF

Info

Publication number
WO2019128707A1
WO2019128707A1 PCT/CN2018/120502 CN2018120502W WO2019128707A1 WO 2019128707 A1 WO2019128707 A1 WO 2019128707A1 CN 2018120502 W CN2018120502 W CN 2018120502W WO 2019128707 A1 WO2019128707 A1 WO 2019128707A1
Authority
WO
WIPO (PCT)
Prior art keywords
elements
length
sequence
frozen
code
Prior art date
Application number
PCT/CN2018/120502
Other languages
English (en)
French (fr)
Inventor
刘荣科
冯宝平
王桂杰
Original Assignee
华为技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 华为技术有限公司 filed Critical 华为技术有限公司
Priority to EP18894375.7A priority Critical patent/EP3720020A4/en
Publication of WO2019128707A1 publication Critical patent/WO2019128707A1/zh
Priority to US16/910,505 priority patent/US11265108B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/033—Theoretical methods to calculate these checking codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/618—Shortening and extension of codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6362—Error control coding in combination with rate matching by puncturing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0009—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the channel coding
    • H04L1/0013—Rate matching, e.g. puncturing or repetition of code symbols
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0067—Rate matching
    • H04L1/0068—Rate matching by puncturing

Definitions

  • the present invention relates to the field of codec technologies, and in particular, to a method and apparatus for polarization code rate matching and polarization code encoding.
  • the fifth generation mobile communication 5G (English name: 5th generation mobile networks or 5th generation wireless systems, English abbreviation: 5G) will meet the diverse business needs of people in the fields of residence, work, leisure and transportation, even in dense residential areas, Offices, stadiums, open-air gatherings, subways, expressways, high-speed rails, and wide-area coverage, such as ultra-high-density density, ultra-high connection density, and ultra-high mobility, can also provide users with ultra-high-definition video, virtual reality, Extreme business experience such as cloud desktops and online games. Therefore, 5G needs to provide more bandwidth, more connections, and lower latency than traditional 4G LTE (Long Term Evolution, English abbreviation: LTE) network.
  • LTE Long Term Evolution
  • Polarization code (English name: Polar code), 2009 by E.
  • the polarization code is designed based on channel polarization (English full name: Channel Polarization) and is the first constructive coding scheme that can prove channel capacity through rigorous mathematical methods.
  • the polarization code of other code lengths can be constructed by other polarization cores such as BCH (Bose, Ray-Chaudhuri and Hocquenghem, BCH) code core
  • BCH Bit-Chaudhuri and Hocquenghem
  • rate matching of a polarization code mainly includes two schemes: puncturing polar codes and shortening polar codes; Puncturing polar codes refers to the selection of some locations at the encoding end without transmission.
  • the a priori information of the bits at the decoding end for these non-transmitted positions is set to 0, 1 and so on, that is, the log likelihood ratio LLR (English full name: The value of the log-likelihood ratio is set to 0; the shortening polar codes means that the encoding end sets a part of the input bits to a known value, and the bit value of the non-transferred codeword position corresponds to the known bits, thereby ensuring that the decoding end does not transmit these bits.
  • the values of the bits of the position are known, so that the LLR values of these positions are set to relatively large values. Punching or truncating is performed when rate matching is performed.
  • the polarization code needs to determine the location of the frozen set in the encoding process, and the selection of the frozen set is determined according to the error probability of the subchannel, and the subchannel with high channel error probability considers that the channel condition is poor, and the information is easily transmitted through the channel. An error has occurred, so the bits transmitted over these channels are set to known values, and the positions of these bits are set to a frozen set.
  • the scheme for calculating the probability of subchannel error mainly includes density evolution (English name: Density Evolution, English abbreviation: DE) and Gaussian approximation ( English full name: Gaussian Approximation, English abbreviation: GA).
  • the density evolution algorithm can calculate the reliability of the channel polarization of any binary input symmetric channel, but the computational complexity of the density evolution algorithm is very high.
  • the Gaussian approximation algorithm is a simplification of the density evolution algorithm, but the computational complexity of the Gaussian approximation of the real-time construct is still quite high.
  • the polarization code is based on the channel polarization configuration and is affected by channel conditions.
  • the channel changes or the construction conditions change, only the re-construction based on the new channel or construction conditions can ensure the better decoding performance of the polarization code.
  • the computational complexity of the density evolution and the Gaussian approximation of the real-time structure is quite high, which cannot meet the requirements of the low-latency system.
  • the literature studies the construction of the polar code structure independent of the channel, that is, the PW (English name: Polarization Weight, English abbreviation: PW) structure, this configuration scheme does not need to re-select the frozen set with the channel change.
  • the real-time requirements of the system can be met.
  • the frozen set selected by the PW structure may not match the channel well, which may result in continuous deletion (English full name: Successive Cancellation, English abbreviation: SC) decoding performance.
  • SC Successive Cancellation, English abbreviation: SC
  • the application scenarios will be different for different Polar code constructs.
  • the different freeze distributions of different Polar code constructs will result in different rate matching algorithms.
  • Different rate matching algorithms are related to the construction of Polar codes.
  • the difference of rate matching algorithms will require system requirements and real-time performance. There are big differences.
  • a polarization-based polarization code puncturing scheme by traversing the polarization ratio corresponding to all the generation matrices with a code length of 16 or less, the polarization ratio of the generation matrix at each code length is selected to be the largest.
  • Corresponding perforation pattern after obtaining the perforation pattern, select the freeze set according to the Gaussian approximation, and complete the polarization coding.
  • the encoding process of the method not only takes time to construct the puncturing pattern, but also needs to save the puncturing pattern under each code length with a code length of 16 or less, and consumes the storage space.
  • bit-reversed rearrangement is used to determine the puncture pattern, which is simple to implement and does not consume storage space, but these schemes are based on density evolution or Gaussian approximation, so In the case of time systems, the computational complexity of real-time construction is high and cannot meet the requirements of low latency.
  • Embodiments of the present invention provide a method and apparatus for polarization coding, which solves the problem of polarization code coding in the prior art that cannot simultaneously satisfy low latency and low complexity, and has a high computational complexity in real time.
  • a method for rate matching is provided, the method being applied to an encoding device of a terminal or a network, the method comprising: acquiring information bits, determining a punch pattern, the punch pattern comprising an element of the punch set and a truncated set The element, the punctured set and the truncated set have no intersection, and the information encoded by the information bit is rate matched by using the puncturing pattern.
  • the selection of the punch pattern is simple and easy to implement, and can meet the requirements of low delay and low complexity.
  • the code rate of the code changes, the punch pattern can be quickly generated and the performance requirement is met.
  • the punch pattern has
  • NM elements, wherein For the length of the mother code, M is the code length.
  • the number of elements of the truncated set when R>1/2, the number of elements of the truncated set The number of elements of the punctured set
  • 0; or, when or And the information bit length is greater than 64, or And when the code length M is greater than 128, the number of elements of the truncated set The number of elements of the punctured set
  • the information of the code rate and the code length can determine the number of elements of the punch pattern, the punch set, and the truncated set
  • the elements of the truncated set are selected from an initial sequence v1 of length N, and the elements of the punctured set are selected from a bit inversion sequence v2 of length N
  • the initial sequence v1 ⁇ 0, 1, 2, ..., N-1 ⁇ of length N
  • the bit inversion sequence v2 is a sequence obtained by bit-inverting each element of the initial sequence v1 by its binary.
  • the elements of the punctured set include: the first
  • the selection of the elements of the punched set and the truncated set is simple, the complexity is low, and the requirement of low delay can be met.
  • the elements of the punched set include the first element set and the third element, and the first element set includes before the reverse sequence v2
  • elements include: elements in the intersection of the
  • a second aspect provides a set encoding method, which is applied to an encoding device of a terminal or a network, the method comprising: acquiring information bits; determining a frozen set, the frozen set including a first frozen subset, a second frozen subset, and The third frozen subset is determined according to the first frozen subset and the second frozen subset; the information bits are polarization coded by using the frozen set.
  • a fast freeze set generation can be implemented, and a low delay and low complexity application scenario can be satisfied.
  • the freeze set of the embodiment is used for polarization code coding, and the complexity is greatly reduced, which can meet the needs of low-latency services.
  • the number of elements of the second frozen subset when R>1/2, the number of elements of the second frozen subset The number of elements of the first frozen subset
  • NM, wherein
  • the length of the mother code, M is the code length; when R ⁇ 1/3, and the information bit length K is less than or equal to 64, or R is equal to 1/3 and the code length M is not greater than 128, the first frozen subset The number of elements
  • 0; or And the information bit length is greater than 64, or And when the code length M is greater than 128, the number of elements of the second frozen subset The number of elements of the first frozen subset
  • the first frozen subset and the second frozen subset are determined by the code rate and the code length,
  • the first frozen subset includes a first
  • the second frozen subset includes a bit inversion sequence v2 of length N
  • elements; initial sequence v1 ⁇ 0, 1, 2, ..., N-1 ⁇ of length N, bit inversion sequence v2 is a bit inversion of each element of the initial sequence v1 by its binary The resulting sequence.
  • bit inversion sequence v2 is a bit inversion of each element of the initial sequence v1 by its binary The resulting sequence.
  • the element of the third frozen subset includes: the MK with the lowest reliability except the elements of the first frozen subset and the second frozen subset in the initial sequence.
  • K is the length of the information bit.
  • the method further includes: determining a punch pattern, the punch pattern includes a punch set and a truncation set, and the punch set and the truncation set have no intersection; and the punch pattern is used after encoding The information bits are rate matched.
  • the punch pattern and the freeze set can be determined simultaneously, while satisfying the low delay, the low complexity, the calculation amount of the real-time structure is very low, and the simulation display still remains when the channel and the code length change frequently. Very good performance.
  • the number of elements of the truncated set is the same as the number of elements of the second frozen set, and the number of elements of the punched set is the same as the number of elements of the first frozen set.
  • the amount of calculation is simplified, and the delay is further reduced.
  • an encoding device for implementing the functions in the encoding method provided by the above first aspect or any possible implementation of the first aspect, the function may pass
  • the hardware implementation can also be implemented by hardware implementation of the corresponding software.
  • the hardware or software includes one or more corresponding units of the above functions.
  • the structure of the encoding device includes a processor and a memory, where the code stores data and data, and the processor is configured to support the encoding device to perform any of the above first aspect or the first aspect.
  • the encoding device may further include a communication interface and a bus, and the communication interface is connected to the processor through the bus.
  • a still further aspect of the present application provides a computer readable storage medium having stored therein instructions that, when executed on a computer, cause the computer to perform the first aspect or the first aspect described above
  • a computer program product comprising instructions which, when run on a computer, cause the computer to perform the encoding provided by any of the above first aspect or any of the possible implementations of the first aspect
  • FIG. 1 is a schematic diagram of a polarization encoding process according to an embodiment of the present invention
  • FIG. 3 is a simulation result provided by an embodiment of the present application.
  • FIG. 4 is a schematic diagram of generating a freeze set according to an embodiment of the present application.
  • FIG. 5 is a schematic diagram of a joint punch pattern and a freeze set generated according to an embodiment of the present application.
  • FIG. 6 is a schematic structural diagram of generating a punch pattern of an encoding device according to an embodiment of the present disclosure
  • FIG. 7 is a schematic diagram of a logical structure of generating a puncturing pattern by an encoding device according to an embodiment of the present invention.
  • the embodiments provided by the present invention are mainly applied to various communication systems supporting polarization code encoding, including but not limited to digital signal processing units of communication systems, or baseband processing units, and any functional unit supporting polarization codec or Circuit. All embodiments of the invention are applicable to a variety of network devices and terminals.
  • the network equipment includes, but is not limited to, an evolved base station of LTE (English full name: E-UTRAN NodeB, English abbreviation: eNB), or a next generation base station (English name: next generation NodeB, English abbreviation: gNB), or a relay node (English) Full name: relay node, English abbreviation: RN), or a network device of an access point device and any device that accesses the user terminal UE (English name: User Equipment, English abbreviation: UE).
  • the terminal includes, when not limited to, a mobile phone, a smart terminal, a tablet, a laptop, a video game console, a multimedia player, a computer, an access point (connected to the network via a wireless link), and the like.
  • the puncturing pattern refers to a set of positions of the bits that are discarded in the encoded bits.
  • a frozen set means that at the input of the encoder, the reliability of bits transmitted at certain positions (also called subchannels) is lower than a certain threshold and cannot be used as bits for information transmission, and the bits of these positions are set to be fixed.
  • the bits, the set of locations of these bits, are the frozen set.
  • Rate matching means that the coded bits are retransmitted or punctured to match the bearer capability of the physical channel and the bit rate required to achieve the transmission format when the channel is mapped. In this application, the rate matching is mainly achieved by punching the pattern. . This application is not described again unless otherwise stated.
  • FIG. 1 is a schematic diagram of a polarization encoding process provided by an embodiment of the present application.
  • the polarization encoding process 100 shown in FIG. 1 mainly includes an encoding information generating process 110 and an encoding process 120.
  • the encoding information generation process 110 includes determining the puncturing pattern 111 and/or determining the frozen set 112.
  • the encoding process 120 includes a polarization code encoding 121 and/or a rate match 122.
  • the puncturing patterns and freeze sets generated by the encoding information generation process 110 are used in the encoding process 120. Among them, the freeze set is used for the selection of information bits in the polarization code encoding 121, and the puncturing pattern is used for rate matching in the rate matching 122.
  • the encoding information generation process 110 determines that the puncturing pattern 111 process generates a puncturing pattern, and the puncturing pattern is composed of a collection of punctured sets and truncated sets, and the punctured sets and the truncated sets have no intersection.
  • the punctured set is a set of locations of the discarded bits in the encoded bits generated by the puncturing algorithm
  • the truncated set is a set of locations of the discarded bits in the encoded bits generated by the truncation algorithm. It should be understood that the puncturing algorithm and the truncation algorithm are only one example, and any other improved or replacement algorithm similar to the puncturing or truncation algorithm is within the scope of the present invention.
  • the encoding information generation process 110 determines that the freeze set 122 process generates a frozen set, the frozen set consists of a first frozen subset, a second frozen subset, and a third frozen subset, wherein the third frozen subset is based on the first freeze The subset and the second frozen subset are determined.
  • the punch pattern 121 and the freeze set 122 may be generated independently or simultaneously, and the present application is not limited thereto.
  • the frozen set is used for polarization encoding in the polarization code encoding 121, and the puncturing pattern is used for rate matching in the rate matching 122.
  • the solution of this embodiment can satisfy the low-latency, low-complexity polarization code coding scheme, and has a good performance polarization code coding scheme under frequent changes of channel and code length.
  • FIG. 2 is a schematic diagram of a punch pattern generation process according to an embodiment of the present application. Referring to Figure 2, the method details the method of generating a perforation pattern in Figure 1, including the following steps.
  • the information bits are typically bit strings formed by the user's data or processed user data.
  • the punch pattern is composed of a collection of a punched set and a truncated set, and the punched set and the truncated set have no intersection.
  • a puncturing algorithm and a truncation algorithm are jointly used to generate a puncturing pattern, wherein the puncturing algorithm generates a puncturing set, and the truncation algorithm generates a truncated set.
  • the puncturing algorithm and the truncation algorithm are only an example, and any other improved algorithm or replacement algorithm similar to the puncturing or truncating algorithm is within the scope of the present invention.
  • the puncturing algorithm and the truncation algorithm are only used in this embodiment. Preferred embodiments, but are not limited to specific algorithms and types.
  • (which is a positive integer) and the number of elements of the truncated set P2
  • is determined by the following method:
  • the method for selecting the elements of the punctured set and the truncated set may be: the elements of the truncated set are selected from an initial sequence v1 of length N, and the elements of the punctured set are inverted from a bit of length N
  • the elements of the punctured set include: the first
  • the elements of the short set include: the last
  • the elements of the punched set include the first element set and the third element, and the first element set includes the front of the inversion sequence v2
  • elements Including: inverting the elements of the intersection of the pre
  • the code rate R is equal to 1/3, and the information bit length K is less than 64, and the code length M is greater than 128, and the elements of the punched set include: the first
  • the elements of the short set include: the post
  • the punctured set P1 and the truncated set P2 have no intersection by the following method, and the non-intersecting means that the punctured set P1 and the truncated set P2 have no identical elements by:
  • the bit inversion of the binary sequence means that, for example, the binary of the sequence 1 is 0001, and the bit is inverted to become 1000, that is, from 1 to 8. It is only assumed here that N is represented by 4 bits, which is similar to any other length, and will not be described again.
  • the present embodiment can support initialization sequences of different lengths, and the binary bit length of each element in the sequence will be different due to the difference in sequence length, and any other modification or replacement that is easily conceivable by those skilled in the art should be It belongs to the technical scope disclosed in the embodiments of the present invention.
  • the method is: generating a sequence ⁇ N-
  • the code words of the punctured pattern generated by the truncation method are known, and therefore, the puncturing position bits generated by these truncation methods are decoded as known during decoding.
  • the second set of elements of the set select from the inverted sequence in addition v2 element outside the first set of front element C p elements to obtain a third set of elements, and the third element is added to the punch set assembly, wherein or Selecting the last C s elements from the elements other than the second element set and the third element set in the initial sequence v1 to obtain a fourth element set, the punctured set includes a first element set and a third element set, and the truncated set includes a second element set and a fourth element set, wherein or And the maximum difference between C p and C s is 1, C p and C s and is
  • the elements of the punched set include: the first
  • the punching operation performed by the above punch pattern satisfies the code rate requirement of the system output.
  • This embodiment can flexibly generate a puncturing pattern for any different code rate and information length.
  • different code rates and information lengths are simulated, and the performance of the algorithm is less than 0.3 dB with respect to the Q structure of the GA structure (English name: Quasi-uniform Puncturing, English abbreviation: QUP).
  • the performance simulation parameters are given in Table 1 below.
  • the channel used for the simulation is the AWGN channel
  • the modulation mode is BPSK (English name: Quasi-uniform Puncturing, English abbreviation: QUP)
  • the selection of the frozen set is PW and GA
  • the codeword is constructed with 11-bit cyclic redundancy check.
  • Polarization code (English name: Cyclic redundancy check Aided Polar, English abbreviation: CA-Polar)
  • the perforation pattern uses the method of the above embodiment
  • the comparison scheme is the QUP scheme
  • the decoding algorithm uses a cyclic redundancy check of length 8.
  • FIG. 3 is a simulation result provided by an embodiment of the present application. It can be seen from the simulation results that the punching pattern of the embodiment is used for punching, and the performance of the QUP scheme with respect to the GA structure is little degraded, but density evolution or Gaussian approximation is not required, thereby simplifying the calculation amount, the time of the present invention. Low complexity, can be applied to low-latency system applications.
  • the advantages of the existing puncturing scheme can be taken into consideration, the selection of the puncturing pattern is simple and easy to implement, and the requirement of low delay and low complexity can be met, and when the code rate of the encoding changes, the generation of the coding can be quickly generated. Hole patterns and meet performance requirements.
  • the following embodiment illustrates the above-described punch pattern generation process by way of example.
  • the first step is to calculate the mother code length of the polarization code.
  • the second step is to calculate the length of the punch pattern
  • 2;
  • the third step is to determine the elements of the punch pattern:
  • initialization sequence v1 ⁇ 0,1,2,3,4,5,67,8,9,10,11,12,13,14,15 ⁇
  • the first step is to calculate the mother code length of the polarization code.
  • the second step is to calculate the length of the punch pattern
  • 3;
  • the third step is to determine the elements of the punch pattern:
  • V1 ⁇ 0,1,2,3,4,5,67,8,9,10,11,12,13,14,15,17,18,19,20,21,22,23,24,25 ,26,27,28,29,30,31 ⁇ ,
  • V2 ⁇ 0,16,8,24,4,20,12,28,2,18,10,26,6,22,14,30,1,17,9,25,5,21,13,29 , 3,19,11,27,7,23,15,31 ⁇ ,
  • the puncturing pattern is usually determined by a modulation coding scheme MCS (Modulation Coding Scheme).
  • MCS Modulation Coding Scheme
  • the standard index index may be an MCS index, and the MCS index is used to distinguish different code rates and/or information into lengths, which are not described below.
  • the index index is mainly used to determine the encoding parameter information corresponding to it. The specific definition can depend on the actual protocol definition. Any other modifications or substitutions that are readily apparent to those of ordinary skill in the art are intended to be within the scope of the present disclosure.
  • a fast look-up table can be obtained to obtain the punch pattern and the freeze set, which is simple to implement and meets the requirement of low delay.
  • FIG. 4 is a schematic diagram of generating a freeze set according to an embodiment of the present application. Referring to Figure 4, the method details the method of generating a freeze set in Figure 1, including the following steps.
  • the freeze set is composed of a first frozen subset, a second frozen subset, and a third frozen subset.
  • the third frozen subset is determined according to the first frozen subset and the second frozen subset.
  • the number of elements of the first frozen subset is
  • is the same, namely:
  • the first frozen subset includes the first
  • the second frozen subset includes the post
  • bit inversion sequence V2 is a sequence obtained by bit-inverting each element of the initial sequence v1 by its binary
  • the elements of the third frozen subset include: elements other than the first frozen subset and the second frozen subset of the initial sequence
  • the method for determining the elements of the frozen set is as follows:
  • the first frozen subset includes the first
  • elements of the initial sequence are taken as the elements of the first frozen subset F1, ie, F1 ⁇ 0, 1, 2,... ,
  • the second frozen subset includes the following
  • the elements of the third frozen subset include: the least reliable MK elements in the initial sequence except the elements of the first frozen subset and the elements of the second frozen subset, ie, the reliability of each location including the input sequence
  • the sequence in which the metrics are sorted in ascending order removes the elements of the first frozen subset and the elements of the second frozen subset, and the first MK elements of the sequence.
  • the third frozen subset determining method is: first, calculating a reliability metric value of each position of the N input sequences according to the PW algorithm, and then sorting the reliability of the input sequence in ascending order to obtain the sorted sequence S, and removing the sequence.
  • the elements in S that have been included in the first frozen subset F1 and the second frozen subset F2 get the sequence S', and the first MK elements of the sequence S' are selected as the remaining frozen set F3;
  • the calculation expression is as follows:
  • W i represents the reliability metric of the input sequence position i. The calculation method of the reliability metric value of each location will not be described below.
  • the freeze set of the present embodiment is used for polarization code coding, and the performance degradation of the QUP algorithm relative to GA is less than 0.3 dB, and the complexity is greatly reduced, which can meet the requirement of low latency of 5G in the future.
  • the following embodiment illustrates the above-described freeze set generation process by way of example.
  • the first step is to calculate the mother code length of the polarization code.
  • the second step is to calculate the length of the punch pattern
  • 2;
  • the third step is to determine the frozen set F:
  • the first step is to calculate the mother code length of the polarization code.
  • the second step is to calculate the length of the punch pattern
  • 3;
  • the third step is to determine the frozen set F:
  • V1 ⁇ 0,1,2,3,4,5,67,8,9,10,11,12,13,14,15,17,18,19,20,21,22,23,24,25 ,26,27,28,29,30,31 ⁇ ,
  • bit inversion sequence is:
  • V2 ⁇ 0,16,8,24,4,20,12,28,2,18,10,26,6,22,14,30,1,17,9,25,5,21,13,29 , 3,19,11,27,7,23,15,31 ⁇ ,
  • the freeze set may not be dynamically calculated based on the code rate and the information bit length.
  • the choice of code rate and information length is limited, and a code rate and information length are selected, and the code rate and information length remain unchanged for a certain period of time, so it is not necessary to The dynamic calculation of the frozen set is required.
  • the code rate and the information bit length that need to be used can be defined in advance. When the code rate and the information bit length are obtained, the frozen set can be obtained directly by looking up the table.
  • the freeze set is usually determined by a modulation coding scheme MCS (Modulation Coding Scheme).
  • MCS Modulation Coding Scheme
  • a corresponding freeze set can be obtained for different code lengths, information bit lengths and code rates.
  • the standard index index can be an MCS index, which is mainly used to determine the encoding parameter information corresponding to it.
  • the specific definition can depend on the actual protocol definition. Any other modifications or substitutions that are readily apparent to those of ordinary skill in the art are intended to be within the scope of the present disclosure.
  • a fast look-up table can be obtained to obtain the punch pattern and the freeze set, which is simple to implement and meets the requirement of low delay.
  • the above embodiment is to independently generate a punch pattern and a freeze set.
  • a puncturing pattern and a frozen set can be jointly generated, that is, a puncturing pattern and a frozen set are simultaneously generated.
  • FIG. 5 is a schematic diagram of a joint punch pattern and a freeze set generated according to an embodiment of the present application.
  • the scheme jointly generates a freeze set and a puncturing pattern, and does not need to separately generate a punctured pattern and a frozen set, including the following steps.
  • step S501 is the same as step S401 and will not be described again.
  • S502 is the same as S402, but in this step, the number of elements of the punch pattern is simultaneously determined
  • NM, wherein The length of the mother code, M is the code length, and the number of elements of the truncated set
  • is the same, the number of elements of the punctured set
  • the punch pattern is composed of a collection of a punched set and a truncated set, and the punched set and the truncated set have no intersection.
  • the method for determining the punch pattern is the same as the step S202 of FIG. 2 described above, and will not be described again.
  • S504 Perform coding and rate matching by using the freeze set and the puncturing pattern.
  • the first step is to calculate the mother code length of the polarization code.
  • the second step is to calculate the length of the punch pattern
  • 2;
  • the third step is to determine the frozen set F:
  • the fourth step is to determine the elements of the punch pattern:
  • the first step is to calculate the mother code length of the polarization code.
  • the second step is to calculate the length of the punch pattern
  • 3;
  • the third step is to determine the frozen set F:
  • V1 ⁇ 0,1,2,3,4,5,67,8,9,10,11,12,13,14,15,17,18,19,20,21,22,23,24,25 ,26,27,28,29,30,31 ⁇ , bit reversal sequence:
  • the fourth step is to determine the elements of the punch pattern:
  • the number of elements of the punched set and the truncated set is generated at one time, and the number of elements of the first frozen subset and the second frozen subset is obtained, and the punch pattern is obtained by the initial sequence and the bit inversion sequence.
  • the freeze set the scheme is simple and the complexity is low.
  • the choice of code rate and information length is limited, and a code rate and information length are selected, and the code rate and information length remain unchanged for a certain period of time, so it is not necessary to The dynamic calculation of the puncturing pattern and the frozen set is required.
  • the code rate and the information bit length that need to be used can be defined in advance. When the code is obtained, the code rate and the information bit length are obtained, and the table can be directly checked. Get a punch pattern and a freeze set.
  • the freeze set is usually determined by a modulation coding scheme MCS (Modulation Coding Scheme).
  • MCS Modulation Coding Scheme
  • the standard index index can be an MCS index, which is mainly used to determine the encoding parameter information corresponding to it.
  • the specific definition can depend on the actual protocol definition. Any other modifications or substitutions that are readily apparent to those of ordinary skill in the art are intended to be within the scope of the present disclosure.
  • a fast look-up table can be obtained to obtain the punch pattern and the freeze set, which is simple to implement and meets the requirement of low delay.
  • the encoding device includes corresponding hardware structures and/or software modules for performing the respective functions in order to implement the above functions.
  • the present application can be implemented in a combination of hardware or hardware and computer software in combination with the algorithmic steps of the various examples described in the embodiments disclosed herein. Whether a function is implemented in hardware or computer software to drive hardware depends on the specific application and design constraints of the solution. A person skilled in the art can use different methods to implement the described functions for each particular application, but such implementation should not be considered to be beyond the scope of the present application.
  • the embodiment of the present application may perform the division of the function module on the coding device according to the foregoing method example.
  • each function module may be divided according to each function, or two or more functions may be integrated into one processing module.
  • the above integrated modules can be implemented in the form of hardware or in the form of software functional modules. It should be noted that the division of the module in the embodiment of the present application is schematic, and is only a logical function division, and the actual implementation may have another division manner.
  • FIG. 6 is a schematic structural diagram of generating a puncturing pattern of an encoding device according to an embodiment of the present disclosure.
  • the encoding device 600 includes an obtaining unit 601 and a processing unit 602.
  • the obtaining unit 601 is used by the encoding device to perform the step S201 of information bit acquisition in FIG. 2;
  • the processing unit 602 is configured to perform the step S202 of determining the punch pattern in FIG. 2, and is further used by the encoding device to perform the method in FIG.
  • the step S402 of determining the freeze set and the step S503 of determining the punch pattern in FIG. 5 are further used to support the encoding device to perform rate matching on the information bit encoded data by using the puncturing pattern.
  • the encoding device 600 may be a chip or an integrated circuit when implemented.
  • FIG. 7 is a schematic diagram of a logical structure of generating a puncturing pattern by an encoding device according to an embodiment of the present invention.
  • the encoding device 700 includes a processor 702 for executing a program stored in the memory 701. When the program is executed, the encoding device 700 can implement the punch pattern generation method provided in the embodiment of FIG. 2 and FIG. 5, and FIG. 4 is implemented.
  • the frozen set generation method provided by the example, and the data encoded by the information bits and the rate matching are respectively performed by using the freeze set and the punch pattern.
  • the encoding device 700 may further include a memory 701, a communication interface 704 or a bus 703.
  • the memory 701 is used to store programs and data.
  • the communication interface 704 is used by the encoding device 700 to acquire information bits or to transmit encoded bit information.
  • the processor 702, the memory 701 and the communication interface 704 are connected to one another via a bus 703.
  • the processor 702 can receive data from the communication interface 704 or the memory 701 via the bus 703, or transfer the data to the memory 701 via the bus 703 for storage or transmission to the communication interface 704 for transmission.
  • the foregoing memory 701 may be a physically separate unit or may be integrated with the processor 702.
  • the processor 702 can be a central processing unit (CPU), a network processor (NP), or a combination of a CPU and an NP.
  • CPU central processing unit
  • NP network processor
  • Processor 702 can also further include a hardware chip.
  • the hardware chip may be an application-specific integrated circuit (ASIC), a programmable logic device (PLD), or a combination thereof.
  • the PLD may be a complex programmable logic device (CPLD), a field-programmable gate array (FPGA), a general array logic (GAL), or any combination thereof.
  • the memory 701 may include a volatile memory such as a random-access memory (RAM); the memory 701 may also include a non-volatile memory such as a flash memory (flash) Memory), hard disk drive (HDD) or solid-state drive (SSD); the memory 701 may also include a combination of the above types of memories.
  • RAM random-access memory
  • non-volatile memory such as a flash memory (flash) Memory), hard disk drive (HDD) or solid-state drive (SSD)
  • the memory 701 may also include a combination of the above types of memories.
  • the bus 703 may be a Peripheral Component Interconnect (PCI) bus or an Extended Industry Standard Architecture (EISA) bus or the like.
  • PCI Peripheral Component Interconnect
  • EISA Extended Industry Standard Architecture
  • the bus can be divided into an address bus, a data bus, a control bus, and the like. For ease of representation, only one thick line is shown in Figure 7, but it does not mean that there is only one bus or one type of bus.
  • a readable storage medium stores computer execution instructions, a device (which may be a single chip microcomputer, a chip, etc.) or the processor loads the computer from the storage medium to execute The instructions are executed to execute the method provided in the embodiment of the present application by executing the base station or the terminal.
  • the aforementioned readable storage medium may include various media that can store program codes, such as a USB flash drive, a removable hard disk, a read only memory, a random access memory, a magnetic disk, or an optical disk.
  • a computer program product comprising computer executed instructions stored in a computer readable storage medium; at least one processor of the device may be The read storage medium reads the computer to execute the instructions, and the at least one processor executes the computer to execute the instructions to implement the methods provided in the embodiments of the present application.
  • the selection of the punch pattern is simple, easy to implement, and can realize the generation of a fast frozen set, and the complexity is greatly reduced, which can meet the requirements of low delay and low complexity, when the code rate of the code occurs.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Error Detection And Correction (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

本申请提供一种编码的方法和装置，涉及通信技术领域，用于降低编码时延和复杂度，以及实时构造的计算量。所述方法包括：获取信息比特，确定打孔图样，打孔图样包括打孔集合的元素和截短集合的元素，打孔集合和截短集合没有交集；采用打孔图样对所述信息比特编码后的数据进行速率匹配。

Description

一种速率匹配和极化码编码的方法和设备
本申请要求于2017年12月26日提交中国国家知识产权局、申请号为201711437275.1、发明名称为“一种速率匹配和极化码编码的方法和设备”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本发明涉及编解码技术领域，尤其涉及一种极化码速率匹配和极化码编码的方法和设备。
背景技术
面向2020年及未来，移动互联网和物联网业务将成为移动通信发展的主要驱动力。第五代移动通信5G(英文全称：5th generation mobile networks or 5th generation wireless systems，英文简称：5G)将满足人们在居住、工作、休闲和交通等领域的多样化业务需求，即使在密集住宅区、办公室、体育场、露天集会、地铁、快速路、高铁和广域覆盖等具有超高流量密度、超高连接数密度、超高移动性特征的场景，也可以为用户提供超高清视频、虚拟现实、云桌面、在线游戏等极致业务体验。因此5G相对于传统比如4G LTE(英文全称：Long Term Evolution，英文简称：LTE)网络需要能提供更大带宽，更多连接，更低时延。
极化码(英文全称：Polar code)，2009年由E.
Figure PCTCN2018120502-appb-000001
提出的一种新型信道编码。极化码基于信道极化(英文全称：Channel Polarization)进行设计，是第一种能够通过严格的数学方法证明达到信道容量的构造性编码方案。然而，极化码由Kronecker幂构造，这种构造方式限制了极化码的码长，不便于极化码在实际系统中的使用。即原始方法只能构造码长为2 n(n＝1,2,…)的极化码。尽管其他码长的极化码可以由BCH(英文全称：Bose，Ray-Chaudhuri and Hocquenghem，英文简称：BCH)码核等其它极化核构造，但是这种方法构造的极化码码长依然限制在核长的幂次，并且这种方法构造的极化码的译码结构较为复杂。
为实现码长可变的速率匹配极化编码方案，目前，极化码的速率匹配主要包括两种方案：打孔极化码(puncturing polar codes)和截短极化码(shortening polar codes)；Puncturing polar codes是指在编码端选择一些位置不进行传输，在译码端对于这些不传输的位置的比特的先验信息设为0,1等概，即对数似然比LLR(英文全称：log-likelihood ratio)值设为0；Shortening polar codes是指编码端将部分输入比特设为已知值，不传输码字位置的比特值对应这些已知比特，从而保证译码端对于这些不传输的位置的比特的值已知，从而将这些位置LLR值设为比较大的值。进行速率匹配时，进行打孔或者截短操作。
同时，极化码在编码过程中需要确定冻结集的位置，而冻结集的选择是根据子信道的错误概率来确定，信道错误概率高的子信道认为信道条件差，信息经过此信道传输时容易发生错误，因此，将经过这些信道传输的比特设为已知值，将这些比特的位置设为冻结集。目前，在高斯白噪声(英文全称：Additive White Gaussian Noise，英文简称：AWGN)信道下,计算子信道错误概率的方案主要有密度进化(英文全称：Density Evolution，英文简称：DE)和高斯近似(英文全称：Gaussian Approximation，英文简称：GA)。密度进化算法可以对任意二进制输入对称信道的信道极化进行可靠性计算，但密度进化算法的计算复杂度很高。高斯近似算法则是密度进化算法的简化，但高斯近似的实时构造的计算量还是相当高。
极化码基于信道极化构造，受信道条件影响。当信道发生变化或者构造条件改变时，只有重新基于新的信道或者构造条件进行构造，才能保证极化码较好的译码性能。但对于一些 低延时的应用场景，如果信道条件变化或者码长切换比较频繁时，密度进化和高斯近似的实时构造的计算量相当高，不能满足低延时系统的要求。基于以上问题，有文献研究了polar码构造独立于信道的构造方案，即PW(英文全称：Polarization Weight，英文简称：PW)构造，这种构造方案不需要随信道的变化而去重新选择冻结集，从而解决实时计算冻结集的问题，可以满足系统实时性的要求。但由于polar码的构造依赖信道，在某些情况下，采用PW构造选择的冻结集可能与信道匹配不是很好，就会导致连续删除(英文全称：Successive Cancellation,英文简称：SC)译码性能相比DE或GA在性能上有损失，这对高可靠非实时的业务来说并非最佳选择。
对不同的Polar码构造，其应用场景会有所差别。同时，不同的Polar码构造的冻结集会不一样，就会导致速率匹配算法的不同，不同的速率匹配算法跟Polar码的构造是相关的，速率匹配算法的不同会对系统的要求和实时性上存在较大差异。在一种基于极化率的极化码打孔方案中，通过遍历码长为16以内的所有生成矩阵所对应的极化率，选出每个码长下生成矩阵的极化率最大时所对应的打孔图样，得到打孔图样后根据高斯近似来选择冻结集，完成极化编码。该方法编码过程不仅嵌套构造打孔图样比较耗时，而且需要保存码长为16以内的每个码长下的打孔图样，消耗存储空间。
而在一种准均匀的截短方案中，利用比特反转重排来确定打孔图样，其实现简单，不消耗存储空间，但这些方案都是基于密度进化或者高斯近似构造，因此对于低延时的系统，实时构造的计算量很高，不能达到低延时的要求。
发明内容
本发明的实施例提供一种极化编码的方法及装置，解决了现有技术中不能同时满足低时延和低复杂度，实时构造的计算量很高的极化码编码问题。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种速率匹配的方法，该方法应用于终端或网络的编码设备，所述方法包括：获取信息比特，确定打孔图样，打孔图样包括打孔集合的元素和截短集合的元素，打孔集合和截短集合没有交集，采用所述打孔图样对所述信息比特编码后的数据进行速率匹配。上述实现方式中，打孔图样选择简单，容易实现，可以满足低时延，低复杂度的要求，当编码的码率发生变化时，可以快速生成打孔图样，且满足性能要求。
在第一方面的一种可能的实现方式中，打孔图样有|P|＝N-M个元素，其中
Figure PCTCN2018120502-appb-000002
为母码长度，M为码长。
在第一方面的一种可能的实现方式中，当R>1/2时，截短集合的元素个数
Figure PCTCN2018120502-appb-000003
打孔集合的元素个数|P1|＝|P|-|P2|，其中，R1为3/4或者R；或者，当R<1/3，且信息位长度小于等于64时，或者R等于1/3且码长M不大于128时，打孔集合的元素个数|P1|＝|P|，截短集合的元素个数|P2|＝0；或者，当
Figure PCTCN2018120502-appb-000004
或者
Figure PCTCN2018120502-appb-000005
且信息位长度大于64，或者
Figure PCTCN2018120502-appb-000006
且码长M大于128时，截短集合的元素个数
Figure PCTCN2018120502-appb-000007
打孔集合的元素个数|P1|＝|P|-|P2|，其中，R2为2/3或者1/2，其中，所述R为码率。上述实现方式中，可以通过码率和码长的信息可以确定打孔图样，打孔集合和截短集合的元素个数，简化了计算量。
在第一方面的一种可能的实现方式中，截短集合的元素是从长度为N的初始序列v1中选取的，打孔集合的元素是从长度为N的比特反转序列v2中选取的；长度为N的初始序列v1＝{0,1,2，…,N-1}，比特反转序列v2是初始序列v1的每一个元素按其二进制进行比特反转得到的序列。上述可能的实现方式中，通过序列来进行打孔集合和截短集合元素的选择，操 作简单，计算量小，复杂度低，能实现快速的打孔图样的确定。
在第一方面的一种可能的实现方式中，打孔集合的元素包括：反转序列v2的前|P1|个元素；截短集合的元素包括：初始序列v1的后|P2|个元素。上述可能的实现方式中，打孔集合和截短集合的元素的选择简单，复杂度低，能满足低时延的要求。
在第一方面的一种可能的实现方式中，如果码率R等于1/3，且信息位长度K小于64，码长M大于128；反转序列v2的前|P1|个元素和初始序列v1的后|P2|个元素的交集不为空集，且交集的元素个数为|P1∩P2|，则：打孔集合的元素包括第一元素集和第三元素，第一元素集包括反转序列v2的前|P1|个元素中除|P1∩P2|个元素外的元素；第三元素集包含反转序列v2中除第一元素集外的前C p个元素；|P1∩P2|个元素包括：反转序列v2的前|P1|个元素和初始序列v1的后|P2|个元素的交集内的元素；截短集合的元素包括第二元素集和第四元素集，第二元素集包括初始序列v1的后|P2|个元素中除|P1∩P2|个元素之外的元素；第四元素集包括初始序列v1中除第二元素集和第三元素集外的后C s个元素；当码率R等于1/3，且信息位长度K小于64，码长M大于128时，打孔集合的元素还进一步包括第三元素集，第三元素集包含反转序列v2中除第一元素集外的前C p个元素；截短集合的元素还进一步包括：初始序列v1中除第二元素集和第三元素集外的后C s个元素；如果不满足条件：所述码率R等于1/3，且所述信息位长度K小于64，所述码长M大于128，打孔集合的元素包括：反转序列v2的前|P1|个元素；截短集合的元素包括：初始序列v1中除打孔集合的元素外的后|P2|个元素。上述可能的实现方式中，通过集合元素的选择形成打孔集合和截短集合，方法简单，复杂度低，计算量小。
第二方面，提供一种集合编码方法，该方法应用于终端或网络的编码设备，所述方法包括：获取信息比特；确定冻结集，冻结集包括第一冻结子集，第二冻结子集以及第三冻结子集，第三冻结子集是根据第一冻结子集和第二冻结子集确定的；采用冻结集对信息比特进行极化编码。上述实现方式中，可以实现快速的冻结集的生成，满足低时延，低复杂度的应用场景。结合仿真性能，采用本实施例的冻结集进行极化码编码，复杂度极大降低，能满足低延迟业务的需要。
在第二方面的一种可能的实现方式中，当R>1/2时，第二冻结子集的元素个数
Figure PCTCN2018120502-appb-000008
第一冻结子集的元素个数|F1|＝|P|-|P2|，其中，所述R1为3/4或者R，所述|P|＝N-M，其中
Figure PCTCN2018120502-appb-000009
为母码长度，M为码长；当R<1/3，且信息位长度K小于等于64时，或者R等于1/3且所述码长M不大于128时，第一冻结子集的元素个数|F1|＝|P|，第二冻结子集的元素个数|F2|＝0；当
Figure PCTCN2018120502-appb-000010
或者
Figure PCTCN2018120502-appb-000011
且信息位长度大于64，或者
Figure PCTCN2018120502-appb-000012
且码长M大于128时，第二冻结子集的元素个数
Figure PCTCN2018120502-appb-000013
第一冻结子集的元素个数|F1|＝|P|-|F2|，其中，R2为2/3或者1/2；其中，R为码率。在上述可能的实现中，通过码率和码长确定第一冻结子集，第二冻结子集的元素个数，方法简单，复杂度低，计算量小。
在第二方面的一种可能的实现方式中，第一冻结子集包括长度为N初始序列v1的前|F1|个元素，第二冻结子集包括长度为N的比特反转序列v2的后|F2|个元素；长度为N的初始序列v1＝{0,1,2，…,N-1}，比特反转序列v2是所述初始序列v1的每一个元素按其二进制进行比特反转得到的序列。在上述可能的实现中，通过序列获取第一冻结子集和第二冻结子集的实现简单，易于操作。
在第二方面的一种可能的实现方式中，第三冻结子集的元素包括：初始序列中除所述第一冻结子集的元素和第二冻结子集的元素外的可靠度最低的M-K个元素，K为信息位长度。在上述可能的实现中，可以快速获得第三冻结子集的元素，实现简单，复杂度低。
在第二方面的一种可能的实现方式中，进一步包括：确定打孔图样，打孔图样包括打孔集合和截短集合，打孔集合和截短集合没有交集；采用打孔图样对编码后的信息比特进行速率匹配。在上述可能的实现中，可以同时确定打孔图样和冻结集，同时满足低时延，低复杂度，实时构造的计算量很低，而且，仿真显示在信道和码长频繁变化时仍然保持有很好性能。
在第二方面的一种可能的实现方式中，截短集合的元素个数和第二冻结集的元素个数相同，打孔集合的元素个数和第一冻结集的元素个数相同。在上述可能的实现中，简化了计算量，进一步降低了时延。
在本申请的又一方面，提供了一种编码设备，编码设备用于实现上述第一方面或第一方面的任一种可能的实现方式所提供的编码方法中的功能，所述功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多个上述功能相应的单元。
在一种可能的实现方式中，编码设备的结构中包括处理器和存储器，该存储器中存储代码和数据，该处理器被配置为支持该编码设备执行上述第一方面或第一方面的任一种可能的实现方式所提供的编码方法。可选的，编码设备还可以包括通信接口和总线，该通信接口通过总线与存储器与处理器连接。
本申请的又一方面，提供了一种计算机可读存储介质，所述计算机可读存储介质中存储有指令，当其在计算机上运行时，使得该计算机执行上述第一方面或第一方面的任一种可能的实现方式所提供的编码方法，或者执行上述第二方面或第二方面的任一种可能的实现方式所提供的编码方法。
本申请的又一方面，提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得该计算机执行上述第一方面或第一方面的任一种可能的实现方式所提供的编码方法，或者执行上述第二方面或第二方面的任一种可能的实现方式所提供的编码方法。
可以理解，上述提供的任一种编码方法的装置、计算机存储介质或者计算机程序产品均用于执行上文所提供的对应的方法，因此，其所能达到的有益效果可参考上文所提供的对应的方法中的有益效果，此处不再赘述。
附图说明
图1为本发明实施例提供的极化编码过程示意图；
图2为本申请实施例提供的打孔图样生成过程；
图3为本申请实施例提供的仿真结果；
图4为本申请实施例提供的冻结集生成示意图；
图5为本申请实施例提供的联合的打孔图样和冻结集生成示意图；
图6为本申请实施例提供的编码设备的生成打孔图样的结构示意图；
图7所示为本发明实施例提供的编码设备生成打孔图样的逻辑结构示意图；
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所提供的实施例主要应用于各种支持极化码编码的通信系统，包括但不限于通信系统的数字信号处理单元，或基带处理单元，以及任何支持极化码编解码的功能单元或电路。本发明的所有实施例可用于各种网络设备和终端。网络设备包括但不限于LTE的演进基站(英 文全称：E-UTRAN NodeB，英文简称：eNB)，或者下一代基站(英文全称：next generation NodeB，英文简称：gNB)，或者是中继节点(英文全称：relay node，英文简称：RN)，或者是接入点设备以及任何接入用户终端UE(英文全称：User Equipment，英文简称：UE)设备的网络设备。终端包括当不限于移动电话，智能终端，平板电脑(tablet)，笔记本电脑(laptop)，视频游戏控制台，多媒体播放器，计算机，接入点(通过无线链路连接到网络)等。
本申请中，打孔图样是指编码后的比特中被丢弃的比特的位置的集合。冻结集是指在编码器的输入端，某些位置(又称为子信道)传输的比特的可靠性低于某个阈值而不能作为信息传输的比特，并将这些位置的比特设定为固定的比特，这些比特的位置的集合即为冻结集。速率匹配是指编码后的比特被重发或者被打孔，以匹配物理信道的承载能力以及信道映射时达到传输格式所要求的比特速率，本申请中，主要是通过打孔图样来实现速率匹配。本申请如无特别说明，不再赘述。
图1为本申请实施例提供的极化编码过程示意图。图1所示的极化编码过程100主要包括编码信息生成过程110和编码过程120。其中，编码信息生成过程110包括确定打孔图样111和/或确定冻结集112。对应的，编码过程120包括极化码编码121和/或速率匹配122。编码信息生成过程110所生成的打孔图样和冻结集用于编码过程120。其中，冻结集用于极化码编码121中信息比特的选择，打孔图样用于速率匹配122中的速率匹配。
具体地，编码信息生成过程110确定打孔图样111过程生成打孔图样，打孔图样由打孔集合和截短集合的合集构成，打孔集合和截短集合没有交集。打孔集合是通过打孔算法生成编码后的比特中被丢弃的比特的位置的集合，截短集合是通过截短算法生成编码后的比特中被丢弃的比特的位置的集合。应理解，打孔算法和截短算法只是一个示例，任何其他类似打孔或截短算法的改进算法或替换算法都在本发明的保护范围。编码信息生成过程110确定冻结集122过程生成冻结集，冻结集由第一冻结子集，第二冻结子集以及第三冻结子集的集合构成，其中，第三冻结子集是根据第一冻结子集和第二冻结子集确定的。
上述打孔图样121和冻结集122可以是独立生成的，也可以是同时生成的，本申请并不限定。
在获得打孔图样和冻结集后，在极化码编码121中采用冻结集进行极化编码，在速率匹配122中采用打孔图样进行速率匹配。
本实施例方案，可以满足低延迟，低复杂度的极化码编码方案，同时在信道和码长频繁变化下具有很好性能的极化码编码方案。
图2为本申请实施例提供的打孔图样生成过程。参见图2，该方法详细描述了图1中生成打孔图样的方法，包括以下步骤。
S201、获取信息比特。
信息比特通常为用户的数据或者经过处理过的用户数据所形成的比特串。
S202、确定打孔图样，打孔图样由打孔集合和截短集合的合集构成，打孔集合和截短集合没有交集。
本实施例采用打孔算法和截短算法联合生成打孔图样，其中打孔算法生成打孔集合，截短算法生成截短集合。应理解，打孔算法和截短算法只是一个示例，任何其他类似打孔或截短算法的改进算法或替换算法都在本发明的保护范围，本实施例用打孔算法和截短算法仅为优选实施例，但并不限定具体算法和类型。
可选的，确定打孔图样有|P|＝N-M个元素，其中
Figure PCTCN2018120502-appb-000014
为母码长度，M为码长， 其中符号
Figure PCTCN2018120502-appb-000015
表示向上取整，符号||表示集合中元素的个数，且|P|，N，M均为正整数，以下不再赘述。
可选的，打孔集合P1的元素个数|P1|(为正整数)和截短集合P2的元素个数|P2|(为正整数)，两个集合的元素个数以及打孔图样元素个数|P|通过下述方法确定：
当R>1/2，则
Figure PCTCN2018120502-appb-000016
|P1|＝|P|-|P2|，符号
Figure PCTCN2018120502-appb-000017
表示向下取整，R为码率，不再赘述。其中，R1为3/4或者R，或者；
当R<1/3，且信息位长度小于等于64时，或者R等于1/3且码长M不大于128时，打孔集合的元素个数|P1|＝|P|，截短集合的元素个数|P2|＝0，或者；
当
Figure PCTCN2018120502-appb-000018
或者
Figure PCTCN2018120502-appb-000019
且信息位长度大于64，或者
Figure PCTCN2018120502-appb-000020
且码长M大于128时，截短集合的元素个数
Figure PCTCN2018120502-appb-000021
打孔集合的元素个数|P1|＝|P|-|P2|，其中，R2为2/3或者1/2。
可选的，打孔集合和截短集合的元素的选取方法可以为：截短集合的元素是从长度为N的初始序列v1中选取的，打孔集合的元素是从长度为N的比特反转序列v2中选取的，长度为N的初始序列v1＝{0,1,2，…,N-1}，比特反转序列v2是初始序列v1的每一个元素按其二进制进行比特反转得到的序列。
如果上述反转序列v2的前|P1|个元素和初始序列v1的后|P2|个元素的交集为空，打孔集合的元素包括：比特反转序列v2的前|P1|个元素；截短集合的元素包括：初始序列v1的后|P2|个元素。
如果所述码率R等于1/3，且所述信息位长度K小于64，所述码长M大于128，上述反转序列v2的前|P1|个元素和初始序列v1的后|P2|个元素的交集不为空集，且交集的元素个数为|P1∩P2|，则：打孔集合的元素包括第一元素集和第三元素，第一元素集包括反转序列v2的前|P1|个元素中除|P1∩P2|个元素外的元素；第三元素集包含反转序列v2中除第一元素集外的前C p个元素；所述|P1∩P2|个元素包括：反转序列v2的前|P1|个元素和初始序列v1的后|P2|个元素的交集内的元素；截短集合的元素包括第二元素集和第四元素集，第二元素集包括初始序列v1的后|P2|个元素中除|P1∩P2|个元素之外的元素；第四元素集包括初始序列v1中除第二元素集和第三元素集外的后C s个元素；其中，所述C p和所述C s的最大差值为1，且所述C p和所述C s的和为|P1∩P2|。其中|P1∩P2|，C p，C s均为正整数。
如果不满足条件：所述码率R等于1/3，且信息位长度K小于64，码长M大于128，打孔集合的元素包括：比特反转序列v2的前|P1|个元素；截短集合的元素包括：初始序列v1中除打孔集合的元素外的后|P2|个元素。
具体地，通过以下方法可以使得打孔集合P1和截短集合P2没有交集，所述没有交集是指打孔集合P1和截短集合P2没有相同的元素，其方法为：
S2021、获取反转序列v2的前|P1|个元素作为打孔集合P1的元素：
a)初始化长度为N的序列v1＝{0,1,2，…,N-1}，其中v1被称为初始序列，N为母码长度；
b)对长度为的N初始序列v1的每一个元素按其二进制序列进行比特反转，得到新的序列v2＝{0,N/2,…,N-1}，v2被称为比特反转序列。二进制序列进行比特反转是指，比如序列1的二进制为0001，比特反转后变为1000，即由1变为8。这里仅假设用4个比特表示N，对其他任何长度都是类似的，不再赘述。应理解，本实施例可以支持不同长度的初始化序列，由于序列长度的不同，序列中每个元素的二进制比特长度会不同，本技术领域的普 通技术人员容易想到的任何其他修改或替换，都应属于在本发明实施例揭露的技术范围。
c)取比特反转序列v2的前|P1|个元素，将其加入到打孔集合P1中；
S2022、获取初始序列v1的后|P2|个元素，将其加入到截短集合P2中：
其方法是：生成序列{N-|P2|,N-|P2|+1,N-|P2|+2,...,N-1}，将其加入集合P2。截短方法生成的打孔图样的码字已知，因此译码过程中，这些截短方法生成的打孔位置比特按已知进行译码。
S2023、如果上述步骤S2021获得的打孔集合P1和步骤S2022获得截短集合P2的交集不为空集，则进行以下操作：
如果
Figure PCTCN2018120502-appb-000022
其中符号∩表示两个集合取交集，交集元素个数为|P1∩P2|，φ表示为空集，即两个集合没有交集，则：
当R等于1/3，且信息位长度K小于64，码长M大于128时，则从打孔集合和截短集合中分别去掉重复元素，分别得到打孔集合的第一元素集和截短集合的第二元素集，再从上述反转序列v2中除第一元素集外的元素中选取前C p个元素得到第三元素集，并将第三元素集加入到打孔集合，其中，
Figure PCTCN2018120502-appb-000023
或者
Figure PCTCN2018120502-appb-000024
从上述初始序列v1中除第二元素集和第三元素集外的元素中选取后C s个元素得到第四元素集，打孔集合包括第一元素集和第三元素集，截短集合包括第二元素集和第四元素集，其中，
Figure PCTCN2018120502-appb-000025
或者
Figure PCTCN2018120502-appb-000026
Figure PCTCN2018120502-appb-000027
且C p和C s的最大差值为1，C p和C s的和为|P1∩P2|；
如果不满足条件：码率R等于1/3，且信息位长度K小于64，码长M大于128，打孔集合的元素包括：比特反转序列v2的前|P1|个元素；截短集合的元素包括：初始序列v1中除打孔集合的元素外的后|P2|个元素。
通过以上S2023的处理，可以确保打孔集合和截短集合没有交集。
S203、采用上述打孔图样对信息比特进行速率匹配。
通过以上打孔图样进行的打孔操作满足系统输出的码率要求。
本实施例可以针对任何不同的码率和信息长度都可以灵活生成打孔图样。本实施例对不同的码率和信息长度进行仿真，其性能相对GA构造的QUP(英文全称：Quasi-uniform Puncturing，英文简称：QUP)算法性能退化小于0.3dB。以下表1给出了性能仿真参数。
表1仿真参数
信道 AWGN
调制 BPSK
冻结集选择 PW/GA
码字构造 CA-Polar with 11-bit CRC
打孔图样 Proposed/QUP
译码算法 CA-SCL with L＝8
信息块大小 K＝[200,120,80]
码率 R＝[1/6 1/3 1/2 2/3]
仿真采用的信道为AWGN信道，调制方式为BPSK(英文全称：Quasi-uniform Puncturing，英文简称：QUP)，冻结集的选择方式为PW和GA，码字构造为采用11比特循环冗余校验辅助极化码(英文全称：Cyclic redundancy check Aided Polar，英文简称：CA-Polar)，打孔图样采用上述实施例的方法，对比方案为QUP方案，译码算法采用长度为8的循环冗余校验辅助序列连续删除(英文全称：Cyclic redundancy check Aided Successive Cancellation List，英文简称：CA-SCL)，信息块大小包括200,120和80，码率包括1/6，1/3，1/2和2/3。图3为本申请实施例提供的仿真结果。通过仿真结果可以看出，采用本实施例的打孔图样进行打孔，相对GA构造的QUP方案性能退化很小，但是不需要进行密度进化或者高斯近似，从而简化了计算量，本发明的时间复杂度低，能够适用于低延时系统的应用场景。
通过本发明实施例，可以兼顾现有打孔方案的优点，打孔图样选择简单，容易实现，可以满足低时延，低复杂度的要求，当编码的码率发生变化时，可以快速生成打孔图样，且满足性能要求。
以下实施例以实例的方法说明上述打孔图样生成过程。本实例以输入的编码参数信息：M＝12，K＝6，R＝1/2为例。
第一步、计算极化码的母码码长
Figure PCTCN2018120502-appb-000028
第二步、计算打孔图样的长度|P|＝N-M＝4，码率R不大于1/2，则
Figure PCTCN2018120502-appb-000029
|P1|＝2；
第三步、确定打孔图样的元素：
(1)确定P1中的元素：初始化序列v1＝{0,1,2,3,4,5,67,8,9,10,11,12,13,14,15},比特反转序列v2＝{0,8,4,12,2,10,6,14,1,9,5,13,3,11,7,15}，取v2的前2个元素加入集合P1，则P1＝{0,8}；
(2)确定P2中的元素：P2＝{14,15},译码时按该位置已知译码；
(3)确定打孔图样：P＝P1∪P2＝{0,8,14,15}。
在另一个实例中，输入的编码参数信息：M＝24，K＝16，R＝2/3。
第一步、计算极化码的母码码长
Figure PCTCN2018120502-appb-000030
第二步、计算打孔图样的长度|P|＝N-M＝8，码率R大于1/2，则
Figure PCTCN2018120502-appb-000031
|P1|＝3；
第三步、确定打孔图样的元素：
(1)确定P1中的元素：初始化序列为：
v1＝{0,1,2,3,4,5,67,8,9,10,11,12,13,14,15,17,18,19,20,21,22,23,24,25,26,27,28,29,30,31},
比特反转序列：
v2＝{0,16,8,24,4,20,12,28,2,18,10,26,6,22,14,30,1,17,9,25,5,21,13,29,3,19,11,27,7,23,15,31}，
取v2的前3个元素加入集合P1，则P1＝{0,16,8}；
(2)确定P2中的元素：P2＝{27,28,29,30,31},译码时按该位置已知译码；
(3)确定打孔图样：P＝P1∪P2＝{0,16,8,27,28,29,30,31}。
以上仅给出有限的实例来说明打孔图样的生成方法。但不限于以上编码参数信息。应理解，对任何的编码参数信息，都可以通过前述打孔图样生成的方法，可以获得一个打孔图样。本技术领域的普通技术人员容易想到的任何其他修改或替换，都应属于在本发明实施例揭露的技术范围。
在一种可选的方案中，可以不必根据码率和信息位长度动态计算打孔图样。通常，在一个通信系统中，码率和信息长度的选择是有限的，而且，选定了一个码率和信息长度，码率和信息长度会在一定的时间内保持不变，因此，不必每次都需要动态计算打孔图样，可以先提前把一些需要使用的码率和信息位长度定义好，当编码的时候，获得码率和信息位长度后就可以直接通过查表的方式获得打孔图样。
具体地，通常通过调制编码方案MCS(英文全称：Modulation Coding Scheme)来确定打孔图样。根据上述实施例，可以获得如下打孔图样表：
表2打孔图样
Figure PCTCN2018120502-appb-000032
应理解，上述仅给出的是一个示例，并不代表一个实际应用的打孔图样的所有可能场景。在实际编码中，可以针对不同的码长，信息位长度和码率获得相对应的打孔图样。标准的索引index可以是MCS索引，MCS索引用于区分不同的码率和/或信息为长度，以下不再赘述。索引index主要用于确定其所对应的编码参数信息，具体的定义可以依赖于实际的协议定义。本技术领域的普通技术人员容易想到的任何其他修改或替换，都应属于在本发明实施例揭露的技术范围。
通过本实施例，通过预先计算一些编码参数信息所对应的打孔图样和冻结集，可以实现快速查表来获取打孔图样和冻结集，实现简单，满足低延迟的要求。
图4为本申请实施例提供的冻结集生成示意图。参见图4，该方法详细描述了图1中生成冻结集的方法，包括以下步骤。
S401、获取信息比特。
S402、确定冻结集，冻结集由第一冻结子集，第二冻结子集以及第三冻结子集的集合构成，第三冻结子集根据第一冻结子集和第二冻结子集确定的。
其中，第一冻结子集的元素个数为|F1|，和上述实施例中打孔集合的元素个数|P1|相同，第二冻结子集的元素个数为|F2|，和上述实施例中截短集合的元素个数|P2|相同，即：
当R>1/2时，第二冻结子集的元素个数
Figure PCTCN2018120502-appb-000033
第一冻结子集的元素个数|F1|＝|P|-|P2|，其中，R1为3/4或者R，|P|＝N-M，其中
Figure PCTCN2018120502-appb-000034
为母码长度，M为码长；
当R<1/3，且信息位长度K小于等于64时，或者R等于1/3且码长M不大于128时，第一冻结子集的元素个数|F1|＝|P|，第二冻结子集的元素个数|F2|＝0；
当
Figure PCTCN2018120502-appb-000035
或者
Figure PCTCN2018120502-appb-000036
且信息位长度大于64，或者
Figure PCTCN2018120502-appb-000037
且码长M大于128时，第二冻结子集的元素个数
Figure PCTCN2018120502-appb-000038
第一冻结子集的元素个数|F1|＝|P|-|F2|，其中，R2为 2/3或者1/2。
在上述确定第一冻结子集和第二冻结子集个数后，需要进一步确定冻结集F的元素，其方法是：第一冻结子集包括长度为N初始序列v1的前|F1|个元素，第二冻结子集包括长度为N的比特反转序列v2的后|F2|个元素，长度为N的初始序列v1＝{0,1,2，…,N-1}，比特反转序列v2是初始序列v1的每一个元素按其二进制进行比特反转得到的序列；第三冻结子集的元素包括：初始序列中除第一冻结子集的元素和第二冻结子集的元素外的可靠度最低的M-K个元素，其中，K为信息位长度，M为码长。
具体地，冻结集的元素的确定方法如下：
S4021、确定第一冻结子集的元素。第一冻结子集包括初始序列的前|F1|个元素，即，取初始序列的前|F1|个元素作为第一冻结子集F1的元素，即，F1＝{0,1,2，…,|P1|-1}；
S4022、确定第二冻结子集的元素。第二冻结子集包括长度为N的比特反转序列v2的后|F2|个元素，即，取上述比特反转序列v2的后前|F2|个元素，将其加入到第二冻结子集F2中；
S4023、确定第三冻结子集F3。第三冻结子集的元素包括：初始序列中除第一冻结子集的元素和第二冻结子集的元素外的可靠度最低的M-K个元素，即，包括输入序列的每个位置的可靠性度量值按升序排序得到的序列去掉第一冻结子集的元素和第二冻结子集的元素后得到的序列的前M-K个元素。
具体地，第三冻结子集确定方法为：首先根据PW算法计算N个输入序列的每个位置的可靠性度量值，然后对输入序列的可靠度进行升序排序，得到排序后序列S，去掉序列S中已经包含在第一冻结子集F1和第二冻结子集F2中的元素得到序列S'，选择序列S'的前M-K个元素作为剩余的冻结集F3；
上述每个位置的可靠性度量值的计算方法是：设输入序列位置为i，i的二进制表示为i＝B n-1,B n-2,...,B 0，B j∈{0,1},j＝[0,1,...,n-1]；计算表达式如下：
Figure PCTCN2018120502-appb-000039
其中n＝log 2N，W i表示输入序列位置i的可靠性度量值。每个位置的可靠性度量值的计算方法，以下不再赘述。
S4024、冻结集F的元素为上述确定的第一冻结子集F1、第二冻结子集F2和第三冻结子集F3的并集，即：F＝F1∪F2∪F3。
S403、采用所述冻结集对信息比特进行极化编码。
通过本实施例，可以实现快速的冻结集的生成，满足低时延，低复杂度的应用场景。结合图3的仿真性能，采用本实施例的冻结集进行极化码编码，其相对GA的QUP算法性能退化小于0.3dB，复杂度极大降低，能满足未来5G的低延迟的需要。
以下实施例以实例的方法说明上述冻结集生成过程。本实例以输入的编码参数信息：M＝12，K＝6，R＝1/2为例。
第一步、计算极化码的母码码长
Figure PCTCN2018120502-appb-000040
第二步、计算打孔图样的长度|P|＝N-M＝4，码率R不大于1/2，则
Figure PCTCN2018120502-appb-000041
|F1|＝2；
第三步、确定冻结集F：
(1)确定第一冻结子集F1的元素：初始化序列v1＝{0,1,2,3,4,5,67,8,9,10,11,12,13,14,15},比 特反转序列v2＝{0,8,4,12,2,10,6,14,1,9,5,13,3,11,7,15}，F1＝{0,1}；
(2)确定第二冻结子集F2的元素：F2＝{7,15}；
(3)确定第三冻结子集F3：根据PW得到码长为16的比特位置的可靠性排序为：S＝{0,1,2,4,8,3,5,6,9,10,12,7,11,13,14,15}，由于{0,1,7,15}已经被选为冻结集，去掉这些元素得到的集合为{2,4,8,3,5,6,9,10,12,11,13,14}，然后选择前6个元素加入到集合F3＝{2,4,8,3,5,6}。
(4)确定冻结集F＝F1∪F2∪F3＝{0,1,2,3,4,5,6,7,8,15}。
在另一个实例中，输入的编码参数信息：M＝24，K＝16，R＝2/3。
第一步、计算极化码的母码码长
Figure PCTCN2018120502-appb-000042
第二步、计算打孔图样的长度|P|＝N-M＝8，码率R大于1/2，则
Figure PCTCN2018120502-appb-000043
|F1|＝3；
第三步、确定冻结集F：
(1)确定第一冻结子集F1的元素：初始化序列为：
v1＝{0,1,2,3,4,5,67,8,9,10,11,12,13,14,15,17,18,19,20,21,22,23,24,25,26,27,28,29,30,31},
比特反转序列为：
v2＝{0,16,8,24,4,20,12,28,2,18,10,26,6,22,14,30,1,17,9,25,5,21,13,29,3,19,11,27,7,23,15,31}，
F1＝{0,1,2}；
(2)确定第二冻结子集F2的元素：F2＝{27,7,23,15,31}；
(3)确定第三冻结子集F3：根据PW得到码长为16的比特位置的可靠性排序为：
S＝{0,1,2,4,8,16,3,5,6,9,10,17,12,18,20,7,24,11,13,19,14,21,22,25,26,28,15,23,27,29,30,31}
由于{0,1,2,7,15,23,27,31}已经被选为冻结集，去掉这些元素得到的集合为：
{4,8,16,3,5,6,9,10,17,12,18,20,24,11,13,19,14,21,22,25,26,28,29,30}，
然后选择前8个元素加入到集合F3＝{4,8,16,3,5,6,9,10}。
(4)确定冻结集F＝F1∪F2∪F3＝{0,1,2,3,4,5,6,7,8,9,10,15,16,23,27,31}。
以上仅以实例来说明冻结集的生成方法。但不限于以上编码参数信息。应理解，对任何的编码参数信息，都可以通过前述冻结集生成的方法，可以获得一个冻结子集。本技术领域的普通技术人员容易想到的任何其他修改或替换，都应属于在本发明实施例揭露的技术范围。
在一种可选方案中，可以不必根据码率和信息位长度动态计算冻结集。通常，在一个通信系统中，码率和信息长度的选择是有限的，而且，选定了一个码率和信息长度，码率和信息长度会在一定的时间内保持不变，因此，不必每次都需要动态计算冻结集，可以先提前把一些需要使用的码率和信息位长度定义好，当编码的时候，获得码率和信息位长度后就可以直接通过查表的方式获得冻结集。
具体地，通常通过调制编码方案MCS(英文全称：Modulation Coding Scheme)来确定冻结集。根据上述实施例，以下作为一个示例，可以获得如下冻结集：
表3冻结集
Figure PCTCN2018120502-appb-000044
Figure PCTCN2018120502-appb-000045
应理解，上述仅给出的是一个示例，并不代表一个实际应用的冻结集的所有可能场景。在实际编码中，可以针对不同的码长，信息位长度和码率获得相对应的冻结集。标准的索引index可以是MCS索引，主要用于确定其所对应的编码参数信息，具体的定义可以依赖于实际的协议定义。本技术领域的普通技术人员容易想到的任何其他修改或替换，都应属于在本发明实施例揭露的技术范围。
通过本实施例，通过预先计算一些编码参数信息所对应的打孔图样和冻结集，可以实现快速查表来获取打孔图样和冻结集，实现简单，满足低延迟的要求。
上述实施例是独立生成打孔图样和冻结集。在一种可能的方案中，可以联合生成打孔图样和冻结集，即同时生成打孔图样和冻结集。
图5为本申请实施例提供的联合的打孔图样和冻结集生成示意图。参见图5，该方案联合生成冻结集和打孔图样，不需要对打孔图样和冻结集分别生成，包括以下步骤。
S501同步骤S401，不再赘述。
S502同S402，但是，在这一步中，同时确定打孔图样的元素个数|P|＝N-M，其中
Figure PCTCN2018120502-appb-000046
为母码长度，M为码长，以及截短集合的元素个数|P2|和打孔集合的元素个数|P1|，其中，截短集合的元素个数|P2|和第二冻结集的元素个数|F2|相同，打孔集合的元素个数|P1|和第一冻结集的元素个数|F1|相同，方法如S402所述，不再赘述。
S503、确定打孔图样，打孔图样由打孔集合和截短集合的合集构成，打孔集合和截短集合没有交集。
打孔图样的确定方法同上述图2的步骤S202，不再赘述。
S504、采用所述冻结集和打孔图样进行编码和速率匹配。
以下实施例以实例的方法说明上述联合打孔图样和冻结集生成过程。本实例以输入的编码参数信息：M＝12，K＝6，R＝1/2为例。
第一步、计算极化码的母码码长
Figure PCTCN2018120502-appb-000047
第二步、计算打孔图样的长度|P|＝N-M＝4，码率R不大于1/2，则
Figure PCTCN2018120502-appb-000048
|P1|＝2；
第三步、确定冻结集F：
(1)确定第一冻结子集F1的元素：初始化序列v1＝{0,1,2,3,4,5,67,8,9,10,11,12,13,14,15},比特反转序列v2＝{0,8,4,12,2,10,6,14,1,9,5,13,3,11,7,15}，取初始化序列的前两个元素得到F1＝{0,1}；
(2)确定第二冻结子集F2的元素：取比特反转序列的后两个元素得到F2＝{7,15}；
(3)确定第三冻结子集F3：根据PW得到码长为16的比特位置的可靠性排序为：S＝{0,1,2,4,8,3,5,6,9,10,12,7,11,13,14,15}，由于{0,1,7,15}已经被选为冻结集，去掉这些元素得到的集合为{2,4,8,3,5,6,9,10,12,11,13,14}，然后选择前6个元素加入到集合F3＝{2,4,8,3,5,6}。
(4)确定冻结集F＝F1∪F2∪F3＝{0,,1,2,3,4,5,6,7,8,15}。
第四步、确定打孔图样的元素：
(1)确定P1中的元素：取v2的前2个元素加入集合P1，则P1＝{0,8}；
(2)确定P2中的元素：P2＝{14,15},译码时按该位置已知译码；
(3)确定打孔图样：P＝P1∪P2＝{0,8,14,15}。
在另一个实例中，输入的编码参数信息：M＝24，K＝16，R＝2/3。
第一步、计算极化码的母码码长
Figure PCTCN2018120502-appb-000049
第二步、计算打孔图样的长度|P|＝N-M＝8，码率R大于1/2，则
Figure PCTCN2018120502-appb-000050
|P1|＝3；
第三步、确定冻结集F：
(1)确定第一冻结子集F1的元素：初始化序列为：
v1＝{0,1,2,3,4,5,67,8,9,10,11,12,13,14,15,17,18,19,20,21,22,23,24,25,26,27,28,29,30,31},比特反转序列：
v2＝{0,16,8,24,4,20,12,28,2,18,10,26,6,22,14,30,1,17,9,25,5,21,13,29,3,19,11,27,7,23,15,31}，取初始序列的前3个元素得到F1＝{0,1,2}；
(2)确定第二冻结子集F2的元素：取比特反转序列的后5个元素得到F2＝{27,7,23,15,31}；
(3)确定第三冻结子集F3：根据PW得到码长为16的比特位置的可靠性排序为：
S＝{0,1,2,4,8,16,3,5,6,9,10,17,12,18,20,7,24,11,13,19,14,21,22,25,26,28,15,23,27,29,30,31}
由于{0,1,2,7,15,23,27,31}已经被选为冻结集，去掉这些元素得到的集合为：
{4,8,16,3,5,6,9,10,17,12,18,20,24,11,13,19,14,21,22,25,26,28,29,30}，
然后选择前8个元素加入到集合F3＝{4,8,16,3,5,6,9,10}。
(4)确定冻结集F＝F1∪F2∪F3＝{0,1,2,3,4,5,6,7,8,9,10,15,16,23,27,31}。
第四步、确定打孔图样的元素：
(1)确定P1中的元素：取v2的前3个元素加入集合P1，则P1＝{0,16,8}；
(2)确定P2中的元素：P2＝{27,28,29,30,31},译码时按该位置已知译码；
(3)确定打孔图样：P＝P1∪P2＝{0,16,8,27,28,29,30,31}。
以上仅以实例来说明冻结集和打孔图样的生成方法。但不限于以上给定的编码参数信息。应理解，对任何的编码参数信息，都可以通过上述冻结集和打孔图样生成的方法，可以获得一个冻结集和打孔图样。本技术领域的普通技术人员容易想到的任何其他修改或替换，都应属于在本发明实施例揭露的技术范围。
以上实施例，一次性生成打孔集合和截短集合的元素个数，以及第一冻结子集和第二冻结子集的元素个数，并通过初始序列和比特反转序列来获得打孔图样和冻结集，方案简单，复杂度低。
在一种可选方案中，可以不必根据码率和信息位长度动态计算打孔图样和冻结集。通常，在一个通信系统中，码率和信息长度的选择是有限的，而且，选定了一个码率和信息长度，码率和信息长度会在一定的时间内保持不变，因此，不必每次都需要动态计算打孔图样和冻结集，可以先提前把一些需要使用的码率和信息位长度定义好，当编码的时候，获得码率和信息位长度后就可以直接通过查表的方式获得打孔图样和冻结集。
具体地，通常通过调制编码方案MCS(英文全称：Modulation Coding Scheme)来确定冻结集。根据上述实施例，以下作为一个示例，可以获得如下冻结集：
表4冻结集
Figure PCTCN2018120502-appb-000051
应理解，上述仅给出的是一个示例，并不代表一个实际应用的打孔图样和冻结集的所有可能参加。在实际编码中，可以针对不同的码长，信息位长度和码率获得相对应的打孔图样和冻结集。标准的索引index可以是MCS索引，主要用于确定其所对应的编码参数信息，具体的定义可以依赖于实际的协议定义。本技术领域的普通技术人员容易想到的任何其他修改或替换，都应属于在本发明实施例揭露的技术范围。
通过本实施例，通过预先计算一些编码参数信息所对应的打孔图样和冻结集，可以实现快速查表来获取打孔图样和冻结集，实现简单，满足低延迟的要求。
上述主要从编码设备生成打孔图样和冻结集，以及编码过程的角度对本申请实施例提供的方案进行了介绍。可以理解的是，编码设备为了实现上述功能，其包含了执行各个功能相应的硬件结构和/或软件模块。本领域技术人员应该很容易意识到，结合本申请中所公开的实施例描述的各示例的算法步骤，本申请能够以硬件或硬件和计算机软件的结合形式来实现。某个功能究竟以硬件还是计算机软件驱动硬件的方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
本申请实施例可以根据上述方法示例对编码设备进行功能模块的划分，例如，可以对应各个功能划分各个功能模块，也可以将两个或两个以上的功能集成在一个处理模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。需要说明的是，本申请实施例中对模块的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。
在采用对应各个功能划分各个功能模块的情况下，图6为本申请实施例提供的编码设备的生成打孔图样的结构示意图，编码设备600包括：获取单元601、处理单元602。其中，获取单元601用于编码设备执行图2中的信息比特获取的步骤S201；处理单元602用于编码设备执行图2中的确定打孔图样的步骤S202，还用于编码设备执行图4中的确定冻结集的步骤S402以及图5中的确定打孔图样的步骤S503，还用于支持编码设备采用打孔图样对信息比特编码后的数据进行速率匹配。
可选的，编码设备600在具体实现时可以是芯片或者集成电路。
可选的，当上述实施例的编码方法中的部分或全部通过软件来实现时，如图7所示为本发明实施例提供的编码设备生成打孔图样的逻辑结构示意图。编码设备700包括：处理器702，用于执行存储器701存储的程序，当程序被执行时，使得编码设备700可以实现上述图2，图5实施例提供的打孔图样生成方法，和图4实施例提供的冻结集生成方法，以及采用冻结集和打孔图样分别对信息比特进行编码后的数据进行编码和速率匹配。可选的，编码设备700 还可以包括存储器701，通信接口704或总线703。其中，存储器701，用于存储程序和数据。通信接口704用于编码设备700获取信息比特或发送编码后的比特信息。处理器702，存储器701及通信接口704通过总线703相互连接。处理器702可以从通信接口704或存储器701通过总线703接收数据，或者将数据通过总线703传输给存储器701进行存储或者发送到通信接口704进行发送。
可选的，上述存储器701可以是物理上独立的单元，也可以与处理器702集成在一起。
处理器702可以是中央处理器(central processing unit，CPU)，网络处理器(network processor，NP)或者CPU和NP的组合。
处理器702还可以进一步包括硬件芯片。上述硬件芯片可以是专用集成电路(application-specific integrated circuit，ASIC)，可编程逻辑器件(programmable logic device，PLD)或其组合。上述PLD可以是复杂可编程逻辑器件(complex programmable logic device，CPLD)，现场可编程逻辑门阵列(field-programmable gate array，FPGA)，通用阵列逻辑(generic array logic,GAL)或其任意组合。
存储器701可以包括易失性存储器(volatile memory)，例如随机存取存储器(random-access memory，RAM)；存储器701也可以包括非易失性存储器(non-volatile memory)，例如快闪存储器(flash memory)，硬盘(hard disk drive，HDD)或固态硬盘(solid-state drive，SSD)；存储器701还可以包括上述种类的存储器的组合。
总线703可以是外设部件互连标准(Peripheral Component Interconnect，PCI)总线或扩展工业标准结构(Extended Industry Standard Architecture，EISA)总线等。所述总线可以分为地址总线、数据总线、控制总线等。为便于表示，图7中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
在本申请的另一实施例中，还提供一种可读存储介质，可读存储介质中存储有计算机执行指令，一个设备(可以是单片机，芯片等)或者处理器从存储介质中加载计算机执行指令，以执行所述基站或者终端完成本申请实施例中提供的方法。前述的可读存储介质可以包括：U盘、移动硬盘、只读存储器、随机存取存储器、磁碟或者光盘等各种可以存储程序代码的介质。
在本申请的另一实施例中，还提供一种计算机程序产品，该计算机程序产品包括计算机执行指令，该计算机执行指令存储在计算机可读存储介质中；设备的至少一个处理器可以从计算机可读存储介质读取该计算机执行指令，至少一个处理器执行该计算机执行指令以实现本申请实施例中提供的方法。
在本申请实施例中，打孔图样选择简单，容易实现，并能实现快速的冻结集的生成，复杂度极大降低，可以满足低时延，低复杂度的要求，当编码的码率发生变化时，可以快速生成打孔图样和/或冻结集，能满足未来5G的低延迟的需要。
最后应说明的是：以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (39)

  1. 一种速率匹配的方法，其特征在于，包括：
    获取信息比特；
    确定打孔图样，所述打孔图样包括打孔集合的元素和截短集合的元素，所述打孔集合和所述截短集合没有交集；
    采用所述打孔图样对所述信息比特编码后的数据进行速率匹配。
  2. 根据权利要求1所述的方法，其特征在于，包括：所述打孔图样有|P|＝N-M个元素，其中
    Figure PCTCN2018120502-appb-100001
    为母码长度，所述M为码长。
  3. 根据权利要求1或2所述的方法，其特征在于，包括：
    当R>1/2时，所述截短集合的元素个数
    Figure PCTCN2018120502-appb-100002
    所述打孔集合的元素个数|P1|＝|P|-|P2|，其中，所述R1为3/4或者R，或者；
    当R<1/3，且信息位长度小于等于64时，或者R等于1/3且码长M不大于128时，所述打孔集合的元素个数|P1|＝|P|，所述截短集合的元素个数|P2|＝0，或者；
    当
    Figure PCTCN2018120502-appb-100003
    或者
    Figure PCTCN2018120502-appb-100004
    且信息位长度大于64，或者
    Figure PCTCN2018120502-appb-100005
    且码长M大于128时，所述截短集合的元素个数
    Figure PCTCN2018120502-appb-100006
    所述打孔集合的元素个数|P1|＝|P|-|P2|，其中，R2为2/3或者1/2；
    其中，所述R为码率。
  4. 根据权利要求1-3任一项所述的方法，其特征在于，包括：所述截短集合的元素是从长度为N的初始序列v1中选取的，所述打孔集合的元素是从长度为N的比特反转序列v2中选取的；
    所述长度为N的初始序列v1＝{0,1,2，…,N-1}，所述比特反转序列v2是所述初始序列v1的每一个元素按其二进制进行比特反转得到的序列。
  5. 根据权利要求4所述的方法，其特征在于，
    所述打孔集合的元素包括：所述反转序列v2的前|P1|个元素；
    所述截短集合的元素包括：所述初始序列v1的后|P2|个元素。
  6. 根据权利要求4所述的方法，其特征在于，
    如果所述码率R等于1/3，且所述信息位长度K小于64，所述码长M大于128；
    所述反转序列v2的前|P1|个元素和所述初始序列v1的后|P2|个元素的交集不为空集，且交集的元素个数为|P1∩P2|，则：
    所述打孔集合的元素包括第一元素集和第三元素，所述第一元素集包括所述反转序列v2的前|P1|个元素中除|P1∩P2|个元素外的元素；所述第三元素集包含所述反转序列v2中除所述第一元素集外的前C p个元素；所述|P1∩P2|个元素包括：所述反转序列v2的前|P1|个元素和所述初始序列v1的后|P2|个元素的交集内的元素；
    所述截短集合的元素包括第二元素集和第四元素集，所述第二元素集包括所述初始序列v1的后|P2|个元素中除所述|P1∩P2|个元素之外的元素；所述第四元素集包括所述初始序列v1中除所述第二元素集和所述第三元素集外的后C s个元素；
    当所述码率R等于1/3，且所述信息位长度K小于64，所述码长M大于128时，所述打 孔集合的元素还进一步包括第三元素集，所述第三元素集包含所述反转序列v2中除所述第一元素集外的前C p个元素；
    所述截短集合的元素还进一步包括：所述初始序列v1中除所述第二元素集和所述第三元素集外的后C s个元素；
    如果不满足条件：所述码率R等于1/3，且所述信息位长度K小于64，所述码长M大于128，所述打孔集合的元素包括：比特反转序列v2的前|P1|个元素；所述截短集合的元素包括：初始序列v1中除打孔集合的元素外的后|P2|个元素。
  7. 一种极化编码方法，其特征在于，包括：
    获取信息比特；
    确定冻结集，所述冻结集包括第一冻结子集，第二冻结子集以及第三冻结子集，所述第三冻结子集是根据所述第一冻结子集和所述第二冻结子集确定的；
    采用所述冻结集对所述信息比特进行极化编码。
  8. 根据权利要求7所述的方法，其特征在于，包括：
    当R>1/2时，所述第二冻结子集的元素个数
    Figure PCTCN2018120502-appb-100007
    所述第一冻结子集的元素个数|F1|＝|P|-|P2|，其中，所述R1为3/4或者R，所述|P|＝N-M，其中
    Figure PCTCN2018120502-appb-100008
    为母码长度，所述M为码长；
    当R<1/3，且所述信息位长度K小于等于64时，或者R等于1/3且所述码长M不大于128时，所述第一冻结子集的元素个数|F1|＝|P|，所述第二冻结子集的元素个数|F2|＝0；
    当
    Figure PCTCN2018120502-appb-100009
    或者
    Figure PCTCN2018120502-appb-100010
    且信息位长度大于64，或者
    Figure PCTCN2018120502-appb-100011
    且码长M大于128时，所述第二冻结子集的元素个数
    Figure PCTCN2018120502-appb-100012
    所述第一冻结子集的元素个数|F1|＝|P|-|F2|，其中，所述R2为2/3或者1/2；
    其中，所述R为码率。
  9. 根据权利要求8所述的方法，其特征在于，包括：所述第一冻结子集包括长度为N初始序列v1的前|F1|个元素，所述第二冻结子集包括长度为N的比特反转序列v2的后|F2|个元素；
    所述长度为N的初始序列v1＝{0,1,2，…,N-1}，所述比特反转序列v2是所述初始序列v1的每一个元素按其二进制进行比特反转得到的序列。
  10. 根据权利要求8或9所述的方法，其特征在于，
    所述第三冻结子集的元素包括：所述初始序列中除所述第一冻结子集的元素和所述第二冻结子集的元素外的可靠度最低的M-K个元素，所述K为信息位长度。
  11. 根据权利要求7-10任一权利要求所述的方法，其特征在于，进一步包括：
    确定打孔图样，所述打孔图样包括打孔集合和截短集合，所述打孔集合和所述截短集合没有交集；
    采用所述打孔图样对所述编码后的信息比特进行速率匹配。
  12. 根据权利要求11所述的方法，其特征在于，包括：
    所述截短集合的元素个数和所述第二冻结集的元素个数相同，所述打孔集合的元素个数和所述第一冻结集的元素个数相同。
  13. 一种编码设备，其特征在于，包括：
    获取单元，用于信息比特的获取；
    处理单元，用于确定打孔图样，所述打孔图样包括打孔集合的元素和截短集合的元素，所述打孔集合和所述截短集合没有交集；还用于支持所述编码设备采用打孔图样对信息比特编码后的数据进行速率匹配。
  14. 根据权利要求13所述的编码设备，其特征在于，包括：所述打孔图样有|P|＝N-M个元素，其中
    Figure PCTCN2018120502-appb-100013
    为母码长度，所述M为码长。
  15. 根据权利要求13或14所述的编码设备，其特征在于，包括：
    当R>1/2时，所述截短集合的元素个数
    Figure PCTCN2018120502-appb-100014
    所述打孔集合的元素个数|P1|＝|P|-|P2|，其中，所述R1为3/4或者R，或者；
    当R<1/3，且信息位长度小于等于64时，或者R等于1/3且码长M不大于128时，所述打孔集合的元素个数|P1|＝|P|，所述截短集合的元素个数|P2|＝0，或者；
    当
    Figure PCTCN2018120502-appb-100015
    或者
    Figure PCTCN2018120502-appb-100016
    且信息位长度大于64，或者
    Figure PCTCN2018120502-appb-100017
    且码长M大于128时，所述截短集合的元素个数
    Figure PCTCN2018120502-appb-100018
    所述打孔集合的元素个数|P1|＝|P|-|P2|，其中，R2为2/3或者1/2；
    其中，所述R为码率。
  16. 根据权利要求13-15任一项所述的编码设备，其特征在于，包括：所述截短集合的元素是从长度为N的初始序列v1中选取的，所述打孔集合的元素是从长度为N的比特反转序列v2中选取的；
    所述长度为N的初始序列v1＝{0,1,2，…,N-1}，所述比特反转序列v2是所述初始序列v1的每一个元素按其二进制进行比特反转得到的序列。
  17. 根据权利要求16所述的编码设备，其特征在于，
    所述打孔集合的元素包括：所述反转序列v2的前|P1|个元素；
    所述截短集合的元素包括：所述初始序列v1的后|P2|个元素。
  18. 根据权利要求16所述的编码设备，其特征在于，
    如果所述码率R等于1/3，且所述信息位长度K小于64，所述码长M大于128；
    所述反转序列v2的前|P1|个元素和所述初始序列v1的后|P2|个元素的交集不为空集，且交集的元素个数为|P1∩P2|，则：
    所述打孔集合的元素包括第一元素集和第三元素，所述第一元素集包括所述反转序列v2的前|P1|个元素中除|P1∩P2|个元素外的元素；所述第三元素集包含所述反转序列v2中除所述第一元素集外的前C p个元素；所述|P1∩P2|个元素包括：所述反转序列v2的前|P1|个元素和所述初始序列v1的后|P2|个元素的交集内的元素；
    所述截短集合的元素包括第二元素集和第四元素集，所述第二元素集包括所述初始序列 v1的后|P2|个元素中除所述|P1∩P2|个元素之外的元素；所述第四元素集包括所述初始序列v1中除所述第二元素集和所述第三元素集外的后C s个元素；
    当所述码率R等于1/3，且所述信息位长度K小于64，所述码长M大于128时，所述打孔集合的元素还进一步包括第三元素集，所述第三元素集包含所述反转序列v2中除所述第一元素集外的前C p个元素；
    所述截短集合的元素还进一步包括：所述初始序列v1中除所述第二元素集和所述第三元素集外的后C s个元素；
    如果不满足条件：所述码率R等于1/3，且所述信息位长度K小于64，所述码长M大于128，所述打孔集合的元素包括：比特反转序列v2的前|P1|个元素；所述截短集合的元素包括：初始序列v1中除打孔集合的元素外的后|P2|个元素。
  19. 一种编码设备，其特征在于，包括：
    获取单元，用于获取信息比特；
    处理单元，用于确定所述冻结集包括第一冻结子集，第二冻结子集以及第三冻结子集，所述第三冻结子集是根据所述第一冻结子集和所述第二冻结子集确定的；还用于采用所述冻结集对所述信息比特进行极化编码。
  20. 根据权利要求19所述的编码设备，其特征在于，包括：
    当R>1/2时，所述第二冻结子集的元素个数
    Figure PCTCN2018120502-appb-100019
    所述第一冻结子集的元素个数|F1|＝|P|-|P2|，其中，所述R1为3/4或者R，所述|P|＝N-M，其中
    Figure PCTCN2018120502-appb-100020
    为母码长度，所述M为码长；
    当R<1/3，且所述信息位长度K小于等于64时，或者R等于1/3且所述码长M不大于128时，所述第一冻结子集的元素个数|F1|＝|P|，所述第二冻结子集的元素个数|F2|＝0；
    当
    Figure PCTCN2018120502-appb-100021
    或者
    Figure PCTCN2018120502-appb-100022
    且信息位长度大于64，或者
    Figure PCTCN2018120502-appb-100023
    且码长M大于128时，所述第二冻结子集的元素个数
    Figure PCTCN2018120502-appb-100024
    所述第一冻结子集的元素个数|F1|＝|P|-|F2|，其中，所述R2为2/3或者1/2；
    其中，所述R为码率。
  21. 根据权利要求20所述的编码设备，其特征在于，包括：所述第一冻结子集包括长度为N初始序列v1的前|F1|个元素，所述第二冻结子集包括长度为N的比特反转序列v2的后|F2|个元素；
    所述长度为N的初始序列v1＝{0,1,2，…,N-1}，所述比特反转序列v2是所述初始序列v1的每一个元素按其二进制进行比特反转得到的序列。
  22. 根据权利要求20或21所述的编码设备，其特征在于，
    所述第三冻结子集的元素包括：所述初始序列中除所述第一冻结子集的元素和所述第二冻结子集的元素外的可靠度最低的M-K个元素，所述K为信息位长度。
  23. 根据权利要求19-22任一权利要求所述的编码设备，其特征在于，
    所述处理单元，还用于确定打孔图样，所述打孔图样包括打孔集合和截短集合，所述打孔集合和所述截短集合没有交集；还用于采用所述打孔图样对所述编码后的信息比特进行速率匹配。
  24. 根据权利要求23所述的编码设备，其特征在于，包括：
    所述截短集合的元素个数和所述第二冻结集的元素个数相同，所述打孔集合的元素个数和所述第一冻结集的元素个数相同。
  25. 一种编码设备，其特征在于，包括：
    处理器，用于信息比特的获取；
    所述处理器，还用于确定打孔图样，所述打孔图样包括打孔集合的元素和截短集合的元素，所述打孔集合和所述截短集合没有交集；还用于支持所述编码设备采用打孔图样对信息比特编码后的数据进行速率匹配。
  26. 根据权利要求25所述的编码设备，其特征在于，包括：所述打孔图样有|P|＝N-M个元素，其中
    Figure PCTCN2018120502-appb-100025
    为母码长度，所述M为码长。
  27. 根据权利要求25或26所述的编码设备，其特征在于，包括：
    当R>1/2时，所述截短集合的元素个数
    Figure PCTCN2018120502-appb-100026
    所述打孔集合的元素个数|P1|＝|P|-|P2|，其中，所述R1为3/4或者R，或者；
    当R<1/3，且信息位长度小于等于64时，或者R等于1/3且码长M不大于128时，所述打孔集合的元素个数|P1|＝|P|，所述截短集合的元素个数|P2|＝0，或者；
    当
    Figure PCTCN2018120502-appb-100027
    或者
    Figure PCTCN2018120502-appb-100028
    且信息位长度大于64，或者
    Figure PCTCN2018120502-appb-100029
    且码长M大于128时，所述截短集合的元素个数
    Figure PCTCN2018120502-appb-100030
    所述打孔集合的元素个数|P1|＝|P|-|P2|，其中，R2为2/3或者1/2；
    其中，所述R为码率。
  28. 根据权利要求25-27任一项所述的编码设备，其特征在于，包括：所述截短集合的元素是从长度为N的初始序列v1中选取的，所述打孔集合的元素是从长度为N的比特反转序列v2中选取的；
    所述长度为N的初始序列v1＝{0,1,2，…,N-1}，所述比特反转序列v2是所述初始序列v1的每一个元素按其二进制进行比特反转得到的序列。
  29. 根据权利要求28所述的编码设备，其特征在于，
    所述打孔集合的元素包括：所述反转序列v2的前|P1|个元素；
    所述截短集合的元素包括：所述初始序列v1的后|P2|个元素。
  30. 根据权利要求28所述的编码设备，其特征在于，
    如果所述码率R等于1/3，且所述信息位长度K小于64，所述码长M大于128；
    所述反转序列v2的前|P1|个元素和所述初始序列v1的后|P2|个元素的交集不为空集，且交集的元素个数为|P1∩P2|，则：
    所述打孔集合的元素包括第一元素集和第三元素，所述第一元素集包括所述反转序列v2的前|P1|个元素中除|P1∩P2|个元素外的元素；所述第三元素集包含所述反转序列v2中除所述第一元素集外的前C p个元素；所述|P1∩P2|个元素包括：所述反转序列v2的前|P1|个元素和所述初始序列v1的后|P2|个元素的交集内的元素；
    所述截短集合的元素包括第二元素集和第四元素集，所述第二元素集包括所述初始序列v1的后|P2|个元素中除所述|P1∩P2|个元素之外的元素；所述第四元素集包括所述初始序列v1中除所述第二元素集和所述第三元素集外的后C s个元素；
    当所述码率R等于1/3，且所述信息位长度K小于64，所述码长M大于128时，所述打孔集合的元素还进一步包括第三元素集，所述第三元素集包含所述反转序列v2中除所述第一元素集外的前C p个元素；
    所述截短集合的元素还进一步包括：所述初始序列v1中除所述第二元素集和所述第三元素集外的后C s个元素；
    如果不满足条件：所述码率R等于1/3，且所述信息位长度K小于64，所述码长M大于128，所述打孔集合的元素包括：比特反转序列v2的前|P1|个元素；所述截短集合的元素包括：初始序列v1中除打孔集合的元素外的后|P2|个元素。
  31. 一种编码设备，其特征在于，包括：
    处理器，用于获取信息比特；
    所述处理器，还用于确定所述冻结集包括第一冻结子集，第二冻结子集以及第三冻结子集，所述第三冻结子集是根据所述第一冻结子集和所述第二冻结子集确定的；还用于采用所述冻结集对所述信息比特进行极化编码。
  32. 根据权利要求31所述的编码设备，其特征在于，包括：
    当R>1/2时，所述第二冻结子集的元素个数
    Figure PCTCN2018120502-appb-100031
    所述第一冻结子集的元素个数|F1|＝|P|-|P2|，其中，所述R1为3/4或者R，所述|P|＝N-M，其中
    Figure PCTCN2018120502-appb-100032
    为母码长度，所述M为码长；
    当R<1/3，且所述信息位长度K小于等于64时，或者R等于1/3且所述码长M不大于128时，所述第一冻结子集的元素个数|F1|＝|P|，所述第二冻结子集的元素个数|F2|＝0；
    当
    Figure PCTCN2018120502-appb-100033
    或者
    Figure PCTCN2018120502-appb-100034
    且信息位长度大于64，或者
    Figure PCTCN2018120502-appb-100035
    且码长M大于128时，所述第二冻结子集的元素个数
    Figure PCTCN2018120502-appb-100036
    所述第一冻结子集的元素个数|F1|＝|P|-|F2|，其中，所述R2为2/3或者1/2；
    其中，所述R为码率。
  33. 根据权利要求32所述的编码设备，其特征在于，包括：所述第一冻结子集包括长度为N初始序列v1的前|F1|个元素，所述第二冻结子集包括长度为N的比特反转序列v2的后 |F2|个元素；
    所述长度为N的初始序列v1＝{0,1,2，…,N-1}，所述比特反转序列v2是所述初始序列v1的每一个元素按其二进制进行比特反转得到的序列。
  34. 根据权利要求32或33所述的编码设备，其特征在于，
    所述第三冻结子集的元素包括：所述初始序列中除所述第一冻结子集的元素和所述第二冻结子集的元素外的可靠度最低的M-K个元素，所述K为信息位长度。
  35. 根据权利要求31-34任一权利要求所述的编码设备，其特征在于，
    所述处理单元，还用于确定打孔图样，所述打孔图样包括打孔集合和截短集合，所述打孔集合和所述截短集合没有交集；还用于采用所述打孔图样对所述编码后的信息比特进行速率匹配。
  36. 根据权利要求35所述的编码设备，其特征在于，包括：
    所述截短集合的元素个数和所述第二冻结集的元素个数相同，所述打孔集合的元素个数和所述第一冻结集的元素个数相同。
  37. 一种可读存储介质，其特征在于，所述可读存储介质上存储有程序，当所述程序运行时，实现如权利要求1-6任一项所述的编码方法，或者实现如权利要求7-12任一项所述的编码方法。
  38. 一种包含指令的计算机程序产品，其特征在于，所述计算机程序产品运行时，实现如权利要求1-6任一项所述的编码方法，或者实现如权利要求7-12任一项所述的编码方法。
  39. 一种芯片系统，其特征在于，所述设备包括存储器、处理器，所述存储器中存储代码和数据，所述存储器与所述处理器耦合，所述处理器运行所述存储器中的代码使得所述设备执行权利要求1-6任一项所述的编码方法，或者执行权利要求7-12任一项所述的编码方法。
PCT/CN2018/120502 2017-12-26 2018-12-12 一种速率匹配和极化码编码的方法和设备 WO2019128707A1 (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
EP18894375.7A EP3720020A4 (en) 2017-12-26 2018-12-12 POLAR CODE CODING AND FLOW RATE ADAPTATION PROCESS AND DEVICE
US16/910,505 US11265108B2 (en) 2017-12-26 2020-06-24 Method and device for rate matching and polar encoding

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201711437275.1 2017-12-26
CN201711437275.1A CN109962753B (zh) 2017-12-26 2017-12-26 一种速率匹配和极化码编码的方法和设备

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/910,505 Continuation US11265108B2 (en) 2017-12-26 2020-06-24 Method and device for rate matching and polar encoding

Publications (1)

Publication Number Publication Date
WO2019128707A1 true WO2019128707A1 (zh) 2019-07-04

Family

ID=67022582

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2018/120502 WO2019128707A1 (zh) 2017-12-26 2018-12-12 一种速率匹配和极化码编码的方法和设备

Country Status (4)

Country Link
US (1) US11265108B2 (zh)
EP (1) EP3720020A4 (zh)
CN (1) CN109962753B (zh)
WO (1) WO2019128707A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110752851B (zh) * 2019-09-02 2023-04-25 广西大学 一种基于分层奇偶重排的极化码周期性凿孔图样构造方法
CN111614437B (zh) * 2020-04-30 2021-04-30 北京航空航天大学 一种基于scl译码算法的极化码构造优化方法
CN114499743B (zh) * 2020-10-26 2024-05-28 深圳市中兴微电子技术有限公司 通信数据的处理方法、装置、设备及存储介质
CN113179147A (zh) * 2021-02-05 2021-07-27 北京睿信丰科技有限公司 一种针对极化码速率匹配装置
CN113395071B (zh) * 2021-08-17 2021-11-26 北京理工大学 极化码打孔方法、装置、电子设备及存储介质
CN113765621B (zh) * 2021-08-24 2023-10-20 湖南遥昇通信技术有限公司 基于云字符概率表的数据编码系统以及方法
CN115720124A (zh) * 2021-08-24 2023-02-28 华为技术有限公司 一种编码、译码方法及通信装置
US11742980B2 (en) * 2021-11-17 2023-08-29 Qualcomm Incorporated Transmission puncturing schemes for rateless coding

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150077277A1 (en) * 2013-09-16 2015-03-19 Lsi Corporation Reduced polar codes
CN105493424A (zh) * 2013-12-31 2016-04-13 华为技术有限公司 一种Polar码的处理方法、系统及无线通信装置
CN107040261A (zh) * 2016-02-03 2017-08-11 旺宏电子股份有限公司 调整延伸极化码的码长度的方法及装置
WO2017176309A1 (en) * 2016-04-08 2017-10-12 Intel Corporation Polar codes for harq transmissions
WO2017194133A1 (en) * 2016-05-12 2017-11-16 Huawei Technologies Co., Ltd. Puncturing and shortening of polar codes

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2972655C (en) * 2014-03-24 2020-10-20 Huawei Technologies Co., Ltd. Polar code rate matching method and polar code rate matching apparatus
US10171204B2 (en) * 2016-05-13 2019-01-01 Mediatek Inc. Coded bit puncturing for polar codes
WO2018031712A1 (en) * 2016-08-10 2018-02-15 Idac Holdings, Inc. Advanced polar codes for next generation wireless communication systems
KR20190033588A (ko) * 2017-02-10 2019-03-29 텔레폰악티에볼라겟엘엠에릭슨(펍) 폴라 코드에 대한 레이트 매칭을 위한 시스템 및 방법
WO2018173006A1 (en) * 2017-03-24 2018-09-27 Telefonaktiebolaget Lm Ericsson (Publ) Methods and devices for puncturing a polar code
CN110048726B (zh) * 2017-04-25 2020-08-21 华为技术有限公司 编码方法、译码方法、装置和设备
CN107395319B (zh) * 2017-06-16 2020-07-14 哈尔滨工业大学深圳研究生院 基于打孔的码率兼容极化码编码方法及系统
CN107395324B (zh) * 2017-07-10 2020-04-14 北京理工大学 一种基于qup方法的低译码复杂度速率匹配极化码传输方法
TW201924294A (zh) * 2017-11-16 2019-06-16 財團法人資訊工業策進會 基於正交分頻多工的基頻處理裝置與基頻處理方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150077277A1 (en) * 2013-09-16 2015-03-19 Lsi Corporation Reduced polar codes
CN105493424A (zh) * 2013-12-31 2016-04-13 华为技术有限公司 一种Polar码的处理方法、系统及无线通信装置
CN107040261A (zh) * 2016-02-03 2017-08-11 旺宏电子股份有限公司 调整延伸极化码的码长度的方法及装置
WO2017176309A1 (en) * 2016-04-08 2017-10-12 Intel Corporation Polar codes for harq transmissions
WO2017194133A1 (en) * 2016-05-12 2017-11-16 Huawei Technologies Co., Ltd. Puncturing and shortening of polar codes

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3720020A4

Also Published As

Publication number Publication date
CN109962753A (zh) 2019-07-02
US20210266099A9 (en) 2021-08-26
CN109962753B (zh) 2022-02-18
US20200322090A1 (en) 2020-10-08
US11265108B2 (en) 2022-03-01
EP3720020A1 (en) 2020-10-07
EP3720020A4 (en) 2021-01-13

Similar Documents

Publication Publication Date Title
WO2019128707A1 (zh) 一种速率匹配和极化码编码的方法和设备
US11689220B2 (en) Method and device for interleaving data
JP6817452B2 (ja) レートマッチング方法、符号化装置、および通信装置
WO2018233414A1 (zh) 极化码编码的方法和装置
WO2014173133A1 (zh) 极性码的译码方法和译码装置
WO2019062145A1 (zh) Ploar编码方法和编码装置、译码方法和译码装置
WO2016172940A1 (zh) 极性码的译码方法和译码装置
CN113273083A (zh) 使用压缩的信道输出信息来解码数据的方法和系统
WO2018171401A1 (zh) 一种信息处理方法、装置及设备
US11239945B2 (en) Encoding method, decoding method, apparatus, and device
US20190386778A1 (en) Method, apparatus, and device for determining polar code encoding and decoding
WO2020147526A1 (zh) 一种级联crc码的极化码编码方法及装置
WO2019056941A1 (zh) 译码方法及设备、译码器
CN109768846A (zh) 基于二核三核混合极化码的凿孔方法、系统、装置及介质
WO2019206136A1 (zh) 极化码的速率匹配、解速率匹配方法及设备
WO2020177216A1 (zh) 一种新型缩短极化码方法和通信方法及系统
WO2018028469A1 (zh) 一种ldpc编码方法、编码装置及通信设备
WO2020147527A1 (zh) 一种极化编译码方法及装置
US8665970B2 (en) Method and arrangement related to blind detection
WO2018171764A1 (zh) 一种构造极化码序列的方法及装置
WO2018171777A1 (zh) 一种构造编码序列的方法，装置
WO2018127198A1 (zh) 数据处理方法和装置
WO2020253855A1 (zh) 一种通信方法及装置
CN108880737B (zh) 一种极化码构造方法、装置及网络设备
CN109150376B (zh) 一种信道编码方法及设备

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18894375

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2018894375

Country of ref document: EP

Effective date: 20200701