WO2019090912A1 - 扫描驱动电路及显示面板 - Google Patents

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WO2019090912A1
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controllable switch
control
pull
circuit
switch
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PCT/CN2017/117351
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曾丽媚
陈书志
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Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
Original Assignee
Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
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    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only

Definitions

  • the present invention relates to the field of display technologies, and in particular, to a scan driving circuit and a display panel.
  • GOA Gate Driver On Array
  • the reset function of the pull-up control signal point is realized by receiving a reset signal Reset or a trigger signal STV through a reset thin film transistor Tr, when the circuit operates,
  • the maximum potential of the pull-up control signal point Q(n) will be more than twice the turn-on voltage VGH, so that the voltage received by the gate, source and drain of the reset thin film transistor is large (as shown in Figure 2).
  • the reset thin film transistor is leaked, and the leakage will be aggravated when the circuit is operated for a long time, resulting in poor circuit reliability.
  • the technical problem to be solved by the present invention is to provide a scan driving circuit and a display panel to prevent leakage of the thin film transistor, thereby making the circuit more reliable.
  • the present invention adopts a technical solution to provide a scan driving circuit
  • the scan driving circuit includes a plurality of cascaded scan driving units, and each scan driving unit includes:
  • a pull-up control circuit for receiving the upper two-level transmission signal and charging the pull-up control signal point
  • a first reset circuit connected to the pull-up control circuit, for receiving an input signal, a first clock signal and a second clock signal to reset the pull-up control signal point, wherein the input signal is a DC voltage;
  • Pulling down a sustaining circuit connecting the pull-up control circuit, for receiving a first low frequency clock signal and a second low frequency clock signal to maintain a potential of the pull-up control signal point;
  • a pull-down circuit connected to the pull-up control circuit for receiving a lower two-stage scan driving signal to pull down a potential of the pull-up control signal point;
  • a pull-up circuit connected to the pull-up control circuit, the pull-down circuit and the pull-down maintaining circuit, for receiving the first clock signal and outputting the level-level signal and the current-level scan driving signal.
  • the present invention adopts a technical solution to provide a display panel, the display panel includes a scan driving circuit, and the scan driving circuit includes a plurality of cascaded scan driving units, and each scan driving unit includes :
  • a pull-up control circuit for receiving the upper two-level transmission signal and charging the pull-up control signal point
  • a first reset circuit connected to the pull-up control circuit, for receiving an input signal, a first clock signal and a second clock signal to reset the pull-up control signal point, wherein the input signal is a DC voltage;
  • Pulling down a sustaining circuit connecting the pull-up control circuit, for receiving a first low frequency clock signal and a second low frequency clock signal to maintain a potential of the pull-up control signal point;
  • a pull-down circuit connected to the pull-up control circuit for receiving a lower two-stage scan driving signal to pull down a potential of the pull-up control signal point;
  • a pull-up circuit connected to the pull-up control circuit, the pull-down circuit and the pull-down maintaining circuit, for receiving the first clock signal and outputting the level-level signal and the current-level scan driving signal.
  • the input voltage received by the first reset circuit is a DC voltage, thereby preventing the reset circuit from receiving a trigger signal or a reset signal, thereby causing a pull-up control signal point voltage. Too large, causing leakage of the circuit to improve circuit reliability.
  • Figure 1 is a schematic circuit diagram of a conventional scan driving circuit
  • FIG. 2 is a schematic diagram of a reset voltage of a reset thin film transistor of FIG. 1;
  • FIG. 3 is a circuit diagram of a first embodiment of a scan driving circuit of the present invention.
  • FIG. 4 is a circuit diagram of a second embodiment of the scan driving circuit of the present invention.
  • Figure 5 is a waveform diagram of the scan driving circuit of the present invention.
  • Fig. 6 is a schematic structural view of a display panel of the present invention.
  • FIG. 3 is a circuit diagram of a first embodiment of the scan driving circuit of the present invention.
  • the scan driving circuit includes a plurality of cascaded scan driving units 1 (the N-th scan driving unit is taken as an example in the specification), and each scan driving unit 1 includes a pull-up control circuit 10 for receiving the upper two stages.
  • the signal ST(N-2) is transmitted and the pull-up control signal point Q(N) is charged;
  • the first reset circuit 21 is connected to the pull-up control circuit 10 for receiving an input signal, a first clock signal CK and a second clock signal XCK to reset the pull-up control signal point Q(N), wherein
  • the input signal is a DC voltage
  • Pull-down maintaining circuit 30 connected to the pull-up control circuit 10, for receiving the first low-frequency clock signal LC1, the second low-frequency clock signal LC2 to maintain the potential of the pull-up control signal point Q(N);
  • a pull-down circuit 40 connected to the pull-up control circuit 10, for receiving the next two-stage scan driving signal G(N+2) to pull down the potential of the pull-up control signal point Q(N);
  • the pull-up circuit 50 is connected to the pull-up control circuit 10, the pull-down circuit 40, and the pull-down maintaining circuit 30, for receiving the first clock signal CK and outputting the level-level signal ST(N) and the present The level scan drive signal G(N).
  • the pull-up control circuit 10 includes a first controllable switch T1, and a control end of the first controllable switch T1 is connected to the first end of the first controllable switch T1 and receives the signal transmitted by the upper stage ST (N-2), the second end of the first controllable switch T1 is connected to the first reset circuit 21.
  • the first reset circuit 21 includes second to fourth controllable switches T2-T4 and a first reset switch Tr1, and the control end of the second controllable switch T2 is connected to the second controllable switch T2.
  • the first end receives the input signal
  • the second end of the second controllable switch T2 is connected to the control end of the first reset switch Tr1, the first end of the third controllable switch T3, and the first end a first end of the fourth controllable switch T4, the control end of the third controllable switch T3 receives the second clock signal XCK
  • the control end of the fourth controllable switch T4 receives the first clock signal CK
  • the first end of the first reset switch Tr1 is connected to the second end of the first controllable switch T1, the third controllable switch T3, the fourth controllable switch T4, and the first reset switch Tr1
  • the second end of the second terminal is connected to the first voltage terminal VSS2.
  • the pull-down maintaining circuit 30 includes eighth to nineteenth controllable switches T8-T19, and the control end of the eighth controllable switch T8 is connected to the first end of the eighth controllable switch T8 and the a first end of the ninth controllable switch T9 and receiving the first low frequency clock signal LC1, the second end of the eighth controllable switch T8 is connected to the control end of the ninth controllable switch T9 and the tenth a first end of the controllable switch T10, the second end of the ninth controllable switch T9 is connected to the first end of the eleventh controllable switch T11 and the twelfth controllable switch T12 and the thirteenth a control end of the tenth controllable switch T10, the control end of the tenth controllable switch T10 is connected to the control end of the eleventh controllable switch T11 and is connected to the pull-up control signal point Q(N), the twelfth The first end of the controllable switch T12 is connected to the first end of the fifteen
  • the pull-down circuit 40 includes a twentieth controllable switch T20 and a twenty-first controllable switch T21, and a control end of the twentieth controllable switch T20 is connected to the second eleven controllable switch T21.
  • the control terminal receives the lower-level scan driving signal G(N+2), and the first end of the twentieth controllable switch T20 is connected to the pull-up control signal point Q(N) and the pull-up circuit 50,
  • the second end of the twentieth controllable switch T20 is connected to the first voltage terminal VSS2, and the first end of the twenty-first controllable switch T21 is connected to the pull-up circuit 50, the second eleventh The second end of the controllable switch T21 is coupled to the second voltage terminal VSS1.
  • the pull-up circuit 50 includes a second controllable switch T22, a twenty-third controllable switch T23, and a capacitor C1.
  • the control end of the second controllable switch T22 is connected to the twentieth a control end of the three controllable switch T23 and a first end of the twentieth controllable switch T20, the first end of the twenty-second controllable switch T22 is connected to the second thirteen controllable switch T23 Receiving the first clock signal CK at one end, the second end of the twenty-second controllable switch T22 outputs a signal of the stage level ST(N), and the second end of the twenty-third controllable switch T23
  • the first end of the twenty-first controllable switch T21 and the first end of the fifteenth controllable switch T15 are connected to the end, and the scan line is used to output the scan driving signal G of the current stage ( N), the first end of the capacitor C1 is connected to the control end of the twenty-second controllable switch T22, and the second end of the capacitor C1 is
  • the first clock signal CK is opposite to the phase of the second clock signal XCK
  • the first low frequency clock signal LC1 is opposite to the phase of the second low frequency clock signal LC2
  • a period of the second low frequency clock signal LC2 is greater than a period of the first clock signal CK and the second clock signal XCK
  • a voltage of the first voltage terminal VSS2 and a voltage of the second voltage terminal VSS1 are both Is a negative voltage
  • the voltage of the first voltage terminal VSS2 is smaller than the voltage VSS1 of the second voltage terminal
  • the upper stage signal ST(N-2) is a signal of the upper two stages
  • the lower level scan driving signal G(N+2) is the next two levels of scan drive signals.
  • the first to fourth controllable switches T1-T4, the eighth to twenty-third controllable switches T8-T23, and the first reset switch Tr1 are all N-type thin film transistors.
  • the control terminals, the first end and the second end of the first to fourth controllable switches T1-T4, the eighth to twenty-third controllable switches T8-T23, and the first reset switch Tr1 respectively correspond to the N-type The gate, drain and source of the thin film transistor.
  • the second controllable switch T2 When the input voltage received by the control terminal of the second controllable switch T2 is the DC voltage DC, the second controllable switch T2 is turned on, and the point A is high, in each frame data transmission process. At this time, one of the first clock signal CK or the second clock signal XCK is high, and one of the third controllable switch T3 or the fourth controllable switch T4 is turned on. The high potential of point A is pulled low by the first voltage terminal VSS2, at which time the first reset switch Tr1 is turned off, the first reset circuit 21 does not reset the scan driving unit 1; a blank time of data transmission (ie, a gap between two frames of data transmission).
  • the first clock signal CK and the second clock signal XCK are both low, and the third controllable switch T3 and the first When the four controllable switches T4 are all turned off, the high potential of the point A is maintained.
  • the first reset switch Tr1 is turned on, and the potential of the pull-up control signal point Q(N) is the first The voltage terminal VSS2 is pulled low, and the first reset circuit 21 resets the scan driving unit 1 to avoid Bit circuit receives a trigger signal or a reset signal causes the voltage pull-up control signal point is too large, resulting in leakage circuit problems, to enhance the reliability of the circuit.
  • the working principle of the other part of the circuit of the scanning driving unit is the same as that of the other parts of the existing scanning driving unit, and details are not described herein again.
  • the working principle of the remaining scanning driving unit is the same as that of the N-level scanning driving unit, and details are not described herein again.
  • FIG. 4 is a circuit diagram of a second embodiment of the scan driving circuit of the present invention.
  • the second embodiment of the scan driving circuit is different from the first embodiment in that: when the input signal of the first reset circuit 21 is the first low frequency clock signal LC1, the scan driving circuit further includes The second reset circuit 22 is connected to the pull-up control circuit 10 and the first reset circuit 21 for receiving the second low frequency clock signal LC2, the first clock signal CK and the second clock signal XCK.
  • the pull-up control signal point Q(N) is reset, and the first reset circuit 21 and the second reset circuit 22 alternately operate.
  • the second reset circuit 22 includes fifth to seventh controllable switches T5-T7 and a second reset switch Tr2, and the control end of the fifth controllable switch T5 is connected to the fifth controllable switch T5.
  • the first end receives the second low frequency clock signal LC2, and the second end of the fifth controllable switch T5 is connected to the control end of the second reset switch Tr2 and the first end of the sixth controllable switch T6.
  • the control end of the sixth controllable switch T6 receives the second clock signal XCK
  • the control end of the seventh controllable switch T7 receives the first a clock signal CK
  • a first end of the second reset switch Tr2 is connected to a second end of the first controllable switch T1
  • the sixth controllable switch T6, the seventh controllable switch T7 and the The second end of the second reset switch Tr2 is connected to the first voltage terminal VSS2.
  • the first to twenty-third controllable switches T1-T23, the first reset switch Tr1, and the second reset switch Tr2 are all N-type thin film transistors, the first to the first The control terminals, the first end and the second end of the twenty-three controllable switches T1-T23, the first reset switch Tr1 and the second reset switch Tr2 respectively correspond to the gate and the drain of the N-type thin film transistor And source.
  • the second controllable switch T2 When the input voltage received by the control terminal of the second controllable switch T2 is the first low frequency clock signal LC1 and the first low frequency clock signal LC1 is high, then the second low frequency clock signal LC2 is low at this time. Potential, the second controllable switch T2 is turned on, at which point A is high, and during each frame data transmission, one of the first clock signal CK or the second clock signal XCK is at this time. If the potential is high, one of the third controllable switch T3 or the fourth controllable switch T4 is turned on, and the high potential of the point A is pulled low by the first voltage terminal VSS2. The first reset switch Tr1 is turned off, and the first reset circuit 21 does not reset the scan driving unit 1.
  • the second reset circuit 22 does not reset the scan driving unit 1; in the blank time of two frames of data transmission (ie The gap between two frames of data transmission), at this time, the first clock signal CK and When the second clock signal XCK is low, the third controllable switch T3 and the fourth controllable switch T4 are both turned off, then the high potential of the point A is maintained, and the first reset is performed.
  • the switch Tr1 is turned on, the potential of the pull-up control signal point Q(N) is pulled low by the first voltage terminal VSS2, and the first reset circuit 21 resets the scan driving unit 1.
  • the second low frequency clock signal LC2 When the first low frequency clock signal LC1 is low, then the second low frequency clock signal LC2 is at a high potential, and the fifth controllable switch T5 is turned on, at which point B is high, at each During a frame data transmission, when one of the first clock signal CK or the second clock signal XCK is at a high level, the sixth controllable switch T6 or the seventh controllable switch T7 One of the conduction states, the high potential of the point B is pulled low by the first voltage terminal VSS2, at which time the second reset switch Tr1 is turned off, and the second reset circuit 22 does not operate the scan driving unit.
  • the first reset circuit 21 does not reset the scan driving unit 1; in the blank time of two frames of data transmission (ie, the gap of two frames of data transmission), the first clock signal CK and the second clock at this time The signal XCK is low, and the sixth controllable switch T6 and the seventh When the switch T7 is turned off, the high potential of the point B is maintained. At this time, the second reset switch Tr2 is turned on, and the potential of the pull-up control signal point Q(N) is the first voltage terminal VSS2.
  • the second reset circuit 22 resets the scan driving unit 1 to thereby receive the first low frequency clock signal LC1 or the first reset circuit 21 or the second reset circuit 22
  • the second low-frequency clock signal LC2 is alternately reset to the scan driving unit 1 to prevent the reset circuit from receiving the trigger signal or the reset signal, causing the voltage of the pull-up control signal to be excessively large, causing leakage of the circuit, and avoiding
  • the problem of increased leakage due to long-term operation of the circuit is to improve circuit reliability.
  • the working principle of the other part of the circuit of the scanning driving unit is the same as that of the other parts of the existing scanning driving unit, and details are not described herein again.
  • the working principle of the remaining scanning driving unit is the same as that of the N-level scanning driving unit, and details are not described herein again.
  • FIG. 6 is a schematic structural view of a display panel of the present invention.
  • the display panel includes the scan driving circuit of any one of the above, and the display panel is an OLED or an LCD, and other devices and functions in the display panel are the same as those of the existing display panel, and are no longer used herein. Narration.
  • the scan driving circuit and the display panel receive the DC voltage or the first low frequency clock signal or the second low frequency clock signal through the first reset circuit or the second reset circuit and alternately scan the scan
  • the driving unit performs resetting to prevent the reset circuit from receiving the trigger signal or the reset signal, causing the voltage of the pull-up control signal to be excessively large, causing leakage of the circuit, and avoiding the problem of increased leakage due to long-term operation of the circuit, thereby improving circuit reliability. Sex.

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Abstract

一种扫描驱动电路及显示面板。扫描驱动电路中的扫描驱动单元（1）包括：上拉控制电路（10），接收上两级级传信号（ST(N-2)），对上拉控制信号点（Q(N)）充电；第一复位电路（21），接收输入信号、第一及第二时钟信号（CK, XCK），对上拉控制信号点（Q(N)）复位，输入信号为直流电压（DC）；下拉维持电路（30），接收第一、第二低频时钟信号（LC1, LC2），维持上拉控制信号点（Q(N)）的电位；下拉电路（40），接收下两级扫描驱动信号（G(N+2)），对上拉控制信号点（Q(N)）下拉；上拉电路（50），接收第一时钟信号（CK）并输出本级级传信号（ST(N)）及本级扫描驱动信号（G(N)）。该扫描驱动电路可防止电路漏电，提升电路信赖性。

Description

扫描驱动电路及显示面板
【技术领域】
本发明涉及显示技术领域，特别是涉及一种扫描驱动电路及显示面板。
【背景技术】
GOA(Gate Driver On Array，阵列基板行驱动) 是利用薄膜晶体管液晶显示器阵列制程将栅极行扫描驱动信号电路制作在阵列基板上，实现对显示装置逐行扫描的驱动方式的一项技术。随着低温多晶硅（LTPS）半导体薄膜晶体管的发展，而且由于LTPS半导体本身超高载流子迁移率的特性，相应的显示装置周边集成电路也成为业界关注的焦点。然而，现有显示装置的扫描驱动电路中（如图1所示）对上拉控制信号点的复位功能是通过一个复位薄膜晶体管Tr接收复位信号Reset或触发信号STV来实现，在电路工作时，上拉控制信号点Q(n)的最高电位会达到开启电压VGH的两倍以上，使得复位薄膜晶体管的栅极、源极及漏极接收到的电压较大（如图2所示），容易造成复位薄膜晶体管漏电，在电路长时间工作时漏电会加重，导致电路信赖性较差。
【发明内容】
本发明主要解决的技术问题是提供一种扫描驱动电路及显示面板，以防止薄膜晶体管漏电，进而使得电路信赖性较好。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种扫描驱动电路，所述扫描驱动电路包括若干级联的扫描驱动单元，每一扫描驱动单元包括：
上拉控制电路，用于接收上两级级传信号并对上拉控制信号点充电；
第一复位电路，连接所述上拉控制电路，用于接收输入信号、第一时钟信号及第二时钟信号以对所述上拉控制信号点进行复位，其中所述输入信号为直流电压；
下拉维持电路，连接所述上拉控制电路，用于接收第一低频时钟信号、第二低频时钟信号以维持所述上拉控制信号点的电位；
下拉电路，连接所述上拉控制电路，用于接收下两级扫描驱动信号以对所述上拉控制信号点的电位进行下拉；及
上拉电路，连接所述上拉控制电路、所述下拉电路及所述下拉维持电路，用于接收所述第一时钟信号并输出本级级传信号及本级扫描驱动信号。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种显示面板，所述显示面板包括扫描驱动电路，所述扫描驱动电路包括若干级联的扫描驱动单元，每一扫描驱动单元包括：
上拉控制电路，用于接收上两级级传信号并对上拉控制信号点充电；
第一复位电路，连接所述上拉控制电路，用于接收输入信号、第一时钟信号及第二时钟信号以对所述上拉控制信号点进行复位，其中所述输入信号为直流电压；
下拉维持电路，连接所述上拉控制电路，用于接收第一低频时钟信号、第二低频时钟信号以维持所述上拉控制信号点的电位；
下拉电路，连接所述上拉控制电路，用于接收下两级扫描驱动信号以对所述上拉控制信号点的电位进行下拉；及
上拉电路，连接所述上拉控制电路、所述下拉电路及所述下拉维持电路，用于接收所述第一时钟信号并输出本级级传信号及本级扫描驱动信号。
本发明的有益效果是：区别于现有技术的情况，本发明通过所述第一复位电路接收的输入电压为直流电压以此避免复位电路接收触发信号或者复位信号而造成上拉控制信号点电压过大，造成电路漏电的问题，以提升电路信赖性。
【附图说明】
图1现有的扫描驱动电路的电路示意图；
图2是图1中的复位薄膜晶体管接收电压的示意图；
图3是本发明扫描驱动电路的第一实施例的电路示意图；
图4是本发明扫描驱动电路的第二实施例的电路示意图；
图5是本发明扫描驱动电路的波形示意图；
图6是本发明显示面板的结构示意图。
【具体实施方式】
请参阅图3，是本发明扫描驱动电路的第一实施例的电路示意图。所述扫描驱动电路包括若干级联的扫描驱动单元1（本说明书中以第N级扫描驱动单元为例进行说明），每一扫描驱动单元1包括上拉控制电路10，用于接收上两级级传信号ST(N-2)并对上拉控制信号点Q(N)充电；
第一复位电路21，连接所述上拉控制电路10，用于接收输入信号、第一时钟信号CK及第二时钟信号XCK以对所述上拉控制信号点Q(N)进行复位，其中所述输入信号为直流电压；
下拉维持电路30，连接所述上拉控制电路10，用于接收第一低频时钟信号LC1、第二低频时钟信号LC2以维持所述上拉控制信号点Q(N)的电位；
下拉电路40，连接所述上拉控制电路10，用于接收下两级扫描驱动信号G(N+2)以对所述上拉控制信号点Q(N)的电位进行下拉；及
上拉电路50，连接所述上拉控制电路10、所述下拉电路40及所述下拉维持电路30，用于接收所述第一时钟信号CK并输出本级级传信号ST(N)及本级扫描驱动信号G(N)。
具体地，所述上拉控制电路10包括第一可控开关T1，所述第一可控开关T1的控制端连接所述第一可控开关T1的第一端并接收所述上级级传信号ST(N-2)，所述第一可控开关T1的第二端连接所述第一复位电路21。
具体地，所述第一复位电路21包括第二至第四可控开关T2-T4及第一复位开关Tr1，所述第二可控开关T2的控制端连接所述第二可控开关T2的第一端并接收所述输入信号，所述第二可控开关T2的第二端连接所述第一复位开关Tr1的控制端、所述第三可控开关T3的第一端及所述第四可控开关T4的第一端，所述第三可控开关T3的控制端接收所述第二时钟信号XCK，所述第四可控开关T4的控制端接收所述第一时钟信号CK，所述第一复位开关Tr1的第一端连接所述第一可控开关T1的第二端，所述第三可控开关T3、所述第四可控开关T4及所述第一复位开关Tr1的第二端均连接第一电压端VSS2。
具体地，所述下拉维持电路30包括第八至第十九可控开关T8-T19，所述第八可控开关T8的控制端连接所述第八可控开关T8的第一端及所述第九可控开关T9的第一端并接收所述第一低频时钟信号LC1，所述第八可控开关T8的第二端连接所述第九可控开关T9的控制端及所述第十可控开关T10的第一端，所述第九可控开关T9的第二端连接所述第十一可控开关T11的第一端及所述第十二可控开关T12及第十三可控开关T13的控制端，所述第十可控开关T10的控制端连接所述第十一可控开关T11的控制端并连接所述上拉控制信号点Q(N)，所述第十二可控开关T12的第一端连接所述第十五可控开关T15的第一端及所述上拉电路50，所述第十三可控开关T13的第一端连接所述第一可控开关T1的第二端及所述上拉控制信号点Q(N)，所述第十四可控开关T14的控制端连接所述第十五可控开关T15的控制端、所述第六可控开关T6的第二端及所述第十八可控开关T18的第一端，所述第十四可控开关T14的第一端连接所述上拉控制信号点Q(N)，所述第十六可控开关T16的控制端连接所述第十七可控开关T17的第二端及第十九可控开关T19的第一端，所述第十六可控开关T16的第一端连接所述第十七可控开关T17的第一端及所述第十七可控开关T17的控制端并接收所述第二低频时钟信号LC2，所述第十八可控开关T18的控制端连接所述第十九可控开关T19的控制端并连接所述上拉控制信号点Q(N)，所述第十可控开关T10的第二端、所述第十一可控开关T11的第二端、所述第十三可控开关T13的第二端、所述第十四可控开关T14的第二端、所述第十八可控开关T18的第二端及所述第十九可控开关T19的第二端均连接所述第一电压端VSS1，所述第十二可控开关T12的第二端及所述第十五可控开关T15的第二端均连接所述第二电压端VSS1。
具体地，所述下拉电路40包括第二十可控开关T20及第二十一可控开关T21，所述第二十可控开关T20的控制端连接所述第二十一可控开关T21的控制端并接收所述下级扫描驱动信号G(N+2)，所述第二十可控开关T20的第一端连接所述上拉控制信号点Q(N)及所述上拉电路50，所述第二十可控开关T20的第二端连接所述第一电压端VSS2，所述第二十一可控开关T21的第一端连接所述上拉电路50，所述第二十一可控开关T21的第二端连接所述第二电压端VSS1。
具体地，所述上拉电路50包括第二十二可控开关T22、第二十三可控开关T23及电容C1，所述第二十二可控开关T22的控制端连接所述第二十三可控开关T23的控制端及所述第二十可控开关T20的第一端，所述第二十二可控开关T22的第一端连接所述第二十三可控开关T23的第一端并接收所述第一时钟信号CK，所述第二十二可控开关T22的第二端输出本级级传信号ST(N)，所述第二十三可控开关T23的第二端连接扫描线、所述第二十一可控开关T21的第一端及所述第十五可控开关T15的第一端，所述扫描线用于输出所述本级扫描驱动信号G(N)，所述电容C1的第一端连接所述第二十二可控开关T22的控制端，所述电容C1的第二端连接所述扫描线。
其中，所述第一时钟信号CK与所述第二时钟信号XCK的相位相反，所述第一低频时钟信号LC1与所述第二低频时钟信号LC2的相位相反，所述第一低频时钟信号LC1及所述第二低频时钟信号LC2的周期大于所述第一时钟信号CK及所述第二时钟信号XCK的周期，所述第一电压端VSS2的电压及所述第二电压端VSS1的电压均为负电压，且所述第一电压端VSS2的电压小于所述第二电压端的电压VSS1，所述上级级传信号ST(N-2)为上两级级传信号，所述下级扫描驱动信号G(N+2)为下两级扫描驱动信号。
在本实施例中，所述第一至第四可控开关T1-T4、第八至第二十三可控开关T8-T23及所述第一复位开关Tr1均为N型薄膜晶体管，所述第一至第四可控开关T1-T4、第八至第二十三可控开关T8-T23及所述第一复位开关Tr1的控制端、第一端及第二端分别对应所述N型薄膜晶体管的栅极、漏极及源极。
所述扫描驱动电路的工作原理描述如下（本实施例中仅以第N级扫描驱动单元为例进行说明）：
当所述第二可控开关T2的控制端接收的输入电压为直流电压DC时，所述第二可控开关T2导通，此时A点为高电位，在每一帧数据传输过程中，此时所述第一时钟信号CK或者所述第二时钟信号XCK中的一个为高电位，则所述第三可控开关T3或者所述第四可控开关T4中的一个导通，则所述A点的高电位被所述第一电压端VSS2拉低，此时所述第一复位开关Tr1截止，所述第一复位电路21不会对所述扫描驱动单元1进行复位；在两帧数据传输的空白时间（即两帧数据传输的间隙），此时所述第一时钟信号CK及所述第二时钟信号XCK均为低电位，则所述第三可控开关T3及所述第四可控开关T4均截止，则所述A点的高电位被维持，此时所述第一复位开关Tr1导通，则所述上拉控制信号点Q(N)的电位被所述第一电压端VSS2拉低，所述第一复位电路21对所述扫描驱动单元1进行复位，以此避免复位电路接收触发信号或者复位信号而造成上拉控制信号点电压过大，造成电路漏电的问题，以提升电路信赖性。所述扫描驱动单元的其他部分电路的工作原理与现有扫描驱动单元的其他部分电路的工作原理相同，在此不再赘述。其余扫描驱动单元的工作原理与所述N级扫描驱动单元的工作原理相同，在此不再赘述。
请参阅图4，是本发明扫描驱动电路的第二实施例的电路示意图。所述扫描驱动电路的第二实施例与上述第一实施例的区别之处在于：在所述第一复位电路21的输入信号为第一低频时钟信号LC1时，所述扫描驱动电路还包括第二复位电路22，连接所述上拉控制电路10及所述第一复位电路21，用于接收第二低频时钟信号LC2、所述第一时钟信号CK及所述第二时钟信号XCK以对所述上拉控制信号点Q(N)进行复位，所述第一复位电路21与所述第二复位电路22交替工作。
具体地，所述第二复位电路22包括第五至第七可控开关T5-T7及第二复位开关Tr2，所述第五可控开关T5的控制端连接所述第五可控开关T5的第一端并接收所述第二低频时钟信号LC2，所述第五可控开关T5的第二端连接所述第二复位开关Tr2的控制端、所述第六可控开关T6的第一端及所述第七可控开关T7的第一端，所述第六可控开关T6的控制端接收所述第二时钟信号XCK，所述第七可控开关T7的控制端接收所述第一时钟信号CK，所述第二复位开关Tr2的第一端连接所述第一可控开关T1的第二端，所述第六可控开关T6、所述第七可控开关T7及所述第二复位开关Tr2的第二端均连接所述第一电压端VSS2。
在本实施例中，所述第一至第二十三可控开关T1-T23、所述第一复位开关Tr1及所述第二复位开关Tr2均为N型薄膜晶体管，所述第一至第二十三可控开关T1-T23、所述第一复位开关Tr1及所述第二复位开关Tr2的控制端、第一端及第二端分别对应所述N型薄膜晶体管的栅极、漏极及源极。
请参阅图4及图5，所述扫描驱动电路的工作原理描述如下（本实施例中仅以第N级扫描驱动单元为例进行说明）：
当所述第二可控开关T2的控制端接收的输入电压为第一低频时钟信号LC1且所述第一低频时钟信号LC1为高电位时，则此时所述第二低频时钟信号LC2为低电位，所述第二可控开关T2导通，此时A点为高电位，在每一帧数据传输过程中，此时所述第一时钟信号CK或者所述第二时钟信号XCK中的一个为高电位，则所述第三可控开关T3或者所述第四可控开关T4中的一个导通，则所述A点的高电位被所述第一电压端VSS2拉低，此时所述第一复位开关Tr1截止，所述第一复位电路21不会对所述扫描驱动单元1进行复位，此时由于所述第二低频时钟信号LC2为低电位，则所述第五可控开关T5截止，此时B点为低电位，所述第二复位开关Tr2截止，则所述第二复位电路22不会对所述扫描驱动单元1进行复位；在两帧数据传输的空白时间（即两帧数据传输的间隙），此时所述第一时钟信号CK及所述第二时钟信号XCK均为低电位，则所述第三可控开关T3及所述第四可控开关T4均截止，则所述A点的高电位被维持，此时所述第一复位开关Tr1导通，则所述上拉控制信号点Q(N)的电位被所述第一电压端VSS2拉低，所述第一复位电路21对所述扫描驱动单元1进行复位。
当所述第一低频时钟信号LC1为低电位时，则此时所述第二低频时钟信号LC2为高电位，所述第五可控开关T5导通，此时B点为高电位，在每一帧数据传输过程中，此时所述第一时钟信号CK或者所述第二时钟信号XCK中的一个为高电位，则所述第六可控开关T6或者所述第七可控开关T7中的一个导通，则所述B点的高电位被所述第一电压端VSS2拉低，此时所述第二复位开关Tr1截止，所述第二复位电路22不会对所述扫描驱动单元1进行复位，此时由于所述第一低频时钟信号LC1为低电位，则所述第二可控开关T2截止，此时A点为低电位，所述第一复位开关Tr1截止，则所述第一复位电路21不会对所述扫描驱动单元1进行复位；在两帧数据传输的空白时间（即两帧数据传输的间隙），此时所述第一时钟信号CK及所述第二时钟信号XCK均为低电位，则所述第六可控开关T6及所述第七可控开关T7均截止，则所述B点的高电位被维持，此时所述第二复位开关Tr2导通，则所述上拉控制信号点Q(N)的电位被所述第一电压端VSS2拉低，所述第二复位电路22对所述扫描驱动单元1进行复位，以此实现通过所述第一复位电路21或者所述第二复位电路22接收所述第一低频时钟信号LC1或者所述第二低频时钟信号LC2并交替地对所述扫描驱动单元1进行复位，来避免复位电路接收触发信号或者复位信号而造成上拉控制信号点电压过大，造成电路漏电的问题，并且避免了由于电路长时间工作造成漏电加重的问题，以提升电路信赖性。所述扫描驱动单元的其他部分电路的工作原理与现有扫描驱动单元的其他部分电路的工作原理相同，在此不再赘述。其余扫描驱动单元的工作原理与所述N级扫描驱动单元的工作原理相同，在此不再赘述。
请参阅图6，是本发明显示面板的结构示意图。所述显示面板包括上述任一所述的扫描驱动电路，所述显示面板为OLED或LCD，所述显示面板内的其他器件及功能与现有的显示面板的器件及功能相同，在此不再赘述。
所述扫描驱动电路及显示面板通过所述第一复位电路或者所述第二复位电路接收所述直流电压或者所述第一低频时钟信号或者所述第二低频时钟信号并交替地对所述扫描驱动单元进行复位，来避免复位电路接收触发信号或者复位信号而造成上拉控制信号点电压过大，造成电路漏电的问题，并且避免了由于电路长时间工作造成漏电加重的问题，以提升电路信赖性。
以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (18)

  1. 一种扫描驱动电路，其中，所述扫描驱动电路包括若干级联的扫描驱动单元，每一扫描驱动单元包括：
    上拉控制电路，用于接收上两级级传信号并对上拉控制信号点充电；
    第一复位电路，连接所述上拉控制电路，用于接收输入信号、第一时钟信号及第二时钟信号以对所述上拉控制信号点进行复位，其中所述输入信号为直流电压；
    下拉维持电路，连接所述上拉控制电路，用于接收第一低频时钟信号、第二低频时钟信号以维持所述上拉控制信号点的电位；
    下拉电路，连接所述上拉控制电路，用于接收下两级扫描驱动信号以对所述上拉控制信号点的电位进行下拉；及
    上拉电路，连接所述上拉控制电路、所述下拉电路及所述下拉维持电路，用于接收所述第一时钟信号并输出本级级传信号及本级扫描驱动信号。
  2. 根据权利要求1所述的扫描驱动电路，其中，在所述第一复位电路的输入信号为第一低频时钟信号时，所述扫描驱动电路还包括第二复位电路，连接所述上拉控制电路及所述第一复位电路，用于接收第二低频时钟信号、所述第一时钟信号及所述第二时钟信号以对所述上拉控制信号点进行复位，在所述第一低频时钟信号或所述第二低频时钟信号的控制下所述第一复位电路与所述第二复位电路交替工作。
  3. 根据权利要求2所述的扫描驱动电路，其中，所述上拉控制电路包括第一可控开关，所述第一可控开关的控制端连接所述第一可控开关的第一端并接收所述上两级级传信号，所述第一可控开关的第二端连接所述第一复位电路及所述第二复位电路。
  4. 根据权利要求3所述的扫描驱动电路，其中，所述第一复位电路包括第二至第四可控开关及第一复位开关，所述第二可控开关的控制端连接所述第二可控开关的第一端并接收所述输入信号，所述第二可控开关的第二端连接所述第一复位开关的控制端、所述第三可控开关的第一端及所述第四可控开关的第一端，所述第三可控开关的控制端接收所述第二时钟信号，所述第四可控开关的控制端接收所述第一时钟信号，所述第一复位开关的第一端连接所述第一可控开关的第二端及所述第二复位电路，所述第三可控开关、所述第四可控开关及所述第一复位开关的第二端均连接第一电压端；
    所述第二复位电路包括第五至第七可控开关及第二复位开关，所述第五可控开关的控制端连接所述第五可控开关的第一端并接收所述第二低频时钟信号，所述第五可控开关的第二端连接所述第二复位开关的控制端、所述第六可控开关的第一端及所述第七可控开关的第一端，所述第六可控开关的控制端接收所述第二时钟信号，所述第七可控开关的控制端接收所述第一时钟信号，所述第二复位开关的第一端连接所述第一可控开关的第二端，所述第六可控开关、所述第七可控开关及所述第二复位开关的第二端均连接所述第一电压端。
  5. 根据权利要求4所述的扫描驱动电路，其中，所述下拉维持电路包括第八至第十九可控开关，所述第八可控开关的控制端连接所述第八可控开关的第一端及所述第九可控开关的第一端并接收所述第一低频时钟信号，所述第八可控开关的第二端连接所述第九可控开关的控制端及所述第十可控开关的第一端，所述第九可控开关的第二端连接所述第十一可控开关的第一端及所述第十二及第十三可控开关的控制端，所述第十可控开关的控制端连接所述第十一可控开关的控制端并连接所述上拉控制信号点，所述第十二可控开关的第一端连接所述第十五可控开关的第一端及所述上拉电路，所述第十三可控开关的第一端连接所述第一可控开关的第二端及所述上拉控制信号点，所述第十四可控开关的控制端连接所述第十五可控开关的控制端、所述第六可控开关的第二端及所述第十八可控开关的第一端，所述第十四可控开关的第一端连接所述上拉控制信号点，所述第十六可控开关的控制端连接所述第十七可控开关的第二端及第十九可控开关的第一端，所述第十六可控开关的第一端连接所述第十七可控开关的第一端及所述第十七可控开关的控制端并接收所述第二低频时钟信号，所述第十八可控开关的控制端连接所述第十九可控开关的控制端并连接所述上拉控制信号点，所述第十可控开关的第二端、所述第十一可控开关的第二端、所述第十三可控开关的第二端、所述第十四可控开关的第二端、所述第十八可控开关的第二端及所述第十九可控开关的第二端均连接所述第一电压端，所述第十二可控开关的第二端及所述第十五可控开关的第二端均连接所述第二电压端。
  6. 根据权利要求5所述的扫描驱动电路，其中，所述下拉电路包括第二十可控开关及第二十一可控开关，所述第二十可控开关的控制端连接所述第二十一可控开关的控制端并接收所述下两级扫描驱动信号，所述第二十可控开关的第一端连接所述上拉控制信号点及所述上拉电路，所述第二十可控开关的第二端连接所述第一电压端，所述第二十一可控开关的第一端连接所述上拉电路，所述第二十一可控开关的第二端连接所述第二电压端。
  7. 根据权利要求6所述的扫描驱动电路，其中，所述上拉电路包括第二十二可控开关、第二十三可控开关及电容，所述第二十二可控开关的控制端连接所述第二十三可控开关的控制端及所述第二十可控开关的第一端，所述第二十二可控开关的第一端连接所述第二十三可控开关的第一端并接收所述第一时钟信号，所述第二十二可控开关的第二端输出本级级传信号，所述第二十三可控开关的第二端连接扫描线、所述第二十一可控开关的第一端及所述第十五可控开关的第一端，所述扫描线用于输出所述本级扫描驱动信号，所述电容的第一端连接所述第二十二可控开关的控制端，所述电容的第二端连接所述扫描线。
  8. 根据权利要求5所述的扫描驱动电路，其中，所述第一时钟信号与所述第二时钟信号的相位相反，所述第一低频时钟信号与所述第二低频时钟信号的相位相反，所述第一低频时钟信号及所述第二低频时钟信号的周期大于所述第一时钟信号及所述第二时钟信号的周期，所述第一电压端的电压及所述第二电压端的电压均为负电压，且所述第一电压端的电压小于所述第二电压端的电压，所述上级级传信号为上两级级传信号，所述下级扫描驱动信号为下两级扫描驱动信号。
  9. 根据权利要求7所述的扫描驱动电路，其中，所述第一至第二十三可控开关、所述第一复位开关及所述第二复位开关均为N型薄膜晶体管，所述第一至第二十三可控开关、所述第一复位开关及所述第二复位开关的控制端、第一端及第二端分别对应所述N型薄膜晶体管的栅极、漏极及源极。
  10. 一种显示面板，其中，所述显示面板包括扫描驱动电路，所述扫描驱动电路包括若干级联的扫描驱动单元，每一扫描驱动单元包括：
    上拉控制电路，用于接收上两级级传信号并对上拉控制信号点充电；
    第一复位电路，连接所述上拉控制电路，用于接收输入信号、第一时钟信号及第二时钟信号以对所述上拉控制信号点进行复位，其中所述输入信号为直流电压；
    下拉维持电路，连接所述上拉控制电路，用于接收第一低频时钟信号、第二低频时钟信号以维持所述上拉控制信号点的电位；
    下拉电路，连接所述上拉控制电路，用于接收下两级扫描驱动信号以对所述上拉控制信号点的电位进行下拉；及
    上拉电路，连接所述上拉控制电路、所述下拉电路及所述下拉维持电路，用于接收所述第一时钟信号并输出本级级传信号及本级扫描驱动信号。
  11. 根据权利要求10所述的显示面板，其中，在所述第一复位电路的输入信号为第一低频时钟信号时，所述扫描驱动电路还包括第二复位电路，连接所述上拉控制电路及所述第一复位电路，用于接收第二低频时钟信号、所述第一时钟信号及所述第二时钟信号以对所述上拉控制信号点进行复位，在所述第一低频时钟信号或所述第二低频时钟信号的控制下所述第一复位电路与所述第二复位电路交替工作。
  12. 根据权利要求11所述的显示面板，其中，所述上拉控制电路包括第一可控开关，所述第一可控开关的控制端连接所述第一可控开关的第一端并接收所述上两级级传信号，所述第一可控开关的第二端连接所述第一复位电路及所述第二复位电路。
  13. 根据权利要求12所述的显示面板，其中，所述第一复位电路包括第二至第四可控开关及第一复位开关，所述第二可控开关的控制端连接所述第二可控开关的第一端并接收所述输入信号，所述第二可控开关的第二端连接所述第一复位开关的控制端、所述第三可控开关的第一端及所述第四可控开关的第一端，所述第三可控开关的控制端接收所述第二时钟信号，所述第四可控开关的控制端接收所述第一时钟信号，所述第一复位开关的第一端连接所述第一可控开关的第二端及所述第二复位电路，所述第三可控开关、所述第四可控开关及所述第一复位开关的第二端均连接第一电压端；
    所述第二复位电路包括第五至第七可控开关及第二复位开关，所述第五可控开关的控制端连接所述第五可控开关的第一端并接收所述第二低频时钟信号，所述第五可控开关的第二端连接所述第二复位开关的控制端、所述第六可控开关的第一端及所述第七可控开关的第一端，所述第六可控开关的控制端接收所述第二时钟信号，所述第七可控开关的控制端接收所述第一时钟信号，所述第二复位开关的第一端连接所述第一可控开关的第二端，所述第六可控开关、所述第七可控开关及所述第二复位开关的第二端均连接所述第一电压端。
  14. 根据权利要求13所述的显示面板，其中，所述下拉维持电路包括第八至第十九可控开关，所述第八可控开关的控制端连接所述第八可控开关的第一端及所述第九可控开关的第一端并接收所述第一低频时钟信号，所述第八可控开关的第二端连接所述第九可控开关的控制端及所述第十可控开关的第一端，所述第九可控开关的第二端连接所述第十一可控开关的第一端及所述第十二及第十三可控开关的控制端，所述第十可控开关的控制端连接所述第十一可控开关的控制端并连接所述上拉控制信号点，所述第十二可控开关的第一端连接所述第十五可控开关的第一端及所述上拉电路，所述第十三可控开关的第一端连接所述第一可控开关的第二端及所述上拉控制信号点，所述第十四可控开关的控制端连接所述第十五可控开关的控制端、所述第六可控开关的第二端及所述第十八可控开关的第一端，所述第十四可控开关的第一端连接所述上拉控制信号点，所述第十六可控开关的控制端连接所述第十七可控开关的第二端及第十九可控开关的第一端，所述第十六可控开关的第一端连接所述第十七可控开关的第一端及所述第十七可控开关的控制端并接收所述第二低频时钟信号，所述第十八可控开关的控制端连接所述第十九可控开关的控制端并连接所述上拉控制信号点，所述第十可控开关的第二端、所述第十一可控开关的第二端、所述第十三可控开关的第二端、所述第十四可控开关的第二端、所述第十八可控开关的第二端及所述第十九可控开关的第二端均连接所述第一电压端，所述第十二可控开关的第二端及所述第十五可控开关的第二端均连接所述第二电压端。
  15. 根据权利要求14所述的显示面板，其中，所述下拉电路包括第二十可控开关及第二十一可控开关，所述第二十可控开关的控制端连接所述第二十一可控开关的控制端并接收所述下两级扫描驱动信号，所述第二十可控开关的第一端连接所述上拉控制信号点及所述上拉电路，所述第二十可控开关的第二端连接所述第一电压端，所述第二十一可控开关的第一端连接所述上拉电路，所述第二十一可控开关的第二端连接所述第二电压端。
  16. 根据权利要求15所述的显示面板，其中，所述上拉电路包括第二十二可控开关、第二十三可控开关及电容，所述第二十二可控开关的控制端连接所述第二十三可控开关的控制端及所述第二十可控开关的第一端，所述第二十二可控开关的第一端连接所述第二十三可控开关的第一端并接收所述第一时钟信号，所述第二十二可控开关的第二端输出本级级传信号，所述第二十三可控开关的第二端连接扫描线、所述第二十一可控开关的第一端及所述第十五可控开关的第一端，所述扫描线用于输出所述本级扫描驱动信号，所述电容的第一端连接所述第二十二可控开关的控制端，所述电容的第二端连接所述扫描线。
  17. 根据权利要求14所述的显示面板，其中，所述第一时钟信号与所述第二时钟信号的相位相反，所述第一低频时钟信号与所述第二低频时钟信号的相位相反，所述第一低频时钟信号及所述第二低频时钟信号的周期大于所述第一时钟信号及所述第二时钟信号的周期，所述第一电压端的电压及所述第二电压端的电压均为负电压，且所述第一电压端的电压小于所述第二电压端的电压，所述上级级传信号为上两级级传信号，所述下级扫描驱动信号为下两级扫描驱动信号。
  18. 根据权利要求16所述的显示面板，其中，所述第一至第二十三可控开关、所述第一复位开关及所述第二复位开关均为N型薄膜晶体管，所述第一至第二十三可控开关、所述第一复位开关及所述第二复位开关的控制端、第一端及第二端分别对应所述N型薄膜晶体管的栅极、漏极及源极。
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