WO2019073841A1 - 位相同期回路 - Google Patents

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Definitions

  • the present disclosure relates to a phase synchronization circuit that synchronizes phases.
  • the phase locked circuit includes, for example, a phase comparison circuit, a loop filter, an oscillation circuit, and the like.
  • PLL Phase Locked Loop
  • Patent Document 1 discloses a technique for compensating for a leak current generated in a MOS circuit in a phase synchronization circuit configured using a loop filter having a MOS (Metal Oxide Semiconductor) capacitor.
  • the jitter of the generated clock signal be low, and further reduction of the jitter is expected.
  • a phase synchronization circuit includes a phase comparison circuit, a loop filter, an oscillation circuit, an AD conversion circuit, and a current generation circuit.
  • the phase comparison circuit compares the phase of the first signal with the phase of the second signal corresponding to the clock signal.
  • the loop filter includes a resistive element having one end connected to the first node and the other end connected to the second node, and a capacitive element having one end connected to the second node, and a phase comparison circuit
  • the control voltage is generated based on the phase comparison result in
  • the oscillator circuit generates a clock signal based on the control voltage.
  • the AD conversion circuit converts a voltage difference between both ends of the resistance element into a digital code.
  • the current generation circuit generates a first current based on the digital code and supplies the first current to a second node.
  • the phase comparison circuit compares the phase of the first signal with the phase of the second signal corresponding to the clock signal, and based on the comparison result, the loop The filter generates a control voltage. Then, the oscillator circuit generates a clock signal based on the control voltage. The voltage difference between both ends of the resistive element of the loop filter is converted into a digital code by the AD conversion circuit. Then, a current generation circuit generates a first current based on the digital code, and the first current is supplied to a second node of the loop filter.
  • phase synchronization circuit in the embodiment of the present disclosure, since the AD conversion circuit that converts the voltage difference between both ends of the resistance element into a digital code is provided, it is possible to reduce the jitter of the clock signal. Note that the effects described herein are not necessarily limited, and any of the effects described in the present disclosure may be present.
  • FIG. 7 is a timing waveform diagram illustrating an operation example of the phase comparison circuit illustrated in FIG. 1.
  • FIG. 7 is a timing waveform chart illustrating another operation example of the phase comparison circuit shown in FIG.
  • FIG. 7 is a timing waveform chart illustrating another operation example of the phase comparison circuit shown in FIG.
  • It is a circuit diagram showing the example of 1 structure of the loop filter shown in FIG.
  • It is a circuit diagram showing the equivalent circuit of the loop filter shown to FIG. 3A.
  • FIG. 7 is a timing waveform chart illustrating an operation example of the pulse generation circuit shown in FIG. 1.
  • It is a block diagram showing the example of 1 structure of the current output DA conversion circuit shown in FIG.
  • FIG. 7 is a timing waveform chart illustrating an operation example of the phase locked loop shown in FIG.
  • FIG. 7 is a timing waveform diagram illustrating another operation example of the phase locked loop shown in FIG.
  • FIG. 7 is an explanatory diagram showing an operation example of the phase locked loop shown in FIG. 1
  • FIG. 7 is a timing waveform diagram illustrating an operation example of the phase synchronization circuit illustrated in FIG. 1.
  • FIG. 7 is another timing waveform diagram showing an operation example of the phase locked loop shown in FIG. 1
  • FIG. 6 is a block diagram showing an example of configuration of a phase synchronization circuit according to a comparative example.
  • FIG. 1 is a timing waveform chart illustrating an operation example of the phase locked loop shown in FIG.
  • FIG. 7 is a timing waveform diagram illustrating another operation example of the phase locked loop shown in FIG.
  • FIG. 7 is an explanatory diagram showing an operation example of the phase locked loop shown in FIG. 1
  • FIG. 6 is a block diagram showing an example of configuration of
  • FIG. 13 is a timing waveform diagram illustrating an operation example of a pulse generation circuit according to a modification.
  • FIG. 13 is a timing waveform chart illustrating an operation example of a phase synchronization circuit according to a modification. It is a block diagram showing the example of 1 composition of the phase locked loop concerning another modification. It is a block diagram showing the example of 1 composition of the phase locked loop concerning another modification. It is a block diagram showing the example of 1 composition of the phase locked loop concerning another modification. It is a block diagram showing the example of 1 composition of the phase locked loop concerning another modification. It is a block diagram showing the example of 1 composition of the phase locked loop concerning another modification.
  • FIG. 1 shows a configuration example of a phase synchronization circuit (phase synchronization circuit 1) according to an embodiment.
  • the phase synchronization circuit 1 generates a clock signal CLK having a frequency N times the frequency of the clock signal CLK1 based on the input clock signal CLK1.
  • the phase synchronization circuit 1 is formed, for example, on one semiconductor chip, and is formed, for example, using a semiconductor manufacturing technology having a minimum processing dimension of 90 nm or less.
  • the phase synchronization circuit 1 includes a phase comparison circuit 11, a charge pump 20, a loop filter 30, an oscillation circuit 14, a divider circuit 15, a lock detection circuit 16, a pulse generation circuit 17, and AD (Analog to Digital).
  • a conversion circuit (ADC) 18 and a compensation current generation circuit 40 includes a phase comparison circuit 11, a charge pump 20, a loop filter 30, an oscillation circuit 14, a divider circuit 15, a lock detection circuit 16, a pulse generation circuit 17, and AD (Analog to Digital).
  • a conversion circuit (ADC) 18 and a compensation current generation circuit 40 is an analog to Digital.
  • the phase comparison circuit 11 compares the phase of the clock signal CLK1 with the phase of a clock signal CLK2 (described later) supplied from the divider circuit 15, and generates signals UP and DN according to the comparison result.
  • the clock signal CLK1 is a clock signal having a period T.
  • the cycle of the clock signal CLK2 is the same as the cycle T of the clock signal CLK1 when the operation state of the phase synchronization circuit 1 is in the phase synchronization state.
  • the phase comparison circuit 11 is configured, for example, using a so-called phase frequency comparison circuit (PFD).
  • PFD phase frequency comparison circuit
  • FIGS. 2A, 2B, and 2C show an operation example of the phase comparison circuit 11.
  • FIG. 2A shows a case where the phase of the clock signal CLK1 leads the phase of the clock signal CLK2, and FIG. The case where the phase of the clock signal CLK1 is behind the phase of the clock signal CLK2 is shown, and FIG. 2C shows the case where the phases of the clock signals CLK1 and CLK2 match.
  • the phase comparison circuit 11 changes the voltage of the signal UP from the low level to the high level in response to the rise of the clock signal CLK1 at timing t11, and the voltage of the signal DN in response to the rise of the clock signal CLK2 at timing t12. Change from low level to high level. Then, at timing t13 after this timing t12, the voltages of the signal UP and the signal DN are changed from the high level to the low level.
  • the timing difference between the rising timing (timing t11) of the signal UP and the rising timing (timing t12) of the signal DN corresponds to the phase difference between the phase of the clock signal CLK1 and the phase of the clock signal CLK2.
  • the voltage of the clock signal CLK2 changes from low level to high level at timing t21, and thereafter timing t22 .
  • the voltage of the clock signal CLK1 changes from low level to high level.
  • the voltage of the clock signal CLK2 changes from high level to low level
  • the voltage of the clock signal CLK1 changes from high level to low level.
  • the phase comparison circuit 11 changes the voltage of the signal DN from the low level to the high level in response to the rise of the clock signal CLK2 at timing t21, and the voltage of the signal UP in response to the rise of the clock signal CLK1 at timing t22. Change from low level to high level. Then, at timing t23 after the timing t22, the voltages of the signal UP and the signal DN are changed from the high level to the low level.
  • the timing difference between the rising timing (timing t21) of the signal DN and the rising timing (timing t22) of the signal UP corresponds to the phase difference between the phase of the clock signal CLK1 and the phase of the clock signal CLK2.
  • the phase comparison circuit 11 changes the voltage of the signal UP from the low level to the high level in response to the rising of the clock signal CLK1, and the voltage of the signal DN in response to the rising of the clock signal CLK2. Change from high level to high level. Then, at timing t27 after the timing t26, the voltages of the signal UP and the signal DN are changed from the high level to the low level.
  • phase comparison circuit 11 compares the phase of clock signal CLK1 with the phase of clock signal CLK2, and a signal UP corresponding to the phase difference between the phase of clock signal CLK1 and the phase of clock signal CLK2. , DN is to be generated.
  • the charge pump 20 (FIG. 1) supplies the current Icp1 to the loop filter 30 based on the signals UP and DN, or sinks the current Icp2 from the loop filter 30.
  • the charge pump 20 has two current sources 21 and 22 and two switches 23 and 24.
  • the current source 21 generates a current Icp1 of a predetermined current value to be flowed into the loop filter 30, the power supply voltage VDD is supplied to one end, and the other end is connected to one end of the switch 23.
  • the current source 22 generates a current Icp2 of a predetermined current value to be sunk from the loop filter 30, one end thereof is grounded to the other end of the switch 24, and the other end is grounded.
  • the current value of the current Icp2 is substantially the same as the current value of the current Icp1.
  • the switch 23 is turned on / off according to the voltage of the signal UP, one end is connected to the other end of the current source 21 and the other end is connected to one end of the switch 24 and the node N1 of the loop filter 30. In this example, the switch 23 is turned on when the voltage of the signal UP is high, and turned off when the voltage of the signal UP is low.
  • the switch 24 is turned on and off according to the voltage of the signal DN, one end is connected to the other end of the switch 23 and the node N1 of the loop filter 30, and the other end is connected to one end of the current source 22. In this example, the switch 24 is turned on when the voltage of the signal DN is high, and turned off when the voltage of the signal DN is low.
  • switches 23 and 24 are selectively selected in a period corresponding to the phase difference according to the lead or delay between the phase of clock signal CLK1 and the phase of clock signal CLK2. Turn on and off. Then, while the voltage of the signal UP is at a high level, the current source 21 flows the current Icp1 into the loop filter 30, and the voltage of the signal DN is at a low level. It is designed to sink Icp2.
  • the loop filter 30 generates the voltage Vctrl based on the current signal supplied from the charge pump 20.
  • the loop filter 30 has a resistive element R31 and capacitive elements C32 and C33. One end of the resistive element R31 is connected to the node N1, and the other end is connected to the node N2. One end of the capacitive element C32 is connected to the node N2, and the other end is grounded. One end of the capacitive element C33 is connected to the node N1, and the other end is grounded.
  • the capacitance value of the capacitive element C32 is set to, for example, 10 times or more of the capacitance value of the capacitive element C33.
  • the capacitance value of the capacitive element C32 can be, for example, several tens pF.
  • the loop filter 30 in a period in which the charge pump 20 flows the current Icp1 into the loop filter 30, the capacitive elements C32 and C33 are charged, and in a period in which the charge pump 20 sinks the current Icp2 from the loop filter The capacitive elements C32 and C33 are discharged.
  • the loop filter 30 generates the voltage Vctrl based on the current signal supplied from the charge pump 20.
  • the capacitive element C32 is configured using an N-type MOS capacitor. The capacitive element C32 will be described in detail below.
  • FIG. 3A shows one configuration example of the loop filter 30.
  • the capacitive element C32 of the loop filter 30 is configured using an N-type MOS capacitor 101 in this example.
  • the gate of the MOS capacitor 101 is connected to the node N2, and the drain and source are grounded.
  • the MOS capacitor 101 uses a gate oxide film as a capacitive element.
  • the capacitance value per unit area can be increased.
  • the capacitance value C OX per unit area can be expressed by the following equation using the thickness t OX of the gate oxide film.
  • C OX ⁇ OX / t OX (1)
  • ⁇ OX is the dielectric constant of the oxide film, and can be expressed by the following equation.
  • ⁇ OX ⁇ ⁇ ⁇ O (2)
  • ⁇ is the relative dielectric constant of the oxide film, and is, for example, 3.9.
  • ⁇ O is the dielectric constant of vacuum.
  • FIG. 3B shows an equivalent circuit of the loop filter 30.
  • the MOS capacitor 101 can be represented by using a current source 102 and a capacitive element 103 connected in parallel with each other.
  • the current source 102 flows a leak current Ileak from the gate to the drain and the source of the MOS capacitor 101. That is, in this example, since the voltage of the gate of the MOS capacitor 101 is higher than the voltage (ground voltage) of the drain and source of the MOS capacitor 101, the leakage current Ileak is directed from the gate to the drain and source of the MOS capacitor 101. Flow.
  • the current value of the leak current Ileak changes in accordance with the voltage difference between the gate of the MOS capacitor 101 and the drain and source.
  • the capacitive element 103 is an ideal capacitive element that represents a capacitive component of the MOS capacitor 101 and in which no leak current occurs.
  • the leak current Ileak flows through the gate oxide film. Therefore, in the phase synchronization circuit 1, as described later, the compensation current generation circuit 40 generates the compensation current Icomp and compensates for the leakage current Ileak. Thus, in the phase synchronization circuit 1, as described later, the influence of the leak current Ileak on the jitter of the clock signal CLK is suppressed.
  • the oscillation circuit 14 (FIG. 1) is a voltage controlled oscillation circuit (VCO), and generates a clock signal CLK having a frequency according to the voltage Vctrl based on the voltage Vctrl.
  • VCO voltage controlled oscillation circuit
  • the relationship between the frequency of the clock signal CLK and the voltage Vctrl is represented by a gain factor Kvco [Hz / V]. That is, when the voltage changes by 1 [V], the frequency of the clock signal CLK changes by an amount corresponding to this gain factor Kvco.
  • the divider circuit 15 generates a clock signal CLK2 having a frequency 1 / N of the frequency of the clock signal CLK based on the clock signal CLK.
  • N is an integer of 2 or more.
  • the present invention is not limited to this, and N may be a non-integer larger than one.
  • phase synchronization circuit 1 when the phase of clock signal CLK2 is behind the phase of clock signal CLK1, capacitor C32 or C33 of loop filter 30 is charged to increase voltage Vctrl. . Thereby, the frequency of the clock signal CLK is increased, and as a result, the phase of the clock signal CLK2 is advanced.
  • the phase synchronization circuit 1 when the phase of the clock signal CLK2 leads the phase of the clock signal CLK1, the capacitive elements C32 and C33 of the loop filter 30 are discharged to lower the voltage Vctrl. As a result, the frequency of the clock signal CLK is lowered, and as a result, the phase of the clock signal CLK2 is delayed.
  • this phase synchronization circuit 1 synchronizes clock signal CLK1 and clock signal CLK2, and as a result, generates clock signal CLK having a frequency N times the frequency of clock signal CLK1. It has become.
  • the lock detection circuit 16 detects, based on the clock signal CLK1 and the clock signal CLK2, whether the operation state of the phase synchronization circuit 1 is in the phase synchronization state.
  • the “phase synchronization state” indicates a state in which the phase difference between the phase of the clock signal CLK1 and the phase of the clock signal CLK2 is maintained to be small.
  • the lock detection circuit 16 supplies information on whether the operation state of the phase synchronization circuit 1 is in the phase synchronization state to the pulse generation circuit 17 and the AD conversion circuit (ADC) 18.
  • the pulse generation circuit 17 instructs the AD conversion circuit (ADC) 18 to perform an A / D conversion operation based on the signal UP and the signal DN when the operation state of the phase synchronization circuit 1 is in the phase synchronization state.
  • the signal SP is generated.
  • FIG. 4 shows one operation example of the pulse generation circuit 17.
  • A shows the waveform of the signal UP
  • B shows the waveform of the signal DN
  • C shows the waveform of the signal SP.
  • the AD conversion circuit (ADC) 18 converts the voltage difference ⁇ V between both ends of the resistor element R31 in the loop filter 30 into a digital code CODE based on the signal SP when the operation state of the phase synchronization circuit 1 is in the phase synchronization state. It is to convert.
  • the AD conversion circuit 18 has a positive input terminal IN + and a negative input terminal IN-.
  • the positive input terminal IN + is connected to the node N1 of the loop filter 30, and the negative input terminal IN ⁇ is connected to the node N2 of the loop filter 30.
  • the AD conversion circuit (ADC) 18 performs an AD conversion operation intermittently based on the pulse PU included in the signal SP, and calculates a voltage difference ⁇ V (analog value) between the voltage of the node N1 and the voltage of the node N2. Convert to digital code CODE. Then, the AD conversion circuit (ADC) 18 supplies the digital code CODE to the compensation current generation circuit 40.
  • the compensation current generation circuit 40 generates the compensation current Icomp based on the digital code CODE.
  • the compensation current generation circuit 40 includes a storage unit 41, an addition circuit 42, a DAC code generation circuit 43, a register 44, and a current output DA (Digital to Analog) conversion circuit (current output DAC) 50. .
  • DA Digital to Analog conversion circuit
  • the storage unit 41 stores a digital code CODE.
  • the storage unit 41 is configured to be able to store a plurality of digital codes CODE. That is, when the operation state of the phase synchronization circuit 1 is in the phase synchronization state, the AD conversion circuit (ADC) 18 intermittently performs the AD conversion operation to generate a digital code CODE. Therefore, the storage unit 41 is configured to store a plurality of digital codes CODE sequentially supplied from the AD conversion circuit (ADC) 18.
  • the addition circuit 42 adds these digital codes CODE and outputs the addition result as a digital code CODE1.
  • the addition circuit 42 outputs the digital code CODE as it is as the digital code CODE1.
  • the DAC code generation circuit 43 generates a digital code CODE2 to be input to the current output DA conversion circuit (current output DAC) 50 based on the digital code CODE1.
  • the register 44 holds the digital code CODE2 supplied from the DAC code generation circuit 43.
  • the current output DA conversion circuit (current output DAC) 50 generates a compensation current Icomp having a current value corresponding to the digital code CODE2 based on the digital code CODE2 supplied from the register 44, and the compensation current Icomp is The signal is supplied to the loop filter 30 via the node N2.
  • FIG. 5 shows a configuration example of the current output DA conversion circuit (current output DAC) 50.
  • the current output DA converter circuit (current output DAC) 50 includes a control circuit 51 and a plurality of current source circuits 52.
  • the control circuit 51 generates a plurality of selection signals SEL based on the digital code CODE2 supplied from the register 44.
  • the plurality of current source circuits 52 output current based on the corresponding selection signal SEL among the plurality of selection signals SEL.
  • Each of the plurality of current source circuits 52 includes a current source 53 and a switch 54.
  • the current source 53 generates a current having a predetermined current value.
  • One end of the current source 53 is supplied with the power supply voltage VDD, and the other end is connected to one end of the switch 54.
  • the switch 54 is turned on and off based on the selection signal SEL, one end is connected to the other end of the current source 53, and the other end is connected to the output terminal of the current source circuit 52.
  • the output terminals of the plurality of current source circuits 52 are connected to one another.
  • the current output DA conversion circuit (current output DAC) 50 the current source circuit 52 selected by the selection signal SEL among the plurality of current source circuits 52 outputs a current.
  • the current output DA converter circuit (current output DAC) 50 outputs the total current of the currents output from the selected current source circuit 52 as the compensation current Icomp.
  • the compensation current generation circuit 40 corresponds to a specific example of the “current generation circuit” in the present disclosure.
  • the lock detection circuit 16 corresponds to one specific example of the “synchronization detection circuit” in the present disclosure.
  • the pulse generation circuit 17 corresponds to one specific example of the “timing setting circuit” in the present disclosure.
  • the clock signal CLK1 corresponds to one specific example of the “first signal” in the present disclosure.
  • the clock signal CLK2 corresponds to one specific example of the "second signal” in the present disclosure.
  • Clock signal CLK corresponds to one specific example of “clock signal” in the present disclosure.
  • the compensation current Icomp corresponds to one specific example of the “first current” in the present disclosure.
  • Signal UP corresponds to one specific example of the “first control signal” in the present disclosure.
  • the current Icp1 corresponds to one specific example of the “second current” in the present disclosure.
  • the signal DN corresponds to one specific example of the “second control signal” in the present disclosure.
  • the current Icp2 corresponds to one specific example of the "third current” in the present disclosure.
  • the phase comparison circuit 11 compares the phase of the clock signal CLK1 with the phase of the clock signal CLK2, and generates signals UP and DN according to the comparison result.
  • the charge pump 20 flows the current Icp1 to the loop filter 30 or sinks the current Icp2 from the loop filter 30 based on the signals UP and DN.
  • the loop filter 30 generates a voltage Vctrl based on the current signal supplied from the charge pump 20.
  • the oscillation circuit 14 generates a clock signal CLK having a frequency corresponding to the voltage Vctrl based on the voltage Vctrl.
  • the divider circuit 15 generates a clock signal CLK2 having a frequency 1 / N of the frequency of the clock signal CLK based on the clock signal CLK.
  • the lock detection circuit 16 detects, based on the clock signal CLK1 and the clock signal CLK2, whether or not the operating state of the phase synchronization circuit 1 is in the phase synchronization state.
  • the pulse generation circuit 17 instructs the AD conversion circuit (ADC) 18 to perform an A / D conversion operation based on the signal UP and the signal DN when the operation state of the phase synchronization circuit 1 is in the phase synchronization state. Generate a signal SP including.
  • the AD conversion circuit (ADC) 18 converts the voltage difference ⁇ V between both ends of the resistor element R31 in the loop filter 30 into a digital code CODE based on the signal SP when the operation state of the phase synchronization circuit 1 is in the phase synchronization state. Convert.
  • the compensation current generation circuit 40 generates a compensation current Icomp based on the digital code CODE.
  • FIG. 6 shows an operation example of the loop filter 30 in the phase locked loop 1R according to the reference example.
  • FIG. 7A shows the operation of the phase locked loop 1R in the phase locked state when almost no leak current Ileak occurs in the MOS capacitor 101
  • FIG. 7B shows the case where the leak current Ileak occurs in the MOS capacitor 101.
  • the leak current Ileak hardly occurs in the MOS capacitor 101, as shown in FIG. 7A, the rising timing of the signal UP and the rising timing of the signal DN substantially coincide with each other in the phase synchronization state.
  • the capacitive elements C32 and C33 are hardly charged and likewise hardly discharged.
  • almost no ripple appears in the voltage Vctrl, and the voltage value of the voltage Vctrl is maintained.
  • the oscillator circuit 14 generates a clock signal CLK having a frequency corresponding to the voltage Vctrl.
  • the frequency of the clock signal CLK is N times the frequency of the frequency of the clock signal CLK1. That is, the voltage value of voltage Vctrl at this time is a voltage value V0 corresponding to a frequency N times the frequency of the clock signal CLK1.
  • the leak current Ileak when the leak current Ileak is generated in the MOS capacitor 101, as shown in FIG. 6, the leak current Ileak flows in the order of the capacitive element C33, the resistive element R31, and the capacitive element C32. Due to this leak current Ileak, a voltage difference ⁇ V is generated between both ends of the resistance element R31. Then, the capacitive elements C32 and C33 are discharged by the leak current Ileak, and the voltage Vctrl gradually decreases. On the other hand, since the operating state of the phase locked loop 1R maintains the phase locked state, in the phase locked loop 1R, as shown in FIG. 7B, the signal UP is adjusted so that the average value of the voltage Vctrl becomes the voltage V0.
  • the rising timing of the signal DN That is, the signal UP rises at timing t31, and the signal DN rises at timing t32.
  • the current Icp1 is supplied from the charge pump 20 in the period of timing t31 to t32, whereby the capacitive elements C32 and C33 are charged, and the voltage Vctrl rises, and in the period of timing t32 to t34 As a result, the capacitive elements C32 and C33 are discharged, and the voltage Vctrl drops.
  • the average value of the voltage values of the voltage Vctrl maintains the voltage value V0.
  • the compensation current generation circuit 40 generates the compensation current Icomp and compensates for the leak current Ileak. The operation of the phase locked loop 1 will be described in detail below.
  • FIG. 8 shows an operation example of the loop filter 30 in the phase locked loop 1.
  • FIG. 9 shows the operation of the phase locked loop 1 in the phase locked state when the leakage current Ileak exists in the MOS capacitor 101, where (A) shows the waveform of the signal UP and (B) shows the signal DN. A waveform is shown, and (C) shows a waveform of voltage Vctrl.
  • FIG. 9 shows the waveform of the signal UP and the waveform of the voltage Vctrl shown in FIG. 7B are shown by dotted lines.
  • the AD conversion circuit (ADC) 18 determines the voltage difference between both ends of the resistive element R31 in the loop filter 30 based on the signal SP. Convert ⁇ V into a digital code CODE. Then, the compensation current generation circuit 40 generates the compensation current Icomp based on the digital code CODE. At that time, the phase synchronization circuit 1 controls the current value of the compensation current Icomp so that the voltage difference ⁇ V between both ends of the resistance element R31 becomes smaller. In other words, the current value of the compensation current Icomp is controlled so that the current value of the compensation current Icomp approaches the current value of the leak current Ileak.
  • the decrease in voltage Vctrl can be suppressed.
  • the timing difference between the rising timing of the signal UP and the rising timing of the signal DN is smaller than that in the case of FIG. 7B.
  • ripples occurring in the voltage Vctrl can be reduced.
  • the current value of the compensation current Icomp is controlled so that the voltage difference ⁇ V between both ends of the resistance element R31 is reduced, so that the ripple generated in the voltage Vctrl can be reduced. it can.
  • the generation amount of DJ Deterministic Jitter
  • the jitter of the clock signal CLK can be reduced.
  • the pulse generation circuit 17 detects falling of the signal UP and the signal DN multiple times as shown in FIG. 4 when the operation state of the phase synchronization circuit 1 is in the phase synchronization state. Each time, it generates a pulse PU.
  • the AD conversion circuit (ADC) 18 performs an AD conversion operation intermittently based on the pulse PU, and converts a voltage difference ⁇ V between both ends of the resistance element R31 into a digital code CODE. Then, the compensation current generation circuit 40 generates the compensation current Icomp based on the plurality of digital codes CODE sequentially supplied from the AD conversion circuit (ADC) 18.
  • the storage unit 41 stores a plurality of digital codes CODE sequentially supplied from the AD conversion circuit (ADC) 18, and the addition circuit 42 adds these digital codes CODE. Then, the addition result is output as a digital code CODE1, the DAC code generation circuit 43 generates a digital code CODE2 based on the digital code CODE1, the register 44 holds the digital code CODE2, and the current output DA conversion circuit The current output DAC 50 generates the compensation current Icomp based on the digital code CODE2 supplied from the register 44.
  • the voltage difference ⁇ V between both ends of the resistance element R31 is suppressed to a voltage corresponding to 1 LSB (Least Significant Bit) in the AD conversion circuit (ADC) 18 or less.
  • LSB east Significant Bit
  • FIG. 10 shows an operation example of the phase synchronization circuit 1 when the operation state of the phase synchronization circuit 1 is in the phase synchronization state, (A) shows the waveform of the signal UP, and (B) shows the signal The waveform of DN is shown, (C) shows the waveform of voltage Vctrl, and (D) shows the waveform of voltage difference ⁇ V.
  • the pulse generation circuit 17 generates a plurality of pulses PU in a period of timing t51 to t60.
  • the AD conversion circuit (ADC) 18 intermittently performs an AD conversion operation based on the pulse PU to sequentially generate a digital code CODE.
  • the compensation current generation circuit 40 generates the compensation current Icomp based on the plurality of digital codes CODE sequentially supplied from the AD conversion circuit (ADC) 18.
  • phase synchronization circuit 1S according to the present comparative example is different from the phase synchronization circuit 1 according to the present embodiment in the method of generating the compensation current Icomp.
  • symbol is attached
  • FIG. 11 shows one configuration example of the phase locked loop 1S.
  • the phase synchronization circuit 1S includes a phase comparison circuit 11, a charge pump 20, a loop filter 30, an oscillation circuit 14, a divider circuit 15, and an operational amplifier circuit (Operational Amplifier) 19.
  • the positive input terminal of the operational amplifier circuit 19 is connected to the node N1 of the loop filter 30, the negative input terminal is connected to the node N2 of the loop filter 30, and the output terminal is connected to the node N2 of the loop filter.
  • the compensation current Icomp flows from the output terminal of the operational amplification circuit 19 to the loop filter 30 via the node N2.
  • an input offset voltage is generally generated due to, for example, mismatch variations of the transistors of the differential pair. Therefore, in the phase locked loop 1S according to the comparative example, the voltage of the node N1 and the voltage of the node N2 are deviated due to the input offset voltage, and as a result, the leakage current Ileak of the capacitive element C32 is sufficiently compensated. It may not be possible. In that case, the jitter of the clock signal CLK may be increased.
  • the compensation current Icomp is generated using the AD conversion circuit (ADC) 18 and the compensation current generation circuit 40 without using the operational amplification circuit 19.
  • the voltage difference ⁇ V can be suppressed to a voltage corresponding to 1 LSB or less in the AD conversion circuit (ADC) 18, and the leakage current Ileak can be sufficiently compensated.
  • the phase synchronization circuit 1 can suppress the jitter of the clock signal CLK.
  • the voltage Vctrl can change in a wide voltage range, so the operational amplifier circuit 19 needs to operate in this wide voltage range. Therefore, for example, when the voltage Vctrl is high, there is a possibility that the sufficient compensation current Icomp can not be generated. In that case, the jitter of the clock signal CLK may be increased.
  • the compensation current Icomp is generated using the current output DA conversion circuit (current output DAC) 50. Therefore, even when the voltage Vctrl is high, a sufficient compensation current Icomp can be generated. As a result, the phase synchronization circuit 1 can suppress the jitter of the clock signal CLK.
  • phase synchronization circuit 1S since the operational amplifier circuit 19 operates continuously in time, the operational amplifier circuit 19 becomes a noise source and noise (random noise) occurs in the voltage Vctrl. . Therefore, in the oscillation circuit 14, the clock signal CLK is randomly modulated based on the random noise of the voltage Vctrl. As a result, in the phase synchronization circuit 1S, RJ (Random Jitter) occurs, which may increase the jitter of the clock signal CLK.
  • RJ Random Jitter
  • the AD conversion circuit (ADC) 18 generates the digital code CODE by intermittently performing the AD conversion operation. Then, the compensation current generation circuit 40 generates the compensation current Icomp based on the digital code CODE.
  • the AD conversion circuit (ADC) 18 and the compensation current generation circuit 40 operate discretely in time, so that the possibility that these circuits become noise sources can be reduced. Therefore, the jitter of the clock signal CLK can be suppressed.
  • the AD conversion circuit converts the voltage difference between both ends of the resistance element of the loop filter into a digital code, and the compensation current generation circuit generates a compensation current based on the digital code. As a result, jitter of the clock signal can be suppressed.
  • the AD conversion circuit intermittently performs the AD conversion operation to convert the voltage difference between both ends of the resistance element of the loop filter into a digital code, and the compensation current generation circuit Since the compensation current is generated based on the plurality of digital codes supplied sequentially, it is possible to suppress the jitter of the clock signal.
  • the pulse generation circuit 17 generates the pulse PU each time the falling of the signal UP and the signal DN is detected a plurality of times, but the invention is not limited thereto. Instead of this, for example, as shown in FIG. 12, the pulse generation circuit 17 may generate the pulse PU each time it detects falling of the signal UP and the signal DN once. In this case, it is desirable that the AD converter circuit (ADC) 18 use, for example, a so-called flash AD converter circuit. Thereby, as shown in FIG. 13, phase synchronization circuit 1 makes voltage difference ⁇ V between both ends of resistance element R 31 gradually approach 0 V more quickly, and a voltage corresponding to 1 LSB in AD conversion circuit (ADC) 18. It can be
  • the divider circuit 15 is provided in the above embodiment, the present invention is not limited to this, and instead, for example, the divider circuit 15 is not provided as in the phase locked loop 1A shown in FIG. May be In this case, the phase comparison circuit 11 compares the phase of the clock signal CLK1 with the phase of the clock signal CLK supplied from the oscillation circuit 14, and generates signals UP and DN according to the comparison result.
  • the frequency of the clock signal CLK is substantially the same as the frequency of the clock signal CLK1.
  • phase synchronization circuit 1B includes a loop filter drive circuit 69 and a loop filter 60.
  • the loop filter drive circuit 69 drives the loop filter 60 based on the signals UP and DN. Specifically, for example, when the signal UP is high and the signal DN is low, the loop filter drive circuit 69 outputs the high level voltage VH, and the signal DN is high and the signal UP is high.
  • the loop filter 60 has a resistive element R61. One end of the resistive element R61 is connected to the output terminal of the loop filter drive circuit, and the other end is connected to the node N1.
  • the phase synchronization circuit 1C is a clock recovery circuit (CRC: Clock Recovery Circuit) which recovers a clock signal CLK synchronized with the data signal DT based on the input data signal DT.
  • the phase synchronization circuit 1C includes a phase comparison circuit 71, a charge pump 20, a loop filter 30, an oscillation circuit 14, a lock detection circuit 76, a pulse generation circuit 17, an AD conversion circuit (ADC) 18, and a compensation current. And a generation circuit 40.
  • the phase comparison circuit 71 compares the phase of the data signal DT with the phase of the clock signal CLK supplied from the oscillation circuit 14, and generates the signals UP and DN according to the comparison result.
  • the bit rate of data signal DT is approximately the same as the frequency of clock signal CLK.
  • the lock detection circuit 76 detects, based on the data signal DT and the clock signal CLK, whether the operation state of the phase synchronization circuit 1C is in the phase synchronization state.
  • the phase synchronization circuit 1D has a timer 99.
  • the timer 99 determines that the operation state of the phase synchronization circuit 1D is in the phase synchronization state when a predetermined time elapses from the power on timing of the phase synchronization circuit 1D.
  • phase synchronization circuit 1D when the power is turned on, phase synchronization circuit 1D first operates such that the frequency of clock signal CLK becomes N times the frequency of clock signal CLK1, and thereafter, the phase of clock signal CLK1 and clock signal CLK2 Operate to synchronize the phases of Therefore, the time required to turn on the power supply and to establish phase synchronization is set in the timer 99 in advance. Then, the timer 99 determines that the operation state of the phase synchronization circuit 1D has become the phase synchronization state when this time has elapsed since the power on timing. Thereafter, the pulse generation circuit 17 starts generating the pulse PU, and the AD conversion circuit (ADC) 18 starts an AD conversion operation.
  • ADC AD conversion circuit
  • the present technology can be configured as follows.
  • a phase comparison circuit that compares the phase of the first signal with the phase of the second signal according to the clock signal;
  • the phase comparison circuit includes a resistive element having one end connected to the first node and the other end connected to the second node, and a capacitive element having one end connected to the second node.
  • a loop filter that generates a control voltage based on the comparison result;
  • An oscillator circuit that generates the clock signal based on the control voltage;
  • An AD conversion circuit that converts a voltage difference between both ends of the resistance element into a digital code;
  • a current generating circuit generating a first current based on the digital code and supplying the first current to the second node.
  • the AD conversion circuit converts the voltage difference into a first digital code at a first timing, and converts the voltage difference into a second digital code at a second timing, The phase synchronization circuit according to (1), wherein the current generation circuit generates the first current based on the first digital code and the second digital code.
  • the current generation circuit adds the first digital code and the second digital code, and generates the first current based on a result of the addition.
  • the AD conversion circuit converts the voltage difference into the digital code in a period in which the operation state of the phase synchronization circuit is in the phase synchronization state.
  • the phase according to any one of (1) to (3) Synchronous circuit.
  • the apparatus further comprises a synchronization detection circuit that detects whether the operation state of the phase synchronization circuit is the phase synchronization state, The phase synchronization circuit according to (4), wherein the AD conversion circuit converts the voltage difference into the digital code based on a detection result of the synchronization detection circuit.
  • the first signal is a clock signal
  • the phase comparison circuit is a phase frequency comparison circuit that generates a first control signal and a second control signal based on the phase comparison result,
  • the charge pump supplies a second current to the loop filter to charge the capacitive element based on the first control signal, and discharges the capacitive element based on the second control signal.
  • the phase locked loop according to any one of (1) to (7), wherein a third current flows through the loop filter.
  • the phase synchronization circuit according to (8) further including a timing setting circuit that sets an operation timing of the AD conversion circuit based on the first control signal and the second control signal.
  • phase synchronization circuit according to any one of (1) to (9), further including: a divider circuit that generates the second signal by dividing the clock signal.
  • a divider circuit that generates the second signal by dividing the clock signal.
  • the capacitive element is configured using a MOS capacitor.
  • the first current is a current that suppresses a voltage difference between both ends of the resistance element.

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本開示の位相同期回路は、第１の信号の位相と、クロック信号に応じた第２の信号の位相とを比較する位相比較回路と、一端が第１のノードに接続されるとともに他端が第２のノードに接続された抵抗素子と、一端が第２のノードに接続された容量素子とを有し、位相比較回路における位相比較結果に基づいて制御電圧を生成するループフィルタと、制御電圧に基づいてクロック信号を生成する発振回路と、抵抗素子の両端間の電圧差をデジタルコードに変換するＡＤ変換回路と、デジタルコードに基づいて第１の電流を生成し、第２のノードに第１の電流を供給する電流生成回路とを備える。

Description

位相同期回路
　本開示は、位相を同期させる位相同期回路に関する。
　位相同期回路（ＰＬＬ；Phase Locked Loop）は、例えば、位相比較回路、ループフィルタ、発振回路などを含んで構成される。例えば、特許文献１には、ＭＯＳ（Metal Oxide Semiconductor）キャパシタを有するループフィルタを用いて構成された位相同期回路において、このＭＯＳキャパシタに生じるリーク電流の補償を図る技術が開示されている。
Chi-Nan CHUANG and Shen-Iuan LIU、"A 1 V Phase Locked Loop with Leakage Compensation in 0.13 μm CMOS Technology"、IEICE TRANSACTIONS on Electronics、２００６年３月、Vol.E89-C、No.3、p.295－299
　位相同期回路では、生成されるクロック信号のジッタが低いことが望まれており、さらなるジッタの低減が期待されている。
　クロック信号のジッタを低減することができる位相同期回路を提供することが望ましい。
　本開示の一実施の形態における位相同期回路は、位相比較回路と、ループフィルタと、発振回路と、ＡＤ変換回路と、電流生成回路とを備えている。位相比較回路は、第１の信号の位相と、クロック信号に応じた第２の信号の位相とを比較するものである。ループフィルタは、一端が第１のノードに接続されるとともに他端が第２のノードに接続された抵抗素子と、一端が第２のノードに接続された容量素子とを有し、位相比較回路における位相比較結果に基づいて制御電圧を生成するものである。発振回路は、制御電圧に基づいてクロック信号を生成するものである。ＡＤ変換回路は、抵抗素子の両端間の電圧差をデジタルコードに変換するものである。電流生成回路は、デジタルコードに基づいて第１の電流を生成し、第２のノードに第１の電流を供給するものである。
　本開示の一実施の形態における位相同期回路では、位相比較回路により、第１の信号の位相と、クロック信号に応じた第２の信号の位相とが比較され、その比較結果に基づいて、ループフィルタにより、制御電圧が生成される。そして、発振回路により、その制御電圧に基づいてクロック信号が生成される。ループフィルタの抵抗素子の両端間の電圧差は、ＡＤ変換回路によりデジタルコードに変換される。そして、電流生成回路により、このデジタルコードに基づいて第１の電流が生成され、この第１の電流がループフィルタの第２のノードに供給される。
　本開示の一実施の形態における位相同期回路によれば、抵抗素子の両端間の電圧差をデジタルコードに変換するＡＤ変換回路を設けるようにしたので、クロック信号のジッタを低減することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の一実施の形態に係る位相同期回路の一構成例を表すブロック図である。 図１に示した位相比較回路の一動作例を表すタイミング波形図である。 図１に示した位相比較回路の他の動作例を表すタイミング波形図である。 図１に示した位相比較回路の他の動作例を表すタイミング波形図である。 図１に示したループフィルタの一構成例を表す回路図である。 図３Ａに示したループフィルタの等価回路を表す回路図である。 図１に示したパルス発生回路の一動作例を表すタイミング波形図である。 図１に示した電流出力ＤＡ変換回路の一構成例を表すブロック図である。 参考例に係る位相同期回路の一動作例を表す説明図である。 図６に示した位相同期回路の一動作例を表すタイミング波形図である。 図６に示した位相同期回路の他の動作例を表すタイミング波形図である。 図１に示した位相同期回路の一動作例を表す説明図である。 図１に示した位相同期回路の一動作例を表すタイミング波形図である。 図１に示した位相同期回路の一動作例を表す他のタイミング波形図である。 比較例に係る位相同期回路の一構成例を表すブロック図である。 変形例に係るパルス発生回路の一動作例を表すタイミング波形図である。 変形例に係る位相同期回路の一動作例を表すタイミング波形図である。 他の変形例に係る位相同期回路の一構成例を表すブロック図である。 他の変形例に係る位相同期回路の一構成例を表すブロック図である。 他の変形例に係る位相同期回路の一構成例を表すブロック図である。 他の変形例に係る位相同期回路の一構成例を表すブロック図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。
＜実施の形態＞
［構成例］
　図１は、一実施の形態に係る位相同期回路（位相同期回路１）の一構成例を表すものである。位相同期回路１は、入力されたクロック信号ＣＬＫ１に基づいて、このクロック信号ＣＬＫ１の周波数のＮ倍の周波数を有するクロック信号ＣＬＫを生成するものである。この位相同期回路１は、例えば、１つの半導体チップ上に形成されたものであり、例えば、最小加工寸法が９０ｎｍ以下である半導体製造技術を用いて形成されている。
　位相同期回路１は、位相比較回路１１と、チャージポンプ２０と、ループフィルタ３０と、発振回路１４と、分周回路１５と、ロック検出回路１６と、パルス発生回路１７と、ＡＤ（Analog to Digital）変換回路（ＡＤＣ）１８と、補償電流生成回路４０とを備えている。
　位相比較回路１１は、クロック信号ＣＬＫ１の位相と、分周回路１５から供給されるクロック信号ＣＬＫ２（後述）の位相とを比較し、その比較結果に応じた信号ＵＰ，ＤＮを生成するものである。クロック信号ＣＬＫ１は、周期Ｔを有するクロック信号である。クロック信号ＣＬＫ２の周期は、位相同期回路１の動作状態が位相同期状態である場合には、クロック信号ＣＬＫ１の周期Ｔと同じである。位相比較回路１１は、例えば、いわゆる位相周波数比較回路（ＰＦＤ；Phase Frequency Detector）を用いて構成される。
　図２Ａ，２Ｂ，２Ｃは、位相比較回路１１の一動作例を表すものであり、図２Ａは、クロック信号ＣＬＫ１の位相がクロック信号ＣＬＫ２の位相よりも進んでいる場合を示し、図２Ｂは、クロック信号ＣＬＫ１の位相がクロック信号ＣＬＫ２の位相よりも遅れている場合を示し、図２Ｃは、クロック信号ＣＬＫ１，ＣＬＫ２の位相が一致している場合を示す。
　クロック信号ＣＬＫ１の位相がクロック信号ＣＬＫ２の位相よりも進んでいる場合（図２Ａ）では、この例では、タイミングｔ１１において、クロック信号ＣＬＫ１の電圧が低レベルから高レベルに変化し、その後のタイミングｔ１２において、クロック信号ＣＬＫ２の電圧が低レベルから高レベルに変化する。そして、タイミングｔ１４において、クロック信号ＣＬＫ１の電圧が高レベルから低レベルに変化し、その後のタイミングｔ１５において、クロック信号ＣＬＫ２の電圧が高レベルから低レベルに変化する。
　位相比較回路１１は、タイミングｔ１１において、クロック信号ＣＬＫ１の立ち上がりに応じて、信号ＵＰの電圧を低レベルから高レベルに変化させ、タイミングｔ１２において、クロック信号ＣＬＫ２の立ち上がりに応じて、信号ＤＮの電圧を低レベルから高レベルに変化させる。そして、このタイミングｔ１２の後のタイミングｔ１３において、信号ＵＰおよび信号ＤＮの電圧を、高レベルから低レベルにそれぞれ変化させる。この信号ＵＰの立ち上がりタイミング（タイミングｔ１１）と信号ＤＮの立ち上がりタイミング（タイミングｔ１２）とのタイミング差は、クロック信号ＣＬＫ１の位相とクロック信号ＣＬＫ２の位相との間の位相差に対応している。
　クロック信号ＣＬＫ１の位相がクロック信号ＣＬＫ２の位相よりも遅れている場合（図２Ｂ）では、この例では、タイミングｔ２１において、クロック信号ＣＬＫ２の電圧が低レベルから高レベルに変化し、その後のタイミングｔ２２において、クロック信号ＣＬＫ１の電圧が低レベルから高レベルに変化する。そして、タイミングｔ２４において、クロック信号ＣＬＫ２の電圧が高レベルから低レベルに変化し、その後のタイミングｔ２５において、クロック信号ＣＬＫ１の電圧が高レベルから低レベルに変化する。
　位相比較回路１１は、タイミングｔ２１において、クロック信号ＣＬＫ２の立ち上がりに応じて、信号ＤＮの電圧を低レベルから高レベルに変化させ、タイミングｔ２２において、クロック信号ＣＬＫ１の立ち上がりに応じて、信号ＵＰの電圧を低レベルから高レベルに変化させる。そして、このタイミングｔ２２の後のタイミングｔ２３において、信号ＵＰおよび信号ＤＮの電圧を、高レベルから低レベルにそれぞれ変化させる。この信号ＤＮの立ち上がりタイミング（タイミングｔ２１）と信号ＵＰの立ち上がりタイミング（タイミングｔ２２）とのタイミング差は、クロック信号ＣＬＫ１の位相とクロック信号ＣＬＫ２の位相との間の位相差に対応している。
　クロック信号ＣＬＫ１，ＣＬＫ２の位相が一致している場合（図２Ｃ）では、この例では、タイミングｔ２６において、２つのクロック信号ＣＬＫ１，ＣＬＫ２の電圧が低レベルから高レベルに変化し、タイミングｔ２８において、２つのクロック信号ＣＬＫ１，ＣＬＫ２の電圧が高レベルから低レベルに変化する。
　位相比較回路１１は、タイミングｔ２６において、クロック信号ＣＬＫ１の立ち上がりに応じて、信号ＵＰの電圧を低レベルから高レベルに変化させるとともに、クロック信号ＣＬＫ２の立ち上がりに応じて、信号ＤＮの電圧を低レベルから高レベルに変化させる。そして、このタイミングｔ２６の後のタイミングｔ２７において、信号ＵＰおよび信号ＤＮの電圧を、高レベルから低レベルにそれぞれ変化させる。
　このようにして、位相比較回路１１は、クロック信号ＣＬＫ１の位相とクロック信号ＣＬＫ２の位相とを比較して、クロック信号ＣＬＫ１の位相とクロック信号ＣＬＫ２の位相との間の位相差に応じた信号ＵＰ，ＤＮを生成するようになっている。
　チャージポンプ２０（図１）は、信号ＵＰ，ＤＮに基づいて、ループフィルタ３０に対して電流Ｉcp1を流し込み、あるいはループフィルタ３０から電流Ｉcp2をシンクするものである。チャージポンプ２０は、２つの電流源２１，２２と、２つのスイッチ２３，２４とを有している。電流源２１は、ループフィルタ３０に対して流し込む所定の電流値の電流Ｉcp1を生成するものであり、一端には電源電圧ＶＤＤが供給され、他端はスイッチ２３の一端に接続されている。電流源２２は、ループフィルタ３０からシンクする所定の電流値の電流Ｉcp2を生成するものであり、一端はスイッチ２４の他端に接地され、他端は接地されている。この電流Ｉcp2の電流値は、電流Ｉcp1の電流値と略同じである。スイッチ２３は、信号ＵＰの電圧に応じてオンオフするものであり、一端は電流源２１の他端に接続され、他端はスイッチ２４の一端およびループフィルタ３０のノードＮ１に接続されている。スイッチ２３は、この例では、信号ＵＰの電圧が高レベルである場合にオン状態になり、信号ＵＰの電圧が低レベルである場合にオフ状態になるものである。スイッチ２４は、信号ＤＮの電圧に応じてオンオフするものであり、一端はスイッチ２３の他端およびループフィルタ３０のノードＮ１に接続され、他端は電流源２２の一端に接続されている。スイッチ２４は、この例では、信号ＤＮの電圧が高レベルである場合にオン状態になり、信号ＤＮの電圧が低レベルである場合にオフ状態になるものである。
　この構成により、チャージポンプ２０では、クロック信号ＣＬＫ１の位相とクロック信号ＣＬＫ２の位相との間の進みまたは遅れに応じて、その位相差に応じた長さの期間において、スイッチ２３，２４が選択的にオンオフする。そして、信号ＵＰの電圧が高レベルである期間では、電流源２１がループフィルタ３０に対して電流Ｉcp1を流し込み、信号ＤＮの電圧が低レベルである期間では、電流源２２がループフィルタ３０から電流Ｉcp2をシンクするようになっている。
　ループフィルタ３０は、チャージポンプ２０から供給された電流信号に基づいて電圧Ｖctrlを生成するものである。ループフィルタ３０は、抵抗素子Ｒ３１と、容量素子Ｃ３２，Ｃ３３とを有している。抵抗素子Ｒ３１の一端はノードＮ１に接続され、他端はノードＮ２に接続されている。容量素子Ｃ３２の一端はノードＮ２に接続され、他端は接地されている。容量素子Ｃ３３の一端はノードＮ１に接続され、他端は接地されている。容量素子Ｃ３２の容量値は、例えば、容量素子Ｃ３３の容量値の１０倍以上に設定される。容量素子Ｃ３２の容量値は、例えば、数１０ｐＦにすることができる。
　この構成により、ループフィルタ３０では、チャージポンプ２０がループフィルタ３０に対して電流Ｉcp1を流し込む期間では、容量素子Ｃ３２，Ｃ３３がチャージされ、チャージポンプ２０がループフィルタ３０から電流Ｉcp2をシンクする期間では、容量素子Ｃ３２，Ｃ３３がディスチャージされる。このようにして、ループフィルタ３０は、チャージポンプ２０から供給された電流信号に基づいて電圧Ｖctrlを生成するようになっている。
　ループフィルタ３０において、容量素子Ｃ３２は、Ｎ型のＭＯＳキャパシタを用いて構成される。以下に、容量素子Ｃ３２について詳細に説明する。
　図３Ａは、ループフィルタ３０の一構成例を表すものである。ループフィルタ３０の容量素子Ｃ３２は、この例では、Ｎ型のＭＯＳキャパシタ１０１を用いて構成されている。このＭＯＳキャパシタ１０１のゲートはノードＮ２に接続され、ドレインおよびソースは接地されている。ＭＯＳキャパシタ１０１は、ゲート酸化膜を容量素子として用いるものである。ＭＯＳキャパシタ１０１では、ゲート酸化膜が薄いほど、単位面積あたりの容量値を大きくすることができる。具体的には、単位面積当たりの容量値ＣOXは、ゲート酸化膜の厚さｔOXを用いて、以下の式で表すことができる。
　ＣOX＝εOX／ｔOX　…（１）
ここで、εOXは酸化膜の誘電率であり、次式で表すことができる。
　εOX＝κ×εO　…（２）
ここで、κは酸化膜の比誘電率であり、例えば３．９である。εOは、真空の誘電率である。このように、容量値ＣOXおよびゲート酸化膜の厚さｔOXは、互いに逆数の関係にあるので、ゲート酸化膜が薄いほど、単位面積当たりの容量値ＣOXは大きくなる。よって、ゲート酸化膜が薄いＭＯＳキャパシタ１０１を用いることにより、例えば、単位面積当たりの容量値ＣOXを２倍程度にすることができる。この場合には、容量素子Ｃ３２の面積を約半分にすることができるので、その結果、位相同期回路１では、回路面積を小さくすることができる。
　しかしながら、このようにゲート酸化膜が薄くなるほど、このゲート酸化膜を介して、大きなリーク電流Ｉleakが流れてしまう。
　図３Ｂは、ループフィルタ３０の等価回路を表すものである。ＭＯＳキャパシタ１０１は、互いに並列接続された電流源１０２および容量素子１０３を用いて表すことができる。電流源１０２は、ＭＯＳキャパシタ１０１のゲートからドレインおよびソースにリーク電流Ｉleakを流すものである。すなわち、この例では、ＭＯＳキャパシタ１０１のゲートの電圧は、ＭＯＳキャパシタ１０１のドレインおよびソースの電圧（接地電圧）よりも高いので、リーク電流Ｉleakは、ＭＯＳキャパシタ１０１のゲートからドレインおよびソースに向かって流れる。このリーク電流Ｉleakの電流値は、ＭＯＳキャパシタ１０１のゲートと、ドレインおよびソースとの間の電圧差に応じて変化する。容量素子１０３は、ＭＯＳキャパシタ１０１の容量成分を表す、リーク電流が生じない理想的な容量素子である。
　このように、ＭＯＳキャパシタ１０１では、ゲート酸化膜を介してリーク電流Ｉleakが流れてしまう。そこで、位相同期回路１では、後述するように、補償電流生成回路４０が、補償電流Ｉcompを生成し、このリーク電流Ｉleakを補償する。これにより、位相同期回路１では、後述するように、このリーク電流Ｉleakがクロック信号ＣＬＫのジッタに与える影響を抑えるようになっている。
　発振回路１４（図１）は、電圧制御発振回路（ＶＣＯ；Voltage Controlled Oscillator）であり、電圧Ｖctrlに基づいて、電圧Ｖctrlに応じた周波数を有するクロック信号ＣＬＫを生成するものである。クロック信号ＣＬＫの周波数と電圧Ｖctrlとの関係は、ゲインファクタＫvco［Ｈｚ／Ｖ］で表される。すなわち、電圧が１［Ｖ］変化すると、クロック信号ＣＬＫの周波数はこのゲインファクタＫvcoの分だけ変化するようになっている。
　分周回路１５は、クロック信号ＣＬＫに基づいて、クロック信号ＣＬＫの周波数の１／Ｎの周波数を有するクロック信号ＣＬＫ２を生成するものである。ここで、Ｎは２以上の整数である。なお、これに限定されるものではなく、Ｎを１より大きい非整数にしてもよい。
　この構成により、位相同期回路１では、クロック信号ＣＬＫ２の位相がクロック信号ＣＬＫ１の位相よりも遅れている場合には、ループフィルタ３０の容量素子Ｃ３２，Ｃ３３をチャージすることにより、電圧Ｖctrlを高くする。これにより、クロック信号ＣＬＫの周波数が高くなり、その結果、クロック信号ＣＬＫ２の位相が進む。また、位相同期回路１では、クロック信号ＣＬＫ２の位相がクロック信号ＣＬＫ１の位相よりも進んでいる場合には、ループフィルタ３０の容量素子Ｃ３２，Ｃ３３をディスチャージすることにより、電圧Ｖctrlを低くする。これにより、クロック信号ＣＬＫの周波数が低くなり、その結果、クロック信号ＣＬＫ２の位相が遅れる。このような負帰還動作により、この位相同期回路１は、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２とを同期させ、その結果、クロック信号ＣＬＫ１の周波数のＮ倍の周波数を有するクロック信号ＣＬＫを生成するようになっている。
　ロック検出回路１６は、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２に基づいて、位相同期回路１の動作状態が位相同期状態であるかどうかを検出するものである。ここで、“位相同期状態”は、クロック信号ＣＬＫ１の位相とクロック信号ＣＬＫ２の位相の位相差が小さい位相差に維持される状態を示す。そして、ロック検出回路１６は、位相同期回路１の動作状態が位相同期状態であるかどうかについての情報を、パルス発生回路１７およびＡＤ変換回路（ＡＤＣ）１８に供給するようになっている。
　パルス発生回路１７は、位相同期回路１の動作状態が位相同期状態であるときに、信号ＵＰおよび信号ＤＮに基づいて、ＡＤ変換回路（ＡＤＣ）１８に対してＡＤ変換動作を指示するパルスＰＵを含む信号ＳＰを生成するものである。
　図４は、パルス発生回路１７の一動作例を表すものであり、（Ａ）は信号ＵＰの波形を示し、（Ｂ）は信号ＤＮの波形を示し、（Ｃ）は信号ＳＰの波形を示す。パルス発生回路１７は、信号ＵＰおよび信号ＤＮの立ち下がりを複数回（Ｋ回）検出する度に、パルスＰＵを生成する。すなわち、図２Ａ，２Ｂに示したように、信号ＵＰの立ち下がりタイミングおよび信号ＤＮの立ち下がりタイミングはほぼ一致することを利用し、パルス発生回路１７は、信号ＵＰ，ＤＮの立ち下がりを複数回（Ｋ回）検出する度に、パルスＰＵを生成する。言い換えれば、パルス発生回路１７は、クロック信号ＣＬＫ１の周期ＴのＫ倍の周期Ｔ１（＝Ｔ×Ｋ）で、パルスＰＵを生成するようになっている。
　ＡＤ変換回路（ＡＤＣ）１８は、位相同期回路１の動作状態が位相同期状態であるときに、信号ＳＰに基づいて、ループフィルタ３０における抵抗素子Ｒ３１の両端間の電圧差ΔＶをデジタルコードＣＯＤＥに変換するものである。ＡＤ変換回路１８は、正入力端子ＩＮ＋と、負入力端子ＩＮ－とを有している。正入力端子ＩＮ＋は、ループフィルタ３０のノードＮ１に接続され、負入力端子ＩＮ－は、ループフィルタ３０のノードＮ２に接続されている。そして、ＡＤ変換回路（ＡＤＣ）１８は、信号ＳＰに含まれるパルスＰＵに基づいて、間欠的にＡＤ変換動作を行い、ノードＮ１の電圧とノードＮ２の電圧との電圧差ΔＶ（アナログ値）をデジタルコードＣＯＤＥに変換する。そして、ＡＤ変換回路（ＡＤＣ）１８は、このデジタルコードＣＯＤＥを、補償電流生成回路４０に供給するようになっている。
　補償電流生成回路４０は、デジタルコードＣＯＤＥに基づいて補償電流Ｉcompを生成するものである。補償電流生成回路４０は、記憶部４１と、加算回路４２と、ＤＡＣコード生成回路４３と、レジスタ４４と、電流出力ＤＡ（Digital to Analog）変換回路（電流出力ＤＡＣ）５０とを有している。
　記憶部４１は、デジタルコードＣＯＤＥを記憶するものである。記憶部４１は、複数のデジタルコードＣＯＤＥを記憶可能に構成されている。すなわち、ＡＤ変換回路（ＡＤＣ）１８は、位相同期回路１の動作状態が位相同期状態であるときに、間欠的にＡＤ変換動作を行い、デジタルコードＣＯＤＥを生成する。よって、記憶部４１は、ＡＤ変換回路（ＡＤＣ）１８から順次供給された複数のデジタルコードＣＯＤＥを記憶するようになっている。
　加算回路４２は、記憶部４１に複数のデジタルコードＣＯＤＥが記憶されている場合において、これらのデジタルコードＣＯＤＥを加算して、加算結果をデジタルコードＣＯＤＥ１として出力するものである。また、加算回路４２は、記憶部４１にデジタルコードＣＯＤＥが１つだけ記憶されている場合には、このデジタルコードＣＯＤＥをそのままデジタルコードＣＯＤＥ１として出力するようになっている。
　ＤＡＣコード生成回路４３は、デジタルコードＣＯＤＥ１に基づいて、電流出力ＤＡ変換回路（電流出力ＤＡＣ）５０に入力するデジタルコードＣＯＤＥ２を生成するものである。
　レジスタ４４は、ＤＡＣコード生成回路４３から供給されたデジタルコードＣＯＤＥ２を保持するものである。
　電流出力ＤＡ変換回路（電流出力ＤＡＣ）５０は、レジスタ４４から供給されたデジタルコードＣＯＤＥ２に基づいて、このデジタルコードＣＯＤＥ２に応じた電流値を有する補償電流Ｉcompを生成し、この補償電流Ｉcompを、ノードＮ２を介してループフィルタ３０に供給するものである。
　図５は、電流出力ＤＡ変換回路（電流出力ＤＡＣ）５０の一構成例を表すものである。電流出力ＤＡ変換回路（電流出力ＤＡＣ）５０は、制御回路５１と、複数の電流源回路５２とを有している。制御回路５１は、レジスタ４４から供給されたデジタルコードＣＯＤＥ２に基づいて、複数の選択信号ＳＥＬを生成するものである。複数の電流源回路５２は、複数の選択信号ＳＥＬのうちの対応する選択信号ＳＥＬに基づいて、電流を出力するものである。複数の電流源回路５２のそれぞれは、電流源５３と、スイッチ５４とを有している。電流源５３は、所定の電流値を有する電流を生成するものであり、一端には電源電圧ＶＤＤが供給され、他端はスイッチ５４の一端に接続されている。スイッチ５４は、選択信号ＳＥＬに基づいてオンオフするものであり、一端は電流源５３の他端に接続され、他端はその電流源回路５２の出力端子に接続されている。複数の電流源回路５２の出力端子は、互いに接続されている。
　この構成により、電流出力ＤＡ変換回路（電流出力ＤＡＣ）５０では、複数の電流源回路５２のうちの、選択信号ＳＥＬにより選択された電流源回路５２が電流を出力する。これにより、電流出力ＤＡ変換回路（電流出力ＤＡＣ）５０は、選択された電流源回路５２が出力する電流の合計電流を、補償電流Ｉcompとして出力するようになっている。
　ここで、補償電流生成回路４０は、本開示における「電流生成回路」の一具体例に対応する。ロック検出回路１６は、本開示における「同期検出回路」の一具体例に対応する。パルス発生回路１７は、本開示における「タイミング設定回路」の一具体例に対応する。クロック信号ＣＬＫ１は、本開示における「第１の信号」の一具体例に対応する。クロック信号ＣＬＫ２は、本開示における「第２の信号」の一具体例に対応する。クロック信号ＣＬＫは、本開示における「クロック信号」の一具体例に対応する。補償電流Ｉcompは、本開示における「第１の電流」の一具体例に対応する。信号ＵＰは、本開示における「第１の制御信号」の一具体例に対応する。電流Ｉcp1は、本開示における「第２の電流」の一具体例に対応する。信号ＤＮは、本開示における「第２の制御信号」の一具体例に対応する。電流Ｉcp2は、本開示における「第３の電流」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の位相同期回路１の動作および作用について説明する。
（全体動作概要）
　まず、図１を参照して位相同期回路１の全体動作概要を説明する。位相比較回路１１は、クロック信号ＣＬＫ１の位相と、クロック信号ＣＬＫ２の位相とを比較し、その比較結果に応じた信号ＵＰ，ＤＮを生成する。チャージポンプ２０は、信号ＵＰ，ＤＮに基づいて、ループフィルタ３０に対して電流Ｉcp1を流し込み、あるいはループフィルタ３０から電流Ｉcp2をシンクする。ループフィルタ３０は、チャージポンプ２０から供給された電流信号に基づいて電圧Ｖctrlを生成する。発振回路１４は、電圧Ｖctrlに基づいて、電圧Ｖctrlに応じた周波数を有するクロック信号ＣＬＫを生成する。分周回路１５は、クロック信号ＣＬＫに基づいて、クロック信号ＣＬＫの周波数の１／Ｎの周波数を有するクロック信号ＣＬＫ２を生成する。ロック検出回路１６は、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２に基づいて、位相同期回路１の動作状態が位相同期状態であるかどうかを検出する。パルス発生回路１７は、位相同期回路１の動作状態が位相同期状態であるときに、信号ＵＰおよび信号ＤＮに基づいて、ＡＤ変換回路（ＡＤＣ）１８に対してＡＤ変換動作を指示するパルスＰＵを含む信号ＳＰを生成する。ＡＤ変換回路（ＡＤＣ）１８は、位相同期回路１の動作状態が位相同期状態であるときに、信号ＳＰに基づいて、ループフィルタ３０における抵抗素子Ｒ３１の両端間の電圧差ΔＶをデジタルコードＣＯＤＥに変換する。補償電流生成回路４０は、デジタルコードＣＯＤＥに基づいて補償電流Ｉcompを生成する。
（詳細動作）
　まず、位相同期回路１の動作の説明に先立ち、補償電流生成回路４０が補償電流Ｉcompを生成しない場合の動作を、参考例として説明する。
　図６は、参考例に係る位相同期回路１Ｒにおけるループフィルタ３０の一動作例を表すものである。図７Ａは、ＭＯＳキャパシタ１０１にリーク電流Ｉleakがほとんど生じない場合の、位相同期状態における位相同期回路１Ｒの動作を表すものであり、図７Ｂは、ＭＯＳキャパシタ１０１にリーク電流Ｉleakが生じた場合の、位相同期状態における位相同期回路１Ｒの動作を表すものである。図７Ａ，７Ｂにおいて、（Ａ）は信号ＵＰの波形を示し、（Ｂ）は信号ＤＮの波形を示し、（Ｃ）は電圧Ｖctrlの波形を示す。
　ＭＯＳキャパシタ１０１にリーク電流Ｉleakがほとんど生じない場合には、図７Ａに示したように、位相同期状態において、信号ＵＰの立ち上がりタイミングと信号ＤＮの立ち上がりタイミングとは、ほぼ一致する。これにより、ループフィルタ３０では、容量素子Ｃ３２，Ｃ３３は、ほとんどチャージされず、同様に、ほとんどディスチャージされない。これにより、電圧Ｖctrlにはリップルはほとんど現れず、電圧Ｖctrlの電圧値が維持される。発振回路１４は、この電圧Ｖctrlに応じた周波数を有するクロック信号ＣＬＫを生成する。この例では、位相同期回路１Ｒの動作状態は位相同期状態であるので、クロック信号ＣＬＫの周波数は、クロック信号ＣＬＫ１の周波数のＮ倍の周波数である。すなわち、このときの電圧Ｖctrlの電圧値は、クロック信号ＣＬＫ１の周波数のＮ倍の周波数に対応する電圧値Ｖ０である。
　一方、ＭＯＳキャパシタ１０１にリーク電流Ｉleakが生じた場合には、図６に示したように、リーク電流Ｉleakが、容量素子Ｃ３３、抵抗素子Ｒ３１、容量素子Ｃ３２の順に流れる。このリーク電流Ｉleakにより、抵抗素子Ｒ３１の両端間には、電圧差ΔＶが生じる。そして、このリーク電流Ｉleakにより、容量素子Ｃ３２，Ｃ３３がディスチャージされ、電圧Ｖctrlは徐々に低下する。一方、位相同期回路１Ｒの動作状態は位相同期状態を維持するので、位相同期回路１Ｒでは、図７Ｂに示したように、電圧Ｖctrlの電圧の平均値が電圧値Ｖ０になるように、信号ＵＰの立ち上がりタイミングと信号ＤＮの立ち上がりタイミングとがずれる。すなわち、タイミングｔ３１において信号ＵＰが立ち上がり、タイミングｔ３２において信号ＤＮが立ち上がる。これにより、タイミングｔ３１～ｔ３２の期間において、チャージポンプ２０から電流Ｉcp1が供給されることにより、容量素子Ｃ３２，Ｃ３３がチャージされ、電圧Ｖctrlが上昇し、タイミングｔ３２～ｔ３４の期間において、リーク電流Ｉleakにより、容量素子Ｃ３２，Ｃ３３がディスチャージされ、電圧Ｖctrlが低下する。電圧Ｖctrlの電圧値の平均値は、電圧値Ｖ０を維持する。
　図７Ｂに示したように、ＭＯＳキャパシタ１０１にリーク電流Ｉleakが生じた場合には、電圧Ｖctrlにリップルが生じる。発振回路１４は、電圧Ｖctrlに基づいて、ゲインファクタＫvcoに応じた割合でクロック信号ＣＬＫの周波数を変化させるので、クロック信号ＣＬＫは、この電圧Ｖctrlのリップルに基づいて周期的に変調される。その結果、位相同期回路１Ｒでは、ＤＪ（Deterministic Jitter）が生じ、クロック信号ＣＬＫのジッタが増加してしまうおそれがある。
　そこで、本実施の形態に係る位相同期回路１では、補償電流生成回路４０が補償電流Ｉcompを生成し、このリーク電流Ｉleakを補償する。以下に、位相同期回路１の動作について、詳細に説明する。
　図８は、位相同期回路１におけるループフィルタ３０の一動作例を表すものである。図９は、ＭＯＳキャパシタ１０１にリーク電流Ｉleakがある場合の、位相同期状態における位相同期回路１の動作を表すものであり、（Ａ）は信号ＵＰの波形を示し、（Ｂ）は信号ＤＮの波形を示し、（Ｃ）は電圧Ｖctrlの波形を示す。図９では、図７Ｂに示した信号ＵＰの波形および電圧Ｖctrlの波形を点線で示している。
　位相同期回路１では、ＡＤ変換回路（ＡＤＣ）１８は、位相同期回路１の動作状態が位相同期状態であるときに、信号ＳＰに基づいて、ループフィルタ３０における抵抗素子Ｒ３１の両端間の電圧差ΔＶをデジタルコードＣＯＤＥに変換する。そして、補償電流生成回路４０は、デジタルコードＣＯＤＥに基づいて補償電流Ｉcompを生成する。その際、位相同期回路１は、抵抗素子Ｒ３１の両端間の電圧差ΔＶが小さくなるように、補償電流Ｉcompの電流値を制御する。言い換えれば、補償電流Ｉcompの電流値がリーク電流Ｉleakの電流値に近づくように、補償電流Ｉcompの電流値を制御する。これにより、電圧Ｖctrlの低下が抑えられる。これにより、信号ＵＰの立ち上がりタイミングと信号ＤＮの立ち上がりタイミングとの間のタイミング差は、図７Ｂの場合に比べて小さくなる。その結果、位相同期回路１では、電圧Ｖctrlに生じるリップルを小さくすることができる。
　このように、位相同期回路１では、抵抗素子Ｒ３１の両端間の電圧差ΔＶが小さくなるように、補償電流Ｉcompの電流値を制御するようにしたので、電圧Ｖctrlに生じるリップルを小さくすることができる。その結果、位相同期回路１では、ＤＪ（Deterministic Jitter）の発生量を抑えることができ、クロック信号ＣＬＫのジッタを小さくすることができる。
　また、位相同期回路１では、パルス発生回路１７は、位相同期回路１の動作状態が位相同期状態であるときに、図４に示したように、信号ＵＰおよび信号ＤＮの立ち下がりを複数回検出する度に、パルスＰＵを生成する。ＡＤ変換回路（ＡＤＣ）１８は、このパルスＰＵに基づいて間欠的にＡＤ変換動作を行い、抵抗素子Ｒ３１の両端間の電圧差ΔＶをデジタルコードＣＯＤＥに変換する。そして、補償電流生成回路４０は、ＡＤ変換回路（ＡＤＣ）１８から順次供給された複数のデジタルコードＣＯＤＥに基づいて補償電流Ｉcompを生成する。
　具体的には、補償電流生成回路４０では、記憶部４１は、ＡＤ変換回路（ＡＤＣ）１８から順次供給された複数のデジタルコードＣＯＤＥを記憶し、加算回路４２は、これらのデジタルコードＣＯＤＥを加算して、加算結果をデジタルコードＣＯＤＥ１として出力し、ＤＡＣコード生成回路４３は、デジタルコードＣＯＤＥ１に基づいてデジタルコードＣＯＤＥ２を生成し、レジスタ４４は、デジタルコードＣＯＤＥ２を保持し、電流出力ＤＡ変換回路（電流出力ＤＡＣ）５０は、レジスタ４４から供給されたデジタルコードＣＯＤＥ２に基づいて補償電流Ｉcompを生成するようにした。これにより、位相同期回路１では、以下に説明するように、抵抗素子Ｒ３１の両端間の電圧差ΔＶを、ＡＤ変換回路（ＡＤＣ）１８における１ＬＳＢ（Least Significant Bit）に対応する電圧以下に抑えることができる。
　図１０は、位相同期回路１の動作状態が位相同期状態である場合における、位相同期回路１の一動作例を表すものであり、（Ａ）は信号ＵＰの波形を示し、（Ｂ）は信号ＤＮの波形を示し、（Ｃ）は電圧Ｖctrlの波形を示し、（Ｄ）は電圧差ΔＶの波形を示す。
　パルス発生回路１７は、図示していないが、タイミングｔ５１～ｔ６０の期間において、複数のパルスＰＵを生成する。そして、ＡＤ変換回路（ＡＤＣ）１８は、このパルスＰＵに基づいて間欠的にＡＤ変換動作を行い、デジタルコードＣＯＤＥを順次生成する。そして、補償電流生成回路４０は、ＡＤ変換回路（ＡＤＣ）１８から順次供給された複数のデジタルコードＣＯＤＥに基づいて補償電流Ｉcompを生成する。これにより、位相同期回路１では、図１０に示したように、信号ＵＰの立ち上がりタイミングと信号ＤＮの立ち上がりタイミングを徐々に近づけ、電圧Ｖctrlのリップルを徐々に小さくすることができる。また、抵抗素子Ｒ３１の両端間の電圧差ΔＶを徐々に０Ｖに近づけ、この電圧差ΔＶを、ＡＤ変換回路（ＡＤＣ）１８における１ＬＳＢに対応する電圧以下にすることができる。
（比較例）
　次に、比較例と対比して、本実施の形態の作用を説明する。本比較例に係る位相同期回路１Ｓは、補償電流Ｉcompを生成する方法が、本実施の形態に係る位相同期回路１と異なるものである。なお、本実施の形態に係る位相同期回路１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　図１１は、位相同期回路１Ｓの一構成例を表すものである。位相同期回路１Ｓは、位相比較回路１１と、チャージポンプ２０と、ループフィルタ３０と、発振回路１４と、分周回路１５と、演算増幅回路（Operational Amplifier）１９とを備えている。演算増幅回路１９の正入力端子は、ループフィルタ３０のノードＮ１に接続され、負入力端子は、ループフィルタ３０のノードＮ２に接続され、出力端子は、ループフィルタのノードＮ２に接続されている。
　このように、演算増幅回路１９の負入力端子および出力端子が互いに接続されるので、位相同期回路１Ｓでは、ノードＮ１，Ｎ２の電圧は、いわゆるバーチャルショートにより、ほぼ同じ電圧になる。そして、演算増幅回路１９の出力端子から、ノードＮ２を介して、ループフィルタ３０に補償電流Ｉcompが流れる。
　しかしながら、演算増幅回路１９では、例えば差動対のトランジスタのミスマッチばらつきなどにより、一般に入力オフセット電圧が生じる。よって、比較例に係る位相同期回路１Ｓでは、この入力オフセット電圧により、ノードＮ１の電圧およびノードＮ２の電圧には、ずれが生じてしまい、その結果、容量素子Ｃ３２のリーク電流Ｉleakを十分に補償することができないおそれがある。その場合には、クロック信号ＣＬＫのジッタが大きくなるおそれがある。
　一方、本実施の形態に係る位相同期回路１では、演算増幅回路１９を用いず、ＡＤ変換回路（ＡＤＣ）１８および補償電流生成回路４０を用いて、補償電流Ｉcompを生成するようにした。これにより、位相同期回路１では、上述したように、電圧差ΔＶを、ＡＤ変換回路（ＡＤＣ）１８における１ＬＳＢに対応する電圧以下に抑えることができ、リーク電流Ｉleakを十分に補償することができる。その結果、位相同期回路１では、クロック信号ＣＬＫのジッタを抑えることができる。
　また、比較例に係る位相同期回路１Ｓでは、例えば電圧Ｖctrlが広い電圧範囲において変化し得るため、演算増幅回路１９は、この広い電圧範囲において動作する必要がある。よって、例えば、電圧Ｖctrlが高いときに、十分な補償電流Ｉcompを生成できないおそれがある。その場合には、クロック信号ＣＬＫのジッタが大きくなるおそれがある。
　一方、本実施の形態に係る位相同期回路１では、電流出力ＤＡ変換回路（電流出力ＤＡＣ）５０を用いて補償電流Ｉcompを生成するようにしたので、電圧Ｖctrlが高い場合でも、十分な補償電流Ｉcompを生成することができる。その結果、位相同期回路１では、クロック信号ＣＬＫのジッタを抑えることができる。
　また、比較例に係る位相同期回路１Ｓでは、演算増幅回路１９は、時間的に連続して動作するため、演算増幅回路１９がノイズ源になってしまい、電圧Ｖctrlにノイズ（ランダムノイズ）が生じる。よって、発振回路１４では、クロック信号ＣＬＫが、この電圧Ｖctrlのランダムノイズに基づいてランダムに変調される。その結果、位相同期回路１Ｓでは、ＲＪ（Random Jitter）が発生し、クロック信号ＣＬＫのジッタが大きくなるおそれがある。
　一方、本実施の形態に係る位相同期回路１では、ＡＤ変換回路（ＡＤＣ）１８が、間欠的にＡＤ変換動作を行うことによりデジタルコードＣＯＤＥを生成するようにした。そして、補償電流生成回路４０は、このデジタルコードＣＯＤＥに基づいて、補償電流Ｉcompを生成するようにした。このように、位相同期回路１では、ＡＤ変換回路（ＡＤＣ）１８および補償電流生成回路４０が、時間的に離散して動作するため、これらの回路がノイズ源になるおそれを低減することができるため、クロック信号ＣＬＫのジッタを抑えることができる。
［効果］
　以上のように本実施の形態では、ＡＤ変換回路が、ループフィルタの抵抗素子の両端間の電圧差をデジタルコードに変換し、補償電流生成回路が、このデジタルコードに基づいて補償電流を生成するようにしたので、クロック信号のジッタを抑えることができる。
　本実施の形態では、ＡＤ変換回路が、間欠的にＡＤ変換動作を行うことにより、ループフィルタの抵抗素子の両端間の電圧差をデジタルコードに変換し、補償電流生成回路が、ＡＤ変換回路から順次供給された複数のデジタルコードに基づいて補償電流を生成するようにしたので、クロック信号のジッタを抑えることができる。
［変形例１－１］
　上記実施の形態では、パルス発生回路１７は、信号ＵＰおよび信号ＤＮの立ち下がりを複数回検出する度にパルスＰＵを生成したが、これに限定されるものではない。これに代えて、例えば図１２に示したように、パルス発生回路１７は、信号ＵＰおよび信号ＤＮの立ち下がりを１回検出する度にパルスＰＵを生成してもよい。この場合には、ＡＤ変換回路（ＡＤＣ）１８は、例えば、いわゆるフラッシュ型のＡＤ変換回路を用いるのが望ましい。これにより、位相同期回路１は、図１３に示したように、より早く、抵抗素子Ｒ３１の両端間の電圧差ΔＶを徐々に０Ｖに近づけ、ＡＤ変換回路（ＡＤＣ）１８における１ＬＳＢに対応する電圧以下にすることができる。
［変形例１－２］
　上記実施の形態では、分周回路１５を設けたが、これに限定されるものではなく、これに代えて、例えば、図１４に示す位相同期回路１Ａのように、分周回路１５を設けなくてもよい。この場合には、位相比較回路１１は、クロック信号ＣＬＫ１の位相と、発振回路１４から供給されるクロック信号ＣＬＫの位相とを比較し、その比較結果に応じた信号ＵＰ，ＤＮを生成する。クロック信号ＣＬＫの周波数は、クロック信号ＣＬＫ１の周波数とほぼ同じである。
［変形例１－３］
　上記実施の形態では、チャージポンプ２０を設けたが、これに限定されるものではなく、これに代えて、例えば、図１５に示す位相同期回路１Ｂのように、チャージポンプ２０を設けなくてもよい。この位相同期回路１Ｂは、ループフィルタ駆動回路６９と、ループフィルタ６０とを備えている。ループフィルタ駆動回路６９は、信号ＵＰ，ＤＮに基づいて、ループフィルタ６０を駆動するものである。具体的には、ループフィルタ駆動回路６９は、例えば、信号ＵＰが高レベルであり信号ＤＮが低レベルである場合には、高レベル電圧ＶＨを出力し、信号ＤＮが高レベルであり信号ＵＰが低レベルである場合には、低レベル電圧ＶＬを出力し、それ以外の場合には、ループフィルタ駆動回路６９の出力インピーダンスをハイインピーダンスにするようになっている。ループフィルタ６０は、抵抗素子Ｒ６１を有している。抵抗素子Ｒ６１の一端は、ループフィルタ駆動回路の出力端子に接続され、他端はノードＮ１に接続されている。
［変形例１－４］
　上記実施の形態では、位相同期回路１にクロック信号ＣＬＫ１を入力したが、これに限定されるものではなく、これに代えて、例えば、図１６に示す位相同期回路１Ｃのように、データ信号ＤＴを入力してもよい。この位相同期回路１Ｃは、入力されたデータ信号ＤＴに基づいて、このデータ信号ＤＴに同期したクロック信号ＣＬＫを再生するクロック再生回路（ＣＲＣ：Clock Recovery Circuit）である。位相同期回路１Ｃは、位相比較回路７１と、チャージポンプ２０と、ループフィルタ３０と、発振回路１４と、ロック検出回路７６と、パルス発生回路１７と、ＡＤ変換回路（ＡＤＣ）１８と、補償電流生成回路４０とを備えている。位相比較回路７１は、データ信号ＤＴの位相と、発振回路１４から供給されるクロック信号ＣＬＫの位相とを比較し、その比較結果に応じた信号ＵＰ，ＤＮを生成するものである。データ信号ＤＴのビットレートは、クロック信号ＣＬＫの周波数とほぼ同じである。ロック検出回路７６は、データ信号ＤＴおよびクロック信号ＣＬＫに基づいて、位相同期回路１Ｃの動作状態が位相同期状態であるかどうかを検出するものである。
［その他の変形例］
　また、これらの変形例のうちの２以上を組み合わせてもよい。
　以上、実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記の実施の形態では、ロック検出回路１６を設けたが、これに限定されるものではなく、これに代えて、例えば、図１７に示す位相同期回路１Ｄのように、ロック検出回路１６を設けなくてもよい。この位相同期回路１Ｄは、タイマ９９を有している。タイマ９９は、位相同期回路１Ｄの電源投入タイミングから所定の時間が経過したときに、位相同期回路１Ｄの動作状態が位相同期状態になったと判断するものである。すなわち、位相同期回路１Ｄは、電源が投入されると、まず、クロック信号ＣＬＫの周波数がクロック信号ＣＬＫ１のＮ倍の周波数になるように動作し、その後に、クロック信号ＣＬＫ１の位相とクロック信号ＣＬＫ２の位相が同期するように動作する。よって、タイマ９９に、あらかじめ、電源を投入してから位相同期が確立するまでに要する時間を設定しておく。そして、タイマ９９は、電源投入タイミングからこの時間が経過したときに、位相同期回路１Ｄの動作状態が位相同期状態になったと判断する。この後に、パルス発生回路１７は、パルスＰＵの生成を開始し、ＡＤ変換回路（ＡＤＣ）１８は、ＡＤ変換動作を開始する。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。
（１）第１の信号の位相と、クロック信号に応じた第２の信号の位相とを比較する位相比較回路と、
　一端が第１のノードに接続されるとともに他端が第２のノードに接続された抵抗素子と、一端が前記第２のノードに接続された容量素子とを有し、前記位相比較回路における位相比較結果に基づいて制御電圧を生成するループフィルタと、
　前記制御電圧に基づいて前記クロック信号を生成する発振回路と、
　前記抵抗素子の両端間の電圧差をデジタルコードに変換するＡＤ変換回路と、
　前記デジタルコードに基づいて第１の電流を生成し、前記第２のノードに前記第１の電流を供給する電流生成回路と
　を備えた位相同期回路。
（２）前記ＡＤ変換回路は、第１のタイミングにおいて前記電圧差を第１のデジタルコードに変換するとともに、第２のタイミングにおいて前記電圧差を第２のデジタルコードに変換し、
　前記電流生成回路は、前記第１のデジタルコードおよび前記第２のデジタルコードに基づいて前記第１の電流を生成する
　前記（１）に記載の位相同期回路。
（３）前記電流生成回路は、前記第１のデジタルコードおよび前記第２のデジタルコードを加算し、加算された結果に基づいて前記第１の電流を生成する
　前記（２）に記載の位相同期回路。
（４）前記ＡＤ変換回路は、前記位相同期回路の動作状態が位相同期状態である期間において、前記電圧差を前記デジタルコードに変換する
　前記（１）から（３）のいずれかに記載の位相同期回路。
（５）前記位相同期回路の動作状態が前記位相同期状態であるかどうかを検出する同期検出回路をさらに備え、
　前記ＡＤ変換回路は、前記同期検出回路の検出結果に基づいて、前記電圧差を前記デジタルコードに変換する
　前記（４）に記載の位相同期回路。
（６）前記ＡＤ変換回路は、間欠的に、前記電圧差を前記デジタルコードに変換する
　前記（１）から（５）のいずれかに記載の位相同期回路。
（７）前記第１の信号は、クロック信号であり、
　前記ＡＤ変換回路は、前記第１の信号の周期の整数倍の周期で、前記電圧差を前記デジタルコードに変換する
　前記（６）に記載の位相同期回路。
（８）前記第１のノードに接続されたチャージポンプをさらに備え、
　前記位相比較回路は、前記位相比較結果に基づいて第１の制御信号および第２の制御信号を生成する位相周波数比較回路であり、
　前記チャージポンプは、前記第１の制御信号に基づいて前記容量素子をチャージするように前記ループフィルタに第２の電流を流し、前記第２の制御信号に基づいて前記容量素子をディスチャージするように前記ループフィルタに第３の電流を流す
　前記（１）から（７）のいずれかに記載の位相同期回路。
（９）前記第１の制御信号および前記第２の制御信号に基づいて、前記ＡＤ変換回路の動作タイミングを設定するタイミング設定回路をさらに備えた
　前記（８）に記載の位相同期回路。
（１０）前記クロック信号を分周することにより前記第２の信号を生成する分周回路をさらに備えた
　前記（１）から（９）のいずれかに記載の位相同期回路。
（１１）前記容量素子は、ＭＯＳキャパシタを用いて構成された
　前記（１）から（１０）のいずれかに記載の位相同期回路。
（１２）前記第１の電流は、前記抵抗素子の両端間の電圧差を抑えるような電流である
　前記（１）から（１１）のいずれかに記載の位相同期回路。
　本出願は、日本国特許庁において２０１７年１０月１２日に出願された日本特許出願番号２０１７－１９８３４７号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (12)

  1. 　第１の信号の位相と、クロック信号に応じた第２の信号の位相とを比較する位相比較回路と、
    　一端が第１のノードに接続されるとともに他端が第２のノードに接続された抵抗素子と、一端が前記第２のノードに接続された容量素子とを有し、前記位相比較回路における位相比較結果に基づいて制御電圧を生成するループフィルタと、
    　前記制御電圧に基づいて前記クロック信号を生成する発振回路と、
    　前記抵抗素子の両端間の電圧差をデジタルコードに変換するＡＤ変換回路と、
    　前記デジタルコードに基づいて第１の電流を生成し、前記第２のノードに前記第１の電流を供給する電流生成回路と
    　を備えた位相同期回路。
  2. 　前記ＡＤ変換回路は、第１のタイミングにおいて前記電圧差を第１のデジタルコードに変換するとともに、第２のタイミングにおいて前記電圧差を第２のデジタルコードに変換し、
    　前記電流生成回路は、前記第１のデジタルコードおよび前記第２のデジタルコードに基づいて前記第１の電流を生成する
    　請求項１に記載の位相同期回路。
  3. 　前記電流生成回路は、前記第１のデジタルコードおよび前記第２のデジタルコードを加算し、加算された結果に基づいて前記第１の電流を生成する
    　請求項２に記載の位相同期回路。
  4. 　前記ＡＤ変換回路は、前記位相同期回路の動作状態が位相同期状態である期間において、前記電圧差を前記デジタルコードに変換する
    　請求項１に記載の位相同期回路。
  5. 　前記位相同期回路の動作状態が前記位相同期状態であるかどうかを検出する同期検出回路をさらに備え、
    　前記ＡＤ変換回路は、前記同期検出回路の検出結果に基づいて、前記電圧差を前記デジタルコードに変換する
    　請求項４に記載の位相同期回路。
  6. 　前記ＡＤ変換回路は、間欠的に、前記電圧差を前記デジタルコードに変換する
    　請求項１に記載の位相同期回路。
  7. 　前記第１の信号は、クロック信号であり、
    　前記ＡＤ変換回路は、前記第１の信号の周期の整数倍の周期で、前記電圧差を前記デジタルコードに変換する
    　請求項６に記載の位相同期回路。
  8. 　前記第１のノードに接続されたチャージポンプをさらに備え、
    　前記位相比較回路は、前記位相比較結果に基づいて第１の制御信号および第２の制御信号を生成する位相周波数比較回路であり、
    　前記チャージポンプは、前記第１の制御信号に基づいて前記容量素子をチャージするように前記ループフィルタに第２の電流を流し、前記第２の制御信号に基づいて前記容量素子をディスチャージするように前記ループフィルタに第３の電流を流す
    　請求項１に記載の位相同期回路。
  9. 　前記第１の制御信号および前記第２の制御信号に基づいて、前記ＡＤ変換回路の動作タイミングを設定するタイミング設定回路をさらに備えた
    　請求項８に記載の位相同期回路。
  10. 　前記クロック信号を分周することにより前記第２の信号を生成する分周回路をさらに備えた
    　請求項１に記載の位相同期回路。
  11. 　前記容量素子は、ＭＯＳキャパシタを用いて構成された
    　請求項１に記載の位相同期回路。
  12. 　前記第１の電流は、前記抵抗素子の両端間の電圧差を抑えるような電流である
    　請求項１に記載の位相同期回路。
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