WO2019061216A1 - 具有局部p型帽层的晶体管器件 - Google Patents

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WO2019061216A1
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gate
transistor device
layer
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魏进
金峻渊
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英诺赛科（珠海）科技有限公司
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to the field of semiconductor devices, and more particularly to a transistor device having a local P-type cap layer.
  • Power devices typically require the ability to have high breakdown voltage, low on-resistance, and fast turn-off.
  • the power semiconductor market was dominated by silicon power devices.
  • the performance of silicon power devices has approached the theoretical limit, and it is extremely difficult to further improve its performance.
  • GaN gallium nitride
  • Si silicon or gallium arsenide
  • GaN power semiconductors have low-temperature resistance characteristics, which can reduce power conversion losses caused by power semiconductors and minimize power loss in power conversion systems.
  • GaN semiconductor devices have become a new generation of power devices with advantages such as low loss, high withstand voltage, fast switching capability, and high temperature operation capability. The demand for GaN semiconductors in the fields of industrial electronics, power transmission, smart home, electric vehicles, and rail transit continues to expand.
  • the present invention provides a transistor device having a partial P-type cap layer, the transistor device including a substrate, a transition layer, a channel layer, a barrier layer, and a source and a gate above the barrier layer.
  • the P-type cap layer includes at least one first P-type region and at least one second P-type region, the first P-type region and the second P-type region are adjacent, the first P-type region and the second P
  • the pattern regions are located between the gate and the drain, and the first first P-type region is electrically connected to the source from the gate to the drain; the impurity concentration of the P-type impurity in the first P-type region is greater than the second p
  • the miscellaneous surface concentration of the p-type impurity in the type region, the miscellaneous surface concentration of the p-type impurity in the first p-type region is greater than the two-dimensional electron gas surface concentration below the first P-type region, and the P-type impurity in the second P-type region
  • the concentration of the noisy surface is smaller than the concentration of the two-dimensional electron surface below the second P-type region.
  • a preferred solution is that the number of the first P-type regions and the number of the second P-type regions are both two or more, from the gate to the drain, and the first P-type region and the second P-type region are sequentially alternated. arrangement.
  • the first P-type region is the first P-type region from the gate to the drain.
  • a further solution is that the number of the first P-type regions is greater than or equal to the number of the second P-type regions.
  • P-type cap layer partially covers the area between the gate and the drain on the barrier layer.
  • miscellaneous surface concentration of the P-type impurity in the first P-type region is the product of the average acceptor concentration of the first P-type region and the thickness of the first p-type region;
  • the miscellaneous surface concentration of the medium P-type impurity is the product of the average acceptor concentration of the second P-type region and the thickness of the second P-type region.
  • a dielectric layer is formed on the barrier layer, and the first P-type region, the second P-type region, the source, the gate, and the drain are both located between the dielectric layer and the barrier layer, and the medium A metal layer is disposed on the layer, and the metal layer electrically connects the source to the first first P-type region.
  • the dielectric layer is provided with a first through hole above the source, and the dielectric layer is provided with a second through hole above the first first P-type region;
  • the metal layer includes the first extension a second extension portion and a connection portion connected between the first extension portion and the second extension portion, the first extension portion is inserted into the first through hole and connected to the source, and the second extension portion is inserted into the second through hole and is coupled to The first first P-type zone is connected.
  • the metal layer further includes a third extension parallel to the connection portion and extending along a top surface of the dielectric layer from a second extension toward a side closer to the drain.
  • the gate is a Schottky gate or a P-type gate or a metal dielectric gate or a trench gate or a fluoride ion treated gate.
  • the transistor device of the present invention can decompose a high electric field region having a higher electric field peak at the gate edge of the transistor device into a plurality of high electric field regions having lower electric field peaks. By forming a new electric field peak, the high electric field at the gate edge is reduced, and the electric field distribution on the surface of the transistor device is more uniform, thereby improving the breakdown voltage, reliability, and dynamic characteristics of the transistor device. On the other hand, when the transistor device is in an on state, the surface charge trapped on the surface of the transistor device can be quickly released by electrical connection with the source, thereby suppressing dynamic resistance degradation of the device.
  • FIG. 1 is a schematic structural view of a conventional gallium nitride high electron mobility transistor device.
  • FIG. 2 is a schematic structural view of an embodiment of a transistor device of the present invention.
  • the transistor device having a partial P-type cap layer of the present embodiment is an epitaxial multilayer structure fabricated on a substrate 121, the transistor device including a substrate 121 and sequentially on the substrate 121 from bottom to top.
  • the growth transition layer 122, the channel layer 123, the barrier layer 124, and the dielectric layer 125, the transistor device further includes a source 11, a gate 12, a drain 13 and a P-type between the barrier layer 124 and the dielectric layer 125.
  • Cap layer The P-type cap layer is located between the gate 12 and the drain 13, and the P-type cap layer partially covers the area between the gate 12 and the drain 13 of the barrier layer 124.
  • the P-type cap layer includes three first P-type regions 14 and three second P-type regions 15, the first P-type region 14 and the second P-type region 15 are adjacent, and the first P-type The region 14 and the second P-type region 15 are both located between the gate electrode 12 and the drain electrode 13. From the gate electrode 12 to the drain electrode 13, the first P-type region 14 and the second P-type region 15 are alternately arranged in order. And from the gate 12 to the drain 13, the first P-type region is the first P-type region 14, and the first first P-type region 14 is electrically connected to the source 11.
  • the miscellaneous surface concentration of the P-type impurity in the first P-type region 14 is greater than the miscellaneous surface concentration of the P-type impurity in the second P-type region 15.
  • the miscellaneous surface concentration of the P-type impurity in the first P-type region 14 is the product of the average acceptor concentration N PA of the first P-type region 14 and the thickness ⁇ of the first P-type region 14.
  • the two-dimensional electron gas surface concentration below the first ⁇ -type region 14 is " sA
  • the miscellaneous surface concentration (N PA x PA ) of the P-type impurity in the first P-type region 14 is greater than the second under the first P-type region 14 Dimensional electron surface concentration sA .
  • the miscellaneous surface concentration of the P-type impurity in the second P-type region 15 is the product of the average acceptor concentration N PB of the second P-type region 15 and the thickness ⁇ of the second P-type region 15 .
  • the two-dimensional electron gas surface concentration below the second ⁇ -type region 15 is " sB , and the viscous surface concentration (N PB x PB ) of the P-type impurity in the second P-type region 15 is smaller than that of the second P-type region 15 Dimensional electron surface concentration sB .
  • a metal layer 16 is disposed on the dielectric layer 125, and the metal layer 16 electrically connects the source 11 to the first first P-type region 14.
  • the dielectric layer 125 is provided with a first via hole above the source electrode 11, and the dielectric layer 125 is provided with a second via hole above the first first P-type region 14.
  • the metal layer 16 includes a first extension portion 161, a second extension portion 162, a third extension portion 163, and a connection portion 164 connected between the first extension portion 161 and the second extension portion 162.
  • the first extending portion 161 is inserted into the first through hole and connected to the source 11, the second extending portion 162 is inserted into the second through hole and connected to the first first P-type region 14, and the third extending portion 163 is parallel to the connecting portion.
  • 164 extends along the upper surface of the dielectric layer 125 from the second extension 162 toward a side near the drain 13.
  • the metal layer 16 is disposed to extend outwardly from the third extension portion 163 because it is difficult to realize that the end of the metal layer 16 just terminates at the edge of the second via hole in the actual process, and a third extension portion 163 extending outward may be provided to make the transistor
  • the processing process of the device is simplified.
  • the third extension portion 163 functions as a field plate structure, which can reduce the concentration of the electric field at the edge of the drain side gate 12 and reduce the injection of the electron charge into the barrier layer 124 from the gate electrode 12. , helps optimize the electric field distribution of the transistor device.
  • the gate electrode 12 is a Schottky gate directly disposed on the barrier layer 124.
  • the gate can also be a P-type gate or a metal dielectric gate (MIS gate) or a trench gate or a fluoride ion-treated gate or other gate structure.
  • MIS gate metal dielectric gate
  • the transistor device of the present invention When the transistor device of the present invention is applied with a voltage to the drain 13 of the transistor device in the off state, since the impurity concentration of the P-type impurity in the first P-type region 14 is large, the first P-type region 14 is not Will be completely exhausted.
  • a voltage is applied to the drain 13, the second P-type region 15 will be depleted, and when the second P-type region 15 is depleted, if the voltage applied to the drain 13 is continuously increased, A high electric field is generated at the edge of the first P-type region 14 closest to the gate electrode 12. Thereafter, if the voltage applied to the drain electrode 13 is continuously increased, a second first P from the gate electrode 12 to the drain electrode 13 is generated. A high electric field is generated at the edge of the pattern region 14; and so on, and then a high electric field is generated at the edge of the first P-type region 14 from the gate electrode 12 to the drain electrode 13 further from the gate electrode 12.
  • both the number of the first P-type regions 14 and the number of the second P-type regions 15 are at least one, and the first P-type regions 14 and the second P-type regions 15 are both located at the gate electrode 12 and the drain electrode 13 between.
  • the first P-type zone is the first P-type zone 14 ⁇
  • the number of the first P-type regions 14 is greater than or equal to the number of the second P-type regions 15. Therefore, the P-type region of the P-type cap layer closest to the drain 13 side may be the first P-type region 14 or The second P-type region 15.
  • the first P-type region may also be the second P-type region 15.
  • the transistor device of the present invention can decompose a high electric field region having a higher electric field peak at the gate edge of the transistor device into a plurality of high electric field regions having lower electric field peaks.
  • the high electric field at the gate edge is reduced, resulting in a more uniform electric field distribution on the surface of the transistor device, thereby improving the breakdown voltage, reliability, and dynamic characteristics of the transistor device.
  • the surface charge trapped on the surface of the transistor device can be quickly released by electrical connection with the source, thereby suppressing dynamic resistance degradation of the device.
  • the transistor device of the present invention adopts a structure in which a plurality of first P-type regions and a plurality of second P-type regions are alternately arranged between a gate and a drain, thereby causing a high electric field peak of the gate edge to be high.
  • the electric field region is decomposed into a plurality of high electric field regions with lower electric field peaks.

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Abstract

一种具有局部P型帽层的晶体管器件，包括衬底（121）、过渡层（122）、沟道层（123）、势垒层（124）以及位于势垒层上方的源极（11）、栅极（12）、漏极（13）和P型帽层，P型帽层包括至少一个第一P型区（14）和至少一个第二P型区（15），第一P型区和第二P型区邻接且均位于栅极和漏极之间，自栅极至漏极，首个第一P型区与源极电连接；第一P型区中P型杂质的掺杂面浓度大于第二P型区中P型杂质的掺杂面浓度，同时大于第一P型区下方的二维电子气面浓度，第二P型区中P型杂质的掺杂面浓度小于第二P型区下方的二维电子气面浓度。

Description

发明名称：具有局部 P型帽层的晶体管器件
技术领域
[0001] 本发明涉及半导体器件领域， 具体地说， 是涉及一种具有局部 P型帽层的晶体 管器件。
背景技术
[0002] 功率器件通常需要具有高击穿电压、 低导通电阻以及快速幵关的能力。 以往电 力半导体市场以硅的功率器件为主， 过去 20年， 硅功率器件的性能已经接近理 论极限， 进一步提升其性能极为困难。
[0003] 相比硅或砷化镓， 氮化镓 （GaN) 半导体具有带隙宽 （Eg=3.4eV) 、 优良的热 稳定性、 高击穿电压、 高电子饱和漂移速度及优良的抗辐射性能。 另外， 相比 硅功率半导体， GaN功率半导体具有低温抵抗特性， 具有可以减少功率半导体引 起的功率转换损失， 做到功率转换系统电力损耗最少化等优点。 GaN半导体器件 以低损耗、 高耐压、 快速幵关能力、 高温工作能力等优势成为新一代功率器件 。 工业电子、 电力传输、 智能家居、 电动汽车、 轨道交通等领域对 GaN半导体的 需要不断扩大。
[0004] 参见图 1， 现有的氮化镓高电子迁移率晶体管 （GaN High Electron Mobility
Transistor, GaN HEMT) 器件在关断状态下， 若对漏极 103施加一个高电压， 贝 1J 器件的栅极 102边缘会产生一个高电场区。 栅极 102边缘的高电场导致器件的漏 电流增大， 击穿电压减小， 并且会导致严重的动态电阻退化， 以及可靠性问题 。 降低器件内部的电场是获得高可靠性的 GaN HEMT器件的关键。
技术问题
[0005] 本发明的目的是提供一种具有局部 P型帽层的晶体管器件， 该晶体管器件具有 高击穿电压与高可靠性， 同吋能够抑制器件的动态电阻退化。
[0006] 技术解决手段
[0007] 为实现上述目的， 本发明提供一种具有局部 P型帽层的晶体管器件， 晶体管器 件包括衬底、 过渡层、 沟道层、 势垒层以及位于势垒层上方的源极、 栅极、 漏 极和 P型帽层， P型帽层包括至少一个第一 P型区和至少一个第二 P型区， 第一 P型 区和第二 P型区邻接， 第一 P型区和第二 P型区均位于栅极和漏极之间， 自栅极至 漏极， 首个第一 P型区与源极电连接； 第一 P型区中 P型杂质的惨杂面浓度大于第 二 p型区中 p型杂质的惨杂面浓度， 第一 p型区中 p型杂质的惨杂面浓度大于第一 P 型区下方的二维电子气面浓度， 第二 P型区中 P型杂质的惨杂面浓度小于第二 P型 区下方的二维电子气面浓度。
[0008] 一个优选的方案是， 第一 P型区的数量与第二 P型区的数量均为二个以上， 自栅 极至漏极， 第一 P型区与第二 P型区依次交替排列。
[0009] 一个优先的方案是， 自栅极至漏极， 首个 P型区为第一 P型区。
[0010] 进一步的方案是， 第一 P型区的数量大于或等于第二 P型区的数量。
[0011] 一个优选的方案是， P型帽层部分覆盖势垒层上栅极与漏极之间的区域。
[0012] 一个优选的方案是， 第一 P型区中 P型杂质的惨杂面浓度为第一 P型区的平均受 主浓度与第一 p型区的厚度的乘积； 第二 P型区中 P型杂质的惨杂面浓度为第二 P 型区的平均受主浓度与第二 P型区的厚度的乘积。
[0013] 一个优选的方案是， 势垒层上形成有介质层， 第一 P型区、 第二 P型区、 源极、 栅极以及漏极均位于介质层与势垒层之间， 介质层上设有金属层， 金属层将源 极与首个第一 P型区电连接。
[0014] 进一步的方案是， 介质层在源极的上方幵设有第一通孔， 介质层在首个第一 P 型区的上方幵设有第二通孔； 金属层包括第一延伸部、 第二延伸部以及连接在 第一延伸部和第二延伸部之间的连接部， 第一延伸部插入第一通孔并与源极相 连接， 第二延伸部插入第二通孔并与首个第一 P型区相连接。
[0015] 更进一步的方案是， 金属层还包括第三延伸部， 第三延伸部平行于连接部并沿 着介质层的上表面自第二延伸部向靠近漏极的一侧延伸。
[0016] 一个优选的方案是， 栅极为肖特基栅或 P型栅或金属介质栅或沟槽栅或氟离子 处理过的栅极。
问题的解决方案
发明的有益效果
有益效果 [0017] 本发明的晶体管器件可以将晶体管器件中栅极边缘的一个电场峰较高的高电场 区分解成多个电场峰较低的高电场区。 通过形成新的电场峰， 降低了栅极边缘 的高电场， 使得晶体管器件表面的电场分布更加均匀， 从而提高了晶体管器件 的击穿电压、 可靠性和动态特性。 另一方面， 当晶体管器件在导通状态吋， 晶 体管器件表面捕获的表面电荷可以通过与源极的电连接而快速释放， 从而抑制 器件的动态电阻退化。
对附图的简要说明
附图说明
[0018] 图 1是现有的氮化镓高电子迁移率晶体管器件的结构示意图。
[0019] 图 2是本发明晶体管器件实施例的结构示意图。
[0020] 以下结合附图及实施例对本发明作进一步说明。
本发明的实施方式
[0021] 参见图 2， 本实施例的具有局部 P型帽层的晶体管器件为制作在衬底 121上的外 延多层结构， 该晶体管器件包括衬底 121以及在衬底 121上自下至上依次生长的 过渡层 122、 沟道层 123、 势垒层 124和介质层 125， 晶体管器件还包括位于势垒 层 124与介质层 125之间的源极 11、 栅极 12、 漏极 13和 P型帽层。 P型帽层位于栅 极 12与漏极 13之间， 并且 P型帽层部分覆盖势垒层 124上栅极 12与漏极 13之间的 区域。
[0022] 本实施例中 P型帽层包括三个第一 P型区 14和三个第二 P型区 15， 第一 P型区 14和 第二 P型区 15邻接， 且第一 P型区 14和第二 P型区 15均位于栅极 12和漏极 13之间， 自栅极 12至漏极 13， 第一 P型区 14与第二 P型区 15依次交替排列。 并且自栅极 12 至漏极 13， 首个 P型区为第一 P型区 14， 首个第一 P型区 14与源极 11电连接。
[0023] 第一 P型区 14中 P型杂质的惨杂面浓度大于第二 P型区 15中 P型杂质的惨杂面浓度 。 第一 P型区 14中 P型杂质的惨杂面浓度为第一 P型区 14的平均受主浓度 NPA与第 一 P型区 14的厚度 ΡΑ的乘积。 位于第一 Ρ型区 14下方的二维电子气面浓度为《sA， 第一 P型区 14中 P型杂质的惨杂面浓度 （NPAx PA) 大于第一 P型区 14下方的二维 电子气面浓度 sA。 [0024] 第二 P型区 15中 P型杂质的惨杂面浓度为第二 P型区 15的平均受主浓度 NPB与第 二 P型区 15的厚度 ΡΒ的乘积。 位于第二 Ρ型区 15下方的二维电子气面浓度为《sB， 第二 P型区 15中 P型杂质的惨杂面浓度 （NPBx PB) 小于第二 P型区 15下方的二维 电子气面浓度 sB。
[0025] 另外， 介质层 125上设有金属层 16， 金属层 16将源极 11与首个第一 P型区 14电连 接。 介质层 125在源极 11的上方幵设有第一通孔， 介质层 125在首个第一 P型区 14 的上方幵设有第二通孔。 金属层 16包括第一延伸部 161、 第二延伸部 162、 第三 延伸部 163以及连接在第一延伸部 161和第二延伸部 162之间的连接部 164。 第一 延伸部 161插入第一通孔并与源极 11相连接， 第二延伸部 162插入第二通孔并与 首个第一 P型区 14相连接， 第三延伸部 163平行于连接部 164并沿着介质层 125的 上表面自第二延伸部 162向靠近漏极 13的一侧延伸。 金属层 16设置向外延伸的第 三延伸部 163， 是由于实际工艺中难以实现金属层 16的末端刚刚终止在第二通孔 的边缘， 设置一段向外延伸的第三延伸部 163可以使得晶体管器件的加工工艺变 得简单， 另外， 第三延伸部 163起到了场板结构的作用， 能够减弱漏侧栅极 12边 缘电场的集中， 减少了栅极 12向势垒层 124中电子电荷的注入， 有助于优化晶体 管器件的电场分布。
[0026] 可选地， 本实施例中栅极 12为直接设置于势垒层 124上的肖特基栅。 实际应用 中， 栅极也可以采用 P型栅或金属介质栅 （MIS栅） 或沟槽栅或氟离子处理过的 栅极或者其他栅极结构。
[0027] 当本发明的晶体管器件在关断状态下， 对晶体管器件的漏极 13施加电压， 由于 第一 P型区 14中 P型杂质的惨杂浓度较大， 第一 P型区 14不会被完全耗尽。 在关断 状态下， 对漏极 13施加电压， 第二 P型区 15将被耗尽， 当第二 P型区 15被耗尽后 ， 若继续增加对漏极 13施加的电压， 则会在最靠近栅极 12的第一 P型区 14边缘产 生一个高电场； 此吋， 若继续增加对漏极 13施加的电压， 则会在从栅极 12到漏 极 13的第二个第一 P型区 14边缘产生一个高电场； 以此类推， 接着在从栅极 12到 漏极 13， 距离栅极 12更远的第一 P型区 14边缘产生一个高电场。
[0028] 此外， 第一 P型区 14的数量和第二 P型区 15的数量均为至少一个， 并且第一 P型 区 14和第二 P型区 15均位于栅极 12和漏极 13之间。 当首个 P型区为第一 P型区 14吋 ， 第一 P型区 14的数量大于或等于第二 P型区 15的数量， 因此， P型帽层中最靠近 漏极 13—侧的 P型区可以为第一 P型区 14也可以为第二 P型区 15。 另外， 首个 P型 区也可为第二 P型区 15。
[0029] 由上可见， 本发明的晶体管器件可以将晶体管器件中栅极边缘的一个电场峰较 高的高电场区分解成多个电场峰较低的高电场区。 通过形成新的电场峰， 降低 了栅极边缘的高电场， 使得晶体管器件表面的电场分布更加均匀， 从而提高了 晶体管器件的击穿电压、 可靠性和动态特性。 另一方面， 当晶体管器件在导通 状态吋， 晶体管器件表面捕获的表面电荷可以通过与源极的电连接而快速释放 ， 从而抑制器件的动态电阻退化。
工业实用性
[0030] 本发明的晶体管器件采用多个第一 P型区与多个第二 P型区在栅极与漏极之间交 替排列的结构， 从而将栅极边缘的一个电场峰较高的高电场区分解成多个电场 峰较低的高电场区， 通过形成新的电场峰， 降低了栅极边缘的高电场， 使得晶 体管器件表面的电场分布更加均匀， 从而提高了晶体管器件的击穿电压、 可靠 性和动态特性， 具有良好的工业实用性。
[0031] 最后需要说明的是， 以上所述的仅是本发明的优选实施方式， 应当指出， 对于 本领域的普通技术人员来说， 在不脱离本发明构思的前提下， 还可以做出若干 变形和改进， 这些都属于本发明的保护范围。

Claims

权利要求书
具有局部 P型帽层的晶体管器件， 所述晶体管器件包括衬底、 过渡层
、 沟道层、 势垒层；
其特征在于：
所述晶体管器件还包括位于所述势垒层上方的源极、 栅极、 漏极和 P 型帽层， 所述 P型帽层包括至少一个第一 P型区和至少一个第二 P型区 ， 所述第一 P型区和所述第二 P型区邻接， 所述第一 P型区和所述第二
P型区均位于所述栅极和所述漏极之间， 自所述栅极至所述漏极， 首 个所述第一 P型区与所述源极电连接；
所述第一 P型区中 P型杂质的惨杂面浓度大于所述第二 P型区中 P型杂 质的惨杂面浓度， 所述第一 P型区中 P型杂质的惨杂面浓度大于所述 第一 p型区下方的二维电子气面浓度， 所述第二 P型区中 P型杂质的惨 杂面浓度小于所述第二 P型区下方的二维电子气面浓度。
根据权利要求 1所述的晶体管器件， 其特征在于： 所述第一 P型区的数量与所述第二 P型区的数量均为二个以上， 自所 述栅极至所述漏极， 所述第一 P型区与所述第二 P型区依次交替排列 根据权利要求 1所述的晶体管器件， 其特征在于： 自所述栅极至所述漏极， 首个 P型区为所述第一 P型区。
根据权利要求 3所述的晶体管器件， 其特征在于： 所述第一 P型区的数量大于或等于所述第二 P型区的数量。
根据权利要求 1至 4任一项所述的晶体管器件， 其特征在于： 所述 P型帽层部分覆盖所述势垒层上所述栅极与所述漏极之间的区域
[权利要求 6] 根据权利要求 1至 4任一项所述的晶体管器件， 其特征在于：
所述第一 P型区中 P型杂质的惨杂面浓度为所述第一 P型区的平均受主 浓度与所述第一 P型区的厚度的乘积； 所述第二 P型区中 P型杂质的惨 杂面浓度为所述第二 P型区的平均受主浓度与所述第二 P型区的厚度 的乘积。
[权利要求 7] 根据权利要求 1至 4任一项所述的晶体管器件， 其特征在于：
所述势垒层上形成有介质层， 所述第一 P型区、 所述第二 P型区、 所 述源极、 所述栅极以及所述漏极均位于所述介质层与所述势垒层之间 ， 所述介质层上设有金属层， 所述金属层将所述源极与所述首个第一 P型区电连接。
[权利要求 8] 根据权利要求 7所述的晶体管器件， 其特征在于：
所述介质层在所述源极的上方幵设有第一通孔， 所述介质层在所述首 个第一 P型区的上方幵设有第二通孔；
所述金属层包括第一延伸部、 第二延伸部以及连接在所述第一延伸部 和所述第二延伸部之间的连接部， 所述第一延伸部插入所述第一通孔 并与所述源极相连接， 所述第二延伸部插入所述第二通孔并与所述首 个第一 P型区相连接。
[权利要求 9] 根据权利要求 8所述的晶体管器件， 其特征在于：
所述金属层还包括第三延伸部， 所述第三延伸部平行于所述连接部并 沿着所述介质层的上表面自所述第二延伸部向靠近所述漏极的一侧延 伸。
[权利要求 10] 根据权利要求 1至 4任一项所述的晶体管器件， 其特征在于：
所述栅极为肖特基栅或 P型栅或金属介质栅或沟槽栅或氟离子处理过 的栅极。
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