WO2019059076A1 - 情報記録装置、アクセス装置、及びアクセス方法 - Google Patents

情報記録装置、アクセス装置、及びアクセス方法 Download PDF

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bus interface
interface
access device
clock
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前田　卓治
秀一 大木
折橋　雅之
柴田　修
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パナソニックＩｐマネジメント株式会社
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    • G06F2213/38—Universal adapter
    • G06F2213/3804—Memory card connected to a computer port directly or by means of a reader/writer

Definitions

  • the present disclosure relates to a removable information storage device connected to an access device to write and read data, an access device therefor, and an access method for accessing the removable information storage device from the access device.
  • recording media for recording digital data such as music content and video data
  • a magnetic disk, an optical disk, and a magneto-optical disk such as a magnetic disk, an optical disk, and a magneto-optical disk.
  • memory cards using a semiconductor memory such as a Flash ROM as a recording element can be miniaturized, and therefore, it can be used rapidly for small portable devices such as movies, digital still cameras and mobile phone terminals. It is widely used in
  • Such a memory card is connected to the access device via a plurality of signal lines to realize transmission and reception of commands and data, and an example of the interface method is a single end method.
  • the single-end system is a simple mechanism that can realize transmission and reception of commands and data between the memory card and the access device, but it is difficult to realize high-speed operation.
  • Patent Document 1 realizes high-speed interface while maintaining compatibility with a conventional access device by combining a differential system capable of speeding up while maintaining a signal line of a conventional single-ended system. It discloses technology.
  • Non-Patent Document 1 discloses the pin arrangement of the UHS-II SD memory card, and in addition to the first row of pins mainly used in the single-ended conventional interface, the differential high-speed UHS-II interface The second row of pins used mainly in
  • Patent Document 1 and Non-Patent Document 1 when accessing a memory card from an access device in a single-ended method, it is possible to access using only the first row of pins.
  • high-speed differential access in addition to the pins in the second row, it is necessary to access using a part of the pins in the first row.
  • VDD1 and VSS in the first column DAT0 / RCLK + and DAT1 / RCLK- are also used in differential access. It is relatively easy to share VSS1 which supplies power as a common power supply voltage and VSS which is ground.
  • mounting additional components on the access device side has a large influence on the mounting in the case of a small access device such as a smartphone, and further corresponds to the present memory card when the switch is realized inside a new controller. Need to develop a new controller, which has a large impact on implementation.
  • the present disclosure realizes high-speed access to a memory card by providing a high-speed interface in parallel while providing a conventional low-speed access interface in order to maintain compatibility with a conventional access device. Do. Furthermore, a scheme is provided to minimize the mounting of additional components on the access device side.
  • an information recording apparatus of the present disclosure is an information recording apparatus that stores data, and performs data transmission and reception with an access apparatus that accesses the information recording apparatus according to a first interface method. And a second bus interface for transmitting and receiving data to and from the access device according to a second interface method.
  • the first bus interface and the second bus interface share only the power supply and ground lines.
  • an access device of the present disclosure is an access device that accesses an information recording device that stores data, and a first bus interface that transmits and receives data to and from the information recording device according to a first interface method; And a second bus interface for transmitting and receiving data to and from the information recording apparatus in a second interface system.
  • the first bus interface and the second bus interface share only the power supply and ground lines.
  • the access method of the present disclosure is an access method for accessing an information recording apparatus that stores data, and the first information processing apparatus and the access apparatus that accesses the information recording apparatus are connected via a first bus interface.
  • the access is performed by the first interface method, and the access is performed by the second interface method via the second bus interface.
  • the ground line is shared, and the access device supplies power to the information recording apparatus using the common line.
  • the multi-interface compatible information recording apparatus and the access apparatus of the present disclosure it is possible to reduce the mounting load on the access apparatus side and maintain the compatibility with the conventional access apparatus while providing the information recording apparatus with the high speed interface. realizable.
  • a diagram showing configurations of an access device and an information recording device in an embodiment of the present disclosure Diagram illustrating the pin layout of a conventional UHS-II SD memory card The figure which demonstrated the 1st example of the pin arrangement
  • a diagram illustrating a first connection example between an information recording apparatus and an access apparatus of the present disclosure The figure which demonstrated the 2nd example of the pin arrangement
  • a diagram illustrating a second connection example between the information recording apparatus of the present disclosure and an access apparatus The figure which demonstrated the 3rd example of the pin arrangement
  • a diagram for explaining a third connection example between the information recording apparatus of the present disclosure and an access apparatus The figure which demonstrated the 4th example of the pin arrangement
  • a diagram for explaining a fourth connection example between the information recording apparatus of the present disclosure and an access apparatus In the fourth example of the pin arrangement of the information recording device of the present disclosure, a diagram showing an example of performing read or write in parallel with the PCI Express interface using only the CMD and SDCLK pins
  • FIG. 1 is a diagram showing the configuration of the access device 20 and the information recording device 10 in the embodiment of the present disclosure.
  • the access device 20 can be connected to the information recording device 10 by two types of bus interfaces, and writing or reading information with the information recording device 10 using the bus interface It can be performed.
  • the access device 20 is, for example, a smartphone, a tablet, a mobile phone, a digital still camera, a video camera or the like.
  • the information recording apparatus 10 is, for example, a memory card or a solid state drive (SSD).
  • the access device 20 includes an access control unit 26, a first master bus interface unit 21, a second master bus interface unit 22, a first clock circuit 24, and a second clock.
  • a circuit 25 and a power supply unit 23 are included.
  • the access control unit 26 is a control unit that controls the entire access device 20, and corresponds to an SOC (System-on-a-chip) or the like mounted on a smartphone or the like.
  • the access control unit 26 selects one of the two bus interface units and performs access in order to realize access to the information recording apparatus 10.
  • the first master bus interface unit 21 is a conventional bus interface, and corresponds to, for example, an SD interface (an example of a first bus interface) of a single end system (an example of a first interface method).
  • the first master bus interface unit 21 is connected to the first slave bus interface unit 11 of the information recording apparatus 10, and realizes transmission and reception of data by a conventional bus interface.
  • the second master bus interface unit 22 is a high-speed bus interface, and corresponds to, for example, a PCI Express interface (an example of a second bus interface) of a differential system (an example of a second interface system).
  • the second master bus interface unit 22 is connected to the second slave bus interface unit 12 of the information recording device 10, and realizes transmission and reception of data by a high-speed bus interface.
  • the first clock circuit 24 supplies a clock to the information recording apparatus 10 via the first master bus interface unit 21. This clock is used as a clock source used by the information recording device 10 to drive a conventional bus interface.
  • the second clock circuit 25 supplies a clock to the information recording apparatus 10 via the second master bus interface unit 22.
  • This clock is used as a clock source used on the side of the information recording apparatus 10 to drive the high-speed bus interface.
  • the power supply unit 23 supplies power to the information recording apparatus 10 via the first master bus interface unit 21. This power supply is used as a power supply required to control the information recording apparatus 10.
  • the information recording apparatus 10 includes a first slave bus interface unit 11, a second slave bus interface unit 12, a slave clock circuit 17, a power reception unit 13, a bus arbitration unit 14, a front end module 15, and a back. And an end module 16.
  • the first slave bus interface unit 11 is a conventional bus interface, and corresponds to, for example, a single-ended SD interface.
  • the first slave bus interface unit 11 is connected to the first master bus interface unit 21 of the access device 20, and realizes transmission and reception of data by a conventional bus interface.
  • the second slave bus interface unit 12 is a high-speed bus interface, and corresponds to, for example, a differential PCI Express interface.
  • the second slave bus interface unit 12 is connected to the second master bus interface unit 22 of the access device 20, and realizes transmission and reception of data by a high-speed bus interface.
  • the slave clock circuit 17 transmits and receives data by using the high-speed bus interface by the second master bus interface unit 22 and the second slave bus interface unit 12, the access device 20 side via a dedicated clock pin.
  • the clock is not supplied, it is used as a clock source used inside the information recording device 10 (details will be described later).
  • the power reception unit 13 receives power supplied to the information recording apparatus 10 via the first master bus interface unit 21 and the first slave bus interface unit 11, and supplies power to each unit in the information recording apparatus 10. Provide the ability to supply
  • the bus arbitration unit 14 is connected to the first slave bus interface unit 11 and the second slave bus interface unit 12 and provides a function of performing arbitration between buses.
  • the front end module 15 interprets a command from the access device 20 received via the bus arbitration unit 14 and provides a function to realize writing and reading of data. For example, it corresponds to a memory controller present in a memory card.
  • the back end module 16 provides a function to actually realize reading and writing of data. For example, it corresponds to a flash memory existing in a memory card.
  • FIG. 2 is a diagram showing the pin arrangement of a conventional UHS-II SD memory card (information recording apparatus 10A).
  • the UHS-II SD memory card has a two-row pin arrangement, in which nine pins of pin numbers 1 to 9 are arranged in the first row, and eight pins of pin numbers 10 to 17 are arranged in the second row.
  • the pins described in the first bus column in the table are pins used for accessing in the conventional single-ended SD interface. Also, the pins described in the second row of buses in the table are pins used when accessing in the differential UHS-II interface.
  • VDD 3.3 V
  • VSS1 and VSS2 are grounds.
  • CLK is a pin used by the access device to clock the UHS-II SD memory card.
  • CMD is a pin used by the access device to input a command to the UHS-II SD memory card.
  • DAT0, DAT1, DAT2 and DAT3 are pins used for data transmission and reception between the access device and the UHS-II SD memory card. Also, DAT3 may be used for CD (card detection), but a detailed description will be omitted.
  • VDD1 (3.3 V)
  • VSS1 and VSS2 are used as pins having the same role as accessing in the conventional single-ended SD interface.
  • RCLK + and RCLK ⁇ are pins used by the access device to supply a differential clock to the UHS-II SD memory card.
  • VDD2 (1.8 V) is a pin used by the access device to supply an additional 1.8 V power when using the UHS-II interface.
  • VSS3, VSS4 and VSS5 are grounds for the UHS-II interface.
  • D0 +, D0-, D1 +, D1- are pins used as two pairs of differential data signal lines.
  • the present disclosure discloses a method for realizing access with a high-speed interface of PCI Express and reducing the mounting load on the access device side while being compatible with the UHS-II SD memory card.
  • FIG. 3 is a diagram showing an example of a first pin arrangement of the present disclosure.
  • the first bus means, for example, a conventional single-ended SD interface
  • the second bus means for example, a differential PCI Express interface.
  • the pins in the first row are nine pins as in FIG. 2, but one pin of pin number 18 is added to the pins in the second row.
  • VDD1, VSS1, and VSS2 are the same as in FIG. VSS3, VSS4 and VSS5 are also the same as in FIG.
  • TX +, TX-, RX +, RX- mean two differential signal pairs and correspond to D0 +, D0-, D1 +, D1- in FIG.
  • VDD3 (1.2 V) added to the pin number 18 is a pin for supplying additional power to the information recording apparatus 10 instead of VDD2 (1.8 V) of FIG.
  • VDD2 1.8 V
  • pins are added. Therefore, when it is possible to share the 1.8 V power supply and the 1.2 V power supply with the pin number 14, it may be realized with only the pin number 14 without adding the pin number 18.
  • the configuration may be such that driving is performed using a 1.8 V power supply with pin number 14.
  • the access device 20 does not have a pin for supplying a clock to the information recording device 10 in the second bus. That is, in the first pin layout example of the present disclosure, the clock is superimposed on the data pins (TX +, TX-, RX +, RX-) and supplied from the access device 20 to the information recording device 10 without providing a dedicated clock pin.
  • Use the embedded clock mode As described above, it is desirable that the clock supply used by the second interface system be implemented by superposing the clock on the data transmission / reception wiring provided in the second bus interface. When this mode is used, it is necessary to mount the slave clock circuit 17 shown in FIG. 1 on the information recording device 10 side, but there is an advantage that the number of pins between the access device 20 and the information recording device 10 can be reduced. .
  • FIG. 4 shows an example of connection between the information recording device 10 and the access device 20 of the present disclosure.
  • VDD1, VSS1 and VSS2 shared by the first bus and the second bus are SD host controllers (corresponding to the first master bus interface unit 21) existing in the access device 20, PCI Express It is directly connected to the VDD terminal and the VSS terminal of the Root Complex (corresponding to the host controller for the PCI Express bus and the second master bus interface unit 22). Furthermore, the other pins are individually connected to the SD host controller and the PCI Express Root Complex terminals.
  • VDD1, VSS1 and VSS2 are shared between the first bus and the second bus, and to make the pin arrangement of the second bus as close as possible to the pin arrangement of the UHS-II SD memory card.
  • the information recording apparatus 10 which is a kind of removable recording apparatus can be easily mounted.
  • FIG. 5 is a diagram showing an example of a second pin arrangement of the present disclosure.
  • the first bus means, for example, a conventional single-ended SD interface
  • the second bus means for example, a differential PCI Express interface.
  • the pins in the first row are nine pins as in FIG. 2, and three pins of pin numbers 18 to 20 are added to the pins in the second row.
  • differential clock pins of REFCLK + and REFCLK ⁇ are placed at pin numbers 19 and 20.
  • the method of accessing the information recording apparatus by PCI Express without using a dedicated differential clock pin by using the embedded clock mode has been described.
  • the faster access mode in PCI Express it may be difficult to use the embedded clock mode in terms of signal quality. Therefore, in the example of the second pin layout, two pins of REFCLK + and REFCLK ⁇ are added as a dedicated differential clock. That is, the clock supply used by the second interface method may be implemented using a dedicated clock wiring provided in the second bus interface.
  • CLKREQ # which controls on (ON) and off (OFF) of the clock signal for power control, is assigned to the pin number 14 as a dedicated wiring.
  • FIG. 6 shows an example of connection between the information recording device 10 and the access device 20 of the present disclosure.
  • VDD1, VSS1 and VSS2 shared by the first bus and the second bus are SD host controllers (corresponding to the first master bus interface unit 21) existing in the access device 20, PCI Express It is directly connected to the VDD terminal and the VSS terminal of the Root Complex (corresponding to the second master bus interface unit 22). Furthermore, the other pins are individually connected to the SD host controller and the PCI Express Root Complex terminals.
  • the three pins REFCLK +, REFCLK-, and CLKREQ # used for clock supply and clock control in PCI Express are also provided as pins in the second row of the information recording device 10 and are individually connected to the access device 20.
  • an existing controller can be used as it is without mounting an SD host controller existing on the access device side and an additional component for switching the bus between PCI Express Root Complex (existing PCI Express) Terminals of REFCLK +, REFCLK-, and CLKREQ # of the Root Complex can be directly connected to the pins of the second row of the information recording device 10).
  • PCI Express Root Complex existing PCI Express Terminals of REFCLK +, REFCLK-, and CLKREQ # of the Root Complex
  • FIG. 7 is a diagram showing an example of a third pin arrangement of the present disclosure.
  • the first bus means, for example, a conventional single-ended SD interface
  • the second bus means, for example, a differential PCI Express interface.
  • the pins in the first row are nine pins as in FIG. 2, and two pins of pin numbers 18 to 19 are added to the pins in the second row.
  • the differential clock pin of REFCLK- is not assigned, and the connection between the access device 20 and the information recording device 10 is not performed. That is, as shown in FIG. 8, the REFCKL- terminal on the access device 20 side is not connected to the information recording device 10.
  • the information recording device 10 implements a clock reception circuit on the information recording device 10 side so that only one pin of the differential clock pair of the access device 20 is accepted as an input and operated as a single end clock. As described above, only one of the two signals of the differential clock pair may be connected and used between the access device and the information recording device, and may be treated as a single end clock signal on the information recording device side. .
  • the first bus means, for example, a conventional single-ended SD interface
  • the second bus means, for example, a differential PCI Express interface.
  • the fourth pin arrangement differs in that, for example, in the case of the pin arrangement of the conventional UHS-II SD memory card shown in FIG. 2, a differential PCI Express interface is handled.
  • CMD Pin # 2
  • SDCLK Pin # 5
  • CMD is a pin used by the access device 20 to input a command (instruction) to the information recording device 10
  • SDCLK is a pin for supplying the clock to the information recording device 10 by the access device 20. It is a pin to use.
  • the CMD interface and the SDCLK of the SD interface are not shared with the PCI Express interface. That is, as shown in FIG. 10, the CMD pin and the SDCLK pin of the information recording device 10 are connected only to the CMD terminal and the SDCLK terminal of the SD host controller (corresponding to the first master bus interface unit 21) on the access device 20 side. And not connected to the PCI Express Root Complex (corresponding to the second master bus interface unit 22).
  • CMD 52 which is a command according to the SDIO (SD Input Output) standard, reading or writing in 8-bit units (Read / Write) using only the CMD pin and the SDCLK pin. Write) can be performed in parallel with the PCI Express interface.
  • SDIO SD Input Output
  • the above embodiments disclose a method of assigning differential signal pairs to pins, such as REFCLK + and REFCLK-.
  • the differential signal pairs are preferably located in close proximity, but may be assigned to locations other than the pin locations described in this disclosure. Also, the + and-attributes may be inverted and arranged.
  • USB 3.0 Universal Serial Bus 3.0
  • the total number of pins has been described as 17 pins, but like the layout of the example of the third pin layout, pin number 18 as an expansion power supply terminal and pin number 19 as an expansion terminal , And the CMD terminal and the SDCLK terminal may not be shared with the signal line of the PCI Express interface.
  • each processing unit may be individually made into one chip by a semiconductor device such as an LSI, or may be made into one chip so as to include a part or all. It is good.
  • LSI LSI
  • IC system LSI
  • super LSI ultra LSI
  • the method of circuit integration is not limited to LSI's, and implementation using dedicated circuitry or general purpose processors is also possible.
  • a programmable field programmable gate array FPGA
  • a reconfigurable processor that can reconfigure connection and setting of circuit cells in the LSI may be used.
  • each process of the above-described embodiment may be realized by hardware or software. Furthermore, it may be realized by mixed processing of software and hardware. Needless to say, when the access device and the information recording device according to the above-described embodiments are realized by hardware, it is necessary to adjust the timing for performing each process. In the above embodiment, for the convenience of description, the details of the timing adjustment of various signals generated in the actual hardware design are omitted.
  • the present disclosure is useful for an information recording apparatus equipped with a plurality of interfaces and an access apparatus for accessing the information recording apparatus.

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Abstract

情報記録装置は、データを格納する情報記録装置であって、情報記録装置にアクセスするアクセス装置との間で第１のインタフェース方式でデータの送受信を行う第１のバスインタフェースと、そのアクセス装置との間で第２のインタフェース方式でデータの送受信を行う第２のバスインタフェースとを備える。第１のバスインタフェースと第２のバスインタフェースは、電源、グランドの配線のみを共用する。

Description

情報記録装置、アクセス装置、及びアクセス方法
　本開示は、アクセス装置と接続してデータの書き込み及び読み出しを行うリムーバブル情報記録装置とそのアクセス装置、及びアクセス装置からリムーバブル情報記録装置にアクセスするアクセス方法に関する。
　音楽コンテンツや、映像データ等のデジタルデータを記録する記録媒体には、磁気ディスク、光ディスク、光磁気ディスク等、様々な種類が存在する。これら記録媒体のうち、記録素子にＦｌａｓｈＲＯＭ等の半導体メモリを使用したメモリカードは、記録媒体の小型化が図れることから、ムービーやデジタルスチルカメラ、携帯電話端末等、小型の携帯機器を中心に急速に普及している。
　このようなメモリカードは、アクセス装置との間に複数の信号線を介して接続され、コマンド、データの送受信を実現しており、インタフェース方式の一例としてシングルエンド方式が挙げられる。シングルエンド方式はシンプルな仕組みでメモリカード、アクセス装置間のコマンド、データの送受信が実現できる一方、高速化実現が難しいという特徴がある。
　高精細動画や静止画等アクセス装置の扱うデータサイズの増加、及びメモリカードの容量増大に伴い、メモリカードとアクセス装置間の転送速度の高速化が求められており、シングルエンド方式のメモリカードと互換性を持ちつつ、インタフェースを高速化する方法が提案されている。特許文献１は、従来のシングルエンド方式の信号線を維持しつつ、高速化が可能な差動方式を組み合わせることにより、従来アクセス装置との互換性を維持しつつ、インタフェースの高速化を実現する技術を開示している。
　また、同様の課題を解決したメモリカードとして、ＳＤメモリカードの高速版である、ＵＨＳ－ＩＩ　ＳＤメモリカードがある。非特許文献１はＵＨＳ－ＩＩ　ＳＤメモリカードのピン配置を開示しており、シングルエンド方式の従来型のインタフェースで主に使用する１列目のピンに加え、差動方式の高速ＵＨＳ－ＩＩインタフェースで主に使用する２列目のピンを設けることを特徴とする。
特開２００９－９３４４５号公報
ＳＤ　Ｓｐｅｃｉｆｉｃａｔｉｏｎｓ　Ｐａｒｔ１　Ｐｈｙｓｉｃａｌ　Ｌａｙｅｒ　Ｓｉｍｐｌｉｆｉｅｄ　Ｓｐｅｃｉｆｉｃａｔｉｏｎ　Ｖｅｒｓｉｏｎ６．００、ＳＤ　Ｃａｒｄ　Ａｓｓｏｃｉａｔｉｏｎ、２０１７年４月１０日発行、第１１頁から第１３頁
　特許文献１、非特許文献１に開示された従来技術では、シングルエンド方式でアクセス装置からメモリカードにアクセスする際には１列目のピンのみを使用してアクセスすることが可能であるが、高速な差動方式でアクセスする際には２列目のピンに加え、１列目のピンの一部を使用してアクセスする必要が生じる。例えば、非特許文献１が開示するＵＨＳ－ＩＩ　ＳＤメモリカードの場合、１列目のＶＤＤ１、ＶＳＳ及び、ＤＡＴ０／ＲＣＬＫ＋、ＤＡＴ１／ＲＣＬＫ－が差動方式アクセス時にも使用される。共通の電源電圧として電源を供給するＶＳＳ１、及びグランドであるＶＳＳは共用することが比較的容易である。しかしながら、シングルエンド方式で信号線として使用するＤＡＴ０、ＤＡＴ１を、差動方式で差動クロック入力に使用するＲＣＬＫ＋、ＲＣＬＫ－に割り当てるため、これら２ピンを、用途を切り替えながら使用する必要が生じる。そのため、ＵＨＳ－ＩＩ対応のホストコントローラでは、コントローラ内部にスイッチを設け、いずれの信号線として使用するかを切り替える仕組みを搭載している。
　ＵＨＳ－ＩＩ対応のホストコントローラのように新規にコントローラ開発を行う場合は従来方式にも対応することが可能であるが、例えばシングルエンド方式としての従来型のＳＤインタフェースと、高速な差動方式のＰＣＩＥｘｐｒｅｓｓのような既存のインタフェース方式を組み合わせたメモリカードを実現する場合、課題が生じる。ＵＨＳ－ＩＩ　ＳＤメモリカードのように１列目のピンをシングルエンド方式の従来型ＳＤインタフェースとして使用し、２列目のピンを差動方式野ＰＣＩＥｘｐｒｅｓｓとして使用する場合、１列目のピンの一部を共用していると、アクセス装置側に既存コントローラの外部にバススイッチ等の部品を実装し、コントローラ側のピンに接続するメモリカード側のピンを切り替える必要が生じる。
　この場合、アクセス装置側に追加部品を実装することはスマートフォン等の小型のアクセス装置の場合、実装に与える影響が大きく、更にスイッチを新規コントローラの内部で実現する場合、本メモリカードに対応するために新規のコントローラを開発する必要が生じ、更に実装に与える影響が大きい。
　以上の課題を踏まえて本開示は、従来のアクセス装置と互換性を維持するため、従来型の低速アクセスインタフェースを備えつつ、並行して高速インタフェースを備えることにより、メモリカードへの高速アクセスを実現する。更に、アクセス装置側の追加部品実装を最小限に抑える方式を提供する。
　本課題を解決するために、本開示の情報記録装置は、データを格納する情報記録装置であって、情報記録装置にアクセスするアクセス装置との間で第１のインタフェース方式でデータ送受信を行う第１のバスインタフェースと、そのアクセス装置との間で第２のインタフェース方式でデータ送受信を行う第２のバスインタフェースとを備える。第１のバスインタフェースと第２のバスインタフェースは、電源、グランドの配線のみを共用する。
　また、本開示のアクセス装置は、データを格納する情報記録装置にアクセスするアクセス装置であって、情報記録装置との間で第１のインタフェース方式でデータの送受信を行う第１のバスインタフェースと、情報記録装置との間で第２のインタフェース方式でデータの送受信を行う第２のバスインタフェースとを備える。第１のバスインタフェースと第２のバスインタフェースは、電源、グランドの配線のみを共用する。
　また、本開示のアクセス方法は、データを格納する情報記録装置にアクセスするアクセス方法であって、情報記録装置とその情報記録装置にアクセスするアクセス装置との間で第１のバスインタフェースを介して第１のインタフェース方式でアクセスを行い、第２のバスインタフェースを介して第２のインタフェース方式でアクセスを行う。第１のインタフェース方式および第２のインタフェース方式においては、グランドの配線を共用し、共通の配線を用いてアクセス装置が情報記録装置に電源供給を行う。
　本開示の複数インタフェース対応情報記録装置、及びアクセス装置によれば、アクセス装置側の実装負荷を低減すると共に、従来型アクセス装置との互換性を維持しつつ、高速インタフェースを備えた情報記録装置を実現できる。
本開示の実施の形態におけるアクセス装置、情報記録装置の構成を示す図 従来のＵＨＳ－ＩＩ　ＳＤメモリカードのピン配置を説明した図 本開示の情報記録装置のピン配置の第１の例を説明した図 本開示の情報記録装置、アクセス装置間の第１の接続例を説明した図 本開示の情報記録装置のピン配置の第２の例を説明した図 本開示の情報記録装置、アクセス装置間の第２の接続例を説明した図 本開示の情報記録装置のピン配置の第３の例を説明した図 本開示の情報記録装置、アクセス装置間の第３の接続例を説明した図 本開示の情報記録装置のピン配置の第４の例を説明した図 本開示の情報記録装置、アクセス装置間の第４の接続例を説明した図 本開示の情報記録装置のピン配置の第４の例において、ＣＭＤおよびＳＤＣＬＫピンのみを用いて読み込みまたは書き込みをＰＣＩＥｘｐｒｅｓｓインタフェースと並行して実行する例を示す図
　以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
　なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
　以下、添付の図面を参照して本開示の実施の形態を説明する。
　（実施の形態）
　［１．構成］
　図１は、本開示の実施の形態におけるアクセス装置２０、及び情報記録装置１０の構成を示す図である。
　図１に示すように、アクセス装置２０は、情報記録装置１０と２種類のバスインタフェースで接続することができ、バスインタフェースを用いて、情報記録装置１０との間で情報の書き込み、または、読み出しを行うことができる。アクセス装置２０は、例えば、スマートフォン、タブレット、携帯電話、デジタルスチルカメラ、ビデオカメラ等である。また情報記録装置１０は、例えば、メモリカード、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）である。
　［１－１．アクセス装置］
　図１に示すように、アクセス装置２０は、アクセス制御部２６と、第１のマスターバスインタフェース部２１と、第２のマスターバスインタフェース部２２と、第１のクロック回路２４と、第２のクロック回路２５と、電源供給部２３とを含む。
　アクセス制御部２６は、アクセス装置２０の全体を制御する制御部であり、スマートフォン等に搭載されたＳＯＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ）等に相当する。アクセス制御部２６は、情報記録装置１０へのアクセスを実現するため、２つのバスインタフェース部の内、いずれかを選択し、アクセスを行う。
　第１のマスターバスインタフェース部２１は、従来型のバスインタフェースであり、例えばシングルエンド方式（第１のインタフェース方式の一例）のＳＤインタフェース（第１のバスインタフェースの一例）に相当する。第１のマスターバスインタフェース部２１は、情報記録装置１０の第１のスレーブバスインタフェース部１１に接続され、従来型のバスインタフェースによりデータの送受信を実現する。
　第２のマスターバスインタフェース部２２は、高速バスインタフェースであり、例えば差動方式（第２のインタフェース方式の一例）のＰＣＩＥｘｐｒｅｓｓインタフェース（第２のバスインタフェースの一例）に相当する。第２のマスターバスインタフェース部２２は、情報記録装置１０の第２のスレーブバスインタフェース部１２に接続され、高速バスインタフェースによりデータの送受信を実現する。
　第１のクロック回路２４は、第１のマスターバスインタフェース部２１を介して情報記録装置１０にクロックを供給する。このクロックは、従来型のバスインタフェースを駆動させるために情報記録装置１０側で使用するクロック源として使用される。
　第２のクロック回路２５は、第２のマスターバスインタフェース部２２を介して情報記録装置１０にクロックを供給する。このクロックは、高速バスインタフェースを駆動させるために情報記録装置１０側で使用するクロック源として使用される。
　電源供給部２３は、第１のマスターバスインタフェース部２１を介して情報記録装置１０に電源を供給する。この電源は、情報記録装置１０の制御を行うために必要とする電源として使用される。
　［１－２．情報記録装置］
　情報記録装置１０は、第１のスレーブバスインタフェース部１１、第２のスレーブバスインタフェース部１２と、スレーブクロック回路１７と、電源受電部１３と、バス調停部１４と、フロントエンドモジュール１５と、バックエンドモジュール１６とを含む。
　第１のスレーブバスインタフェース部１１は、従来型のバスインタフェースであり、例えばシングルエンド方式のＳＤインタフェースに相当する。第１のスレーブバスインタフェース部１１は、アクセス装置２０の第１のマスターバスインタフェース部２１に接続され、従来型のバスインタフェースによりデータの送受信を実現する。
　第２のスレーブバスインタフェース部１２は、高速バスインタフェースであり、例えば差動方式のＰＣＩＥｘｐｒｅｓｓインタフェースに相当する。第２のスレーブバスインタフェース部１２は、アクセス装置２０の第２のマスターバスインタフェース部２２に接続され、高速バスインタフェースによりデータの送受信を実現する。
　スレーブクロック回路１７は、第２のマスターバスインタフェース部２２、第２のスレーブバスインタフェース部１２により高速バスインタフェースを用いてデータの送受信をする際に、アクセス装置２０側から専用のクロックピンを介してクロックが供給されないケースにおいて、情報記録装置１０内部で用いるクロック源として使用する（詳細は後述）。
　電源受電部１３は、第１のマスターバスインタフェース部２１、及び、第１のスレーブバスインタフェース部１１を介して情報記録装置１０に供給された電源を受電し、情報記録装置１０内の各部に電源を供給する機能を提供する。
　バス調停部１４は、第１のスレーブバスインタフェース部１１、第２のスレーブバスインタフェース部１２に接続され、バス間の調停を行う機能を提供する。
　フロントエンドモジュール１５は、バス調停部１４を介して受信したアクセス装置２０からのコマンドを解釈し、データの書き込み、読み込みを実現する機能を提供する。例えば、メモリカード内に存在するメモリコントローラに相当する。
　バックエンドモジュール１６は、実際にデータの読み出し、書き込みを実現する機能を提供する。例えば、メモリカード内に存在するフラッシュメモリに相当する。
　［２．従来のＵＨＳ－ＩＩ　ＳＤメモリカードのピン配置］
　図２は、従来のＵＨＳ－ＩＩ　ＳＤメモリカード（情報記録装置１０Ａ）のピン配置を示した図である。ＵＨＳ－ＩＩ　ＳＤメモリカードは、２列のピン配列を持ち、１列目にピン番号１から９の９ピン、２列目にピン番号１０から１７の８ピンを配置している。
　図２において、表中の第１のバスの列に記載があるピンは、従来型のシングルエンド方式のＳＤインタフェースでアクセスする際に使用されるピンである。また、表中の第２のバスの列に記載があるピンは、差動方式のＵＨＳ－ＩＩインタフェースでアクセスする際に使用されるピンである。
　第１のバスに使用されるピンにおいて、ＶＤＤ（３．３Ｖ）は、アクセス装置が３．３Ｖの電源をＵＨＳ－ＩＩ　ＳＤメモリカードに供給するために使用するピンである。ＶＳＳ１、ＶＳＳ２はグランドである。ＣＬＫはアクセス装置がＵＨＳ－ＩＩ　ＳＤメモリカードにクロックを供給するために使用するピンである。ＣＭＤはアクセス装置が、ＵＨＳ－ＩＩ　ＳＤメモリカードにコマンド（命令）を入力するために使用するピンである。ＤＡＴ０、ＤＡＴ１、ＤＡＴ２、ＤＡＴ３は、アクセス装置、ＵＨＳ－ＩＩ　ＳＤメモリカード間でのデータ送受信に使用するピンである。また、ＤＡＴ３はＣＤ（カード検出）に使用される場合があるが、詳細説明は割愛する。
　また、第２のバスに使用されるピンにおいて、ＶＤＤ１（３．３Ｖ）、ＶＳＳ１、ＶＳＳ２は従来型のシングルエンド方式のＳＤインタフェースでアクセスする場合と同じ役割を持つピンとして使用する。ＲＣＬＫ＋、ＲＣＬＫ－は、アクセス装置がＵＨＳ－ＩＩ　ＳＤメモリカードに差動クロックを供給するために使用するピンである。ＶＤＤ２（１．８Ｖ）は、アクセス装置がＵＨＳ－ＩＩインタフェースを使用する際に追加で１．８Ｖ電源を供給するために使用するピンである。ＶＳＳ３，ＶＳＳ４，ＶＳＳ５は、ＵＨＳ－ＩＩ　インタフェース用のグランドである。Ｄ０＋、Ｄ０－、Ｄ１＋、Ｄ１－は、２対の差動データ信号線として使用するピンである。
　このように、ＵＨＳ－ＩＩ　ＳＤメモリカードでは、シングルエンド方式のＳＤインタフェースにおける第１のバス用と、差動方式のＵＨＳ－ＩＩインタフェースにおける第２のバス用と、で合計５本のピンを共用している。ＶＤＤ１、ＶＳＳ１、ＶＳＳ２は両バスにおいて同じ役割を担うため、共用しても課題は生じない。しかしながら、第１のバス用のＤＡＴ０、ＤＡＴ１を、第２のバス用にはＲＣＬＫ＋、ＲＣＬＫ－として使用するため、アクセス装置側のホストコントローラ内で、用途を切り替えるためのスイッチ回路が必要となる。新規にホストコントローラを設計、開発する場合は実現可能であるが、既存ホストコントローラを流用する場合には、外部にバススイッチ等の追加部品を実装する必要があり、アクセス装置側の実装負荷になる課題が生じる。
　本開示では、ＵＨＳ－ＩＩ　ＳＤメモリカードと互換性を持ちながら、ＰＣＩＥｘｐｒｅｓｓの高速インタフェースでのアクセスを実現し、且つアクセス装置側の実装負荷を低減する方式を開示する。
　［３－１．第１のピン配置］
　図３は、本開示の第１のピン配置の例を示した図である。
　図３において、第１のバスは例えば従来のシングルエンド方式のＳＤインタフェースを意味し、第２のバスは例えば差動方式のＰＣＩＥｘｐｒｅｓｓインタフェースを意味する。１列目のピンは図２と同様に９ピンであるが、２列目のピンにはピン番号１８の１ピンを追加している。
　第１のバスの各ピン配列は図２と同じである。また第２のバスにおいて、ＶＤＤ１、ＶＳＳ１、ＶＳＳ２は図２と同じである。ＶＳＳ３、ＶＳＳ４、ＶＳＳ５も図２と同様である。ＴＸ＋、ＴＸ－、ＲＸ＋、ＲＸ－は、名称は異なるが、２対の差動信号ペアを意味しており、図２のＤ０＋、Ｄ０－、Ｄ１＋、Ｄ１－に対応する。
　また、ピン番号１８に追加したＶＤＤ３（１．２Ｖ）は、図２のＶＤＤ２（１．８Ｖ）の代わりに追加電源を情報記録装置１０に供給するためのピンである。近年のフラッシュメモリの技術進化に伴い、１．８Ｖの供給電源よりも１．２Ｖの供給電源で駆動した方がフラッシュメモリの性能、低消費電力化に効果が高いため、追加で１．２Ｖの電源供給を想定し、ピンを追加している。そのため、ピン番号１４で１．８Ｖ電源、１．２Ｖ電源を共用化することが可能な場合、ピン番号１８を追加することなく、ピン番号１４のみで実現しても良い。また、従来通りピン番号１４で１．８Ｖ電源を使用して駆動する構成としても良い。
　なお、第１のピン配列において、最も特徴的なのは、第２のバスにおいてアクセス装置２０が情報記録装置１０にクロックを供給するためのピンを設けていない点である。すなわち、本開示の第１のピン配置例では、専用のクロックピンを設けず、クロックはデータピン（ＴＸ＋、ＴＸ－、ＲＸ＋、ＲＸ－）に重畳してアクセス装置２０から情報記録装置１０に供給するエンベデッドクロックモードを使用する。このように、第２のインタフェース方式が使用するクロック供給は、第２のバスインタフェースに設けられたデータ送受信用の配線にクロックを重畳して実施することが望ましい。このモードを使用する場合、図１に示すスレーブクロック回路１７を情報記録装置１０側に実装する必要がある一方、アクセス装置２０と情報記録装置１０との間のピン数を削減できるというメリットが生じる。
　このように、図３において、従来図２で示すように、共用していた第２のバス用のクロックピンを削減し、第１のバス、第２のバスで共用するピンを電源とグランドのみとした。
　［３－２．第１のピン配置における接続］
　図４に本開示の情報記録装置１０とアクセス装置２０間の接続の例を示す。
　図４に示すように、第１のバス、第２のバスで共用するＶＤＤ１、ＶＳＳ１、ＶＳＳ２は、アクセス装置２０内に存在するＳＤホストコントローラ（第１のマスターバスインタフェース部２１に対応）、ＰＣＩＥｘｐｒｅｓｓ　Ｒｏｏｔ　Ｃｏｍｐｌｅｘ（ＰＣＩＥｘｐｒｅｓｓバス用のホストコントローラ、第２のマスターバスインタフェース部２２に対応）の各々のＶＤＤ端子、ＶＳＳ端子に直結する。更に、その他のピンは、ＳＤホストコントローラ、ＰＣＩＥｘｐｒｅｓｓ　Ｒｏｏｔ　Ｃｏｍｐｌｅｘの各端子に個別に接続する。
　［３－３．第１のピン配置における効果］
　このような構成を取ることにより、アクセス装置側に存在するＳＤホストコントローラ、ＰＣＩＥｘｐｒｅｓｓ　Ｒｏｏｔ　Ｃｏｍｐｌｅｘ間にバスをスイッチングする追加部品を実装することなく、既存コントローラをそのまま流用することが可能となる。
　またＶＤＤ１、ＶＳＳ１、ＶＳＳ２を第１のバス、第２のバス間で共用すること、及び、第２のバスにおけるピン配置を可能な限りＵＨＳ-ＩＩ　ＳＤメモリカードのピン配置に近づけることで、可能な限り情報記録装置１０上のピン数を削減し、リムーバブル記録装置の一種である情報記録装置１０を、容易に実装することが可能となる。
　更に、第１のバス、第２のバスでクロックや信号線を完全に独立させることにより、両バスを同時に駆動させることが可能となる。すなわち、第１のバスでデータを情報記録装置１０に書き込みながら、第２のバスでデータを情報記録装置から読み出す等の用途に使用することが可能となる。
　［４－１．第２のピン配置］
　図５は、本開示の第２のピン配置の例を示した図である。
　図５において、第１のバスは例えば従来のシングルエンド方式のＳＤインタフェースを意味し、第２のバスは例えば差動方式のＰＣＩＥｘｐｒｅｓｓインタフェースを意味する。１列目のピンは図２同様９ピンであり、２列目のピンにピン番号１８から２０の３ピンを追加している。
　図３に示した第１のピン配置の例と異なるのは、ピン番号１４、１９、２０の３ピンのみとなる。これら３ピン以外は第１のピン配置の例と同じ用途で使用するため、詳細な説明を割愛する。
　第２のピン配置の例では、ＲＥＦＣＬＫ＋、ＲＥＦＣＬＫ－の差動クロックピンをピン番号１９、２０に配置する。第１のピン配置の例ではエンベデッドクロックモードを使用することで専用の差動クロックピンを使用することなく、ＰＣＩＥｘｐｒｅｓｓで情報記録装置にアクセスする方法を説明した。しかしながら、ＰＣＩＥｘｐｒｅｓｓにおけるより高速なアクセスモードを使用する場合、信号品質の面からエンベデッドクロックモードの使用が難しい場合がある。そのため第２のピン配置の例では、専用の差動クロックとしてＲＥＦＣＬＫ＋、ＲＥＦＣＬＫ－の２ピンを追加する方式とする。即ち、第２のインタフェース方式が使用するクロック供給は、第２のバスインタフェースに設けられた専用のクロック配線を使用して実施しても良い。更に、電力制御のためにクロック信号のオン（ＯＮ）、オフ（ＯＦＦ）を制御するＣＬＫＲＥＱ＃を専用の配線としてピン番号１４に割り当てる。
　このように、図５において、従来図２で示すように共用していた第２のバス用のクロックピンを削減し、第１のバス、第２のバスで共用するピンを電源とグランドのみとした。
　［４－２．第２のピン配置における接続］
　図６に本開示の情報記録装置１０とアクセス装置２０間の接続の例を示す。
　図６に示すように、第１のバス、第２のバスで共用するＶＤＤ１、ＶＳＳ１、ＶＳＳ２は、アクセス装置２０内に存在するＳＤホストコントローラ（第１のマスターバスインタフェース部２１に対応）、ＰＣＩＥｘｐｒｅｓｓ　Ｒｏｏｔ　Ｃｏｍｐｌｅｘ（第２のマスターバスインタフェース部２２に対応）の各々のＶＤＤ端子、ＶＳＳ端子に直結する。更に、その他のピンは、ＳＤホストコントローラ、ＰＣＩＥｘｐｒｅｓｓ　Ｒｏｏｔ　Ｃｏｍｐｌｅｘの各端子に個別に接続する。ＰＣＩＥｘｐｒｅｓｓにおいてクロック供給、クロック制御に使用するＲＥＦＣＬＫ＋、ＲＥＦＣＬＫ－、ＣＬＫＲＥＱ＃の３つのピンも情報記録装置１０の２列目のピンとして設け、個別にアクセス装置２０と接続する。
　［４－３．第２のピン配置における効果］
　このような構成を取ることにより、アクセス装置側に存在するＳＤホストコントローラ、ＰＣＩＥｘｐｒｅｓｓ　Ｒｏｏｔ　Ｃｏｍｐｌｅｘ間にバスをスイッチングする追加部品を実装することなく、既存コントローラをそのまま流用することが可能となる（既存ＰＣＩＥｘｐｒｅｓｓ　Ｒｏｏｔ　ＣｏｍｐｌｅｘのＲＥＦＣＬＫ＋、ＲＥＦＣＬＫ－、ＣＬＫＲＥＱ＃の端子を情報記録装置１０の２列目のピンに直結することができる）。
　［５－１．第３のピン配置例］
　図７は、本開示の第３のピン配置の例を示した図である。
　図７において、第１のバスは例えば従来のシングルエンド方式のＳＤインタフェースを意味し、第２のバスは例えば差動方式のＰＣＩＥｘｐｒｅｓｓインタフェースを意味する。１列目のピンは図２と同様の９ピンであり、２列目のピンにピン番号１８から１９の２ピンを追加している。
　図５に示した第２のピン配置の例と異なるのは、ピン番号２０が存在しない点のみとなる。ピン番号２０のピン以外は第２のピン配置の例と同じ用途で使用するため、詳細な説明を割愛する。
　［５－２．第３のピン配置における接続］
　第３のピン配置の例では、ＲＥＦＣＬＫ－の差動クロックピンを割り当てず、アクセス装置２０と情報記録装置１０間で接続しない。すなわち、図８に示すように、アクセス装置２０側のＲＥＦＣＫＬ－端子を情報記録装置１０に接続しない。情報記録装置１０はアクセス装置２０の差動クロックペアの内、片方のピンのみを入力として受け付け、シングルエンドクロックとして動作させるよう、情報記録装置１０側のクロック受信回路を実現する。このように、差動クロックペアの２本の信号の内、１本のみをアクセス装置、情報記録装置間で接続して使用し、情報記録装置側ではシングルエンドのクロック信号として扱う方式としても良い。
　［５－３．第３のピン配置における効果］
　このように、図７において、従来図２で示すように共用していた第２のバス用のクロックピンを削減し、第１のバス、第２のバスで共用するピンを電源とグランドのみとした。また、図８に示すように、第２のピン配置例に比べ、更にＲＥＦＣＬＫ－の１ピンを削減した形でアクセス装置２０、情報記録装置１０を接続することで、より少ないピンで両者の接続を実現することができる。
　［６－１．第４のピン配置］
　図９において、第１のバスは例えば従来のシングルエンド方式のＳＤインタフェースを意味し、第２のバスは例えば差動方式のＰＣＩＥｘｐｒｅｓｓインタフェースを意味する。
　図９に示すように第４のピン配置は、図２に示した従来のＵＨＳ－ＩＩ　ＳＤメモリカードのピン配置の場合であっても、例えば差動方式のＰＣＩＥｘｐｒｅｓｓインタフェースを取り扱う点が異なる。特に、第４のピン配置において、ＣＭＤ（Ｐｉｎ♯２）およびＳＤＣＬＫ（Ｐｉｎ♯５）は、ＰＣＩＥｘｐｒｅｓｓインタフェースに割り当てない点に特徴の一つを有する。ここで、ＣＭＤはアクセス装置２０が情報記録装置１０に対してコマンド（命令）を入力するために使用するピンであり、ＳＤＣＬＫはアクセス装置２０が情報記録装置１０に対してクロックを供給するために使用するピンである。
　［６－２．第４のピン配置における接続］
　第４のピン配置の例では、ＳＤインタフェースのＣＭＤおよびＳＤＣＬＫをＰＣＩＥｘｐｒｅｓｓインタフェースとは共用しない。すなわち、図１０に示すように、情報記録装置１０のＣＭＤピンおよびＳＤＣＬＫピンは、アクセス装置２０側のＳＤホストコントローラ（第１のマスターバスインタフェース部２１に対応）のＣＭＤ端子およびＳＤＣＬＫ端子のみに接続し、ＰＣＩＥｘｐｒｅｓｓ　Ｒｏｏｔ　Ｃｏｍｐｌｅｘ（第２のマスターバスインタフェース部２２に対応）には接続しない。
　［６－３．第４のピン配置における効果］
　第４のピン配置および動作を取ることにより、アクセス装置２０側に存在するＳＤホストコントローラ、ＰＣＩＥｘｐｒｅｓｓ　Ｒｏｏｔ　Ｃｏｍｐｌｅｘ間にバスをスイッチングする追加部品を実装することなく、既存コントローラをそのまま流用することが可能となる。
　また、第４のピン配置では、図１１に示すようにＳＤＩＯ（ＳＤ　Ｉｎｐｕｔ　Ｏｕｔｐｕｔ）規格におけるコマンドであるＣＭＤ５２を用いることで、ＣＭＤピンおよびＳＤＣＬＫピンのみを用いて８ｂｉｔ単位の読み込みまたは書き込み（Ｒｅａｄ／Ｗｒｉｔｅ）をＰＣＩＥｘｐｒｅｓｓインタフェースと並行して実行することができる。
　［７．既存ホストコントローラを用いた高速バスインタフェースへのアクセス］
　第１から第３のピン配置例で説明したように、本開示により、従来の１列目のピンのＳＤインタフェースとの互換性を維持しつつ、２列目にＰＣＩＥｘｐｒｅｓｓインタフェース用のピンの内、電源、グランド以外のピンを独立して配置することにより、既存のアクセス装置２０に搭載されたホストコントローラを流用して両インタフェースにアクセスすることが可能となる。
　また、両インタフェース用のピンが独立して配置されるため、両インタフェースを同時に使用するような用途にも使用することが可能となる。
　（他の実施の形態）
　以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、上記実施の形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。そこで、以下、他の実施の形態を例示する。
　上記の実施の形態では、ＲＥＦＣＬＫ＋、ＲＥＦＣＬＫ－のように、差動信号ペアをピンに割り当てる方法を開示した。差動信号ペアは近接した場所に配置されることが好ましいが、本開示において説明したピン配置の場所以外の場所に割り当てても良い。また、＋と－の属性を反転させて配置しても良い。
　また、高速インタフェースとしてＰＣＩＥｘｐｒｅｓｓを採用する場合について説明したが、ＵＳＢ３．０（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ３．０）など、他の高速インタフェースを用いても良い。
　また、第２、第３のピン配置では、ＣＬＫＲＥＱ＃を使用する場合について説明したが、低消費電力制御が不要な場合等、必ずしもＣＬＫＲＥＱ＃を使用する必要はなく、ＣＬＫＲＥＱ＃は割り当てなくても良い。
　また、第４のピン配置では、ピンの総数を１７ピンとして説明したが、第３のピン配置の例の配置のようにして、拡張用電源端子としてピン番号１８、拡張用端子としてピン番号１９、を追加し、かつ、ＣＭＤ端子およびＳＤＣＬＫ端子はＰＣＩＥｘｐｒｅｓｓインタフェースの信号線と共用しない、といった構成にしても良い。
　上記の実施の形態で説明したアクセス装置、情報記録装置において、各処理部は、ＬＳＩなどの半導体装置により個別に１チップ化されても良いし、一部又は全部を含むように１チップ化されても良い。
　なお、ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。
　また、集積回路化の手法はＬＳＩに限るものではなく、専用回路又は汎用プロセサで実現してもよい。ＬＳＩ製造後に、プログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）や、ＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサーを利用しても良い。
　更には、半導体技術の進歩又は派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて機能ブロックの集積化を行ってもよい。バイオ技術の適用等が可能性としてあり得る。
　また、上記実施形態の各処理をハードウェアにより実現してもよいし、ソフトウェアにより実現してもよい。さらに、ソフトウェアおよびハードウェアの混在処理により実現しても良い。なお、上記実施の形態に係るアクセス装置、情報記録装置をハードウェアにより実現する場合、各処理を行うためのタイミング調整を行う必要があるのは言うまでもない。上記実施の形態においては、説明便宜のため、実際のハードウェア設計で生じる各種信号のタイミング調整の詳細については省略している。
　以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。
　したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
　また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示は、複数インタフェースを搭載した情報記録装置、及び情報記録装置にアクセスするアクセス装置に有用である。
１０、１０Ａ　情報記録装置
１１　第１のスレーブバスインタフェース部
１２　第２のスレーブバスインタフェース部
１３　電源受電部
１４　バス調停部
１５　フロントエンドモジュール
１６　バックエンドモジュール
１７　スレーブクロック回路
２０　アクセス装置
２１　第１のマスターバスインタフェース部
２２　第２のマスターバスインタフェース部
２３　電源供給部
２４　第１のクロック回路
２５　第２のクロック回路
２６　アクセス制御部

Claims (19)

  1. 　データを格納する情報記録装置であって、
    　前記情報記録装置にアクセスするアクセス装置との間で第１のインタフェース方式でデータの送受信を行う第１のバスインタフェースと、
    　前記アクセス装置との間で第２のインタフェース方式でデータの送受信を行う第２のバスインタフェースとを備え、
    　前記第１のバスインタフェースと前記第２のバスインタフェースは、電源、グランドの配線のみを共用する、
    情報記録装置。
  2. 　前記第２のインタフェース方式が使用するクロック供給は、前記第２のバスインタフェースに設けられたデータ送受信用の配線にクロックを重畳して実施される、
    請求項１記載の情報記録装置。
  3. 　前記第２のインタフェース方式が使用するクロック供給は、前記第２のバスインタフェースに設けられた専用のクロック配線を使用して実施される、
    請求項１記載の情報記録装置。
  4. 　前記クロック供給のＯＮ、ＯＦＦを制御する専用の配線が更に設けられる、
    請求項３記載の情報記録装置。
  5. 　前記第２のインタフェース方式が使用するクロック供給が前記第２のバスインタフェースに設けられた専用のクロック配線を使用して実施される際に、前記アクセス装置が供給する差動クロックペアの２本の配線の内、一本のみが前記情報記録装置に接続される、
    請求項１記載の情報記録装置。
  6. 　全てのピンのうち少なくとも、前記第１のインタフェース方式において前記アクセス装置が前記情報記録装置に対してコマンドを入力するために使用するピン、および、前記第１のインタフェース方式において前記アクセス装置が前記情報記録装置に対してクロックを供給するために使用するピンは、前記第２のインタフェース方式の信号線とは共用されない、
    請求項１に記載の情報記録装置。
  7. 　前記第１のインタフェース方式において、前記アクセス装置が前記情報記録装置に対してコマンドを入力するために使用するピン、および前記アクセス装置が前記情報記録装置に対してクロックを供給するために使用するピンの２つのピンのみを用いた通信が可能である、
    請求項１に記載の情報記録装置。
  8. 　前記第１のバスインタフェースはＳＤバスインタフェースであり、
    　前記第２のバスインタフェースはＰＣＩＥｘｐｒｅｓｓバスインタフェースである、
    請求項１から７のいずれか１項に記載の情報記録装置。
  9. 　前記第１のバスインタフェースと前記第２のバスインタフェースを同時に使用し、前記第１のバスインタフェースおよび前記第２のバスインタフェースを介して、前記情報記録装置は前記アクセス装置からアクセスされる、
    請求項１から７のいずれか１項に記載の情報記録装置。
  10. 　データを格納する情報記録装置にアクセスするアクセス装置であって、
    　前記情報記録装置との間で第１のインタフェース方式でデータの送受信を行う第１のバスインタフェースと、
    　前記情報記録装置との間で第２のインタフェース方式でデータの送受信を行う第２のバスインタフェースとを備え、
    　前記第１のバスインタフェースと前記第２のバスインタフェースは、電源、グランドの配線のみを共用する、
    アクセス装置。
  11. 　前記第２のインタフェース方式が使用するクロック供給は、前記第２のバスインタフェースに設けられたデータ送受信用の配線にクロックを重畳して実施される、
    請求項１０記載のアクセス装置。
  12. 　前記第２のインタフェース方式が使用するクロック供給は、前記第２のバスインタフェースに設けられた専用のクロック配線を使用して実施される、
    請求項１０記載のアクセス装置。
  13. 　前記クロック供給のＯＮ、ＯＦＦを制御する専用の配線が更に設けられる、
    請求項１２記載のアクセス装置。
  14. 　前記第２のインタフェース方式が使用するクロック供給が前記第２のバスインタフェースに設けられた専用のクロック配線を使用して実施される際に、前記アクセス装置が供給する差動クロックペアの２本の配線の内、一本のみを前記情報記録装置に接続する、
    請求項１０記載のアクセス装置。
  15. 　全てのピンのうち少なくとも、前記第１のインタフェース方式において前記アクセス装置が前記情報記録装置に対してコマンドを入力するために使用するピン、および、前記第１のインタフェース方式において前記アクセス装置が前記情報記録装置に対してクロックを供給するために使用するピンは、前記第２のインタフェース方式の信号線とは共用されない、
    請求項１０に記載のアクセス装置。
  16. 　前記第１のインタフェース方式において、前記アクセス装置が前記情報記録装置に対してコマンドを入力するために使用するピン、および前記アクセス装置が前記情報記録装置に対してクロックを供給するために使用するピンの２つのピンのみを用いた通信が可能である、
    請求項１０に記載のアクセス装置。
  17. 　前記第１のバスインタフェースはＳＤバスインタフェースであり、
    　前記第２のバスインタフェースはＰＣＩＥｘｐｒｅｓｓバスインタフェースである、
    請求項１０から１６のいずれか１項に記載のアクセス装置。
  18. 　前記第１のバスインタフェースと、前記第２のバスインタフェースを同時に使用し、前記第１のバスインタフェースおよび前記第２のバスインタフェースを介して、前記情報記録装置にアクセスする、
    請求項１０から１６のいずれか１項に記載のアクセス装置。
  19. 　データを格納する情報記録装置にアクセスするアクセス方法であって、
    　前記情報記録装置と前記情報記録装置にアクセスするアクセス装置との間で、第１のバスインタフェースを介して第１のインタフェース方式でアクセスを行い、
    　前記情報記録装置と前記アクセス装置との間で、第２のバスインタフェースを介して第２のインタフェース方式でアクセスを行い、
    　前記第１のインタフェース方式および前記第２のインタフェース方式においては、グランドの配線を共用し、共通の配線を用いて前記アクセス装置が前記情報記録装置に電源供給を行う、
    アクセス方法。
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