WO2019046999A1 - 一种高频载波同步的实现方法及相关装置 - Google Patents

一种高频载波同步的实现方法及相关装置 Download PDF

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slave device
square wave
wave signal
high frequency
slave
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刘晓红
刘鹏飞
邓向钖
唐疑军
吴壬华
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深圳欣锐科技股份有限公司
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter

Definitions

  • the CPLD computing chip is configured to obtain, from the bus, a host high frequency synchronous square wave signal sent by the host device;
  • the CPLD computing chip is further configured to determine phase adjustment information of a carrier of the slave device according to the host high frequency synchronous square wave signal and the slave high frequency synchronous square wave signal;
  • the MCU master chip is configured to adjust a carrier of the slave device according to the direction adjustment signal.
  • the phase difference determining module includes: a first time acquiring unit, configured to acquire a first time when a rising edge of the slave high frequency synchronous square wave signal is detected; and a second time acquiring unit a second time for obtaining a rising edge of the host high frequency synchronous square wave signal that is detected closest to a rising edge of the slave high frequency synchronous square wave signal; a phase difference determining unit for The time difference between the second time and the first time determines a phase difference between the host high frequency synchronous square wave signal and the slave high frequency synchronous square wave signal.
  • the CPLD (Complex Programmable Logic Device) computing chip of the slave device acquires the high frequency synchronous square wave signal of the host and the high frequency synchronous square wave signal of the slave, according to the high frequency synchronization of the host.
  • the square wave signal and the slave high frequency synchronous square wave signal determine phase adjustment information of the carrier of the slave device, and transmit the direction adjustment signal carrying the phase adjustment information to the MCU master of the slave device a chip, the MCU master chip adjusts a carrier of the slave device according to the direction adjustment signal to implement synchronization between a slave carrier and a host carrier, and phase adjustment information is determined by a CPLD operation chip, and does not require an MCU master chip.
  • the square wave signal of the host is captured, that is, the master-slave synchronization can be realized when the MCU master chip does not have the capture port.
  • FIG. 2 is a schematic diagram of determining a phase difference between a host high frequency synchronous square wave signal and a slave high frequency synchronous square wave signal in an embodiment of the present invention
  • FIG. 5 is a schematic flowchart diagram of still another method for implementing high frequency carrier synchronization in an embodiment of the present invention.
  • FIG. 7 is a schematic structural diagram of a CPLD operation chip of a slave device in an embodiment of the present invention.
  • FIG. 9 is a schematic structural diagram of a phase adjustment information determining module in a CPLD computing chip of a slave device according to an embodiment of the present invention.
  • FIG. 10 is a schematic structural diagram of a system for implementing high frequency carrier synchronization in an embodiment of the present invention.
  • FIG. 1 is a schematic flowchart of a method for implementing high frequency carrier synchronization according to an embodiment of the present invention.
  • the bus may be a 485 bus, an IIC bus, or the like.
  • the host high frequency synchronous square wave signal is sent by the MCU master chip of the host device.
  • Step S102 The CPLD operation chip of the slave device acquires the slave high frequency synchronous square wave signal sent by the MCU master chip of the slave device.
  • the slave high frequency synchronous square wave signal has a corresponding relationship with the carrier of the slave device, and the slave device detects the rising edge or the falling edge of the high frequency synchronous square wave signal. The moment of zero crossing of the carrier of the device.
  • Step S103 The CPLD computing chip of the slave device determines phase adjustment information of a carrier of the slave device according to the host high frequency synchronous square wave signal and the slave high frequency synchronous square wave signal.
  • the CPLD computing chip of the slave device may determine, according to the host high frequency synchronous square wave signal and the slave high frequency synchronous square wave signal, the host high frequency synchronous square wave signal and the slave a phase difference of the high frequency synchronous square wave signal; determining phase adjustment information of the carrier of the slave device according to the phase difference.
  • the CPLD computing chip of the slave device can acquire the first time when the rising edge of the high frequency synchronous square wave signal of the slave is detected, and detect the rising of the square wave signal synchronized with the high frequency of the slave device. a second time along a rising edge of the most recent high frequency synchronous square wave signal of the host; determining, according to a time difference between the second time and the first time, the host high frequency synchronous square wave signal and the slave height The phase difference of the frequency-synchronized square wave signal.
  • the CPLD computing chip of the slave device may set a counter of the CPLD computing chip of the slave device to a counting manner: when detecting a rising edge of the host high frequency synchronous square wave signal
  • the counter of the CPLD computing chip counts from zero and is cleared and restarts counting upon detection of the next rising edge of the host high frequency synchronous square wave signal.
  • the CPLD computing chip of the slave device can acquire the first time when the rising edge of the slave high frequency synchronous square wave signal is detected and the high frequency detected with the slave by reading the value of the counter.
  • the rising edge of the synchronous square wave signal is the second time of the rising edge of the nearest high frequency synchronous square wave signal of the host And determining, according to the first value of the counter corresponding to the first moment and the second value of the counter corresponding to the second moment, the host high frequency synchronous square wave signal and the slave high frequency synchronous square wave signal The phase difference.
  • the second value may be determined to be 0 or the last value before the counter is cleared, and if the first moment occurs before the second moment, the counter is The last value before clearing is taken as the second value, and if the first time occurs after the second time, 0 is taken as the second value.
  • FIG. 2 is a schematic diagram of determining a phase difference between a host high frequency synchronous square wave signal and a slave high frequency synchronous square wave signal in an embodiment of the present invention.
  • the CPLD computing chip of the slave device detects the rising edge of the host high-frequency synchronous square wave signal in FIG. 2, the counter starts counting and the counter is cleared at the next rising edge of the host high-frequency synchronous square wave signal, and the acquisition counter is cleared.
  • the front maximum reading Tm the CPLD computing chip of the slave device acquires the counter reading t1 when detecting the rising edge of the host high frequency synchronous square wave signal.
  • the phase adjustment information is determined by the phase difference. If the phase difference is less than T/2, the CPLD operation chip of the slave device determines that the phase adjustment information of the carrier of the slave device is advanced. Adjusting; otherwise, the CPLD computing chip of the slave device determines that the phase adjustment information of the carrier of the slave device is hysteresis adjustment; wherein the T is a high-level signal of the host high-frequency synchronous square wave signal The duration of time during a high frequency synchronous square wave signal period.
  • the CPLD computing chip of the slave device may determine the T by reading a value of the counter, and may detect the third edge of the counter when detecting a falling edge of the host high-frequency synchronous square wave signal.
  • the value is the duration T of the high level signal of the host high frequency synchronous square wave signal of the host device for a period of high frequency synchronous square wave signal.
  • Step S104 The CPLD computing chip of the slave device transmits a direction adjustment signal carrying the phase adjustment information to the MCU master chip of the slave device.
  • the CPLD computing chip of the slave device transmits a direction signal carrying the phase adjustment information to the MCU master chip of the slave device by adjusting a direction indication line.
  • the CPLD computing chip of the slave device transmits a high level signal or a low level signal on the adjustment direction indication line to transmit the phase adjustment information to the MCU main control chip of the slave device.
  • FIG. 3 there are two adjustment direction indication lines between the MCU main control chip of the slave device and the CPLD operation chip of the slave device in FIG. 3, and the slave device determines the slave when the CPLD operation chip of the slave device
  • the 01 is sent to the MCU master chip of the slave device
  • the CPLD operation chip of the slave device determines that the phase adjustment information of the carrier of the slave device is hysteresis adjustment.
  • Step S105 The MCU master chip of the slave device adjusts the carrier of the slave device according to the direction adjustment signal.
  • the MCU master chip of the slave device After acquiring the direction indication signal from the adjustment direction indication line, the MCU master chip of the slave device adjusts a carrier of the slave device according to the direction indication signal.
  • the CPLD computing chip of the slave device obtains the high frequency synchronous square wave signal of the host and the high frequency synchronous square wave signal of the slave, according to the high frequency synchronous square wave signal of the host and the high frequency synchronous side of the slave.
  • the wave signal determines phase adjustment information of the carrier of the slave device, and transmits the direction adjustment signal carrying the phase adjustment information to the MCU master chip of the slave device, where the MCU master chip is according to the direction
  • the adjustment signal adjusts the carrier of the slave device to synchronize the slave carrier with the host carrier, and the phase adjustment information is determined by the CPLD computing chip, and the MCU master chip is not required to capture the square wave signal of the host, that is, the MCU master Master-slave synchronization can be achieved without the chip having a capture port.
  • FIG. 4 is another implementation method of high frequency carrier synchronization in the embodiment of the present invention.
  • the flow chart of the method includes:
  • Step S201 The CPLD computing chip of the slave device acquires the host high frequency synchronous square wave signal sent by the host device from the bus and records each time when the rising edge of the host high frequency synchronous square wave signal is detected.
  • the bus may be a bus such as a 485 bus or an IIC bus.
  • the host high frequency synchronous square wave signal is sent by the MCU master chip of the host device.
  • the host high-frequency synchronous square wave signal has a corresponding relationship with the carrier of the host device, and the time when the rising edge or the falling edge of the host high-frequency synchronous square wave signal is detected is the carrier of the host device. The moment of zero crossing.
  • the CPLD computing chip of the slave device may perform the detection of the rising edge of the high frequency synchronous square wave signal of the host by reading the value of the counter of the CPLD computing chip of the slave device. recording.
  • Step S202 The CPLD operation chip of the slave device acquires the slave high frequency synchronous square wave signal sent by the MCU master chip of the slave device, and records and detects the rising edge of the slave high frequency synchronous square wave signal. The first moment.
  • the slave high frequency synchronous square wave signal has a corresponding relationship with the carrier of the slave device, and the slave device detects the rising edge or the falling edge of the high frequency synchronous square wave signal. The moment of zero crossing of the high frequency carrier of the device.
  • the CPLD computing chip of the slave device can detect the rising edge of the slave high frequency synchronous square wave signal by reading the value of the counter of the CPLD computing chip of the slave device. time.
  • Step S203 The CPLD computing chip of the slave device determines, from the respective moments, the second rising edge of the host high frequency synchronous square wave signal closest to the rising edge of the slave high frequency synchronous square wave signal. time.
  • Step S204 Determine a phase difference between the host high frequency synchronous square wave signal and the slave high frequency synchronous square wave signal according to the time difference between the second time and the first time.
  • the CPLD computing chip of the slave device may set the counter of the CPLD computing chip of the slave device to the following counting mode: detecting the high frequency synchronization of the host The counter of the CPLD operation chip counts from zero at the rising edge of the square wave signal and is cleared and restarts counting when the next rising edge of the host high frequency synchronous square wave signal is detected.
  • the CPLD operation chip of the slave device may determine, according to the first value of the counter corresponding to the first moment and the second value of the counter corresponding to the second moment, the host high frequency synchronization square wave signal and the slave The phase difference of the high frequency synchronous square wave signal.
  • the second value may be determined to be 0 or the last value before the counter is cleared, and if the first moment occurs before the second moment, the counter is The last value before clearing is taken as the second value, and if the first time occurs after the second time, 0 is taken as the second value.
  • FIG. 2 is a schematic diagram of determining a phase difference between a host high frequency synchronous square wave signal and a slave high frequency synchronous square wave signal in an embodiment of the present invention.
  • the CPLD computing chip of the slave device detects the rising edge of the host high-frequency synchronous square wave signal in FIG. 2, the counter starts counting and the counter is cleared at the next rising edge of the host high-frequency synchronous square wave signal, and the acquisition counter is cleared.
  • the front maximum reading Tm the CPLD computing chip of the slave device acquires the counter reading t1 when detecting the rising edge of the host high frequency synchronous square wave signal.
  • Step S205 The CPLD computing chip of the slave device determines phase adjustment information of the carrier of the slave device according to the phase difference.
  • the CPLD operation chip of the slave device determines that the phase adjustment information of the carrier of the slave device is advance adjustment; otherwise, the CPLD of the slave device The operation chip determines that the phase adjustment information of the carrier of the slave device is a hysteresis adjustment; wherein the T is a high-level signal of the host high-frequency synchronous square wave signal continuing in a high-frequency synchronous square wave signal period duration.
  • the CPLD computing chip of the slave device may determine the T by reading a value of the counter, and may detect the falling edge of the host high-frequency synchronous square wave signal.
  • the three values are the duration T of the high level signal of the host high frequency synchronous square wave signal for a period of high frequency synchronous square wave signal.
  • an adjustment threshold can be set to avoid the carrier of the slave device.
  • the off-regulation that is, when the phase difference is small, does not adjust the carrier of the slave device, that is, the phase adjustment information is determined by the phase difference and a preset threshold. If the phase difference is greater than a preset threshold and less than T/2, the CPLD computing chip of the slave device determines that the phase adjustment information of the carrier of the slave device is advance adjustment; if the phase difference is greater than or equal to T/ 2 and less than the difference between T and the preset threshold, the CPLD operation chip of the slave device determines that the phase adjustment information of the carrier of the slave device is hysteresis adjustment.
  • Step S206 The CPLD computing chip of the slave device transmits a direction adjustment signal carrying the phase adjustment information to the MCU master chip of the slave device.
  • the CPLD computing chip of the slave device transmits a direction signal carrying the phase adjustment information to the MCU master chip of the slave device by adjusting a direction indication line.
  • the CPLD computing chip of the slave device transmits a high level signal or a low level signal on the adjustment direction indication line to transmit the phase adjustment information to the MCU main control chip of the slave device.
  • FIG. 3 there are two adjustment direction indication lines between the MCU main control chip of the slave device and the CPLD operation chip of the slave device in FIG. 3, and the slave device determines the slave when the CPLD operation chip of the slave device
  • the 01 is sent to the MCU master chip of the slave device
  • the CPLD operation chip of the slave device determines that the phase adjustment information of the carrier of the slave device is hysteresis adjustment.
  • Step S207 The MCU master chip of the slave device adjusts the carrier of the slave device according to the direction adjustment signal.
  • the MCU master chip of the slave device After acquiring the direction indication signal from the adjustment direction indication line, the MCU master chip of the slave device adjusts a carrier of the slave device according to the direction indication signal.
  • FIG. 2 is a schematic diagram of determining a phase difference between a host high frequency synchronous square wave signal and a slave high frequency synchronous square wave signal in an embodiment of the present invention.
  • the CPLD computing chip of the slave device detects the rising edge of the host high-frequency synchronous square wave signal in FIG. 2, the counter starts counting and the counter is cleared at the next rising edge of the host high-frequency synchronous square wave signal, and the acquisition counter is cleared.
  • the front maximum reading Tm the CPLD computing chip of the slave device acquires the counter reading t1 when detecting the rising edge of the host high frequency synchronous square wave signal.
  • Step S304 If the phase difference is greater than a preset threshold and less than T/2, the CPLD operation chip of the slave device determines that the phase adjustment information of the carrier of the slave device is advance adjustment, where the T is The high-level signal of the high-frequency synchronous square wave signal of the host continues for a duration of a high-frequency synchronous square wave signal period.
  • the CPLD computing chip of the slave device may determine the T by reading the value of the counter, and may detect the falling edge of the high frequency synchronous square wave signal of the host.
  • the third value of the counter is used as the duration T of the high-level signal of the host high-frequency synchronous square wave signal for a period of a high-frequency synchronous square wave signal.
  • the preset threshold is an adjustment threshold whose adjustment threshold is relatively small.
  • Step S305 If the phase difference is greater than or equal to T/2 and less than a difference between T and the preset threshold, the CPLD operation chip of the slave device determines that the phase adjustment information of the carrier of the slave device is delayed. Adjustment.
  • Step S306 The CPLD computing chip of the slave device transmits a direction adjustment signal carrying the phase adjustment information to the MCU master chip of the slave device.
  • the CPLD computing chip of the slave device transmits a direction signal carrying the phase adjustment information to the MCU master chip of the slave device by adjusting a direction indication line.
  • the CPLD computing chip of the slave device transmits a high level signal or a low level signal on the adjustment direction indication line to transmit the phase adjustment information to the MCU main control chip of the slave device.
  • FIG. 3 there are two adjustment direction indication lines between the MCU main control chip of the slave device and the CPLD operation chip of the slave device in FIG. 3, and the slave device determines the slave when the CPLD operation chip of the slave device
  • the 01 is sent to the MCU master chip of the slave device
  • the CPLD operation chip of the slave device determines that the phase adjustment information of the carrier of the slave device is hysteresis adjustment.
  • Step S307 The MCU master chip of the slave device adjusts the carrier of the slave device according to the direction adjustment signal.
  • the MCU master chip of the slave device After acquiring the direction indication signal from the adjustment direction indication line, the MCU master chip of the slave device adjusts a carrier of the slave device according to the direction indication signal.
  • the CPLD computing chip of the slave device obtains the high frequency synchronous square wave signal of the host and the high frequency synchronous square wave signal of the slave, according to the high frequency synchronous square wave signal of the host and the high frequency synchronous side of the slave.
  • the wave signal determines a phase difference of the carrier of the slave device, compares the phase difference with a carrier period T of the host, and a preset threshold, and if the phase difference is greater than a preset threshold and less than T/2, determining the slave device
  • the phase adjustment information of the carrier is advanced adjustment if the phase difference is greater than or equal to And determining, by T/2 and less than a difference between the T and the preset threshold, determining that the phase adjustment information of the carrier of the slave device is a hysteresis adjustment, and transmitting the direction adjustment signal carrying the phase adjustment information to the
  • the MCU master chip of the slave device the MCU master chip adjusts the carrier of the slave device according to the direction adjustment signal to synchronize the slave carrier with the host carrier, and the phase adjustment information is determined by the CPLD operation chip.
  • the MCU master chip is not required to capture the square wave signal of the host, that is, the master-slave synchronization can be realized when the MCU master chip does not have the capture port, and the preset threshold setting can avoid the continuous adjustment of the carrier of the slave device.
  • FIG. 6 is a schematic structural diagram of a slave device according to an embodiment of the present invention.
  • the slave device includes at least:
  • the CPLD computing chip 410 is configured to obtain, from the bus, a host high frequency synchronous square wave signal sent by the host device.
  • the CPLD computing chip 410 is further configured to acquire a slave high frequency synchronous square wave signal sent by the MCU master chip 420 of the slave device.
  • the slave high-frequency synchronous square wave signal has a corresponding relationship by the carrier of the slave device, and the slave device detects the rising edge or the falling edge of the slave high-frequency synchronous square wave signal. The moment of zero crossing of the carrier of the device.
  • the phase difference determining module 411 is configured to determine, according to the host high frequency synchronous square wave signal and the slave high frequency synchronous square wave signal, the host high frequency synchronous square wave signal and the slave high frequency synchronous square wave signal The phase difference.
  • the first time acquiring unit 4111 is configured to acquire a first time when the rising edge of the slave high frequency synchronous square wave signal is detected.
  • the first time acquiring unit 4111 may acquire the first time when the rising edge of the slave high frequency synchronous square wave signal is detected by reading the value of the counter.
  • the second time acquiring unit 4112 may obtain, by reading the value of the counter, the detected near the rising edge of the high frequency synchronous square wave signal of the slave by using the read value. The second moment of the rising edge of the high frequency synchronous square wave signal of the host.
  • the phase difference determining unit 4113 is configured to determine a phase difference between the host high frequency synchronous square wave signal and the slave high frequency synchronous square wave signal according to the time difference between the second time and the first time.
  • the phase difference determining unit 4113 determines that the host high frequency synchronous square wave signal and the slave high frequency synchronization side are determined according to the first value of the counter corresponding to the first time and the second value of the counter corresponding to the second time.
  • the phase difference of the wave signal may be determined to be 0 or the last value before the counter is cleared, and if the first moment occurs before the second moment, the counter is The last value before clearing is taken as the second value, and if the first time occurs after the second time, 0 is taken as the second value.
  • FIG. 2 is a schematic diagram of determining a phase difference between a host high frequency synchronous square wave signal and a slave high frequency synchronous square wave signal in an embodiment of the present invention.
  • the CPLD computing chip of the slave device detects the rising edge of the host high-frequency synchronous square wave signal in FIG. 2, the counter starts counting and the counter is cleared at the next rising edge of the host high-frequency synchronous square wave signal, and the acquisition counter is cleared.
  • the front maximum reading Tm the CPLD computing chip of the slave device acquires the counter reading t1 when detecting the rising edge of the host high frequency synchronous square wave signal.
  • the phase adjustment information determining module 412 is configured to determine phase adjustment information of a carrier of the slave device according to the phase difference.
  • the phase adjustment information determining module 412 may include:
  • the advance adjustment determining unit 4121 is configured to determine that the phase adjustment information of the carrier of the slave device is advance adjustment if the phase difference is less than T/2, wherein the T is a high frequency synchronous square wave signal of the host The duration of the high level signal over a period of high frequency synchronous square wave signal.
  • the CPLD operation chip 410 of the slave device may determine the T by reading a value of the counter, and may detect the counter of the falling edge of the host high-frequency synchronous square wave signal.
  • the third value is used as the carrier period of the host device, and the high-level signal of the host high-frequency synchronous square wave signal continues for a duration T in a high-frequency synchronous square wave signal period.
  • the lag adjustment determining unit 4122 is configured to determine that the phase adjustment information of the carrier of the slave device is hysteresis adjustment.
  • an adjustment threshold may be set to avoid continuous adjustment of the carrier of the slave device, that is, when the phase difference is small, the carrier of the slave device is not adjusted, that is, the advance adjustment determining unit 4121 is specific.
  • the hysteresis adjustment determining unit 4122 is specifically configured to: if the phase If the difference is greater than or equal to T/2 and less than the difference between T and the preset threshold, it is determined that the phase adjustment information of the carrier of the slave device is hysteresis adjustment.
  • the CPLD computing chip 410 is further configured to transmit a direction adjustment signal carrying the phase adjustment information to the MCU main control chip.
  • the CPLD computing chip 410 transmits a direction signal carrying the phase adjustment information to the MCU master chip 420 of the slave device by adjusting a direction indication line.
  • the CPLD operation chip 410 of the slave device transmits a high level signal or a low level signal on the adjustment direction indication line to transmit the phase adjustment information to the MCU main control chip of the slave device.
  • the CPLD operation chip of the slave device determines the When the phase adjustment information of the carrier of the slave device is advanced adjustment, The MCU master chip of the slave device sends 01, and when the CPLD operation chip of the slave device determines that the phase adjustment information of the carrier of the slave device is hysteresis adjustment, sends the signal to the MCU master chip of the slave device. 10.
  • the CPLD computing chip of the slave device determines that the carrier of the slave device does not need to be adjusted, send 00 or 11 to the MCU master chip of the slave device.
  • the MCU master chip 420 is configured to adjust a carrier of the slave device according to the direction adjustment signal.
  • the MCU master chip 420 of the slave device adjusts a carrier of the slave device according to the direction indication signal.
  • the CPLD computing chip of the slave device obtains the high frequency synchronous square wave signal of the host and the high frequency synchronous square wave signal of the slave, according to the high frequency synchronous square wave signal of the host and the high frequency synchronous side of the slave.
  • the wave signal determines phase adjustment information of the carrier of the slave device, and transmits the direction adjustment signal carrying the phase adjustment information to the MCU master chip of the slave device, where the MCU master chip is according to the direction
  • the adjustment signal adjusts the carrier of the slave device to synchronize the slave carrier with the host carrier, and the phase adjustment information is determined by the CPLD computing chip, and the MCU master chip is not required to capture the square wave signal of the host, that is, the MCU master chip Master-slave synchronization can be achieved without a capture port.
  • FIG. 10 is a schematic structural diagram of a system for implementing high frequency carrier synchronization according to an embodiment of the present invention. As shown, the system includes a slave device 510, a bus 520, and a host device 530, where:
  • the slave device 510 is the slave device described in connection with FIG. 6 in the foregoing embodiment of the present invention.
  • the host device 530 is configured to send a host high frequency synchronous square wave signal to the bus 520;

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Abstract

本发明实施例提供一种高频载波同步的实现方法及相关装置。一种高频载波同步的实现方法，包括：从机设备的CPLD运算芯片从总线上获取主机设备发送的主机高频同步方波信号；所述从机设备的CPLD运算芯片获取所述从机设备的MCU主控芯片发送的从机高频同步方波信号；所述从机设备的CPLD运算芯片根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述从机设备的载波的相位调节信息；所述从机设备的CPLD运算芯片将携带所述相位调节信息的方向调节信号传输给所述从机设备的MCU主控芯片；所述从机设备的MCU主控芯片根据所述方向调节信号对所述从机设备的载波进行调节。本发明的技术方案能在MCU主控芯片不具备捕获口的情况下实现主从同步。

Description

一种高频载波同步的实现方法及相关装置 技术领域
本发明涉及通信技术领域，尤其涉及一种高频载波同步的实现方法及相关装置。
背景技术
在逆变器或直流源应用中，为了扩大容量通常把N台设备并联，起到扩充容量的作用，并联能够增加系统的容量，但是会带来环流问题,环流会使系统的效率降低和增加系统损耗。高频载波同步能有效减少环流，高频载波同步的实现方法比较多，常用方法是主机产生与载波同频率的方波信号，从机利用捕获口捕获方波的边沿信号，从而判断出从机与主机之间的相位差，调整从机的载波周期实现从机跟随主机，从而实现了主从同步。
采用上述方法需要控制芯片MCU(Micro Controller Unit，微型控制器单元)具有捕获功能，有时基于成本考虑会采用芯片资源相对较少的MCU主控芯片，即不具备捕获口的MCU主控芯片，没有捕获口的MCU主控芯片无法实现主从同步。
发明内容
本发明实施例提供一种高频载波同步的实现方法及相关装置，能在MCU主控芯片不具备捕获口的情况下实现主从同步。
本发明实施例第一方面提供一种高频载波同步的实现方法，所述方法包括：
从机设备的CPLD运算芯片从总线上获取主机设备发送的主机高频同步方波信号；
所述从机设备的CPLD运算芯片获取所述从机设备的MCU主控芯片发送的从机高频同步方波信号；
所述从机设备的CPLD运算芯片根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述从机设备的载波的相位调节信息；
所述从机设备的CPLD运算芯片将携带所述相位调节信息的方向调节信号传输给所述从机设备的MCU主控芯片；
所述从机设备的MCU主控芯片根据所述方向调节信号对所述从机设备的载波进行调节。
在一种可能的设计中，所述从机设备的CPLD运算芯片根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述从机设备的载波的相位调节信息包括：所述从机设备的CPLD运算芯片根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差；所述从机设备的CPLD运算芯片根据所述相位差确定所述从机设备的载波的相位调节信息。
在一种可能的设计中，所述从机设备的CPLD运算芯片根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差包括：
所述从机设备的CPLD运算芯片获取检测到所述从机高频同步方波信号的上升沿的第一时刻；所述从机设备的CPLD运算芯片获取检测到与所述从机高频同步方波信号的上升沿最近的所述主机高频同步方波信号的上升沿的第二时刻；根据所述第二时刻与所述第一时刻的时间差确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差。
在一种可能的设计中，所述从机设备的CPLD运算芯片根据所述相位差确定所述从机设备的载波的相位调节信息包括：若所述相位差小于T/2，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为超前调节；否则，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为滞后调节；其中，所述T为所述主机高频同步方波信号的高电平信号在一个高频同步方波信号周期内持续的时长。
在一种可能的设计中，所述若所述相位差小于T/2，则所述从机设备的CPLD运算芯片确认所述从机设备的载波的相位调节信息为超前调节包括：若所述相位差大于预设阈值且小于T/2，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为超前调节；所述否则，则所述从机设备的CPLD运算芯片确定所述从机高频方波信号的相位调节信息为滞后 调节包括：若所述相位差大于等于T/2且小于T与所述预设阈值的差值，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为滞后调节。
相应地，本发明实施例第二方面提供一种从机设备，所述从机设备包括：
CPLD运算芯片，用于从总线上获取主机设备发送的主机高频同步方波信号；
所述CPLD运算芯片还用于获取所述从机设备的MCU主控芯片发送的从机高频同步方波信号；
所述CPLD运算芯片还用于根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述从机设备的载波的相位调节信息；
所述CPLD运算芯片还用于将携带所述相位调节信息的方向调节信号传输给MCU主控芯片；
MCU主控芯片，用于根据所述方向调节信号对所述从机设备的载波进行调节。
在一种可能的设计中，所述CPLD运算芯片包括：相位差确定模块，用于根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差；相位调节信息确定模块，用于根据所述相位差确定所述从机设备的载波的相位调节信息。
在一种可能的设计中，所述相位差确定模块包括：第一时刻获取单元，用于获取检测到所述从机高频同步方波信号的上升沿的第一时刻；第二时刻获取单元，用于获取检测到与所述从机高频同步方波信号的上升沿最近的所述主机高频同步方波信号的上升沿的第二时刻；相位差确定单元，用于根据所述第二时刻与所述第一时刻的时间差确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差。
在一种可能的设计中，所述相位调节信息确定模块包括：超前调节确定单元，用于若所述相位差小于T/2，则确定所述从机设备的载波的相位调节信息为超前调节；滞后调节确定单元，用于确定所述从机设备的载波的相位调节信息为滞后调节；其中，所述T为所述主机高频同步方波信号的高电平信号在一个高频同步方波信号周期内持续的时长。
本发明实施例第三方面提供一种高频载波同步的实现系统，包括本发明实施例第一方面提供的所述从机设备、总线以及主机设备，其中：
所述主机设备用于将主机高频同步方波信号发送到所述总线上；
所述从机设备用于从总线上获取主机设备发送的主机高频同步方波信号；获取所述从机设备的从机高频同步方波信号；根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述从机设备的载波的相位调节信息；根据所述相位调节信息对所述从机设备的载波进行调节。
本发明实施例中从机设备的CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)运算芯片通过获取主机高频同步方波信号和从机高频同步方波信号，根据所述主机高频同步方波信号和所述从机高频同步方波信号确定从机设备的载波的相位调节信息，并将所述携带所述相位调节信息的方向调节信号传输给所述从机设备的MCU主控芯片，所述MCU主控芯片根据所述方向调节信号对所述从机设备的载波进行调节以实现从机载波与主机载波的同步，相位调节信息由CPLD运算芯片确定，不需要MCU主控芯片捕获主机的方波信号，即在MCU主控芯片不具备捕获口的情况下可以实现主从同步。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例中的一种高频载波同步的实现方法的流程示意图；
图2是本发明实施例中确定主机高频同步方波信号与从机高频同步方波信号的相位差的示意图；
图3是本发明实施例中的从机设备的CPLD芯片向从机设备的MCU主控芯片传输相位调节信息的示意图；
图4是本发明实施例中的另一种高频载波同步的实现方法的流程示意图；
图5是本发明实施例中的又一种高频载波同步的实现方法的流程示意图；
图6是本发明实施例中的一种从机设备的组成结构示意图；
图7是本发明实施例中的从机设备的CPLD运算芯片组成结构示意图；
图8是本发明实施例中的从机设备的CPLD运算芯片中的相位差确定模块的组成结构示意图；
图9是本发明实施例中的从机设备的CPLD运算芯片中的相位调节信息确定模块的组成结构示意图；
图10是本发明实施例中的一种高频载波同步的实现系统的组成结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。
首先参见图1，图1是本发明实施例中的一种高频载波同步的实现方法的流程示意图，如图所示所述方法包括：
步骤S101：从机设备的CPLD运算芯片从总线上获取主机设备发送的主机高频同步方波信号。
可选的，所述总线可以为485总线、IIC总线等。
其中，所述主机高频同步方波信号由所述主机设备的MCU主控芯片发出。
其中，所述主机高频同步方波信号与所述主机设备的载波具备对应关系，检测到所述主机高频同步方波信号的上升沿或下降沿的时刻即为所述主机设备的载波的过零点的时刻。
步骤S102：所述从机设备的CPLD运算芯片获取所述从机设备的MCU主控芯片发送的从机高频同步方波信号。
其中，所述从机高频同步方波信号与所述从机设备的载波具备对应关系，检测到所述从机高频同步方波信号的上升沿或下降沿的时刻即为所述从机设备的载波的过零点的时刻。
步骤S103：所述从机设备的CPLD运算芯片根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述从机设备的载波的相位调节信息。
可选的，所述从机设备的CPLD运算芯片可以根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差；根据所述相位差确定所述从机设备的载波的相位调节信息。
可选的，所述从机设备的CPLD运算芯片可以获取检测到所述从机高频同步方波信号的上升沿的第一时刻及检测到与所述从机高频同步方波信号的上升沿最近的所述主机高频同步方波信号的上升沿的第二时刻；根据所述第二时刻与所述第一时刻的时间差确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差。
具体实现中，所述从机设备的CPLD运算芯片可以将所述从机设备的CPLD运算芯片的计数器设置为如下计数方式：在检测到所述主机高频同步方波信号的上升沿时所述CPLD运算芯片的计数器从零开始计数并在检测到所述主机高频同步方波信号的下一个上升沿时清零并重新开始计数。所述从机设备的CPLD运算芯片可以通过读取所述计数器的数值的方式获取检测到所述从机高频同步方波信号的上升沿的第一时刻及检测到与所述从机高频同步方波信号的上升沿最近的所述主机高频同步方波信号的上升沿的第二时 刻，并根据所述第一时刻对应的计数器的第一数值与所述第二时刻对应的计数器的第二数值确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差。其中，根据所述计数器的计数规则可以确定所述第二数值为0或所述计数器清零前的最后一个数值，若所述第一时刻发生在所述第二时刻之前，则将所述计数器清零前的最后一个数值作为第二数值，若所述第一时刻发生在所述第二时刻之后，则将0作为第二数值。
举例来说，如图2所示，图2是本发明实施例中确定主机高频同步方波信号与从机高频同步方波信号的相位差的示意图。图2中从机设备的CPLD运算芯片检测主机高频同步方波信号的上升沿时计数器开始计数并在所述主机高频同步方波信号的下一个上升沿时计数器清零，获取计数器清零前的最大读数Tm，从机设备的CPLD运算芯片在检测主机高频同步方波信号的上升沿时获取计数器的读数t1。相位差情况有两种，当所述第一时刻发生在所述第二时刻之前时，第二数值t2＝Tm，相位差为Tm-t1，当所述第一时刻发生在所述第二时刻之后时，第二数值t2＝0，所述相位差为t1。
可选的，所述相位调节信息由所述相位差确定，若所述相位差小于T/2，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为超前调节；否则，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为滞后调节；其中，所述T为所述主机高频同步方波信号的高电平信号在一个高频同步方波信号周期内持续的时长。
具体实现中，所述从机设备的CPLD运算芯片可以通过读取所述计数器的数值确定所述T，可以将检测到所述主机高频同步方波信号的下降沿时所述计数器的第三数值作为所述主机设备的所述主机高频同步方波信号的高电平信号在一个高频同步方波信号周期内持续的时长T。
在进一步实现中，可以设置一个调节阈值以避免对从机设备的载波的不断调节，即当所述相位差较小时，不对所述从机设备的载波进行调节，即相位调节信息由所述相位差及预设阈值确定。若所述相位差大于预设阈值且小于T/2，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为超前调节；若所述相位差大于等于T/2且小于T与所述预设阈值的差值，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位 调节信息为滞后调节。
步骤S104：所述从机设备的CPLD运算芯片将携带所述相位调节信息的方向调节信号传输给所述从机设备的MCU主控芯片。
可选的，所述从机设备的CPLD运算芯片通过调节方向指示线将携带所述相位调节信息的方向信号传输给所述从机设备的MCU主控芯片。
具体实现中，所述从机设备的CPLD运算芯片在所述调节方向指示线上传输高电平信号或低电平信号将所述相位调节信息传输给所述从机设备的MCU主控芯片，如图3所示，图3中从机设备的MCU主控芯片与所述从机设备的CPLD运算芯片之间有两条调节方向指示线，则当从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为超前调节时，向所述从机设备的MCU主控芯片发送01，当从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为滞后调节时，向所述从机设备的MCU主控芯片发送10，当从机设备的CPLD运算芯片确定所述从机设备的载波不用调节时，向所述从机设备的MCU主控芯片发送00或11。
步骤S105：所述从机设备的MCU主控芯片根据所述方向调节信号对所述从机设备的载波进行调节。
具体的，所述从机设备的MCU主控芯片从所述调节方向指示线上获取到所述方向指示信号后，根据所述方向指示信号对所述从机设备的载波进行调节。
本发明实施例中从机设备的CPLD运算芯片通过获取主机高频同步方波信号和从机高频同步方波信号，根据所述主机高频同步方波信号和所述从机高频同步方波信号确定从机设备的载波的相位调节信息，并将所述携带所述相位调节信息的方向调节信号传输给所述从机设备的MCU主控芯片，所述MCU主控芯片根据所述方向调节信号对所述从机设备的载波进行调节以实现从机载波与主机载波的同步，相位调节信息由CPLD运算芯片确定，不需要MCU主控芯片捕获主机的方波信号，即在MCU主控芯片不具备捕获口的情况下可以实现主从同步。
再请参见图4，图4是本发明实施例中的另一种高频载波同步的实现方 法的流程示意图，如图所示所述方法包括：
步骤S201：从机设备的CPLD运算芯片从总线上获取主机设备发送的主机高频同步方波信号并记录检测到所述主机高频同步方波信号的上升沿的各个时刻。
可选的，所述总线可以为485总线、IIC总线等总线。
其中，所述主机高频同步方波信号由所述主机设备的MCU主控芯片发出。
其中，所述主机高频同步方波信号与所述主机设备的载波具备对应关系，检测到所述主机高频同步方波信号的上升沿或下降沿的时刻即为所述主机设备的载波的过零点的时刻。
可选的，所述从机设备的CPLD运算芯片可以通过读取所述从机设备的CPLD运算芯片的计数器的数值来对检测到所述主机高频同步方波信号的上升沿的各个时刻进行记录。
步骤S202：所述从机设备的CPLD运算芯片获取所述从机设备的MCU主控芯片发送的从机高频同步方波信号并记录检测到所述从机高频同步方波信号的上升沿的第一时刻。
其中，所述从机高频同步方波信号与所述从机设备的载波具备对应关系，检测到所述从机高频同步方波信号的上升沿或下降沿的时刻即为所述从机设备的高频载波的过零点的时刻。
可选的，所述从机设备的CPLD运算芯片可以通过读取所述从机设备的CPLD运算芯片的计数器的数值来对检测到所述从机高频同步方波信号的上升沿的第一时刻。
步骤S203：所述从机设备的CPLD运算芯片从所述各个时刻中确定与所述从机高频同步方波信号的上升沿最近的所述主机高频同步方波信号的上升沿的第二时刻。
步骤S204：根据所述第二时刻与所述第一时刻的时间差确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差。
具体实现中，所述从机设备的CPLD运算芯片可以将所述从机设备的CPLD运算芯片的计数器设置为如下计数方式：在检测到所述主机高频同步 方波信号的上升沿时所述CPLD运算芯片的计数器从零开始计数并在检测到所述主机高频同步方波信号的下一个上升沿时清零并重新开始计数。
所述从机设备的CPLD运算芯片可以根据所述第一时刻对应的计数器的第一数值与所述第二时刻对应的计数器的第二数值确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差。其中，根据所述计数器的计数规则可以确定所述第二数值为0或所述计数器清零前的最后一个数值，若所述第一时刻发生在所述第二时刻之前，则将所述计数器清零前的最后一个数值作为第二数值，若所述第一时刻发生在所述第二时刻之后，则将0作为第二数值。
举例来说，如图2所示，图2是本发明实施例中确定主机高频同步方波信号与从机高频同步方波信号的相位差的示意图。图2中从机设备的CPLD运算芯片检测主机高频同步方波信号的上升沿时计数器开始计数并在所述主机高频同步方波信号的下一个上升沿时计数器清零，获取计数器清零前的最大读数Tm，从机设备的CPLD运算芯片在检测主机高频同步方波信号的上升沿时获取计数器的读数t1。相位差情况有两种，当所述第一时刻发生在所述第二时刻之前时第二数值t2＝Tm，相位差为Tm-t1，当所述第一时刻发生在所述第二时刻之后时，第二数值t2＝0，所述相位差为t1。
步骤S205：所述从机设备的CPLD运算芯片根据所述相位差确定所述从机设备的载波的相位调节信息。
可选的，若所述相位差小于T/2，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为超前调节；否则，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为滞后调节；其中，所述T为所述主机高频同步方波信号的高电平信号在一个高频同步方波信号周期内持续的时长。
具体实现中，所述从机设备的CPLD运算芯片可以通过读取所述计数器的数值来确定所述T，可以将检测到所述主机高频同步方波信号的下降沿时所述计数器的第三数值作为所述主机高频同步方波信号的高电平信号在一个高频同步方波信号周期内持续的时长T。
在进一步实现中，可以设置一个调节阈值以避免对从机设备的载波的不 断调节，即当所述相位差较小时，不对所述从机设备的载波进行调节，即相位调节信息由所述相位差及预设阈值确定。若所述相位差大于预设阈值且小于T/2，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为超前调节；若所述相位差大于等于T/2且小于T与所述预设阈值的差值，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为滞后调节。
步骤S206：所述从机设备的CPLD运算芯片将携带所述相位调节信息的方向调节信号传输给所述从机设备的MCU主控芯片。
可选的，所述从机设备的CPLD运算芯片通过调节方向指示线将携带所述相位调节信息的方向信号传输给所述从机设备的MCU主控芯片。
具体实现中，所述从机设备的CPLD运算芯片在所述调节方向指示线上传输高电平信号或低电平信号将所述相位调节信息传输给所述从机设备的MCU主控芯片，如图3所示，图3中从机设备的MCU主控芯片与所述从机设备的CPLD运算芯片之间有两条调节方向指示线，则当从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为超前调节时，向所述从机设备的MCU主控芯片发送01，当从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为滞后调节时，向所述从机设备的MCU主控芯片发送10，当从机设备的CPLD运算芯片确定所述从机设备的载波不用调节时，向所述从机设备的MCU主控芯片发送00或11。
步骤S207：所述从机设备的MCU主控芯片根据所述方向调节信号对所述从机设备的载波进行调节。
具体的，所述从机设备的MCU主控芯片从所述调节方向指示线上获取到所述方向指示信号后，根据所述方向指示信号对所述从机设备的载波进行调节。
本发明实施例中从机设备的CPLD运算芯片通过获取主机高频同步方波信号并记录检测到所述主机高频同步方波信号的上升沿的各个时刻，获取所述从机设备的MCU主控芯片发送的从机高频同步方波信号并记录检测到所述从机高频同步方波信号的上升沿的第一时刻，从所述各个时刻中确定与所述从机高频同步方波信号的上升沿最近的所述主机高频同步方波信号的上升 沿的第二时刻，根据第二时刻与所述第一时刻的时间差确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差，从而确定机设备的载波的相位调节信息，将所述携带所述相位调节信息的方向调节信号传输给所述从机设备的MCU主控芯片，所述MCU主控芯片根据所述方向调节信号对所述从机设备的载波进行调节以实现从机载波与主机载波的同步，相位调节信息由CPLD运算芯片确定，不需要MCU主控芯片捕获主机的方波信号，即在MCU主控芯片不具备捕获口的情况下可以实现主从同步。
再请参见图5，图5是本发明实施例中的又一种高频载波同步的实现方法的流程示意图，如图所示所述方法包括：
步骤S301：从机设备的CPLD运算芯片从总线上获取主机设备发送的主机高频同步方波信号。
可选的，所述总线可以为485总线、IIC总线等总线。
其中，所述主机高频同步方波信号由所述主机设备的MCU主控芯片发出。
其中，所述主机高频同步方波信号与所述主机设备的高频载波具备对应关系，检测到所述主机高频同步方波信号的上升沿或下降沿的时刻即为所述主机设备的高频载波的过零点的时刻。
步骤S302：所述从机设备的CPLD运算芯片获取所述从机设备的MCU主控芯片发送的从机高频同步方波信号。
其中，所述从机高频同步方波信号与所述从机设备的高频载波具备对应关系，检测到所述从机高频同步方波信号的上升沿或下降沿的时刻代表所述从机设备的高频载波的过零点的时刻。
步骤S303：所述从机设备的CPLD运算芯片根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差。
可选的，所述从机设备的CPLD运算芯片可以获取检测到所述从机高频同步方波信号的上升沿的第一时刻及检测到与所述从机高频同步方波信号的上升沿最近的所述主机高频同步方波信号的上升沿的第二时刻；根据所述第 二时刻与所述第一时刻的时间差确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差。
具体实现中，所述从机设备的CPLD运算芯片可以将所述从机设备的CPLD运算芯片的计数器设置为如下计数方式：在检测到所述主机高频同步方波信号的上升沿时所述CPLD运算芯片的计数器从零开始计数并在检测到所述主机高频同步方波信号的下一个上升沿时清零并重新开始计数。所述从机设备的CPLD运算芯片可以通过读取所述计数器的数值的方式获取检测到所述从机高频同步方波信号的上升沿的第一时刻及检测到与所述从机高频同步方波信号的上升沿最近的所述主机高频同步方波信号的上升沿的第二时刻，并根据所述第一时刻对应的计数器的第一数值与所述第二时刻对应的计数器的第二数值确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差。其中，根据所述计数器的计数规则可以确定所述第二数值为0或所述计数器清零前的最后一个数值，若所述第一时刻发生在所述第二时刻之前，则将所述计数器清零前的最后一个数值作为第二数值，若所述第一时刻发生在所述第二时刻之后，则将0作为第二数值。
举例来说，如图2所示，图2是本发明实施例中确定主机高频同步方波信号与从机高频同步方波信号的相位差的示意图。图2中从机设备的CPLD运算芯片检测主机高频同步方波信号的上升沿时计数器开始计数并在所述主机高频同步方波信号的下一个上升沿时计数器清零，获取计数器清零前的最大读数Tm，从机设备的CPLD运算芯片在检测主机高频同步方波信号的上升沿时获取计数器的读数t1。相位差情况有两种，当所述第一时刻发生在所述第二时刻之前时，第二数值t2＝Tm，相位差为Tm-t1，当所述第一时刻发生在所述第二时刻之后时，第二数值t2＝0，所述相位差为t1。
步骤S304：若所述相位差大于预设阈值且小于T/2，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为超前调节，其中，所述T为所述主机高频同步方波信号的高电平信号在一个高频同步方波信号周期内持续的时长。
具体实现中，所述从机设备的CPLD运算芯片可以通过读取所述计数器的数值来确定所述T，可以将检测到所述主机高频同步方波信号的下降沿时 所述计数器的第三数值作为所述主机高频同步方波信号的高电平信号在一个高频同步方波信号周期内持续的时长T。
其中，预设阈值为一个调节阈值比较小的调节阈值。
步骤S305：若所述相位差大于等于T/2且小于T与所述预设阈值的差值，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为滞后调节。
步骤S306：所述从机设备的CPLD运算芯片将携带所述相位调节信息的方向调节信号传输给所述从机设备的MCU主控芯片。
可选的，所述从机设备的CPLD运算芯片通过调节方向指示线将携带所述相位调节信息的方向信号传输给所述从机设备的MCU主控芯片。
具体实现中，所述从机设备的CPLD运算芯片在所述调节方向指示线上传输高电平信号或低电平信号将所述相位调节信息传输给所述从机设备的MCU主控芯片，如图3所示，图3中从机设备的MCU主控芯片与所述从机设备的CPLD运算芯片之间有两条调节方向指示线，则当从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为超前调节时，向所述从机设备的MCU主控芯片发送01，当从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为滞后调节时，向所述从机设备的MCU主控芯片发送10，当从机设备的CPLD运算芯片确定所述从机设备的载波不用调节时，向所述从机设备的MCU主控芯片发送00或11。
步骤S307：所述从机设备的MCU主控芯片根据所述方向调节信号对所述从机设备的载波进行调节。
具体的，所述从机设备的MCU主控芯片从所述调节方向指示线上获取到所述方向指示信号后，根据所述方向指示信号对所述从机设备的载波进行调节。
本发明实施例中从机设备的CPLD运算芯片通过获取主机高频同步方波信号和从机高频同步方波信号，根据所述主机高频同步方波信号和所述从机高频同步方波信号确定从机设备的载波的相位差，将相位差与主机的载波周期T及预设阈值进行比较，若所述相位差大于预设阈值且小于T/2，则确定所述从机设备的载波的相位调节信息为超前调节，若所述相位差大于等于 T/2且小于T与所述预设阈值的差值，则确定所述从机设备的载波的相位调节信息为滞后调节，将所述携带所述相位调节信息的方向调节信号传输给所述从机设备的MCU主控芯片，所述MCU主控芯片根据所述方向调节信号对所述从机设备的载波进行调节以实现从机载波与主机载波的同步，相位调节信息由CPLD运算芯片确定，不需要MCU主控芯片捕获主机的方波信号，即在MCU主控芯片不具备捕获口的情况下可以实现主从同步，预设阈值的设置可以避免从机设备的载波不断调节。
参见图6，图6是本发明实施例中的一种从机设备的组成结构示意图，如图所示所述从机设备至少包括：
CPLD运算芯片410，用于从总线上获取主机设备发送的主机高频同步方波信号。
可选的，所述总线可以为485总线、IIC总线等总线。
其中，所述主机高频同步方波信号由所述主机设备的MCU主控芯片发出。
其中，所述主机高频同步方波信号由所述主机设备的载波具备对应关系，检测到所述主机高频同步方波信号的上升沿或下降沿的时刻即为所述主机设备的载波的过零点的时刻。
所述CPLD运算芯片410还用于获取所述从机设备的MCU主控芯片420发送的从机高频同步方波信号。
其中，所述从机高频同步方波信号由所述从机设备的载波具备对应关系，检测到所述从机高频同步方波信号的上升沿或下降沿的时刻即为所述从机设备的载波的过零点的时刻。
所述CPLD运算芯片410还用于根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述从机设备的载波的相位调节信息。
可选的，如图7所示，所述CPLD运算芯片410可以包括：
相位差确定模块411，用于根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差。
可选的，如图8所示，所述相位差确定模块411可以包括：
第一时刻获取单元4111，用于获取检测到所述从机高频同步方波信号的上升沿的第一时刻。
可选的，第一时刻获取单元4111可以通过读取所述计数器的数值的方式获取检测到所述从机高频同步方波信号的上升沿的第一时刻。
第二时刻获取单元4112，用于获取检测到与所述从机高频同步方波信号的上升沿最近的所述主机高频同步方波信号的上升沿的第二时刻。
可选的，所述第二时刻获取单元4112可以通过读取所述计数器的数值可以通过读取的数值的方式获取检测到与所述从机高频同步方波信号的上升沿最近的所述主机高频同步方波信号的上升沿的第二时刻。
具体实现中，所述从机设备的CPLD运算芯片410可以将所述从机设备的CPLD运算芯片410的计数器设置为如下计数方式：在检测到所述主机高频同步方波信号的上升沿时所述CPLD运算芯片410的计数器从零开始计数并在检测到所述主机高频同步方波信号的下一个上升沿时清零并重新开始计数。
相位差确定单元4113，用于根据所述第二时刻与所述第一时刻的时间差确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差。
相位差确定单元4113根据所述第一时刻对应的计数器的第一数值与所述第二时刻对应的计数器的第二数值确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差。其中，根据所述计数器的计数规则可以确定所述第二数值为0或所述计数器清零前的最后一个数值，若所述第一时刻发生在所述第二时刻之前，则将所述计数器清零前的最后一个数值作为第二数值，若所述第一时刻发生在所述第二时刻之后，则将0作为第二数值。
举例来说，如图2所示，图2是本发明实施例中确定主机高频同步方波信号与从机高频同步方波信号的相位差的示意图。图2中从机设备的CPLD运算芯片检测主机高频同步方波信号的上升沿时计数器开始计数并在所述主机高频同步方波信号的下一个上升沿时计数器清零，获取计数器清零前的最大读数Tm，从机设备的CPLD运算芯片在检测主机高频同步方波信号的上升沿时获取计数器的读数t1。相位差情况有两种，当所述第一时刻发生在所 述第二时刻之前时，第二数值t2＝Tm，相位差为Tm-t1，当所述第一时刻发生在所述第二时刻之后时，第二数值t2＝0，所述相位差为t1。
相位调节信息确定模块412，用于根据所述相位差确定所述从机设备的载波的相位调节信息。
可选的，如图9所示，所述相位调节信息确定模块412可以包括:
超前调节确定单元4121，用于若所述相位差小于T/2，则确定所述从机设备的载波的相位调节信息为超前调节，其中，所述T所述主机高频同步方波信号的高电平信号在一个高频同步方波信号周期内持续的时长。
具体实现中，所述从机设备的CPLD运算芯片410可以通过读取所述计数器的数值来确定所述T，可以将检测到所述主机高频同步方波信号的下降沿时所述计数器的第三数值作为所述主机设备的载波周期所述主机高频同步方波信号的高电平信号在一个高频同步方波信号周期内持续的时长T。
滞后调节确定单元4122，用于确定所述从机设备的载波的相位调节信息为滞后调节。
可选的，可以设置一个调节阈值以避免对从机设备的载波的不断调节，即当所述相位差较小时，不对所述从机设备的载波进行调节，即所述超前调节确定单元4121具体用于：若所述相位差大于预设阈值且小于T/2，则确定所述从机设备的载波的相位调节信息为超前调节；所述滞后调节确定单元4122具体用于：若所述相位差大于等于T/2且小于T与所述预设阈值的差值，则确定所述从机设备的载波的相位调节信息为滞后调节。
所述CPLD运算芯片410还用于将携带所述相位调节信息的方向调节信号传输给MCU主控芯片。
可选的，所述CPLD运算芯片410通过调节方向指示线将携带所述相位调节信息的方向信号传输给所述从机设备的MCU主控芯片420。
具体实现中，所述从机设备的CPLD运算芯片410在所述调节方向指示线上传输高电平信号或低电平信号将所述相位调节信息传输给所述从机设备的MCU主控芯片，如图3所示，图3中从机设备的MCU主控芯片与所述从机设备的CPLD运算芯片之间有两条调节方向指示线，则当从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为超前调节时，向 所述从机设备的MCU主控芯片发送01，当从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为滞后调节时，向所述从机设备的MCU主控芯片发送10，当从机设备的CPLD运算芯片确定所述从机设备的载波不用调节时，向所述从机设备的MCU主控芯片发送00或11。
MCU主控芯片420，用于根据所述方向调节信号对所述从机设备的载波进行调节。
具体的，所述从机设备的MCU主控芯片420从所述调节方向指示线上获取到所述方向指示信号后，根据所述方向指示信号对所述从机设备的载波进行调节。
本发明实施例中从机设备的CPLD运算芯片通过获取主机高频同步方波信号和从机高频同步方波信号，根据所述主机高频同步方波信号和所述从机高频同步方波信号确定从机设备的载波的相位调节信息，并将所述携带所述相位调节信息的方向调节信号传输给所述从机设备的MCU主控芯片，所述MCU主控芯片根据所述方向调节信号对所述从机设备的载波进行调节以实现从机载波与主机载波的同步，相位调节信息由CPLD运算芯片确定，无需MCU主控芯片捕获主机的方波信号，即在MCU主控芯片不具备捕获口的情况下可以实现主从同步。
图10是本发明实施例中的一种高频载波同步的实现系统的组成结构示意图，如图所示所述系统包括从机设备510、总线520以及主机设备530，其中：
在一实施例中，所述从机设备510为本发明前文实施例结合附图6描述的从机设备；
所述主机设备530用于将主机高频同步方波信号发送到所述总线520上；
所述从机设备510用于从总线上获取主机设备发送的主机高频同步方波信号；获取所述从机设备的从机高频同步方波信号；根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述从机设备的载波的相位调节信息；根据所述相位调节信息对所述从机设备的载波进行调节。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流 程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random Access Memory，RAM)等。
本发明实施例方法中的步骤可以根据实际需要进行顺序调整、合并和删减。
本发明实施例装置中的单元可以根据实际需要进行合并、划分和删减。
以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，因此依本发明权利要求所作的等同变化，仍属本发明所涵盖的范围。

Claims (10)

  1. 一种高频载波同步的实现方法，其特征在于，所述方法包括：
    从机设备的CPLD运算芯片从总线上获取主机设备发送的主机高频同步方波信号；
    所述从机设备的CPLD运算芯片获取所述从机设备的MCU主控芯片发送的从机高频同步方波信号；
    所述从机设备的CPLD运算芯片根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述从机设备的载波的相位调节信息；
    所述从机设备的CPLD运算芯片将携带所述相位调节信息的方向调节信号传输给所述从机设备的MCU主控芯片；
    所述从机设备的MCU主控芯片根据所述方向调节信号对所述从机设备的载波进行调节。
  2. 如权利要求1所述的高频载波同步的实现方法，其特征在于，所述从机设备的CPLD运算芯片根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述从机设备的载波的相位调节信息包括：
    所述从机设备的CPLD运算芯片根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差；
    所述从机设备的CPLD运算芯片根据所述相位差确定所述从机设备的载波的相位调节信息。
  3. 如权利要求2所述的高频载波同步的实现方法，其特征在于，所述从机设备的CPLD运算芯片根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差包括：
    所述从机设备的CPLD运算芯片获取检测到所述从机高频同步方波信号的上升沿的第一时刻；
    所述从机设备的CPLD运算芯片获取检测到与所述从机高频同步方波信号的上升沿最近的所述主机高频同步方波信号的上升沿的第二时刻；
    根据所述第二时刻与所述第一时刻的时间差确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差。
  4. 如权利要求2所述的高频载波同步的实现方法，其特征在于，所述从机设备的CPLD运算芯片根据所述相位差确定所述从机设备的载波的相位调节信息包括：
    若所述相位差小于T/2，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为超前调节；
    否则，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为滞后调节；
    其中，所述T为所述主机高频同步方波信号的高电平信号在一个高频同步方波信号周期内持续的时长。
  5. 如权利要求4所述的高频载波同步的实现方法，其特征在于，所述若所述相位差小于T/2，则所述从机设备的CPLD运算芯片确认所述从机设备的载波的相位调节信息为超前调节包括：
    若所述相位差大于预设阈值且小于T/2，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为超前调节；
    所述否则，则所述从机设备的CPLD运算芯片确定所述从机高频方波信号的相位调节信息为滞后调节包括：
    若所述相位差大于等于T/2且小于T与所述预设阈值的差值，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为滞后调节。
  6. 一种从机设备，其特征在于，所述从机设备包括：
    CPLD运算芯片，用于从总线上获取主机设备发送的主机高频同步方波信号；
    所述CPLD运算芯片还用于获取所述从机设备的MCU主控芯片发送的从机高频同步方波信号；
    所述CPLD运算芯片还用于根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述从机设备的载波的相位调节信息；
    所述CPLD运算芯片还用于将携带所述相位调节信息的方向调节信号传输给MCU主控芯片；
    MCU主控芯片，用于根据所述方向调节信号对所述从机设备的载波进行调节。
  7. 如权利要求6所述的从机设备，其特征在于，所述CPLD运算芯片包括：
    相位差确定模块，用于根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差；
    相位调节信息确定模块，用于根据所述相位差确定所述从机设备的载波的相位调节信息。
  8. 如权利要求7所述的从机设备，其特征在于，所述相位差确定模块包括：
    第一时刻获取单元，用于获取检测到所述从机高频同步方波信号的上升沿的第一时刻；
    第二时刻获取单元，用于获取检测到与所述从机高频同步方波信号的上升沿最近的所述主机高频同步方波信号的上升沿的第二时刻；
    相位差确定单元，用于根据所述第二时刻与所述第一时刻的时间差确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差。
  9. 如权利要求7所述的从机设备，其特征在于，所述相位调节信息确定模块包括：
    超前调节确定单元，用于若所述相位差小于T/2，则确定所述从机设备 的载波的相位调节信息为超前调节；
    滞后调节确定单元，用于确定所述从机设备的载波的相位调节信息为滞后调节；
    其中，所述T为所述主机高频同步方波信号的高电平信号在一个高频同步方波信号周期内持续的时长。
  10. 一种高频载波同步的实现系统，其特征在于，包括如权利要求6-9中任一项所述的从机设备、总线以及主机设备，其中：
    所述主机设备用于将主机高频同步方波信号发送到所述总线上；
    所述从机设备用于从总线上获取主机设备发送的主机高频同步方波信号；获取所述从机设备的从机高频同步方波信号；根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述从机设备的载波的相位调节信息；根据所述相位调节信息对所述从机设备的载波进行调节。
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