CN207182275U - 一种从机设备及高频载波同步的实现系统 - Google Patents

Abstract

本实用新型实施例提供一种从机设备及高频载波同步的实现系统。一种从机设备，所述从机设备包括CPLD运算芯片、MCU主控芯片，其中：所述CPLD运算芯片的一端与总线相连，用于从所述总线上获取主机设备发送的主机高频同步方波信号；获取所述MCU主控芯片发送的从机高频同步方波信号；根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述从机设备的载波的相位调节信息；将携带所述相位调节信息的方向调节信号传输给所述MCU主控芯片；所述MCU主控芯片与所述CPLD运算芯片的另一端相连，用于根据所述方向调节信号对所述从机设备的载波进行调节。采用本实用新型，可以在MCU主控芯片没有具备捕获口的情况下实现主从同步。

Description

一种从机设备及高频载波同步的实现系统

技术领域

本实用新型涉及通信技术领域，尤其涉及一种从机设备及高频载波同步的实现系统。

背景技术

在逆变器或直流源应用中，为了扩大容量通常把N台设备并联，起到扩充容量的作用，并联能够增加系统的容量，但是会带来环流问题,环流会使系统的效率降低和增加系统损耗。高频载波同步能有效减少环流，高频载波同步的实现方法比较多，常用方法是主机产生与载波同频率的方波信号，从机利用捕获口捕获方波的边沿信号，从而判断出从机与主机之间的相位差，调整从机的载波周期实现从机跟随主机，从而实现了主从同步。

采用上述方案需要控制芯片MCU(Micro Controller Unit，微型控制器单元)具有捕获功能，有时基于成本考虑会采用的芯片资源相对较少的MCU主控芯片，即不具备捕获口的MCU主控芯片，没有捕获口的MCU主控芯片无法实现主从同步。

实用新型内容

为了解决上述问题，本实用新型提供一种从机设备及高频载波同步的实现系统，能在MCU主控芯片没有具备捕获口的情况下实现主从同步。

本实用新型实施例第一方面提供一种从机设备，所述从机设备包括CPLD运算芯片、MCU主控芯片，其中：

所述CPLD运算芯片的一端与总线相连，用于从所述总线上获取主机设备发送的主机高频同步方波信号；获取所述MCU主控芯片发送的从机高频同步方波信号；根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述从机设备的载波的相位调节信息；将携带所述相位调节信息的方向调节信号传输给所述MCU主控芯片；

所述MCU主控芯片与所述CPLD运算芯片的另一端相连，用于根据所述方向调节信号对所述从机设备的载波进行调节。

在一种可能的设计中，所述CPLD运算芯片包括相位差确定模块、相位调节信息确定模块，其中：所述相位差确定模块的一端分别与所述MCU主控芯片、所述总线相连，用于根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差；所述相位调节信息确定模块与所述相位差确定模块的另一端相连，用于根据所述相位差确定所述设备的载波的相位调节信息。

在一种可能的设计，所述相位差确定模块包括第一时刻获取单元、第二时刻获取单元、相位差确定单元，其中：所述第一时刻获取单元与所述MCU主控芯片相连，用于获取检测到所述从机高频同步方波信号的上升沿的第一时刻；所述第二时刻获取单元分别与所述第一时刻获取单元、所述总线相连，用于获取检测到与所述从机高频同步方波信号的上升沿最近的所述主机高频同步方波信号的上升沿的第二时刻；所述相位差确定单元分别与所述第一时刻获取单元、所述第二时刻获取单元相连，用于根据所述第二时刻与所述第一时刻的时间差确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差。

在一种可能的设计中，所述超前调节确定单元与所述相位差确定模块的另一端相连，用于若所述相位差小于T/2，则确定所述设备的载波的相位调节信息为超前调节；所述滞后调节确定单元与所述相位差确定模块的另一端相连，用于确定所述设备的载波的相位调节信息为滞后调节；其中，所述T为所述主机高频同步方波信号的高电平信号在一个高频同步方波信号周期内持续的时长。

在一种可能的设计中，所述超前调节确定单元具体用于：若所述相位差大于预设阈值且小于T/2，则确定所述设备的载波的相位调节信息为超前调节；所述滞后调节确定单元具体用于：若所述相位差大于等于T/2且小于T与所述预设阈值的差值，则确定所述设备的载波的相位调节信息为滞后调节。

在一种可能的设计中，所述从机设备还包括通信传输芯片，其中：所述CPLD运算芯片的一端通过所述通信传输芯片与所述总线相连。

本实用新型实施例第二方面提供一种高频载波同步的实现系统，包括本实用新型实施例第一方面提供的所述从机设备、总线以及主机设备，其中：

所述主机设备与所述总线相连，用于将主机高频同步方波信号发送到所述总线上；

所述从机设备与所述总线相连，用于从所述总线上获取所述主机设备发送的主机高频同步方波信号；获取所述从机设备的从机高频同步方波信号；根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述从机设备的载波的相位调节信息；根据所述相位调节信息对所述从机设备的载波进行调节。

在一种可能的设计中，所述主机设备包括主机CPLD运算芯片、主机MCU主控芯片，其中：所述主机MCU主控芯片与所述主机CPLD运算芯片的一端相连，用于向所述主机CPLD运算芯片发送主机高频同步方波信号；所述主机CPLD运算芯片的另一端与所述总线相连，用于将所述主机高频同步方波信号发送到所述总线上。

在一种可能的设计中，所述主机设备还包括主机通信传输芯片，其中：所述主机CPLD运算芯片的另一端通过所述通信传输芯片与所述总线相连。

实施本实用新型实施例，具有如下有益效果：从机设备通过CPLD(ComplexProgrammable Logic Device，复杂可编程逻辑器件)运算芯片得到从机设备载波的相位调节信息从而实现对从机设备的载波的调节，不需要MCU芯片具备捕获口，在从机设备的MCU主控芯片不具备捕获口的情况下实现主从同步。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型实施例中的一种从机设备的组成结构示意图；

图2是本实用新型实施例中的从机设备的CPLD运算芯片的组成结构示意图；

图3是本实用新型实施例中的从机设备的CPLD运算芯片的相位差确定模块与相位调节信息确定模块的组成结构示意图；

图4是本实用新型实施例中的相位差确定模块确定主机高频同步方波信号与从机高频同步方波信号的相位差的示意图；

图5是本实用新型实施例中的从机设备的CPLD运算芯片向从机设备的MCU主控芯片传输相位调节信息的示意图；

图6是本实用新型实施例中的一种高频载波同步的实现系统的组成结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

首先参见图1，图1是本实用新型实施例中的一种从机设备的组成结构示意图，如图所示本实用新型实施例中的从机设备10至少包括CPLD运算芯片110、MCU主控芯片120，其中：

所述CPLD运算芯片110的一端与总线相连，用于从所述总线上获取主机设备发送的主机高频同步方波信号；获取所述MCU主控芯片120发送的从机高频同步方波信号；根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述从机设备的载波的相位调节信息；将携带所述相位调节信息的方向调节信号传输给所述MCU主控芯片120；

所述MCU主控芯片120与所述CPLD运算芯片110的另一端相连，用于根据所述方向调节信号对所述从机设备的载波进行调节。

可选的，如图2所示，所述CPLD运算芯片110可以包括相位差确定模块111、相位调节信息确定模块112，其中：

所述相位差确定模块111的一端分别与所述MCU主控芯片120、所述总线相连，用于根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差；

所述相位调节信息确定模块112与所述相位差确定模块111的另一端相连，用于根据所述相位差确定所述设备的载波的相位调节信息。

可选的，如图3所示，所述相位差确定模块111包括第一时刻获取单元1111、第二时刻获取单元1112、相位差确定单元1113，其中：

所述第一时刻获取单元1111与所述MCU主控芯片120相连，用于获取检测到所述从机高频同步方波信号的上升沿的第一时刻；

所述第二时刻获取单元1112分别与所述第一时刻获取单元1112、所述总线相连，用于获取检测到与所述从机高频同步方波信号的上升沿最近的所述主机高频同步方波信号的上升沿的第二时刻；

所述相位差确定单元1113分别与所述第一时刻获取单元1111、所述第二时刻获取单元1112相连，用于根据所述第二时刻与所述第一时刻的时间差确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差。

具体实现中，所述CPLD运算芯片110可以将所述CPLD运算芯片110的计数器设置为如下计数方式：在检测到所述主机高频同步方波信号的上升沿时所述CPLD运算芯片110的计数器从零开始计数并在检测到所述主机高频同步方波信号的下一个上升沿时清零并重新开始计数。

所述相位差确定单元1113根据所述第一时刻对应的计数器的第一数值与所述第二时刻对应的计数器的第二数值确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差。其中，根据所述计数器的计数规则所述第二时刻获取单元1112可以确定所述第二数值为0或所述计数器清零前的最后一个数值，若所述第一时刻发生在所述第二时刻之前，则所述第二时刻获取单元1112将所述计数器清零前的最后一个数值作为第二数值，若所述第一时刻发生在所述第二时刻之后，则所述第二时刻获取单元1112将0作为第二数值。

举例来说，如图4所示，图4是本实用新型实施例中的相位差确定模块确定主机高频同步方波信号与从机高频同步方波信号的相位差的示意图。图4中所述CPLD运算芯片110检测主机高频同步方波信号的上升沿时计数器开始计数并在所述主机高频同步方波信号的下一个上升沿时计数器清零，获取计数器清零前的最大读数Tm，所述第一时刻获取单元1111在检测主机高频同步方波信号的上升沿时获取计数器的读数t1。相位差情况有两种，当所述第一时刻发生在所述第二时刻之前时，所述第二时刻获取单元1112确定第二数值t2＝Tm，所述相位差确定单元1113确定相位差为Tm-t1，当所述第一时刻发生在所述第二时刻之后时，所述第二时刻获取单元1112确定第二数值t2＝0，所述相位差确定单元1113确定所述相位差为t1。

可选的，如图3所示，所述相位调节信息确定模块包括超前调节确定单元1121、滞后调节确定单元1122，其中：

所述超前调节确定单元1121与所述相位差确定模块111的另一端相连，用于若所述相位差小于T/2，则确定所述设备的载波的相位调节信息为超前调节；

所述滞后调节确定单元1122与所述相位差确定模块的另一端111相连，用于确定所述设备的载波的相位调节信息为滞后调节；

其中，所述T为所述主机高频同步方波信号的高电平信号在一个高频同步方波信号周期内持续的时长。

其中，所述超前调节确定单元1121及所述滞后调节确定单元1122从所述相位差确定模块中获取所述相位差。

具体实现中，所述从机设备的CPLD运算芯片110可以通过读取所述计数器的数值来确定所述T，可以将检测到所述主机高频同步方波信号的下降沿时所述计数器的第三数值作为所述主机设备的载波周期所述主机高频同步方波信号的高电平信号在一个高频同步方波信号周期内持续的时长T。

可选的，可以设置一个调节阈值以避免对从机设备的载波的不断调节，即当所述相位差较小时，不对所述从机设备的载波进行调节，即所述超前调节确定单元1121具体用于：若所述相位差大于预设阈值且小于T/2，则确定所述从机设备的载波的相位调节信息为超前调节；所述滞后调节确定单元1122具体用于：若所述相位差大于等于T/2且小于T与所述预设阈值的差值，则确定所述从机设备的载波的相位调节信息为滞后调节。

可选的，所述CPLD运算芯片110通过调节方向指示线将携带所述相位调节信息的方向信号传输给所述从机设备的MCU主控芯片120。

具体实现中，所述从机设备的CPLD运算芯片110在所述调节方向指示线上传输高电平信号或低电平信号将所述相位调节信息传输给所述从机设备的MCU主控芯片，如图5所示，图5中所述MCU主控芯片120与所述CPLD运算芯片410之间有两条调节方向指示线，则当所述CPLD运算芯片110确定所述从机设备的载波的相位调节信息为超前调节时，向所述MCU主控芯片420发送01，当所述CPLD运算芯片110确定所述从机设备的载波的相位调节信息为滞后调节时，向所述MCU主控芯片120发送10，当所述CPLD运算芯片110确定所述从机设备的载波不用调节时，向所述MCU主控芯片120发送00或11。

可选的，所述从机设备还包括通信传输芯片130，其中：

所述CPLD运算芯片110的一端通过所述通信传输芯片130与所述总线相连。

上述从机设备的结构可以执行如下步骤：

一、从机设备的CPLD运算芯片从总线上获取主机设备发送的主机高频同步方波信号。

可选的，所述总线可以为485总线、IIC总线等总线。

其中，所述主机高频同步方波信号由所述主机设备的MCU主控芯片发出。

其中，所述主机高频同步方波信号由所述主机设备的载波具备对应关系，检测到所述主机高频同步方波信号的上升沿或下降沿的时刻即为所述主机设备的载波的过零点的时刻。

二、所述从机设备的CPLD运算芯片获取所述从机设备的MCU主控芯片发送的从机高频同步方波信号。

其中，所述从机高频同步方波信号由所述从机设备的载波具备对应关系，检测到所述从机高频同步方波信号的上升沿或下降沿的时刻即为所述从机设备的载波的过零点的时刻。

三、所述从机设备的CPLD运算芯片根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述从机设备的载波的相位调节信息。

可选的，所述从机设备的CPLD运算芯片可以根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差；根据所述相位差确定所述从机设备的载波的相位调节信息。

可选的，所述从机设备的CPLD运算芯片可以获取检测到所述从机高频同步方波信号的上升沿的第一时刻及检测到与所述从机高频同步方波信号的上升沿最近的所述主机高频同步方波信号的上升沿的第二时刻；根据所述第二时刻与所述第一时刻的时间差确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差。

具体实现中，所述从机设备的CPLD运算芯片可以将所述从机设备的CPLD运算芯片的计数器设置为如下计数方式：在检测到所述主机高频同步方波信号的上升沿时所述CPLD运算芯片的计数器从零开始计数并在检测到所述主机高频同步方波信号的下一个上升沿时清零并重新开始计数。所述从机设备的CPLD运算芯片可以通过读取所述计数器的数值的方式获取检测到所述从机高频同步方波信号的上升沿的第一时刻及检测到与所述从机高频同步方波信号的上升沿最近的所述主机高频同步方波信号的上升沿的第二时刻，并根据所述第一时刻对应的计数器的第一数值与所述第二时刻对应的计数器的第二数值确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差。其中，根据所述计数器的计数规则可以确定所述第二数值为0或所述计数器清零前的最后一个数值，若所述第一时刻发生在所述第二时刻之前，则将所述计数器清零前的最后一个数值作为第二数值，若所述第一时刻发生在所述第二时刻之后，则将0作为第二数值。

可选的，所述相位调节信息由所述相位差确定，若所述相位差小于T/2，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为超前调节；否则，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为滞后调节；其中，所述T为所述主机高频同步方波信号的高电平信号在一个高频同步方波信号周期内持续的时长。

具体实现中，所述从机设备的CPLD运算芯片可以通过读取所述计数器的数值确定所述T，可以将检测到所述主机高频同步方波信号的下降沿时所述计数器的第三数值作为所述主机设备的所述主机高频同步方波信号的高电平信号在一个高频同步方波信号周期内持续的时长T。

在进一步实现中，可以设置一个调节阈值以避免对从机设备的载波的不断调节，即当所述相位差较小时，不对所述从机设备的载波进行调节，即相位调节信息由所述相位差及预设阈值确定。若所述相位差大于预设阈值且小于T/2，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为超前调节；若所述相位差大于等于T/2且小于T与所述预设阈值的差值，则所述从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为滞后调节。

四、所述从机设备的CPLD运算芯片将携带所述相位调节信息的方向调节信号传输给所述从机设备的MCU主控芯片。

可选的，所述从机设备的CPLD运算芯片通过调节方向指示线将携带所述相位调节信息的方向信号传输给所述从机设备的MCU主控芯片。

具体实现中，所述从机设备的CPLD运算芯片在所述调节方向指示线上传输高电平信号或低电平信号将所述相位调节信息传输给所述从机设备的MCU主控芯片，如图5所示，图5中从机设备的MCU主控芯片与所述从机设备的CPLD运算芯片之间有两条调节方向指示线，则当从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为超前调节时，向所述从机设备的MCU主控芯片发送01，当从机设备的CPLD运算芯片确定所述从机设备的载波的相位调节信息为滞后调节时，向所述从机设备的MCU主控芯片发送10，当从机设备的CPLD运算芯片确定所述从机设备的载波不用调节时，向所述从机设备的MCU主控芯片发送00或11。

五、所述从机设备的MCU主控芯片根据所述方向调节信号对所述从机设备的载波进行调节。

具体的，所述从机设备的MCU主控芯片从所述调节方向指示线上获取到所述方向指示信号后，根据所述方向指示信号对所述从机设备的载波进行调节。

在本实用新型实施例中，CPLD运算芯片根据主机高频同步方波信号与从机高频同步方波信号的相位差得到从机设备的相位调节信息并将所述相位调节信息发送给MCU主控芯片以实现对从机设备的载波的调节，在MCU主控芯片不具备捕获口的情况下实现主从同步。

再请参见图6，图6是本实用新型实施例中的一种高频载波同步的实现系统，如图所示所述系统可以包括从机设备10、总线20以及主机设备30，其中：

所述主机设备30与所述总线20相连，用于将主机高频同步方波信号发送到所述总线20上；

所述从机设备10与所述总线20相连，用于从所述总线20上获取所述主机设备30发送的主机高频同步方波信号；获取所述从机设备10的从机高频同步方波信号；根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述从机设备10的载波的相位调节信息；根据所述相位调节信息对所述从机设备10的载波进行调节。

在一实施例中，所述从机设备10为本实用新型前文实施例结合附图1描述的从机设备。

可选的，所述主机设备30包括主机CPLD运算芯片310、主机MCU主控芯片320，其中：

所述主机MCU主控芯片320与所述主机CPLD运算芯片310的一端相连，用于向所述主机CPLD运算芯片310发送主机高频同步方波信号；

所述主机CPLD运算芯片310的另一端与所述总线20相连，用于将所述主机高频同步方波信号发送到所述总线20上。

可选的，所述主机设备30还包括主机通信传输芯片330，其中：

所述主机CPLD运算芯片310的另一端通过所述通信传输芯片330与所述总线20相连。

在本实用新型实施例中，从机设备根据主机高频同步方波信号与从机高频同步方波信号的相位差得到所述从机设备的相位调节信息，因为从机设备是结合附图1描述的从机设备，相位调节信息由从机设备的CPLD运算单元确定，在MCU主控芯片不具备捕获口的情况下实现主从同步。

以上所揭露的仅为本实用新型较佳实施例而已，当然不能以此来限定本实用新型之权利范围，因此依本实用新型权利要求所作的等同变化，仍属本实用新型所涵盖的范围。

Claims (9)

1.一种从机设备，其特征在于，所述从机设备包括CPLD运算芯片、MCU主控芯片，其中：

所述CPLD运算芯片的一端与总线相连，用于从所述总线上获取主机设备发送的主机高频同步方波信号；获取所述MCU主控芯片发送的从机高频同步方波信号；根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述从机设备的载波的相位调节信息；将携带所述相位调节信息的方向调节信号传输给所述MCU主控芯片；

所述MCU主控芯片与所述CPLD运算芯片的另一端相连，用于根据所述方向调节信号对所述从机设备的载波进行调节。

2.如权利要求1所述的从机设备，其特征在于，所述CPLD运算芯片包括相位差确定模块、相位调节信息确定模块，其中：

所述相位差确定模块的一端分别与所述MCU主控芯片、所述总线相连，用于根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差；

所述相位调节信息确定模块与所述相位差确定模块的另一端相连，用于根据所述相位差确定所述设备的载波的相位调节信息。

3.如权利要求2所述的从机设备，其特征在于，所述相位差确定模块包括第一时刻获取单元、第二时刻获取单元、相位差确定单元，其中：

所述第一时刻获取单元与所述MCU主控芯片相连，用于获取检测到所述从机高频同步方波信号的上升沿的第一时刻；

所述第二时刻获取单元分别与所述第一时刻获取单元、所述总线相连，用于获取检测到与所述从机高频同步方波信号的上升沿最近的所述主机高频同步方波信号的上升沿的第二时刻；

所述相位差确定单元分别与所述第一时刻获取单元、所述第二时刻获取单元相连，用于根据所述第二时刻与所述第一时刻的时间差确定所述主机高频同步方波信号与所述从机高频同步方波信号的相位差。

4.如权利要求2所述的从机设备，其特征在于，所述相位调节信息确定模块包括超前调节确定单元、滞后调节确定单元，其中：

所述超前调节确定单元与所述相位差确定模块的另一端相连，用于若所述相位差小于T/2，则确定所述设备的载波的相位调节信息为超前调节；

所述滞后调节确定单元与所述相位差确定模块的另一端相连，用于确定所述设备的载波的相位调节信息为滞后调节；

其中，所述T为所述主机高频同步方波信号的高电平信号在一个高频同步方波信号周期内持续的时长。

5.如权利要求4所述的从机设备，其特征在于，所述超前调节确定单元具体用于：若所述相位差大于预设阈值且小于T/2，则确定所述设备的载波的相位调节信息为超前调节；

所述滞后调节确定单元具体用于：

若所述相位差大于等于T/2且小于T与所述预设阈值的差值，则确定所述设备的载波的相位调节信息为滞后调节。

6.如权利要求1所述的从机设备，其特征在于，所述从机设备还包括通信传输芯片，其中：

所述CPLD运算芯片的一端通过所述通信传输芯片与所述总线相连。

7.一种高频载波同步的实现系统，其特征在于，所述系统包括如权利要求1-6中任一项所述的从机设备、总线以及主机设备，其中：

所述主机设备与所述总线相连，用于将主机高频同步方波信号发送到所述总线上；

所述从机设备与所述总线相连，用于从所述总线上获取所述主机设备发送的主机高频同步方波信号；获取所述从机设备的从机高频同步方波信号；根据所述主机高频同步方波信号及所述从机高频同步方波信号确定所述从机设备的载波的相位调节信息；根据所述相位调节信息对所述从机设备的载波进行调节。

8.如权利要求7所述的系统，其特征在于，所述主机设备包括主机CPLD运算芯片、主机MCU主控芯片，其中：

所述主机MCU主控芯片与所述主机CPLD运算芯片的一端相连，用于向所述主机CPLD运算芯片发送主机高频同步方波信号；

所述主机CPLD运算芯片的另一端与所述总线相连，用于将所述主机高频同步方波信号发送到所述总线上。

9.如权利要求7所述的系统，其特征在于，所述主机设备还包括主机通信传输芯片，其中：

所述主机CPLD运算芯片的另一端通过所述通信传输芯片与所述总线相连。