WO2019033550A1 - Goa电路及液晶显示装置 - Google Patents

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    • G09G3/3611—Control of matrices with row and column drivers

Definitions

  • the present invention relates to the field of liquid crystal display, and in particular to a GOA circuit and a liquid crystal display device.
  • a conventional GOA circuit generally includes a pull-up control unit, a capacitor, and a switch unit, and the switch unit includes a control end, a first end, and a second end.
  • One end of the capacitor is electrically connected to the control ends of the pull-up control unit and the switch unit, and the other end is electrically connected to the scan line in the liquid crystal display device.
  • the scan line is at a high potential
  • the node between the capacitor and the control terminal of the switch unit is pulled up to a higher potential due to the coupling effect of the capacitor, thereby facilitating the opening of the switch unit, thereby enabling the GOA circuit to operate normally.
  • the pull-up control units of the first few stages are often in an open state, the charge in the capacitor flows out via the pull-up control unit, thereby making the coupling effect of the capacitance worse.
  • the GOA circuit cannot work normally.
  • the present invention provides a GOA circuit for use in a liquid crystal display device, the GOA circuit comprising a multi-stage pull-up control unit, and the n-th stage pull-up control unit in the front m-stage pull-up control unit includes a signal output control circuit, a first switching unit and a capacitor, the first switching unit includes a control end, a first end and a second end, the control end of the first switching unit is electrically connected to one end of the capacitor, the first The first end of the switch unit receives the nth stage clock signal, the second end of the first switch unit is electrically connected to the nth stage scan line, and one end of the capacitor is electrically connected to the control end of the first switch unit.
  • the other end of the capacitor is electrically connected to the second end of the first switching unit, the signal output control circuit is configured to charge the capacitor during the first time period, and is configured to use the capacitor during the second time period
  • the discharge path is disconnected, wherein n is a positive integer, m is a positive integer greater than or equal to n, the first time period and the second time period are consecutive time segments, and the second time period is After the first period of time.
  • the GOA circuit of the present invention includes a multi-stage pull-up control unit, and the n-th stage pull-up control unit of the front m-stage pull-up control unit includes a signal output control circuit, a first switch unit and a capacitor.
  • the signal output control circuit charges the capacitor during the first time period, and disconnects the discharge path of the capacitor during the second time period, so that the scan line is at a high potential during the first time period At this time, since the node between the coupling effect capacitor of the capacitor and the control terminal of the first switching unit is pulled up to a higher potential, the opening of the first switching unit is facilitated.
  • the pull-up control unit disconnects the discharge path of the capacitor, thereby preventing the charge of the capacitor from being released, so that the coupling effect of the capacitor does not decrease, and the normal operation of the GOA circuit is ensured. jobs.
  • the present invention also provides a liquid crystal display device including the GOA circuit.
  • FIG. 1 is a schematic structural view of a GOA circuit according to a first embodiment of the present invention.
  • FIG. 2 is a waveform diagram of respective signals in the GOA circuit of FIG. 1.
  • FIG 3 is a schematic diagram showing the comparison between the waveform at Q(1) and the waveform at Q(1) in the conventional GOA circuit in the GOA circuit of the present invention.
  • FIG. 4 is a schematic structural diagram of a GOA circuit according to a second embodiment of the present invention.
  • FIG. 5 is a schematic structural diagram of a GOA circuit according to a third embodiment of the present invention.
  • FIG. 6 is a schematic structural diagram of a GOA circuit according to a fourth embodiment of the present invention.
  • Fig. 7 is a schematic structural view of a liquid crystal display device of the present invention.
  • FIG. 1 is a schematic structural diagram of a GOA circuit according to a first embodiment of the present invention
  • FIG. 2 is a waveform diagram of respective signals in the GOA circuit of FIG.
  • the Gate Driver On Array (GOA) circuit 10 is applied to the liquid crystal display device 1.
  • the GOA circuit 10 includes a multi-stage pull-up control unit 100.
  • the n-th stage pull-up control unit 100 in the first m-stage pull-up control unit 100 includes a signal output control circuit 110, a first switching unit T21, and a capacitor C.
  • the GOA circuit 10 includes a pull-up control unit 100.
  • the GOA circuit 10 may include a multi-stage pull-up control unit 100.
  • the first switching unit T21 includes a control end g, a first end d, and a second end s.
  • the control terminal of the first switching unit T21 is electrically connected to one end of the capacitor C, and the first terminal of the first switching unit T21 receives the nth-level clock signal CK(n), the first switching unit T21
  • the second end s is electrically connected to the nth scanning line G(n).
  • One end of the capacitor C is electrically connected to the control end g of the first switching unit T21, and the other end of the capacitor C is electrically connected to the second end d of the first switching unit T21.
  • the signal output control circuit 110 is configured to charge the capacitor C during the first time period t1 and to disconnect the discharge path of the capacitor C during the second time period t2.
  • n is a positive integer
  • m is a positive integer greater than or equal to n
  • the first time period t1 and the second time period t2 are consecutive time segments
  • the second time period t2 is in the first After a period of time t1.
  • n is a positive integer less than or equal to 3
  • m may be 3.
  • all of the pull-up control units 100 in the front m-stage pull-up control unit 100 are the same as the n-th stage pull-up control unit 100.
  • the signal output control circuit 110 includes a second switching unit T12, a third switching unit T13, and a fourth switching unit T14.
  • the second switch single The element T12 is turned on, the third switching unit T13 is turned off, the fourth switching unit T14 is turned on, and the capacitor C is charged.
  • the second switching unit T12 is turned on, the third switching unit T13 is turned on, the fourth switching unit T14 is turned off, and the discharge path of the capacitor C is turned off.
  • the second switch unit T12, the third switch unit T13, and the fourth switch unit T14 each include a control end g, a first end d, and a second end s.
  • the control terminal g of the second switch unit T12 and the first end d of the second switch unit T12 are both loaded with a first signal, and the second end s of the second switch unit T12 is electrically connected to the third switch The first end d of unit T13.
  • the control terminal g of the third switching unit T13 receives the nth stage clock signal CK(n), and the second terminal s of the third switching unit T13 is electrically connected to the first node P1 to load the second signal.
  • the control terminal g of the fourth switch unit T14 is electrically connected to the second end s of the second switch unit T12, and the first end d of the fourth switch unit T14 is electrically connected to the second switch unit T12.
  • One end d, the second end s of the fourth switching unit T14 is electrically connected to the first node P1, and the second end of the fourth switching unit T14 is electrically connected to the control of the first switching unit T21 End g.
  • the second switching unit T12 is turned on, the third switching unit T13 is turned off, the fourth switching unit T14 is turned on, and the capacitor C is charged.
  • the second switching unit T12 is turned on, the third switching unit T13 is turned on, the fourth switching unit T14 is turned off, and the discharge path of the capacitor C is turned off.
  • the first switching unit T21, the second switching unit T12, the third switching unit T13, and the fourth switching unit T14 are all n-th thin film transistors (nTFT).
  • the control terminal g is a gate of the NTFT, the first terminal d is a drain of the NTFT, and the second terminal s is a source of the NTFT; or the control terminal g A gate of the NTFT, the first end d is a source of the NTFT, and the second end s is a drain of the NTFT.
  • the first signal is a high level signal
  • the second signal is a low level signal
  • the nth stage clock signal CK(n) is a low level signal
  • the nth stage clock signal CK(n) is a high level signal (see FIG. 2).
  • the control terminal g of the second switch unit T12 and the first end d of the second switch unit T12 are both connected to the second node P2, and the second node P2 receives the liquid crystal display device 1 a start signal STV to load the first signal, the first node P1 receiving the liquid crystal display device 1 a low potential signal (Vss) to load the second signal.
  • CK1, CK2, CK3, CK4, CK5, CK6, CK7, and CK8 respectively represent a first-level clock signal, a second-level clock signal, a third-level clock signal, and a fourth-level clock signal
  • the fifth-level clock signal, the sixth-level clock signal, the seventh-level clock signal, and the eighth-level clock signal; the signal loaded on the first-stage scan line is represented by G(1).
  • the first switching unit T21, the second switching unit T12, the third switching unit T13, and the fourth switching unit T14 are p-type thin film transistors (p Thin Film Transistor)
  • the control terminal g is a gate of the PTFT
  • the first end d is a drain of the PTFT
  • the second end s is a source of the PTFT
  • the control The terminal g is a gate of the PTFT
  • the first terminal d is a source of the PTFT
  • the second terminal s is a drain of the PTFT.
  • the first signal is a low level signal
  • the second signal is a high level signal
  • the nth stage clock signal CK(n) is a high level signal
  • the nth stage clock signal CK(n) is a low level signal.
  • the GOA circuit 10 of the present invention includes a multi-stage pull-up control unit 100, and the n-th stage pull-up control unit 100 of the front m-stage pull-up control unit 100 includes a signal output control circuit 100, a switching unit T21 and a capacitor C, the signal output control circuit 100 charges the capacitor C during the first time period t1, and disconnects the discharge path of the capacitor C during the second time period t2, so that the first During the time period, when the scan line is at a high potential, the node Q(n) between the capacitor C and the control terminal of the first switching unit T21 is pulled up to a higher potential due to the coupling effect of the capacitor, thereby facilitating The first switch unit T21 is turned on.
  • the pull-up control unit 100 disconnects the discharge path of the capacitor C, thereby preventing the charge of the capacitor C from being released, so that the coupling effect of the capacitor does not decrease, and the GOA is guaranteed.
  • the circuit works properly.
  • FIG. 3 is a schematic diagram of comparison between the waveform at Q(1) and the waveform at Q(1) in the conventional GOA circuit in the GOA circuit of the present invention.
  • a node of one end of the capacitor C connected to the first switching unit T21 is labeled as a node Q(n), wherein the node Q in the first-stage pull-up control unit 100 in the GOA circuit 10 of the present invention is (1)
  • the pull-up control unit 100 disconnects the discharge path of the capacitor C in the second period t2
  • the charge of the capacitor C is prevented from being released. Going out, therefore, the highest point potential of Q(1) of the GOA circuit of the present invention is higher than the highest point potential of Q(1) in the conventional GOA circuit.
  • FIG. 4 is a schematic structural diagram of a GOA circuit according to a second embodiment of the present invention.
  • the waveforms of the respective signals in the GOA circuit in the second embodiment are identical to the waveforms of the respective signals in the GOA circuit in the first embodiment, and will not be shown here.
  • the first switching unit T21, the second switching unit T12, the third switching unit T13, and the fourth switching unit T14 are all NTFTs.
  • the first signal is a high level signal
  • the second signal is a low level signal.
  • the nth stage clock signal CK(n) is a low level signal
  • the nth stage clock signal CK(n) is a high level signal (see FIG. 2).
  • the GOA circuit in the second embodiment is substantially the same as the GOA circuit in the first embodiment.
  • control end g of the second switching unit T12 is connected to the second node P2, and the second node P2 receives the start signal STV of the liquid crystal display device to load the first a signal
  • first end d of the second switching unit T12 is electrically connected to the high voltage direct current source VGH to load the first signal
  • the first node P1 receives the low potential signal Vss of the liquid crystal display device to load the The second signal.
  • the first switching unit T21, the second switching unit T12, the third switching unit T13, and the fourth switching unit T14 are all NTFTs, and the control terminal g a gate of the NTFT, the first end d is a drain of the NTFT, the second end s is a source of the NTFT; or the control terminal g is a gate of the NTFT The first end d is a source of the NTFT, and the second end s is a drain of the NTFT.
  • the first switch unit T21, the second switch unit T12, the third switch unit T13, and the fourth switch unit T14 may all be PTFTs, and the control terminal g is a gate of the PTFT, the first end d is a drain of the PTFT, the second end s is a source of the PTFT; or the control terminal g is a gate of the PTFT The first end d is the source of the PTFT, and the second end s is the drain of the PTFT.
  • the first signal is a low level signal
  • the second signal is a high level signal
  • the nth stage clock signal CK(n) is a high level signal
  • the nth stage clock signal CK(n) is a low level signal.
  • FIG. 5 is a schematic structural diagram of a GOA circuit according to a third embodiment of the present invention.
  • the waveforms of the respective signals in the GOA circuit in the third embodiment are identical to the waveforms of the respective signals in the GOA circuit in the first embodiment, and will not be shown here.
  • the signal output controls the electricity
  • the road 110 includes a second switching unit T12, a third switching unit T13, a fourth switching unit T14, a fifth switching unit T15, and a sixth switching unit T16.
  • the second switch unit T12, the third switch unit T13, the fourth switch unit T14, the fifth switch unit T15, and the sixth switch unit T16 each include a control end g, a first end d, and Second end s.
  • the control terminal g of the second switch unit T12 and the first end d of the second switch unit T12 are both loaded with a first signal, and the second end s of the second switch unit T12 is electrically connected to the third switch The first end d of unit T13.
  • the control terminal g of the third switching unit T13 receives the nth stage clock signal CK(n), and the second terminal s of the third switching unit T13 is electrically connected to the first node P1 to load the second signal.
  • the control end g of the fourth switch unit T14 is electrically connected to the second end s of the second switch unit T12, and the first end d of the fourth switch unit T14 is loaded with a first signal, the fourth switch unit
  • the second end s of T14 is electrically connected to the first end d of the fifth switching unit T15.
  • the control terminal g of the fifth switching unit T15 receives the nth stage clock signal CK(n), and the second terminal s of the fifth switching unit T15 is electrically connected to the first node P1 to load the second signal.
  • the control terminal g of the sixth switch unit T16 is electrically connected to the second end s of the fourth switch unit T14, and the first end d of the sixth switch unit T16 is electrically connected to the fourth switch unit T14. At one end d, the second end s of the sixth switching unit T16 is electrically connected to the first node P1 to load the second signal.
  • the second switching unit T12 In the first time period t1, the second switching unit T12 is turned on, the third switching unit T13 is turned off, the fourth switching unit T14 is turned on, and the fifth switching unit T15 is turned off, The sixth switching unit T16 is turned on, and the capacitor C is charged.
  • the second switching unit T12 In the second time period t2, the second switching unit T12 is turned on, the third switching unit T13 is turned on, the fourth switching unit T14 is turned off, and the discharge path of the capacitor C is turned off.
  • the switching unit T16 is an NTFT
  • the control terminal g is a gate of the NTFT
  • the first end d is a drain of the NTFT
  • the second end s is a source of the NTFT
  • the control terminal g is a gate of the NTFT
  • the first terminal d is a source of the NTFT
  • the second terminal s is a drain of the NTFT.
  • the first signal is a high level signal and the second signal is a low level signal.
  • the nth stage clock signal CK(n) is a low level signal
  • the nth stage clock signal CK(n) is a high level signal.
  • a control end g of the second switch unit T12, a first end d of the second switch unit T12, and the fourth switch unit The first end d of T14 is connected to the second node P2.
  • the second node P2 receives the start signal STV of the liquid crystal display device to load the first signal
  • the second node P2 receives the low potential signal Vss of the liquid crystal display device to load the second signal.
  • the arrangement of the fourth switching unit T14 and the fifth switching unit T15 and the fourth switching unit T14 and the fifth switching unit T15 are connected to other components in the GOA circuit 100.
  • the above connection relationship can ensure that when the nth stage clock signal CK(n) is a high level signal, the gate of the sixth switching unit T16 is better turned off, thereby better discharging the capacitor C. The path is closed.
  • the switching unit T16 is a PTFT
  • the control terminal g is a gate of the PTFT
  • the first end d is a drain of the PTFT
  • the second end s is a source of the PTFT
  • the control terminal g is a gate of the PTFT
  • the first terminal d is a source of the PTFT
  • the second terminal s is a drain of the PTFT.
  • the first signal is a low level signal and the second signal is a high level signal.
  • the nth stage clock signal CK(n) is a high level signal
  • the nth stage clock signal CK(n) is a low level signal.
  • FIG. 6 is a schematic structural diagram of a GOA circuit according to a fourth embodiment of the present invention.
  • the waveforms of the respective signals in the GOA circuit in the fourth embodiment are identical to the waveforms of the respective signals in the GOA circuit in the first embodiment, and will not be shown here.
  • the first switching unit T21, the second switching unit T12, the third switching unit T13, the fourth switching unit T14, the fifth switching unit T15, and the sixth switching unit T16 are all NTFTs.
  • the first signal is a high level signal
  • the second signal is a low level signal.
  • the nth stage clock signal CK(n) is a low level signal
  • the nth stage clock signal CK(n) is a high level signal (see FIG. 2).
  • the GOA circuit in the fourth embodiment is substantially the same as the GOA circuit in the third embodiment.
  • control end g of the second switching unit T12 is connected to the second node P2, and the second node P2 receives the start signal STV of the liquid crystal display device to load the first a signal
  • first end d of the second switching unit T12 and the first end d of the fourth switching unit T14 are both electrically connected to the high voltage direct current source VGH to load the first signal
  • the first node P1 receives the a low potential signal Vss of the liquid crystal display device to load the second letter number.
  • the sixth switching unit T16 is an NTFT
  • the control terminal g is a gate of the NTFT
  • the first end d is a drain of the NTFT
  • the second end s is a source of the NTFT
  • the control terminal g is a gate of the NTFT
  • the first terminal d is a source of the NTFT
  • the second terminal s is a drain of the NTFT.
  • the first switch unit T21, the second switch unit T12, the third switch unit T13, the fifth switch unit T15, and the sixth switch unit T16 may all be PTFTs.
  • the control terminal g is a gate of the PTFT, the first terminal d is a drain of the PTFT, and the second terminal s is a source of the PTFT; or the control terminal g is a gate of the PTFT, the first end d is a source of the PTFT, and the second end s is a drain of the PTFT.
  • the first signal is a low level signal
  • the second signal is a high level signal
  • the nth stage clock signal CK(n) is a high level signal
  • the nth stage clock signal CK(n) is a low level signal.
  • Fig. 7 is a schematic structural view of a liquid crystal display device of the present invention.
  • the liquid crystal display device 1 includes a GOA circuit 10, and the GOA circuit 10 is referred to the foregoing description, and is not described herein again.
  • the liquid crystal display device 1 includes, but is not limited to, a mobile phone, a notebook computer, an electronic book, and the like.

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Abstract

提供了一种GOA电路(10)及液晶显示装置(1)。GOA电路(10)包括多级上拉控制单元(100)，在前m级上拉控制单元(100)中的第n级上拉控制单元(100)包括信号输出控制电路(110)、第一开关单元(T21)及电容(C)，第一开关单元(T21)包括控制端(g)、第一端(d)及第二端(s)，第一开关单元(T21)的控制端(g)电连接至电容(C)的一端，第一开关单元(T21)的第一端(d)接收第n级时钟信号(CKn)，第一开关单元(T21)的第二端(s)电连接至第n级扫描线(Gn)，电容(C)一端电连接至第一开关单元(T21)的控制端(g)，电容(C)的另一端电连接至第一开关单元(T21)的第二端(s)，信号输出控制电路(110)用于在第一时间段(t1)内给电容(C)充电，且用于在第二时间段(t2)内将电容(C)的放电路径断开，第一时间段(t1)与第二时间段(t2)为连续的时间段，且第二时间段(t2)在第一时间段(t1)之后。

Description

GOA电路及液晶显示装置
本发明要求2017年8月15日递交的发明名称为“GOA电路及液晶显示装置”的申请号201710697384.0的在先申请优先权，上述在先申请的内容以引入的方式并入本文本中。
技术领域
本发明涉及液晶显示领域，尤其涉及一种GOA电路及液晶显示装置。
背景技术
液晶显示装置(Liquid Crystal Display，LCD)作为一种常见的显示装置，由于其具有功耗低、体积小、重量轻等特点，因此备受用户的青睐。阵列基板栅极驱动(Gate Driver On Array，GOA)电路是直接将栅极驱动电路(Gate Driver ICs)制作在阵列基板上，从而代替由外接芯片。GOA电路由于可直接将栅极驱动电路做在液晶显示面板周围，减少了制作程序，因此，降低了液晶显示装置的成本。此外，由于GOA电路将栅极驱动电路制作在阵列基板上，因此，也提高了液晶显示装置的集成度。传统的GOA电路通常包括上拉控制单元、电容及开关单元，所述开关单元包括控制端、第一端及第二端。所述电容的一端电连接所述上拉控制单元及开关单元的控制端，另一端电连接液晶显示装置中的扫描线。当扫描线处于高电位时，由于电容的耦合效应，电容与开关单元控制端之间的节点被拉高到更高的电位，从而有利于开关单元的开启，从而使得所述GOA电路正常工作。然而，由于前几级(通常为前三级)的上拉控制单元常常处于打开状态，从而使得所述电容中的电荷经由所述上拉控制单元流出，从而使得所述电容的耦合效果变差，当电容的耦合效果差到一定程度的时候，所述GOA电路不能正常工作。
发明内容
本发明提供一种GOA电路，应用于液晶显示装置中，所述GOA电路包括多级上拉控制单元，在前m级上拉控制单元中的第n级上拉控制单元包括 信号输出控制电路、第一开关单元及电容，所述第一开关单元包括控制端、第一端及第二端，所述第一开关单元的控制端电连接至电容的一端，所述第一开关单元的第一端接收第n级时钟信号，所述第一开关单元的第二端电连接至第n级扫描线，所述电容一端电连接至所述第一开关单元的控制端，所述电容的另一端电连接至所述第一开关单元的第二端，所述信号输出控制电路用于在第一时间段内给电容充电，且用于在第二时间段内将所述电容的放电路径断开，其中，n为正整数，m为大于或者等于n的正整数，所述第一时间段与所述第二时间段为连续的时间段，且所述第二时间段在所述第一时间段之后。
相较于现有技术，本发明的GOA电路中包括多级上拉控制单元，前m级上拉控制单元中的第n级上拉控制单元中包括信号输出控制电路，第一开关单元及电容，所述信号输出控制电路在第一时间段内给电容充电，在第二时间段内将电容的放电路径断开，从而使得在所述第一时间段内，所述扫描线处于高电位的时候，由于电容的耦合效应电容与第一开关单元的控制端之间的节点被拉高到更高的电位，从而有利于所述第一开关单元的开启。且在第二时间段内，所述上拉控制单元将所述电容的放电路径断开，从而避免了电容的电荷被释放出去，使得电容的耦合效果不下降，保证了所述GOA电路的正常工作。
本发明还提供了一种液晶显示装置，所述液晶显示装置包括所述GOA电路。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明第一实施例的GOA电路的结构示意图。
图2为图1中的GOA电路中的各个信号的波形示意图。
图3为本发明的GOA电路中的Q(1)处的波形和传统的GOA电路中的Q(1)处的波形的比较示意图。
图4为本发明第二实施例的GOA电路的结构示意图。
图5为本发明第三实施例的GOA电路的结构示意图。
图6为本发明第四实施例的GOA电路的结构示意图。
图7为本发明的液晶显示装置的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1及图2，图1为本发明第一实施例的GOA电路的结构示意图；图2为图1中的GOA电路中的各个信号的波形示意图。阵列基板栅极驱动(Gate Driver On Array，GOA)电路10应用于液晶显示装置1中。所述GOA电路10包括多级上拉控制单元100，在前m级上拉控制单元100中的第n级上拉控制单元100包括信号输出控制电路110、第一开关单元T21及电容C。以下各图中以所述GOA电路10包括一个上拉控制单元100为示意，实际应用中，所述GOA电路10中可包括多级上拉控制单元100。第一开关单元T21包括控制端g、第一端d及第二端s。所述第一开关单元T21的控制端电连接至所述电容C的一端，所述第一开关单元T21的第一端接收第n级时钟信号CK(n)，所述第一开关单元T21的第二端s电连接至第n级扫描线G(n)。所述电容C一端电连接至所述第一开关单元T21的控制端g，所述电容C的另一端电连接至所述第一开关单元T21的第二端d。所述信号输出控制电路110用于在第一时间段t1内给电容C充电，且用于在第二时间段t2内将所述电容C的放电路径断开。其中，n为正整数，m为大于或者等于n的正整数，所述第一时间段t1与所述第二时间段t2为连续的时间段，且所述第二时间段t2在所述第一时间段t1之后。在一实施方式中，n为小于或者等于3的正整数，m可以为3。在一实施方式中，前m级上拉控制单元100中所有的上拉控制单元100均和第n级上拉控制单元100一样。
在本实施方式中，所述信号输出控制电路110包括第二开关单元T12、第三开关单元T13及第四开关单元T14。在第一时间段t1内，所述第二开关单 元T12导通，所述第三开关单元T13断开，所述第四开关单元T14导通，所述电容C被充电。在第二时间段t2内，所述第二开关单元T12导通，所述第三开关单元T13导通，所述第四开关单元T14断开，所述电容C的放电路径被断开。
具体地，所述第二开关单元T12、所述第三开关单元T13及所述第四开关单元T14均包括控制端g、第一端d及第二端s。所述第二开关单元T12的控制端g及所述第二开关单元T12的第一端d均加载第一信号，所述第二开关单元T12的第二端s电连接至所述第三开关单元T13的第一端d。所述第三开关单元T13的控制端g接收第n级时钟信号CK(n)，所述第三开关单元T13的第二端s电连接至第一节点P1以加载第二信号。所述第四开关单元T14的控制端g电连接至所述第二开关单元T12的第二端s，所述第四开关单元T14的第一端d电连接所述第二开关单元T12的第一端d，所述第四开关单元T14的第二端s电连接至所述第一节点P1，且所述第四开关单元T14的第二端电连接至所述第一开关单元T21的控制端g。在第一时间段t1内，所述第二开关单元T12导通，所述第三开关单元T13断开，所述第四开关单元T14导通，所述电容C被充电。在第二时间段t2内，所述第二开关单元T12导通，所述第三开关单元T13导通，所述第四开关单元T14断开，所述电容C的放电路径被断开。
在本实施方式中，所述第一开关单元T21、所述第二开关单元T12、所述第三开关单元T13及所述第四开关单元T14均为n型薄膜晶体管(n Thin Film Transistor，NTFT)，所述控制端g为所述NTFT的栅极，所述第一端d为所述NTFT的漏极，所述第二端s为所述NTFT的源极；或者，所述控制端g为所述NTFT的栅极，所述第一端d为所述NTFT的源极，所述第二端s为所述NTFT的漏极。相应地，所述第一信号为高电平信号，所述第二信号为低电平信号，在第一时间段t1内，所述第n级时钟信号CK(n)为低电平信号，在第二时间段t2内，所述第n级时钟信号CK(n)为高电平信号(请参阅图2)。在本实施方式中，所述第二开关单元T12的控制端g及所述第二开关单元T12的第一端d均连接第二节点P2，所述第二节点P2接收所述液晶显示装置1的起始信号STV以加载所述第一信号，所述第一节点P1接收所述液晶显示装置1 的低电位信号(Vss)以加载所述第二信号。
为了方便描述，在图2中以CK1、CK2、CK3、CK4、CK5、CK6、CK7及CK8分别表示第一级时钟信号、第二级时钟信号、第三级时钟信号、第四级时钟信号、第五级时钟信号、第六级时钟信号、第七级时钟信号及第八级时钟信号；以G(1)表示第一级扫描线上所加载的信号。
或者，在其他实施方式中，所述第一开关单元T21、所述第二开关单元T12、所述第三开关单元T13及所述第四开关单元T14均为p型薄膜晶体管(p Thin Film Transistor，PTFT)，所述控制端g为所述PTFT的栅极，所述第一端d为所述PTFT的漏极，所述第二端s为所述PTFT的源极；或者，所述控制端g为所述PTFT的栅极，所述第一端d为所述PTFT的源极，所述第二端s为所述PTFT的漏极。相应地，所述第一信号为低电平信号，所述第二信号为高电平信号，在第一时间段t1内，所述第n级时钟信号CK(n)为高电平信号，在第二时间段t2内，所述第n级时钟信号CK(n)为低电平信号。
相较于现有技术，本发明的GOA电路10中包括多级上拉控制单元100，前m级上拉控制单元100中的第n级上拉控制单元100中包括信号输出控制电路100，第一开关单元T21及电容C，所述信号输出控制电路100在第一时间段t1内给电容C充电，在第二时间段t2内将电容C的放电路径断开，从而使得在所述第一时间段内，所述扫描线处于高电位的时候，由于电容的耦合效应电容C与第一开关单元T21的控制端之间的节点Q(n)被拉高到更高的电位，从而有利于所述第一开关单元T21的开启。且在第二时间段内，所述上拉控制单元100将所述电容C的放电路径断开，从而避免了电容C的电荷被释放出去，使得电容的耦合效果不下降，保证了所述GOA电路的正常工作。
请参阅图3，图3为本发明的GOA电路中的Q(1)处的波形和传统的GOA电路中的Q(1)处的波形的比较示意图。为了方便描述，所述电容C的一端与所述第一开关单元T21相连的节点标记为节点Q(n)，其中，本发明的GOA电路10中第一级上拉控制单元100中的节点Q(1)和传统的GOA电路中的Q(1)的波形相比，由于在第二时间段t2内，上拉控制单元100将电容C的放电路径断开，避免了电容C的电荷被释放出去，因此，本发明的GOA电路的Q(1)的最高点电位高于传统的GOA电路中的Q(1)的最高点电位。
请参阅图4，图4为本发明第二实施例的GOA电路的结构示意图。第二实施例中的GOA电路中的各个信号的波形和第一实施例中的GOA电路中的各个信号的波形一致，在此不再画出，请参阅图2即可。在本实施例中，第一开关单元T21、所述第二开关单元T12、所述第三开关单元T13及所述第四开关单元T14均为NTFT。所述第一信号为高电平信号，所述第二信号为低电平信号，在第一时间段t1内，所述第n级时钟信号CK(n)为低电平信号，在第二时间段t2内，所述第n级时钟信号CK(n)为高电平信号(请参阅图2)。第二实施例中的GOA电路和第一实施例中的GOA电路基本相同。不同之处在于，在本实施方式中，所述第二开关单元T12的控制端g连接第二节点P2，所述第二节点P2接收所述液晶显示装置的起始信号STV以加载所述第一信号，所述第二开关单元T12的第一端d电连接高压直流源VGH以加载所述第一信号，所述第一节点P1接收所述液晶显示装置的低电位信号Vss以加载所述第二信号。
可以理解地，虽然在本实施例中所述第一开关单元T21、所述第二开关单元T12、所述第三开关单元T13及所述第四开关单元T14均为NTFT，所述控制端g为所述NTFT的栅极，所述第一端d为所述NTFT的漏极，所述第二端s为所述NTFT的源极；或者，所述控制端g为所述NTFT的栅极，所述第一端d为所述NTFT的源极，所述第二端s为所述NTFT的漏极。
在其他实施例中，所述第一开关单元T21、所述第二开关单元T12、所述第三开关单元T13及所述第四开关单元T14也可以均为PTFT，所述控制端g为所述PTFT的栅极，所述第一端d为所述PTFT的漏极，所述第二端s为所述PTFT的源极；或者，所述控制端g为所述PTFT的栅极，所述第一端d为所述PTFT的源极，所述第二端s为所述PTFT的漏极。相应地，所述第一信号为低电平信号，所述第二信号为高电平信号，在第一时间段t1内，所述第n级时钟信号CK(n)为高电平信号，在第二时间段t2内，所述第n级时钟信号CK(n)为低电平信号。
请参阅图5，图5为本发明第三实施例的GOA电路的结构示意图。第三实施例中的GOA电路中的各个信号的波形和第一实施例中的GOA电路中的各个信号的波形一致，在此不再画出，请参阅图2即可。所述信号输出控制电 路110包括第二开关单元T12、第三开关单元T13、第四开关单元T14、第五开关单元T15及第六开关单元T16。所述第二开关单元T12、所述第三开关单元T13、所述第四开关单元T14、所述第五开关单元T15及所述第六开关单元T16均包括控制端g、第一端d及第二端s。所述第二开关单元T12的控制端g及所述第二开关单元T12的第一端d均加载第一信号，所述第二开关单元T12的第二端s电连接至所述第三开关单元T13的第一端d。所述第三开关单元T13的控制端g接收第n级时钟信号CK(n)，所述第三开关单元T13的第二端s电连接第一节点P1以加载第二信号。所述第四开关单元T14的控制端g电连接至所述第二开关单元T12的第二端s，所述第四开关单元T14的第一端d加载第一信号，所述第四开关单元T14的第二端s电连接至所述第五开关单元T15的第一端d。所述第五开关单元T15的控制端g接收第n级时钟信号CK(n)，所述第五开关单元T15的第二端s电连接至所述第一节点P1以加载第二信号。所述第六开关单元T16的控制端g电连接至所述第四开关单元T14的第二端s，所述第六开关单元T16的第一端d电连接所述第四开关单元T14的第一端d，所述第六开关单元T16的第二端s电连接第一节点P1以加载第二信号。
在第一时间段t1内，所述第二开关单元T12导通、所述第三开关单元T13断开，所述第四开关单元T14导通，所述第五开关单元T15断开，所述第六开关单元T16导通，所述电容C被充电。在第二时间段t2内，所述第二开关单元T12导通、所述第三开关单元T13导通、所述第四开关单元T14断开，所述电容C的放电路径被关闭。
在本实施方式中，所述第一开关单元T21、所述第二开关单元T12、所述第三开关单元T13、所述第四开关单元T14、所述第五开关单元T15及所述第六开关单元T16均为NTFT，所述控制端g为所述NTFT的栅极，所述第一端d为所述NTFT的漏极，所述第二端s为所述NTFT的源极；或者，所述控制端g为所述NTFT的栅极，所述第一端d为所述NTFT的源极，所述第二端s为所述NTFT的漏极。相应地，所述第一信号为高电平信号，所述第二信号为低电平信号。在第一时间段t1内，所述第n级时钟信号CK(n)为低电平信号，在第二时间段t2内，所述第n级时钟信号CK(n)为高电平信号。所述第二开关单元T12的控制端g、所述第二开关单元T12的第一端d及所述第四开关单元 T14的第一端d均连接第二节点P2。所述第二节点P2接收所述液晶显示装置的起始信号STV以加载所述第一信号，所述第二节点P2接收所述液晶显示装置的低电位信号Vss以加载所述第二信号。
在本实施方式中，所述第四开关单元T14及所述第五开关单元T15的设置及所述第四开关单元T14及所述第五开关单元T15与GOA电路100中的其他元件之间的上述连接关系可以保障当所述第n级时钟信号CK(n)为高电平信号时，所述第六开关单元T16的栅极更好的关闭，从而更好地将所述电容C的放电路径关闭。
在其他实施方式中，所述第一开关单元T21、所述第二开关单元T12、所述第三开关单元T13、所述第四开关单元T14、所述第五开关单元T15及所述第六开关单元T16均为PTFT，所述控制端g为所述PTFT的栅极，所述第一端d为所述PTFT的漏极，所述第二端s为所述PTFT的源极；或者，所述控制端g为所述PTFT的栅极，所述第一端d为所述PTFT的源极，所述第二端s为所述PTFT的漏极。相应地，所述第一信号为低电平信号，所述第二信号为高电平信号。在第一时间段t1内，所述第n级时钟信号CK(n)为高电平信号，在第二时间段t2内，所述第n级时钟信号CK(n)为低电平信号。
请参阅图6，图6为本发明第四实施例的GOA电路的结构示意图。第四实施例中的GOA电路中的各个信号的波形和第一实施例中的GOA电路中的各个信号的波形一致，在此不再画出，请参阅图2即可。在本实施例中，第一开关单元T21、所述第二开关单元T12、所述第三开关单元T13、所述第四开关单元T14、第五开关单元T15及第六开关单元T16均为NTFT。所述第一信号为高电平信号，所述第二信号为低电平信号，在第一时间段t1内，所述第n级时钟信号CK(n)为低电平信号，在第二时间段t2内，所述第n级时钟信号CK(n)为高电平信号(请参阅图2)。第四实施例中的GOA电路和第三实施例中的GOA电路基本相同。不同之处在于，在本实施方式中，所述第二开关单元T12的控制端g连接第二节点P2，所述第二节点P2接收所述液晶显示装置的起始信号STV以加载所述第一信号，所述第二开关单元T12的第一端d及所述第四开关单元T14的第一端d均电连接高压直流源VGH以加载第一信号，所述第一节点P1接收所述液晶显示装置的低电位信号Vss以加载所述第二信 号。
可以理解地，虽然在本实施例中所述第一开关单元T21、所述第二开关单元T12、所述第三开关单元T13、所述第四开关单元T14、所述第五开关单元T15及所述第六开关单元T16均为NTFT，所述控制端g为所述NTFT的栅极，所述第一端d为所述NTFT的漏极，所述第二端s为所述NTFT的源极；或者，所述控制端g为所述NTFT的栅极，所述第一端d为所述NTFT的源极，所述第二端s为所述NTFT的漏极。
在其他实施例中，所述第一开关单元T21、所述第二开关单元T12、所述第三开关单元T13、所述第五开关单元T15及所述第六开关单元T16也可以均为PTFT，所述控制端g为所述PTFT的栅极，所述第一端d为所述PTFT的漏极，所述第二端s为所述PTFT的源极；或者，所述控制端g为所述PTFT的栅极，所述第一端d为所述PTFT的源极，所述第二端s为所述PTFT的漏极。相应地，所述第一信号为低电平信号，所述第二信号为高电平信号，在第一时间段t1内，所述第n级时钟信号CK(n)为高电平信号，在第二时间段t2内，所述第n级时钟信号CK(n)为低电平信号。
图7为本发明的液晶显示装置的结构示意图。所述液晶显示装置1包括GOA电路10，所述GOA电路10请参阅前面描述，在此不再赘述，所述液晶显示装置1包括但不仅限于手机、笔记本电脑、电子书等。
以上所揭露的仅为本发明一种较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。

Claims (24)

  1. 一种GOA电路，应用于液晶显示装置中，其中，所述GOA电路包括多级上拉控制单元，在前m级上拉控制单元中的第n级上拉控制单元包括信号输出控制电路、第一开关单元及电容，所述第一开关单元包括控制端、第一端及第二端，所述第一开关单元的控制端电连接至电容的一端，所述第一开关单元的第一端接收第n级时钟信号，所述第一开关单元的第二端电连接至第n级扫描线，所述电容一端电连接至所述第一开关单元的控制端，所述电容的另一端电连接至所述第一开关单元的第二端，所述信号输出控制电路用于在第一时间段内给电容充电，且用于在第二时间段内将所述电容的放电路径断开，其中，n为正整数，m为大于或者等于n的正整数，所述第一时间段与所述第二时间段为连续的时间段，且所述第二时间段在所述第一时间段之后。
  2. 如权利要求1所述的GOA电路，其中，所述信号输出控制电路包括第二开关单元、第三开关单元及第四开关单元，在第一时间段内，所述第二开关单元导通，所述第三开关单元断开，所述第四开关单元导通，所述电容被充电；在第二时间段内，所述第二开关单元导通，所述第三开关单元导通，所述第四开关单元断开，所述电容的放电路径被断开。
  3. 如权利要求2所述的GOA电路，其中，所述第二开关单元、所述第三开关单元及所述第四开关单元均包括控制端、第一端及第二端，所述第二开关单元的控制端及所述第二开关单元的第一端均加载第一信号，所述第二开关单元的第二端电连接至所述第三开关单元的第一端，所述第三开关单元的控制端接收第n级时钟信号，所述第三开关单元的第二端电连接至第一节点以加载第二信号，所述第四开关单元的控制端电连接至所述第二开关单元的第二端，所述第四开关单元的第一端电连接所述第二开关单元的第一端，所述第四开关单元的第二端电连接至所述第一节点，且所述第四开关单元的第二端电连接至所述第一开关单元的控制端；在第一时间段内，所述第二开关单元导通，所述第三开关单元断开，所述第四开关单元导通，所述电容被充电；在第二时间段内， 所述第二开关单元导通，所述第三开关单元导通，所述第四开关单元断开，所述电容的放电路径被断开。
  4. 如权利要求3所述的GOA电路，其中，所述第一开关单元、所述第二开关单元、所述第三开关单元及所述第四开关单元均为PTFT，所述第一信号为低电平信号，所述第二信号为高电平信号，在第一时间段内，所述第n级时钟信号为高电平信号，在第二时间段内，所述第n级时钟信号为低电平信号。
  5. 如权利要求3所述的GOA电路，其中，所述第一开关单元、所述第二开关单元、所述第三开关单元及所述第四开关单元均为NTFT，所述第一信号为高电平信号，所述第二信号为低电平信号，在第一时间段内，所述第n级时钟信号为低电平信号，在第二时间段内，所述第n级时钟信号为高电平信号。
  6. 如权利要求5所述的GOA电路，其中，所述第二开关单元的控制端及所述第二开关单元的第一端均连接第二节点，所述第二节点接收所述液晶显示装置的起始信号以加载所述第一信号，所述第一节点接收所述液晶显示装置的低电位信号以加载所述第二信号。
  7. 如权利要求3所述的GOA电路，其中，所述第二开关单元的控制端连接第二节点，所述第二节点接收所述液晶显示装置的起始信号以加载所述第一信号，所述第二开关单元的第一端电连接高压直流源以加载所述第一信号，所述第一节点接收所述液晶显示装置的低电位信号以加载所述第二信号。
  8. 如权利要求1所述的GOA电路，其中，所述信号输出控制电路包括第二开关单元、第三开关单元、第四开关单元、第五开关单元及第六开关单元，所述第一开关单元、所述第二开关单元、所述第三开关单元、所述第四开关单元、所述第五开关单元及所述第六开关单元均包括控制端、第一端及第二端，所述第二开关单元的控制端及所述第二开关单元的第一端均加载第一信号，所述第二开关单元的第二端电连接至所述第三开关单元的第一端，所述第三开关 单元的控制端接收第n级时钟信号，所述第三开关单元的第二端电连接第一节点以加载第二信号，所述第四开关单元的控制端电连接至所述第二开关单元的第二端，所述第四开关单元的第一端加载第一信号，所述第四开关单元的第二端电连接至所述第五开关单元的第一端，所述第五开关单元的控制端接收第n级时钟信号，所述第五开关单元的第二端电连接至所述第一节点以加载第二信号，所述第六开关单元的控制端电连接至所述第四开关单元的第二端，所述第六开关单元的第一端电连接所述第四开关单元的第一端，所述第六开关单元的第二端电连接第一节点以加载第二信号；在第一时间段内，所述第二开关单元导通、所述第三开关单元断开，所述第四开关单元导通，所述第五开关单元断开，所述第六开关单元导通，所述电容被充电；在第二时间段内，所述第二开关单元导通、所述第三开关单元导通、所述第四开关单元断开，所述电容的放电路径被关闭。
  9. 如权利要求8所述的GOA电路，其中，所述第一开关单元、所述第二开关单元、所述第三开关单元、所述第四开关单元、所述第五开关单元及所述第六开关单元均为PTFT，所述第一信号为低电平信号，所述第二信号为高电平信号，在第一时间段内，所述第n级时钟信号为高电平信号，在第二时间段内，所述第n级时钟信号为低电平信号。
  10. 如权利要求8所述的GOA电路，其中，所述第一开关单元、所述第二开关单元、所述第三开关单元、所述第四开关单元、所述第五开关单元及所述第六开关单元均为NTFT，所述第一信号为高电平信号，所述第二信号为低电平信号，在第一时间段内，所述第n级时钟信号为低电平信号，在第二时间段内，所述第n级时钟信号为高电平信号。
  11. 如权利要求10所述的GOA电路，其中，所述第二开关单元的控制端、所述第二开关单元的第一端及所述第四开关单元的第一端均连接第二节点，所述第二节点接收所述液晶显示装置的起始信号以加载所述第一信号，所述第二节点接收所述液晶显示装置的低电位信号以加载所述第二信号。
  12. 如权利要求10所述的GOA电路，其中，所述第二开关单元的控制端连接第二节点，所述第二节点接收所述液晶显示装置的起始信号以加载所述第一信号，所述第二开关单元的第一端及所述第四开关单元的第一端均电连接高压直流源以加载第一信号，所述第一节点接收所述液晶显示装置的低电位信号以加载所述第二信号。
  13. 一种液晶显示装置，，所述液晶显示装置包括GOA电路，所述GOA电路包括多级上拉控制单元，在前m级上拉控制单元中的第n级上拉控制单元包括信号输出控制电路、第一开关单元及电容，所述第一开关单元包括控制端、第一端及第二端，所述第一开关单元的控制端电连接至电容的一端，所述第一开关单元的第一端接收第n级时钟信号，所述第一开关单元的第二端电连接至第n级扫描线，所述电容一端电连接至所述第一开关单元的控制端，所述电容的另一端电连接至所述第一开关单元的第二端，所述信号输出控制电路用于在第一时间段内给电容充电，且用于在第二时间段内将所述电容的放电路径断开，其中，n为正整数，m为大于或者等于n的正整数，所述第一时间段与所述第二时间段为连续的时间段，且所述第二时间段在所述第一时间段之后。
  14. 如权利要求13所述的液晶显示装置，其中，所述信号输出控制电路包括第二开关单元、第三开关单元及第四开关单元，在第一时间段内，所述第二开关单元导通，所述第三开关单元断开，所述第四开关单元导通，所述电容被充电；在第二时间段内，所述第二开关单元导通，所述第三开关单元导通，所述第四开关单元断开，所述电容的放电路径被断开。
  15. 如权利要求14所述的液晶显示装置，其中，所述第二开关单元、所述第三开关单元及所述第四开关单元均包括控制端、第一端及第二端，所述第二开关单元的控制端及所述第二开关单元的第一端均加载第一信号，所述第二开关单元的第二端电连接至所述第三开关单元的第一端，所述第三开关单元的控制端接收第n级时钟信号，所述第三开关单元的第二端电连接至第一节点以加 载第二信号，所述第四开关单元的控制端电连接至所述第二开关单元的第二端，所述第四开关单元的第一端电连接所述第二开关单元的第一端，所述第四开关单元的第二端电连接至所述第一节点，且所述第四开关单元的第二端电连接至所述第一开关单元的控制端；在第一时间段内，所述第二开关单元导通，所述第三开关单元断开，所述第四开关单元导通，所述电容被充电；在第二时间段内，所述第二开关单元导通，所述第三开关单元导通，所述第四开关单元断开，所述电容的放电路径被断开。
  16. 如权利要求15所述的液晶显示装置，其中，所述第一开关单元、所述第二开关单元、所述第三开关单元及所述第四开关单元均为PTFT，所述第一信号为低电平信号，所述第二信号为高电平信号，在第一时间段内，所述第n级时钟信号为高电平信号，在第二时间段内，所述第n级时钟信号为低电平信号。
  17. 如权利要求15所述的液晶显示装置，其中，所述第一开关单元、所述第二开关单元、所述第三开关单元及所述第四开关单元均为NTFT，所述第一信号为高电平信号，所述第二信号为低电平信号，在第一时间段内，所述第n级时钟信号为低电平信号，在第二时间段内，所述第n级时钟信号为高电平信号。
  18. 如权利要求17所述的液晶显示装置，其中，所述第二开关单元的控制端及所述第二开关单元的第一端均连接第二节点，所述第二节点接收所述液晶显示装置的起始信号以加载所述第一信号，所述第一节点接收所述液晶显示装置的低电位信号以加载所述第二信号。
  19. 如权利要求15所述的液晶显示装置，其中，所述第二开关单元的控制端连接第二节点，所述第二节点接收所述液晶显示装置的起始信号以加载所述第一信号，所述第二开关单元的第一端电连接高压直流源以加载所述第一信号，所述第一节点接收所述液晶显示装置的低电位信号以加载所述第二信号。
  20. 如权利要求13所述的液晶显示装置，其中，所述信号输出控制电路包括第二开关单元、第三开关单元、第四开关单元、第五开关单元及第六开关单元，所述第一开关单元、所述第二开关单元、所述第三开关单元、所述第四开关单元、所述第五开关单元及所述第六开关单元均包括控制端、第一端及第二端，所述第二开关单元的控制端及所述第二开关单元的第一端均加载第一信号，所述第二开关单元的第二端电连接至所述第三开关单元的第一端，所述第三开关单元的控制端接收第n级时钟信号，所述第三开关单元的第二端电连接第一节点以加载第二信号，所述第四开关单元的控制端电连接至所述第二开关单元的第二端，所述第四开关单元的第一端加载第一信号，所述第四开关单元的第二端电连接至所述第五开关单元的第一端，所述第五开关单元的控制端接收第n级时钟信号，所述第五开关单元的第二端电连接至所述第一节点以加载第二信号，所述第六开关单元的控制端电连接至所述第四开关单元的第二端，所述第六开关单元的第一端电连接所述第四开关单元的第一端，所述第六开关单元的第二端电连接第一节点以加载第二信号；在第一时间段内，所述第二开关单元导通、所述第三开关单元断开，所述第四开关单元导通，所述第五开关单元断开，所述第六开关单元导通，所述电容被充电；在第二时间段内，所述第二开关单元导通、所述第三开关单元导通、所述第四开关单元断开，所述电容的放电路径被关闭。
  21. 如权利要求20所述的液晶显示装置，其中，所述第一开关单元、所述第二开关单元、所述第三开关单元、所述第四开关单元、所述第五开关单元及所述第六开关单元均为PTFT，所述第一信号为低电平信号，所述第二信号为高电平信号，在第一时间段内，所述第n级时钟信号为高电平信号，在第二时间段内，所述第n级时钟信号为低电平信号。
  22. 如权利要求20所述的液晶显示装置，其中，所述第一开关单元、所述第二开关单元、所述第三开关单元、所述第四开关单元、所述第五开关单元及所述第六开关单元均为NTFT，所述第一信号为高电平信号，所述第二信号为 低电平信号，在第一时间段内，所述第n级时钟信号为低电平信号，在第二时间段内，所述第n级时钟信号为高电平信号。
  23. 如权利要求22所述的液晶显示装置，其中，所述第二开关单元的控制端、所述第二开关单元的第一端及所述第四开关单元的第一端均连接第二节点，所述第二节点接收所述液晶显示装置的起始信号以加载所述第一信号，所述第二节点接收所述液晶显示装置的低电位信号以加载所述第二信号。
  24. 如权利要求22所述的液晶显示装置，其中，所述第二开关单元的控制端连接第二节点，所述第二节点接收所述液晶显示装置的起始信号以加载所述第一信号，所述第二开关单元的第一端及所述第四开关单元的第一端均电连接高压直流源以加载第一信号，所述第一节点接收所述液晶显示装置的低电位信号以加载所述第二信号。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107274852B (zh) * 2017-08-15 2020-11-06 深圳市华星光电半导体显示技术有限公司 Goa电路及液晶显示装置
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120169709A1 (en) * 2010-12-31 2012-07-05 Seung Kyu Lee Gate driving circuit and display device including the same
CN103996367A (zh) * 2014-04-18 2014-08-20 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路和显示装置
CN105261340A (zh) * 2015-11-09 2016-01-20 武汉华星光电技术有限公司 Goa驱动电路、tft显示面板及显示装置
CN107274852A (zh) * 2017-08-15 2017-10-20 深圳市华星光电半导体显示技术有限公司 Goa电路及液晶显示装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI574276B (zh) * 2015-12-23 2017-03-11 友達光電股份有限公司 移位暫存器及其控制方法
CN106652872B (zh) * 2016-12-30 2019-12-31 深圳市华星光电技术有限公司 Goa驱动电路及显示装置
CN106898290B (zh) * 2017-04-21 2019-08-02 深圳市华星光电半导体显示技术有限公司 扫描驱动电路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120169709A1 (en) * 2010-12-31 2012-07-05 Seung Kyu Lee Gate driving circuit and display device including the same
CN103996367A (zh) * 2014-04-18 2014-08-20 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路和显示装置
CN105261340A (zh) * 2015-11-09 2016-01-20 武汉华星光电技术有限公司 Goa驱动电路、tft显示面板及显示装置
CN107274852A (zh) * 2017-08-15 2017-10-20 深圳市华星光电半导体显示技术有限公司 Goa电路及液晶显示装置

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