WO2018203372A1 - 端末検出装置 - Google Patents

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transmission path
test signal
converter
signal
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崇 桑原
慶洋 明星
洋 板倉
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三菱電機株式会社
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/08—Locating faults in cables, transmission lines, or networks
    • G01R31/11—Locating faults in cables, transmission lines, or networks using pulse reflection methods

Definitions

  • the present invention relates to a terminal detection apparatus that monitors the number of connected terminals and the state of a transmission path using a reflection response waveform for a terminal connected to a multipoint network.
  • TDR Time Domain Reflectometry
  • TDR is a method of monitoring the state of a transmission line by applying a step signal as a test signal to the transmission line and observing a reflected waveform from the transmission line.
  • the applied signal for inspection is implemented by a pulse generator or a function generator.
  • the applied signal is, for example, a wavelength of 50 psec or less.
  • a high-speed pulse signal is required. Therefore, a high frequency is required as a sampling clock of the AD converter for sampling the reflected waveform from the transmission path, and as a result, there is a problem that the cost of the apparatus increases.
  • the present invention has been made to solve such a problem, and an object thereof is to obtain a terminal detection apparatus capable of reducing the cost.
  • a terminal detection apparatus includes a test signal output circuit that outputs a test signal corresponding to a given clock signal to a transmission path to which the terminal is connected, and an AD that samples a reflected signal from the transmission path of the test signal A converter and a control circuit for detecting a waveform change corresponding to the terminal position from the sampling result of the AD converter, and the terminal connected to the transmission path transmits the transmission path at a set interval corresponding to the sampling period of the AD converter. Are arranged at equal intervals.
  • the terminals connected to the transmission line are arranged at a set interval corresponding to the sampling period of the AD converter and at equal intervals in the transmission line.
  • FIG. 1 is a configuration diagram illustrating a relationship between a terminal detection apparatus and a transmission path according to the present embodiment.
  • the network has a configuration in which a terminal detection device 1 and a plurality of terminals 3 are connected to a transmission line 2 using a communication cable or the like at multiple points.
  • the terminal detection device 1 is a device that detects the number and position of the terminals 3 connected on the transmission path 2 based on the TDR technique.
  • the terminal detection apparatus 1 includes an AD converter 11, a test signal output circuit 12, a control circuit 13, a memory 14, and a clock circuit 15.
  • the AD converter 11 is a circuit that converts the reflected signal of the test signal output to the transmission path 2 from an analog signal to a digital signal in accordance with a clock supplied via the control circuit 13.
  • the test signal output circuit 12 is a circuit that outputs a test signal for TDR to the transmission line 2 based on the step signal output from the control circuit 13.
  • the control circuit 13 supplies the step signal to the test signal output circuit 12 and changes the waveform corresponding to the position of the terminal 3 connected to the transmission line 2 based on the reflected signal from the AD converter 11. It is a circuit to detect.
  • the control circuit 13 includes a signal processing unit 131, a delay calculation unit 132, a frequency control unit 133, a timing control unit 134, a step signal output unit 135, a threshold setting unit 136, and a monitoring unit 137.
  • the signal processing unit 131 is a processing unit that observes the reflected signal from the AD converter 11 and determines the connection position on the transmission path 2 of the terminal 3 based on whether or not the observed waveform has a dip.
  • the delay calculation unit 132 is a processing unit that calculates the delay time of the transmission line 2 by observing the dip occurrence time interval of the signal processing unit 131.
  • the frequency control unit 133 is a processing unit that controls the frequency of the clock signal output from the clock circuit 15 according to the delay time calculated by the delay calculation unit 132.
  • the timing control unit 134 is a processing unit that outputs a clock signal from the clock circuit 15 to the AD converter 11 and the step signal output unit 135 as a synchronization signal.
  • the step signal output unit 135 is a processing unit that outputs a step signal as a test signal.
  • the application timing of the step signal in the step signal output unit 135 is synchronized with the sampling operation of the AD converter 11 by the timing control unit 134.
  • the threshold setting unit 136 is a processing unit that sets a threshold for determining the dip in the signal processing unit 131.
  • the monitoring unit 137 is a processing unit for monitoring the connection position of the terminal 3 connected to the transmission path 2 by the TDR method.
  • the memory 14 is a storage unit for holding data processed by the signal processing unit 131.
  • the clock circuit 15 is a circuit that generates a clock based on a control signal of the frequency control unit 133, and is configured by, for example, a PLL (Phase Locked Loop) that makes the generation frequency variable.
  • PLL Phase Locked Loop
  • a number of terminals 3 can be connected to the transmission line 2, but the positions of the terminals 3 in the transmission line 2 are equally spaced and set at intervals corresponding to the sampling clock period in the AD converter 11. Has been.
  • FIG. 2 is a hardware configuration diagram of the control circuit 13.
  • the control circuit 13 includes a processor 1301, a memory 1302, and a bus 1303.
  • the processor 1301 is a processor including a CPU and the like for realizing these functional units by executing programs corresponding to the signal processing unit 131 to the monitoring unit 137.
  • the memory 1302 is a storage unit that holds a program executed by the processor 1301 and constitutes a work area of the processor 1301.
  • a bus 1303 is a communication path for communication connection between the control circuit 13 and an external processing unit such as the AD converter 11 or the test signal output circuit 12.
  • the terminal detection apparatus 1 monitors terminals connected to the transmission path 2 using a TDR technique.
  • the control circuit 13 outputs a step signal from a step signal output unit 135 provided with a step signal as a test signal. Based on this step signal, the test signal output circuit 12 generates a test signal and applies it to the transmission line 2. Note that the output timing of the step signal in the step signal output unit 135 is synchronized with the sampling operation of the AD converter 11 by the timing control unit 134 provided in the control circuit 13.
  • the operation of the timing control unit 134 is shown in the flowchart of FIG. As shown in FIG.
  • step ST101 when a signal is input from the clock circuit 15 to the timing control unit 134 (step ST101), the AD converter 11 and the step signal output unit 135 are based on the input signal. A synchronization signal is output to the two (step ST102).
  • the signal processing unit 131 acquires a threshold value set in advance in the threshold setting unit 136 to determine the presence / absence of a terminal before executing TDR (step ST201).
  • the threshold value may be a voltage value, but may be set by, for example, an amount of change from the observed voltage value of the cable constituting the transmission line 2 (for example, a ratio, a percentage, or a differential voltage amount). The amount of change from can be shown.
  • the signal processing unit 131 acquires the output time when the test signal for TDR observation is applied to the transmission line 2 from the step signal output unit 135 (step ST202).
  • the waveform of the reflection response of the test signal is observed by the AD converter 11, and the signal processing unit 131 acquires the observation waveform data of the reflection response (step ST203).
  • the signal processing unit 131 temporarily stores the observed waveform data in the memory 1302 in the control circuit 13 (step ST204). Note that the observed waveform data may be stored in the memory 14.
  • the signal processing unit 131 determines whether there is a dip in the waveform of the observed waveform data obtained in step ST203 based on the threshold acquired in step ST201 (step ST205). In general, when the terminal 3 is connected to the transmission line 2, the impedance at the connection point decreases, and thus a dip (downward peak) occurs at a position corresponding to the round-trip delay time of the observed waveform. If the signal processing unit 131 determines that there is a dip in the observed waveform (YES in step ST205), the cable point at the time of occurrence of the dip is stored in the memory 1302 (step ST206).
  • step ST205—NO if there is no dip in the observed waveform (step ST205—NO), the process is terminated assuming that the dip corresponding to terminal 3 cannot be detected.
  • a dip downward peak
  • a preset threshold value a preset threshold value
  • the monitoring unit 137 monitors the number and position of the connected terminals 3 based on the presence / absence of the dip observed by the signal processing unit 131 and the data of the occurrence location.
  • FIG. 5 shows the relationship between the waveform input to the AD converter 11, the sampling clock, and the transmission path 2.
  • a dip downward peak
  • the connection positions of the terminals 3 in the transmission line 2 are equally spaced, and the spacing is configured to be the same as the distance corresponding to one period of the sampling clock in the AD converter 11 (in the figure).
  • the position where the terminal 3 is detected is an integral multiple of the interval corresponding to one period of the sampling clock. Therefore, the dip (downward peak) caused by the terminal 3 always has the maximum amplitude at the timing when the AD converter 11 samples, and the detection accuracy can be improved.
  • the monitoring unit 137 is configured to hold the number of connections and the connection positions of the terminals 3 in the normal state on the transmission path 2 as network information, and detects the unauthorized terminal 4 by comparing with the network information.
  • the observation waveform indicated by a solid line is a normal state
  • the observation waveform indicated by a broken line is an observation waveform in a state where the unauthorized terminal 4 is connected.
  • the position where the unauthorized terminal 4 is connected should not have a dip as shown by a solid line, but a dip exists as shown by a broken line. Even when a clear dip cannot be detected, it can be determined that there is no normal state because there is a point where the voltage of the observed waveform is lower than the normal state voltage.
  • FIG. 6 is a flowchart showing the delay time calculation in the delay calculation unit 132 and the clock control operation in the frequency control unit 133.
  • the delay calculation unit 132 acquires distance information between the terminals 3 (step ST301). It is assumed that the delay calculation unit 132 holds information on the distance between the terminals 3 in advance.
  • a step wave for TDR is generated by the step signal output unit 135 (step ST302), a reflected signal from the measurement object is observed by the AD converter 11 (step ST303), and the observed waveform data is stored in the memory 1302.
  • Step ST304 Next, from the observed waveform data obtained, the signal processing unit 131 observes the time interval of dip occurrence between the terminals 3 (step ST305). Next, the delay calculation unit 132 performs transmission by calculating dip occurrence time interval / distance between terminals ⁇ 2 from the distance information between terminals obtained in step ST301 and the dip occurrence time interval obtained in step ST305. A road delay time is calculated (step ST306). The delay calculation unit 132 stores the transmission path delay time in the memory 14 (step ST307).
  • the transmission line delay is expressed in units of s / m, which is a propagation time per unit length.
  • Transmission line delay (s / m) dip interval time / distance (m) / 2 (1)
  • the delay calculation unit 132 can determine the transmission path delay between the terminal detection device 1 and the terminal 3 from Equation (2).
  • Transmission line delay (s / m) Time from step wave application to first dip occurrence ⁇ distance (m) ⁇ 2 (2)
  • the frequency control unit 133 controls the frequency f of the clock circuit 15 based on the transmission path delay time calculated by the delay calculation unit 132 (step ST308).
  • FIG. 7 is a flowchart showing the fine adjustment processing of the sampling clock.
  • the clock circuit 15 generates a clock signal at a frequency designated by the frequency control unit 133 (step ST401).
  • the step signal output unit 135 generates a step wave for TDR (step ST402).
  • the AD converter 11 observes the reflected signal from the measurement object (step ST403), and the signal processing unit 131 stores the observed waveform data in the memory 1302 (step ST404). Further, the signal processing unit 131 determines whether or not the dip has been recognized with the obtained observation waveform (step ST405).
  • step ST405 When the signal processing unit 131 recognizes the dip (YES in step ST405), the frequency control unit 133 determines whether the adjustment for ⁇ f ( ⁇ f to + ⁇ f) has been performed (step ST406), and the adjustment for ⁇ f is completed. If not (step ST406—NO), ⁇ f is adjusted (step ST407), and the process returns to step ST402. It is assumed that the frequency control unit 133 holds the dip value and the ⁇ f value at that time during the fine adjustment process. In step ST405, when the dip is not recognized (step ST405-NO), the process also proceeds to step ST407, and the frequency control unit 133 adjusts the sampling clock by ⁇ f.
  • step ST406 When all the adjustments for ⁇ f have been performed in step ST406 (step ST406—YES), the frequency control unit 133 obtains the value of ⁇ f that provides the maximum dip (step ST408), and stores the value in the memory 14 or The result is stored in the memory 1302 (step ST409), and the frequency fine adjustment processing is terminated. Further, the frequency control unit 133 controls the frequency of the clock signal output from the clock circuit 15 including the obtained ⁇ f. In this way, since the sampling clock can be finely adjusted, the detection accuracy of the terminal can be kept high even if there is a change in the delay characteristics of the cables constituting the transmission path 2.
  • the test signal output circuit that outputs the test signal corresponding to the given clock signal to the transmission path to which the terminal is connected, and the transmission of the test signal
  • An AD converter that samples the reflected signal from the path, and a control circuit that detects a waveform change corresponding to the terminal position from the sampling result of the AD converter, and the terminal connected to the transmission path is the sampling of the AD converter Since the sampling clock of the AD converter can be designed to a frequency corresponding to the connection interval of the terminal, it is not necessary to use a high-speed AD converter. , It is possible to reduce the cost of parts, and consequently the cost of the device.
  • the control circuit includes a delay calculation unit that calculates the delay time of the transmission line from the waveform change detection signal corresponding to the terminal position, and the clock frequency according to the delay time. Since the test signal output circuit outputs the test signal according to the clock signal of the clock frequency, the frequency of the clock signal can be controlled according to the delay time of the transmission path, and as a result The position of the terminal connected to the transmission line can be accurately obtained.
  • FIG. 8 is a configuration diagram of the terminal detection apparatus according to the second embodiment.
  • the terminal detection device 1a according to the second embodiment includes an AD converter 11, a test signal output circuit 12, a control circuit 13a, a memory 14, a clock circuit 15, and a temperature sensor 16.
  • the temperature sensor 16 is a sensor that is provided at a position close to the transmission path 2 in the terminal detection device 1a and detects the temperature of the environment where the transmission path 2 is located.
  • the temperature sensor 16 is provided in the terminal detection device 1a on the assumption that the terminal detection device 1a and the transmission line 2 are in the same environment, but the temperature of the environment where the transmission line 2 is located can be measured. If so, it can be installed anywhere.
  • the delay calculation unit 132a in the control circuit 13a is when the temperature change from the reference value is greater than or equal to the set value.
  • the delay time is calculated.
  • the reference value is, for example, a value at the time of the previous delay time calculation, but may be another value and can be appropriately selected.
  • the other configuration in FIG. 8 is the same as the configuration of the first embodiment shown in FIG. 1, and therefore, the corresponding parts are denoted by the same reference numerals and description thereof is omitted.
  • the reason for adjusting the sampling period when there is a temperature change in the environment where the transmission path 2 is located is as follows.
  • the delay time of the transmission line 2 is determined by the dielectric constant of the insulating material of the cable, but this dielectric constant may vary depending on the temperature.
  • the transmission line delay time of the cable changes, and for example, the sampling timing corresponding to the connection position of the terminal 3 shown in FIG. 5 is shifted. This causes a problem that the detection accuracy of the terminal 3 deteriorates.
  • Deterioration means, for example, that the amount of change in the valley of the dip becomes smaller due to a shift in sampling timing.
  • the second embodiment includes the temperature sensor 16 as the terminal detection device 1a.
  • the delay calculation unit 132a uses the reference terminal.
  • the dip is reconfirmed, and the clock frequency is changed via the frequency control unit 133 to adjust the optimum sampling period. Since other operations are the same as those in the first embodiment, description thereof is omitted here.
  • the temperature sensor that measures the temperature of the environment in which the transmission path is located
  • the delay calculation unit and the frequency control unit are temperature sensors that are based on the reference value. Since the delay time calculation operation and the frequency control operation are performed when the temperature change is greater than or equal to the set value, in addition to the effect of the first embodiment, a change in the delay characteristic of the cable such as a temperature change is likely to occur.
  • the sampling cycle can be reliably adjusted at the timing.
  • FIG. 9 is a configuration diagram of the terminal detection apparatus according to the third embodiment.
  • the terminal detection device 1b according to the third embodiment includes an AD converter 11, a test signal output circuit 12, a control circuit 13b, a memory 14, a clock circuit 15, and a hysteresis comparator 17.
  • the hysteresis comparator 17 is a circuit that detects impulsive noise generated on the transmission line 2.
  • the control circuit 13b includes an impulsive noise detection unit 138 in addition to the signal processing unit 131 to the monitoring unit 137.
  • the basic configuration of the signal processing unit 131 to the monitoring unit 137 is the same as that of the first embodiment, but the step signal output unit 135a is based on the detection result of the impulsive noise detection unit 138 based on the impulsive noise.
  • a step wave is output in synchronism with the timing immediately after the occurrence.
  • the impulsive noise detection unit 138 is configured to monitor the detection result of the hysteresis comparator 17 and notify the step signal output unit 135a that the hysteresis comparator 17 has detected the impulsive noise. Since other configurations are the same as those of the first embodiment, the corresponding parts are denoted by the same reference numerals and description thereof is omitted.
  • FIG. 10 is an explanatory diagram showing the relationship between the state of the transmission path 2 and the waveforms of the respective parts for explaining the operation of the third embodiment.
  • an impulsive noise 102 is periodically generated along with random (Gaussian) noise 101.
  • Tn is the period of impulsive noise.
  • Such an impulsive noise is detected by the hysteresis comparator 17.
  • FIG. 11 is an explanatory diagram showing the operation of the hysteresis comparator 17.
  • the hysteresis comparator 17 is a comparator having two threshold values (first threshold value and second threshold value) having different detection voltages, and does not detect small amplitude noise such as the random noise 101, while Only the impulsive noise 102 having a large amplitude is detected.
  • the hysteresis comparator 17 outputs a high potential voltage value when detecting an input signal higher than the first threshold, and outputs a low potential voltage value when detecting an input signal lower than the second threshold.
  • the detection result by the hysteresis comparator 17 is notified to the impulsive noise detection unit 138 of the control circuit 13b, whereby the impulsive noise detection unit 138 detects the generation timing of the impulsive noise. Furthermore, the step signal output unit 135a outputs a step signal in synchronization with the timing immediately after the occurrence of impulsive noise (see FIG. 10).
  • the impulsive noise is a noise generated due to the operation of switching devices installed around the network system, and thus has a feature that the generation period is constant. For this reason, if TDR observation is started immediately after detection of the impulsive noise 102, TDR can be performed during a period in which the impulsive noise 102 does not occur, and deterioration in detection accuracy can be prevented. That is, since the period of the impulsive noise generation period Tn is not affected by the noise, deterioration of detection accuracy can be prevented by performing TDR observation during this period.
  • the hysteresis comparator that detects the impulsive noise generated in the transmission line is provided, and the test signal output circuit detects the impulsive noise by the hysteresis comparator. Since the test signal is output in synchronization with the timing immediately after the operation, in addition to the effect of the first embodiment, it is possible to prevent the detection accuracy from being deteriorated even when impulsive noise occurs in the transmission line. it can.
  • any component of the embodiment can be modified or any component of the embodiment can be omitted within the scope of the invention.
  • the terminal detection apparatus relates to a configuration for monitoring the number of connected terminals and the state of the transmission path using the reflection response waveform, and is suitable for use in a network monitoring apparatus.

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Abstract

試験信号出力回路（１２）は、制御回路（１３）で制御されたクロック信号に対応して、伝送路（２）に試験信号を出力する。ＡＤ変換器（１１）は、伝送路（２）からの試験信号の反射信号をサンプリングする。制御回路（１３）は、ＡＤ変換器（１１）のサンプリング結果から伝送路（２）に接続された端末（３）の位置に相当する波形変化を検出する。伝送路（２）に接続される端末（３）は、ＡＤ変換器（１１）のサンプリング周期に対応した設定間隔で伝送路（２）に等間隔に配置される。

Description

端末検出装置
　本発明は、多点接続のネットワークに接続される端末に対し、反射応答波形により接続端末の数や伝送路の状態を監視する端末検出装置に関する。
　多数の電子機器が接続され、大容量の通信を行う近年のネットワークでは、セキュリティ強化の要求が高まってきている。ネットワークに接続される電子機器には、規格に準拠しない端末や悪意を持ってセキュリティ情報を転送させる不正端末の接続が問題となっている。こうした状況において、ネットワーク通信を実行する前に、ケーブルなどの伝送路の状態を監視する機能が求められている。
　メタル線ケーブルを伝送路に用いたネットワークで多数の端末が接続される多点接続のシステムにおいて、伝送路に接続されている端末の有無を監視する方法として、ＴＤＲ（Ｔｉｍｅ　Ｄｏｍａｉｎ　Ｒｅｆｌｅｃｔｏｍｅｔｒｙ）の手法が知られている。ＴＤＲは試験信号としてステップ信号を伝送路に印加し、伝送路からの反射波形を観測することにより伝送路の状態を監視する手法である。ＴＤＲを用いることにより、伝送路の特性インピーダンスや伝送路の状態（短絡や断線などの異常）を監視できるのに加えて、伝送路に接続されている端末数や接続位置などの情報も取得することが可能である。
　従来、このようなＴＤＲの手法を、例えば、ＩＣパッケージや半田付けの内部状態を検査する検査装置に適用した例があった（例えば、特許文献１参照）。
特開平０９－６１４８６号公報
　上記従来の検査装置では、検査のための印加信号はパルス発生装置やファンクションジェネレータにより実施するが、検査対象の位置分解能を高く保つためには、印加信号としては、例えば波長が５０ｐｓｅｃ以下といった非常に高速なパルス信号が必要である。従って、伝送路からの反射波形をサンプリングするためのＡＤ変換器のサンプリングクロックとして高い周波数を必要とし、その結果、装置としてコスト高となる課題があった。
　この発明は、かかる問題を解決するためになされたもので、低コスト化を図ることのできる端末検出装置を得ることを目的とする。
　この発明に係る端末検出装置は、与えられたクロック信号に応じた試験信号を、端末が接続された伝送路に出力する試験信号出力回路と、試験信号の伝送路からの反射信号をサンプリングするＡＤ変換器と、ＡＤ変換器のサンプリング結果から端末位置に相当する波形変化を検出する制御回路とを備え、伝送路に接続される端末は、ＡＤ変換器のサンプリング周期に対応した設定間隔で伝送路に等間隔に配置されているようにしたものである。
　この発明に係る端末検出装置は、伝送路に接続される端末の配置を、ＡＤ変換器のサンプリング周期に対応した設定間隔でかつ伝送路に等間隔としたものである。これにより、ＡＤ変換器のサンプリングクロックとして高い周波数を必要とせず、装置としての低コスト化を図ることができる。
この発明の実施の形態１の端末検出装置の構成図である。 この発明の実施の形態１の端末検出装置における制御回路のハードウェア構成図である。 この発明の実施の形態１の端末検出装置のタイミング制御部の動作を示すフローチャートである。 この発明の実施の形態１の端末検出装置の信号処理部の動作を示すフローチャートである。 この発明の実施の形態１の端末検出装置のＡＤ変換器に入力される波形とサンプリングクロックと伝送路との関係を示す説明図である。 この発明の実施の形態１の端末検出装置の遅延算出部における遅延時間算出と周波数制御部におけるクロック制御の動作を示すフローチャートである。 この発明の実施の形態１の端末検出装置のサンプリングクロックの微調整処理を示すフローチャートである。 この発明の実施の形態２の端末検出装置の構成図である。 この発明の実施の形態３の端末検出装置の構成図である。 この発明の実施の形態３の端末検出装置における伝送路の状態と各部の波形との関係を示す説明図である。 この発明の実施の形態３の端末検出装置におけるヒステリシス比較器の動作を示す説明図である。
　以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
　図１は、本実施の形態による端末検出装置と伝送路との関係を示す構成図である。図示のように、ネットワークは、通信ケーブル等を用いた伝送路２に、端末検出装置１と複数の端末３が多点接続されている構成である。端末検出装置１は、伝送路２上に接続されている端末３の数や位置をＴＤＲの手法をベースにして検出する装置である。
　端末検出装置１は、ＡＤ変換器１１、試験信号出力回路１２、制御回路１３、メモリ１４、クロック回路１５を備える。ＡＤ変換器１１は、制御回路１３を介して与えられるクロックに従って、伝送路２に出力された試験信号の反射信号をアナログ信号からデジタル信号に変換する回路である。試験信号出力回路１２は、制御回路１３から出力されるステップ信号に基づいて、ＴＤＲのための試験信号を伝送路２に出力する回路である。制御回路１３は、試験信号出力回路１２へのステップ信号の供給を行うと共に、ＡＤ変換器１１からの反射信号に基づいて、伝送路２に接続されている端末３の位置に相当する波形変化を検出する回路である。この制御回路１３は、信号処理部１３１、遅延算出部１３２、周波数制御部１３３、タイミング制御部１３４、ステップ信号出力部１３５、閾値設定部１３６、監視部１３７を備える。
　信号処理部１３１は、ＡＤ変換器１１からの反射信号を観測し、その観測波形にディップがあるか否かにより端末３の伝送路２上の接続位置を判定する処理部である。遅延算出部１３２は、信号処理部１３１のディップ発生時間間隔を観測して伝送路２の遅延時間を算出する処理部である。周波数制御部１３３は、遅延算出部１３２で算出した遅延時間に応じてクロック回路１５から出力されるクロック信号の周波数を制御する処理部である。タイミング制御部１３４は、クロック回路１５からのクロック信号をＡＤ変換器１１とステップ信号出力部１３５に対して同期信号として出力する処理部である。ステップ信号出力部１３５は、試験信号としてのステップ信号を出力する処理部である。このステップ信号出力部１３５におけるステップ信号の印加タイミングは、タイミング制御部１３４によってＡＤ変換器１１のサンプリング動作と同期が取られている。閾値設定部１３６は、信号処理部１３１におけるディップの判定を行うための閾値を設定する処理部である。監視部１３７は、ＴＤＲの手法により、伝送路２に接続される端末３の接続位置を監視するための処理部である。
　メモリ１４は、信号処理部１３１が処理するデータを保持するための記憶部である。クロック回路１５は、周波数制御部１３３の制御信号に基づいてクロックを発生する回路であり、発生周波数を可変とする例えばＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）などで構成されている。
　伝送路２には多数の端末３を接続することが可能であるが、伝送路２における端末３の位置は等間隔であり、かつ、ＡＤ変換器１１におけるサンプリングクロックの周期に対応した間隔で設定されている。
　図２は、制御回路１３のハードウェア構成図である。
　制御回路１３は、プロセッサ１３０１、メモリ１３０２、バス１３０３からなる。プロセッサ１３０１は、信号処理部１３１～監視部１３７に対応したプログラムを実行することで、これら機能部を実現するためのＣＰＵ等からなるプロセッサである。メモリ１３０２は、プロセッサ１３０１によるプログラム実行時のプログラムを保持すると共にプロセッサ１３０１の作業領域を構成する記憶部である。バス１３０３は、制御回路１３とＡＤ変換器１１や試験信号出力回路１２といった外部の処理部とを通信接続するための通信路である。
　次に、実施の形態１の端末検出装置の動作について説明する。
　端末検出装置１は、ＴＤＲの手法を用いて伝送路２に接続されている端末を監視する。制御回路１３では、試験信号としてのステップ信号を内部に備えたステップ信号出力部１３５からステップ信号を出力する。このステップ信号に基づいて試験信号出力回路１２は試験信号を発生し、伝送路２に印加する。
　なお、ステップ信号出力部１３５におけるステップ信号の出力タイミングは、制御回路１３に備えたタイミング制御部１３４にて、ＡＤ変換器１１のサンプリング動作と同期が取られている。タイミング制御部１３４の動作を図３のフローチャートに示す。図３に示す通り、タイミング制御部１３４では、クロック回路１５から信号がタイミング制御部１３４に入力される（ステップＳＴ１０１）と、入力された信号を基にＡＤ変換器１１とステップ信号出力部１３５の二つへ同期信号を出力する（ステップＳＴ１０２）。
　試験信号出力回路１２から伝送路２に対して印加された試験信号の反射波は、ＡＤ変換器１１で観測され、信号処理部１３１を介して観測データがメモリ１４に格納される。信号処理部１３１の動作フローチャートを図４に示す。
　信号処理部１３１は、先ず、ＴＤＲを実行する前に予め閾値設定部１３６にて端末有無を判定するために設定された閾値を取得する（ステップＳＴ２０１）。なお、閾値は電圧値でも良いが、例えば伝送路２を構成するケーブルの観測電圧値からの変化量（例えば割合やパーセント、差分の電圧量）で設定しても良く、要は基準となる値からの変化量を示せれば良い。次に、信号処理部１３１は、ステップ信号出力部１３５からＴＤＲ観測のための試験信号を伝送路２に印加した出力時刻を取得する（ステップＳＴ２０２）。
　試験信号の反射応答の波形はＡＤ変換器１１にて観測され、信号処理部１３１はこの反射応答の観測波形データを取得する（ステップＳＴ２０３）。信号処理部１３１は、この観測波形データを一旦制御回路１３内のメモリ１３０２に格納する（ステップＳＴ２０４）。なお、観測波形データをメモリ１４に格納するようにしてもよい。
　次に、信号処理部１３１は、ステップＳＴ２０３で得た観測波形データの波形にディップがあるかどうかを、ステップＳＴ２０１で取得した閾値を基に判別する（ステップＳＴ２０５）。一般に、伝送路２に端末３が接続されると、接続箇所のインピーダンスが低下するため、観測波形の往復遅延時間に相当する位置にディップ（下向きピーク）が生じる。信号処理部１３１は、観測波形にディップがあると判定した場合（ステップＳＴ２０５－ＹＥＳ）は、ディップの発生時刻のケーブル地点をメモリ１３０２に格納する（ステップＳＴ２０６）。一方、観測波形にディップが無い場合（ステップＳＴ２０５－ＮＯ）、端末３に相当するディップが検出できない、として、処理を終了する。このように、信号処理部１３１において予め設定されている閾値以下のディップ(下向きピーク)が観測された場合、端末３の接続箇所に相当するディップとして認識する。監視部１３７は、このような信号処理部１３１で観測されたディップの有無と発生箇所のデータに基づいて、接続されている端末３の数と位置を監視する。
　図５は、ＡＤ変換器１１に入力される波形とサンプリングクロックと伝送路２との関係を示したものである。多数の端末３が接続可能な伝送路２に対し、一例として２台の端末３と１台の不正端末４が接続された場合を示している。観測波形では、２台の端末３の接続場所に対応した時間位置において、それぞれディップ（下向きピーク）が生じている。
　ここで、伝送路２における端末３の接続位置は等間隔で、かつ、その間隔はＡＤ変換器１１におけるサンプリングクロックの１周期に対応した距離と同一となる様に構成されている（図中の観測波形の丸印の位置）。これにより、図５において、端末３が検出される位置はサンプリングクロックの１周期に対応した間隔の整数倍となる。従って、ＡＤ変換器１１がサンプリングするタイミングで、必ず、端末３に起因するディップ（下向きピーク）が最大の振幅となり、検出精度を向上することができる。
　また、監視部１３７は、伝送路２における正常状態の端末３の接続数と接続位置をネットワーク情報として保持するよう構成され、このネットワーク情報と比較することで不正端末４の検出を行う。すなわち、図５における不正端末４の位置の観測波形に示すように、本来は存在しない位置でディップが存在することで正常な状態ではないことが検出できる。ここで、実線で示す観測波形が正常状態であり、破線で示す観測波形が不正端末４が接続されている状態の観測波形である。本来、不正端末４が接続されている位置は実線で示すようにディップが存在しないはずであるが、破線で示すようにディップが存在している。また、明確なディップが検出できない場合でも、正常状態の電圧より観測波形の電圧の低下しているポイントがあることから正常状態では無い、と判断することができる。
　さらに、２台の端末間の距離とサンプリングクロックが既知であるとすれば、遅延算出部１３２にて求める伝送路２の遅延時間（伝搬遅延時間）は下式（１）より算出できる。
　図６は、遅延算出部１３２における遅延時間算出と、周波数制御部１３３におけるクロック制御の動作を示すフローチャートである。
　遅延算出部１３２では、先ず、端末３間の距離情報を取得する（ステップＳＴ３０１）。なお、遅延算出部１３２は端末３間の距離の情報を予め保持しているものとする。一方、ステップ信号出力部１３５によってＴＤＲのためのステップ波を発生し（ステップＳＴ３０２）、ＡＤ変換器１１にて測定対象物からの反射信号を観測し（ステップＳＴ３０３）、その観測波形データをメモリ１３０２に格納する（ステップＳＴ３０４）。次に得られた観測波形データから、信号処理部１３１によって、端末３間のディップ発生の時間間隔を観測する（ステップＳＴ３０５）。次に、遅延算出部１３２は、ステップＳＴ３０１で得られた端末間の距離情報とステップＳＴ３０５で得られたディップ発生時間間隔から、ディップ発生時間間隔÷端末間距離÷２の計算を行うことで伝送路遅延時間を算出する（ステップＳＴ３０６）。遅延算出部１３２は、この伝送路遅延時間をメモリ１４に保存する（ステップＳＴ３０７）。
　ここで、伝送路遅延とは、単位長さあたりに伝搬する時間、ｓ／ｍの単位で表される。
伝送路遅延（ｓ／ｍ）＝ディップ間隔時間÷距離（ｍ）÷２　　　（１）
　また、端末検出装置１と端末３の距離が既知であれば、遅延算出部１３２にて、端末検出装置１と端末３間の伝送路遅延は（２）式より求めることができる。
伝送路遅延（ｓ／ｍ）
＝ステップ波印加から初めのディップ発生までの時間÷距離（ｍ）÷２
　　　　　　　　　　　　　　　　　　　　　　（２）
　図５にて、仮にサンプリングクロックが１００ＭＳｐｓ（クロック間隔１０ｎｓ）とした場合、２台の端末３間の距離が４ｍと既知であれば、ディップ間隔が４サンプル＝４０ｎｓなので、式（１）より伝送路遅延＝４０ｎｓ÷４ｍ÷２＝５ｎｓ／ｍと求めることができる。
　これにより、周波数制御部１３３は、遅延算出部１３２で算出した伝送路遅延時間に基づいてクロック回路１５の周波数ｆを制御する（ステップＳＴ３０８）。
　次に、周波数制御部１３３によるサンプリングクロックの微調整処理について説明する。すなわち、このサンプリングクロックの微調整処理とは、観測波形の中でできるだけ大きなディップが得られるサンプリングクロックの周波数ｆを求めるための処理である。図７は、サンプリングクロックの微調整処理を示すフローチャートである。
　先ず、クロック回路１５は、周波数制御部１３３から指定された周波数でクロック信号を発生する（ステップＳＴ４０１）。これにより、タイミング制御部１３４からの同期信号に基づき、ステップ信号出力部１３５がＴＤＲのためのステップ波を発生する（ステップＳＴ４０２）。ＡＤ変換器１１は測定対象物からの反射信号を観測し（ステップＳＴ４０３）、信号処理部１３１は、その観測波形データをメモリ１３０２に格納する（ステップＳＴ４０４）。また、信号処理部１３１は、得られた観測波形でディップを認識したかを判定する（ステップＳＴ４０５）。
　信号処理部１３１がディップを認識した場合（ステップＳＴ４０５－ＹＥＳ）、周波数制御部１３３は、Δｆ分の調整（－Δｆ～＋Δｆ）を行ったかを判定し（ステップＳＴ４０６）、Δｆ分の調整が終了していない場合（ステップＳＴ４０６－ＮＯ）は、Δｆ分の調整を行い（ステップＳＴ４０７）、ステップＳＴ４０２に戻る。なお、周波数制御部１３３は微調整処理中、ディップの値とその時点のΔｆの値を保持しているものとする。また、ステップＳＴ４０５において、ディップを認識しなかった場合（ステップＳＴ４０５－ＮＯ）もステップＳＴ４０７に移行し、周波数制御部１３３は、サンプリングクロックのΔｆ分の調整を行う。ステップＳＴ４０６において、Δｆ分の調整が全て行われた場合（ステップＳＴ４０６－ＹＥＳ）、周波数制御部１３３は、最大のディップが得られるΔｆの値を取得し（ステップＳＴ４０８）、その値をメモリ１４またはメモリ１３０２に保存して（ステップＳＴ４０９）、周波数の微調整処理を終了する。また、周波数制御部１３３は求めたΔｆを含めてクロック回路１５から出力されるクロック信号の周波数を制御する。
　このようにして、サンプリングクロックの微調整を行うことができるため、伝送路２を構成するケーブルの遅延特性に変化があっても、端末の検出精度を高く保つことができる。
　以上説明したように、実施の形態１の端末検出装置によれば、与えられたクロック信号に応じた試験信号を、端末が接続された伝送路に出力する試験信号出力回路と、試験信号の伝送路からの反射信号をサンプリングするＡＤ変換器と、ＡＤ変換器のサンプリング結果から端末位置に相当する波形変化を検出する制御回路とを備え、伝送路に接続される端末は、ＡＤ変換器のサンプリング周期に対応した設定間隔で伝送路に等間隔に配置されているようにしたので、ＡＤ変換器のサンプリングクロックは端末の接続間隔に対応した周波数に設計できるため、高速なＡＤ変換器が不要となり、部品の低コスト化、ひいては装置としての低コスト化を図ることができる
　また、実施の形態１の端末検出装置によれば、制御回路は、端末位置に相当する波形変化の検出信号から伝送路の遅延時間を算出する遅延算出部と、遅延時間に応じてクロック周波数を制御する周波数制御部とを備え、試験信号出力回路はクロック周波数のクロック信号に応じて試験信号を出力するようにしたので、伝送路の遅延時間に応じてクロック信号の周波数を制御でき、その結果、伝送路に接続される端末の位置を正確に求めることができる。
実施の形態２．
　実施の形態２は、伝送路２が位置する環境の温度変化があった場合にサンプリング周期の調整を行うようにしたものである。
　図８は実施の形態２の端末検出装置の構成図である。実施の形態２の端末検出装置１ａは、ＡＤ変換器１１、試験信号出力回路１２、制御回路１３ａ、メモリ１４、クロック回路１５、温度センサ１６を備えている。温度センサ１６は、端末検出装置１ａにおける伝送路２に近接した位置に設けられ、伝送路２が位置する環境の温度を検出するセンサである。なお、ここでは、端末検出装置１ａと伝送路２とが同じ環境下であるとして温度センサ１６を端末検出装置１ａに設けているが、伝送路２が位置する環境の温度を計測することができるならばどこに設けても良い。
　制御回路１３ａにおける遅延算出部１３２ａは、温度センサ１６で検出された値と予め定めた基準値との差が設定値以上あった場合、すなわち基準値からの温度変化が設定値以上あった場合に遅延時間の算出処理を行うよう構成されている。なお、基準値は、例えば前回の遅延時間算出時の値であるが、他の値であっても良く、適宜選択が可能である。図８におけるその他の構成は図１に示した実施の形態１の構成と同様であるため、対応する部分に同一符号を付してその説明を省略する。
　実施の形態２において、伝送路２が位置する環境の温度変化があった場合にサンプリング周期の調整を行うようにする理由は次の通りである。
　一般に、伝送路２の遅延時間はケーブルの絶縁材質の誘電率で決まるが、この誘電率は温度により変化する場合がある。誘電率が周囲温度により変化すると、ケーブルの伝送路遅延時間が変化し、例えば図５に示した端末３の接続位置に対応したサンプリングタイミングがずれる。これにより端末３の検出精度が劣化するという問題が生じる。劣化とは例えば、サンプリングタイミングがずれることにより、ディップの谷の変化量が小さくなることを意味する。このタイミングずれが大きくなり、ディップの無い部分にてサンプリングタイミングが来てしまうと、ディップを見つけられない、つまり端末３を認識できないことになる。
　この問題を解決するため、実施の形態２では、端末検出装置１ａとして温度センサ１６を備え、温度センサ１６による温度監視により、周囲温度に変化が生じた場合は、遅延算出部１３２ａにて基準端末のディップを再確認し、周波数制御部１３３を介してクロック周波数を変更して最適なサンプリング周期の調整を実行する。これ以外の動作は実施の形態１と同様であるため、ここでの説明は省略する。
　以上説明したように、実施の形態２の端末検出装置によれば、伝送路が位置する環境の温度を測定する温度センサを備え、遅延算出部と周波数制御部は、温度センサで、基準値からの温度変化が設定値以上あった場合に遅延時間の算出動作と周波数制御動作を行うようにしたので、実施の形態１の効果に加えて、温度変化といったケーブルの遅延特性の変化が発生し易いタイミングで確実にサンプリング周期の調整を行うことができる。
実施の形態３．
　実施の形態３は、インパルス性雑音が発生した直後のタイミングに同期して試験信号を出力するようにしたものである。
　図９は実施の形態３の端末検出装置の構成図である。実施の形態３の端末検出装置１ｂは、ＡＤ変換器１１、試験信号出力回路１２、制御回路１３ｂ、メモリ１４、クロック回路１５、ヒステリシス比較器１７を備えている。ヒステリシス比較器１７は、伝送路２上で発生するインパルス性雑音を検出する回路である。また、制御回路１３ｂは、信号処理部１３１～監視部１３７に加えて、インパルス性雑音検出部１３８を備えている。ここで、信号処理部１３１～監視部１３７の基本的な構成は実施の形態１と同様であるが、ステップ信号出力部１３５ａが、インパルス性雑音検出部１３８の検出結果に基づいて、インパルス性雑音が発生した直後のタイミングに同期してステップ波を出力するよう構成されている。インパルス性雑音検出部１３８は、ヒステリシス比較器１７の検出結果を監視し、ヒステリシス比較器１７がインパルス性雑音を検出したことをステップ信号出力部１３５ａに通知するよう構成されている。その他の構成については、実施の形態１の構成と同様であるため、対応する部分に同一符号を付してその説明を省略する。
　次に、実施の形態３の端末検出装置の動作について説明する。
　先ず、伝送路２にはランダム（ガウス雑音）雑音に加えて、インパルス性雑音が定期的に生じているものとする。図１０は、実施の形態３の動作を説明するための伝送路２の状態と各部の波形との関係を示す説明図である。
　図１０において、ＴＤＲ観測波形に示すように、ランダム（ガウス）雑音１０１と共に、インパルス性雑音１０２が定期的に発生している。図中、Ｔｎはインパルス性雑音の周期である。このようなインパルス性雑音をヒステリシス比較器１７によって検出する。
　図１１は、ヒステリシス比較器１７の動作を示す説明図である。ヒステリシス比較器１７は、検知電圧の異なる２つの閾値（第１の閾値と第２の閾値）を持つ比較器であり、ランダム雑音１０１の様な小振幅の雑音は検知せず、その一方で、振幅の大きいインパルス性雑音１０２のみを検知する。そして、ヒステリシス比較器１７は、第１の閾値より高い入力信号を検知すると、高電位の電圧値を出力し、第２の閾値より低い入力信号を検知すると、低電位の電圧値を出力する。
　ヒステリシス比較器１７による検出結果は、制御回路１３ｂのインパルス性雑音検出部１３８に通知され、これによりインパルス性雑音検出部１３８が、インパルス性雑音の発生タイミングを検知する。さらに、ステップ信号出力部１３５ａは、インパルス性雑音の発生直後のタイミングに同期してステップ信号を出力する（図１０参照）。
　インパルス性雑音は、ネットワークシステムの周囲に設置されたスイッチング機器の動作に起因して発生する雑音であるため、発生周期が一定であるという特徴を有する。このため、インパルス性雑音１０２を検波した直後にＴＤＲ観測を開始すれば、インパルス性雑音１０２が発生しない期間にＴＤＲを実施し、検出精度の劣化を防止することができる。すなわち、インパルス性雑音の発生周期Ｔｎの期間は、雑音の影響を受けないため、この期間にＴＤＲ観測を実施することで、検出精度の劣化を防止することができる。
　以上説明したように、実施の形態３の端末検出装置によれば、伝送路で発生するインパルス性雑音を検出するヒステリシス比較器を備え、試験信号出力回路は、ヒステリシス比較器がインパルス性雑音を検出した直後のタイミングに同期して試験信号を出力するようにしたので、実施の形態１の効果に加えて、伝送路でインパルス性雑音が発生するような場合でも検出精度の劣化を防止することができる。
　なお、本願発明はその発明の範囲内において、実施の形態の任意の構成要素の変形、もしくは実施の形態の任意の構成要素の省略が可能である。
　以上のように、この発明に係る端末検出装置は、反射応答波形により接続端末の数や伝送路の状態を監視する構成に関するものであり、ネットワーク監視装置に用いるのに適している。
　１，１ａ，１ｂ　端末検出装置、２　伝送路、３　端末、４　不正端末、１１　ＡＤ変換器、１２　試験信号出力回路、１３，１３ａ，１３ｂ　制御回路、１４　メモリ、１５　クロック回路、１６　温度センサ、１７　ヒステリシス比較器。

Claims (4)

  1. 　与えられたクロック信号に応じた試験信号を、端末が接続された伝送路に出力する試験信号出力回路と、
    　前記試験信号の前記伝送路からの反射信号をサンプリングするＡＤ変換器と、
    　前記ＡＤ変換器のサンプリング結果から端末位置に相当する波形変化を検出する制御回路とを備え、
    　前記伝送路に接続される前記端末は、前記ＡＤ変換器のサンプリング周期に対応した設定間隔で前記伝送路に等間隔に配置されていることを特徴とする端末検出装置。
  2. 　制御回路は、
    　端末位置に相当する波形変化の検出信号から伝送路の遅延時間を算出する遅延算出部と、
    　前記遅延時間に応じてクロック周波数を制御する周波数制御部とを備え、
    　前記試験信号出力回路は前記クロック周波数のクロック信号に応じて試験信号を出力することを特徴とする請求項１記載の端末検出装置。
  3. 　前記伝送路が位置する環境の温度を測定する温度センサを備え、
    　前記遅延算出部と前記周波数制御部は、前記温度センサで、基準値からの温度変化が設定値以上あった場合に前記遅延時間の算出動作と前記周波数制御動作を行うことを特徴とする請求項２記載の端末検出装置。
  4. 　前記伝送路で発生するインパルス性雑音を検出するヒステリシス比較器を備え、
    　前記試験信号出力回路は、前記ヒステリシス比較器が前記インパルス性雑音を検出した直後のタイミングに同期して試験信号を出力することを特徴とする請求項１記載の端末検出装置。
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