WO2018143295A1 - 撮像素子および撮像装置 - Google Patents

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WO2018143295A1
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signal
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繁 松本
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株式会社ニコン
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Definitions

  • the present invention relates to an imaging element and an imaging apparatus.
  • Patent Document 1 There is known an imaging device that adds (mixes) the charges of two light receiving elements and reads a potential corresponding to the added charge (Patent Document 1).
  • Patent Document 1 An imaging device that adds (mixes) the charges of two light receiving elements and reads a potential corresponding to the added charge.
  • Patent Document 1 the conventional imaging device has a problem that the conversion gain when converting the added charge into the potential is small.
  • the imaging device includes a first photoelectric conversion unit that photoelectrically converts light to generate charges, and a first charge that accumulates charges generated by the first photoelectric conversion unit.
  • a first pixel having a storage unit and a first output unit connected to the first storage unit; a second photoelectric conversion unit that photoelectrically converts light to generate a charge; and A second pixel having a second accumulation unit that accumulates charges generated by the photoelectric conversion unit, and a second output unit that is disconnected through the second accumulation unit and the second connection unit; ,
  • An adjustment unit for adjusting the capacity is provided to generate charges, and a first charge that accumulates charges generated by the first photoelectric conversion unit.
  • the imaging device includes a first photoelectric conversion unit that photoelectrically converts light to generate charges, and a first charge that accumulates charges generated by the first photoelectric conversion unit.
  • a first pixel having a storage unit, a first output unit connected to the first storage unit via the first connection unit, and a second photoelectric unit that photoelectrically converts light to generate a charge.
  • a second pixel includes the imaging element according to the first or second aspect, and an image generation unit that generates image data based on a signal output from the imaging element.
  • FIG. 3 is a circuit diagram illustrating a configuration of a pixel according to the first embodiment.
  • FIG. 6 is a diagram for explaining an operation example of the image sensor according to the first embodiment. The figure for demonstrating another operation example of the image pick-up element which concerns on 1st Embodiment.
  • FIG. 2 is a circuit diagram showing a configuration of a part of the image sensor according to the first embodiment. 3 is a timing chart showing an operation example of the image sensor according to the first embodiment. 6 is a timing chart showing another operation example of the image sensor according to the first embodiment. 6 is a timing chart showing another operation example of the image sensor according to the first embodiment.
  • FIG. 1 is a block diagram illustrating a configuration of the imaging apparatus according to the first embodiment.
  • FIG. 1 shows a configuration example of an electronic camera 1 (hereinafter referred to as camera 1) which is an example of an imaging apparatus according to the first embodiment.
  • the camera 1 includes an imaging optical system (imaging optical system) 2, an imaging element 3, a control unit 4, a memory 5, a display unit 6, and an operation unit 7.
  • the imaging optical system 2 has a plurality of lenses including a focus adjustment lens (focus lens) and an aperture, and forms a subject image on the imaging element 3. Note that the imaging optical system 2 may be detachable from the camera 1.
  • the image sensor 3 is, for example, a CMOS image sensor.
  • the imaging element 3 receives the light beam that has passed through the exit pupil of the imaging optical system 2 and captures a subject image.
  • the imaging element 3 has a plurality of pixels having a microlens and a plurality of photoelectric conversion units (for example, two photoelectric conversion units) in a two-dimensional shape (row direction and column direction intersecting therewith). Placed in.
  • the photoelectric conversion unit is configured by, for example, a photodiode (PD).
  • PD photodiode
  • the image sensor 3 photoelectrically converts incident light to generate a signal, and outputs the generated signal to the control unit 4.
  • the imaging element 3 has a signal for generating image data, that is, an imaging signal, and a pair of focus detection signals for performing phase-difference focus detection on the focus of the imaging optical system 2, that is, first and first. 2 focus detection signals are output to the control unit 4.
  • the first and second focus detection signals photoelectrically convert the first and second images of the first and second light beams that have passed through the first and second regions of the exit pupil of the imaging optical system 2, respectively. Signal.
  • the memory 5 is a recording medium such as a memory card, for example. Image data and the like are recorded in the memory 5. Writing of data to the memory 5 and reading of data from the memory 5 are performed by the control unit 4.
  • the display unit 6 displays an image based on image data, information relating to shooting such as a shutter speed and an aperture value, a menu screen, and the like.
  • the operation unit 7 includes various setting switches such as a release button and a power switch, and outputs an operation signal corresponding to each operation to the control unit 4.
  • the control unit 4 includes a CPU, a ROM, a RAM, and the like, and controls each unit of the camera 1 based on a control program.
  • the control unit 4 includes an image data generation unit 4a and a focus detection unit 4b.
  • the image data generation unit 4a performs various kinds of image processing on the imaging signal output from the imaging device 3 to generate image data.
  • the image processing includes, for example, known image processing such as gradation conversion processing, color interpolation processing, and contour enhancement processing.
  • the focus detection unit 4b performs a focus detection process necessary for automatic focus adjustment (AF) of the imaging optical system 2 by a known phase difference detection method. Specifically, the focus detection unit 4b detects the image shift amounts of the first and second images based on the pair of focus detection signals output from the image sensor 3, and the defocus amount is detected based on the detected image shift amounts. Calculate the focus amount. The focus adjustment is automatically performed by driving the focus adjustment lens according to the defocus amount.
  • the control unit 4 individually reads signals from the plurality of photoelectric conversion units of each pixel of the image sensor 3 (first control mode), and adds and reads signals from the plurality of photoelectric conversion units (first control mode). 2 control mode).
  • first control mode a signal based on the charge generated by the first photoelectric conversion unit and a signal based on the charge generated by the second photoelectric conversion unit are Read out individually, that is, independently as a pair of focus detection signals.
  • the control unit 4 performs a process of adding signals from each of the first and second photoelectric conversion units and reads out as an imaging signal.
  • the “adding process” includes a process of averaging a plurality of signals, a process of weighting and adding a plurality of signals, and the like.
  • the controller 4 performs the first control mode when performing phase difference AF, reads a pair of focus detection signals from the image sensor 3, and performs the second control mode when generating image data. An imaging signal is read from the imaging element 3.
  • FIG. 2 is a circuit diagram showing the configuration of the pixels of the image sensor 3 according to the first embodiment.
  • the pixel 10 includes a micro lens ML, a first photoelectric conversion unit 11a, a second photoelectric conversion unit 11b, a first transfer unit 12a, a second transfer unit 12b, and a first reset unit 13a.
  • the pixel 10 further includes a first amplification unit 15a, a second amplification unit 15b, a first selection unit 16a, a second selection unit 16b, an addition switch unit 17, and a first connection switch unit. 19a, 2nd connection switch part 19b, 1st area
  • the microlens ML condenses the light incident through the imaging optical system 2 of FIG. 1 on the first photoelectric conversion unit 11a and the second photoelectric conversion unit 11b.
  • the microlens ML surrounds the first and second photoelectric conversion units 11a and 11b in order to indicate that the light beam that has passed through the microlens ML is incident on the first and second photoelectric conversion units 11a and 11b. It is indicated by an oval line. This elliptical shape does not represent the actual size or actual shape of the microlens ML.
  • the first photoelectric conversion unit 11a and the second photoelectric conversion unit 11b are photodiodes PD (PDa, PDb), and have a function of converting incident light into charges and accumulating the photoelectrically converted charges.
  • the first photoelectric conversion unit 11 a and the second photoelectric conversion unit 11 b are arranged corresponding to one microlens ML, and receive light beams that have passed through different regions of the exit pupil of the imaging optical system 2. That is, the first photoelectric conversion unit 11a and the second photoelectric conversion unit 11b are the first and second light fluxes that have passed through the first and second regions of the exit pupil of the imaging optical system 2, respectively. Each of the two images is photoelectrically converted.
  • the first transfer unit 12a includes a transistor M1a controlled by a signal TX1.
  • the first transfer unit 12a transfers the charge photoelectrically converted by the first photoelectric conversion unit 11a to the first accumulation unit 14a. That is, the first transfer unit 12a forms a charge transfer path between the first photoelectric conversion unit 11a and the first storage unit 14a.
  • the transistor M9a of the first connection switch unit 19a is on, the first transfer unit 12a uses the first storage unit 14a and the first storage unit 14a to store the charge photoelectrically converted by the first photoelectric conversion unit 11a.
  • the transistor M1a is a first transfer transistor.
  • Capacitance such as capacitance (parasitic capacitance) of each transistor connected to the first accumulation unit 14a and wiring capacitance is added to the first accumulation unit 14a.
  • the first accumulation unit 14a accumulates (holds) the charge transferred to the first accumulation unit 14a, and converts the charge into a voltage divided by the capacitance value.
  • the first connection switch unit 19a includes a transistor M9a controlled by a signal ADD_FD1, and connects (couples) the first storage unit 14a and the first amplification unit 15a. It can also be said that the first connection switch unit 19a connects the first storage unit 14a and the first region 20a.
  • the capacity of each transistor such as the gate capacity of the first amplifying unit 15a connected to the first area 20a and the capacity of the wiring capacity are added to the first area 20a.
  • the first region 20a accumulates the charge transferred to the first region 20a and converts it into a voltage divided by the capacitance value.
  • the first amplifying unit 15a amplifies and outputs a signal based on the charge transferred from the photoelectric conversion unit.
  • the first amplifying unit 15a includes a transistor M3a.
  • the drain (terminal) of the transistor M3a is connected to the power supply VDD, and the gate (terminal) of the transistor M3a is connected to the drain of the transistor M9a of the first connection switch unit 19a.
  • the source (terminal) of the transistor M3a is connected to the transistor M4a of the first selection unit 16a.
  • the source of the transistor M3a of the first amplifier 15a is connected to the first vertical signal line VLa via the first selector 16a.
  • the first amplifying unit 15a functions as a part of the source follower circuit using the first current source 25a shown in FIG. 3 as a load current source.
  • the transistor M3a is a first amplification transistor.
  • the first reset unit 13a includes a transistor M2a controlled by a signal RS1, resets the charges in the first region 20a and the first storage unit 14a, and the first region 20a and the first storage unit 14a. Reset the voltage.
  • the transistor M2a is a first reset transistor.
  • the first selection unit 16a includes a transistor M4a controlled by the signal SEL1, and outputs a signal from the first amplification unit 15a to the first vertical signal line VLa.
  • the transistor M4a is a first selection transistor.
  • the first output unit according to the present embodiment includes a first amplifying unit 15a, a first selecting unit 16a, and a first reset unit 13a, and the charge generated by the first photoelectric conversion unit 11a Generate and output a signal based on it.
  • the second transfer unit 12b includes a transistor M1b controlled by a signal TX2.
  • the second transfer unit 12b transfers the charge photoelectrically converted by the second photoelectric conversion unit 11b to the second accumulation unit 14b. That is, the second transfer unit 12b forms a charge transfer path between the second photoelectric conversion unit 11b and the second storage unit 14b.
  • the transistor M9b of the second connection switch unit 19b is on, the second transfer unit 12b uses the second storage unit 14b and the second storage unit 14b to store the charges photoelectrically converted by the second photoelectric conversion unit 11b.
  • the transistor M1b is a second transfer transistor.
  • Capacities such as the capacitance of each transistor connected to the second storage unit 14b and the wiring capacity are added to the second storage unit 14b.
  • the second storage unit 14b stores the charge transferred to the second storage unit 14b, and converts the charge into a voltage divided by the capacitance value.
  • the second connection switch unit 19b includes a transistor M9b controlled by the signal ADD_FD2, and connects the second accumulation unit 14b and the second amplification unit 15b. It can also be said that the second connection switch unit 19b connects the second storage unit 14b and the second region 20b.
  • the capacity of each transistor such as the gate capacity of the second amplifying unit 15b connected to the second area 20b and the capacity of the wiring capacity are added to the second area 20b.
  • the second region 20b accumulates the charge transferred to the second region 20b and converts it into a voltage divided by the capacitance value.
  • the second amplification unit 15b amplifies and outputs a signal based on the charge transferred from the photoelectric conversion unit.
  • the second amplifying unit 15b includes a transistor M3b.
  • the drain of the transistor M3b is connected to the power supply VDD, and the gate of the transistor M3b is connected to the drain of the transistor M9b of the second connection switch unit 19b.
  • the source of the transistor M3b is connected to the transistor M4b of the second selection unit 16b.
  • the source of the second amplification unit 15b is connected to the second vertical signal line VLb through the second selection unit 16b.
  • the second amplifying unit 15b functions as a part of the source follower circuit using the second current source 25b shown in FIG. 3 as a load current source.
  • the transistor M3b is a second amplification transistor.
  • the second reset unit 13b includes a transistor M2b controlled by the signal RS2, resets the charges in the second region 20b and the second storage unit 14b, and the second region 20b and the second storage unit 14b. Reset the voltage.
  • the transistor M2b is a second reset transistor.
  • the second selection unit 16b includes a transistor M4b controlled by the signal SEL2, and outputs a signal from the second amplification unit 15b to the second vertical signal line VLb.
  • the transistor M4b is a second selection transistor.
  • the second output unit according to the present embodiment includes a second amplification unit 15b, a second selection unit 16b, and a second reset unit 13b, and the charge generated by the second photoelectric conversion unit 11b Generate and output a signal based on it.
  • the addition switch unit 17 includes a transistor M7 controlled by a signal ADD_FD3, and connects the first storage unit 14a and the second storage unit 14b. It can also be said that the addition switch unit 17 connects the first transfer unit 12a and the second transfer unit 12b.
  • the control unit 4 controls the imaging device 3 to turn off (state) the transistor M7 of the addition switch unit 17, turn on the transistor M9a of the first connection switch unit 19a, and perform the second connection.
  • the transistor M9b of the switch unit 19b is turned on.
  • the electric charge photoelectrically converted by the first photoelectric conversion unit 11a is transferred to the first accumulation unit 14a and the first region 20a.
  • a signal (first pixel signal) corresponding to the charge transferred from the first photoelectric conversion unit 11a is read out to the first vertical signal line VLa by the first amplification unit 15a and the first selection unit 16a. It is.
  • the electric charge photoelectrically converted by the second photoelectric conversion unit 11b is transferred to the second accumulation unit 14b and the second region 20b.
  • a signal (second pixel signal) corresponding to the charge transferred from the second photoelectric conversion unit 11b is read out to the second vertical signal line VLb by the second amplification unit 15b and the second selection unit 16b.
  • the first pixel signal generated according to the charge from the first photoelectric conversion unit 11a is output to the first vertical signal line VLa, and the second photoelectric conversion unit.
  • the second pixel signal generated according to the charge from 11b is output to the second vertical signal line VLb.
  • the first pixel signal and the second pixel signal are output to the control unit 4 as a pair of focus detection signals after being subjected to signal processing by a column circuit or the like which will be described later.
  • the control unit 4 turns on the transistor M7 of the addition switch unit 17.
  • the control unit 4 turns on the transistor M9a of the first connection switch unit 19a, turns off the transistor M9b of the second connection switch unit 19b, turns on the transistor M4a of the first selection unit 16a, and turns on the second selection unit.
  • the transistor M4b of 16b is turned off.
  • the charges photoelectrically converted by the first and second photoelectric conversion units 11a and 11b are transferred by the first and second transfer units 12a and 12b, respectively, and added by the addition switch unit 17.
  • the first amplifying unit 15a and the first selecting unit 16a generate an added pixel signal according to the added charge and read it out to the first vertical signal line VLa.
  • the transistor M9a of the first connection switch unit 19a is turned off, the transistor M9b of the second connection switch unit 19b is turned on, the transistor M4a of the first selection unit 16a is turned off, and the transistor M4b of the second selection unit 16b is turned off.
  • the addition pixel signal is read out to the second vertical signal line VLb.
  • the second control mode includes a one-row reading method for reading out signals for each row of the two-dimensionally arranged pixels 10 and a two-row simultaneous reading method for reading out signals simultaneously in two rows.
  • a one-row reading method for reading out signals for each row of the two-dimensionally arranged pixels 10
  • a two-row simultaneous reading method for reading out signals simultaneously in two rows.
  • FIG. 3 shows one pixel row among the plurality of pixels 10 arranged in a two-dimensional manner.
  • the image sensor 3 is provided with a first vertical signal line VLa and a second vertical signal line VLb for a column of a plurality of pixels 10 arranged in the column direction, that is, the vertical direction.
  • a first current source 25a and a first column circuit unit 40a are provided for the first vertical signal line VLa
  • a second current source 25b and a second column are provided for the second vertical signal line VLb.
  • a column circuit unit 40b is provided.
  • the pixel 10 is shown only in the row direction 1 pixel ⁇ column direction 3 pixel, but the imaging device 3 has, for example, several million pixels to several hundred million pixels Or more pixels.
  • the first current source 25a is connected to each pixel 10 via the first vertical signal line VLa
  • the second current source 25b is connected to each pixel 10 via the second vertical signal line VLb.
  • the first current source 25 a and the second current source 25 b generate a current for reading a signal from each pixel 10.
  • the first current source 25a supplies the generated current to the first vertical signal line VLa and the first selection unit 16a and the first amplification unit 15a of each pixel 10.
  • the second current source 25b supplies the generated current to the second vertical signal line VLb and the second selection unit 16b and the second amplification unit 15b of each pixel 10.
  • the first column circuit unit 40a and the second column circuit unit 40b each include an analog / digital conversion unit (AD conversion unit).
  • the first column circuit unit 40a converts a signal input from each pixel 10 via the first vertical signal line VLa into a digital signal.
  • the second column circuit unit 40b converts a signal input from each pixel 10 via the second vertical signal line VLb into a digital signal.
  • the first column circuit unit 40a and the second column circuit unit 40b output the converted digital signal to a horizontal transfer unit described later.
  • the image sensor 3 is a signal (added pixel signal) corresponding to the charge obtained by adding the charge of the first photoelectric conversion unit 11a and the charge of the second photoelectric conversion unit 11b. Is read out to the first vertical signal line VLa, for example.
  • the addition pixel signal is read from the pixels 10 in the first row, that is, the pixels 10 in the bottom row.
  • the transistor M7 of the addition switch unit 17 is on
  • the transistor M9a of the first connection switch unit 19a is on
  • the transistor M9b of the second connection switch unit 19b is off.
  • the transistor M4a of the first selection unit 16a is on, and the transistor M4b of the second selection unit 16b is off.
  • the transistors M4a and M4b of the first and second selection units 16a and 16b are turned off.
  • ON indicates that the transistor is ON (connected state, conductive state, short-circuit state)
  • OFF indicates that the transistor is OFF (disconnected state, non-conductive state, open state, cut-off state).
  • the transistor M7 of the addition switch unit 17 is turned on, and the transistor M9a of the first connection switch unit 19a is turned on, so that the first storage unit 14a and the second storage unit 14b
  • the first region 20a is electrically connected to each other.
  • the first transfer unit 12a and the second transfer unit 12b are electrically connected to each other. Since the transistor M9b of the second connection switch unit 19b is off, the second region 20b is electrically disconnected from the first storage unit 14a, the second storage unit 14b, and the first region 20a. .
  • the capacitances of the first storage unit 14a, the second storage unit 14b, and the first region 20a are electrically connected, and the first photoelectric conversion unit 11a and the second photoelectric conversion unit 11b
  • the transferred charge is distributed to the respective capacitors.
  • the voltage of the first accumulation unit 14a, the voltage of the second accumulation unit 14b, and the voltage of the first region 20a are averaged and input to the first amplification unit 15a. That is, the first amplifying unit 15a is supplied with the charge obtained by adding the accumulated charges of the first and second accumulating units 14a and 14b and the first region 20a to the first and second accumulating units 14a, 14a, 14b and the voltage divided by the combined capacitance value of each capacitance of the first region 20a are input.
  • the transistor M4a of the first selection unit 16a is turned on, so that the first amplification unit 15a is supplied with current from the first current source 25a and operates in the saturation region.
  • the gate capacitance of the first amplifying unit 15a has a substantially constant capacitance value. Since the gate capacity of the first amplifying unit 15a is a substantially constant value, the combined capacity of the capacity of the first storage unit 14a, the capacity of the second storage unit 14b, and the capacity of the first region 20a is also a predetermined value. Remains.
  • the first amplifying unit 15a generates an addition pixel signal based on a voltage obtained by dividing the charge obtained by adding the accumulated charges of the first and second accumulation units 14a and 14b and the first region 20a by the combined capacitance value. Generate.
  • the added pixel signal is sent to the first vertical signal line VLa via the first selector 16a.
  • the addition pixel signal is read from the pixel 10 in the first row to the first vertical signal line VLa
  • the second row, the third row, and the pixel 10 in the image sensor 3 are thereafter row-wise.
  • the pixel signals are sequentially selected, and the addition pixel signal is read from the pixel 10 to the first vertical signal line VLa.
  • the added pixel signal of the pixel 10 output to the first vertical signal line VLa is converted to a digital signal by the first column circuit unit 40a and then output to the control unit 4 as an imaging signal.
  • the added pixel signal of the pixels 10 in each row is read out to the first vertical signal line VLa.
  • the image sensor 3 can stop the generation of current by the second current source 25b connected to the second vertical signal line VLb from which the addition pixel signal is not read, and the power consumption of the image sensor 3 can be reduced. Can be reduced.
  • the transistor M4a of the first selection unit 16a is turned off, the transistor M4b of the second selection unit 16b is turned on, the transistor M9a of the first connection switch unit 19a is turned off, and the transistor M9b of the second connection switch unit 19b is turned off.
  • the added pixel signal can be read from the pixel 10 to the second vertical signal line VLb.
  • the conversion gain when the first and second storage units 14a, 14b and the first region 20a convert the charge into voltage is the capacitance of the first storage unit 14a, the second The reciprocal of the combined capacity value of the capacity of the storage unit 14b and the capacity of the first region 20a. For this reason, the conversion gain can be increased as compared with the case where the second region 20b is electrically connected to the first and second storage units 14a and 14b and the first region 20a. . As a result, the S / N ratio can be improved and an added pixel signal with less noise can be obtained.
  • the conversion gain when converting charge into voltage that is, the capacity of the first storage section 14a, the capacity of the second storage section 14b, and the capacity of the first region 20a.
  • the reciprocal of the combined capacitance value is always substantially constant.
  • the addition pixel signal is a signal with high linearity depending on the accumulated charges in the first and second accumulation units 14a and 14b and the first region 20a.
  • the transistor M9b of the second connection switch unit 19b is turned off, so that the second region 20b includes the first and second storage units 14a and 14b, and the first storage unit 14b. Electrically disconnected from region 20a.
  • region where an electric charge is transferred from the 1st and 2nd photoelectric conversion parts 11a and 11b becomes small. That is, the electric charges generated by the first and second photoelectric conversion units 11a and 11b are not accumulated in the capacitance of the second region 20b, but the first and second accumulation units 14a and 14b, and the first Are accumulated in the respective capacities of the regions 20a. As a result, the charge voltage conversion gain can be increased.
  • the gate capacitance of the transistor M3b of the second amplifying unit 15b is electrically disconnected from the first and second accumulating units 14a and 14b and the first region 20a. For this reason, the conversion gain when changing the transferred charge to voltage is the reciprocal of the combined capacitance value of the capacitance of the first accumulation unit 14a, the capacitance of the second accumulation unit 14b, and the capacitance of the first region 20a. Thus, it becomes a substantially constant value without being affected by the fluctuation of the gate capacitance of the transistor M3b.
  • the first connection switch unit 19a and the second connection switch unit 19b are deleted from the pixel 10 of FIG.
  • the first storage unit 14a, the second storage unit 14b, the first region 20a, and the second region 20b are electrically connected to each other.
  • the first amplifying unit 15a has a charge obtained by adding the accumulated charges of the first and second accumulation units 14a and 14b and the first and second regions 20a and 20b, and the first and second accumulation units 14a, The voltage divided by the combined capacitance value of the capacitance of 14b and the first and second regions 20a and 20b is input.
  • the conversion gains of the first and second accumulation units 14a and 14b and the first and second regions 20a and 20b are the capacitance of the first accumulation unit 14a, the capacitance of the second accumulation unit 14b, and the first region 20a. And the reciprocal of the combined capacity value of the capacity of the second region 20b. For this reason, the conversion gain decreases, and the S / N ratio decreases.
  • the transistor M4a of the first selection unit 16a When the transistor M4a of the first selection unit 16a is turned on and the transistor M4b of the second selection unit 16b is turned off, a current is supplied to the first amplification unit 15a, but the second amplification unit 15b. Is not supplied with current, and the second amplifier 15b operates in the weak inversion region.
  • the gate capacitance of the second amplifying unit 15b changes according to the signal input to the gate.
  • the combined capacitance added to the first amplifying unit 15a also fluctuates due to the fluctuation of the gate capacitance of the second amplifying unit 15b, and the conversion gain of the charge voltage fluctuates.
  • FIG. 4 is a diagram for explaining the two-row simultaneous reading method in the second control mode.
  • the addition pixel signal is read from the pixels in one row to the first vertical signal line VLa, and at the same time, from the pixels in the other row. Reads out the added pixel signal to the second vertical signal line VLb. This will be described in detail below.
  • the transistor M7 of the addition switch unit 17 is on, the transistor M9a of the first connection switch unit 19a is on, and the transistor M9b of the second connection switch unit 19b is off.
  • the transistor M4a of the first selection unit 16a is turned on, and the transistor M4b of the second selection unit 16b is turned off.
  • the transistor M7 of the addition switch unit 17 is on, the transistor M9a of the first connection switch unit 19a is off, and the transistor M9b of the second connection switch unit 19b is on.
  • the transistor M4a of the first selection unit 16a is further off, and the transistor M4b of the second selection unit 16b is on.
  • An added pixel signal based on the charge added from the pixels 10 in the first row is read out to the first vertical signal line VLa, and at the same time, the pixels 10 in the second row are sent to the second vertical signal line VLb.
  • the added pixel signal based on the added charge is read out.
  • the addition pixel signals of the pixels for two rows can be read simultaneously. For this reason, it is possible to read out signals from each pixel 10 arranged in the image sensor 3 at high speed.
  • FIG. 5 is a circuit diagram showing the pixel 10 of the image sensor 3 according to the first embodiment in a two-dimensional form and showing a more detailed circuit configuration.
  • FIG. 6 is a timing chart showing an operation example of the image sensor 3 in the first control mode.
  • FIG. 7 is a timing chart illustrating an operation example of the image sensor 3 in the case of the one-row reading method in the second control mode.
  • FIG. 8 is a timing chart showing an operation example of the image sensor 3 in the case of the two-row simultaneous reading method in the second control mode.
  • the imaging device 3 includes a plurality of pixels 10 arranged in a matrix, a first current source 25a (first current source 25a1 to first current source 25a3), and a second current source 25a. And a current source 25b (second current source 25b1 to second current source 25b3).
  • the image pickup device 3 includes a first current control unit 30a (first current control unit 30a1 to first current control unit 30a3) and a second current control unit 30b (second current control unit 30b1 to second current control unit 30a1). 2 current control units 30b3).
  • the image pickup device 3 further includes a first column circuit unit 40a (first column circuit unit 40a1 to first column circuit unit 40a3) and a second column circuit unit 40b (second column circuit unit 40b1 to second column circuit unit 40b1). 2 column circuit section 40b3), vertical drive section 50, and horizontal transfer section 60.
  • a first vertical signal line VLa (first vertical signal line VLa1 to first vertical signal line VLa3) and a second vertical signal line VLb (second vertical signal line) corresponding to each column of the pixels 10.
  • VLb1 to second vertical signal line VLb3) are provided.
  • a first current source 25a, a first current control unit 30a, and a first column circuit unit 40a are provided for the first vertical signal line VLa.
  • a second current source 25b, a second current control unit 30b, and a second column circuit unit 40b are provided for the second vertical signal line VLb.
  • the pixel 10 is shown as 3 pixels in the row direction ⁇ 3 pixels in the column direction.
  • the vertical drive unit 50 supplies the signal TX, the signal RS, the signal SEL1, the signal SEL2, the signal ADD_FD1, the signal ADD_FD2, and the signal ADD_FD3 to each pixel 10, and controls each pixel 10.
  • the first current control unit 30a includes switch units 31a and 32a and an inverter unit 33a
  • the second current control unit 30b includes switch units 31b and 32b and an inverter unit 33b.
  • the vertical driving unit 50 supplies the signal CS1_EN, the signal CS2_EN, and the voltage Vclip to the first current control unit 30a and the second current control unit 30b.
  • the first transfer unit 12a and the second transfer unit 12b are controlled by the same signal TX
  • the first reset unit 13a and the second reset unit 13b are the same signal. Controlled by RS.
  • the horizontal transfer unit 60 sequentially transfers the digital signals converted by the first column circuit unit 40a and the second column circuit unit 40b to a signal processing unit (not shown).
  • the signal processing unit performs signal processing such as correlated double sampling and signal amount correction on the signal input from the horizontal transfer unit 60 and outputs the signal to the control unit 4 of the camera 1.
  • the horizontal axis indicates time, and in the first control mode, the control signal input to each part of the image sensor 3 in FIG. 5.
  • the control signal when the control signal is at a high level (for example, a power supply potential), the transistor to which the control signal is input is turned on, and when the control signal is at a low level (for example, the ground potential), the control signal is input. The transistor is turned off.
  • the vertical driving unit 50 sets the signals ADD_FD1 ⁇ 2> to ⁇ 0> to high level, the signals ADD_FD2 ⁇ 2> to ⁇ 0> to high level, and the signals ADD_FD3 ⁇ 2> to ⁇ 0> to low level. Set to the control mode.
  • the signal ADD_FD1 becomes high level
  • the first accumulation unit 14a and the first amplification unit 15a of each pixel 10 are electrically connected to each other
  • the signal ADD_FD2 becomes high level
  • the second accumulation unit 14b and the second amplification unit 15b are electrically connected to each other.
  • the signal ADD_FD3 becomes a low level
  • the first accumulation unit 14a and the second accumulation unit 14b of each pixel 10 are electrically disconnected.
  • the vertical drive unit 50 sets the signal CS1_EN to a high level and also sets the signal CS2_EN to a high level.
  • the switch unit 31a of the first current control unit 30a is turned on.
  • a current is supplied to the first vertical signal line VLa from the first current source 25a via the switch unit 31a.
  • the switch unit 31b of the second current control unit 30b is turned on. Thereby, a current is supplied from the second current source 25b to the second vertical signal line VLb via the switch unit 31b.
  • the signal RS ⁇ 2> is set to the high level, so that the transistors M2a and M2b of the first and second reset units 13a and 13b are turned on in the pixel 10 in the uppermost row. .
  • the potentials of the first accumulation unit 14a, the second accumulation unit 14b, the first region 20a, and the second region 20b are respectively reset potentials.
  • the signal SEL1 ⁇ 2> becomes high level, so that a signal based on the reset potential is output to the first vertical signal line VLa by the first amplifying unit 15a and the first selecting unit 16a.
  • a signal (first noise signal) when the potentials of the first accumulation unit 14a and the first region 20a are reset to the reset potential is read out to the first vertical signal line VLa.
  • the first noise signal from each pixel 10 output to the first vertical signal line VLa is input to the first column circuit units 40a1 to 40a3 and converted into digital signals.
  • the signal SEL2 ⁇ 2> becomes high level, so that a signal (second noise signal) when the potentials of the second accumulation unit 14b and the second region 20b are reset to the reset potential is obtained.
  • the second amplifying unit 15b and the second selecting unit 16b read the data to the second vertical signal line VLb.
  • the second noise signal from each pixel 10 output to the second vertical signal line VLb is input to each of the second column circuit units 40b1 to 40b3 and converted into a digital signal.
  • the signal TX ⁇ 2> goes high, so that the transistors M1a and M1b of the first and second transfer units 12a and 12b are turned on. Thereby, the electric charge photoelectrically converted by the first photoelectric conversion unit 11a is transferred to the first accumulation unit 14a and the first region 20a. Moreover, the electric charge photoelectrically converted by the second photoelectric conversion unit 11b is transferred to the second accumulation unit 14b and the second region 20b.
  • the first pixel signal is output to the first vertical signal line VLa by the first amplifier 15a and the first selector 16a.
  • the first pixel signal from each pixel 10 output to the first vertical signal line VLa is input to the first column circuit units 40a1 to 40a3 and converted into digital signals.
  • the second pixel signal is output to the second vertical signal line VLb by the second amplification unit 15b and the second selection unit 16b. .
  • the second pixel signal from each pixel 10 output to the second vertical signal line VLb is input to the second column circuit units 40b1 to 40b3 and converted into a digital signal.
  • the noise signal and the pixel signal converted into the digital signal are input to the signal processing unit via the horizontal transfer unit 60.
  • the signal processing unit performs correlated double sampling for performing difference processing between the noise signal of the pixel 10 and the added pixel signal.
  • the horizontal axis indicates time, and indicates a control signal input to each part of the image sensor 3 in FIG. 5 in the case of the one-line readout method in the second control mode.
  • the vertical driving unit 50 sets the signals ADD_FD1 ⁇ 2> to ⁇ 0> to high level, the signals ADD_FD2 ⁇ 2> to ⁇ 0> to low level, and the signals ADD_FD3 ⁇ 2> to ⁇ 0> to high level. Set to the control mode.
  • the first accumulation unit 14a and the first amplification unit 15a of each pixel 10 are electrically connected to each other, and when the signal ADD_FD2 becomes low level, The second accumulation unit 14b and the second amplification unit 15b are electrically disconnected from each other. Further, when the signal ADD_FD3 becomes a high level, the first accumulation unit 14a and the second accumulation unit 14b of each pixel 10 are electrically connected.
  • the vertical drive unit 50 sets the signal CS1_EN to a high level and the signal CS2_EN to a low level.
  • the signal CS1_EN becomes high level
  • a current is supplied from the first current source 25a to the first vertical signal line VLa.
  • the switch unit 31b of the second current control unit 30b is turned off and the switch unit 32b is turned on. Thereby, the supply of current from the second current source 25b is stopped and the voltage Vclip is supplied to the second vertical signal line VLb via the switch unit 32b.
  • the second vertical signal line VLb is fixed to a predetermined voltage, and the floating state is avoided.
  • the signal RS ⁇ 2> is set to the high level, so that the transistors M2a and M2b of the first and second reset units 13a and 13b are turned on in the pixel 10 in the uppermost row. .
  • the potentials of the first accumulation unit 14a, the second accumulation unit 14b, the first region 20a, and the second region 20b are respectively reset potentials.
  • the first and second storage units 14a and 14b and the first region 20a are connected. Are averaged.
  • the signal SEL1 ⁇ 2> becomes high level, so that a signal based on the reset potential is output to the first vertical signal line VLa by the first amplifying unit 15a and the first selecting unit 16a.
  • a noise signal when the potentials of the first and second accumulation units 14a and 14b and the first region 20a are reset to the reset potential is read out to the first vertical signal line VLa.
  • the noise signal from each pixel 10 output to the first vertical signal line VLa is input to the first column circuit units 40a1 to 40a3 and converted into digital signals.
  • the signal TX ⁇ 2> goes high, so that the transistors M1a and M1b of the first and second transfer units 12a and 12b are turned on. Thereby, the electric charges photoelectrically converted by the first and second photoelectric conversion units 11a and 11b are transferred to the first and second accumulation units 14a and 14b and the first region 20a.
  • the addition pixel signal is output to the first vertical signal line VLa by the first amplification unit 15a and the first selection unit 16a.
  • the added pixel signal from each pixel 10 output to the first vertical signal line VLa is input to the first column circuit units 40a1 to 40a3 and converted into digital signals.
  • the noise signal converted into the digital signal and the addition pixel signal are input to the signal processing unit via the horizontal transfer unit 60.
  • the signal processing unit performs correlated double sampling for performing difference processing between the noise signal of the pixel 10 and the added pixel signal.
  • the horizontal axis indicates time, and indicates a control signal input to each part of the image sensor 3 in FIG. 5 in the case of the two-row simultaneous reading method in the second control mode.
  • the vertical drive unit 50 sets the signals ADD_FD1 ⁇ 2> and ⁇ 0> to a high level and the signal ADD_FD1 ⁇ 1> to a low level. Further, the vertical driving unit 50 sets the signals ADD_FD2 ⁇ 2> and ⁇ 0> to a low level and the signal ADD_FD2 ⁇ 1> to a high level. Further, the vertical drive unit 50 sets the signals ADD_FD3 ⁇ 2> to ⁇ 0> to a high level. When the signal ADD_FD3 becomes high level, the first accumulation unit 14a and the second accumulation unit 14b of each pixel 10 are electrically connected.
  • the signals ADD_FD1 ⁇ 2> and ⁇ 0> are set to a high level, whereby the first accumulation unit 14a and the first amplification unit 15a are electrically connected to each other. . Further, when the signals ADD_FD2 ⁇ 2> and ⁇ 0> are set to the low level, the second accumulation unit 14b and the second amplification unit 15b are electrically disconnected from each other.
  • the signal ADD_FD1 ⁇ 1> becomes low level, whereby the first accumulation unit 14a and the first amplification unit 15a are electrically disconnected from each other. Further, when the signal ADD_FD2 ⁇ 1> becomes a high level, the second accumulation unit 14b and the second amplification unit 15b are electrically connected to each other.
  • the vertical drive unit 50 sets the signal CS1_EN to a high level and also sets the signal CS2_EN to a high level.
  • the first vertical signal line VLa is supplied with a current from the first current source 25a
  • the second vertical signal line VLb is supplied with a current from the second current source 25b.
  • the signal RS ⁇ 2> is set to the high level, so that the transistors M2a and M2b of the first and second reset units 13a and 13b are turned on in the pixel 10 in the uppermost row. .
  • the potentials of the first accumulation unit 14a, the second accumulation unit 14b, the first region 20a, and the second region 20b are respectively reset potentials.
  • the first and second storage units 14a and 14b and the first region 20a are connected. Are averaged.
  • the signal SEL1 ⁇ 2> becomes a high level, so that a signal based on the reset potential of the pixel 10 in the uppermost row is transmitted to the first vertical portion by the first amplifying unit 15a and the first selecting unit 16a. It is output to the signal line VLa. That is, a noise signal when the potentials of the first and second accumulation units 14a and 14b and the first region 20a are reset to the reset potential is read out to the first vertical signal line VLa.
  • the noise signal from each pixel 10 in the uppermost row output to the first vertical signal line VLa is input to the first column circuit units 40a1 to 40a3 and converted into digital signals.
  • the signal RS ⁇ 1> becomes high level, so that the transistors M2a and M2b of the first and second reset units 13a and 13b are turned on in the pixels 10 in the central row.
  • the potentials of the first accumulation unit 14a, the second accumulation unit 14b, the first region 20a, and the second region 20b are respectively reset potentials.
  • the first and second accumulation units 14a and 14b and the second region 20b are connected. Are averaged.
  • the signal SEL2 ⁇ 1> is set to the high level, so that the signal based on the reset potential of the pixels 10 in the central row is transmitted to the second vertical portion by the second amplifying portion 15b and the second selecting portion 16b. It is output to the signal line VLb. That is, the noise signal when the potentials of the first and second accumulation units 14a and 14b and the second region 20b are reset to the reset potential is read out to the second vertical signal line VLb.
  • the noise signal from each pixel 10 in the central row output to the second vertical signal line VLb is input to the second column circuit units 40b1 to 40b3 and converted into a digital signal.
  • the signal TX ⁇ 2> is set to the high level, whereby the transistors M1a and M1b of the first and second transfer units 12a and 12b are turned on in the pixel 10 in the uppermost row. Thereby, the electric charges photoelectrically converted by the first and second photoelectric conversion units 11a and 11b are transferred to the first and second accumulation units 14a and 14b and the first region 20a.
  • the addition pixel signal of the pixel 10 in the uppermost row is transferred to the first vertical signal line VLa by the first amplification unit 15a and the first selection unit 16a. Is output.
  • the added pixel signals from the pixels 10 in the uppermost row output to the first vertical signal line VLa are input to the first column circuit units 40a1 to 40a3 and converted into digital signals.
  • the signal TX ⁇ 1> becomes a high level, so that the transistors M1a and M1b of the first and second transfer units 12a and 12b are turned on in the pixels 10 in the central row. Thereby, the electric charges photoelectrically converted by the first and second photoelectric conversion units 11a and 11b are transferred to the first and second accumulation units 14a and 14b and the second region 20b.
  • the added pixel signal of the pixels 10 in the center row is transmitted to the second vertical signal line VLb by the second amplification unit 15b and the second selection unit 16b. Is output.
  • the added pixel signal from each pixel 10 in the central row output to the second vertical signal line VLb is input to the second column circuit units 40b1 to 40b3 and converted into a digital signal.
  • the noise signal converted into the digital signal and the addition pixel signal are input to the signal processing unit via the horizontal transfer unit 60.
  • the signal processing unit performs correlated double sampling for performing difference processing between the noise signal of the pixel 10 and the added pixel signal.
  • the control unit 4 controls the image sensor 3 in the first control mode when the camera 1 performs the focus adjustment operation.
  • the control unit 4 reads the image sensor 3 in the second control mode in the one-row reading method or the two-row simultaneous reading. Control by method. Therefore, when the camera 1 performs the focus adjustment operation while displaying the through image (live view image) of the subject on the display unit 6, the control unit 4 performs the second control on the image sensor 3 in a time division manner.
  • the mode is controlled by the one-row reading method or the two-row simultaneous reading method, and is controlled by the first control mode.
  • the control unit 4 controls the image sensor 3 by the one-row reading method or the two-row simultaneous reading method in the second control mode.
  • the control unit 4 sets the image sensor 3 in the second control mode 2 for high-speed reading of the added pixel signal. Control by row readout method.
  • the control unit 4 reads the addition pixel signal at a high speed to reduce image blurring.
  • the image sensor 3 is controlled by the two-row simultaneous readout method in the second control mode.
  • the control unit 4 performs the second control on the image sensor 3 in order to reduce battery consumption.
  • the mode is controlled by the one-line readout method.
  • the imaging device 3 includes a first photoelectric conversion unit 11a that photoelectrically converts incident light to generate a first charge, and a second photoelectric conversion unit 11b that photoelectrically converts incident light to generate a second charge.
  • a first accumulation unit 14a that accumulates the first charge generated by the first photoelectric conversion unit 11a
  • a second accumulation unit 14b that accumulates the second charge generated by the second photoelectric conversion unit 11b.
  • a first switch for connecting and disconnecting the first storage unit 14a and the second storage unit 14b, and a first output unit (first switch) connected to the first storage unit 14a Amplifier 15a and first selector 16a), second storage 14b and second output section (second connection section) connected via the second connection section (second connection switch section 19b).
  • the pixel 10 having the amplifying unit 15b and the second selecting unit 16b).
  • the transistor M9b of the second connection switch unit 19b is turned off, so that the second region 20b becomes the first and second storage units 14a and 14b, the first region 20a, and the second region 20b.
  • the first amplifying unit 15a is electrically disconnected. For this reason, the conversion gain of the charge voltage can be increased. As a result, the S / N ratio can be improved and an added pixel signal with less noise can be obtained.
  • the first amplification unit 15a is electrically disconnected from the gate capacitance of the transistor M3b of the second amplification unit 15b. It is. For this reason, it is possible to prevent the conversion gain from fluctuating due to the influence of the fluctuation of the gate capacitance of the transistor M3b. As a result, an added pixel signal with high linearity can be obtained.
  • the pixel configuration may include only one of the first connection switch unit 19a and the second connection switch unit 19b.
  • a pixel 10 ⁇ / b> A having a first connection switch unit 19 a and a pixel 10 ⁇ / b> B having a second connection switch unit 19 b may be arranged in the image sensor 3.
  • the transistor M9a of the first connection switch unit 19a of the pixel 10A When the transistor M9a of the first connection switch unit 19a of the pixel 10A is turned off, the first region 20a is electrically disconnected from the first and second storage units 14a and 14b and the second region 20b. Is done. For this reason, the conversion gain of the 1st and 2nd accumulation
  • the transistor M9b of the second connection switch unit 19b of the pixel 10B when the transistor M9b of the second connection switch unit 19b of the pixel 10B is turned off, the second region 20b is electrically connected to the first and second storage units 14a and 14b and the first region 20a. Disconnected.
  • region 20a can be enlarged.
  • the addition pixel signal is read out from the pixel 10A in one row to the second vertical signal line VLb and added simultaneously from the pixels 10B in the other row.
  • the pixel signal can be read out to the first vertical signal line VLa.
  • the configuration of the pixel 10 may be a configuration having one photoelectric conversion unit.
  • the pixel 10 is provided with an addition switch unit 17 and a connection switch unit 19.
  • the addition switch unit 17 connects the storage units 14 of the plurality of pixels 10 arranged in the row direction, for example.
  • the connection switch unit 19 connects the storage unit 14 and the amplification unit 15.
  • the control unit 4 can turn off the connection switch unit 19 to separate the storage unit 14 and the amplification unit 15 of the pixel 10 and increase the conversion gain of the charge voltage.
  • the connection switch unit 19 may not be provided for each pixel 10.
  • a pixel having the connection switch unit 19 and a pixel not having the connection switch unit 19 may be arranged.
  • pixels having the connection switch unit 19 and pixels not having the connection switch unit 19 may be alternately arranged.
  • the addition switch unit 17 may not be arranged for each pixel 10.
  • the addition switch unit 17 may be arranged for each of a plurality of pixels and shared by the plurality of pixels.
  • the configuration of the pixel may be a configuration having three or more photoelectric conversion units per pixel.
  • signals from a plurality of photoelectric conversion units are individually read out in the first control mode, and signals from two or more photoelectric conversion units among the plurality of photoelectric conversion units are input in the second control mode. You may make it read by adding.
  • the image pickup device 3 described in the above-described embodiment and modification is applied to a camera, a smartphone, a tablet, a camera built in a PC, a vehicle-mounted camera, a camera mounted on an unmanned aircraft (such as a drone or a radio control machine), and the like. Also good.

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Abstract

撮像素子は、光を光電変換して電荷を生成する第１の光電変換部と、前記第１の光電変換部で生成された電荷を蓄積する第１の蓄積部と、前記第１の蓄積部と接続される第１の出力部と、を有する第１画素と、光を光電変換して電荷を生成する第２の光電変換部と、前記第２の光電変換部で生成された電荷を蓄積する第２の蓄積部と、前記第２の蓄積部と第２の接続部を介して接続切断される第２の出力部と、を有する第２画素と、前記第１の光電変換部および前記第２の光電変換部で生成された電荷に基づく信号が前記第１の出力部から出力されるとき前記第１の蓄積部および前記第２の蓄積部の容量を調整する調整部と、を備える。

Description

撮像素子および撮像装置
　本発明は、撮像素子および撮像装置に関する。
　２つの受光素子の電荷を加算（混合）し、加算電荷に対応する電位を読み出す撮像装置が知られている（特許文献１）。しかし、従来の撮像装置は、加算電荷を電位に変換する際の変換ゲインが小さくなるという問題がある。
日本国特開２０１６－１３９８５９号公報
　本発明の第１の態様によると、撮像素子は、光を光電変換して電荷を生成する第１の光電変換部と、前記第１の光電変換部で生成された電荷を蓄積する第１の蓄積部と、前記第１の蓄積部と接続される第１の出力部と、を有する第１画素と、光を光電変換して電荷を生成する第２の光電変換部と、前記第２の光電変換部で生成された電荷を蓄積する第２の蓄積部と、前記第２の蓄積部と第２の接続部を介して接続切断される第２の出力部と、を有する第２画素と、前記第１の光電変換部および前記第２の光電変換部で生成された電荷に基づく信号が前記第１の出力部から出力されるとき前記第１の蓄積部および前記第２の蓄積部の容量を調整する調整部と、を備える。
　本発明の第２の態様によると、撮像素子は、光を光電変換して電荷を生成する第１の光電変換部と、前記第１の光電変換部で生成された電荷を蓄積する第１の蓄積部と、前記第１の蓄積部と第１の接続部を介して接続される第１の出力部と、を有する第１画素と、光を光電変換して電荷を生成する第２の光電変換部と、前記第２の光電変換部で生成された電荷を蓄積する第２の蓄積部と、前記第２の蓄積部と第２の接続部を介して接続切断される第２の出力部と、を有する第２画素と、を備える。
　本発明の第３の態様によると、撮像装置は、第１または第２の態様による撮像素子と、前記撮像素子から出力される信号に基づいて画像データを生成する画像生成部と、を備える。
第１の実施の形態に係る撮像装置の構成を示すブロック図である。 第１の実施の形態に係る画素の構成を示す回路図。 第１の実施の形態に係る撮像素子の動作例を説明するための図。 第１の実施の形態に係る撮像素子の別の動作例を説明するための図。 第１の実施の形態に係る撮像素子の一部の構成を示す回路図。 第１の実施の形態に係る撮像素子の動作例を示すタイミングチャート。 第１の実施の形態に係る撮像素子の別の動作例を示すタイミングチャート。 第１の実施の形態に係る撮像素子の別の動作例を示すタイミングチャート。 変形例１に係る撮像素子の動作例を説明するための図。 変形例２に係る画素の構成を示す回路図。
（第１の実施の形態）
　図１は、第１の実施の形態に係る撮像装置の構成を示すブロック図である。図１では、第１の実施の形態に係る撮像装置の一例である電子カメラ１（以下、カメラ１と称する）の構成例を示す。カメラ１は、撮像光学系（結像光学系）２、撮像素子３、制御部４、メモリ５、表示部６、及び操作部７を備える。撮像光学系２は、焦点調節レンズ（フォーカスレンズ）を含む複数のレンズ及び絞りを有し、撮像素子３に被写体像を結像する。なお、撮像光学系２は、カメラ１から着脱可能にしてもよい。
　撮像素子３は、例えば、ＣＭＯＳイメージセンサである。撮像素子３は、撮像光学系２の射出瞳を通過した光束を受光して、被写体像を撮像する。撮像素子３には、後に詳述するように、マイクロレンズと、複数の光電変換部（例えば２つの光電変換部）とを有する複数の画素が二次元状（行方向及びそれと交差する列方向）に配置される。光電変換部は、例えばフォトダイオード（ＰＤ）によって構成される。撮像素子３は、入射した光を光電変換して信号を生成し、生成した信号を制御部４に出力する。
　撮像素子３は、詳細は後述するが、画像データを生成するための信号すなわち撮像信号と、撮像光学系２の焦点について位相差式焦点検出を行うための一対の焦点検出信号すなわち第１及び第２の焦点検出信号とを、制御部４に出力する。この第１及び第２の焦点検出信号は、撮像光学系２の射出瞳の第１及び第２の領域をそれぞれ通過した第１及び第２の光束による第１及び第２の像をそれぞれ光電変換した信号である。
　メモリ５は、例えば、メモリカード等の記録媒体である。メモリ５には、画像データ等が記録される。メモリ５へのデータの書き込みや、メモリ５からのデータの読み出しは、制御部４によって行われる。表示部６は、画像データに基づく画像、シャッター速度や絞り値等の撮影に関する情報、及びメニュー画面等を表示する。操作部７は、レリーズボタン、電源スイッチなどの各種設定スイッチ等を含み、それぞれの操作に応じた操作信号を制御部４へ出力する。
　制御部４は、ＣＰＵ、ＲＯＭ、ＲＡＭ等により構成され、制御プログラムに基づきカメラ１の各部を制御する。制御部４は、画像データ生成部４ａと、焦点検出部４ｂとを有する。画像データ生成部４ａは、撮像素子３から出力される撮像信号に各種の画像処理を行って画像データを生成する。画像処理には、例えば、階調変換処理、色補間処理、輪郭強調処理等の公知の画像処理が含まれる。
　焦点検出部４ｂは、公知の位相差検出方式により、撮像光学系２の自動焦点調節（ＡＦ）に必要な焦点検出処理を行う。具体的には、焦点検出部４ｂは、撮像素子３から出力される一対の焦点検出信号に基づき、第１及び第２の像の像ズレ量を検出し、検出した像ズレ量に基づいてデフォーカス量を算出する。焦点調節レンズがデフォーカス量に応じて駆動されることにより、焦点調節が自動で行われる。
　制御部４は、撮像素子３の各画素の複数の光電変換部からの信号を個別に読み出す処理（第１の制御モード）と、複数の光電変換部からの信号を加算して読み出す処理（第２の制御モード）とを行う。本実施の形態では、詳細は後述するが、第１の制御モードの場合は、第１の光電変換部で生成された電荷による信号と第２の光電変換部で生成された電荷による信号を、一対の焦点検出信号として個別に、即ち独立に読み出す。
　第２の制御モードでは、制御部４は、第１及び第２の光電変換部の各々からの信号を加算する処理を行って、撮像信号として読み出す。ここで、「加算する処理」とは、複数の信号を平均化する処理や、複数の信号に対して重み付けを行って加算する処理等を含む。制御部４は、位相差方式のＡＦを行う場合は第１の制御モードを行って撮像素子３から一対の焦点検出信号を読み出し、画像データの生成を行う場合は第２の制御モードを行って撮像素子３から撮像信号を読み出す。
　図２は、第１の実施の形態に係る撮像素子３の画素の構成を示す回路図である。画素１０は、マイクロレンズＭＬと、第１の光電変換部１１ａと、第２の光電変換部１１ｂと、第１の転送部１２ａと、第２の転送部１２ｂと、第１のリセット部１３ａと、第２のリセット部１３ｂと、第１の蓄積部１４ａと、第２の蓄積部１４ｂとを有する。画素１０は、さらに、第１の増幅部１５ａと、第２の増幅部１５ｂと、第１の選択部１６ａと、第２の選択部１６ｂと、加算スイッチ部１７と、第１の接続スイッチ部１９ａと、第２の接続スイッチ部１９ｂと、第１の領域２０ａと、第２の領域２０ｂとを有する。
　マイクロレンズＭＬは、図１の撮像光学系２を介して入射された光を第１の光電変換部１１ａ及び第２の光電変換部１１ｂに集光する。なお、マイクロレンズＭＬは、マイクロレンズＭＬを通過した光束が第１及び第２の光電変換部１１ａ、１１ｂに入射することを示すために、第１及び第２の光電変換部１１ａ、１１ｂを囲む楕円形状の線で示されている。この楕円形状がマイクロレンズＭＬの実際の大きさや、実際の形状を表すものではない。
　第１の光電変換部１１ａ及び第２の光電変換部１１ｂは、フォトダイオードＰＤ（ＰＤａ、ＰＤｂ）であり、入射した光を電荷に変換し、光電変換された電荷を蓄積する機能を有する。第１の光電変換部１１ａ及び第２の光電変換部１１ｂは、一つのマイクロレンズＭＬに対応して配置され、撮像光学系２の射出瞳の互いに異なる領域を通過した光束を受光する。すなわち、第１の光電変換部１１ａ及び第２の光電変換部１１ｂは、撮像光学系２の射出瞳の第１及び第２の領域をそれぞれ通過した第１及び第２の光束による第１及び第２の像をそれぞれ光電変換する。
　第１の転送部１２ａは、信号ＴＸ１により制御されるトランジスタＭ１ａから構成される。第１の転送部１２ａは、第１の接続スイッチ部１９ａのトランジスタＭ９ａがオフの場合は、第１の光電変換部１１ａで光電変換された電荷を第１の蓄積部１４ａに転送する。すなわち、第１の転送部１２ａは、第１の光電変換部１１ａ及び第１の蓄積部１４ａの間に電荷転送路を形成する。なお、第１の接続スイッチ部１９ａのトランジスタＭ９ａがオンの場合には、第１の転送部１２ａは、第１の光電変換部１１ａで光電変換された電荷を第１の蓄積部１４ａ及び第１の領域２０ａに転送する。トランジスタＭ１ａは、第１の転送トランジスタである。第１の蓄積部１４ａには、第１の蓄積部１４ａに接続される各トランジスタの容量（寄生容量）や配線容量等の容量が付加される。第１の蓄積部１４ａは、第１の蓄積部１４ａに転送された電荷を蓄積（保持）して、電荷を容量値で除算した電圧に変換する。
　第１の接続スイッチ部１９ａは、信号ＡＤＤ＿ＦＤ１により制御されるトランジスタＭ９ａにより構成され、第１の蓄積部１４ａと第１の増幅部１５ａとを接続（結合）する。また、第１の接続スイッチ部１９ａが、第１の蓄積部１４ａと第１の領域２０ａとを接続するともいえる。第１の領域２０ａには、第１の領域２０ａに接続される第１の増幅部１５ａのゲート容量等の各トランジスタの容量や配線容量の容量が付加される。第１の領域２０ａは、第１の領域２０ａに転送された電荷を蓄積して、容量値で除算した電圧に変換する。
　第１の増幅部１５ａは、光電変換部から転送された電荷による信号を増幅して出力する。第１の増幅部１５ａは、トランジスタＭ３ａにより構成される。トランジスタＭ３ａのドレイン（端子）は、電源ＶＤＤに接続され、トランジスタＭ３ａのゲート（端子）は、第１の接続スイッチ部１９ａのトランジスタＭ９ａのドレインに接続される。また、トランジスタＭ３ａのソース（端子）は、第１の選択部１６ａのトランジスタＭ４ａに接続される。第１の増幅部１５ａのトランジスタＭ３ａのソースは、第１の選択部１６ａを介して第１の垂直信号線ＶＬａに接続される。第１の増幅部１５ａは、図３に示す第１の電流源２５ａを負荷電流源としてソースフォロワ回路の一部として機能する。トランジスタＭ３ａは、第１の増幅トランジスタである。
　第１のリセット部１３ａは、信号ＲＳ１により制御されるトランジスタＭ２ａから構成され、第１の領域２０ａと第１の蓄積部１４ａの電荷をリセットし、第１の領域２０ａと第１の蓄積部１４ａの電圧をリセットする。トランジスタＭ２ａは、第１のリセットトランジスタである。第１の選択部１６ａは、信号ＳＥＬ１により制御されるトランジスタＭ４ａから構成され、第１の増幅部１５ａからの信号を第１の垂直信号線ＶＬａに出力する。トランジスタＭ４ａは、第１の選択トランジスタである。本実施の形態による第１の出力部は、第１の増幅部１５ａと第１の選択部１６ａと第１のリセット部１３ａとで構成され、第１の光電変換部１１ａにより生成された電荷に基づく信号を生成し出力する。
　第２の転送部１２ｂは、信号ＴＸ２により制御されるトランジスタＭ１ｂから構成される。第２の転送部１２ｂは、第２の接続スイッチ部１９ｂのトランジスタＭ９ｂがオフの場合は、第２の光電変換部１１ｂで光電変換された電荷を第２の蓄積部１４ｂに転送する。すなわち、第２の転送部１２ｂは、第２の光電変換部１１ｂ及び第２の蓄積部１４ｂの間に電荷転送路を形成する。なお、第２の接続スイッチ部１９ｂのトランジスタＭ９ｂがオンの場合には、第２の転送部１２ｂは、第２の光電変換部１１ｂで光電変換された電荷を第２の蓄積部１４ｂ及び第２の領域２０ｂに転送する。トランジスタＭ１ｂは、第２の転送トランジスタである。第２の蓄積部１４ｂには、第２の蓄積部１４ｂに接続される各トランジスタの容量や配線容量等の容量が付加される。第２の蓄積部１４ｂは、第２の蓄積部１４ｂに転送された電荷を蓄積し、電荷を容量値で除算した電圧に変換する。
　第２の接続スイッチ部１９ｂは、信号ＡＤＤ＿ＦＤ２により制御されるトランジスタＭ９ｂにより構成され、第２の蓄積部１４ｂと第２の増幅部１５ｂとを接続する。また、第２の接続スイッチ部１９ｂが、第２の蓄積部１４ｂと第２の領域２０ｂとを接続するともいえる。第２の領域２０ｂには、第２の領域２０ｂに接続される第２の増幅部１５ｂのゲート容量等の各トランジスタの容量や配線容量の容量が付加される。第２の領域２０ｂは、第２の領域２０ｂに転送された電荷を蓄積して、容量値で除算した電圧に変換する。
　第２の増幅部１５ｂは、光電変換部から転送された電荷による信号を増幅して出力する。第２の増幅部１５ｂは、トランジスタＭ３ｂにより構成される。トランジスタＭ３ｂのドレインは、電源ＶＤＤに接続され、トランジスタＭ３ｂのゲートは、第２の接続スイッチ部１９ｂのトランジスタＭ９ｂのドレインに接続される。また、トランジスタＭ３ｂのソースは、第２の選択部１６ｂのトランジスタＭ４ｂに接続される。第２の増幅部１５ｂのソースは、第２の選択部１６ｂを介して第２の垂直信号線ＶＬｂに接続される。第２の増幅部１５ｂは、図３に示す第２の電流源２５ｂを負荷電流源としてソースフォロワ回路の一部として機能する。トランジスタＭ３ｂは、第２の増幅トランジスタである。
　第２のリセット部１３ｂは、信号ＲＳ２により制御されるトランジスタＭ２ｂから構成され、第２の領域２０ｂと第２の蓄積部１４ｂの電荷をリセットし、第２の領域２０ｂと第２の蓄積部１４ｂの電圧をリセットする。トランジスタＭ２ｂは、第２のリセットトランジスタである。第２の選択部１６ｂは、信号ＳＥＬ２により制御されるトランジスタＭ４ｂから構成され、第２の増幅部１５ｂからの信号を第２の垂直信号線ＶＬｂに出力する。トランジスタＭ４ｂは、第２の選択トランジスタである。本実施の形態による第２の出力部は、第２の増幅部１５ｂと第２の選択部１６ｂと第２のリセット部１３ｂとで構成され、第２の光電変換部１１ｂにより生成された電荷に基づく信号を生成し出力する。
　加算スイッチ部１７は、信号ＡＤＤ＿ＦＤ３により制御されるトランジスタＭ７から構成され、第１の蓄積部１４ａと第２の蓄積部１４ｂとを接続する。また、加算スイッチ部１７が、第１の転送部１２ａと第２の転送部１２ｂとを接続するともいえる。
　第１の制御モードでは、制御部４は、撮像素子３を制御して、加算スイッチ部１７のトランジスタＭ７をオフ（状態）、第１の接続スイッチ部１９ａのトランジスタＭ９ａをオン、第２の接続スイッチ部１９ｂのトランジスタＭ９ｂをオンとする。第１の光電変換部１１ａで光電変換された電荷は、第１の蓄積部１４ａ及び第１の領域２０ａに転送される。そして、第１の光電変換部１１ａから転送された電荷に応じた信号（第１の画素信号）が、第１の増幅部１５ａ及び第１の選択部１６ａによって第１の垂直信号線ＶＬａに読み出される。また、第２の光電変換部１１ｂで光電変換された電荷は、第２の蓄積部１４ｂ及び第２の領域２０ｂに転送される。第２の光電変換部１１ｂから転送された電荷に応じた信号（第２の画素信号）が、第２の増幅部１５ｂ及び第２の選択部１６ｂによって第２の垂直信号線ＶＬｂに読み出される。
　このように、第１の制御モードでは、第１の光電変換部１１ａからの電荷に応じて生成された第１の画素信号が第１の垂直信号線ＶＬａに出力され、第２の光電変換部１１ｂからの電荷に応じて生成された第２の画素信号が第２の垂直信号線ＶＬｂに出力される。第１の画素信号及び第２の画素信号は、後述するカラム回路等による信号処理が施された後に、一対の焦点検出信号として制御部４に出力される。
　次に、第２の制御モードの基本動作を説明する。第２の制御モードにおいては、制御部４は、加算スイッチ部１７のトランジスタＭ７をオンとする。制御部４は、例えば、第１の接続スイッチ部１９ａのトランジスタＭ９ａをオン、第２の接続スイッチ部１９ｂのトランジスタＭ９ｂをオフ、第１の選択部１６ａのトランジスタＭ４ａをオン、第２の選択部１６ｂのトランジスタＭ４ｂをオフとする。第１及び第２の光電変換部１１ａ、１１ｂでそれぞれ光電変換された電荷は、第１及び第２の転送部１２ａ、１２ｂによってそれぞれ転送され、加算スイッチ部１７によって加算される。第１の増幅部１５ａと第１の選択部１６ａとによって、加算された電荷に応じて加算画素信号が生成されて、第１の垂直信号線ＶＬａに読み出される。なお、第１の接続スイッチ部１９ａのトランジスタＭ９ａをオフ、第２の接続スイッチ部１９ｂのトランジスタＭ９ｂをオン、第１の選択部１６ａのトランジスタＭ４ａをオフ、第２の選択部１６ｂのトランジスタＭ４ｂをオンとした場合には、加算画素信号は、第２の垂直信号線ＶＬｂに読み出される。
　本実施の形態にあっては、第２の制御モードは、２次元配置された画素１０の１行毎に信号を読み出す１行読み出し方式と、２行同時に信号を読み出す２行同時読み出し方式とを有する。以下では、第２の制御モードの「１行読み出し方式」を図３を用いて説明し、第２の制御モードの「２行同時読み出し方式」を図４を用いて説明する。
　図３は、２次元状に配置された複数の画素１０のうちの一つの画素列を示したものである。撮像素子３には、列方向、すなわち縦方向に並んだ複数の画素１０の列に対して、第１の垂直信号線ＶＬａ及び第２の垂直信号線ＶＬｂが設けられる。また、第１の垂直信号線ＶＬａに対して第１の電流源２５ａ及び第１のカラム回路部４０ａが設けられ、第２の垂直信号線ＶＬｂに対して第２の電流源２５ｂ及び第２のカラム回路部４０ｂが設けられる。なお、図３に示す例では、説明を簡略化するために、画素１０は行方向１画素×列方向３画素のみ図示しているが、撮像素子３は、例えば数百万画素～数億画素、又はそれ以上の画素を有する。
　第１の電流源２５ａは、第１の垂直信号線ＶＬａを介して各画素１０に接続され、第２の電流源２５ｂは、第２の垂直信号線ＶＬｂを介して各画素１０に接続される。第１の電流源２５ａ及び第２の電流源２５ｂは、各画素１０から信号を読み出すための電流を生成する。第１の電流源２５ａは、生成した電流を第１の垂直信号線ＶＬａと各画素１０の第１の選択部１６ａ及び第１の増幅部１５ａとに供給する。同様に、第２の電流源２５ｂは、生成した電流を第２の垂直信号線ＶＬｂと各画素１０の第２の選択部１６ｂ及び第２の増幅部１５ｂとに供給する。
　第１のカラム回路部４０ａ及び第２のカラム回路部４０ｂは、それぞれアナログ／デジタル変換部（ＡＤ変換部）を含んで構成される。第１のカラム回路部４０ａは、各画素１０から第１の垂直信号線ＶＬａを介して入力される信号をデジタル信号に変換する。第２のカラム回路部４０ｂは、各画素１０から第２の垂直信号線ＶＬｂを介して入力される信号をデジタル信号に変換する。第１のカラム回路部４０ａ及び第２のカラム回路部４０ｂは、変換後のデジタル信号を後述する水平転送部に出力する。
　第２の制御モードの１行読み出し方式では、撮像素子３は、第１の光電変換部１１ａの電荷と第２の光電変換部１１ｂの電荷とを加算した電荷に応じた信号（加算画素信号）を、例えば第１の垂直信号線ＶＬａに読み出す。図３に示す例では、１行目の画素１０、即ち最下行の画素１０から加算画素信号を読み出す例を示している。１行目の画素１０では、加算スイッチ部１７のトランジスタＭ７がオン、第１の接続スイッチ部１９ａのトランジスタＭ９ａがオン、第２の接続スイッチ部１９ｂのトランジスタＭ９ｂがオフとなっている。また、１行目の画素１０において、第１の選択部１６ａのトランジスタＭ４ａがオン、第２の選択部１６ｂのトランジスタＭ４ｂがオフになっている。他方、２行目及び３行目等のその他の行の画素１０においては、第１及び第２の選択部１６ａ、１６ｂのトランジスタＭ４ａ、Ｍ４ｂがオフになっている。なお、図３において、ＯＮはトランジスタがオン（接続状態、導通状態、短絡状態）であることを示し、ＯＦＦはトランジスタがオフ（切断状態、非導通状態、開放状態、遮断状態）であることを示している。
　１行目の画素１０において、加算スイッチ部１７のトランジスタＭ７がオンとなり、第１の接続スイッチ部１９ａのトランジスタＭ９ａがオンとなることで、第１の蓄積部１４ａと第２の蓄積部１４ｂと第１の領域２０ａとが互いに電気的に接続される。また、第１の転送部１２ａと第２の転送部１２ｂとが互いに電気的に接続される。第２の接続スイッチ部１９ｂのトランジスタＭ９ｂはオフであるため、第１の蓄積部１４ａ、第２の蓄積部１４ｂ、及び第１の領域２０ａに対して第２の領域２０ｂが電気的に切り離される。これにより、第１の蓄積部１４ａ、第２の蓄積部１４ｂ、及び第１の領域２０ａにおいて、第１の光電変換部１１ａから転送された電荷と第２の光電変換部１１ｂから転送された電荷とが加算される。第１の光電変換部１１ａ及び第２の光電変換部１１ｂの各々により生成された電荷が、混合（合成）されるともいえる。
　第１の蓄積部１４ａ、第２の蓄積部１４ｂ、及び第１の領域２０ａの各々の容量が電気的に接続された状態となり、第１の光電変換部１１ａ及び第２の光電変換部１１ｂから転送された電荷がそれぞれの容量に分配される。第１の蓄積部１４ａの電圧と第２の蓄積部１４ｂの電圧と第１の領域２０ａの電圧とが平均化され、第１の増幅部１５ａに入力される。即ち、第１の増幅部１５ａには、第１及び第２の蓄積部１４ａ、１４ｂ、及び第１の領域２０ａの各々の蓄積電荷を加算した電荷を、第１及び第２の蓄積部１４ａ、１４ｂ、及び第１の領域２０ａの各々の容量の合成容量値で除算した電圧が入力される。
　１行目の画素１０において、第１の選択部１６ａのトランジスタＭ４ａがオンとなることで、第１の増幅部１５ａは、第１の電流源２５ａから電流が供給されて飽和領域での動作となる。第１の増幅部１５ａのトランジスタＭ３ａが飽和領域での動作となるので、第１の増幅部１５ａのゲート容量は略一定の容量値となる。第１の増幅部１５ａのゲート容量が略一定値であるので、第１の蓄積部１４ａの容量、第２の蓄積部１４ｂの容量、及び第１の領域２０ａの容量の合成容量も、所定値のままである。第１の増幅部１５ａは、第１及び第２の蓄積部１４ａ、１４ｂ、及び第１の領域２０ａの各々の蓄積電荷を加算した電荷を合成容量値で除算した電圧に基づき、加算画素信号を生成する。加算画素信号は、第１の選択部１６ａを介して、第１の垂直信号線ＶＬａに送られる。
　以上のように、第１の垂直信号線ＶＬａに１行目の画素１０から加算画素信号が読み出されると、その後に、撮像素子３では、２行目、３行目と画素１０が行単位で順次選択されて、画素１０から第１の垂直信号線ＶＬａに加算画素信号の読み出しが行われる。第１の垂直信号線ＶＬａに出力された画素１０の加算画素信号は、第１のカラム回路部４０ａによりデジタル信号に変換された後に、撮像信号として制御部４に出力される。
　図３に示す例では、各行の画素１０の加算画素信号は、第１の垂直信号線ＶＬａに読み出される。このため、撮像素子３は、加算画素信号が読み出されない第２の垂直信号線ＶＬｂに接続される第２の電流源２５ｂによる電流の生成を停止させることができ、撮像素子３の消費電力を低減させることができる。なお、第１の選択部１６ａのトランジスタＭ４ａをオフ、第２の選択部１６ｂのトランジスタＭ４ｂをオン、第１の接続スイッチ部１９ａのトランジスタＭ９ａをオフ、第２の接続スイッチ部１９ｂのトランジスタＭ９ｂをオンとした場合は、第２の垂直信号線ＶＬｂに画素１０から加算画素信号を読み出すことができる。
　本実施の形態にあっては、第１及び第２の蓄積部１４ａ、１４ｂ及び第１の領域２０ａが電荷を電圧に変換する際の変換ゲインは、第１の蓄積部１４ａの容量、第２の蓄積部１４ｂの容量、及び第１の領域２０ａの容量の合成容量値の逆数となる。このため、第１及び第２の蓄積部１４ａ、１４ｂ、及び第１の領域２０ａに対して第２の領域２０ｂが電気的に接続された場合と比較して、変換ゲインを大きくすることができる。この結果、Ｓ／Ｎ比を向上させて、ノイズの少ない加算画素信号を得ることができる。
　また、本実施の形態にあっては、電荷を電圧に変換する際の変換ゲイン、即ち第１の蓄積部１４ａの容量、第２の蓄積部１４ｂの容量、及び第１の領域２０ａの容量の合成容量値の逆数が、常に略一定である。このため、加算画素信号は、第１及び第２の蓄積部１４ａ、１４ｂ及び第１の領域２０ａの蓄積電荷に依存し、直線性（リニアリティ）が高い信号となる。以下に、第１及び第２の蓄積部１４ａ、１４ｂ及び第１の領域２０ａの変換ゲインが大きいこと、及び変換ゲインが常に略一定であることを、比較例と対比して説明する。
　本実施の形態では、上述のように第２の接続スイッチ部１９ｂのトランジスタＭ９ｂがオフとなることで、第２の領域２０ｂが、第１及び第２の蓄積部１４ａ、１４ｂ、及び第１の領域２０ａから電気的に切断される。このため、第１及び第２の光電変換部１１ａ、１１ｂから電荷が転送される領域の容量が小さくなる。すなわち、第１及び第２の光電変換部１１ａ、１１ｂにより生成された電荷は、第２の領域２０ｂの容量には蓄積されずに、第１及び第２の蓄積部１４ａ、１４ｂ、及び第１の領域２０ａの各々の容量に蓄積される。この結果、電荷電圧の変換ゲインを大きくすることができる。
　また、本実施の形態では、第２の増幅部１５ｂのトランジスタＭ３ｂのゲート容量が、第１及び第２の蓄積部１４ａ、１４ｂ及び第１の領域２０ａから電気的に切り離される。このため、転送された電荷を電圧に変化する際の変換ゲインは、第１の蓄積部１４ａの容量、第２の蓄積部１４ｂの容量、及び第１の領域２０ａの容量の合成容量値の逆数となり、トランジスタＭ３ｂのゲート容量の変動の影響を受けることなく、略一定値となる。
　これに対して、比較例は、図３の画素１０において、第１の接続スイッチ部１９ａ及び第２の接続スイッチ部１９ｂを削除したものである。この場合、第１の蓄積部１４ａと第２の蓄積部１４ｂと第１の領域２０ａと第２の領域２０ｂとが互いに電気的に接続される。第１の増幅部１５ａには、第１及び第２の蓄積部１４ａ、１４ｂと第１及び第２の領域２０ａ、２０ｂの蓄積電荷を加算した電荷を、第１及び第２の蓄積部１４ａ、１４ｂと第１及び第２の領域２０ａ、２０ｂの容量の合成容量値で除算した電圧が入力される。第１及び第２の蓄積部１４ａ、１４ｂと第１及び第２の領域２０ａ、２０ｂの変換ゲインは、第１の蓄積部１４ａの容量、第２の蓄積部１４ｂの容量、第１の領域２０ａの容量、及び第２の領域２０ｂの容量の合成容量値の逆数となる。このため、変換ゲインが低下し、Ｓ／Ｎ比が低下することとなる。
　また、第１の選択部１６ａのトランジスタＭ４ａをオンし、第２の選択部１６ｂのトランジスタＭ４ｂをオフにすると、第１の増幅部１５ａには電流が供給されるが、第２の増幅部１５ｂには電流が供給されず、第２の増幅部１５ｂは弱反転領域での動作となる。この弱反転領域での動作により、第２の増幅部１５ｂのゲート容量は、ゲートに入力される信号に応じて変動する状態となる。比較例では、第２の増幅部１５ｂのゲート容量の変動によって、第１の増幅部１５ａに付加される合成容量も変動し、電荷電圧の変換ゲインが変動してしまう。
　図４は、第２の制御モードの２行同時読み出し方式を説明するための図である。第２の制御モードの２行同時読み出し方式は、二つの行の画素について、一方の行の画素からは加算画素信号を第１の垂直信号線ＶＬａに読み出し、これと同時に他方の行の画素からは加算画素信号を第２の垂直信号線ＶＬｂに読み出すものである。以下に詳細に説明する。
　最下行の１行目の画素１０では、加算スイッチ部１７のトランジスタＭ７がオン、第１の接続スイッチ部１９ａのトランジスタＭ９ａがオン、第２の接続スイッチ部１９ｂのトランジスタＭ９ｂがオフとなっている。１行目の画素１０では、さらに、第１の選択部１６ａのトランジスタＭ４ａがオン、第２の選択部１６ｂのトランジスタＭ４ｂがオフとなっている。また、２行目の画素１０では、加算スイッチ部１７のトランジスタＭ７がオン、第１の接続スイッチ部１９ａのトランジスタＭ９ａがオフ、第２の接続スイッチ部１９ｂのトランジスタＭ９ｂがオンとなっている。２行目の画素１０では、さらに、第１の選択部１６ａのトランジスタＭ４ａがオフ、第２の選択部１６ｂのトランジスタＭ４ｂがオンとなっている。
　１行目及び２行目の画素１０の各々において、加算スイッチ部１７のトランジスタＭ７がオン状態であるため、第１の光電変換部１１ａから転送された電荷と第２の光電変換部１１ｂから転送された電荷とが加算される。また、１行目の画素１０の各々において、第２の接続スイッチ部１９ｂのトランジスタＭ９ｂのオフによって、第２の領域２０ｂが、第２の蓄積部１４ｂから電気的に切断される。他方、２行目の画素１０の各々において、第１の接続スイッチ部１９ａのトランジスタＭ９ａのオフによって、第１の領域２０ａが、第１の蓄積部１４ａから電気的に切断される。こうして、１行目及び２行目とも、電荷電圧の変換ゲインが大きくなると共に、変換ゲインは略一定値となる。
　第１の垂直信号線ＶＬａには、１行目の画素１０から加算された電荷に基づく加算画素信号が読み出され、これと同時に第２の垂直信号線ＶＬｂには、２行目の画素１０から加算された電荷に基づく加算画素信号が読み出される。１行目及び２行目の画素の同時読み出しが終了すると、３行目及び４行目の画素からの同時読み出しが行われ、更にそれ以降の互いに隣接する奇数行目及び偶数行目の画素からの同時読み出しが順次行われる。
　このように、図４に示す２行同時読み出し方式では、２行分の画素の加算画素信号の読み出しを同時に行うことができる。このため、撮像素子３に配置された各画素１０から高速に信号を読み出すことができる。
　図５～図８を参照して、第１の実施の形態に係る撮像素子３のより詳細な回路構成及び動作について説明する。図５は、第１の実施の形態に係る撮像素子３の画素１０を２次元状に示すと共に、より詳細な回路構成を示す回路図である。図６は、第１の制御モードの場合の撮像素子３の動作例を示すタイミングチャートである。図７は、第２の制御モードの１行読み出し方式の場合の撮像素子３の動作例を示すタイミングチャートである。図８は、第２の制御モードの２行同時読み出し方式の場合の撮像素子３の動作例を示すタイミングチャートである。
　図５に示すように、撮像素子３は、行列状に配置される複数の画素１０と、第１の電流源２５ａ（第１の電流源２５ａ１～第１の電流源２５ａ３）と、第２の電流源２５ｂ（第２の電流源２５ｂ１～第２の電流源２５ｂ３）とを有する。また、撮像素子３は、第１の電流制御部３０ａ（第１の電流制御部３０ａ１～第１の電流制御部３０ａ３）と、第２の電流制御部３０ｂ（第２の電流制御部３０ｂ１～第２の電流制御部３０ｂ３）とを有する。撮像素子３は、さらに、第１のカラム回路部４０ａ（第１のカラム回路部４０ａ１～第１のカラム回路部４０ａ３）と、第２のカラム回路部４０ｂ（第２のカラム回路部４０ｂ１～第２のカラム回路部４０ｂ３）と、垂直駆動部５０と、水平転送部６０とを有する。
　画素１０の各列に対応して、第１の垂直信号線ＶＬａ（第１の垂直信号線ＶＬａ１～第１の垂直信号線ＶＬａ３）、及び第２の垂直信号線ＶＬｂ（第２の垂直信号線ＶＬｂ１～第２の垂直信号線ＶＬｂ３）が設けられる。第１の垂直信号線ＶＬａに対して、第１の電流源２５ａ、第１の電流制御部３０ａ、及び第１のカラム回路部４０ａが設けられる。また、第２の垂直信号線ＶＬｂに対して、第２の電流源２５ｂ、第２の電流制御部３０ｂ、及び第２のカラム回路部４０ｂが設けられる。なお、図５に示す例では、説明を簡略化するために、画素１０は行方向３画素×列方向３画素のみ図示している。
　垂直駆動部５０は、信号ＴＸ、信号ＲＳ、信号ＳＥＬ１、信号ＳＥＬ２、信号ＡＤＤ＿ＦＤ１、信号ＡＤＤ＿ＦＤ２、及び信号ＡＤＤ＿ＦＤ３を各画素１０に供給して、各画素１０を制御する。第１の電流制御部３０ａは、スイッチ部３１ａ、３２ａ、及びインバータ部３３ａを有し、第２の電流制御部３０ｂは、スイッチ部３１ｂ、３２ｂ、及びインバータ部３３ｂを有する。垂直駆動部５０は、信号ＣＳ１＿ＥＮ、信号ＣＳ２＿ＥＮ、及び電圧Ｖｃｌｉｐを、第１の電流制御部３０ａ及び第２の電流制御部３０ｂに供給する。なお、図５に示す例では、第１の転送部１２ａ及び第２の転送部１２ｂは、同一の信号ＴＸにより制御され、第１のリセット部１３ａ及び第２のリセット部１３ｂは、同一の信号ＲＳにより制御される。
　水平転送部６０は、第１のカラム回路部４０ａ及び第２のカラム回路部４０ｂにより変換されたデジタル信号を、不図示の信号処理部に順次転送する。信号処理部は、水平転送部６０から入力された信号に対して相関二重サンプリングや信号量を補正する処理等の信号処理を行い、カメラ１の制御部４に出力する。
　図６に示すタイミングチャートにおいて、横軸は時刻を示しており、第１の制御モードの場合に図５の撮像素子３の各部に入力される制御信号を示している。また、図６において、制御信号がハイレベル（例えば電源電位）の場合に制御信号が入力されるトランジスタがオン状態となり、制御信号がローレベル（例えば接地電位）の場合に制御信号が入力されるトランジスタがオフ状態となる。
　垂直駆動部５０は、信号ＡＤＤ＿ＦＤ１＜２＞～＜０＞をハイレベル、信号ＡＤＤ＿ＦＤ２＜２＞～＜０＞をハイレベル、及び信号ＡＤＤ＿ＦＤ３＜２＞～＜０＞をローレベルにして、第１の制御モードに設定する。信号ＡＤＤ＿ＦＤ１がハイレベルになることで、各画素１０の第１の蓄積部１４ａと第１の増幅部１５ａとが互いに電気的に接続され、信号ＡＤＤ＿ＦＤ２がハイレベルになることで、各画素１０の第２の蓄積部１４ｂと第２の増幅部１５ｂとが互いに電気的に接続される。また、信号ＡＤＤ＿ＦＤ３がローレベルになることで、各画素１０の第１の蓄積部１４ａと第２の蓄積部１４ｂとは電気的に切断される。
　垂直駆動部５０は、信号ＣＳ１＿ＥＮをハイレベルとし、信号ＣＳ２＿ＥＮもハイレベルとする。信号ＣＳ１＿ＥＮがハイレベルになることで、第１の電流制御部３０ａのスイッチ部３１ａがオンとなる。これにより、第１の垂直信号線ＶＬａには、スイッチ部３１ａを介して第１の電流源２５ａから電流が供給される。また、信号ＣＳ２＿ＥＮがハイレベルになることで、第２の電流制御部３０ｂのスイッチ部３１ｂがオンとなる。これにより、第２の垂直信号線ＶＬｂには、スイッチ部３１ｂを介して第２の電流源２５ｂから電流が供給される。
　図６に示す時刻ｔ１では、信号ＲＳ＜２＞がハイレベルになることで、最上行の画素１０において、それぞれの第１及び第２のリセット部１３ａ、１３ｂのトランジスタＭ２ａ、Ｍ２ｂがオンになる。第１の蓄積部１４ａ、第２の蓄積部１４ｂ、第１の領域２０ａ、及び第２の領域２０ｂの電位がそれぞれリセット電位となる。
　また、時刻ｔ１において、信号ＳＥＬ１＜２＞がハイレベルになることで、リセット電位に基づく信号が、第１の増幅部１５ａ及び第１の選択部１６ａにより第１の垂直信号線ＶＬａに出力される。すなわち、第１の蓄積部１４ａ及び第１の領域２０ａの電位をリセット電位にリセットしたときの信号（第１のノイズ信号）が、第１の垂直信号線ＶＬａに読み出される。第１の垂直信号線ＶＬａに出力された各画素１０からの第１のノイズ信号は、それぞれ第１のカラム回路部４０ａ１～４０ａ３に入力されてデジタル信号に変換される。また、時刻ｔ１において、信号ＳＥＬ２＜２＞がハイレベルになることで、第２の蓄積部１４ｂ及び第２の領域２０ｂの電位をリセット電位にリセットしたときの信号（第２のノイズ信号）が、第２の増幅部１５ｂ及び第２の選択部１６ｂにより第２の垂直信号線ＶＬｂに読み出される。第２の垂直信号線ＶＬｂに出力された各画素１０からの第２のノイズ信号は、それぞれ第２のカラム回路部４０ｂ１～４０ｂ３に入力されてデジタル信号に変換される。
　時刻ｔ２では、信号ＴＸ＜２＞がハイレベルになることで、第１及び第２の転送部１２ａ、１２ｂのトランジスタＭ１ａ、Ｍ１ｂがオンになる。これにより、第１の光電変換部１１ａで光電変換された電荷が、第１の蓄積部１４ａ及び第１の領域２０ａに転送される。また、第２の光電変換部１１ｂで光電変換された電荷が、第２の蓄積部１４ｂ及び第２の領域２０ｂに転送される。
　また、時刻ｔ２では、信号ＳＥＬ１＜２＞がハイレベルであるため、第１の画素信号が、第１の増幅部１５ａ及び第１の選択部１６ａにより第１の垂直信号線ＶＬａに出力される。第１の垂直信号線ＶＬａに出力された各画素１０からの第１の画素信号は、それぞれ第１のカラム回路部４０ａ１～４０ａ３に入力されてデジタル信号に変換される。また、時刻ｔ２では、信号ＳＥＬ２＜２＞がハイレベルであるため、第２の画素信号が、第２の増幅部１５ｂ及び第２の選択部１６ｂにより第２の垂直信号線ＶＬｂに出力される。第２の垂直信号線ＶＬｂに出力された各画素１０からの第２の画素信号は、それぞれ第２のカラム回路部４０ｂ１～４０ｂ３に入力されてデジタル信号に変換される。デジタル信号に変換されたノイズ信号と画素信号とは、水平転送部６０を介して信号処理部に入力される。信号処理部は、画素１０のノイズ信号と加算画素信号との差分処理を行う相関二重サンプリングを行う。
　時刻ｔ３～時刻ｔ５では、時刻ｔ１から時刻ｔ３までの期間の場合と同様にして、中央の行の画素からノイズ信号の読み出しと、画素信号の読み出しとが行われる。時刻ｔ５～時刻ｔ７では、時刻ｔ１から時刻３までの期間の場合と同様にして、最下行の画素からノイズ信号の読み出しと、画素信号の読み出しとが行われる。このように、図６に示す第１の制御モードでは、第１の光電変換部１１ａで生成された電荷による信号を第１の垂直信号線ＶＬａに読み出し、第２の光電変換部１１ｂで生成された電荷による信号を第２の垂直信号線ＶＬｂに読み出すことができる。
　図７に示すタイミングチャートにおいて、横軸は時刻を示しており、第２の制御モードの１行読み出し方式の場合に図５の撮像素子３の各部に入力される制御信号を示している。垂直駆動部５０は、信号ＡＤＤ＿ＦＤ１＜２＞～＜０＞をハイレベル、信号ＡＤＤ＿ＦＤ２＜２＞～＜０＞をローレベル、及び信号ＡＤＤ＿ＦＤ３＜２＞～＜０＞をハイレベルにして、第２の制御モードに設定する。信号ＡＤＤ＿ＦＤ１がハイレベルになることで、各画素１０の第１の蓄積部１４ａと第１の増幅部１５ａとが互いに電気的に接続され、信号ＡＤＤ＿ＦＤ２がローレベルになることで、各画素１０の第２の蓄積部１４ｂと第２の増幅部１５ｂとが互いに電気的に切断される。また、信号ＡＤＤ＿ＦＤ３がハイレベルになることで、各画素１０の第１の蓄積部１４ａと第２の蓄積部１４ｂとが電気的に接続される。
　垂直駆動部５０は、信号ＣＳ１＿ＥＮをハイレベルとし、信号ＣＳ２＿ＥＮをローレベルとする。信号ＣＳ１＿ＥＮがハイレベルになることで、第１の垂直信号線ＶＬａには、第１の電流源２５ａから電流が供給される。また、信号ＣＳ２＿ＥＮがローレベルになることで、第２の電流制御部３０ｂのスイッチ部３１ｂがオフとなり、スイッチ部３２ｂはオンとなる。これにより、第２の垂直信号線ＶＬｂには、第２の電流源２５ｂからの電流の供給が停止され、スイッチ部３２ｂを介して電圧Ｖｃｌｉｐが供給される。第２の垂直信号線ＶＬｂは、所定の電圧に固定された状態となり、フローティング状態となることが回避される。
　図７に示す時刻ｔ１では、信号ＲＳ＜２＞がハイレベルになることで、最上行の画素１０において、それぞれの第１及び第２のリセット部１３ａ、１３ｂのトランジスタＭ２ａ、Ｍ２ｂがオンになる。第１の蓄積部１４ａ、第２の蓄積部１４ｂ、第１の領域２０ａ、及び第２の領域２０ｂの電位がそれぞれリセット電位となる。この場合、画素１０の第１の蓄積部１４ａと第２の蓄積部１４ｂと第１の領域２０ａが接続されているため、第１及び第２の蓄積部１４ａ、１４ｂ、及び第１の領域２０ａの電位が平均化される。
　また、時刻ｔ１において、信号ＳＥＬ１＜２＞がハイレベルになることで、リセット電位に基づく信号が、第１の増幅部１５ａ及び第１の選択部１６ａにより第１の垂直信号線ＶＬａに出力される。すなわち、第１及び第２の蓄積部１４ａ、１４ｂ、及び第１の領域２０ａの電位をリセット電位にリセットしたときのノイズ信号が、第１の垂直信号線ＶＬａに読み出される。第１の垂直信号線ＶＬａに出力された各画素１０からのノイズ信号は、それぞれ第１のカラム回路部４０ａ１～４０ａ３に入力されてデジタル信号に変換される。
　時刻ｔ２では、信号ＴＸ＜２＞がハイレベルになることで、第１及び第２の転送部１２ａ、１２ｂのトランジスタＭ１ａ、Ｍ１ｂがオンになる。これにより、第１及び第２の光電変換部１１ａ、１１ｂで光電変換された電荷が、第１及び第２の蓄積部１４ａ、１４ｂ、及び第１の領域２０ａに転送される。
　また、時刻ｔ２では、信号ＳＥＬ１＜２＞がハイレベルであるため、加算画素信号が、第１の増幅部１５ａ及び第１の選択部１６ａにより第１の垂直信号線ＶＬａに出力される。第１の垂直信号線ＶＬａに出力された各画素１０からの加算画素信号は、それぞれ第１のカラム回路部４０ａ１～４０ａ３に入力されてデジタル信号に変換される。デジタル信号に変換されたノイズ信号と加算画素信号とは、水平転送部６０を介して信号処理部に入力される。信号処理部は、画素１０のノイズ信号と加算画素信号との差分処理を行う相関二重サンプリングを行う。
　時刻ｔ３～時刻ｔ５では、時刻ｔ１から時刻ｔ３までの期間の場合と同様にして、中央の行の画素からノイズ信号の読み出しと、加算画素信号の読み出しとが行われる。時刻ｔ５～時刻ｔ７では、時刻ｔ１から時刻３までの期間の場合と同様にして、最下行の画素からノイズ信号の読み出しと、加算画素信号の読み出しとが行われる。このように、図７に示す１行読み出し方式では、画素１０を行単位で順次選択し、画素１０の２つの光電変換部による信号を加算し、加算画素信号を第１の垂直信号線ＶＬａに読み出すことができる。また、第２の電流源２５ｂからの電流の供給を停止することで、撮像素子３の消費電力を低減することができる。
　図８に示すタイミングチャートにおいて、横軸は時刻を示しており、第２の制御モードの２行同時読み出し方式の場合に図５の撮像素子３の各部に入力される制御信号を示している。垂直駆動部５０は、信号ＡＤＤ＿ＦＤ１＜２＞、＜０＞をハイレベル、信号ＡＤＤ＿ＦＤ１＜１＞をローレベルにする。また、垂直駆動部５０は、信号ＡＤＤ＿ＦＤ２＜２＞、＜０＞をローレベル、信号ＡＤＤ＿ＦＤ２＜１＞をハイレベルにする。さらに、垂直駆動部５０は、信号ＡＤＤ＿ＦＤ３＜２＞～＜０＞をハイレベルにする。信号ＡＤＤ＿ＦＤ３がハイレベルになることで、各画素１０の第１の蓄積部１４ａと第２の蓄積部１４ｂとが電気的に接続される。
　最上行及び最下行の各画素１０では、信号ＡＤＤ＿ＦＤ１＜２＞、＜０＞がハイレベルになることで、第１の蓄積部１４ａと第１の増幅部１５ａとが互いに電気的に接続される。また、信号ＡＤＤ＿ＦＤ２＜２＞、＜０＞がローレベルになることで、第２の蓄積部１４ｂと第２の増幅部１５ｂとが互いに電気的に切断される。
　中央行の各画素１０では、信号ＡＤＤ＿ＦＤ１＜１＞がローレベルになることで、第１の蓄積部１４ａと第１の増幅部１５ａとが互いに電気的に切断される。また、信号ＡＤＤ＿ＦＤ２＜１＞がハイレベルになることで、第２の蓄積部１４ｂと第２の増幅部１５ｂとが互いに電気的に接続される。
　垂直駆動部５０は、信号ＣＳ１＿ＥＮをハイレベルとし、信号ＣＳ２＿ＥＮもハイレベルとする。これにより、第１の垂直信号線ＶＬａには、第１の電流源２５ａから電流が供給され、第２の垂直信号線ＶＬｂには、第２の電流源２５ｂから電流が供給される。
　図８に示す時刻ｔ１では、信号ＲＳ＜２＞がハイレベルになることで、最上行の画素１０において、それぞれの第１及び第２のリセット部１３ａ、１３ｂのトランジスタＭ２ａ、Ｍ２ｂがオンになる。第１の蓄積部１４ａ、第２の蓄積部１４ｂ、第１の領域２０ａ、及び第２の領域２０ｂの電位がそれぞれリセット電位となる。この場合、画素１０の第１の蓄積部１４ａと第２の蓄積部１４ｂと第１の領域２０ａが接続されているため、第１及び第２の蓄積部１４ａ、１４ｂ、及び第１の領域２０ａの電位が平均化される。
　また、時刻ｔ１において、信号ＳＥＬ１＜２＞がハイレベルになることで、最上行の画素１０のリセット電位に基づく信号が、第１の増幅部１５ａ及び第１の選択部１６ａにより第１の垂直信号線ＶＬａに出力される。すなわち、第１及び第２の蓄積部１４ａ、１４ｂ、及び第１の領域２０ａの電位をリセット電位にリセットしたときのノイズ信号が、第１の垂直信号線ＶＬａに読み出される。第１の垂直信号線ＶＬａに出力された最上行の各画素１０からのノイズ信号は、それぞれ第１のカラム回路部４０ａ１～４０ａ３に入力されてデジタル信号に変換される。
　また、時刻ｔ１では、信号ＲＳ＜１＞がハイレベルになることで、中央行の画素１０において、それぞれの第１及び第２のリセット部１３ａ、１３ｂのトランジスタＭ２ａ、Ｍ２ｂがオンになる。第１の蓄積部１４ａ、第２の蓄積部１４ｂ、第１の領域２０ａ、及び第２の領域２０ｂの電位がそれぞれリセット電位となる。この場合、画素１０の第１の蓄積部１４ａと第２の蓄積部１４ｂと第２の領域２０ｂが接続されているため、第１及び第２の蓄積部１４ａ、１４ｂ、及び第２の領域２０ｂの電位が平均化される。
　また、時刻ｔ１において、信号ＳＥＬ２＜１＞がハイレベルになることで、中央行の画素１０のリセット電位に基づく信号が、第２の増幅部１５ｂ及び第２の選択部１６ｂにより第２の垂直信号線ＶＬｂに出力される。すなわち、第１及び第２の蓄積部１４ａ、１４ｂ、及び第２の領域２０ｂの電位をリセット電位にリセットしたときのノイズ信号が、第２の垂直信号線ＶＬｂに読み出される。第２の垂直信号線ＶＬｂに出力された中央行の各画素１０からのノイズ信号は、それぞれ第２のカラム回路部４０ｂ１～４０ｂ３に入力されてデジタル信号に変換される。
　時刻ｔ２では、信号ＴＸ＜２＞がハイレベルになることで、最上行の画素１０において、第１及び第２の転送部１２ａ、１２ｂのトランジスタＭ１ａ、Ｍ１ｂがオンになる。これにより、第１及び第２の光電変換部１１ａ、１１ｂで光電変換された電荷が、第１及び第２の蓄積部１４ａ、１４ｂ、及び第１の領域２０ａに転送される。
　また、時刻ｔ２では、信号ＳＥＬ１＜２＞がハイレベルであるため、最上行の画素１０の加算画素信号が、第１の増幅部１５ａ及び第１の選択部１６ａにより第１の垂直信号線ＶＬａに出力される。第１の垂直信号線ＶＬａに出力された最上行の各画素１０からの加算画素信号は、それぞれ第１のカラム回路部４０ａ１～４０ａ３に入力されてデジタル信号に変換される。
　時刻ｔ２では、信号ＴＸ＜１＞がハイレベルになることで、中央行の画素１０において、第１及び第２の転送部１２ａ、１２ｂのトランジスタＭ１ａ、Ｍ１ｂがオンになる。これにより、第１及び第２の光電変換部１１ａ、１１ｂで光電変換された電荷が、第１及び第２の蓄積部１４ａ、１４ｂ、及び第２の領域２０ｂに転送される。
　また、時刻ｔ２では、信号ＳＥＬ２＜１＞がハイレベルであるため、中央行の画素１０の加算画素信号が、第２の増幅部１５ｂ及び第２の選択部１６ｂにより第２の垂直信号線ＶＬｂに出力される。第２の垂直信号線ＶＬｂに出力された中央行の各画素１０からの加算画素信号は、それぞれ第２のカラム回路部４０ｂ１～４０ｂ３に入力されてデジタル信号に変換される。デジタル信号に変換されたノイズ信号と加算画素信号とは、水平転送部６０を介して信号処理部に入力される。信号処理部は、画素１０のノイズ信号と加算画素信号との差分処理を行う相関二重サンプリングを行う。
　時刻ｔ３以降の期間では、時刻ｔ１から時刻ｔ３までの期間の場合と同様にして、互いに隣接する奇数行目及び偶数行目の画素からの同時読み出しが順次行われる。このように、図８に示す２行同時読み出し方式は、２行分の画素の信号の読み出しを同時に行うことができる。このため、撮像素子３に配置された各画素１０から高速に信号を読み出すことができる。
　次に、第１の制御モードと、第２の制御モードの１行読み出し方式と、第２の制御モードの２行同時読み出し方式との使い分けについて、説明する。制御部４は、カメラ１が焦点調節動作を行う場合には、撮像素子３を第１の制御モードで制御する。また、制御部４は、カメラ１が、表示部６に被写体のスルー画像（ライブビュー画像）を表示する場合には、撮像素子３を第２の制御モードの１行読み出し方式又は２行同時読み出し方式で制御する。従って、カメラ１が表示部６に被写体のスルー画像（ライブビュー画像）を表示しながら、焦点調節動作を行う場合には、制御部４は、撮像素子３を時分割的に、第２の制御モードの１行読み出し方式又は２行同時読み出し方式で制御すると共に第１の制御モードで制御する。操作部７のレリーズ操作部材が操作された場合には、制御部４は、撮像素子３を第２の制御モードの１行読み出し方式又は２行同時読み出し方式で制御する。
　更に、カメラ１がフレームレートの高い撮影、例えば高速連写撮影や動画撮影を行う場合には、制御部４は、加算画素信号の高速読み出しの為に撮像素子３を第２の制御モードの２行同時読み出し方式で制御する。また、カメラ１に設けられた被写体移動速度検出部が被写体が比較的高速で移動していることを検出した場合にも、制御部４は、加算画素信号を高速に読み出して画像のブレを少なくするために、撮像素子３を第２の制御モードの２行同時読み出し方式で制御する。他方、カメラ１の駆動電池の残量が少なくなったことを、電池残量検出部が検出した場合には、制御部４は電池の消費を少なくするために、撮像素子３を第２の制御モードの１行読み出し方式で制御する。
　上述した実施の形態によれば、次の作用効果が得られる。
（１）撮像素子３は、入射光を光電変換して第１電荷を生成する第１の光電変換部１１ａと、入射光を光電変換して第２電荷を生成する第２の光電変換部１１ｂと、第１の光電変換部１１ａで生成された第１電荷を蓄積する第１の蓄積部１４ａと、第２の光電変換部１１ｂで生成された第２電荷を蓄積する第２の蓄積部１４ｂと、第１の蓄積部１４ａと第２の蓄積部１４ｂとを接続切断する第１のスイッチ（加算スイッチ部１７）と、第１の蓄積部１４ａと接続される第１の出力部（第１の増幅部１５ａ及び第１の選択部１６ａ）と、第２の蓄積部１４ｂと第２の接続部（第２の接続スイッチ部１９ｂ）を介して接続切断される第２の出力部（第２の増幅部１５ｂ及び第２の選択部１６ｂ）と、を有する画素１０を備える。本実施の形態では、第２の接続スイッチ部１９ｂのトランジスタＭ９ｂをオフとすることで、第２の領域２０ｂが、第１及び第２の蓄積部１４ａ、１４ｂ、第１の領域２０ａ、及び第１の増幅部１５ａから電気的に切断される。このため、電荷電圧の変換ゲインを大きくすることができる。この結果、Ｓ／Ｎ比を向上させて、ノイズの少ない加算画素信号を得ることができる。
（２）本実施の形態では、第２の接続スイッチ部１９ｂのトランジスタＭ９ｂをオフとすることで、第１の増幅部１５ａが第２の増幅部１５ｂのトランジスタＭ３ｂのゲート容量から電気的に切り離される。このため、トランジスタＭ３ｂのゲート容量の変動の影響を受けて変換ゲインが変動することを防ぐことができる。この結果、直線性が高い加算画素信号を得ることができる。
　次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
（変形例１）
　上述した実施の形態では、画素１０に第１の接続スイッチ部１９ａ及び第２の接続スイッチ部１９ｂが設けられる例について説明した。しかし、画素の構成を、第１の接続スイッチ部１９ａ及び第２の接続スイッチ部１９ｂのいずれか一方のみを有する構成としてもよい。図９に示すように、撮像素子３に、第１の接続スイッチ部１９ａを有する画素１０Ａと、第２の接続スイッチ部１９ｂを有する画素１０Ｂとを配置するようにしてもよい。
　画素１０Ａの第１の接続スイッチ部１９ａのトランジスタＭ９ａがオフとなることで、第１の領域２０ａが、第１及び第２の蓄積部１４ａ、１４ｂ、及び第２の領域２０ｂから電気的に切断される。このため、第１及び第２の蓄積部１４ａ、１４ｂ及び第２の領域２０ｂの変換ゲインを大きくすることができる。他方、画素１０Ｂの第２の接続スイッチ部１９ｂのトランジスタＭ９ｂがオフとなることで、第２の領域２０ｂが、第１及び第２の蓄積部１４ａ、１４ｂ、及び第１の領域２０ａから電気的に切断される。このため、第１及び第２の蓄積部１４ａ、１４ｂ及び第１の領域２０ａの変換ゲインを大きくすることができる。図９に示す例では、例えば、二つの行の画素について、一方の行の画素１０Ａからは加算画素信号を第２の垂直信号線ＶＬｂに読み出し、これと同時に他方の行の画素１０Ｂからは加算画素信号を第１の垂直信号線ＶＬａに読み出すことができる。
（変形例２）
　上述した実施の形態では、画素１０毎に複数の光電変換部が配置される例について説明した。しかし、画素１０の構成を、一つの光電変換部を有する構成としてもよい。この場合、例えば図１０に示すように、画素１０には、加算スイッチ部１７と接続スイッチ部１９とが設けられる。加算スイッチ部１７は、例えば行方向にそれぞれ配置される複数の画素１０の各々の蓄積部１４を接続する。接続スイッチ部１９は、蓄積部１４と増幅部１５とを接続する。制御部４は、接続スイッチ部１９をオンオフ制御することで、画素１０の蓄積部１４と増幅部１５とを切り離すことができ、電荷電圧の変換ゲインを大きくすることができる。なお、接続スイッチ部１９は、画素１０毎に配置されなくてもよい。撮像素子３において、接続スイッチ部１９を有する画素と接続スイッチ部１９を有しない画素とを配置するようにしてもよい。例えば、撮像素子３において、接続スイッチ部１９を有する画素と有しない画素とを交互に配置してもよい。また、加算スイッチ部１７は、画素１０毎に配置されなくてもよい。加算スイッチ部１７を、複数の画素毎に配置して、複数の画素で共有する構成としてもよい。
（変形例３）
　上述した実施の形態では、１画素に２つの光電変換部を配置する例について説明したが、画素の構成はこれに限らない。画素の構成を、１画素あたり３つ以上の光電変換部を有する構成にしてもよい。この場合には、例えば、第１の制御モードでは複数の光電変換部からの信号を個別に読み出し、第２の制御モードでは複数の光電変換部のうち２つ以上の光電変換部からの信号を加算して読み出すようにしてもよい。
（変形例４）
　上述した実施の形態および変形例では、光電変換部としてフォトダイオードを用いる例について説明した。しかし、光電変換部として光電変換膜を用いるようにしてもよい。
（変形例５）
　上述の実施の形態および変形例で説明した撮像素子３は、カメラ、スマートフォン、タブレット、ＰＣに内蔵のカメラ、車載カメラ、無人航空機（ドローン、ラジコン機等）に搭載されるカメラ等に適用されてもよい。
　上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
　次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
　日本国特許出願２０１７年第１６２８６号（２０１７年１月３１日出願）
３　撮像素子、４　制御部、１０　画素、１１ａ　第１の光電変換部、１１ｂ　第２の光電変換部、１７　加算スイッチ部、１９ａ　第１の接続スイッチ部、１９ｂ　第２の接続スイッチ部、５０　垂直駆動部

Claims (14)

  1. 　光を光電変換して電荷を生成する第１の光電変換部と、前記第１の光電変換部で生成された電荷を蓄積する第１の蓄積部と、前記第１の蓄積部と接続される第１の出力部と、を有する第１画素と、
    　光を光電変換して電荷を生成する第２の光電変換部と、前記第２の光電変換部で生成された電荷を蓄積する第２の蓄積部と、前記第２の蓄積部と第２の接続部を介して接続切断される第２の出力部と、を有する第２画素と、
    　前記第１の光電変換部および前記第２の光電変換部で生成された電荷に基づく信号が前記第１の出力部から出力されるとき前記第１の蓄積部および前記第２の蓄積部の容量を調整する調整部と、を備える撮像素子。
  2. 　請求項１に記載の撮像素子において、
    　前記調整部は、前記第１の光電変換部で生成された電荷に基づく信号が前記第１の出力部から出力されるときの前記第１の蓄積部の容量と、前記第１の光電変換部および前記第２の光電変換部で生成された電荷に基づく信号が前記第１の出力部から出力されるときの前記第１の蓄積部および前記第２の蓄積部の容量とが同じになるよう前記第１の蓄積部および前記第２の蓄積部の容量を調整する撮像素子。
  3. 　請求項１または請求項２に記載の撮像素子において、
    　前記第２の出力部と前記第２の蓄積部とは第２の接続部により接続され、前記調整部は、第２の接続部により前記第１の蓄積部および前記第２の蓄積部の容量を調整する撮像素子。
  4. 　請求項３に記載の撮像素子において、
    　前記第１の光電変換部および前記第２の光電変換部で生成された電荷に基づく信号が前記第１の出力部から出力されるとき、前記第２の接続部は前記第２の出力部と前記第２の蓄積部とを切断する撮像素子。
  5. 　光を光電変換して電荷を生成する第１の光電変換部と、前記第１の光電変換部で生成された電荷を蓄積する第１の蓄積部と、前記第１の蓄積部と第１の接続部を介して接続される第１の出力部と、を有する第１画素と、
    　光を光電変換して電荷を生成する第２の光電変換部と、前記第２の光電変換部で生成された電荷を蓄積する第２の蓄積部と、前記第２の蓄積部と第２の接続部を介して接続切断される第２の出力部と、を有する第２画素と、
    を備える撮像素子。
  6. 　請求項５に記載の撮像素子において、
    　前記第１の出力部と接続され、前記第１の出力部から信号が出力される第１の信号線と、
    　前記第２の出力部と接続され、前記第２の出力部から信号が出力される第２の信号線と、を備える撮像素子。
  7. 　請求項６に記載の撮像素子において、
    　前記第１の光電変換部により生成された電荷に基づく信号と前記第２の光電変換部により生成された電荷に基づく信号とが前記第１の出力部から前記第１の信号線に出力されるとき、前記第２の接続部は前記第２の蓄積部と前記第２の出力部とを切断する撮像素子。
  8. 　請求項６または請求項７に記載の撮像素子において、
    　前記第１の蓄積部に蓄積された電荷に基づく信号と前記第２の蓄積部に蓄積された電荷に基づく信号とが前記第１の出力部から前記第１の信号線に出力されるとき、前記第２の接続部は前記第２の蓄積部と前記第２の出力部とを切断する撮像素子。
  9. 　請求項６から請求項８までのいずれか一項に記載の撮像素子において、
    　前記第１の光電変換部により生成された電荷に基づく信号と前記第２の光電変換部により生成された電荷に基づく信号とが前記第１の出力部から前記第１の信号線に出力されるとき、前記第１の接続部は前記第１の蓄積部と前記第１の出力部とを接続する撮像素子。
  10. 　請求項６から請求項９までのいずれか一項に記載の撮像素子において、
    　前記第１の蓄積部に蓄積された電荷に基づく信号と前記第２の蓄積部に蓄積された電荷に基づく信号とが前記第１の出力部から前記第１の信号線に出力されるとき、前記第１の接続部は前記第１の蓄積部と前記第１の出力部とを接続する撮像素子。
  11. 　請求項６から請求項１０までのいずれか一項に記載の撮像素子において、
    　前記第１の蓄積部と前記第２の蓄積部とを接続する第３の接続部を備え、
    　前記第１の蓄積部と前記第２の蓄積部とが前記第３の接続部により接続されるとき、前記第１の蓄積部に蓄積された電荷に基づく信号と前記第２の蓄積部に蓄積された電荷に基づく信号とは前記第１の出力部から前記第１の信号線に出力される撮像素子。
  12. 　請求項１１に記載の撮像素子において、
    　前記第１の蓄積部と前記第２の蓄積部とが前記第３の接続部により切断されるとき、前記第１の蓄積部に蓄積された電荷に基づく信号は前記第１の出力部から前記第１の信号線に出力され、前記第２の蓄積部に蓄積された電荷に基づく信号は前記第２の出力部から前記第２の信号線に出力される撮像素子。
  13. 　請求項７から請求項１２までのいずれか一項に記載の撮像素子において、
    　前記第１画素は、前記第１の光電変換部で生成された電荷を前記第１の蓄積部に転送する第１の転送トランジスタを有し、
    　前記第２画素は、前記第２の光電変換部で生成された電荷を前記第２の蓄積部に転送する第２の転送トランジスタを有し、
    　前記第１の蓄積部は、前記第１の転送トランジスタのドレインであり、
    　前記第２の蓄積部は、前記第２の転送トランジスタのドレインであり、
    　前記第１の出力部は、前記第１の光電変換部で生成された電荷に基づいた信号を出力する第１の増幅トランジスタであり、
    　前記第２の出力部は、前記第２の光電変換部で生成された電荷に基づいた信号を出力する第２の増幅トランジスタであり、
    　前記第１の接続部は、前記第１の蓄積部と前記第１の増幅トランジスタとを接続し、
    　前記第２の接続部は、前記第２の蓄積部と前記第２の増幅トランジスタとを接続し、
    　前記第１の光電変換部により生成された電荷に基づく信号と前記第２の光電変換部により生成された電荷に基づく信号とが前記第１の出力部から前記第１の信号線に出力されるとき、前記第１の光電変換部で生成された電荷と前記第２の光電変換部で生成された電荷とは、前記第１の蓄積部及び前記第２の蓄積部及び前記第１の増幅トランジスタのゲートに蓄積される撮像素子。
  14. 　請求項１から請求項１３までのいずれか一項に記載の撮像素子と、
    　前記撮像素子から出力される信号に基づいて画像データを生成する画像生成部と、
    を備える撮像装置。
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