WO2018117524A2 - 평형 출력 레일-투-레일 2세대 전류 컨베이어 및 이를 포함하는 완전 평형 차동 레일-투-레일 2세대 전류 컨베이어 - Google Patents

평형 출력 레일-투-레일 2세대 전류 컨베이어 및 이를 포함하는 완전 평형 차동 레일-투-레일 2세대 전류 컨베이어 Download PDF

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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
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    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors

Definitions

  • the present invention relates to a current conveyor, and more particularly to a balanced output rail-to-rail second generation current conveyor and a fully balanced differential rail-to-rail second generation current conveyor comprising the same.
  • a second generation current conveyor (CCII) is known as the basic component of current-mode signal processing.
  • the X-port that follows the voltage of the Y-port acts as a voltage follower
  • the Z-terminal that conveys the current flowing in and out of the X-terminal acts as a current follower.
  • the Y-port (or voltage input terminal) where the voltage of the ideal second generation current conveyor is input is infinite input impedance
  • the X-port (or current input terminal) where the current is input is zero input impedance
  • the current is
  • the output Z terminal (or current output terminal) has an infinite output impedance.
  • Class AB drivers are used to power small resistors such as audio amplifiers and / or large capacitors such as power amplifiers. These class AB drivers require rail-to-rail output swing, low no load power, large driver capability, high speed operation and low distortion.
  • Patent Document 0001 Korean Registered Patent No. 10-1053254 (2011.07.26.) (Current Conveyor Circuit)
  • Patent Document 0002 Korean Registered Patent No. 10-1152601 (2012. 05. 29.) (unidirectional current sensing circuit using 2nd generation current conveyor)
  • the object of the present invention is a balanced output rail-to-rail 2 having a rail-to-rail input and output function, a class AB amplification function and two current output functions in reverse It is to provide a generation current conveyor.
  • Another object of the present invention is to provide a fully balanced differential rail-to-rail second generation current conveyor having the above described balanced output rail-to-rail second generation current conveyor.
  • a balanced output rail-to-rail second generation current conveyor includes a core block and a driving block.
  • the core block implements rail-to-rail input and output through an upper differential input terminal and a lower differential input terminal commonly connected to the Y-port and the X-port, and applies a current applied by a bias voltage to the voltage of the Y-port and the X.
  • the first driving voltage P_DRV and the second driving voltage N_DRV are output by mirroring based on the voltage of the port.
  • the driving block outputs a normal output current through a ZP-port in response to the first driving voltage P_DRV and the second driving voltage N_DRV, and has an inverted output current having a phase opposite to that of the normal output current. Is output through the ZN port.
  • a fully balanced differential rail-to-rail second generation current conveyor includes a first balanced output rail-to-rail second generation current conveyor (hereinafter referred to as a first BORRCCII); And a second balanced output rail-to-rail second generation current conveyor (hereinafter referred to as a second BORRCCII).
  • Each of the first BORRCCII and the second BORRCCII includes a core block and a driving block.
  • the core block implements rail-to-rail input and output through an upper differential input terminal and a lower differential input terminal commonly connected to the Y-port and the X-port, and applies a current applied by a bias voltage to the voltage of the Y-port and the X.
  • the first driving voltage P_DRV and the second driving voltage N_DRV are output by mirroring based on the voltage of the port.
  • the driving block outputs a normal output current through a ZP-port in response to the first driving voltage P_DRV and the second driving voltage N_DRV, and has an inverted output current having a phase opposite to that of the normal output current. Is output through the ZN port.
  • the Y-port and X-port of the first BORRCCII define YP-port and XP-port, respectively, and the Y-port and X-port of the second BORRCCII define YN-port and XN-port, respectively.
  • the ZP-port of the first BORRCCII and the ZN-port of the second BORRCCII are connected to each other to define a ZPF-port
  • the ZN-port of the first BORRCCII and the ZP- of the second BORRCCII The ports are connected to each other to define a ZNF-port.
  • 1 is a symbol illustrating a bias circuit block.
  • FIG. 2 is a circuit diagram of a bias circuit block.
  • 3 is a graph for explaining normal bias voltages generated in a bias circuit block.
  • 5 is a symbol representing a core block.
  • FIG. 6 is a symbol representing a first output driver of drivers of a second generation current conveyor.
  • FIG. 7 is a circuit diagram of a first output driver.
  • FIG. 9 is a circuit diagram of a second output driver of the drivers of the current conveyor.
  • 10 is a symbol showing a driving block among the drivers of the current conveyor.
  • 11 is a circuit diagram of a driving block.
  • BORRCCII balanced output rail-to-rail second generation current conveyor
  • FIG. 13 is a configuration diagram for explaining a common mode voltage supply.
  • FBDRRCCII fully balanced differential rail-to-rail second generation current conveyor
  • 15 is a circuit diagram illustrating a balanced output rail-to-rail second generation current conveyor according to an embodiment of the present invention.
  • 16 is a graph for explaining rail-to-rail input.
  • FIG. 17 is a graph for explaining drain-source voltage-to-drain current characteristics corresponding to current mirrors.
  • FIG. 18 is a graph illustrating input and output waveforms of the balanced output rail-to-rail second generation current conveyor shown in FIG. 15.
  • 19 is a graph for explaining current characteristics of MP10 and MN10 included in the first driver.
  • 20 is an equivalent circuit diagram for explaining the characteristics of the second generation current conveyor.
  • 21 is a block diagram illustrating a voltage-to-current converter using BORRCCII according to the present invention.
  • FIG. 22 is a graph for describing an operation of the voltage-current converter shown in FIG. 21.
  • FIG. 23 is a block diagram illustrating a voltage amplifier using BORRCCII according to the present invention.
  • FIG. 24 is a graph for describing an operation of the voltage amplifier illustrated in FIG. 23.
  • 25 is a block diagram illustrating a current-voltage converter using BORRCCII according to the present invention.
  • FIG. 26 is a graph for describing an operation of the current-voltage converter shown in FIG. 25.
  • FIG. 27 is a block diagram illustrating a current amplifier using BORRCCII according to the present invention.
  • FIG. 28 is a graph for describing an operation of the current amplifier illustrated in FIG. 27.
  • Fig. 29 is a block diagram showing the configuration of FBDRRCCII using two BORRCCIIs according to the present invention.
  • FIG. 31 is a block diagram illustrating a fully differential voltage-to-current converter using FBDRRCCII according to the present invention.
  • FIG. 32 is a graph for explaining the operation of the fully differential voltage-to-current converter shown in FIG.
  • FIG. 33 is a block diagram illustrating a fully differential voltage amplifier using FBDRRCCII according to the present invention.
  • FIG. 34 is a graph for describing an operation of the fully differential voltage amplifier illustrated in FIG. 33.
  • 35 is a block diagram illustrating a fully differential current-voltage converter using FBDRRCCII according to the present invention.
  • FIG. 36 is a graph for describing an operation of the fully differential current-voltage converter shown in FIG. 35.
  • FIG. 37 is a block diagram illustrating a fully differential current amplifier using FBDRRCCII according to the present invention.
  • FIG. 38 is a graph for describing an operation of the fully differential current amplifier illustrated in FIG. 37.
  • first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
  • the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
  • Singular expressions include plural expressions unless the context clearly indicates otherwise.
  • 1 is a symbol illustrating a bias circuit block.
  • 2 is a circuit diagram of a bias circuit block.
  • 3 is a graph for explaining normal bias voltages generated in a bias circuit block.
  • 4 is a graph for describing inversion bias voltages generated in a bias circuit block.
  • the bias circuit block BIAS includes a plurality of PMOSs and a plurality of NMOSs, and receives a reference current IREF from an external source and is supplied to the PMOS as a bias voltage.
  • the first and second inverse bias voltages VBN0 and the second inversion bias voltage VBP0 and the second normal bias voltage VBP1 and the third normal bias voltage VBP2 are generated and supplied as a bias current to the NMOS.
  • VBN1) and a third inversion bias voltage VBN2 are generated.
  • the relatively high power supply voltage VDD is applied to the PMOSs
  • the relatively low power supply voltage VSS is applied to the NMOSs.
  • a terminal connected to a relatively high voltage is referred to as a source
  • a terminal to which a control voltage is applied is applied, a gate
  • a remaining terminal is referred to as a drain.
  • a terminal connected to a relatively low voltage is referred to as a source
  • a terminal to which a control voltage is applied, and a gate is referred to as a drain.
  • the source of MN0 is connected to VSS, and the gate and drain are connected in common to the source of MN1.
  • the source of MN1 is connected to the drain of MN0, and the gate and the drain are commonly connected to the terminal to which the reference current IREF is applied.
  • the source of MN2 is connected to VSS, the gate is connected to the gate of MN0, and the drain is connected to the source of MN3.
  • the source of MN3 is connected to the drain of MN2, the gate is connected to the gate of MN1, and the drain is connected to the drain of MP2.
  • the source of MN4 is connected to VSS, the gate is connected to the gates of MN0 and MN2 respectively, and the drain is connected to the source of MN5.
  • the source of MN5 is connected to the drain of MN4, the gate is connected to the gates of MN1 and MN3 respectively, and the drain is connected to the drain of MP3.
  • the source of MP0 is connected to VDD, the gate is connected to the drain of MP1, and the drain is connected to the source of MP1.
  • the source of MP1 is connected to the drain of MP0, the gate is connected to the gate of MP3, and the drain is connected to the source of MP2.
  • the source of MP2 is connected to the drain of MP1 and the gate of MP0, and the gate and drain are connected in common to the drain of MN3.
  • the source of MP3 is connected to VDD, the gate is connected to the gate of MP1, and the drain is connected to the drain of MN5.
  • the source of MP4 is connected to VDD, the gate is connected to the gate of MP0, and the drain is connected to the source of MP5.
  • the source of MP5 is connected to the drain of MP4, the gate is connected to the gate of MP3, and the drain is connected to the drain of MN8.
  • the source of MP6 is connected to VDD, the gate is connected to the gates of MP0 and MP4 respectively, and the drain is connected to the source of MP7.
  • the source of MP7 is connected to the drain of MP6, the gate is connected to the gates of MP3 and MP5 respectively, and the drain is connected to the drain of MN9.
  • the first normal bias voltage VBP0 is generated through the gates of MP0, MP4, and MP6, and the second normal bias voltage VBP1 is generated through the gates of MP1, MP3, MP5, and MP7.
  • the third normal bias voltage VBP2 is generated through the gate.
  • the source of MN6 is connected to VSS, the gate is connected to the drain of MN7, and the drain is connected to the source of MN7.
  • the source of MN7 is connected to the drain of MN6, the gate is connected to the gate of MN9, and the drain is connected to the source of MN8 and the gate of MN6.
  • the drain and gate of MN8 are commonly connected and connected to the drain of MP5, and the source is connected to the drain of MN7.
  • the source of MN9 is connected to VSS, the gate is connected to the gate of MN7, and the drain is connected to the drain of MP7.
  • the first inversion bias voltage VBN0 is generated through the gate of MN6
  • the second inversion bias voltage VBN1 is generated through the gates of MN7 and MN9
  • the third inversion bias voltage VBN2 is formed through the gate of MN8. ) Is generated.
  • the normal bias voltage VBP applied as a bias voltage of the PMOS that is, the first normal bias voltage VBP0, the second normal bias voltage VBP1, and the third normal bias voltage VBP2 are precisely set in the actual circuit design. , It may be generated schematically by Equation 1 below.
  • VBP0 VDD-(Vthp * 1)
  • VBP1 VDD-(Vthp * 2)
  • VBP2 VDD-(Vthp * 3)
  • Vthp is assumed to be about 0.5V to 0.8V as the threshold voltage of the PMOS.
  • the first normal bias voltage VBP0, the second normal bias voltage VBP1, and the third normal bias voltage VBP2 generated by the bias circuit block BIAS are illustrated in FIG. 3.
  • the inversion bias voltage VBN applied as the bias voltage of the NMOS that is, the first inversion bias voltage VBN0, the second inversion bias voltage VBN1 and the third inversion bias voltage VBN2 are precisely used in actual circuit design. Although it is set, it can be roughly generated by Equation 2 below.
  • VBN0 VSS (0V) + (Vthn * 1)
  • VBN1 VSS (0V) + (Vthn * 2)
  • VBN2 VSS (0V) + (Vthn * 3)
  • Vthn is assumed to be about 0.4V to 0.7V as the threshold voltage of the NMOS.
  • the first inversion bias voltage VBN0, the second inversion bias voltage VBN1, and the third inversion bias voltage VBN2 generated in the bias circuit block BIAS are illustrated in FIG. 4.
  • the magnitude of the voltage decreases in the order of the first normal bias voltage VBP0, the second normal bias voltage VBP1, and the third normal bias voltage VBP2, and as shown in FIG. 4.
  • the magnitude of the voltage increases in the order of the first inversion bias voltage VBN0, the second inversion bias voltage VBN1, and the third inversion bias voltage VBN2.
  • the magnitude of the reference current IREF is about several uA to several tens of uA, and the channel width and channel length for generating gate areas of all PMOS are the same, and the channel width for generating gate areas of all NMOS. And channel length are the same.
  • the channel width of the PMOS is selected to be about three times or more than the channel width of the NMOS.
  • the channel length of MP3 is about four to six times longer than the remaining PMOS gate area.
  • the channel length of MN9 is about four to six times longer than the remaining NMOS gate area.
  • 5 is a symbol representing a core block.
  • the core block CORE has a function of outputting a rail-to-rail input stage and a gate voltage of an AB class driver.
  • the core block CORE may be designed as an operational transconductance amplifier (OTA) or an operational amplifier (Op-Amp). Both amplification circuits amplify the output difference and output a large voltage gain (for example, thousands to tens of thousands) and a high input resistance.
  • OTA operational transconductance amplifier
  • Op-Amp operational amplifier
  • a high output resistance becomes a desirable characteristic since it becomes a form close to an ideal voltage controlled current source when driving a capacitive load.
  • the op-amp may have a low output resistance to avoid a loading effect.
  • This output resistor is designed to be very low so that it operates like a voltage controlled voltage source.
  • 6 is a symbol showing the first output driver D0 of the drivers of the second generation current conveyor.
  • 7 is a circuit diagram of the first output driver D0.
  • the first output driver D0 has a normal output voltage buffer for voltage feedback.
  • the first output driver D0 is composed of MP10 and MN10 connected in series.
  • the MP10 has a source to which VDD is applied, a gate to which the first driving voltage P_DRV is applied, a drain of MN10, and a drain connected to the X-port.
  • the MN10 has a source to which VSS is applied, a gate to which the second driving voltage N_DRV is applied, and a drain connected to the drain and the X-port of the MP10.
  • the second output driver D1 has a normal output voltage buffer and a ZP-port for voltage feedback.
  • the second output driver D1 comprises MP10 and MN10 connected in series and MP11 and MN11 connected in series.
  • the MP10 has a source to which VDD is applied, a gate to which the first driving voltage P_DRV is applied, a source of MN10 and a drain connected to the X-port.
  • the MN10 has a source to which VSS is applied, a gate to which the second driving voltage N_DRV is applied, and a drain connected to the drain and the X-port of the MP10.
  • MP11 has a source to which VDD is applied, a gate commonly connected to the gate of MP10 and a gate to which the first driving voltage P_DRV is applied, a source of MN11, and a drain connected to the ZP-port.
  • MN11 has a source to which VSS is applied, a gate commonly connected to the gate of MN10 to which the second driving voltage N_DRV is applied, and a drain connected to the drain and ZP-port of MP11.
  • 10 is a symbol showing a driving block D2 among the drivers of the current conveyor.
  • 11 is a circuit diagram of the driving block D2.
  • the driving block D2 has a normal output voltage buffer, a ZP-port, and a ZN-port for voltage feedback.
  • the driving block D2 is composed of MP10, MN10, MP11, MN11, MP12, MN12, MP13, MN13, MP14 and MN14.
  • the MP10 has a source to which VDD is applied, a gate to which the first driving voltage P_DRV is applied, a source of MN10 and a drain connected to the X-port.
  • the MN10 has a source to which VSS is applied, a gate to which the second driving voltage N_DRV is applied, and a drain connected to the drain and the X-port of the MP10.
  • MP11 has a source to which VDD is applied, a gate commonly connected to the gate of MP10 and a gate to which the first driving voltage P_DRV is applied, a source of MN11, and a drain connected to the ZP-port.
  • MN11 has a source to which VSS is applied, a gate commonly connected to the gate of MN10 to which the second driving voltage N_DRV is applied, and a drain connected to the drain and ZP-port of MP11.
  • the MP12 has a source to which VDD is applied, a gate to which the first driving voltage P_DRV is applied and commonly connected to a gate of MP10, and a drain to a source of MN13.
  • MN12 has a source to which VSS is applied, a gate commonly connected to the gate of MN10 and a gate to which the second driving voltage N_DRV is applied, and a source connected to the drain of MP13.
  • MP13 has a source to which VDD is applied, a gate and a drain connected in common to the source of MN12.
  • MN13 has a source to which VSS is applied, a source and gate connected in common to the drain of MP12.
  • MP14 has a source to which VDD is applied, a gate connected to the gate of MP13, and a drain connected to the ZN-port.
  • MN14 has a source to which VSS is applied, a gate connected to the gate of MN13, and a drain connected to the ZN-port.
  • BORRCCII balanced output rail-to-rail current conveyor II
  • the balanced output rail-to-rail second generation current conveyor BORRCCII is implemented by connecting the core block CORE and the driving block D2 in series.
  • FIG. 13 is a configuration diagram for explaining a common mode voltage supply.
  • the common mode voltage generator includes a functional block in which a core block CORE and a first output driver D0 are combined.
  • the reference voltage Vref is generated at the ratio of the first resistor R1 and the second resistor R2 connected in series between VDD and GND and applied to the Y-port of the core block CORE.
  • VCM common mode voltage
  • FBDRRCCII fully balanced differential rail-to-rail current conveyor II
  • FBDRRCCII fully balanced differential rail-to-rail second generation current conveyor
  • the Y-port of BORRCCII placed on top defines the YP-port of FBDRRCCII
  • the X-port of BORRCCII placed on top defines the XP-port of FBDRRCCII
  • the Y-port of BORRCCII placed on the bottom is FBDRRCCII.
  • the ZP-port of the BORRCCII arranged on the upper side and the ZN-port of the BORRCCII arranged on the lower side are connected to each other to define the ZP-port of the FBDRRCCII.
  • the ZN-ports of the BORRCCII arranged above and the ZP-ports of the BORRCCII arranged below are connected to each other to define the ZN-ports of the FBDRRCCII.
  • the ZP- and ZN-ports of the FBDRRCCII output only the differential components of the voltage or current of the input ports of the upper BORRCCII and the lower BORRCCII.
  • 15 is a circuit diagram illustrating a balanced output rail-to-rail second generation current conveyor according to an embodiment of the present invention.
  • a balanced output rail-to-rail current conveyor may include a core block (CORE) and a driving block (D2). Include.
  • the core block CORE includes an upper differential input terminal 110, a lower differential input terminal 120, an upper current mirror terminal 130, a lower current mirror terminal 140, a switching terminal 150, a first capacitor C1, and a first capacitor. 2 capacitors C2, and receive VBP0, VBP1 and VBP2 as bias voltages of the PMOS devices from the bias circuit block (shown in FIGS. 1 and 2), and VBN0, VBN1 and VBN2 as bias voltages of the NMOS devices. Licensed. The illustration of the bias circuit block in the balanced output rail-to-rail second generation current conveyor shown in FIG. 15 is omitted.
  • the core block (CORE) implements rail-to-rail input and output through the upper differential input terminal 110 and the lower differential input terminal 120 commonly connected to the Y-port and the X-port, and the voltage of the Y-port and the X-port.
  • the first driving voltage P_DRV and the second driving voltage N_DRV are output to the driving block D2 by mirroring a current applied by the bias voltage based on the voltage of.
  • the upper differential input terminal 110 includes MP2 and MP3 connected in parallel with MP0 and MP1 connected in series.
  • MP0 has a source to which VDD is applied, a gate to which VBP0 is applied, and a drain connected to the source of MP1.
  • MP1 has a source connected to the drain of MP0, a gate to which VBP1 is applied, a source of MP2 and a drain connected to the source of MP3.
  • MP2 has a source connected to the drain of MP1, a gate connected to the Y-port, and a drain connected to the lower current mirror stage 140.
  • MP3 has a source connected to the drain of MP1, a gate connected to the X-port, and a drain connected to the lower current mirror stage 140.
  • MP2 and MP3 are in charge of the input and compare the voltage of the Y-port and the voltage of the X-port to flow the tail current Ip applied by the bias voltage to the gate where the lower voltage is input. do.
  • the range of the operation mode input signal voltage (Common mode voltage) is about 2.5V to 0V, assuming VDD is about 3.3V.
  • the lower differential input terminal 120 is composed of MN2 and MN3 connected in parallel with MN0 and MN1 connected in series.
  • MN0 has a drain connected to the source of MN1, a gate to which VBN0 is applied, and a source to which VSS is applied.
  • MN1 has a source connected to the source of MN2 and a drain connected to the source of MN3, a gate to which VBN1 is applied, and a source connected to the drain of MN0.
  • MN2 has a drain connected to the upper current mirror stage 130, a gate connected to the Y-port, and a source connected to the drain of MN1.
  • MN3 has a drain connected to the upper current mirror stage 130, a gate connected to the X-port, and a source connected to the drain of MN1.
  • MN2 and MN3 are in charge of the input, and compare the voltage of the Y-port and the voltage of the X-port to flow a current In applied by the bias voltage toward the gate where the higher voltage is input.
  • the range of the operation mode input signal voltage (Common mode voltage) is about 0.7V to 3.3V assuming VDD is about 3.3V.
  • the upper differential input terminal 110 and the lower differential input terminal 120 are disposed as input stages of the current conveyor, rail-to-rail input may be realized. That is, when the power supply is 3.3V, the current (tail current) Ip and In may be supplied so that the range of the common mode voltage covers all of the range of the power supply voltage VDD. Such a range of input voltages is represented in FIG. 16.
  • 16 is a graph for explaining rail-to-rail input.
  • the rail-to-rail input covers the range of the input signal from 0V to VDD, so that a wider range of input is compared to a case where an existing circuit receives an upper input or a lower input. It has the advantage of operating on voltage.
  • the upper current mirror stage 130 is composed of MP4, MP5, MP6, and MP7 to define the current mirror.
  • MP4 has a source to which VDD is applied, a drain of MP5 and a gate connected to the gate of MP6, and a drain connected to the source of MP5.
  • the drain of MP4 is connected to the source of MN3 of the lower differential input terminal 120.
  • MP5 has a source connected to the drain of MP4, a gate connected to the gate of MP7, and a drain connected to the gate of MP4.
  • the source of MP5 is connected to the source of MN3 of the lower differential input terminal 120.
  • MP6 has a source to which VDD is applied, a drain of MP5 and a gate connected to the gate of MP4, and a drain connected to the source of MP7.
  • the drain of MP6 is connected to the source of MN2 of the lower differential input terminal 120.
  • the MP7 has a source connected to the drain of MP6, a gate connected to the gate of MP5, a driving block D2, and a drain connected to the switching terminal 150.
  • MP5 and MP7 are biased with the VBP1 voltage, and the bias voltage of MP4 and MP6 has a circuit characteristic to which the drain voltage of MP5 is applied.
  • the current flowing through MP6 and MP7 is equal to the current flowing through MP4 and MP5.
  • the saturation voltage of the MP5 is higher than the threshold voltage (Vth) of the MP4, thereby supplying current to the drain of the MP7. Therefore, the range of the operable voltage is characterized by being wider than the current mirror of the general structure.
  • the final output current (I (MP7)) flowing through the MP7 is bias current by VBP1 Determined by a current of ⁇ @ IN.
  • @ is the ratio of the current In to the difference value of the input voltage obtained from the upper differential input terminal 110 and the lower differential input terminal 120 which are input stages of the current conveyor.
  • the lower current mirror stage 140 is composed of MN4, MN5, MN6 and MN7 to define a current mirror.
  • MN4 has a drain connected to the source of MN5, a gate connected to the gate of MN6, and a source to which VSS is applied.
  • the drain of MN4 is connected to the source of MP3 of the upper differential input terminal 110.
  • MN5 has a drain connected to switching stage 150, a gate connected to gate of MN7, and a source connected to drain of MN4.
  • the source of MN5 is connected to the source of MP2 of the upper differential input terminal 110.
  • MN6 has a drain connected to the source of MN7, a gate connected to the gate of MN4, and a source to which VSS is applied.
  • MN7 has a drain connected to switching stage 150, a gate connected to gate of MN5, and a source connected to drain of MN6.
  • the drain of MN7 is connected to the source of MP2 of the upper differential input terminal 110.
  • MN5 and MN7 are biased with VBN1 voltage, and the bias voltages of MN4 and MN6 have a circuit characteristic to which a source voltage of MN5 is applied.
  • the current flowing through MN6 and MN7 is equal to the current flowing through MN4 and MN5.
  • the saturation voltage of MN5 is higher than the threshold voltage (Vth) of MN4, thereby supplying a current to the source of MN7. Therefore, the range of the operable voltage is characterized by being wider than the current mirror of the general structure.
  • the final output current (I (MN7)) flowing through the MN7 is bias current by VBN1 It is determined by the current of ⁇ @ IP.
  • @ is the ratio of the current Ip to the difference value of the input voltage obtained from the upper differential input terminal 110 and the lower differential input terminal 120 which are input stages of the current conveyor.
  • the upper current mirror stage 130 and the lower current mirror stage 140 employ a high-compliance current mirror.
  • FIG. 17 is a graph for explaining drain-source voltage-to-drain current characteristics corresponding to current mirrors.
  • the high-compliance current mirror has a wider Vds (drain-to-source voltage) width than the conventional Triple Cascode, Regulated Cascode, Wilson Cathode, and the like. .
  • Vds drain-to-source voltage
  • the high-compliance current mirror has a small amount of change in Id (drain current) with respect to Vds as compared to the simple method of the conventional structure.
  • one end of the first capacitor C1 is connected to a node between MP6 and MP7 of the upper current mirror end 130, and one end of the second capacitor C2 is connected to the lower current mirror end 140. It is connected to the node between MN6 and MN7.
  • the other end of the first capacitor C1 and the other end of the second capacitor C2 are connected in common and are connected to the X-port.
  • the first capacitor C1 and the second capacitor C2 are frequency stabilized capacitors inserted to provide a phase margin in case the core block CORE is operated with an OTA AMP.
  • the switching stage 150 includes a CMOS transmission gate composed of MP8 and MN8 and a CMOS transmission gate composed of MP9 and MN9, and is disposed between the upper current mirror stage 130 and the lower current mirror stage 140. . Due to the voltage difference between the source and drain of the MP8, MN8, MP9 and MN9 biased with VBN2 and VBP2, the switching stage 150 has a driver shape having a Class-AB amplification structure.
  • the switching stage 150 Due to the current mirror structure of the upper current mirror stage 130 and the lower current mirror stage 140, the switching stage 150 has a rail-to-rail output such that the width of the output voltage can cover all of the supply voltages. -to-rail output) structure.
  • FIG. 18 is a graph illustrating input and output waveforms of the balanced output rail-to-rail second generation current conveyor shown in FIG. 15.
  • schematic waveforms of the voltage input signal applied to the Y-port or the voltage output signal output through the ZP-port, the first driving voltage P_DRV and the second driving voltage N_DRV are shown.
  • the NMOSs MN10, MN11, and MN12 shown in FIG. 15 are weakly driven by the second driving voltage N_DRV, but are almost cut-off.
  • the first driving voltage P_DRV controls the voltages of the ZP-ports by driving the PMOSs MP10, MP11, and MP12 shown in FIG. 15.
  • the PMOSs MP10, MP11, and MP12 shown in Fig. 15 are weakly driven by the first driving voltage P_DRV, but are almost cut-off.
  • the second driving voltage N_DRV drives the NMOSs MN10, MN11, and MN12 shown in FIG. 15 to control the voltage of the ZP-port.
  • the signal driving of section A and the signal driving of section B are typical driving voltage waveforms of a Class-AB driver.
  • the driving block D2 includes a first driver 210, a second driver 220, a third driver 230, a fourth driver 240, and a fifth driver 250.
  • a normal output current is output through the ZP port, and an inverted output current is output through the ZN port.
  • the first driver 210 is composed of MP10 and MN10 connected in series.
  • MP10 has a source to which VDD is applied, a gate connected to the upper current mirror stage 130, and a drain connected to the drain and the X-port of MN10.
  • MN10 has a source to which VSS is applied, a gate connected to the lower current mirror stage 140, and a drain connected to the drain and the X-port of MP10.
  • the first driver 210 connects the output to the X-port of the input stage to fit the structure of the second generation current conveyor.
  • 19 is a graph for explaining current characteristics of MP10 and MN10 included in the first driver.
  • the output current I MP of the MP10 is controlled by the first driving voltage P_DRV, which is the output of the upper current mirror stage 130.
  • P_DRV the first driving voltage
  • MP10 operates in linear mode
  • MP10 has nonlinear characteristics
  • MP10 is cut-off. It is cut-off and can no longer drive current.
  • J is the zero input current (Quiescent Current) of the driving MOSFET refers to the standby mode current (that is, the value of the current flowing before operation in the standby state).
  • Class AB drivers are designed by defining a section of bias voltage as ⁇ 4J section before the gate voltage of the driver MOS passes the threshold voltage and reaches the linear operation mode.
  • the output current I MN of the MN10 is controlled by the second driving voltage N_DRV, which is the output of the lower current mirror stage 140.
  • N_DRV the second driving voltage
  • the current values of MP10 and MN10 exist but have the smallest current values in the operation mode.
  • a driver having such a function is called a class AB driver.
  • the current conveyor with a class AB driver is used to reduce the current consumption during no signal, adjust the size of the output driver appropriately for the application, and enable the operation of low power and high current.
  • the second driver 220 includes MP11 and MN11 connected in series in the same structure as the first driver 210.
  • the MP11 has a source to which VDD is applied, a gate connected to the gate of the MP10 of the first driver 210, a drain of the MN11 and a drain connected to the ZP-port.
  • MN11 has a source to which VSS is applied, a lower current mirror stage 140 and a gate connected to the gate of MN10, and a drain connected to the drain and MPP port of MP11.
  • the second driver 220 is connected to the ZP port for driving the output. do.
  • the third driver 230 is composed of MP12 and MN12.
  • the gate of MP12 is connected to the gate of MP11 and the gate of MN12 is connected to the gate of MN11.
  • VDD is applied to the source of MP12
  • VSS is applied to the source of MN12.
  • the fourth driver 240 is composed of MP13 and MN13.
  • the drain of MP13 is connected to the drain of MN12 of third driver 230, and the drain of MN13 is connected to the drain of MP12 of third driver 203.
  • VDD is applied to the source of MP13
  • VSS is applied to the source of MN13.
  • the fifth driver 250 is composed of MP14 and MN14.
  • the gate of MP14 is connected to the gate of MP13, the drain of MP13, the drain of MN12 of the third driver 230, and the gate of MN14 is connected to the gate of MN13, the drain of MN13, and the drain of MP12 of the third driver 230. do.
  • VDD is applied to the MP14 source
  • VSS is applied to the MN14 source.
  • the drain of MP14 and the drain of MN14 are commonly connected to the ZN-port.
  • the third driver 230 and the fourth driver 240 have a reverse current mirror structure for driving the ZN-port of the fifth driver 250.
  • the same current as the NMOS that operated to drive the ZP-port flows to MN12, and this current is mirrored to MP13 to drive MP14.
  • the ZN-port of the fifth driver 250 has an output current or an output voltage having a completely inverse relationship with the ZP-port.
  • each of the PMOSs and NMOSs can be set to use the same value for both the width and the length of the channel creating the gate area.
  • a block completed with the configuration from the upper differential input terminal 110 to the fifth driver 250 is defined as 'Balanced Output Rail-to-rail Current Conveyor II' (BORRCCII).
  • 20 is an equivalent circuit diagram for explaining the characteristics of the second generation current conveyor.
  • the second-generation current conveyor CCII has 100% mirroring of the low impedance input of the X-port, the high impedance input of the Y-port, and the current i0 flowing to the X-port, so that the ZP-port ( Or Z + port)) and normal current output through ZN-port (or Z- port).
  • the second generation current conveyor follows the voltage from the Y-port to the X-port according to the impedance characteristic, and in the case of positive polarity, the Z-port follows the current in the same direction as the current flow direction of the X-port. On the other hand, in the case of negative polarity, the Z-port follows the current in the direction opposite to the current flow direction of the X-port.
  • the second generation current conveyor follows the voltage from the Y-port to the X-port according to the impedance characteristics as shown in Table 1 below.
  • the current I Y of the Y -port, the voltage V X of the X -port, and the current I Z of the Z-port can be expressed by Equation 3 below.
  • FIG. 21 is a configuration diagram illustrating a voltage-to-current converter using BORRCCII according to the present invention
  • FIG. 22 is a graph for explaining the operation of the voltage-to-current converter shown in FIG. 21.
  • an X-resistance RX is connected in series with the common mode voltage VCM to the X-port of the BORRCCII.
  • V (VIN) V (X).
  • the voltage difference between the common mode voltage VCM and the X-port generates an electric current ix by the X-resistance RX.
  • This current ix mirrors the current of iZPO to the ZP-port, and mirrors the current of iZNO to the ZN-port. Therefore, the input voltage VIN is converted into a current output such as ZPO and ZNO.
  • the value at which the input voltage VIN is converted into a current has a relation proportional to the inverse (1 / RX) of the X-resistance RX. 22 illustrates the relationship between the voltage input and the current output.
  • FIG. 23 is a configuration diagram illustrating a voltage amplifier using BORRCCII according to the present invention
  • FIG. 24 is a graph for explaining the operation of the voltage amplifier shown in FIG.
  • the Y-port of the BORRCCII is connected to a terminal to which an input voltage VIN is applied, and the X-port and the common mode voltage of the BORRCCII.
  • the X-resistance RX is arranged between the terminals to which (VCM) is applied
  • the ZP-resistance (RZP) is arranged between the ZP-port of the BORRCCII and the terminal to which the common mode voltage VCM is applied
  • the ZN- of the BORRCCII The ZN resistance RZN is disposed between the port and the terminal to which the common mode voltage VCM is applied.
  • the input voltage VIN is supplied to the Y-port, which is a voltage input port, and the voltage equal to the supplied input voltage VIN is converted into a current by using the characteristics of the voltage to current converter.
  • the characteristics of the voltage amplifier when the ZP-resistance (RZP) and ZN-resistance (RZN), which can set the voltage gain at the ZP-port and ZN-port, are connected between the terminals to which the common mode voltage (VCM) is applied. Will have
  • Equation 5 If you connect ZP resistance (RZP) between ZPO terminal and common mode voltage (VCM), and connect ZN resistance (RZN) between ZNO terminal and common mode voltage (VCM), output of ZPO terminal and ZNO terminal
  • RZP ZP resistance
  • RZN ZN resistance
  • V (ZPO) VIN * (RZP / RX)
  • V (ZNO) -VIN * (RZN / RX)
  • the output voltage V (ZPO) through the ZPO terminal and output voltage V (ZNO) through the ZNO terminal are X-resistance (RX), ZP-resistance (RZP), X- with respect to the input voltage (VIN). It can be seen that the voltage gain (or amplification factor) is set according to the ratio of the resistor RX and the ZN-resistance RZN. This characteristic is illustrated in FIG. 24.
  • FIG. 25 is a configuration diagram illustrating a current-voltage converter using BORRCCII according to the present invention
  • FIG. 26 is a graph for describing an operation of the current-voltage converter shown in FIG. 25.
  • the Y-port of the BORRCCII is connected to the terminal to which the common mode voltage VCM is applied, and the X- of the BORRCCII is connected.
  • the port is connected to the terminal to which the input current (IIN) is applied, and the ZP resistance (RZP) is disposed between the ZP-port of BORRCCII and the terminal to which the common mode voltage (VCM) is applied, and the common mode and the ZN-port of BORRCCII.
  • the ZN resistance RZN is disposed between the terminals to which the voltage VCM is applied.
  • I (ZPO) I (X)
  • V (ZPO) has a product of I (ZPO) and RZP.
  • V (ZNO) has a product of I (ZNO) and RZN.
  • I (ZNO) and I (ZPO) have values of reverse phase currents having values but different signs.
  • the input current IIN is converted into an output of a voltage such as an output voltage V (ZPO) through the ZPO terminal and an output voltage V (ZNO) through the ZNO terminal. That is, the voltage is converted to current by the relational expression as in Equation 6 below.
  • V (ZPO) IIN * RZP
  • V (ZNO) -IIN * RZN
  • FIG. 27 is a configuration diagram illustrating a current amplifier using BORRCCII according to the present invention
  • FIG. 28 is a graph for explaining the operation of the current amplifier shown in FIG. 27.
  • a terminal to which an input current IIN is applied is connected to the Y-port of the BORRCCII, and the Y-port and the common mode voltage (VCM).
  • VCM common mode voltage
  • These currents iX are iZPO and iZNO, which are output as normal and reverse phase values, respectively.
  • the current i (X) of the X-port is defined by a relational expression such as IIN * RY / RX.
  • I (ZPO) IIN * (RY / RX)
  • FIG. 29 is a diagram illustrating the configuration of FBDRRCCII using two BORRCCIIs according to the present invention
  • FIG. 30 shows a symbol of FBDRRCCII.
  • two BORRCCIIs are arranged to define FBDRRCCII. That is, the ZP-port of the upper BORRCCII and the ZN-port of the lower BORRCCII are connected to each other to define the ZPF-port of the FBDRRCCII. In addition, the ZN-port of the upper BORRCCII and the ZP-port of the lower BORRCCII are connected to each other to define the ZNF-port of the FBDRRCCII.
  • the ZPF- and ZNF-ports of the FBDRRCCII have a function of outputting only differential components with respect to the voltage or current of the input ports of the upper BORRCCII and the lower BORRCCII.
  • Izpo Izppo + Iznno
  • Izno Izpno + Iznpo
  • the final output current output through the ZPF port is XP-XN, and the final output current output through the ZNF port is-(XP-XN).
  • the current conveyor structure outputs only the difference component of the input current.
  • FIG. 31 is a diagram illustrating a configuration of a fully differential voltage to current converter using FBDRRCCII according to the present invention
  • FIG. 32 is a view illustrating the operation of the fully differential voltage to current converter shown in FIG. 31. This is a graph.
  • a full differential voltage-to-current converter is implemented by connecting an X-resistance (RX) between the XP-port and the XN-port of the FBDRRCCII.
  • RX X-resistance
  • the difference between the input voltage VINP and the input voltage VINN is determined by the second generation current current (CCII) formula.
  • the difference between the voltage of the XP-port and the voltage of the XN-port is generated by the X-resistance RX, either current XP or current XN.
  • This current XP mirrors the current as much as iZPO to the ZPF-port, and mirrors the current as much as iZNO to the ZNF-port. Therefore, a circuit in which the difference voltage between the input voltage VINP and the input voltage VINN is converted into a current output such as ZPO and ZNO.
  • FIG. 33 is a configuration diagram illustrating a fully differential voltage amplifier using FBDRRCCII according to the present invention
  • FIG. 34 is a graph for describing an operation of the fully differential voltage amplifier illustrated in FIG. 33.
  • an X-resistance RX is connected between the XP-port and the XN-port of the FBDRRCCII, and ZP- is connected between the ZPF-port and the terminal to which the common mode voltage VCM is applied.
  • a resistor (RZP) is connected, and a ZN-resistance (RZN) is connected between the ZNF port and the terminal to which the common mode voltage (VCM) is applied to implement a fully differential voltage amplifier.
  • FIG. 35 is a configuration diagram illustrating a fully differential current to voltage converter using FBDRRCCII according to the present invention
  • FIG. 36 is a view illustrating the operation of the fully differential current to voltage converter shown in FIG. 35. This is a graph.
  • the common mode voltage VCM is applied to each of the YP-port and the YN-port of the FBDRRCCII, and the ZP- is connected between the terminal and the ZPF-port to which the common mode voltage VCM is applied.
  • a fully differential current-to-voltage converter is realized by connecting a resistor (RZP) and connecting a ZN-resistance (RZN) between the terminal to which the common mode voltage (VCM) is applied and the ZNF-port.
  • FIG. 37 is a diagram illustrating a configuration of a fully differential current amplifier using the FBDRRCCII according to the present invention
  • FIG. 38 is a graph illustrating the operation of the fully differential current amplifier shown in FIG. 37.
  • the YP-resistance (RYP) is applied between the terminal for applying the input current (IINP) to the YP-port of the FBDRRCCII and the terminal for applying the common mode voltage (VCM) to the XN-port.
  • the YN resistor (RYN) between the terminal applying the input current (IINN) to the YN port of the FBDRRCCII and the terminal applying the common mode voltage (VCM) to the XN port, and connect the XP port of the FBDRRCCII.
  • RXP XP-resistance
  • VCM common mode voltage
  • RXN XN-resistance
  • a block of a balanced output rail-to-rail second generation current conveyor (BORRCCII) is constructed, and a fully balanced differential rail-to-rail second generation current conveyor using two BORRCCIIs. (FBDRRCCII).
  • the FBDRRCCII circuit has the following characteristics.
  • the FBDRRCCII circuit according to the present embodiment is operated by a single supply.
  • the FBDRRCCII circuit has a voltage input or a current input.
  • the FBDRRCCII circuit has a voltage output or a current output.
  • the FBDRRCCII circuit has a fully differential input and output with respect to voltage or current.
  • the range of the common mode voltage (VCM) for the input of the differential voltage or the differential current is generally 1 / 2VDD (where VDD is the supply voltage). Depending on the application, it can be set variously from 0V to VDD.
  • the FBDRRCCII circuit has a rail-to-rail input / output function for voltage input and voltage output.
  • the FBDRRCCII circuit has a function of amplifying a differential voltage or amplifying a differential current.
  • the FBDRRCCII circuit has a function of converting a differential voltage into a current or a differential current into a voltage.
  • the FBDRRCCII circuit has a balanced output in which the ZP-port and the ZP-port are symmetrical to each other based on 1 / 2VDD in the case of the output of voltage or current. (balanced output) function.
  • the FBDRRCCII circuit can obtain the differential voltage and current output of the reverse phase relationship accurately based on the common mode voltage (VCM) without using a common mode feedback (CMFB) circuit separately. There is this.
  • RZP ZP resistance
  • RZN ZN resistance
  • RXP XP resistance
  • RXN XN resistance
  • RZP ZP resistance
  • RZN ZN resistance

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Abstract

평형 출력 레일-투-레일 2세대 전류 컨베이어 및 이를 포함하는 완전 평형 차동 레일-투-레일 2세대 전류 컨베이어가 개시된다. 평형 출력 레일-투-레일 2세대 전류 컨베이어는 코어 블록 및 드라이빙 블록을 포함한다. 코어 블록은 Y-포트 및 X-포트에 공통 연결된 상측 차동 입력단 및 하측 차동 입력단을 통해 레일-투-레일 입출력을 구현하고, 바이어스 전압에 의해 인가되는 전류를 Y-포트의 전압과 X-포트의 전압을 근거로 미러링하여 제1 구동전압(P_DRV) 및 제2 구동전압(N_DRV)을 출력한다. 드라이빙 블록은 제1 구동전압(P_DRV) 및 제2 구동전압(N_DRV)에 응답하여 정상출력전류를 ZP-포트를 통해 출력하고, 정상출력전류에 대해 역상의 위상을 갖는 반전출력전류를 ZN-포트를 통해 출력한다.

Description

평형 출력 레일-투-레일 2세대 전류 컨베이어 및 이를 포함하는 완전 평형 차동 레일-투-레일 2세대 전류 컨베이어
본 발명은 전류 컨베이어에 관한 것으로, 보다 상세하게는 평형 출력 레일-투-레일 2세대 전류 컨베이어 및 이를 포함하는 완전 평형 차동 레일-투-레일 2세대 전류 컨베이어에 관한 것이다.
일반적으로, 2세대 전류 컨베이어(CCⅡ)는 전류-모드 신호 처리의 기본 구성 소자로서 알려져 있다. 2세대 전류 컨베이어는 Y-포트의 전압을 팔로워(follower)하는 X-포트가 전압 팔로워의 기능을 하고, X단자로 유입 및 유출되는 전류를 컨베이어(conveyor)하는 Z단자가 전류 팔로워의 기능을 하고 있다.
따라서 전류-모드 신호 처리의 기본 구성 회로로서 2세대 전류 컨베이어 자체 및 그것의 응용회로의 연구가 활발히 진행되고 있다. 이상적인 2세대 전류 컨베이어의 전압이 입력되는 Y-포트(또는 전압입력단자)는 무한대의 입력 임피던스, 전류가 입력되는 X-포트(또는 전류입력단자)는 영(zero)의 입력 임피던스, 그리고 전류가 출력되는 Z단자(또는 전류출력단자)는 무한대의 출력 임피던스를 갖는다.
한편, 클래스 AB 드라이버는 오디오 증폭기와 같은 소형 저항 및/또는 전력 증폭기와 같은 대형 커패시터에 전력을 공급하는데 사용된다. 이러한 클래스 AB 드라이버는 레일-투-레일 출력 스윙, 낮은 무부하 전력, 대형 드라이버 기능, 고속 동작 및 낮은 왜곡 등이 요구된다.
<선행기술문헌>
<특허문헌>
(특허문헌 0001) 한국등록특허 제10-1053254호 (2011.07.26.)(전류 컨베이어 회로)
(특허문헌 0002) 한국등록특허 제10-1152601호 (2012. 05. 29.) (2세대 전류 컨베이어를 이용한 단방향 전류 감지회로)
이에 본 발명의 기술적 과제는 이러한 점에 착안한 것으로, 본 발명의 목적은 레일-투-레일 입출력 기능, 클래스 AB 증폭 기능 및 서로 역상인 2개의 전류 출력 기능을 갖는 평형 출력 레일-투-레일 2세대 전류 컨베이어를 제공하는 것이다.
본 발명의 다른 목적은 상기한 평형 출력 레일-투-레일 2세대 전류 컨베이어를 갖는 완전 평형 차동 레일-투-레일 2세대 전류 컨베이어를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위하여 일실시예에 따른 평형 출력 레일-투-레일 2세대 전류 컨베이어는 코어 블록 및 드라이빙 블록을 포함한다. 상기 코어 블록은 Y-포트 및 X-포트에 공통 연결된 상측 차동 입력단 및 하측 차동 입력단을 통해 레일-투-레일 입출력을 구현하고, 바이어스 전압에 의해 인가되는 전류를 상기 Y-포트의 전압과 상기 X-포트의 전압을 근거로 미러링하여 제1 구동전압(P_DRV) 및 제2 구동전압(N_DRV)을 출력한다. 상기 드라이빙 블록은 상기 제1 구동전압(P_DRV) 및 상기 제2 구동전압(N_DRV)에 응답하여 정상출력전류를 ZP-포트를 통해 출력하고, 상기 정상출력전류에 대해 역상의 위상을 갖는 반전출력전류를 ZN-포트를 통해 출력한다.
상기한 본 발명의 다른 목적을 실현하기 위하여 일실시예에 따른 완전 평형 차동 레일-투-레일 2세대 전류 컨베이어는 제1 평형 출력 레일-투-레일 2세대 전류 컨베이어(이하, 제1 BORRCCⅡ), 및 제2 평형 출력 레일-투-레일 2세대 전류 컨베이어(이하, 제2 BORRCCⅡ)를 포함한다. 상기 제1 BORRCCⅡ 및 상기 제2 BORRCCⅡ 각각은 코어 블록 및 드라이빙 블록을 포함한다. 상기 코어 블록은 Y-포트 및 X-포트에 공통 연결된 상측 차동 입력단 및 하측 차동 입력단을 통해 레일-투-레일 입출력을 구현하고, 바이어스 전압에 의해 인가되는 전류를 상기 Y-포트의 전압과 상기 X-포트의 전압을 근거로 미러링하여 제1 구동전압(P_DRV) 및 제2 구동전압(N_DRV)을 출력한다. 상기 드라이빙 블록은 상기 제1 구동전압(P_DRV) 및 상기 제2 구동전압(N_DRV)에 응답하여 정상출력전류를 ZP-포트를 통해 출력하고, 상기 정상출력전류에 대해 역상의 위상을 갖는 반전출력전류를 ZN-포트를 통해 출력한다. 상기 제1 BORRCCⅡ의 상기 Y-포트 및 X-포트는 각각 YP-포트 및 XP-포트를 정의하고, 상기 제2 BORRCCⅡ의 상기 Y-포트 및 X-포트는 각각 YN-포트 및 XN-포트를 정의하고, 상기 제1 BORRCCⅡ의 상기 ZP-포트와 상기 제2 BORRCCⅡ의 상기 ZN-포트는 서로 연결되어 ZPF-포트를 정의하고, 상기 제1 BORRCCⅡ의 상기 ZN-포트와 상기 제2 BORRCCⅡ의 상기 ZP-포트는 서로 연결되어 ZNF-포트를 정의한다.
이러한 평형 출력 레일-투-레일 2세대 전류 컨베이어 및 이를 포함하는 완전 평형 차동 레일-투-레일 2세대 전류 컨베이어에 의하면, 레일-투-레일 입출력 기능, 클래스 AB 증폭 기능 및 서로 역상인 2개의 전류 출력 기능을 구현할 수 있다.
도 1은 바이어스 회로 블록을 나타내는 심볼이다.
도 2는 바이어스 회로 블록의 회로도이다.
도 3은 바이어스 회로 블록에서 생성된 정상바이어스전압들을 설명하기 위한 그래프이다.
도 4는 바이어스 회로 블록에서 생성된 반전바이어스전압들을 설명하기 위한 그래프이다.
도 5는 코어 블록을 나타내는 심볼이다.
도 6은 2세대 전류 컨베이어의 드라이버들 중 제1 출력 드라이버를 나타내는 심볼이다.
도 7은 제1 출력 드라이버의 회로도이다.
도 8은 전류 컨베이어의 드라이버들 중 제2 출력 드라이버를 나타내는 심볼이다.
도 9는 전류 컨베이어의 드라이버들 중 제2 출력 드라이버의 회로도이다.
도 10은 전류 컨베이어의 드라이버들 중 드라이빙 블록을 나타내는 심볼이다.
도 11은 드라이빙 블록의 회로도이다.
도 12는 평형 출력 레일-투-레일 2세대 전류 컨베이어(이하, BORRCCⅡ)를 나타내는 심볼이다.
도 13은 공통모드전압 공급기를 설명하기 위한 구성도이다.
도 14는 완전 평형 차동 레일-투-레일 2세대 전류 컨베이어(이하, FBDRRCCⅡ)의 구현을 설명하기 위한 심볼이다.
도 15는 본 발명의 일실시예에 따른 평형 출력 레일-투-레일 2세대 전류 컨베이어를 설명하기 위한 회로도이다.
도 16은 레일-투-레일 입력을 설명하기 위한 그래프이다.
도 17은 전류 미러들에 대응하는 드레인-소스간 전압 대비 드레인 전류 특성을 설명하기 위한 그래프이다.
도 18은 도 15에 도시된 평형 출력 레일-투-레일 2세대 전류 컨베이어의 입출력 파형을 설명하기 위한 그래프이다.
도 19는 제1 드라이버에 구비되는 MP10 및 MN10의 전류 특성을 설명하기 위한 그래프이다.
도 20은 2세대 전류 컨베이어의 특징을 설명하기 위한 등가 회로도이다.
도 21은 본 발명에 따른 BORRCCⅡ를 이용하여 전압-전류 변환기를 구성한 구성도이다.
도 22는 도 21에 도시된 전압-전류 변환기의 동작을 설명하기 위한 그래프이다.
도 23은 본 발명에 따른 BORRCCⅡ를 이용하여 전압 증폭기를 구성한 구성도이다.
도 24는 도 23에 도시된 전압 증폭기의 동작을 설명하기 위한 그래프이다.
도 25는 본 발명에 따른 BORRCCⅡ를 이용하여 전류-전압 변환기를 구성한 구성도이다.
도 26은 도 25에 도시된 전류-전압 변환기의 동작을 설명하기 위한 그래프이다.
도 27은 본 발명에 따른 BORRCCⅡ를 이용하여 전류 증폭기를 구성한 구성도이다.
도 28은 도 27에 도시된 전류 증폭기의 동작을 설명하기 위한 그래프이다.
도 29는 2개의 본 발명에 따른 BORRCCⅡ를 이용하여 FBDRRCCⅡ를 구성한 구성도이다.
도 30은 FBDRRCCⅡ의 심볼을 나타낸다.
도 31은 본 발명에 따른 FBDRRCCⅡ를 이용하여 완전 차동 전압-전류 변환기를 구성한 구성도이다.
도 32는 도 31에 도시된 완전 차동 전압-전류 변환기의 동작을 설명하기 위한 그래프이다.
도 33은 본 발명에 따른 FBDRRCCⅡ를 이용하여 완전 차동 전압 증폭기를 구성한 구성도이다.
도 34는 도 33에 도시된 완전 차동 전압 증폭기의 동작을 설명하기 위한 그래프이다.
도 35는 본 발명에 따른 FBDRRCCⅡ를 이용하여 완전 차동 전류-전압 변환기를 구성한 구성도이다.
도 36은 도 35에 도시된 완전 차동 전류-전압 변환기의 동작을 설명하기 위한 그래프이다.
도 37은 본 발명에 따른 FBDRRCCⅡ를 이용하여 완전 차동 전류 증폭기를 구성한 구성도이다.
도 38은 도 37에 도시된 완전 차동 전류 증폭기의 동작을 설명하기 위한 그래프이다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
먼저, 본 명세서에서 언급되는 회로들의 명칭이나 심볼에 대해서 설명한다.
도 1는 바이어스 회로 블록을 나타내는 심볼이다. 도 2은 바이어스 회로 블록의 회로도이다. 도 3은 바이어스 회로 블록에서 생성된 정상바이어스전압들을 설명하기 위한 그래프이다. 도 4는 바이어스 회로 블록에서 생성된 반전바이어스전압들을 설명하기 위한 그래프이다.
도 1 내지 도 4에 도시된 바와 같이, 바이어스 회로 블록(BIAS)은 복수의 PMOS들과 복수의 NMOS들로 구성되고, 외부로부터 기준 전류(IREF)를 공급받아 PMOS에 바이어스 전압으로 공급되는 제1 정상바이어스전압(VBP0), 제2 정상바이어스전압(VBP1) 및 제3 정상바이어스전압(VBP2)를 생성하고, NMOS에 바이어스 전류로 공급되는 제1 반전바이어스전압(VBN0), 제2 반전바이어스전압(VBN1) 및 제3 반전바이어스전압(VBN2)를 생성한다.
본 실시예에서, 상대적으로 높은 전원전압인 VDD는 PMOS들에 인가되고, 상대적으로 낮은 전원전압인 VSS는 NMOS들에 인가된다. PMOS에서, 상대적으로 높은 전압에 연결된 단자를 소스, 제어전압이 인가되는 단자를 게이트, 나머지 단자를 드레인으로 칭한다. 또한, NMOS에서 상대적으로 낮은 전압에 연결된 단자를 소스, 제어전압이 인가되는 단자를 게이트, 나머지 단자를 드레인으로 칭한다.
MN0의 소스는 VSS에 연결되고, 게이트 및 드레인은 공통 연결되어 MN1의 소스에 연결된다. MN1의 소스는 MN0의 드레인에 연결되고, 게이트 및 드레인은 공통 연결되어 기준전류(IREF)가 인가되는 단자에 연결된다. MN2의 소스는 VSS에 연결되고, 게이트는 MN0의 게이트에 연결되고, 드레인은 MN3의 소스에 연결된다. MN3의 소스는 MN2의 드레인에 연결되고, 게이트는 MN1의 게이트에 연결되고, 드레인은 MP2의 드레인에 연결된다. MN4의 소스는 VSS에 연결되고, 게이트는 MN0 및 MN2 각각의 게이트에 연결되고, 드레인은 MN5의 소스에 연결된다. MN5의 소스는 MN4의 드레인에 연결되고, 게이트는 MN1 및 MN3 각각의 게이트에 연결되고, 드레인은 MP3의 드레인에 연결된다.
MP0의 소스는 VDD에 연결되고, 게이트는 MP1의 드레인에 연결되고, 드레인은 MP1의 소스에 연결된다. MP1의 소스는 MP0의 드레인에 연결되고, 게이트는 MP3의 게이트에 연결되고, 드레인은 MP2의 소스에 연결된다. MP2의 소스는 MP1의 드레인 및 MP0의 게이트에 연결되고, 게이트 및 드레인은 공통 연결되어 MN3의 드레인에 연결된다. MP3의 소스는 VDD에 연결되고, 게이트는 MP1의 게이트에 연결되고, 드레인은 MN5의 드레인에 연결된다. MP4의 소스는 VDD에 연결되고, 게이트는 MP0의 게이트에 연결되고, 드레인은 MP5의 소스에 연결된다. MP5의 소스는 MP4의 드레인에 연결되고, 게이트는 MP3의 게이트에 연결되고, 드레인은 MN8의 드레인에 연결된다. MP6의 소스는 VDD에 연결되고, 게이트는 MP0 및 MP4 각각의 게이트에 연결되고, 드레인은 MP7의 소스에 연결된다. MP7의 소스는 MP6의 드레인에 연결되고, 게이트는 MP3 및 MP5 각각의 게이트에 연결되고, 드레인은 MN9의 드레인에 연결된다.
여기서, MP0, MP4, MP6 각각의 게이트를 통해 제1 정상바이어스전압(VBP0)이 생성되고, MP1, MP3, MP5 및 MP7 각각의 게이트를 통해 제2 정상바이어스전압(VBP1)이 생성되고, MP2의 게이트를 통해 제3 정상바이어스전압(VBP2)이 생성된다.
MN6의 소스는 VSS에 연결되고, 게이트는 MN7의 드레인에 연결되고, 드레인은 MN7의 소스에 연결된다. MN7의 소스는 MN6의 드레인에 연결되고, 게이트는 MN9의 게이트에 연결되고, 드레인은 MN8의 소스 및 MN6의 게이트에 연결된다. MN8의 드레인 및 게이트는 공통 연결되어 MP5의 드레인에 연결되고, 소스는 MN7의 드레인에 연결된다. MN9의 소스는 VSS에 연결되고, 게이트는 MN7의 게이트에 연결되고, 드레인은 MP7의 드레인에 연결된다.
여기서, MN6의 게이트를 통해 제1 반전바이어스전압(VBN0)이 생성되고, MN7 및 MN9의 게이트를 통해 제2 반전바이어스전압(VBN1)이 생성되고, MN8의 게이트를 통해 제3 반전바이어스전압(VBN2)이 생성된다.
PMOS의 바이어스 전압으로 인가되는 정상바이어스전압(VBP), 즉 제1 정상바이어스전압(VBP0), 제2 정상바이어스전압(VBP1) 및 제3 정상바이어스전압(VBP2)은 실제 회로 설계에서는 정밀하게 설정되지만, 아래와 같은 수식 1에 의해 개략적으로 생성될 수 있다.
[수식 1]
VBP0 = VDD - (Vthp * 1)
VBP1 = VDD - (Vthp * 2)
VBP2 = VDD - (Vthp * 3)
여기서, Vthp는 PMOS의 문턱전압(threshold voltage)으로 0.5V ~ 0.8V정도로 가정한다.
바이어스 회로 블록(BIAS)에서 생성된 제1 정상바이어스전압(VBP0), 제2 정상바이어스전압(VBP1) 및 제3 정상바이어스전압(VBP2)은 도 3에 도시된 바와 같다.
한편, NMOS의 바이어스 전압으로 인가되는 반전바이어스전압(VBN), 즉 제1 반전바이어스전압(VBN0), 제2 반전바이어스전압(VBN1) 및 제3 반전바이어스전압(VBN2)은 실제 회로 설계에서는 정밀하게 설정되지만, 아래와 같은 수식 2에 의해 개략적으로 생성될 수 있다.
[수식 2]
VBN0 = VSS(0V) + (Vthn * 1)
VBN1 = VSS(0V) + (Vthn * 2)
VBN2 = VSS(0V) + (Vthn * 3)
여기서, Vthn은 NMOS의 문턱전압(threshold voltage)으로 0.4V ~ 0.7V정도로 가정한다.
바이어스 회로 블록(BIAS)에서 생성된 제1 반전바이어스전압(VBN0), 제2 반전바이어스전압(VBN1) 및 제3 반전바이어스전압(VBN2)은 도 4에 도시된 바와 같다.
도 3에 도시된 바와 같이, 제1 정상바이어스전압(VBP0), 제2 정상바이어스전압(VBP1) 및 제3 정상바이어스전압(VBP2)의 순으로 전압의 크기는 작아지고, 도 4에 도시된 바와 같이, 제1 반전바이어스전압(VBN0), 제2 반전바이어스전압(VBN1) 및 제3 반전바이어스전압(VBN2)의 순으로 전압의 크기는 커진다.
본 실시예에서, 기준전류(IREF)의 크기는 수 uA ~ 수십 uA정도를 사용하고, 모든 PMOS의 게이트 면적을 생성하는 채널 폭 및 채널 길이는 동일하고, 모든 NMOS의 게이트 면적을 생성하는 채널 폭 및 채널 길이는 동일하다. 통상적으로 PMOS와 NMOS의 채널 길이를 동일하게 할 경우, PMOS의 채널 폭은 NMOS의 채널 폭보다 약 3배 이상을 선정한다. 나머지 PMOS 게이트 면적에 비해서 MP3의 채널 길이가 약 4배 내지 6배 정도 길다. 나머지 NMOS 게이트 면적에 비해서 MN9의 채널 길이가 약 4배 내지 6배 정도 길다.
도 5는 코어 블록을 나타내는 심볼이다.
도 5에 도시된 바와 같이, 코어 블록(CORE)은 레일-투-레일(Rail-to-rail) 입력 스테이지와 AB급 드라이버(AB class driver)의 게이트 전압을 출력하는 기능을 갖는다.
코어 블록(CORE)은 OTA(operational transconductance amplifier) 또는 연산 증폭기(Op-Amp)로 설계될 수도 있다. 두 증폭 회로 모두 입력의 차이를 증폭하여 출력하는 회로로서, 큰 전압 이득(예를 들어, 수천 내지 수만)과 높은 입력 저항값(resistance)을 갖는다.
OTA의 경우, 용량성 부하(capacitive load)를 구동할 때 이상적인 전압 제어된 전류원(ideal voltage controlled current source)에 가까운 형태가 되므로 높은 출력저항이 바람직한 특성이 된다.
한편, Op-Amp는 저항성 부하(resistive load)를 구동하기 위해서는 출력 저항값이 낮아야만 부하 효과(loading effect)를 피할 수 있다. 이러한 출력 저항값을 매우 낮게 설계하여 전압 제어된 전압원(voltage controlled voltage source)와 같이 동작하도록 한 회로이다.
도 6는 2세대 전류 컨베이어의 드라이버들 중 제1 출력 드라이버(D0)를 나타내는 심볼이다. 도 7은 제1 출력 드라이버(D0)의 회로도이다.
도 6 및 도 7을 참조하면, 제1 출력 드라이버(D0)는 전압 피드백용 정상출력 전압 버퍼를 갖는다.
제1 출력 드라이버(D0)는 직렬 연결된 MP10 및 MN10으로 구성된다. MP10는 VDD가 인가되는 소스, 제1 구동전압(P_DRV)이 인가되는 게이트, MN10의 드레인 및 X-포트에 연결된 드레인을 갖는다. MN10는 VSS가 인가되는 소스, 제2 구동전압(N_DRV)이 인가되는 게이트, 및 MP10의 드레인 및 X-포트에 연결된 드레인을 갖는다.
도 8는 전류 컨베이어의 드라이버들 중 제2 출력 드라이버(D1)를 나타내는 심볼이다. 도 9은 제2 출력 드라이버(D1)의 회로도이다.
도 8 및 도 9를 참조하면, 제2 출력 드라이버(D1)는 전압 피드백용 정상출력 전압 버퍼 및 ZP-포트를 갖는다.
제2 출력 드라이버(D1)는 직렬 연결된 MP10 및 MN10 및 직렬 연결된 MP11 및 MN11를 구성된다.
MP10는 VDD가 인가되는 소스, 제1 구동전압(P_DRV)이 인가되는 게이트, MN10의 소스 및 X-포트에 연결된 드레인을 갖는다. MN10는 VSS가 인가되는 소스, 제2 구동전압(N_DRV)이 인가되는 게이트, 및 MP10의 드레인 및 X-포트에 연결된 드레인을 갖는다.
MP11는 VDD가 인가되는 소스, MP10의 게이트에 공통 연결되어 제1 구동전압(P_DRV)이 인가되는 게이트, MN11의 소스 및 ZP-포트에 연결된 드레인을 갖는다. MN11는 VSS가 인가되는 소스, MN10의 게이트에 공통 연결되어 제2 구동전압(N_DRV)이 인가되는 게이트, 및 MP11의 드레인 및 ZP-포트에 연결된 드레인을 갖는다.
도 10는 전류 컨베이어의 드라이버들 중 드라이빙 블록(D2)를 나타내는 심볼이다. 도 11은 드라이빙 블록(D2)의 회로도이다.
도 10 및 도 11을 참조하면, 드라이빙 블록(D2)는 전압 피드백용 정상출력 전압 버퍼, ZP-포트 및 ZN-포트를 갖는다.
드라이빙 블록(D2)은 MP10, MN10, MP11, MN11, MP12, MN12, MP13, MN13, MP14 및 MN14로 구성된다.
MP10는 VDD가 인가되는 소스, 제1 구동전압(P_DRV)이 인가되는 게이트, MN10의 소스 및 X-포트에 연결된 드레인을 갖는다. MN10는 VSS가 인가되는 소스, 제2 구동전압(N_DRV)이 인가되는 게이트, 및 MP10의 드레인 및 X-포트에 연결된 드레인을 갖는다.
MP11는 VDD가 인가되는 소스, MP10의 게이트에 공통 연결되어 제1 구동전압(P_DRV)이 인가되는 게이트, MN11의 소스 및 ZP-포트에 연결된 드레인을 갖는다. MN11는 VSS가 인가되는 소스, MN10의 게이트에 공통 연결되어 제2 구동전압(N_DRV)이 인가되는 게이트, 및 MP11의 드레인 및 ZP-포트에 연결된 드레인을 갖는다.
MP12는 VDD가 인가되는 소스, MP10의 게이트에 공통 연결되어 제1 구동전압(P_DRV)이 인가되는 게이트, MN13의 소스에 연결된 드레인을 갖는다. MN12는 VSS가 인가되는 소스, MN10의 게이트에 공통 연결되어 제2 구동전압(N_DRV)이 인가되는 게이트, 및 MP13의 드레인에 연결된 소스를 갖는다.
MP13은 VDD가 인가되는 소스, 공통 연결되어 MN12의 소스에 연결된 게이트 및 드레인을 갖는다. MN13은 VSS가 인가되는 소스, 공통 연결되어 MP12의 드레인에 연결된 소스 및 게이트를 갖는다.
MP14는 VDD가 인가되는 소스, MP13의 게이트에 연결된 게이트 및 ZN-포트에 연결된 드레인을 갖는다. MN14는 VSS가 인가되는 소스, MN13의 게이트에 연결된 게이트, ZN-포트에 연결된 드레인을 갖는다.
도 12는 평형 출력 레일-투-레일 2세대 전류 컨베이어(Balanced Output Rail-to-rail Current Conveyor Ⅱ)(이하, BORRCCⅡ)를 나타내는 심볼이다.
도 12에 도시된 바와 같이, 코어 블록(CORE)과 드라이빙 블록(D2)을 직렬 연결하는 방식으로 평형 출력 레일-투-레일 2세대 전류 컨베이어(BORRCCⅡ)를 구현한다.
도 13는 공통모드전압 공급기를 설명하기 위한 구성도이다.
도 13에 도시된 바와 같이, 공통모드전압 공급기(Common Mode Voltage Generator, VCM Generator)는 코어 블록(CORE)과 제1 출력 드라이버(D0)가 조합된 형태의 기능 블록을 포함한다.
VDD와 GND 사이에 직렬로 연결된 제1 저항(R1)과 제2 저항(R2)의 비율로 기준전압(Vref)이 생성되어 코어 블록(CORE)의 Y-포트에 인가된다. 코어 블록(CORE)의 Y-포트에 기준전압(Vref)이 인가되면, 해당 전압과 동일한 전압을 출력하는 X-포트를 통해 출력 임피던스가 매우 낮은 이상적인 공통모드전압(common mode voltage, VCM)이 생성된다.
도 14는 완전 평형 차동 레일-투-레일 2세대 전류 컨베이어(Fully Balanced Differential Rail-to-rail Current conveyor Ⅱ)(이하, FBDRRCCⅡ)의 구현을 설명하기 위한 심볼이다.
도 14를 참조하면, 두 개의 BORRCCⅡ가 상측 및 하측에 배치되어 완전 평형 차동 레일-투-레일 2세대 전류 컨베이어(이하, FBDRRCCⅡ)를 정의한다.
상측에 배치된 BORRCCⅡ의 Y-포트는 FBDRRCCⅡ의 YP-포트를 정의하고, 상측에 배치된 BORRCCⅡ의 X-포트는 FBDRRCCⅡ의 XP-포트를 정의하고, 하측에 배치된 BORRCCⅡ의 Y-포트는 FBDRRCCⅡ의 YN-포트를 정의하고, 하측에 배치된 BORRCCⅡ의 X-포트는 FBDRRCCⅡ의 XN-포트를 정의한다.
상측에 배치된 BORRCCⅡ의 ZP-포트과 하측에 배치된 BORRCCⅡ의 ZN-포트는 서로 연결되어 FBDRRCCⅡ의 ZP-포트를 정의한다. 상측에 배치된 BORRCCⅡ의 ZN-포트와 하측에 배치된 BORRCCⅡ의 ZP-포트는 서로 연결되어 FBDRRCCⅡ의 ZN-포트를 정의한다.
FBDRRCCⅡ의 ZP-포트와 ZN-포트는 상측 BORRCCⅡ와 하측 BORRCCⅡ 각각의 입력 포트의 전압 또는 전류에 대한 차동 성분만을 출력한다.
도 15는 본 발명의 일실시예에 따른 평형 출력 레일-투-레일 2세대 전류 컨베이어를 설명하기 위한 회로도이다.
도 15를 참조하면, 본 발명의 일실시예에 따른 평형 출력 레일-투-레일 2세대 전류 컨베이어(Balanced Output Rail-to-rail Current Conveyor Ⅱ)는 코어 블록(CORE) 및 드라이빙 블록(D2)를 포함한다.
코어 블록(CORE)은 상측 차동 입력단(110), 하측 차동 입력단(120), 상측 전류 미러단(130), 하측 전류 미러단(140), 스위칭단(150), 제1 캐패시터(C1) 및 제2 캐패시터(C2)를 포함하고, 바이어스 회로 블록(도 1 및 도 2에 도시됨)으로부터 PMOS 소자들의 바이어스 전압으로서 VBP0, VBP1 및 VBP2를 인가받고, NMOS 소자들의 바이어스 전압으로서 VBN0, VBN1 및 VBN2를 인가받는다. 도 15에 도시된 평형 출력 레일-투-레일 2세대 전류 컨베이어에서 바이어스 회로 블록에 대한 도시는 생략되었다.
코어 블록(CORE)은 Y-포트 및 X-포트에 공통 연결된 상측 차동 입력단(110) 및 하측 차동 입력단(120)을 통해 레일-투-레일 입출력을 구현하고, Y-포트의 전압과 X-포트의 전압을 근거로 바이어스 전압에 의해 인가되는 전류를 미러링하여 제1 구동전압(P_DRV) 및 제2 구동전압(N_DRV)을 드라이빙 블록(D2)에 출력한다.
상측 차동 입력단(110)은 직렬 연결된 MP0 및 MP1와 병렬 연결된 MP2 및 MP3로 구성된다. MP0은 VDD가 인가되는 소스, VBP0가 인가되는 게이트, MP1의 소스에 연결된 드레인을 갖는다. MP1은 MP0의 드레인에 연결된 소스, VBP1가 인가되는 게이트, MP2의 소스 및 MP3의 소스에 연결된 드레인을 갖는다. MP2은 MP1의 드레인에 연결된 소스, Y-포트에 연결된 게이트, 하측 전류 미러단(140)에 연결된 드레인을 갖는다. MP3은 MP1의 드레인에 연결된 소스, X-포트에 연결된 게이트, 하측 전류 미러단(140)에 연결된 드레인을 갖는다. MP2 및 MP3가 입력을 담당하며 Y-포트의 전압과 X-포트의 전압을 비교하여 보다 낮은 전압이 입력된 게이트쪽으로 바이어스 전압에 의해 인가되는 전류(tail current)(Ip)를 흘려 주는 역할을 수행한다. 여기서, 동작 가능한 입력 신호 전압(Common mode voltage)의 범위는, VDD를 약 3.3V로 가정할 경우, 2.5V 내지 0V 정도이다.
하측 차동 입력단(120)은 직렬 연결된 MN0 및 MN1와 병렬 연결된 MN2 및 MN3로 구성된다. MN0은 MN1의 소스에 연결된 드레인, VBN0가 인가되는 게이트, VSS가 인가되는 소스를 갖는다. MN1은 MN2의 소스 및 MN3의 소스에 연결된 드레인, VBN1가 인가되는 게이트, MN0의 드레인에 연결된 소스를 갖는다. MN2은 상측 전류 미러단(130)에 연결된 드레인, Y-포트에 연결된 게이트, MN1의 드레인에 연결된 소스를 갖는다. MN3은 상측 전류 미러단(130)에 연결된 드레인, X-포트에 연결된 게이트, MN1의 드레인에 연결된 소스를 갖는다. MN2 및 MN3가 입력을 담당하며 Y-포트의 전압과 X-포트의 전압을 비교하여 보다 높은 전압이 입력된 게이트쪽으로 바이어스 전압에 의해 인가되는 전류(In)를 흘려 주는 역할을 수행한다. 여기서, 동작 가능한 입력 신호 전압(Common mode voltage)의 범위는, VDD를 약 3.3V로 가정할 경우, 0.7V 내지 3.3V 정도가 된다.
전류 컨베이어의 입력 스테이지로서 상측 차동 입력단(110) 및 하측 차동 입력단(120)이 배치되므로 레일-투-레일 입력(rail-to-rail input)을 구현할 수 있다. 즉, 전원이 3.3V일 때 입력 전압(Common Mode Voltage)의 범위가 전원 전압(VDD)의 범위 모두를 커버하도록 전류(tail current)(Ip, In)을 흘려 줄 수 있다. 이러한 입력 전압의 범위를 표현하면 도 16과 같다.
도 16은 레일-투-레일 입력을 설명하기 위한 그래프이다.
도 16에 도시된 바와 같이, 레일-투-레일 입력은 입력되는 신호의 범위를 0V~VDD를 모두 커버하게 됨으로 기존의 회로가 상측의 입력 또는 하측의 입력을 받는 경우에 비해서 보다 넓은 범위의 입력 전압에 대해서 동작하는 장점을 갖는다.
도 15를 다시 참조하면, 상측 전류 미러단(130)는 MP4, MP5, MP6 및 MP7로 구성되어 전류 미러를 정의한다. MP4는 VDD가 인가되는 소스, MP5의 드레인 및 MP6의 게이트에 연결된 게이트, MP5의 소스에 연결된 드레인을 갖는다. 또한, MP4의 드레인은 하측 차동 입력단(120)의 MN3의 소스에 연결된다. MP5는 MP4의 드레인에 연결된 소스, MP7의 게이트에 연결된 게이트, MP4의 게이트에 연결된 드레인을 갖는다. 또한, MP5의 소스는 하측 차동 입력단(120)의 MN3의 소스에 연결된다. MP6은 VDD가 인가되는 소스, MP5의 드레인 및 MP4의 게이트에 연결된 게이트, MP7의 소스에 연결된 드레인을 갖는다. 또한, MP6의 드레인은 하측 차동 입력단(120)의 MN2의 소스에 연결된다. MP7은 MP6의 드레인에 연결된 소스, MP5의 게이트에 연결된 게이트, 드라이빙 블록(D2) 및 스위칭단(150)에 연결된 드레인을 갖는다. 여기서, VBP1 전압으로 MP5 및 MP7이 바이어싱되며, MP4와 MP6의 바이어스 전압은 MP5의 드레인 전압이 인가되는 회로적 특징을 갖는다.
MP4의 게이트 면적과 MP6의 게이트 면적이 같고, MP5의 게이트 면적과 MP7의 게이트 면적이 같다면, MP6 및 MP7을 통해 흐르는 전류는 MP4 및 MP5을 통해 흐르는 전류와 같다. 이때, MP5의 포화전압(saturation voltage)은 MP4의 문턱전압(Threshold voltage, Vth)보다 높아지고, 이로 인하여 MP7의 드레인에 전류가 공급된다. 따라서, 동작 가능한 전압의 범위가 일반적인 구조의 전류 미러 보다 넓어지는 특징을 갖는다.
이때, 하측 차동 입력단(120)의 입력 전압의 차이에 의해 전류가 각각 MP4 및 MP6의 드레인에 서로 다른 값으로 인가되면, MP7를 통해 흐르는 최종 출력전류(I(MP7))는 VBP1에 의한 바이어스 전류±@IN의 전류로 결정된다. 여기서, @는 전류 컨베이어의 입력 스테이지인 상측 차동 입력단(110) 및 하측 차동 입력단(120)으로부터 구해지는 입력 전압의 차이값에 대한 전류(In)의 비율이다.
하측 전류 미러단(140)는 MN4, MN5, MN6 및 MN7로 구성되어 전류 미러를 정의한다. MN4는 MN5의 소스에 연결된 드레인, MN6의 게이트에 연결된 게이트, VSS가 인가되는 소스를 갖는다. 또한, MN4의 드레인은 상측 차동 입력단(110)의 MP3의 소스에 연결된다. MN5는 스위칭단(150)에 연결된 드레인, MN7의 게이트에 연결된 게이트, MN4의 드레인에 연결된 소스를 갖는다. 또한, MN5의 소스는 상측 차동 입력단(110)의 MP2의 소스에 연결된다. MN6은 MN7의 소스에 연결된 드레인, MN4의 게이트에 연결된 게이트, VSS가 인가되는 소스를 갖는다. MN7은 스위칭단(150)에 연결된 드레인, MN5의 게이트에 연결된 게이트, MN6의 드레인에 연결된 소스를 갖는다. 또한, MN7의 드레인은 상측 차동 입력단(110)의 MP2의 소스에 연결된다. 여기서, VBN1 전압으로 MN5 및 MN7이 바이어싱되며, MN4와 MN6의 바이어스 전압은 MN5의 소스 전압이 인가되는 회로적 특징을 갖는다.
MN4의 게이트 면적과 MN6의 게이트 면적이 같고, MN5의 게이트 면적과 MN7의 게이트 면적이 같다면, MN6 및 MN7을 통해 흐르는 전류는 MN4 및 MN5을 통해 흐르는 전류와 같다. 이때, MN5의 포화전압은 MN4의 문턱전압(Vth)보다 높아지고, 이로 인하여 MN7의 소스에 전류가 공급된다. 따라서, 동작 가능한 전압의 범위가 일반적인 구조의 전류 미러 보다 넓어지는 특징을 갖는다.
이때, 상측 차동 입력단(110)의 입력 전압의 차이에 의해 전류가 각각 MN4 및 MN6의 소스에 서로 다른 값으로 인가되면, MN7을 통해 흐르는 최종 출력전류(I(MN7))는 VBN1에 의한 바이어스 전류±@IP의 전류로 결정된다. 여기서, @는 전류 컨베이어의 입력 스테이지인 상측 차동 입력단(110) 및 하측 차동 입력단(120)으로부터 구해지는 입력 전압의 차이값에 대한 전류(Ip)의 비율이다.
본 실시예에서, 상측 전류 미러단(130) 및 하측 전류 미러단(140)은 하이-컴플리언스(High-compliance) 전류 미러를 채용한다.
도 17은 전류 미러들에 대응하는 드레인-소스간 전압 대비 드레인 전류 특성을 설명하기 위한 그래프이다.
도 17을 참조하면, 하이-컴플라이언스 전류 미러는 기존의 트리플 캐소드(Triple Cascode), 레귤레이티드 캐소드(Regulated Cascode), 윌슨 캐소드(Willson) 방식 등에 비해서 Vds(드레인-소스간 전압)의 폭이 넓다. 따라서, 커런트 소스로 폭넓은 전압 스윙(wide voltage swing)이 가능하다.
또한, 하이-컴플라이언스 전류 미러는 종래의 구조인 단순한 방식에 비해 Vds에 대한 Id(드레인 전류)의 변화량이 작다.
도 15를 다시 참조하면, 제1 캐패시터(C1)의 일단은 상측 전류 미러단(130)의 MP6과 MP7간의 노드에 연결되고, 제2 캐패시터(C2)의 일단은 하측 전류 미러단(140)의 MN6과 MN7간의 노드에 연결된다. 제1 캐패시터(C1)의 타단과 제2 캐패시터(C2)의 타단은 공통 연결되어 X-포트에 연결된다.
제1 캐패시터(C1) 및 제2 캐패시터(C2)는, 코어 블록(CORE)이 OTA AMP로 동작되는 경우에 대비하여, 위상(Phase) 마진을 제공하기 위해 삽입된 주파수 안정화 캐패시터이다.
스위칭단(150)은 MP8 및 MN8로 구성된 CMOS 트랜스미션 게이트(transmission gate)와 MP9 및 MN9로 구성된 CMOS 트랜스미션 게이트를 포함하고, 상측 전류 미러단(130) 및 하측 전류 미러단(140) 사이에 배치된다. VBN2, VBP2로 바이어싱된 MP8, MN8, MP9 및 MN9의 소스와 드레인간의 전압차로 인하여, 스위칭단(150)은 Class- AB 증폭 구조를 갖는 드라이버 형태를 갖는다.
상측 전류 미러단(130)과 하측 전류 미러단(140)의 전류 미러 구조로 인하여, 스위칭단(150)은 출력 전압의 폭이 공급 전압 모두를 커버할 수 있게 되는 레일-투-레일 출력(rail-to-rail output) 구조를 갖는다.
도 18은 도 15에 도시된 평형 출력 레일-투-레일 2세대 전류 컨베이어의 입출력 파형을 설명하기 위한 그래프이다. 특히, Y-포트에 인가되는 전압 입력 신호 또는 ZP-포트를 통해 출력되는 전압 출력 신호, 제1 구동전압(P_DRV) 및 제2 구동전압(N_DRV)에 대한 개략적인 파형이 도시된다.
도 18에 도시된 바와 같이, A구간에서, 제2 구동전압(N_DRV)에 의해 도 15에 도시된 NMOS인 MN10, MN11 및 MN12는 약하게 구동되지만 거의 차단(cut-off) 상태로 유지된다. 하지만, 제1 구동전압(P_DRV)은 도 15에 도시된 PMOS인 MP10, MP11 및 MP12를 구동하여 ZP-포트의 전압을 제어한다.
B구간에서, 제1 구동전압(P_DRV)에 의해 도 15에 도시된 PMOS인 MP10, MP11 및 MP12는 약하게 구동되지만 거의 차단(cut-off) 상태로 유지된다. 하지만, 제2 구동전압(N_DRV)은 도 15에 도시된 NMOS인 MN10, MN11 및 MN12를 구동하여 ZP-포트의 전압을 제어한다.
상기한 A구간의 신호 구동이나 B구간의 신호 구동은 Class-AB 드라이버의 전형적인 구동 전압 파형이다.
도 15를 다시 참조하면, 드라이빙 블록(D2)는 제1 드라이버(210), 제2 드라이버(220), 제3 드라이버(230), 제4 드라이버(240) 및 제5 드라이버(250)를 포함하고, 상기 제1 구동전압(P_DRV) 및 상기 제2 구동전압(N_DRV)에 응답하여 정상출력전류를 ZP-포트를 통해 출력하고, 반전출력전류를 ZN-포트를 통해 출력한다.
제1 드라이버(210)는 직렬 연결된 MP10 및 MN10으로 구성된다. MP10는 VDD가 인가되는 소스, 상측 전류 미러단(130)에 연결된 게이트, 및 MN10의 드레인 및 X-포트에 연결된 드레인을 갖는다. MN10는 VSS가 인가되는 소스, 하측 전류 미러단(140)에 연결된 게이트, 및 MP10의 드레인 및 X-포트에 연결된 드레인을 갖는다. 제1 드라이버(210)는 2세대 전류 컨베이어의 구조에 맞도록 입력 스테이지의 X-포트에 출력을 연결해 주는 역할을 수행한다.
도 19는 제1 드라이버에 구비되는 MP10 및 MN10의 전류 특성을 설명하기 위한 그래프이다.
도 19에 도시된 바와 같이, MP10의 출력전류(IMP)는 상측 전류 미러단(130)의 출력인 제1 구동전압(P_DRV)에 의해서 제어된다. 출력전류(IMP)가 +4J보다 큰 구간에서 MP10는 선형 모드(linear mode)로 동작하고, +4J보다 작은 구간에서 MP10는 비선형적 특징을 가지며, -4J 이하의 구간에서 MP10는 컷-오프(cut-off)되어 더 이상 전류 구동을 하지 못하는 특성을 갖는다. 여기서, J는 구동하는 MOSFET의 영입력전류(Quiescent Current)로서 대기 모드 전류(즉, 대기 상태에서 동작 전에 흐르는 전류의 값)을 의미한다. 각각 드라이버 MOS의 게이트 전압이 문턱 전압을 지나 선형 동작 모드에 도달하기 전까지의 바이어스 전압에 대한 구간을 ±4J 정도의 구간으로 정의하여 AB급 드라이버(Class AB driver)를 설계한다.
한편, MN10의 출력전류(IMN)는 하측 전류 미러단(140)의 출력인 제2 구동전압(N_DRV)에 의해서 제어된다. 출력전류(IMN)가 -4J보다 작은 구간에서 MN10는 선형 모드(linear mode)로 동작하고, -4J보다 큰 구간에서 MN10는 비선형적 특징을 가지며, +4J 이상의 구간에서 MN10는 컷-오프(cut-off)되어 더 이상 전류 구동을 하지 못하는 특성을 갖는다.
따라서, 신호가 없는 0전류 구간(즉, 무신호 구간)에서 MP10과 MN10의 전류값은 존재하지만 동작 모드에서 가장 작은 전류값을 갖게 되므로 이러한 출력 버퍼 스테이지(output buffer stage)를 AB급 스테이지(class AB stage)라고 한다. 이러한 기능을 갖는 드라이버를 AB급 드라이버(Class AB driver)라 한다. 또한 이러한 AB급 드라이버를 갖는 전류 컨베이어를 사용하여 무신호시의 소비 전류를 낮추고, 출력 드라이버의 크기를 응용에 맞도록 적절하게 조정하여 사용하며, 저전력 동작 특성 및 큰 전류의 구동을 가능하게 하는 장점을 갖게 된다.
도 15를 다시 참조하면, 제2 드라이버(220)는 제1 드라이버(210)의 구조와 동일하게 직렬 연결된 MP11 및 MN11으로 구성된다. MP11은 VDD가 인가되는 소스, 제1 드라이버(210)의 MP10의 게이트에 연결된 게이트, MN11의 드레인 및 ZP-포트에 연결된 드레인을 갖는다. MN11은 VSS가 인가되는 소스, 하측 전류 미러단(140) 및 MN10의 게이트에 연결된 게이트, 및 MP11의 드레인 및 ZP-포트에 연결된 드레인을 갖는다. 제1 드라이버(210)가 상측 차동 입력단(110) 및 하측 차동 입력단(120)의 차동 입력 스테이지의 X-포트에 연결되는 것과 달리, 제2 드라이버(220)는 출력 구동을 위한 ZP-포트에 연결된다.
제3 드라이버(230)는 MP12 및 MN12로 구성된다. MP12의 게이트는 MP11의 게이트에 연결되고, MN12의 게이트는 MN11의 게이트에 연결된다. MP12의 소스에는 VDD가 인가되고, MN12의 소스에는 VSS가 인가된다.
제4 드라이버(240)는 MP13 및 MN13으로 구성된다. MP13의 드레인은 제3 드라이버(230)의 MN12의 드레인에 연결되고, MN13의 드레인은 제3 드라이버(203)의 MP12의 드레인에 연결된다. MP13의 소스에는 VDD가 인가되고, MN13의 소스에는 VSS가 인가된다.
제5 드라이버(250)는 MP14 및 MN14로 구성된다. MP14의 게이트는 MP13의 게이트, MP13의 드레인, 제3 드라이버(230)의 MN12의 드레인에 연결되고, MN14의 게이트는 MN13의 게이트, MN13의 드레인, 제3 드라이버(230)의 MP12의 드레인에 연결된다. MP14 소스에는 VDD가 인가되고, MN14 소스에는 VSS가 인가된다. MP14의 드레인 및 MN14의 드레인은 ZN-포트에 공통적으로 연결된다.
제3 드라이버(230) 및 제4 드라이버(240)은 제5 드라이버(250)의 ZN-포트를 구동하기 위한 반전 전류 미러(reverse current mirror) 구조를 갖는다.
ZP-포트를 구동하는데 동작했던 PMOS와 동일한 전류를 MP12에 흐르게 하며, 이러한 전류가 MN13에 미러링되어 MN14를 구동한다.
또한, ZP-포트를 구동하는데 동작했던 NMOS와 동일한 전류를 MN12에 흐르게 하며, 이러한 전류가 MP13에 미러링되어 MP14를 구동한다.
이러한 반전 전류 미러를 통해 제5 드라이버(250)의 ZN-포트는 ZP-포트와 완전히 역상관계를 갖는 출력전류 또는 출력전압을 갖는다.
상기한 동작을 위해, 제1 드라이버(210)), 제2 드라이버(220), 제3 드라이버(230), 제4 드라이버(240) 및 제5 드라이버(250)의 모든 PMOS는 동일한 게이트 면적을 갖도록 설계되고, NMOS 또한 동일한 게이트 면적을 갖도록 설계된다. 특히, 전류 미러의 정확한 동작을 위해서 PMOS들과 NMOS들 각각은 게이트 면적을 생성하는 채널의 폭과 길이를 모두 동일한 값을 사용하도록 설정될 수 있다.
상기 상측 차동 입력단(110) 내지 제5 드라이버(250)까지의 구성으로 완성된 블록은 'Balanced Output Rail-to-rail Current Conveyor Ⅱ'(BORRCCⅡ) 라고 정의한다.
상기한 BORRCCⅡ는 2세대 전류 컨베이어(CCⅡ)의 특징을 만족한다.
도 20은 2세대 전류 컨베이어의 특징을 설명하기 위한 등가 회로도이다.
도 20을 참조하면, 2세대 전류 컨베이어(CCⅡ)는 X-포트의 로우 임피던스 입력과 Y-포트의 하이 임피던스 입력, 그리고 X-포트로 흐르는 전류(i0)가 100% 미러링되어, ZP-포트(또는 Z+ 포트))를 통한 정상전류출력과 ZN-포트(또는 Z- 포트)를 통한 반전전류출력을 모두 갖는다.
즉, 2세대 전류 컨베이어는 임피던스 특성에 따라 Y-포트로부터 X-포트로 전압을 팔로워하고, 정극성인 경우 Z-포트는 X-포트의 전류 흐름 방향과 같은 방향으로 전류를 팔로워한다. 한편, 부극성인 경우 Z-포트는 X-포트의 전류 흐름 방향과 반대 방향으로 전류를 팔로워한다.
또한, 2세대 전류 컨베이어는 아래의 표 1에서와 같이 임피던스 특성에 따라 Y-포트로부터 X-포트로 전압을 팔로워한다.
포트 임피던스 레벨
X LOW(이상적으로 0)
Y HIGH(이상적으로 ∞)
Z HIGH(이상적으로 ∞)
따라서, Y-포트의 전류(IY),X-포트의 전압(VX),Z-포트의 전류(IZ)는 다음의 수식 3과 같이 나타낼 수 있다.
[수식 3]
Figure PCTKR2017014597-appb-I000001
이하에서, 본 발명의 일실시예에 따른 BORRCCⅡ를 이용한 다양한 응용 회로들에 대해서 설명한다.
도 21는 본 발명에 따른 BORRCCⅡ를 이용하여 전압-전류 변환기를 구성한 구성도이고, 도 22는 도 21에 도시된 전압-전류 변환기의 동작을 설명하기 위한 그래프이다.
도 21 및 도 22에 도시된 바와 같이, 전압을 전류로 변환하는 전압-전류 변환기를 구현하기 위해, BORRCCⅡ의 X-포트에 공통모드전압(VCM)과 직렬로 X-저항(RX)을 연결한다.
Y-포트로 입력전압(VIN)이 공급되면, 공급되는 입력전압(VIN)과 동일한 전압이 2세대 전류 커런트(CCⅡ) 공식에 의해서 X-포트로 출력된다. 즉, V(VIN)=V(X)과 같은 관계식으로 정의될 수 있다.
공통모드전압(VCM)과 X-포트의 전압 차이가 X-저항(RX)에 의해 전류(ix)가 생성된다. 이러한 전류(ix)는 ZP-포트로는 iZPO의 전류가 미러링되며, ZN-포트로는 iZNO의 전류가 미러링된다. 따라서 입력전압(VIN)이 ZPO 및 ZNO와 같은 전류 출력으로 변환이 되는 회로가 된다.
즉, 아래 수식 4와 같은 관계식으로 전압이 전류로 전환된다.
[수식 4]
I(ZPO) = VIN * (1/RX)
I(ZNO) = -VIN * (1/RX)
입력전압(VIN)이 전류로 변환이 되는 값은 X-저항(RX)의 역수(1/RX)에 비례하는 관계식을 갖는다. 이러한 전압 입력과 전류 출력의 관계를 도시화하면 도 22와 같다.
도 23는 본 발명에 따른 BORRCCⅡ를 이용하여 전압 증폭기를 구성한 구성도이고, 도 24는 도 23에 도시된 전압 증폭기의 동작을 설명하기 위한 그래프이다.
도 23 및 도 24에 도시된 바와 같이, 전압을 증폭하는 전압 증폭기를 구현하기 위해, BORRCCⅡ의 Y-포트는 입력전압(VIN)이 인가되는 단자와 연결되고, BORRCCⅡ의 X-포트와 공통모드전압(VCM)이 인가되는 단자 사이에 X-저항(RX)이 배치되고, BORRCCⅡ의 ZP-포트와 공통모드전압(VCM)이 인가되는 단자 사이에 ZP-저항(RZP)이 배치되고 BORRCCⅡ의 ZN-포트와 공통모드전압(VCM)이 인가되는 단자 사이에 ZN-저항(RZN)이 배치된다.
전압입력포트인 Y-포트로 입력전압(VIN)이 공급되고, 공급되는 입력전압(VIN)과 동일한 전압이 전류로 전환되는 상기 전압-전류 변환기(Voltage to Current converter)의 특성을 이용하여 BORRCCⅡ의 ZP-포트 및 ZN-포트에 전압 이득(Voltage Gain)을 설정할 수 있는 ZP-저항(RZP) 및 ZN-저항(RZN)을 공통모드전압(VCM)이 인가되는 단자 사이에 연결하면 전압 증폭기의 특성을 갖게 된다.
ZPO 단자와 공통모드전압(VCM)이 인가되는 단자간에 ZP-저항(RZP)를 연결하고, ZNO 단자와 공통모드전압(VCM)간에 ZN-저항(RZN)을 연결하면 ZPO 단자와 ZNO 단자의 출력 전압은 아래의 수식 5와 같은 관계식을 갖는다.
[수식 5]
V(ZPO) = VIN * (RZP/RX)
V(ZNO) = -VIN * (RZN/RX)
따라서 ZPO 단자를 통한 출력 전압(V(ZPO))과 ZNO 단자를 통한 출력 전압(V(ZNO))는 입력전압(VIN)에 대해서 X-저항(RX)과 ZP-저항(RZP), X-저항(RX)과 ZN-저항(RZN)의 각각의 비율에 따라 전압 이득(또는 증폭율)이 설정됨을 알 수 있다. 이러한 특징을 도식화하면 도 24와 같다.
도 25는 본 발명에 따른 BORRCCⅡ를 이용하여 전류-전압 변환기를 구성한 구성도이고, 도 26는 도 25에 도시된 전류-전압 변환기의 동작을 설명하기 위한 그래프이다.
도 25 및 도 26에 도시된 바와 같이, 전류를 전압으로 변환하는 전류-전압 변환기를 구현하기 위해, BORRCCⅡ의 Y-포트는 공통모드전압(VCM)이 인가되는 단자와 연결되고, BORRCCⅡ의 X-포트는 입력전류(IIN)가 인가되는 단자와 연결되고, BORRCCⅡ의 ZP-포트와 공통모드전압(VCM)이 인가되는 단자 사이에 ZP-저항(RZP)이 배치되고 BORRCCⅡ의 ZN-포트와 공통모드전압(VCM)이 인가되는 단자 사이에 ZN-저항(RZN)이 배치된다.
BORRCCⅡ의 Y-포트에 공통모드전압(VCM)이 연결된 상태에서 BORRCCⅡ의 X-포트로 입력전류(IIN)가 공급되면, 공급되는 입력전류(IIN)와 동일한 전류가 2세대 전류 컨베이어(CCⅡ) 공식에 의해서 ZP-포트 및 ZN-포트로 출력된다. 즉, I(ZPO) = I(X), I(ZNO) = -I(X)와 같은 관계식으로 정의될 수 있다.
이때, ZPO 단자와 공통모드전압(VCM)가 인가되는 단자 사이에 ZP-저항(RZP)를 연결하면, V(ZPO)는 I(ZPO)와 RZP의 곱의 값을 갖는다. 반대로 ZNO 단자와 공통모드전압(VCM)이 인가되는 단자 사이에 ZN-저항(RZN)을 연결하면, V(ZNO)는 I(ZNO)와 RZN의 곱의 값을 갖는다. 이때, I(ZNO)와 I(ZPO)는 값은 갖지만 부호가 다른 역상의 전류값을 갖는다.
따라서 입력전류(IIN)가 ZPO 단자를 통한 출력 전압(V(ZPO)) 및 ZNO 단자를 통한 출력 전압(V(ZNO))와 같은 전압의 출력으로 변환되는 회로가 된다. 즉, 아래 수식 6과 같은 관계식으로 전압이 전류로 전환된다.
[수식 6]
V(ZPO) = IIN * RZP
V(ZNO) = -IIN * RZN
이러한 특징을 도식화하면 도 26과 같다.
도 27는 본 발명에 따른 BORRCCⅡ를 이용하여 전류 증폭기(Current Amplifier)를 구성한 구성도이고, 도 28는 도 27에 도시된 전류 증폭기의 동작을 설명하기 위한 그래프이다.
도 27 및 도 28에 도시된 바와 같이, 전류를 증폭하는 전류 증폭기를 구현하기 위해, BORRCCⅡ의 Y-포트에 입력전류(IIN)가 인가되는 단자를 연결하고, Y-포트와 공통모드전압(VCM)이 인가되는 단자 사이에 Y-저항(RY)을 연결하고, BORRCCⅡ의 X-포트와 공통모드전압(VCM)이 인가되는 단자 사이에 직렬로 X-저항(RX)를 연결하게 되면 Y-포트의 전압(V(Y))는 IIN*RY와 같은 관계식의 전압이 생성된다.
이러한 정도의 전압이 X-포트에 발생되고, 이러한 전압(V(X))은 X-저항(RX)에 의해 iX = V(X)/RX와 같은 전류 관계식이 형성된다. 이러한 전류(iX)는 iZPO와 iZNO로 각각 정상과 역상의 값으로 출력이 된다.
이때, X-포트의 전류(i(X))는 IIN * RY / RX와 같은 관계식으로 정의된다.
따라서, 전류 출력 I(ZPO)와 I(ZNO)는 수식 7과 같은 관계식으로 정의된다.
[수식 7]
I(ZPO) = IIN * (RY/RX)
I(ZNO) = -IIN * (RY/RX)
이러한 특징을 도식화하면 도 28와 같다.
도 29는 2개의 본 발명에 따른 BORRCCⅡ를 이용하여 FBDRRCCⅡ를 구성한 구성도이고, 도 30는 FBDRRCCⅡ의 심볼을 나타낸다.
도 29 및 도 30를 참조하면, 두 개의 BORRCCⅡ가 배치되어 FBDRRCCⅡ를 정의한다. 즉, 상측 BORRCCⅡ의 ZP-포트와 하측 BORRCCⅡ의 ZN-포트가 서로 연결되어 FBDRRCCⅡ의 ZPF-포트를 정의한다. 또한, 상측 BORRCCⅡ의 ZN-포트와 하측 BORRCCⅡ의 ZP-포트가 서로 연결되어 FBDRRCCⅡ의 ZNF-포트를 정의한다.
FBDRRCCⅡ의 ZPF-포트와 ZNF-포트는 상측 BORRCCⅡ와 하측 BORRCCⅡ의 입력 포트의 전압 또는 전류에 대한 차동 성분만을 출력하는 기능을 갖는다.
YP-포트 및 YN-포트에 공통모드전압(VCM)이 인가되는 단자를 연결하고 XP-포트 및 XN-포트에 전류 입력을 연결하였을 경우, 다음과 같은 수식 8로 정리된다.
[수식 8]
Izppo = Ixp
Izpno = -Ixp
Iznpo = Ixn
Iznno = -Ixn
Izpo = Izppo + Iznno
Izno = Izpno + Iznpo
Izpo = Ixp - Izn
Izno = -(Izp - Izn)
ZPF-포트를 통해 출력되는 최종 출력전류는 XP-XN이고, ZNF-포트를 통해 출력되는 최종 출력전류는 -(XP-XN)이 된다.
따라서 입력전류의 차이 성분만을 출력하는 전류 컨베이어(current conveyor) 구조가 된다.
도 31는 본 발명에 따른 FBDRRCCⅡ를 이용하여 완전 차동 전압-전류 변환기(Fully Differential voltage to current converter)를 구성한 구성도이고, 도 32는 도 31에 도시된 완전 차동 전압-전류 변환기의 동작을 설명하기 위한 그래프이다.
도 31 및 도 32에 도시된 바와 같이, FBDRRCCⅡ의 XP-포트와 XN-포트 사이에 X-저항(RX)을 연결하여 완전 차동 전압-전류 변환기를 구현한다.
YP-포트로 입력전압(VINP)이 공급되고 YN-포트로 입력전압(VINN)이 공급되면, 입력전압(VINP)과 입력전압(VINN)의 차전압이 2세대 전류 커런트(CCⅡ) 공식에 의해서 XP-포트로 출력되고, 입력전압(VINN)과 입력전압(VINP)의 차전압이 2세대 전류 커런트(CCⅡ) 공식에 의해서 XN-포트로 출력된다. 즉, V(VINP-VINN)=V(XP)과 같은 관계식 및 V(VINN-VINP)=V(XN)과 같은 관계식으로 정의될 수 있다.
XP-포트의 전압과 XN-포트의 전압 차이가 X-저항(RX)에 의해 전류(XP) 또는 전류(XN)가 생성된다. 이러한 전류(XP)는 ZPF-포트로 iZPO 만큼의 전류가 미러딩되며, ZNF-포트로 iZNO 만큼의 전류가 미러링된다. 따라서 입력전압(VINP) 및 입력전압(VINN)의 차전압이 ZPO 및 ZNO와 같은 전류 출력으로 변환이 되는 회로가 된다.
도 33는 본 발명에 따른 FBDRRCCⅡ를 이용하여 완전 차동 전압 증폭기(Fully Differential Voltage Amplifier)를 구성한 구성도이고, 도 34는 도 33에 도시된 완전 차동 전압 증폭기의 동작을 설명하기 위한 그래프이다.
도 33 및 도 34에 도시된 바와 같이, FBDRRCCⅡ의 XP-포트와 XN-포트 사이에 X-저항(RX)을 연결하고, ZPF-포트와 공통모드전압(VCM)이 인가되는 단자 사이에 ZP-저항(RZP)를 연결하고, ZNF-포트와 공통모드전압(VCM)이 인가되는 단자 사이에 ZN-저항(RZN)을 연결하여 완전 차동 전압 증폭기를 구현한다.
도 35는 본 발명에 따른 FBDRRCCⅡ를 이용하여 완전 차동 전류-전압 변환기(Fully Differential Current to voltage converter)를 구성한 구성도이고, 도 36는 도 35에 도시된 완전 차동 전류-전압 변환기의 동작을 설명하기 위한 그래프이다.
도 35 및 도 36에 도시된 바와 같이, FBDRRCCⅡ의 YP-포트 및 YN-포트 각각에 공통모드전압(VCM)을 인가하고, 공통모드전압(VCM)이 인가되는 단자와 ZPF-포트 사이에 ZP-저항(RZP)를 연결하고, 공통모드전압(VCM)이 인가되는 단자와 ZNF-포트 사이에 ZN-저항(RZN)을 연결하여 완전 차동 전류-전압 변환기를 구현한다.
도 37는 본 발명에 따른 FBDRRCCⅡ를 이용하여 완전 차동 전류 증폭기(Fully Differential Current Amplifier)를 구성한 구성도이고, 도 38는 도 37에 도시된 완전 차동 전류 증폭기의 동작을 설명하기 위한 그래프이다.
도 37 및 도 38에 도시된 바와 같이, FBDRRCCⅡ의 YP-포트에 입력전류(IINP)를 인가하는 단자와 XN-포트에 공통모드전압(VCM)을 인가하는 단자 사이에 YP-저항(RYP)을 연결하고, FBDRRCCⅡ의 YN-포트에 입력전류(IINN)를 인가하는 단자와 XN-포트에 공통모드전압(VCM)을 인가하는 단자 사이에 YN-저항(RYN)을 연결하고, FBDRRCCⅡ의 XP-포트와 공통모드전압(VCM)이 인가되는 단자 사이에 XP-저항(RXP)을 연결하고, FBDRRCCⅡ의 XN-포트와 공통모드전압(VCM)이 인가되는 단자 사이에 XN-저항(RXN)을 연결하여 완전 차동 전류 증폭기를 구현한다.
이상에서 설명된 바와 같이, 본 발명에 따르면, 평형 출력 레일-투-레일 2세대 전류 컨베이어(BORRCCⅡ)의 블록을 구성하고, 두 개의 BORRCCⅡ를 이용하여 완전 평형 차동 레일-투-레일 2세대 전류 컨베이어(FBDRRCCⅡ)를 구성한다.
상기한 FBDRRCCⅡ 회로는 다음과 같은 특징을 갖는다.
본 실시예에 따른 FBDRRCCⅡ 회로는 단일 전원(single supply)으로 동작된다.
또한, 본 실시예에 따른 FBDRRCCⅡ 회로는 전압 입력 또는 전류 입력을 갖는다.
또한, 본 실시예에 따른 FBDRRCCⅡ 회로는 전압 출력 또는 전류 출력을 갖는다.
또한, 본 실시예에 따른 FBDRRCCⅡ 회로는 전압 또는 전류에 대하여 완전 차동(Fully differential) 입력과 출력을 갖는다.
또한, 본 실시예에 따른 FBDRRCCⅡ 회로에서, 차동 전압 또는 차동 전류의 입력에 대한 공통모드전압(VCM)의 범위를 일반적으로 1/2VDD(여기서, VDD는 공급 전압(supply voltage))를 사용할 수 있으며, 응용에 따라 0V~VDD까지 다양하게 설정할 수 있다.
또한, 본 실시예에 따른 FBDRRCCⅡ 회로는 전압 입력, 전압 출력에 대하여 레일-투-레일(rail-to-rail) 입출력(input/output) 기능을 갖는다.
또한, 본 실시예에 따른 FBDRRCCⅡ 회로는 차동 전압을 증폭하거나 차동 전류를 증폭하는 기능을 갖는다.
또한, 본 실시예에 따른 FBDRRCCⅡ 회로는 차동 전압을 전류로 변환하거나 차동 전류를 전압으로 변환하는 기능을 갖는다.
또한, 본 실시예에 따른 FBDRRCCⅡ 회로는, 전압 또는 전류의 출력의 경우, 1/2VDD를 기준으로 ZP-포트와 ZP-포트가 서로 대칭적인 구조로 역상(reverse phase)의 출력을 갖는 균형된 출력(balanced output) 기능을 갖는다.
또한, 본 실시예에 따른 FBDRRCCⅡ 회로는 공통모드 피드백(Common Mode Feed Back, CMFB) 회로를 별도로 사용하지 않고도 공통모드전압(VCM)을 기준으로 정확하게 역상 관계의 차동 전압과 전류 출력을 얻을 수 있는 장점이 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
<부호의 설명>
CORE : 코어 블록 110 : 상측 차동 입력단
120 : 하측 차동 입력단 130 : 상측 전류 미러단
140 : 하측 전류 미러단 150 : 스위칭단
D2 : 드라이빙 블록 210 : 제1 드라이버
220 : 제2 드라이버 230 : 제3 드라이버
240 : 제4 드라이버 250 : 제5 드라이버
C1 : 제1 캐패시터 C2 : 제2 캐패시터
RX : X-저항 RY : Y-저항
RZP : ZP-저항 RZN : ZN-저항
RXP : XP-저항 RXN : XN-저항
RZP : ZP-저항 RZN : ZN-저항

Claims (26)

  1. Y-포트 및 X-포트에 공통 연결된 상측 차동 입력단 및 하측 차동 입력단을 통해 레일-투-레일 입출력을 구현하고, 바이어스 전압에 의해 인가되는 전류를 상기 Y-포트의 전압과 상기 X-포트의 전압을 근거로 미러링하여 제1 구동전압(P_DRV) 및 제2 구동전압(N_DRV)을 출력하는 코어 블록; 및
    상기 제1 구동전압(P_DRV) 및 상기 제2 구동전압(N_DRV)에 응답하여 정상출력전류를 ZP-포트를 통해 출력하고, 상기 정상출력전류에 대해 역상의 위상을 갖는 반전출력전류를 ZN-포트를 통해 출력하는 드라이빙 블록을 포함하는 평형 출력 레일-투-레일 2세대 전류 컨베이어.
  2. 제1항에 있어서, 상기 상측 차동 입력단은 상기 Y-포트의 전압과 상기 X-포트의 전압을 비교하여 낮은 전압이 입력된 트랜지스터를 통해 바이어스 전압에 의해 인가되는 전류를 흘려주고,
    상기 하측 차동 입력단은 상기 Y-포트의 전압과 상기 X-포트의 전압을 비교하여 높은 전압이 입력된 트랜지스터를 통해 상기 바이어스 전압에 의해 인가되는 전류를 흘려주는 것을 특징으로 하는 평형 출력 레일-투-레일 2세대 전류 컨베이어.
  3. 제2항에 있어서, 상기 상측 차동 입력단은,
    서로 직렬 연결된 2개의 PMOS들; 및
    상기 2개의 PMOS들에 직렬 연결되면서 서로 병렬 연결된 2개의 PMOS들을 포함하되,
    상기 서로 직렬 연결된 2개의 PMOS들의 게이트 각각에 제1 바이어스 전압(VBP0) 및 제2 바이어스 전압(VBP1)이 인가되고,
    상기 서로 병렬 연결된 2개의 PMOS들의 게이트 각각에 상기 Y-포트의 전압과 상기 X-포트의 전압이 인가되는 것을 특징으로 하는 평형 출력 레일-투-레일 2세대 전류 컨베이어.
  4. 제2항에 있어서, 상기 하측 차동 입력단은,
    서로 직렬 연결된 2개의 NMOS들; 및
    상기 2개의 NMOS들에 직렬 연결되면서 서로 병렬 연결된 2개의 NMOS들을 포함하되,
    상기 서로 직렬 연결된 2개의 NMOS들의 게이트 각각에 제4 바이어스 전압(VBN0) 및 제5 바이어스 전압(VBN1)이 인가되고,
    상기 서로 병렬 연결된 2개의 NMOS들의 게이트 각각에 상기 Y-포트의 전압과 상기 X-포트의 전압이 인가되는 것을 특징으로 하는 평형 출력 레일-투-레일 2세대 전류 컨베이어.
  5. 제2항에 있어서, 상기 코어 블록은,
    상기 하측 차동 입력단의 출력단에 연결되고, 상기 하측 차동 입력단을 통해 출력되는 전류를 미러링하여 상기 제1 구동전압(P_DRV)을 출력하는 상측 전류 미러단; 및
    상기 상측 차동 입력단의 출력단에 연결되고, 상기 상측 차동 입력단을 통해 출력되는 전류를 미러링하여 상기 제2 구동전압(N_DRV)을 출력하는 하측 전류 미러단을 포함하는 것을 특징으로 하는 평형 출력 레일-투-레일 2세대 전류 컨베이어.
  6. 제5항에 있어서, 상기 상측 전류 미러단 및 상기 하측 전류 미러단은 상기 Y-포트를 통해 인가되는 신호와 상기 X-포트를 통해 인가되는 신호의 전압 차이를 전류로 변환하는 것을 특징으로 하는 평형 출력 레일-투-레일 2세대 전류 컨베이어.
  7. 제5항에 있어서, 상기 코어 블록은,
    상기 상측 전류 미러단과 상기 하측 전류 미러단 사이에 배치되어 클래스 AB 드라이버 기능을 수행하는 스위칭단을 더 포함하는 것을 특징으로 하는 평형 출력 레일-투-레일 2세대 전류 컨베이어.
  8. 제7항에 있어서, 상기 스위칭단은 상기 상측 전류 미러단의 바이어스 전류 및 상기 하측 전류 미러단의 바이어스 전류를 조절하는 것을 특징으로 하는 평형 출력 레일-투-레일 2세대 전류 컨베이어.
  9. 제7항에 있어서, 상기 스위칭단은 상기 상측 전류 미러단의 출력단의 전압 레벨 및 상기 하측 전류 미러단의 출력단의 전압 레벨을 제어하는 것을 특징으로 하는 평형 출력 레일-투-레일 2세대 전류 컨베이어.
  10. 제7항에 있어서, 상기 스위칭단은 출력 전압의 폭이 공급 전압을 커버하는 레일-투-레일 출력 구조를 갖는 것을 특징으로 하는 평형 출력 레일-투-레일 2세대 전류 컨베이어.
  11. 제5항에 있어서, 상기 상측 전류 미러단은 복수의 PMOS들로 구성되고, 상기 하측 전류 미러단은 복수의 NMOS들로 구성된 것을 특징으로 하는 평형 출력 레일-투-레일 2세대 전류 컨베이어.
  12. 제5항에 있어서, 상기 코어 블록은,
    일단이 상기 상측 전류 미러단에 연결되고, 타단이 상기 X-포트에 연결되어 주파수를 안정화시키는 제1 캐패시터; 및
    일단이 상기 하측 전류 미러단에 연결되고, 타단이 상기 X-포트에 연결되어 주파수를 안정화시키는 제2 캐패시터를 더 포함하는 것을 특징으로 하는 평형 출력 레일-투-레일 2세대 전류 컨베이어.
  13. 제1항에 있어서, 상기 상측 차동 입력단은 복수의 PMOS들로 구성되고, 상기 하측 차동 입력단은 복수의 NMOS들로 구성된 것을 특징으로 하는 평형 출력 레일-투-레일 2세대 전류 컨베이어.
  14. 제1항에 있어서, 상기 드라이빙 블록은,
    상기 제1 구동전압(P_DRV) 및 상기 제2 구동전압(N_DRV)에 응답하여, 상기 X-포트에 인가되는 전압을 제어하는 제1 드라이버;
    상기 제1 구동전압(P_DRV) 및 상기 제2 구동전압(N_DRV)에 응답하여, ZP-포트를 통해 출력되는 정상출력전류를 제어하는 제2 드라이버;
    상기 제2 구동전압(N_DRV)에 응답하여 제3 구동전압(P_DRV1)을 출력하고, 상기 제1 구동전압(P_DRV)에 응답하여 제4 구동전압(N_DRV1)을 출력하는 제3 드라이버;
    상기 제3 구동전압(P_DRV1) 및 상기 제4 구동전압(N_DRV1)를 수신하는 제4 드라이버; 및
    상기 제4 드라이버에 의해 미러링되어, 상기 ZN-포트를 통해 반전출력전류를 출력하는 제5 드라이버를 포함하는 것을 특징으로 하는 평형 출력 레일-투-레일 2세대 전류 컨베이어.
  15. 제14항에 있어서, 상기 제1 드라이버, 상기 제2 드라이버, 상기 제3 드라이버, 상기 제4 드라이버, 상기 제5 드라이버 각각에 구비되는 PMOS들은 동일한 게이트 면적을 갖고,
    상기 제1 드라이버, 상기 제2 드라이버, 상기 제3 드라이버, 상기 제4 드라이버, 상기 제5 드라이버 각각에 구비되는 NMOS들은 동일한 게이트 면적을 갖는 것을 특징으로 하는 평형 출력 레일-투-레일 2세대 전류 컨베이어.
  16. 제1항에 있어서, 상기 정상출력전류와 상기 반전출력전류는 서로 역상인 것을 특징으로 하는 평형 출력 레일-투-레일 2세대 전류 컨베이어.
  17. 제1항에 있어서, 상기 코어 블록은 상기 바이어스 전압을 생성하는 바이어스 회로단을 더 포함하는 것을 특징으로 하는 평형 출력 레일-투-레일 2세대 전류 컨베이어.
  18. 제1항에 있어서, 전압-전류 변환기를 구현하기 위해,
    공통모드전압이 인가되는 공통모드단자와 상기 X-포트 사이에 X-저항(RX)이 배치되고,
    상기 Y-포트는 입력전류가 인가되는 단자에 연결되고,
    입력전압 및 상기 X-저항(RX)간의 관계식에 의해 정의되는 정상출력전류는 상기 ZP-포트를 통해 출력되고,
    상기 입력전압 및 상기 X-저항(RX)간의 관계식에 의해 정의되는 반전출력전류는 상기 ZN-포트를 통해 출력되는 것을 특징으로 하는 평형 출력 레일-투-레일 2세대 전류 컨베이어.
  19. 제1항에 있어서, 전압 증폭기를 구현하기 위해,
    상기 Y-포트는 입력전압이 인가되는 단자에 연결되고,
    공통모드전압은 X-저항(RX)을 경유하여 상기 X-포트에 연결되고, ZP-저항(RZP)을 경유하여 상기 ZP-포트에 연결되고, ZN-저항(RZN)을 경유하여 상기 ZN-포트에 연결되고,
    상기 입력전압, 상기 X-저항(RX) 및 상기 ZP-저항(RZP)간의 관계식에 의해 정의되는 정극성전압은 상기 ZP-포트를 통해 출력되고,
    상기 입력전압, 상기 X-저항(RX) 및 상기 ZN-저항(RZN)간의 관계식에 의해 정의되는 부극성전압은 상기 ZN-포트를 통해 출력되는 것을 특징으로 하는 평형 출력 레일-투-레일 2세대 전류 컨베이어.
  20. 제1항에 있어서, 전류-전압 변환기를 구현하기 위해,
    상기 ZP-포트와 상기 Y-포트 사이에 ZP-저항(RZP)이 배치되고,
    상기 ZN-포트와 상기 Y-포트 사이에 ZN-저항(RZN)이 배치되고,
    상기 Y-포트는 입력전압이 인가되는 단자에 연결되고,
    상기 X-포트에 입력전류가 인가되고,
    상기 입력전류 및 상기 ZP-저항(RZP)간의 관계식에 의해 정의되는 정극성전압은 상기 ZP-포트를 통해 출력되고,
    상기 입력전류 및 상기 ZN-저항(RZN)간의 관계식에 의해 정의되는 부극성전압은 상기 ZN-포트를 통해 출력되는 것을 특징으로 하는 평형 출력 레일-투-레일 2세대 전류 컨베이어.
  21. 제1항에 있어서, 전류 증폭기를 구현하기 위해,
    입력전류가 인가되는 단자와 공통모드전압이 인가되는 공통모드단자 사이에 Y-저항(RY)이 배치되고,
    상기 공통모드단자와 상기 X-포트 사이에 X-저항(RX)이 배치되고,
    상기 Y-포트는 입력전류가 인가되는 단자에 연결되고,
    상기 입력전류, 상기 X-저항(RX) 및 상기 Y-저항(RY)간의 관계식에 의해 정의되는 정상출력전전류는 상기 ZP-포트를 통해 출력되고,
    상기 입력전류, 상기 X-저항(RX) 및 상기 Y-저항(RY)간의 관계식에 의해 정의되는 반전출력전류는 상기 ZN-포트를 통해 출력되는 것을 특징으로 하는 평형 출력 레일-투-레일 2세대 전류 컨베이어.
  22. 제1 평형 출력 레일-투-레일 2세대 전류 컨베이어(이하, 제1 BORRCCⅡ); 및
    제2 평형 출력 레일-투-레일 2세대 전류 컨베이어(이하, 제2 BORRCCⅡ)를 포함하되, 상기 제1 BORRCCⅡ 및 상기 제2 BORRCCⅡ 각각은,
    Y-포트 및 X-포트에 공통 연결된 상측 차동 입력단 및 하측 차동 입력단을 통해 레일-투-레일 입출력을 구현하고, 바이어스 전압에 의해 인가되는 전류를 상기 Y-포트의 전압과 상기 X-포트의 전압을 근거로 미러링하여 제1 구동전압(P_DRV) 및 제2 구동전압(N_DRV)을 출력하는 코어 블록; 및
    상기 제1 구동전압(P_DRV) 및 상기 제2 구동전압(N_DRV)에 응답하여 정상출력전류를 ZP-포트를 통해 출력하고, 상기 정상출력전류에 대해 역상의 위상을 갖는 반전출력전류를 ZN-포트를 통해 출력하는 드라이빙 블록을 포함하고,
    상기 제1 BORRCCⅡ의 상기 Y-포트 및 X-포트는 각각 YP-포트 및 XP-포트를 정의하고, 상기 제2 BORRCCⅡ의 상기 Y-포트 및 X-포트는 각각 YN-포트 및 XN-포트를 정의하고, 상기 제1 BORRCCⅡ의 상기 ZP-포트와 상기 제2 BORRCCⅡ의 상기 ZN-포트는 서로 연결되어 ZPF-포트를 정의하고, 상기 제1 BORRCCⅡ의 상기 ZN-포트와 상기 제2 BORRCCⅡ의 상기 ZP-포트는 서로 연결되어 ZNF-포트를 정의하는 것을 특징으로 하는 완전 평형 차동 레일-투-레일 2세대 전류 컨베이어.
  23. 제22항에 있어서, 완전 차동 전압-전류 변환기를 구현하기 위해,
    상기 XP-포트와 상기 XN-포트 사이에 X-저항(RX)이 배치되고,
    상기 YP-포트에는 정상입력전압(VINP)이 인가되고,
    상기 YN-포트에는 반전입력전압(VINN)이 인가되고,
    상기 정상입력전압(VINP) 및 상기 X-저항(RX)간의 관계식에 의해 정의되는 정상출력전류는 상기 ZPF-포트를 통해 출력되고,
    상기 반전입력전압(VINN) 및 상기 X-저항(RX)간의 관계식에 의해 정의되는 반전출력전류는 상기 ZNF-포트를 통해 출력되는 것을 특징으로 하는 완전 평형 차동 레일-투-레일 2세대 전류 컨베이어.
  24. 제22항에 있어서, 완전 차동 전압 증폭기를 구현하기 위해,
    상기 XP-포트와 상기 XN-포트 사이에 X-저항(RX)이 배치되고,
    공통모드전압이 인가되는 공통모드단자와 상기 ZPF-포트 사이에 ZP-저항(RZP)이 배치되고,
    상기 공통모드단자와 상기 ZNF-포트 사이에 ZN-저항(RZN)이 배치되고,
    상기 정상입력전압, 상기 X-저항(RX) 및 상기 ZP-저항(RZP)간의 관계식에 의해 정의되는 정극성전압이 상기 ZPF-포트를 통해 출력되고,
    상기 반전입력전압, 상기 X-저항(RX) 및 상기 ZN-저항(RZN)간의 관계식에 의해 정의되는 부극성전압이 상기 ZNF-포트를 통해 출력되는 것을 특징으로 하는 완전 평형 차동 레일-투-레일 2세대 전류 컨베이어.
  25. 제22항에 있어서, 완전 차동 전류-전압 변환기를 구현하기 위해,
    공통모드전압이 인가되는 공통모드단자와 상기 ZPF-포트 사이에 ZP-저항(RZP)이 배치되고,
    상기 공통모드단자와 상기 ZNF-포트 사이에 ZN-저항(RZN)이 배치되고,
    상기 YP-포트와 상기 YN-포트에 공통모드전압이 인가되고,
    상기 XP-포트에 정상입력전류(IINP)가 인가되고,
    상기 XN-포트에 반전입력전류(IINN)가 인가되고,
    상기 정상입력전류 및 상기 ZP-저항(RZP)간의 관계식에 의해 정의되는 정극성전압이 상기 ZPF-포트를 통해 출력되고,
    상기 반전입력전류 및 상기 ZN-저항(RZN)간의 관계식에 의해 정의되는 부극성전압이 상기 ZNF-포트를 통해 출력되는 것을 특징으로 하는 완전 평형 차동 레일-투-레일 2세대 전류 컨베이어.
  26. 제22항에 있어서, 완전 차동 전류 증폭기를 구현하기 위해,
    정상입력전류가 인가되는 단자와 공통모드전압이 인가되는 공통모드단자 사이에 YP-저항(RYP)이 배치되고,
    상기 XP-포트와 상기 공통모드단자 사이에 XP-저항(RXP)이 배치되고,
    반전입력전류가 인가되는 단자와 상기 공통모드단자 사이에 YN-저항(RYN)이 배치되고,
    상기 XN-포트와 상기 공통모드단자 사이에 XN-저항(RXN)이 배치되고,
    상기 YP-포트에는 정상입력전류가 인가되고,
    상기 YN-포트에는 반전입력전류가 인가되고,
    상기 정상입력전류, 상기 X-저항(RX) 및 상기 Y-저항(RY)간의 관계식에 의해 정의되는 정상출력전류가 상기 ZPF-포트를 통해 출력되고,
    상기 반전입력전류, 상기 X-저항(RX) 및 상기 Y-저항(RY)간의 관계식에 의해 정의되는 반전출력전류가 상기 ZNF-포트를 통해 출력되는 것을 특징으로 하는 완전 평형 차동 레일-투-레일 2세대 전류 컨베이어.
PCT/KR2017/014597 2016-12-20 2017-12-13 평형 출력 레일-투-레일 2세대 전류 컨베이어 및 이를 포함하는 완전 평형 차동 레일-투-레일 2세대 전류 컨베이어 WO2018117524A2 (ko)

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