WO2018116716A1 - 半導体装置、半導体装置の製造方法、及び、電子機器 - Google Patents

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Definitions

  • the present disclosure relates to a semiconductor device, a semiconductor device manufacturing method, and an electronic apparatus.
  • Patent Document 1 Japanese Unexamined Patent Application Publication No. 2011-199112 (Patent Document 1) describes that a stress liner film that generates strain in a channel region is provided on a transistor having the channel region.
  • Non-Patent Document 1 a SiN film having a film stress is deposited on an SOI layer and subjected to high-temperature annealing to cause deformation of the BOX layer due to creep, and stress is applied to the SOI layer even after the SiN film is removed.
  • the method of leaving the deformation due to creep in the BOX layer of the SOI substrate has an advantage that stress can be applied to the entire channel region.
  • development of a structure and method that can further increase the degree of deformation remaining in the BOX layer is required.
  • an object of the present disclosure is to provide a semiconductor device and a method for manufacturing the semiconductor device that can further increase the degree of deformation remaining in the BOX layer, and further provide an electronic apparatus including the semiconductor device.
  • a semiconductor device includes: A semiconductor device formed using an SOI substrate comprising a substrate, a BOX layer formed on the substrate, and an SOI layer formed on the BOX layer, In at least a part of the BOX layer disposed in the inactive area adjacent to the active area, a part or all of the BOX layer is removed, The portion of the BOX layer where the SOI layer that forms the active region is arranged is configured so that deformation for applying stress to the SOI layer remains. It is a semiconductor device.
  • a method for manufacturing a semiconductor device according to the first aspect of the present disclosure for achieving the above object is as follows.
  • a method for manufacturing a semiconductor device formed using an SOI substrate comprising a substrate, a BOX layer formed on the substrate, and an SOI layer formed on the BOX layer, Forming a stress film on the SOI layer;
  • the stress film and the SOI layer located in the inactive area adjacent to the active area are removed, Thereafter, for at least a part of the BOX layer arranged in the inactive area adjacent to the active area, a part or all of the BOX layer is removed,
  • the entire SOI substrate is subjected to high-temperature annealing so that creep occurs in the BOX layer due to the stress of the stress film, and then the stress film is removed.
  • a step of leaving deformation due to creep in the BOX layer A method for manufacturing a semiconductor device.
  • the electronic device for achieving the above-described object is: An electronic apparatus comprising a semiconductor device formed using an SOI substrate comprising a substrate, a BOX layer formed on the substrate, and an SOI layer formed on the BOX layer, In at least a part of the BOX layer disposed in the inactive area adjacent to the active area, a part or all of the BOX layer is removed, The portion of the BOX layer where the SOI layer that forms the active region is arranged is configured so that deformation for applying stress to the SOI layer remains. It is an electronic device.
  • a part or all of the BOX layer is removed in at least a part of the BOX layer disposed in the inactive region adjacent to the active region. According to this structure, the portion of the BOX layer where the SOI layer that forms the active region is easily deformed to apply stress to the SOI layer, so that the carrier mobility can be further improved. it can.
  • FIG. 1A to FIG. 1C are schematic diagrams for explaining deformation that occurs in a high-temperature annealing process when a stress film having a compressive stress is formed.
  • FIG. 2A and FIG. 2B are schematic diagrams for explaining deformation caused by high-temperature annealing when a stress film having a compressive stress is formed following FIG. 1C.
  • FIG. 3A to FIG. 3C are schematic diagrams for explaining the deformation caused by the high-temperature annealing process in the configuration in which the mesa structure is stopped at the SOI layer.
  • FIG. 4A to FIG. 4C are schematic diagrams for explaining the deformation caused by the high-temperature annealing process in the configuration in which the mesa structure is extended to the BOX layer.
  • FIG. 1A to FIG. 1C are schematic diagrams for explaining deformation that occurs in a high-temperature annealing process when a stress film having a compressive stress is formed.
  • FIG. 2A and FIG. 2B are schematic diagram
  • FIG. 5 is a graph of stress simulation for explaining the difference in stress of the SOI layer due to the difference in mesa structure.
  • FIG. 6 is a graph of stress simulation for explaining the relationship between the time during which high-temperature annealing is performed and the stress of the SOI layer.
  • FIG. 7 is a graph of stress simulation for explaining the relationship between the temperature at which high-temperature annealing is performed and the stress of the SOI layer.
  • FIG. 8 is a graph corresponding to FIG. 5 and is a graph of stress simulation for explaining the difference in stress of the SOI layer due to the difference in mesa structure when the SOI layer is made thicker. .
  • FIG. 9 is a graph of stress simulation for explaining the relationship between the film thickness of the BOX layer, the removal amount of the BOX layer, and the stress of the SOI layer. It is a graph of stress simulation for demonstrating the difference of the stress of an SOI layer resulting from the difference of a mesa structure.
  • 10A to 10C are schematic cross-sectional views for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • 11A and 11B are schematic cross-sectional views for explaining the method for manufacturing the semiconductor device, following FIG. 10C.
  • 12A and 12B are schematic cross-sectional views for explaining the method for manufacturing the semiconductor device, following FIG. 11B.
  • 13A to 13C are schematic cross-sectional views for explaining the method for manufacturing the semiconductor device, following FIG. 12B.
  • FIG. 14A is a schematic plan view for explaining the structure of a semiconductor device having a structure in which the mesa structure is fixed to the SOI layer.
  • 14B is a cross-sectional view taken along the line AA in FIG. 14A.
  • FIG. 15A is a schematic plan view for explaining the structure of a semiconductor device having a configuration in which a BOX layer is removed from a part of an inactive region.
  • FIG. 15B is a cross-sectional view taken along the line BB of FIG. 15A.
  • FIG. 16A is a schematic plan view for explaining the structure of a semiconductor device having a configuration in which all of the BOX layers are removed from all of the inactive regions. 16B is a cross-sectional view taken along the line CC of FIG. 16A.
  • FIG. 17 is a graph of stress simulation for explaining the relationship between the stress of the SOI layer and the area of the mesa structure.
  • FIG. 18A is a schematic plan view for explaining the structure of a semiconductor device having a configuration in which the BOX layer is partially removed in all of the inactive regions.
  • 18B is a cross-sectional view taken along the line DD of FIG. 18A.
  • 19A and 19B are schematic cross-sectional views for explaining the structure of a semiconductor device in which a configuration in which all of the BOX layer is removed and a configuration in which the BOX layer is partially removed are mixed.
  • 19A corresponds to FIG. 16B
  • FIG. 19B corresponds to FIG. 18B.
  • 20A is a schematic plan view for explaining the structure of a semiconductor device having a configuration in which all of the BOX layer is removed in all of the inactive regions and the upper portion of the substrate is partially removed.
  • 20B is a cross-sectional view taken along line EE of FIG. 20A.
  • 21A and 21B are schematic cross-sectional views for explaining the structure of a semiconductor device in which a configuration in which all of the BOX layer is removed and a part of the upper portion of the substrate is removed and another configuration are mixed.
  • 21A corresponds to FIG. 20B
  • FIG. 21B corresponds to FIG. 16B.
  • the BOX layer located in the active region can be configured to include a plurality of regions having different thicknesses.
  • a part of the substrate may be removed on at least a part of the substrate surface located in the region where all of the BOX layer is removed.
  • the BOX layer and the substrate located in the inactive region can each include a plurality of regions having different thicknesses.
  • stress can be applied to the SOI layer in the active region forming the nMOS transistor so that the crystal lattice is expanded.
  • stress can be applied to the SOI layer in the active region forming the pMOS transistor so that the crystal lattice is narrowed.
  • the semiconductor device is: an active region for forming an nMOS type transistor and an active region for forming a pMOS type transistor;
  • the BOX layer located in the inactive region adjacent to the active region forming the nMOS type transistor and the BOX layer located in the inactive region adjacent to the active region forming the pMOS type transistor have different thicknesses. It can be set as the structure comprised in this way.
  • a part of the substrate is removed on at least a part of the substrate surface located in the region where all of the BOX layer is removed,
  • the thickness of the substrate located in the inactive region adjacent to the active region forming the nMOS type transistor is different from the thickness of the substrate located in the inactive region adjacent to the active region forming the pMOS type transistor. It can be set as the structure comprised.
  • the difference between the thickness of the BOX layer located in the active region and the thickness of the BOX layer located in the inactive region adjacent to the active region is 50 nanometers or more It can be.
  • the BOX layer disposed in the inactive area adjacent to the active area may be configured such that all of the BOX layer is removed.
  • the BOX layer in the portion where the SOI layer forming the active region is disposed is configured so that deformation due to creep generated by high-temperature annealing applied to the SOI substrate remains. It can be set as the mode currently performed.
  • the semiconductor device of the present disclosure including the various preferable configurations described above can be configured such that stress exceeding 100 MPa is applied to the SOI layer on the BOX layer in the active region at room temperature.
  • the thickness of the SOI layer in the active region may be 200 nanometers or less.
  • the thickness of the SOI layer in the active region may be 200 nanometers or less.
  • an element isolation insulating layer may be provided in the inactive region so as to cover the entire surface including the BOX layer.
  • the method for manufacturing a semiconductor device includes: A method for manufacturing a semiconductor device formed using an SOI substrate comprising a substrate, a BOX layer formed on the substrate, and an SOI layer formed on the BOX layer, Forming a stress film on the SOI layer; Next, the stress film and the SOI layer located in the inactive area adjacent to the active area are removed, Thereafter, for at least a part of the BOX layer arranged in the inactive area adjacent to the active area, a part or all of the BOX layer is removed, Next, the entire SOI substrate is subjected to high-temperature annealing so that creep occurs in the BOX layer due to the stress of the stress film, and then the stress film is removed. A step of leaving deformation due to creep in the BOX layer.
  • it may be configured to further include a step of removing a part of the substrate on at least a part of the substrate surface located in the region where the entire BOX layer is removed.
  • a stress film having a compressive stress is formed on an SOI layer in an active region where an nMOS transistor is formed, and an active transistor in which a pMOS transistor is formed.
  • a stress film having a tensile stress can be formed on the SOI layer in the region.
  • the electronic device is An electronic apparatus comprising a semiconductor device formed using an SOI substrate comprising a substrate, a BOX layer formed on the substrate, and an SOI layer formed on the BOX layer, In at least a part of the BOX layer disposed in the inactive area adjacent to the active area, a part or all of the BOX layer is removed, The portion of the BOX layer where the SOI layer forming the active region is arranged is configured so that deformation for applying stress to the SOI layer remains.
  • the electronic device can be configured to be a display, an image sensor, a memory, an RF switch, a power amplifier, or a low noise amplifier.
  • an SOI substrate such as an SOI wafer used in the present disclosure is not particularly limited as long as it does not hinder the implementation of the present disclosure.
  • the SOI substrate can be constituted by a method in which an oxide film is formed on at least one of a support substrate and an active substrate, these are bonded together under heat treatment, and then the active substrate is polished to a predetermined thickness.
  • the material constituting the stress film is not particularly limited as long as a predetermined stress is maintained during the high temperature annealing treatment. More specifically, any material that has stress and has higher rigidity than the SOI layer or the BOX layer may be used.
  • the material constituting the stress film is silicon nitride (SiN x ).
  • the film made of silicon nitride can be formed by a known method such as a CVD method.
  • the direction and magnitude of the stress of the film can be controlled by the type of film formation method, the atmosphere during film formation, exposure by energy rays, the setting of the hydrogen density in the film, and the like.
  • a film having compressive stress can be formed using PECVD (Plasma Enhanced Chemical Vapor Deposition), and a film having tensile stress can be formed using LPCVD (Low Pressure Chemical Vapor Deposition). Stress values in various films and layers can be measured by strain measurement by Raman spectroscopy or NBD (Nano Beam Diffraction) method using TEM.
  • the viewpoint of causing deformation due to creep basically, it is preferable to perform high-temperature annealing at a temperature of about half or more of the absolute temperature of the melting point of the material constituting the BOX layer. Specifically, it is preferable to carry out at 1100 ° C or higher, more preferably 1200 ° C or higher.
  • the degree of deformation due to creep increases as the processing time for performing the high temperature annealing process increases, and increases as the temperature for performing the high temperature annealing process increases.
  • the first embodiment relates to a semiconductor device, a method for manufacturing a semiconductor device, and an electronic apparatus according to a first aspect of the present disclosure.
  • FIG. 1A to FIG. 1C are schematic diagrams for explaining deformation that occurs in a high-temperature annealing process when a stress film having a compressive stress is formed.
  • FIG. 2A and FIG. 2B are schematic diagrams for explaining deformation caused by high-temperature annealing when a stress film having a compressive stress is formed following FIG. 1C.
  • FIG. 1A shows a cross section of the SOI substrate 1.
  • the SOI substrate 1 includes a substrate 10 made of, for example, silicon, a BOX layer 11 formed on the substrate 10, and an SOI layer 12 formed on the BOX layer 11.
  • FIG. 1B shows a state in which a stress film is formed on the SOI layer.
  • the stress film 20 is made of, for example, silicon nitride.
  • the stress film 20 is formed to have a compressive stress.
  • the stress film 20 having a compressive stress exhibits the property of spreading toward the outside. Therefore, a force in the direction of spreading outward acts on the SOI layer 12 below the stress film 20.
  • FIG. 1C schematically shows deformation when a high-temperature annealing treatment is performed on an SOI substrate on which a stress film is formed.
  • An annealing process is performed on the SOI substrate 1 on which the stress film 20 is formed, for example, at a temperature of 1200 ° C. for 2 minutes.
  • a temperature of 1200 ° C. for 2 minutes Generally, in a high temperature environment exceeding half the absolute value of the melting point of the material, deformation due to creep tends to occur. Since the melting point of silicon oxide forming the BOX layer 11 is about 1800 ° C., the BOX layer 11 is deformed by creep while being pulled by the SOI layer 12.
  • FIG. 2A schematically shows an SOI substrate that has been returned to room temperature after high-temperature annealing.
  • FIG. 2B shows a state where the stress film is further removed.
  • the stress film 20 has been described as having compressive stress.
  • the stress film 20 has a tensile stress
  • the BOX layer 11 is deformed in a direction narrowing inward.
  • a force acts on the SOI layer 12 on the BOX layer 11 in the direction of narrowing inward, in other words, the direction of narrowing the crystal lattice of the SOI layer 12.
  • FIG. 3A to FIG. 3C are schematic diagrams for explaining the deformation caused by the high-temperature annealing process in the configuration in which the mesa structure is stopped at the SOI layer.
  • FIG. 3A shows a state where a mesa structure is formed by patterning the stress film and the SOI layer using the SOI substrate on which the stress film is formed.
  • the substrate 10 and the BOX layer 11 are not patterned.
  • the stress film 20 is described as having a compressive stress, but the present invention is not limited to this. The same applies to FIG. 4 described later.
  • FIG. 3B schematically shows deformation when the high-temperature annealing treatment is performed on the mesa structure shown in FIG. 3A. Then, the state which removed the stress film
  • the BOX layer 11 is in a state of being restrained by the substrate 10 having higher rigidity. Therefore, even if the BOX layer 11 is softened by the high temperature annealing treatment, the degree of deformation is suppressed by the influence of the substrate 10 (see FIG. 3B).
  • the mesa structure is applied to the BOX layer in order to further promote the deformation of the BOX layer by the high-temperature annealing treatment.
  • FIG. 4A to FIG. 4C are schematic diagrams for explaining the deformation caused by the high-temperature annealing process in the configuration in which the mesa structure is extended to the BOX layer.
  • FIG. 4A shows a state where a mesa structure is formed by patterning the stress film, the SOI layer, and the BOX layer using the SOI substrate on which the stress film is formed.
  • the substrate 10 is not patterned.
  • the stress film 20 is described as having a compressive stress, but the present invention is not limited to this.
  • FIG. 4B schematically shows deformation when the high-temperature annealing treatment is performed on the mesa structure shown in FIG. 4A. Then, the state which removed the stress film
  • the BOX layer 11 is subdivided. Therefore, in the BOX layer 11 having the mesa structure, the degree of restraint of the substrate 10 is relaxed and the volume covered by the stress film 20 is also reduced. Thereby, the deformation of the BOX layer 11 by the high-temperature annealing process is further promoted (see FIG. 4B).
  • the BOX layer 11 in the portion where the SOI layer 12 forming the active region is disposed is configured such that deformation due to creep generated by the high-temperature annealing process applied to the SOI substrate 1 remains, and Since the deformation of the BOX layer 11 by the high-temperature annealing treatment is further promoted, the action of force on the SOI layer 12 becomes larger, and the force acts on the SOI layer 12 in the direction of expanding the crystal lattice. (See FIG. 4C).
  • FIG. 5 shows the stress of the SOI layer for the configuration in which the mesa structure is stopped in the SOI layer (sometimes referred to as a conventional structure) and the configuration in which the mesa structure is extended to the BOX layer (structure of the present disclosure). The graph which compared is shown.
  • the SOI substrate 1 has the same specifications.
  • the SOI layer 12 has a thickness of 30 nanometers
  • the BOX layer 11 has a thickness of 400 nanometers
  • the mesa structure has a rectangular shape with a side length of 2 micrometers.
  • the conditions for the high-temperature annealing treatment are such that the temperature is 1200 ° C. and 10 minutes.
  • the stress of the SOI layer 12 is a stress in a state where the stress film 20 is removed after the high temperature annealing treatment.
  • the horizontal axis of the graph is the distance from the center of the mesa structure, and the vertical axis of the graph is the stress of the SOI layer 12. The same applies to other graphs described later.
  • the stress of the SOI layer 12 is three times or more that of the conventional structure. Therefore, stress exceeding 100 MPa can be applied to the SOI layer 12 on the BOX layer 11 in the active region at room temperature, and the mobility of electrons in the SOI layer 12 is further improved. If an nMOS type transistor is configured, the effect of reducing the drain-source on-resistance R on excluding the wiring resistance and contact resistance of the contact is expected to be three times or more that of the conventional structure.
  • a force acts on the SOI layer 12 in the direction of narrowing the crystal lattice. Therefore, if a pMOS transistor is to be formed, the stress film 20 having a tensile stress may be formed and the same process as described above may be performed. Thus, stress can be applied to the SOI layer 12 in the active region forming the pMOS transistor so that the crystal lattice is narrowed.
  • the processing time for performing the high temperature annealing process is longer.
  • FIG. 6 the relationship between the processing time for performing the high-temperature annealing and the stress of the SOI layer 12 will be described.
  • FIG. 6 is a graph showing the stress of the SOI layer when the time for high-temperature annealing at a temperature of 1200 ° C. is 10 minutes, 5 minutes, and 2 minutes in the structure of the present disclosure described above.
  • the SOI layer has a thickness of 30 nanometers
  • the BOX layer 11 has a thickness of 400 nanometers
  • the mesa structure has a rectangular shape with a side length of 2 micrometers.
  • the horizontal axis of the graph is the distance from the center of the mesa structure, and the vertical axis of the graph is the stress of the SOI layer 12.
  • the stress of the SOI layer 12 increases as the time for performing the high-temperature annealing treatment increases.
  • the temperature when the high temperature annealing is performed is higher.
  • FIG. 7 the relationship between the temperature at which the high temperature annealing process is performed and the stress of the SOI layer 12 will be described.
  • FIG. 7 is a graph showing the stress of the SOI layer when the above-described structure of the present disclosure is subjected to a high-temperature annealing process at a temperature of 1300 ° C. for 2 minutes and a high-temperature annealing process at a temperature of 1200 ° C. for 2 minutes. It is.
  • the SOI layer 12 has a thickness of 30 nanometers
  • the BOX layer 11 has a thickness of 400 nanometers
  • the mesa structure has a rectangular shape with a side length of 2 micrometers.
  • the horizontal axis of the graph is the distance from the center of the mesa structure, and the vertical axis of the graph is the stress of the SOI layer.
  • the stress of the SOI layer 12 increases as the temperature at which the high-temperature annealing treatment is performed increases.
  • the stress is dispersed as the SOI layer 12 becomes thicker. Therefore, qualitatively, it is desirable that the SOI layer 12 is somewhat thin.
  • FIG. 8 is a graph corresponding to FIG. 5 and is a graph for explaining a difference in stress of the SOI layer due to a difference in mesa structure when the SOI layer is made thicker.
  • the thickness of the SOI layer 12 is 150 nanometers
  • the thickness of the BOX layer 11 is 400 nanometers
  • the mesa structure has a rectangular shape with a side length of 2 micrometers.
  • the conditions for the high temperature annealing treatment are a temperature of 1200 ° C. and 2 minutes.
  • the stress of the SOI layer 12 is three times or more that of the conventional structure. However, in contrast to FIG. 5, the stress of the SOI layer 12 is slightly reduced. From the viewpoint of securing a certain amount of stress in the SOI layer 12, the thickness of the SOI layer 12 in the active region is preferably 200 nanometers or less.
  • the BOX layer 11 preferably has a thickness of 100 nanometers or more.
  • FIG. 9 is a graph for explaining the relationship between the thickness of the BOX layer, the removal amount of the BOX layer, and the stress of the SOI layer.
  • FIG. 9 shows a structure in which the BOX layer 11 has a thickness of 400 nm and a mesa structure in which the BOX layer 11 is completely removed (represented as [400/400 nm]), and the BOX layer 11 has a thickness of 1000 nm and a mesa structure.
  • a configuration in which all the layers 11 are removed represented as [1000/1000 nm]
  • a thickness of the BOX layer 11 of 1000 nanometers a mesa structure in which the BOX layer 11 is removed by 400 nanometers (represented as [400/1000 nm])
  • the stress of the SOI layer 12 when the high temperature annealing process at a temperature of 1200 ° C. is performed for 10 minutes is shown.
  • the stress is higher in the case where the thickness of the BOX layer 11 is 1000 nanometers than in the case where the thickness of the BOX layer 11 is 400 nanometers in the case where the BOX layer 11 is completely removed. This indicates that as the BOX layer 11 is thicker, the influence of restraint of the substrate 10 is reduced and the deformation of the high-temperature annealing process is promoted.
  • the configuration of [400/1000 nm] in which the thickness of the BOX layer 11 is 1000 nm and 400 nm is removed is the configuration in which the BOX layer 11 is completely removed with the thickness of the BOX layer 11 being [400/400 nm] [400/400 nm].
  • the stress is greater than. This is presumably because the BOX layer 11 remains under the etched region, and the influence of the restraint of the substrate 10 is mitigated.
  • the difference is preferably 50 nanometers or more.
  • the semiconductor device having the above structure can be used for various electronic devices.
  • the present invention can be applied to a display, an image sensor, a memory, an RF switch, a power amplifier, a low noise amplifier, or the like.
  • the semiconductor device according to the first embodiment shown in FIG. A semiconductor device formed using an SOI substrate 1 comprising a substrate 10, a BOX layer 11 formed on the substrate 10, and an SOI layer 12 formed on the BOX layer 11, In at least a part of the BOX layer 11 arranged in the inactive area adjacent to the active area, a part or all of the BOX layer 11 is removed, The portion of the BOX layer 11 where the SOI layer 12 that forms the active region is disposed is configured such that deformation for applying stress to the SOI layer 12 remains.
  • the manufacturing method of the semiconductor device according to the first embodiment is as follows: A method for manufacturing a semiconductor device formed using an SOI substrate 1 comprising a substrate 10, a BOX layer 11 formed on the substrate 10, and an SOI layer 12 formed on the BOX layer 11, Forming a stress film 20 on the SOI layer 12; Next, the stress film 20 and the SOI layer 12 located in the inactive region adjacent to the active region are removed, Thereafter, a part or all of the BOX layer 11 is removed from at least a part of the BOX layer 11 arranged in the inactive region adjacent to the active region, Next, the entire SOI substrate 1 is subjected to a high-temperature annealing treatment so that creep occurs in the BOX layer 11 due to the stress of the stress film 20, and then the stress film 20 is removed. This includes a step of leaving deformation due to creep in the BOX layer 11.
  • 10 to 13 are schematic cross-sectional views for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • Step-100 (see FIGS. 10A to 10C) An SOI substrate 1 including a substrate 10, a BOX layer 11 formed on the substrate 10, and an SOI layer 12 formed on the BOX layer 11 is prepared (see FIG. 10A), and the SOI substrate 1 is thermally oxidized. An oxide film 13 is formed on the surface of the SOI layer 12 (see FIG. 10B). Next, a stress film 20 is formed by depositing on the oxide film 13 silicon nitride that serves as a mask during element isolation etching and an etching stopper during planarization (see FIG. 10C).
  • the stress film 20 having a stress in the compressive direction is formed, and when forming a pMOS transistor, the stress film 20 having a stress in the tensile direction may be formed.
  • the stress and the direction of the stress film 20 can be adjusted by the type of film formation method, the atmosphere during film formation, exposure by energy rays, the setting of the hydrogen density in the film, and the like.
  • Step-110 (see FIGS. 11A and 11B)
  • the stress film 20, the oxide film 13, and the SOI layer 12 are etched to cut off a portion that becomes a mesa structure.
  • etching is performed on an inactive area (represented by reference numeral INA) around an active area (represented by reference numeral ACA).
  • the etching may be dry etching or wet etching.
  • the stress film 20 is patterned by a known method so as to correspond to the active area ACA (see FIG. 11A).
  • the SOI layer 12, the oxide film 13, and the BOX layer 11 are etched to form a mesa structure (see FIG. 11B).
  • the etching is performed without leaving the BOX layer 11 in the inactive area INA.
  • the present invention is not limited to this.
  • the thickness of the stress film 20 is preferably set so as to remain at 50 nanometers or more when the mesa structure is formed.
  • Step-120 high-temperature annealing is performed. What is necessary is just to set suitably the temperature and time which perform a high temperature annealing process suitably according to the specification of a semiconductor device. Basically, it is preferable to perform the treatment at 1100 ° C. or more for 1 minute or more.
  • the deformation caused by the high-temperature annealing process is the same as that described with reference to FIGS. 4A to 4C, and thus the description thereof is omitted.
  • the element isolation insulating layer 30 is formed using, for example, the HDP method (High Density Plasma) (see FIG. 12A).
  • planarization is performed. For example, a process such as etching is performed using the stress film 20 as a stopper (see FIG. 12B). Thereafter, planarization is performed using, for example, CMP (Chemical Mechanical Polishing), the stress film 20 and the oxide film 13 are removed, and the SOI layer 12 in the active region is exposed (see FIG. 13A). [Step-140] (see FIGS. 13B and 13C) Thereafter, a transistor is formed in the SOI layer 12 in the active region. For example, steps such as impurity implantation, formation of the gate insulating film 31 and the gate electrode 32 (see FIG. 13B), and formation of the source / drain electrode 33 (FIG. 13C) may be appropriately performed. For the convenience of illustration, the illustration of the planarizing film and the openings provided therein is omitted.
  • a step of removing a part of the substrate 10 may be further included in at least a part of the substrate surface located in the region where the entire BOX layer 11 is removed.
  • a stress film 20 having compressive stress is formed on the SOI layer 12 in the active region where the nMOS type transistor is formed, and the active region where the pMOS type transistor is formed.
  • a stress film 20 having a tensile stress may be formed on the SOI layer 12.
  • the stress film 20 can be formed where necessary by a known patterning method.
  • nMOS type and pMOS type are mixed and, for example, it is desired to make an electrical difference between them, for example, a configuration in which one of them is not a mesa structure is also conceivable.
  • a configuration in which one of them is not a mesa structure is also conceivable.
  • the etching of the BOX layer 11 is not necessarily perpendicular to the active region.
  • it may have a shape that enters the lower side of the SOI layer 12 or a shape that spreads outward.
  • FIG. 14A is a schematic plan view for explaining the structure of a semiconductor device having a structure in which the mesa structure is stopped in the SOI layer.
  • 14B is a cross-sectional view taken along the line AA in FIG. 14A.
  • the thickness of the BOX layer 11 is uniform in the wafer surface as shown in FIG.
  • the film thickness of the BOX layer 11 is not uniform in the wafer surface.
  • FIG. 15A is a schematic plan view for explaining the structure of a semiconductor device in which the BOX layer is removed from a part of the inactive region.
  • FIG. 15B is a cross-sectional view taken along the line BB of FIG. 15A.
  • the element isolation insulating layer 30 is provided so as to cover the entire surface including the BOX layer 11 in the non-active region including other drawings described later.
  • FIG. 15 shows an example of a structure in which all of the BOX layer is removed around the group of three active regions, and the BOX layer is left as it is between the active regions.
  • the BOX layer located in the non-active region includes a plurality of regions having different thicknesses.
  • FIG. 16 shows an example of a structure in which all the BOX layers are removed around the group of three active regions, and all the BOX layers are also removed between the active regions. As shown in these drawings, in the structure of the present disclosure, a part of the BOX layer 11 is replaced with the element isolation insulating layer 30.
  • FIG. 17 is a schematic graph for explaining the relationship between the stress of the SOI layer and the area of the mesa structure.
  • the SOI layer 12 has a thickness of 30 nanometers
  • the BOX layer 11 has a thickness of 400 nanometers
  • the mesa structure has a rectangular shape with a side length of 2 micrometers, a rectangular side with a side length of 4 micrometers, The rectangular shape has one side of 30 micrometers and the other side of 160 micrometers.
  • the stress value remaining in the SOI layer 12 tends to increase as the area of the mesa structure is smaller, more specifically, as the channel length in the channel region is narrower. This is because the deformation of the BOX layer 11 due to creep is promoted as the area of the mesa structure is smaller. Therefore, the width in the channel length direction in the active region is preferably 30 micrometers or less.
  • the BOX layer 11 arranged in the inactive region adjacent to the active region is configured such that all of the BOX layer 11 is removed, in other words, the BOX layer so as to subdivide the active region.
  • the structure of FIG. 16 which etches 11 is preferable.
  • the present invention when the present invention is applied to a multi-gate type transistor having a long overall W length, the effect can be more remarkably achieved by etching the BOX layer beside each source / drain.
  • FIG. 18A is a schematic plan view for explaining the structure of a semiconductor device having a configuration in which the BOX layer is partially removed in all of the inactive regions.
  • 18B is a cross-sectional view taken along the line DD of FIG. 18A.
  • the structure shown in FIG. 18 is such that the thickness of the BOX layer is different between the active region and the inactive region.
  • the BOX layer 11 located in the inactive region may include a plurality of regions having different thicknesses.
  • a configuration in which the BOX layer 11 is entirely removed at a certain specific portion in the wafer and the BOX layer 11 is partially removed at other specific portions may be mixed.
  • 19A and 19B are schematic cross-sectional views for explaining the structure of a semiconductor device in which a configuration in which all of the BOX layer 11 is removed and a configuration in which the BOX layer 11 is partially removed are mixed.
  • 19A corresponds to FIG. 16B
  • FIG. 19B corresponds to FIG. 18B.
  • the BOX layer 11 located in the inactive region adjacent to the active region forming the pMOS transistor can be a semiconductor device configured to have a different thickness.
  • FIG. 20A is a schematic plan view for explaining the structure of a semiconductor device having a structure in which all of the BOX layer 11 is removed in all of the inactive regions and a part of the upper portion of the substrate is removed.
  • 20B is a cross-sectional view taken along line EE of FIG. 20A. In this configuration, a part of the substrate is removed on at least a part of the substrate surface located in the region where all of the BOX layer 11 is removed.
  • the BOX layer 11 may be completely removed at a specific portion in the wafer, and the upper portion of the substrate 10 below the BOX layer 11 may be partially removed at other specific portions.
  • 21A and 21B are schematic cross-sectional views for explaining the structure of a semiconductor device in which a configuration in which all of the BOX layer 11 is removed and a part of the upper portion of the substrate 10 is removed and another configuration are mixed. .
  • FIG. 21A corresponds to FIG. 19B
  • FIG. 21B corresponds to FIG. 16B.
  • the BOX layer 11 and the substrate 10 located in the inactive area may include a plurality of areas having different thicknesses. For example, at least a part of the surface of the substrate 10 located in a region where all of the BOX layer 11 is removed, a part of the substrate 10 is removed, and a non-adjacent region adjacent to the active region forming the nMOS transistor is formed.
  • the thickness of the substrate 10 located in the active region and the thickness of the substrate 10 located in the inactive region adjacent to the active region where the pMOS transistor is formed can be a semiconductor device configured differently. .
  • a semiconductor device formed using an SOI substrate comprising a substrate, a BOX layer formed on the substrate, and an SOI layer formed on the BOX layer, In at least a part of the BOX layer disposed in the inactive area adjacent to the active area, a part or all of the BOX layer is removed, The portion of the BOX layer where the SOI layer that forms the active region is arranged is configured so that deformation for applying stress to the SOI layer remains.
  • Semiconductor device. [A2]
  • the BOX layer located in the non-active region includes a plurality of regions having different thicknesses. The semiconductor device according to [A1].
  • a part of the substrate is removed on at least a part of the substrate surface located in the region where all of the BOX layer is removed;
  • Each of the BOX layer and the substrate located in the inactive region includes a plurality of regions having different thicknesses.
  • [A6] Stress is applied to the SOI layer in the active region forming the pMOS type transistor so that the crystal lattice is narrowed.
  • a part of the substrate is removed on at least a part of the substrate surface located in the region where all of the BOX layer is removed,
  • the thickness of the substrate located in the inactive region adjacent to the active region forming the nMOS type transistor is different from the thickness of the substrate located in the inactive region adjacent to the active region forming the pMOS type transistor. It is configured,
  • [A9] The difference between the thickness of the BOX layer located in the active region and the thickness of the BOX layer located in the non-active region adjacent to the active region is 50 nanometers or more.
  • [A14] The width in the channel length direction in the active region is 30 micrometers or less.
  • a method for manufacturing a semiconductor device formed using an SOI substrate comprising a substrate, a BOX layer formed on the substrate, and an SOI layer formed on the BOX layer, Forming a stress film on the SOI layer; Next, the stress film and the SOI layer located in the inactive area adjacent to the active area are removed, Thereafter, for at least a part of the BOX layer arranged in the inactive area adjacent to the active area, a part or all of the BOX layer is removed, Next, the entire SOI substrate is subjected to high-temperature annealing so that creep occurs in the BOX layer due to the stress of the stress film, and then the stress film is removed. A step of leaving deformation due to creep in the BOX layer, A method for manufacturing a semiconductor device.
  • [B2] A step of removing a part of the substrate in at least a part of the substrate surface located in the region where the entire BOX layer is removed; The manufacturing method of the semiconductor device as described in said [B1].
  • [B3] a stress film having compressive stress is formed on an SOI layer in an active region for forming an nMOS transistor, and a stress film having tensile stress is formed on an SOI layer in an active region for forming a pMOS transistor; The manufacturing method of the semiconductor device as described in said [B1] or [B2].
  • An electronic apparatus comprising a semiconductor device formed using an SOI substrate comprising a substrate, a BOX layer formed on the substrate, and an SOI layer formed on the BOX layer, In at least a part of the BOX layer disposed in the inactive area adjacent to the active area, a part or all of the BOX layer is removed, The portion of the BOX layer where the SOI layer that forms the active region is arranged is configured so that deformation for applying stress to the SOI layer remains.
  • the electronic device is a display, an image sensor, a memory, an RF switch, a power amplifier, or a low noise amplifier. The electronic device according to [C1] above.
  • SYMBOLS 1 ... SOI substrate, 10 ... Substrate, 11 ... BOX layer, 12 ... SOI layer, 13 ... Oxide film, 20 ... Stress film, 30 ... Element isolation insulating layer, 31 ... Gate insulating film, 32 ... Gate electrode, 33 ... Source / drain electrode, ACA ... Active region, INA ... Inactive region

Landscapes

  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成された半導体装置であって、アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部において、ＢＯＸ層の一部あるいは全てが除去されており、アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ層に応力を加えるための変形が残留するように構成されている。

Description

半導体装置、半導体装置の製造方法、及び、電子機器
　本開示は、半導体装置、半導体装置の製造方法、及び、電子機器に関する。
　半導体装置における電気的特性の向上を目的として、チャネル領域に応力を加えることによってキャリア移動度を向上させるといったことが提案されている。チャネル領域に応力を加える方法として、チャネル領域を形成する材料とは格子定数が異なる材料を用いて下地層を形成した後にその上にチャネル領域を形成するといった方法や、ゲート電極上やソースドレイン領域上に応力を有する膜（応力膜）を形成するといった方法が提案されている。例えば、特開２０１１－１９９１１２号公報（特許文献１）には、チャネル領域を有するトランジスタ上に、チャネル領域に歪みを発生させるストレスライナー膜を設けるといったことが記載されている。
　また、ＳＯＩ（Silicon on Insulator）基板を用いた半導体装置において、クリープ（Creep）現象による変形をＢＯＸ層（Buried Oxide層）に残留させることで、ＢＯＸ層上のTop Si層（ＳＯＩ層）に応力を加えるといった方法が提案されている（例えば、非特許文献１参照）。これは、膜応力をもつＳｉＮ膜をＳＯＩ層上に堆積し、高温アニールを施すことでＢＯＸ層にクリープによる変形を生じさせ、ＳｉＮ膜の除去後においてもＳＯＩ層に応力を加えるといった方法である。
特開２０１１－１９９１１２号公報
A.Bonnevialle et al.,"A New Method to Induce Local Tensile Strain in SOI Wafers: First Strain Results of the "BOXCreep" Technique",Extended Abstracts of the 2015 International Conference on Solid State Devices and Materials, Sapporo, 2015,pp1110-1111, STMicroelectronics
　ＳＯＩ基板のＢＯＸ層にクリープによる変形を残留させる方法は、チャネル領域全般に応力を加えることができるといった利点を備えている。しかしながら、キャリア移動度の更なる向上のために、ＢＯＸ層に残留させる変形の程度をより大きくすることができる構造や方法の開発が求められている。
　従って、本開示の目的は、ＢＯＸ層に残留させる変形の程度をより大きくすることができる半導体装置や半導体装置の製造方法、更には、係る半導体装置を備えた電子機器を提供することにある。
　上記の目的を達成するための本開示の第１の態様に係る半導体装置は、
　基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成された半導体装置であって、
　アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部において、ＢＯＸ層の一部あるいは全てが除去されており、
　アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ層に応力を加えるための変形が残留するように構成されている、
半導体装置である。
　上記の目的を達成するための本開示の第１の態様に係る半導体装置の製造方法は、
　基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成される半導体装置の製造方法であって、
　ＳＯＩ層上に応力膜を形成し、
　次いで、アクティブ領域に隣接する非アクティブ領域に位置する応力膜とＳＯＩ層を除去し、
　その後、アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部について、ＢＯＸ層の一部あるいは全てを除去し、
　次いで、応力膜の応力によってＢＯＸ層にクリープが生ずるようにＳＯＩ基板全体に高温アニール処理を施した後、応力膜を除去する、
ことによってＢＯＸ層にクリープによる変形を残留させる工程を含む、
半導体装置の製造方法である。
　上記の目的を達成するための本開示の第１の態様に係る電子機器は、
　基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成された半導体装置を備えた電子機器であって、
　アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部において、ＢＯＸ層の一部あるいは全てが除去されており、
　アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ層に応力を加えるための変形が残留するように構成されている、
電子機器である。
　本開示の半導体装置にあっては、アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部において、ＢＯＸ層の一部あるいは全てが除去されている。この構造によれば、アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ層に応力を加えるための変形が残留しやすくなるので、キャリア移動度の更なる向上を図ることができる。
図１Ａないし図１Ｃは、圧縮応力を有する応力膜を形成した場合に、高温アニール処理で生ずる変形を説明するための模式図である。 図２Ａ及び図２Ｂは、図１Ｃに引き続き、圧縮応力を有する応力膜を形成した場合に、高温アニール処理で生ずる変形を説明するための模式図である。 図３Ａないし図３Ｃは、メサ構造をＳＯＩ層に止めた構成において、高温アニール処理で生ずる変形を説明するための模式図である。 図４Ａないし図４Ｃは、メサ構造をＢＯＸ層に及ばせた構成において、高温アニール処理で生ずる変形を説明するための模式図である。 図５は、メサ構造の差に起因するＳＯＩ層の応力の差を説明するための、応力シミュレーションのグラフである。 図６は、高温アニール処理を施す時間とＳＯＩ層の応力との関係を説明するための、応力シミュレーションのグラフである。 図７は、高温アニール処理を施す温度とＳＯＩ層の応力との関係を説明するための、応力シミュレーションのグラフである。 図８は、図５に対応するグラフであって、ＳＯＩ層をより厚膜にした場合における、メサ構造の差に起因するＳＯＩ層の応力の差を説明するための、応力シミュレーションのグラフである。 図９は、ＢＯＸ層の膜厚やＢＯＸ層の除去量と、ＳＯＩ層の応力との関係を説明するための、応力シミュレーションのグラフである。メサ構造の差に起因するＳＯＩ層の応力の差を説明するための、応力シミュレーションのグラフである。 図１０Ａないし図１０Ｃは、第１の実施形態に係る半導体装置の製造方法を説明するための、模式的な断面図である。 図１１Ａ及び図１１Ｂは、図１０Ｃに引き続き、半導体装置の製造方法を説明するための、模式的な断面図である。 図１２Ａ及び図１２Ｂは、図１１Ｂに引き続き、半導体装置の製造方法を説明するための、模式的な断面図である。 図１３Ａないし図１３Ｃは、図１２Ｂに引き続き、半導体装置の製造方法を説明するための、模式的な断面図である。 図１４Ａは、メサ構造をＳＯＩ層に止めた構成の半導体装置の構造を説明するための模式的な平面図である。図１４Ｂは、図１４ＡのＡ－Ａ断面図である。 図１５Ａは、非アクティブ領域の一部においてＢＯＸ層を除去した構成の半導体装置の構造を説明するための模式的な平面図である。図１５Ｂは、図１５ＡのＢ－Ｂ断面図である。 図１６Ａは、非アクティブ領域の全てにおいてＢＯＸ層を全て除去した構成の半導体装置の構造を説明するための模式的な平面図である。図１６Ｂは、図１６ＡのＣ－Ｃ断面図である。 図１７は、ＳＯＩ層の応力とメサ構造の面積との関係を説明するための、応力シミュレーションのグラフである。 図１８Ａは、非アクティブ領域の全てにおいてＢＯＸ層を途中まで除去した構成の半導体装置の構造を説明するための模式的な平面図である。図１８Ｂは、図１８ＡのＤ－Ｄ断面図である。 図１９Ａ及び図１９Ｂは、ＢＯＸ層を全て除去した構成とＢＯＸ層を途中まで除去した構成とが混在する半導体装置の構造を説明するための模式的な断面図である。図１９Ａは図１６Ｂに対応し、図１９Ｂは図１８Ｂに対応する。 図２０Ａは、非アクティブ領域の全てにおいてＢＯＸ層を全て除去し更に基板の上部を一部除去した構成の半導体装置の構造を説明するための模式的な平面図である。図２０Ｂは、図２０ＡのＥ－Ｅ断面図である。 図２１Ａ及び図２１Ｂは、ＢＯＸ層を全て除去し更に基板の上部を一部除去した構成と、他の構成とが混在する半導体装置の構造を説明するための模式的な断面図である。図２１Ａは図２０Ｂに対応し、図２１Ｂは図１６Ｂに対応する。
　以下、図面を参照して、実施形態に基づいて本開示を説明する。本開示は実施形態に限定されるものではなく、実施形態における種々の数値や材料は例示である。以下の説明において、同一要素または同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は、以下の順序で行う。
１．本開示に係る、半導体装置、半導体装置の製造方法、及び、電子機器、全般に関する説明
２．第１の実施形態
３．その他
［本開示に係る、半導体装置、半導体装置の製造方法、及び、電子機器、全般に関する説明］
　本開示に係る半導体装置や係る半導体装置を用いた電子機器、及び、本開示の半導体装置の製造方法によって製造される半導体装置（以下、これらを単に、本開示と呼ぶ場合がある）において、非アクティブ領域に位置するＢＯＸ層は、厚さが異なる複数の領域を含んでいる構成とすることができる。
　上述した好ましい構成を含む本開示において、ＢＯＸ層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部が除去されている構成とすることができる。この場合において、非アクティブ領域に位置するＢＯＸ層および基板は、それぞれ、厚さが異なる複数の領域を含んでいる構成とすることができる。
　上述した各種の好ましい構成を含む本開示において、ｎＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層には、結晶格子が広げられるように応力が加えられる構成とすることができる。また、ｐＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層には、結晶格子が狭められるように応力が加えられる構成とすることができる。
　上述した各種の好ましい構成を含む本開示において、半導体装置は、
　ｎＭＯＳ型のトランジスタを形成するアクティブ領域とｐＭＯＳ型のトランジスタを形成するアクティブ領域とを備えており、
　ｎＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層と、ｐＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層とは、それぞれ厚さが異なるように構成されている構成とすることができる。
　この場合において、
　ＢＯＸ層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部が除去されており、
　ｎＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板の厚さと、ｐＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板の厚さとは、異なるように構成されている構成とすることができる。
　上述した各種の好ましい構成を含む本開示において、アクティブ領域に位置するＢＯＸ層の厚さと、アクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層の厚さとの差は、５０ナノメートル以上である構成とすることができる。あるいは又、アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層は、その全てが除去されている構成とすることができる。
　上述した各種の好ましい構成を含む本開示において、アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ基板に施された高温アニール処理で生じたクリープによる変形が残留するように構成されている態様とすることができる。
　上述した各種の好ましい構成を含む本開示の半導体装置は、アクティブ領域におけるＢＯＸ層上のＳＯＩ層には、常温において１００ＭＰａを超える応力が加えられる構成とすることができる。
　上述した各種の好ましい構成を含む本開示において、アクティブ領域におけるＳＯＩ層の厚さは２００ナノメートル以下である構成とすることができる。
　上述した各種の好ましい構成を含む本開示において、アクティブ領域におけるＳＯＩ層の厚さは２００ナノメートル以下である構成とすることができる。
　上述した各種の好ましい構成を含む本開示において、非アクティブ領域には、ＢＯＸ層を含む全面を覆うように素子分離絶縁層が設けられている構成とすることができる。
　上述したように、本開示に係る半導体装置の製造方法は、
　基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成される半導体装置の製造方法であって、
　ＳＯＩ層上に応力膜を形成し、
　次いで、アクティブ領域に隣接する非アクティブ領域に位置する応力膜とＳＯＩ層を除去し、
　その後、アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部について、ＢＯＸ層の一部あるいは全てを除去し、
　次いで、応力膜の応力によってＢＯＸ層にクリープが生ずるようにＳＯＩ基板全体に高温アニール処理を施した後、応力膜を除去する、
ことによってＢＯＸ層にクリープによる変形を残留させる工程を含む。
　この場合において、ＢＯＸ層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部を除去する工程を更に含む構成とすることができる。
　上述した好ましい構成を含む本開示に係る半導体装置の製造方法において、ｎＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層上には圧縮応力を有する応力膜を形成し、ｐＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層上には引張応力を有する応力膜を形成する構成とすることができる。
　上述したように、本開示に係る電子機器は、
　基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成された半導体装置を備えた電子機器であって、
　アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部において、ＢＯＸ層の一部あるいは全てが除去されており、
　アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ層に応力を加えるための変形が残留するように構成されている。
　この場合において、上記電子機器は、ディスプレイ、イメージセンサ、メモリ、ＲＦスイッチ、パワーアンプ、または、ローノイズアンプである構成とすることができる。
　本開示に用いられるＳＯＩウエハーなどのＳＯＩ基板の構成は、本開示の実施に支障がない限り、特に限定するものではない。例えば、ＳＯＩ基板は、支持基板と活性基板との少なくとも一方に酸化膜を形成した後、これらを熱処理下で貼り合わせ、その後、活性基板を所定厚まで研磨するといった方法で構成することができる。
　応力膜を構成する材料は、高温アニール処理時において所定の応力が保持される限りは、特に限定するものではない。より具体的には、応力を有し、且つ、ＳＯＩ層やＢＯＸ層よりも剛性が大きい材料であればよい。
　応力膜を構成する材料として、例えば、窒化シリコン（ＳｉＮX）を挙げることができる。窒化シリコンから成る膜は、例えばＣＶＤ法などの周知の方法によって成膜することができる。膜の応力の向きやその大きさは、成膜法の種類や、成膜時の雰囲気、エネルギー線による曝露、膜中の水素密度の設定などによって制御することができる。例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて圧縮応力を持つ膜を形成することができるし、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）を用いて引張応力を持つ膜を形成することができる。各種の膜や層における応力値は、ラマン分光法やＴＥＭを用いたＮＢＤ（Nano Beam Diffraction）法によるひずみ測定によって測定することができる。
　クリープによる変形を起こさせるといった観点から、基本的には、ＢＯＸ層を構成する材料における融点の絶対温度に対して約半分程度以上の温度で高温アニール処理を行なうことが好ましい。具体的には、１１００°Ｃ以上、より好ましくは、１２００°Ｃ以上で行なうことが好ましい。定性的には、クリープによる変形の程度は、高温アニール処理を行なう処理時間が長いほど大きくなり、また、高温アニール処理を行なう温度が高いほど大きくなる。
　本明細書における各種の条件は、厳密に成立する場合の他、実質的に成立する場合にも満たされる。設計上あるいは製造上生ずる種々のばらつきの存在は許容される。また、以下の説明で用いる各図面は模式的なものであり、実際の寸法やその割合を示すものではない。
［第１の実施形態］
　第１の実施形態は、本開示の第１の態様に係る、半導体装置、半導体装置の製造方法、及び、電子機器に関する。
　本開示の理解を助けるため、先ず、ＳＯＩ層上に応力膜を形成した状態で高温アニール処理を施したときの変形について説明する。
　図１Ａないし図１Ｃは、圧縮応力を有する応力膜を形成した場合に、高温アニール処理で生ずる変形を説明するための模式図である。図２Ａ及び図２Ｂは、図１Ｃに引き続き、圧縮応力を有する応力膜を形成した場合に、高温アニール処理で生ずる変形を説明するための模式図である。
　図１Ａは、ＳＯＩ基板１の断面を示す。ＳＯＩ基板１は、たとえばシリコンから成る基板１０、基板１０上に形成されたＢＯＸ層１１、ＢＯＸ層１１上に形成されたＳＯＩ層１２から成る。
　図１Ｂは、ＳＯＩ層上に応力膜を形成した状態を示す。応力膜２０は、例えば、窒化シリコンから構成されている。ここでは、ｎＭＯＳ型用として、応力膜２０は圧縮応力を有するように形成されているとして説明する。圧縮応力を有する応力膜２０は、外側に向かって広がろうとする性質を示す。このため、応力膜２０下のＳＯＩ層１２には、外側に広げる方向の力が作用する。
　図１Ｃは、応力膜が形成されたＳＯＩ基板に高温アニール処理を施すときの変形を模式的に示す。
　基本的には、降伏加重よりも小さい力が物体に作用しても物体に変形は残留しない。しかしながら、力が作用している状態で物体を高温環境下に晒しておくと、時間の経過とともに物体に変形が生じ残留する現象、即ち、所謂クリープ現象が起こる。
　応力膜２０が形成されたＳＯＩ基板１について、例えば、１２００°Ｃ下で２分といった条件でアニール処理を行なう。一般的に、材料の融点の絶対値の半分を超える高温環境下であると、クリープによる変形が起こりやすくなる。ＢＯＸ層１１を形成する酸化シリコンの融点は約１８００°Ｃであるので、ＢＯＸ層１１には、ＳＯＩ層１２に引っ張られる形でクリープによる変形が生ずる。
　図２Ａは、高温アニール処理後に常温に戻された状態のＳＯＩ基板を模式的に示す。図２Ｂは、更に、応力膜を除去した状態を示す。
　常温に戻った状態において、ＢＯＸ層１１にはクリープによる変形がある程度残留する。通常、応力膜２０を除去すれば、ＳＯＩ層１２への応力も緩和される。しかしながら、ＢＯＸ層１１にはクリープによる変形が残留している。従って、ＢＯＸ層１１上のＳＯＩ層１２には、外側に向かって広がろうとする方向、換言すれば、ＳＯＩ層１２の結晶格子を広げる方向に力が作用する。
　上述の例では、応力膜２０は圧縮応力を有するとして説明した。応力膜２０が引張応力を有する場合、ＢＯＸ層１１には、内側に狭まる方向の変形が生ずる。結果として、ＢＯＸ層１１上のＳＯＩ層１２には、内側に向かって狭まろうとする方向、換言すれば、ＳＯＩ層１２の結晶格子を狭める方向に力が作用する。
　次いで、非引用文献１に開示された、メサ構造をＳＯＩ層に止めた構成における高温アニール処理について説明する。
　図３Ａないし図３Ｃは、メサ構造をＳＯＩ層に止めた構成において、高温アニール処理で生ずる変形を説明するための模式図である。
　図３Ａは、応力膜が形成されたＳＯＩ基板を用いて、応力膜、ＳＯＩ層をパターニングしてメサ構造を形成した状態を示す。基板１０とＢＯＸ層１１とはパターニングされていない。尚、説明の都合上、応力膜２０は圧縮応力を有するとして説明するが、これに限るものではない。後述する図４についても同様である。
　図３Ａに示すメサ構造に高温アニール処理を施すときの変形を、図３Ｂに模式的に示す。その後、常温に戻された状態で、応力膜を除去した状態を、図３Ｃに示す。
　ＢＯＸ層１１は、より剛性の高い基板１０に拘束された状態である。従って、高温アニール処理によってＢＯＸ層１１が軟化したとしても、基板１０の影響によって変形の程度が抑制される（図３Ｂ参照）。
　常温に戻されると、高温アニール処理による変形がＢＯＸ層１１に残留する。従って、応力膜２０を除去した状態においても、ＢＯＸ層１１に残留する変形に起因してＳＯＩ層１２には結晶格子を広げる方向に力が作用する（図３Ｃ参照）。しかしながら、ＢＯＸ層１１に残留する変形の程度が抑制されているので、ＳＯＩ層１２への力の作用もある程度で抑えられてしまう。
　そこで、本開示では、高温アニール処理によるＢＯＸ層の変形をより促すため、メサ構造をＢＯＸ層にまで施す構成とした。
　図４Ａないし図４Ｃは、メサ構造をＢＯＸ層に及ばせた構成において、高温アニール処理で生ずる変形を説明するための模式図である。
　図４Ａは、応力膜が形成されたＳＯＩ基板を用いて、応力膜、ＳＯＩ層、及び、ＢＯＸ層をパターニングしてメサ構造を形成した状態を示す。基板１０はパターニングされていない。尚、説明の都合上、応力膜２０は圧縮応力を有するとして説明するが、これに限るものではない。
　図４Ａに示すメサ構造に高温アニール処理を施すときの変形を、図４Ｂに模式的に示す。その後、常温に戻された状態で、応力膜２０を除去した状態を、図４Ｃに示す。
　図４Ａに示す構造では、ＢＯＸ層１１が細分化されている。従って、メサ構造のＢＯＸ層１１にあっては、基板１０の拘束の程度が緩和されると共に、応力膜２０の力が及ぶ体積も小さくなる。これによって、高温アニール処理によるＢＯＸ層１１の変形がより促進される（図４Ｂ参照）。
　常温に戻されると、高温アニール処理による変形がＢＯＸ層１１に残留する。このように、アクティブ領域を形成するＳＯＩ層１２が配置される部分のＢＯＸ層１１は、ＳＯＩ基板１に施された高温アニール処理で生じたクリープによる変形が残留するように構成されており、また、高温アニール処理によるＢＯＸ層１１の変形がより促進されているので、ＳＯＩ層１２への力の作用はより大きくなり、ＳＯＩ層１２には結晶格子を広げる方向に力が作用する。（図４Ｃ参照）。
　図５に、メサ構造をＳＯＩ層に止めた構成（従来の構造と呼ぶ場合がある）と、メサ構造をＢＯＸ層に及ばせた構成（本開示の構造）とについての、ＳＯＩ層の応力を比較したグラフを示す。
　いずれの構成においても、ＳＯＩ基板１は同一の仕様である。ＳＯＩ層１２の厚さは３０ナノメートル、ＢＯＸ層１１の厚さは４００ナノメートル、メサ構造は、一辺の長さが２マイクロメートルの矩形状である。高温アニール処理の条件は、温度１２００°Ｃ、１０分間といった条件である。ＳＯＩ層１２の応力は、高温アニール処理後、応力膜２０を除去した状態での応力である。グラフの横軸は、メサ構造の中心からの距離であり、グラフの縦軸は、ＳＯＩ層１２の応力である。後述する他のグラフにおいても同様である。
　グラフから明らかなように、本開示の構造は、従来の構造に対して、ＳＯＩ層１２の応力が３倍以上の値となっている。従って、アクティブ領域におけるＢＯＸ層１１上のＳＯＩ層１２には、常温において１００ＭＰａを超える応力を加えることができ、ＳＯＩ層１２内の電子の移動度はより向上する。ｎＭＯＳ型のトランジスタを構成するとすれば、配線抵抗やコンタクトの接触抵抗を除いたドレイン・ソース間のオン抵抗Ｒonの低減効果も、従来の構造の３倍以上になると予想される。
　このようにして、ｎＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層１２には、結晶格子が広げられるように応力が加えられる構成とすることができる。
　ｐＭＯＳ型のトランジスタを形成する場合、ＳＯＩ層１２には結晶格子を狭める方向に力が作用することが好ましい。従って、ｐＭＯＳ型のトランジスタを構成するのであれば、引張応力を有する応力膜２０を形成して、上述したと同様の工程を行なえばよい。これによって、ｐＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層１２には、結晶格子が狭められるように応力が加えられる構成とすることができる。
　ＢＯＸ層１１に残留する変形を大きくするといった観点からは、高温アニール処理を行なう処理時間は、長いほど好ましい。図６を参照して、高温アニール処理を行なう処理時間と、ＳＯＩ層１２の応力との関係について説明する。
　図６は、上述した本開示の構造において、温度１２００°Ｃでの高温アニール処理を施す時間を、１０分間、５分間、２分間としたときの、ＳＯＩ層の応力を示すグラフである。ＳＯＩ層の厚さは３０ナノメートル、ＢＯＸ層１１の厚さは４００ナノメートル、メサ構造は、一辺の長さが２マイクロメートルの矩形状である。
　グラフの横軸は、メサ構造の中心からの距離であり、グラフの縦軸は、ＳＯＩ層１２の応力である。図６に示すグラフから明らかなように、高温アニール処理を施す時間が長いほど、ＳＯＩ層１２の応力が大きくなるといった関係があることがわかる。
　また、ＢＯＸ層１１に残留する変形を大きくするといった観点からは、高温アニール処理を施すときの温度は、高いほうが好ましい。図７を参照して、高温アニール処理を施すときの温度と、ＳＯＩ層１２の応力との関係について説明する。
　図７は、上述した本開示の構造において、温度１３００°Ｃで２分間の高温アニール処理と、温度１２００°Ｃで２分間の高温アニール処理とを施したときの、ＳＯＩ層の応力を示すグラフである。ＳＯＩ層１２の厚さは３０ナノメートル、ＢＯＸ層１１の厚さは４００ナノメートル、メサ構造は、一辺の長さが２マイクロメートルの矩形状である。
　グラフの横軸は、メサ構造の中心からの距離であり、グラフの縦軸は、ＳＯＩ層の応力である。図７に示すグラフから明らかなように、高温アニール処理を施す温度が高いほど、ＳＯＩ層１２の応力が大きくなるといった関係があることがわかる。
　以上、高温アニール処理の処理時間やその温度とＳＯＩ層の応力の関係について説明した。次いで、ＳＯＩ層の厚さと応力の関係について説明する。
　ＳＯＩ層１２は厚くなるほど応力は分散する。従って、定性的には、ＳＯＩ層１２は或る程度薄いことが望ましい。
　図８は、図５に対応するグラフであって、ＳＯＩ層をより厚膜にした場合における、メサ構造の差に起因するＳＯＩ層の応力の差を説明するためのグラフである。具体的には、ＳＯＩ層１２の厚さは１５０ナノメートル、ＢＯＸ層１１の厚さは４００ナノメートル、メサ構造は、一辺の長さが２マイクロメートルの矩形状である。高温アニール処理の条件は、温度１２００°Ｃ、２分間である。
　この場合においても、本開示の構造は、従来の構造に対して、ＳＯＩ層１２の応力が３倍以上の値となっている。しかしながら、図５と対比すると、ＳＯＩ層１２の応力は若干低下している。ＳＯＩ層１２の応力をある程度確保するといった観点からは、アクティブ領域におけるＳＯＩ層１２の厚さは２００ナノメートル以下であることが好ましい。
　以上、ＳＯＩ層の厚さと応力の関係について説明した。次いで、ＢＯＸ層１１の厚さや、ＢＯＸ層１１に施すエッチング処理量について説明する。
　ＢＯＸ層１１が薄くなればなるほど、基板１０の拘束による影響が大きくなり、高温アニール処理の変形が抑制される。基本的には、ＢＯＸ層１１は、１００ナノメートル以上の厚さであることが好ましい。
　また、メサ構造を形成する際に、ＢＯＸ層１１を途中までエッチングするなどといった構成においても、所定の効果を得ることができる。
　図９は、ＢＯＸ層の膜厚やＢＯＸ層の除去量と、ＳＯＩ層の応力との関係を説明するためのグラフである。
　図９には、ＢＯＸ層１１の厚さ４００ナノメートル且つメサ構造でＢＯＸ層１１を全て除去した構成（［４００/４００ｎｍ］と表す）、ＢＯＸ層１１の厚さ１０００ナノメートル且つメサ構造でＢＯＸ層１１を全て除去した構成（［１０００/１０００ｎｍ］と表す）、ＢＯＸ層１１の厚さ１０００ナノメートル且つメサ構造でＢＯＸ層１１を４００ナノメートル除去した構成（［４００/１０００ｎｍ］と表す）といった本開示構成において、温度１２００°Ｃでの高温アニール処理を１０分間施したときのＳＯＩ層１２の応力を示した。
　グラフから、ＢＯＸ層１１を全て除去するといった構成の場合、ＢＯＸ層１１の厚さ４００ナノメートルの場合よりも、ＢＯＸ層１１の厚さ１０００ナノメートルの場合のほうが応力が高くなることが分かる。これは、ＢＯＸ層１１が厚いほど、基板１０の拘束による影響が小さくなり高温アニール処理の変形が促進されることを示している。
　また、ＢＯＸ層１１の厚さ１０００ナノメートル且つ４００ナノメートルを除去した［４００/１０００ｎｍ］の構成は、ＢＯＸ層１１の厚さ４００ナノメートルでＢＯＸ層１１を全て除去した構成［４００/４００ｎｍ］よりも応力が大きい。これは、エッチングした領域下にＢＯＸ層１１が残っているため、基板１０の拘束による影響が緩和されているためと考えられる。
　ＢＯＸ層１１を途中までエッチングするといった構成の場合、アクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層１１の厚さとの差、即ち、メサ構造の部分とそれ以外とでＢＯＸ層１１の厚さの差は５０ナノメートル以上とすることが好ましい。
　尚、メサ構造の際のエッチング処理を、ＢＯＸ層１１を超えて行なうといった構成、即ち、基板１０側にもエッチングを施すといった構成とすることもできる。
　上述した構造の半導体装置は種々の電子機器に用いることができる。例えば、ディスプレイ、イメージセンサ、メモリ、ＲＦスイッチ、パワーアンプ、または、ローノイズアンプなどに適用することができる。
　引き続き、本開示の第１の態様に係る半導体装置、及び、半導体装置の製造方法について説明する。
　後述する図１３Ｃなどに示す第１の実施形態に係る半導体装置は、
　基板１０と、基板１０上に形成されたＢＯＸ層１１と、ＢＯＸ層１１上に形成されたＳＯＩ層１２とから成るＳＯＩ基板１を用いて形成された半導体装置であって、
　アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層１１のうち少なくとも一部において、ＢＯＸ層１１の一部あるいは全てが除去されており、
　アクティブ領域を形成するＳＯＩ層１２が配置される部分のＢＯＸ層１１は、ＳＯＩ層１２に応力を加えるための変形が残留するように構成されている。
　第１の実施形態に係る半導体装置の製造方法は、
　基板１０と、基板１０上に形成されたＢＯＸ層１１と、ＢＯＸ層１１上に形成されたＳＯＩ層１２とから成るＳＯＩ基板１を用いて形成される半導体装置の製造方法であって、
　ＳＯＩ層１２上に応力膜２０を形成し、
　次いで、アクティブ領域に隣接する非アクティブ領域に位置する応力膜２０とＳＯＩ層１２を除去し、
　その後、アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層１１のうち少なくとも一部について、ＢＯＸ層１１の一部あるいは全てを除去し、
　次いで、応力膜２０の応力によってＢＯＸ層１１にクリープが生ずるようにＳＯＩ基板１全体に高温アニール処理を施した後、応力膜２０を除去する、
ことによってＢＯＸ層１１にクリープによる変形を残留させる工程を含む。
　図１０ないし図１３は、第１の実施形態に係る半導体装置の製造方法を説明するための、模式的な断面図である。
　　［工程－１００］（図１０Ａないし図１０Ｃ、参照）
　基板１０と、基板１０上に形成されたＢＯＸ層１１と、ＢＯＸ層１１上に形成されたＳＯＩ層１２とから成るＳＯＩ基板１を準備し（図１０Ａ参照）、ＳＯＩ基板１を熱酸化してＳＯＩ層１２表面に酸化膜１３を形成する（図１０Ｂ参照）。次いで、素子分離エッチング時のマスクや平坦化時のエッチングストッパとなる窒化シリコンを酸化膜１３上に堆積させることで、応力膜２０を形成する（図１０Ｃ参照）。
　基本的には、ｎＭＯＳ型トランジスタを形成するときは、圧縮方向の応力を有する応力膜２０を形成し、ｐＭＯＳ型トランジスタを形成するときは、引張方向の応力を有する応力膜２０を形成すればよい。上述したように、応力膜２０の応力やその向きは、成膜法の種類や、成膜時の雰囲気、エネルギー線による曝露、膜中の水素密度の設定などで調整することができる。
　　［工程－１１０］（図１１Ａ及び図１１Ｂ、参照）
　次いで、応力膜２０、酸化膜１３、及び、ＳＯＩ層１２についてエッチングを施し、メサ構造となる部分を切り離す。具体的には、アクティブ領域（符号ＡＣＡで表す）の周囲の非アクティブ領域（符号ＩＮＡで表す）にエッチングを施す。エッチングは、ドライエッチングであってもよいしウェットエッチングであってもよい。
　先ず、アクティブ領域ＡＣＡに対応するように、応力膜２０を周知の方法でパターニングする（図１１Ａ参照）。次いで、パターニングされた応力膜２０をマスクとして、ＳＯＩ層１２、酸化膜１３、ＢＯＸ層１１にエッチングを施し、メサ構造を形成する（図１１Ｂ参照）。図で示す例では、非アクティブ領域ＩＮＡのＢＯＸ層１１を残さずにエッチングしたが、これに限るものではない。
　尚、後述する高温アニール処理でＳＯＩ層１２に応力を与えるため、応力膜２０の厚さは、メサ構造形成の時点において５０ナノメートル以上残るように設定することが好ましい。
　　［工程－１２０］
　次いで、高温アニール処理を施す。高温アニール処理を行なう温度や時間は、半導体装置の仕様に応じて適宜好適に設定すればよい。基本的には、１１００°Ｃ以上、１分間以上の処理を行なうことが好ましい。高温アニール処理により起こる変形については、図４Ａないし図４Ｃを参照して説明した内容と同様であるので、説明を省略する。
　　［工程－１３０］（図１２Ａ及び図１２Ｂ、並びに、図１３Ａ、参照）
　その後、例えばＨＤＰ法（High Density Plasma）などを用いて素子分離絶縁層３０を成膜する（図１２Ａ参照）。
　次いで、平坦化を行なう。例えば、応力膜２０をストッパとしてエッチングなどの処理を行う（図１２Ｂ参照）。その後、例えばＣＭＰ法（Chemical Mechanical Polishing）を用いて平坦化を行い、応力膜２０や酸化膜１３を除去し、アクティブ領域のＳＯＩ層１２を露出させる（図１３Ａ参照）。
　　［工程－１４０］（図１３Ｂ及び図１３Ｃ、参照）
　その後、アクティブ領域のＳＯＩ層１２にトランジスタを形成する。例えば、不純物注入、ゲート絶縁膜３１とゲート電極３２の形成（図１３Ｂ参照）、ソース／ドレイン電極３３の形成（図１３Ｃ）といった工程を適宜行なえばよい。尚、図示の都合上、平坦化膜やそれに設けられる開口などの図示は省略した。
　以上、第１の実施形態に係る半導体装置の製造方法を説明した。
　尚、必要な場合には、ＢＯＸ層１１の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板１０の一部を除去する工程を更に含んでもよい。
　ｎＭＯＳ型とｐＭＯＳ型が混在するような場合には、ｎＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層１２上には圧縮応力を有する応力膜２０を形成し、ｐＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層１２上には引張応力を有する応力膜２０を形成すればよい。応力膜２０は、周知のパターニング法で適宜必要な箇所に形成することができる。
　あるいは又、ｎＭＯＳ型とｐＭＯＳ型が混在し、例えば両者に電気的な差をつけたいといったような場合には、例えば一方はメサ構造としないといった構成も考えられる。また、同一ウエハ面内において、特定の箇所にのみ本開示を適用することでウエハの反りを緩和するといった効果を得ることもできる。
　尚、ＢＯＸ層１１のエッチングはアクティブ領域に対して、必ずしも垂直である必要はない。例えば、ＳＯＩ層１２の下側に入り込むような形状、あるいは、外側に広がるような形状であってもよい。
　次いで、本開示の半導体装置のレイアウトについて説明する。
　図１４Ａは、メサ構造をＳＯＩ層に止めた構成の半導体装置の構造を説明するための模式的な平面図である。図１４Ｂは、図１４ＡのＡ－Ａ断面図である。
　ＳＯＩ層１２のみをエッチングしてメサ構造とする従来の構造では、図１４に示すように、ウエハ面内でＢＯＸ層１１の膜厚は均一になる。これに対し、ＢＯＸ層１１までエッチングする本開示の構造では、ウエハ面内でＢＯＸ層１１の膜厚が均一ではなくなる。
　図１５Ａは、非アクティブ領域の一部においてＢＯＸ層を除去した構成の半導体装置の構造を説明するための模式的な平面図である。図１５Ｂは、図１５ＡのＢ－Ｂ断面図である。
　後述する他の図面も含め、非アクティブ領域には、ＢＯＸ層１１を含む全面を覆うように素子分離絶縁層３０が設けられている。図１５は、３つのアクティブ領域の群の周囲についてはＢＯＸ層を全て除去し、アクティブ領域間についてはＢＯＸ層をそのまま残した構造の例である。非アクティブ領域に位置するＢＯＸ層は、厚さが異なる複数の領域を含んでいる。図１６は、３つのアクティブ領域の群の周囲についてはＢＯＸ層を全て除去し、アクティブ領域間についてもＢＯＸ層を全て除去した構造の例である。これらの図に示すように、本開示の構造では、ＢＯＸ層１１の一部が素子分離絶縁層３０に置き換わる。
　ここで、ＳＯＩ層の応力とメサ構造の面積との関係について説明する。
　図１７は、ＳＯＩ層の応力とメサ構造の面積との関係を説明するための模式的なグラフである。上述した本開示の構造において、メサ構造の面積を異にして、温度１２００°Ｃでの高温アニール処理を２分間施すとしたときの、ＳＯＩ層の応力を示すグラフである。ＳＯＩ層１２の厚さは３０ナノメートル、ＢＯＸ層１１の厚さは４００ナノメートル、メサ構造は、一辺の長さが２マイクロメートルの矩形状、一辺の長さが４マイクロメートルの矩形状、一辺が３０マイクロメートルで他辺が１６０マイクロメートルの矩形状である。
　グラフから明らかなように、メサ構造の面積が小さい程、より具体的には、チャネル領域におけるチャネル長方向の幅が狭い程、ＳＯＩ層１２に残留する応力値が大きくなる傾向が認められる。これは、メサ構造の面積が狭いほどＢＯＸ層１１のクリープによる変形が促されることに起因している。従って、アクティブ領域におけるチャネル長方向の幅は３０マイクロメートル以下とすることが好ましい。
　上述のことから、基本的には、アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層１１は、その全てが除去されている構成、換言すれば、アクティブ領域を細分化するようにＢＯＸ層１１をエッチングする図１６の構成が好ましい。例えば、総合的なＷ長が長いマルチゲートタイプのトランジスタに適用する場合などは、各ソース／ドレイン脇のBOX層をエッチングすることでより顕著に効果を奏することができる。
　尚、ＢＯＸ層１１は途中までエッチングする態様であってもよい。図１８Ａは、非アクティブ領域の全てにおいてＢＯＸ層を途中まで除去した構成の半導体装置の構造を説明するための模式的な平面図である。図１８Ｂは、図１８ＡのＤ－Ｄ断面図である。
　図１８に示す構造では、アクティブ領域と非アクティブ領域とでＢＯＸ層の膜厚が異なるといった構造となる。
　尚、非アクティブ領域に位置するＢＯＸ層１１は、厚さが異なる複数の領域を含んでいるといった構成とすることもできる。例えば、ウエハ内の或る特定部分ではＢＯＸ層１１は全て除去、他の特定部分ではＢＯＸ層１１を一部残して除去といった構成が混在してもよい。図１９Ａ及び図１９Ｂは、ＢＯＸ層１１を全て除去した構成とＢＯＸ層１１を途中まで除去した構成とが混在する半導体装置の構造を説明するための模式的な断面図である。図１９Ａは図１６Ｂに対応し、図１９Ｂは図１８Ｂに対応する。
　例えば、ｎＭＯＳ型のトランジスタを形成するアクティブ領域とｐＭＯＳ型のトランジスタを形成するアクティブ領域とを備えており、ｎＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層１１と、ｐＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層１１とは、それぞれ厚さが異なるように構成されている半導体装置とすることができる。
　また、場合によっては、ＢＯＸ層１１の下の基板１０にまでエッチングを施すといった構成であってもよい。図２０Ａは、非アクティブ領域の全てにおいてＢＯＸ層１１を全て除去し更に基板の上部を一部除去した構成の半導体装置の構造を説明するための模式的な平面図である。図２０Ｂは、図２０ＡのＥ－Ｅ断面図である。ＢＯＸ層１１の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部が除去されている構成である。
　尚、例えばウエハ内の或る特定部分ではＢＯＸ層１１は全て除去、他の特定部分ではＢＯＸ層１１の下の基板１０の上部を一部除去といった構成が混在してもよい。図２１Ａ及び図２１Ｂは、ＢＯＸ層１１を全て除去し更に基板１０の上部を一部除去した構成と、他の構成とが混在する半導体装置の構造を説明するための模式的な断面図である。図２１Ａは図１９Ｂに対応し、図２１Ｂは図１６Ｂに対応する。
　また、非アクティブ領域に位置するＢＯＸ層１１および基板１０は、それぞれ、厚さが異なる複数の領域を含んでいるといった構成ともできる。例えば、ＢＯＸ層１１の全てが除去されてなる領域に位置する基板１０面のうち少なくとも一部において、基板１０の一部が除去されており、ｎＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板１０の厚さと、ｐＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板１０の厚さとは、異なるように構成されている半導体装置とすることができる。
［その他］
　以上、本開示の実施形態について具体的に説明したが、本開示は、上述の実施形態に限定されるものではなく、本開示の技術的思想に基づく各種の変形が可能である。例えば、上述の実施形態において挙げた数値、構造、基板、原料、プロセスなどはあくまでも例に過ぎず、必要に応じて、これらと異なる数値、構造、基板、原料、プロセスなどを用いてもよい。
　尚、本開示の技術は以下のような構成も取ることができる。
［Ａ１］
　基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成された半導体装置であって、
　アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部において、ＢＯＸ層の一部あるいは全てが除去されており、
　アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ層に応力を加えるための変形が残留するように構成されている、
半導体装置。
［Ａ２］
　非アクティブ領域に位置するＢＯＸ層は、厚さが異なる複数の領域を含んでいる、
上記［Ａ１］に記載の半導体装置。
［Ａ３］
　ＢＯＸ層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部が除去されている、
上記［Ａ１］または［Ａ２］に記載の半導体装置。
［Ａ４］
　非アクティブ領域に位置するＢＯＸ層および基板は、それぞれ、厚さが異なる複数の領域を含んでいる、
上記［Ａ３］に記載の半導体装置。
［Ａ５］
　ｎＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層には、結晶格子が広げられるように応力が加えられる、
上記［Ａ１］ないし［Ａ４］のいずれかに記載の半導体装置。
［Ａ６］
　ｐＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層には、結晶格子が狭められるように応力が加えられる、
上記［Ａ１］ないし［Ａ５］のいずれかに記載の半導体装置。
［Ａ７］
　ｎＭＯＳ型のトランジスタを形成するアクティブ領域とｐＭＯＳ型のトランジスタを形成するアクティブ領域とを備えており、
　ｎＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層と、ｐＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層とは、それぞれ厚さが異なるように構成されている、
上記［Ａ１］ないし［Ａ６］のいずれかに記載の半導体装置。
［Ａ８］
　ＢＯＸ層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部が除去されており、
　ｎＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板の厚さと、ｐＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板の厚さとは、異なるように構成されている、
上記［Ａ７］に記載の半導体装置。
［Ａ９］
　アクティブ領域に位置するＢＯＸ層の厚さと、アクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層の厚さとの差は、５０ナノメートル以上である、
上記［Ａ１］ないし［Ａ８］のいずれかに記載の半導体装置。
［Ａ１０］
　アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層は、その全てが除去されている、
上記［Ａ１］ないし［Ａ８］のいずれかに記載の半導体装置。
［Ａ１１］
　アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ基板に施された高温アニール処理で生じたクリープによる変形が残留するように構成されている、
上記［Ａ１］ないし［Ａ１０］のいずれかに記載の半導体装置。
［Ａ１２］
　アクティブ領域におけるＢＯＸ層上のＳＯＩ層には、常温において１００ＭＰａを超える応力が加えられる、
上記［Ａ１］ないし［Ａ１１］のいずれかに記載の半導体装置。
［Ａ１３］
　アクティブ領域におけるＳＯＩ層の厚さは２００ナノメートル以下である、
上記［Ａ１］ないし［Ａ１２］のいずれかに記載の半導体装置。
［Ａ１４］
　アクティブ領域におけるチャネル長方向の幅は３０マイクロメートル以下である、
上記［Ａ１］ないし［Ａ１３］のいずれかに記載の半導体装置。
［Ａ１５］
　非アクティブ領域には、ＢＯＸ層を含む全面を覆うように素子分離絶縁層が設けられている、
上記［Ａ１］ないし［Ａ１４］のいずれかに記載の半導体装置。
［Ｂ１］
　基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成される半導体装置の製造方法であって、
　ＳＯＩ層上に応力膜を形成し、
　次いで、アクティブ領域に隣接する非アクティブ領域に位置する応力膜とＳＯＩ層を除去し、
　その後、アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部について、ＢＯＸ層の一部あるいは全てを除去し、
　次いで、応力膜の応力によってＢＯＸ層にクリープが生ずるようにＳＯＩ基板全体に高温アニール処理を施した後、応力膜を除去する、
ことによってＢＯＸ層にクリープによる変形を残留させる工程を含む、
半導体装置の製造方法。
［Ｂ２］
　ＢＯＸ層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部を除去する工程を更に含む、
上記［Ｂ１］に記載の半導体装置の製造方法。
［Ｂ３］
　ｎＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層上には圧縮応力を有する応力膜を形成し、ｐＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層上には引張応力を有する応力膜を形成する、
上記［Ｂ１］または［Ｂ２］に記載の半導体装置の製造方法。
［Ｃ１］
　基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成された半導体装置を備えた電子機器であって、
　アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部において、ＢＯＸ層の一部あるいは全てが除去されており、
　アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ層に応力を加えるための変形が残留するように構成されている、
電子機器。
［Ｃ２］
　上記電子機器は、ディスプレイ、イメージセンサ、メモリ、ＲＦスイッチ、パワーアンプ、または、ローノイズアンプである、
上記［Ｃ１］に記載の電子機器。
１・・・ＳＯＩ基板、１０・・・基板、１１・・・ＢＯＸ層、１２・・・ＳＯＩ層、１３・・・酸化膜、２０・・・応力膜、３０・・・素子分離絶縁層、３１・・・ゲート絶縁膜、３２・・・ゲート電極、３３・・・ソース／ドレイン電極、ＡＣＡ・・・アクティブ領域、ＩＮＡ・・・非アクティブ領域

Claims (20)

  1. 　基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成された半導体装置であって、
    　アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部において、ＢＯＸ層の一部あるいは全てが除去されており、
    　アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ層に応力を加えるための変形が残留するように構成されている、
    半導体装置。
  2. 　非アクティブ領域に位置するＢＯＸ層は、厚さが異なる複数の領域を含んでいる、
    請求項１に記載の半導体装置。
  3. 　ＢＯＸ層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部が除去されている、
    請求項１に記載の半導体装置。
  4. 　非アクティブ領域に位置するＢＯＸ層および基板は、それぞれ、厚さが異なる複数の領域を含んでいる、
    請求項３に記載の半導体装置。
  5. 　ｎＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層には、結晶格子が広げられるように応力が加えられる、
    請求項１に記載の半導体装置。
  6. 　ｐＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層には、結晶格子が狭められるように応力が加えられる、
    請求項１に記載の半導体装置。
  7. 　ｎＭＯＳ型のトランジスタを形成するアクティブ領域とｐＭＯＳ型のトランジスタを形成するアクティブ領域とを備えており、
    　ｎＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層と、ｐＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層とは、それぞれ厚さが異なるように構成されている、
    請求項１に記載の半導体装置。
  8. 　ＢＯＸ層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部が除去されており、
    　ｎＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板の厚さと、ｐＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板の厚さとは、異なるように構成されている、
    請求項７に記載の半導体装置。
  9. 　アクティブ領域に位置するＢＯＸ層の厚さと、アクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層の厚さとの差は、５０ナノメートル以上である、
    請求項１に記載の半導体装置。
  10. 　アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層は、その全てが除去されている、
    請求項１に記載の半導体装置。
  11. 　アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ基板に施された高温アニール処理で生じたクリープによる変形が残留するように構成されている、
    請求項１に記載の半導体装置。
  12. 　アクティブ領域におけるＢＯＸ層上のＳＯＩ層には、常温において１００ＭＰａを超える応力が加えられる、
    請求項１に記載の半導体装置。
  13. 　アクティブ領域におけるＳＯＩ層の厚さは２００ナノメートル以下である、
    請求項１に記載の半導体装置。
  14. 　アクティブ領域におけるチャネル長方向の幅は３０マイクロメートル以下である、
    請求項１に記載の半導体装置。
  15. 　非アクティブ領域には、ＢＯＸ層を含む全面を覆うように素子分離絶縁層が設けられている、
    請求項１に記載の半導体装置。
  16. 　基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成される半導体装置の製造方法であって、
    　ＳＯＩ層上に応力膜を形成し、
    　次いで、アクティブ領域に隣接する非アクティブ領域に位置する応力膜とＳＯＩ層を除去し、
    　その後、アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部について、ＢＯＸ層の一部あるいは全てを除去し、
    　次いで、応力膜の応力によってＢＯＸ層にクリープが生ずるようにＳＯＩ基板全体に高温アニール処理を施した後、応力膜を除去する、
    ことによってＢＯＸ層にクリープによる変形を残留させる工程を含む、
    半導体装置の製造方法。
  17. 　ＢＯＸ層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部を除去する工程を更に含む、
    請求項１６に記載の半導体装置の製造方法。
  18. 　ｎＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層上には圧縮応力を有する応力膜を形成し、ｐＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層上には引張応力を有する応力膜を形成する、
    請求項１６に記載の半導体装置の製造方法。
  19. 　基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成された半導体装置を備えた電子機器であって、
    　アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部において、ＢＯＸ層の一部あるいは全てが除去されており、
    　アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ層に応力を加えるための変形が残留するように構成されている、
    電子機器。
  20. 　上記電子機器は、ディスプレイ、イメージセンサ、メモリ、ＲＦスイッチ、パワーアンプ、または、ローノイズアンプである、
    請求項１９に記載の電子機器。
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