WO2018034092A1 - 固体撮像素子、固体撮像素子の製造方法、及び、電子機器 - Google Patents

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Definitions

  • the present technology relates to a solid-state imaging device, a manufacturing method of the solid-state imaging device, and an electronic device.
  • CMOS Complementary metal oxide semiconductor
  • a so-called back-illuminated CMOS (Complementary metal oxide semiconductor) image sensor has a multilayer wiring layer stacked on the front side of a semiconductor substrate, as described in Patent Document 1, for example, and a color filter or on-chip on the back side of the semiconductor substrate. Microlenses and the like are stacked so that light from a subject is incident from the back side of the semiconductor substrate.
  • a photoelectric conversion element such as a photodiode is formed for each pixel on a semiconductor substrate, and incident light from the back side of the semiconductor substrate passes through the photoelectric conversion element of each pixel. A part or the whole is photoelectrically converted. Part of the light that was not photoelectrically converted while going from the back side to the front side of the semiconductor substrate passes through the multilayer wiring layer, and a part of the light is reflected by the metal wiring of the multilayer wiring layer to photoelectrically convert it. It may re-enter the element.
  • the metal wiring formed in the multilayer wiring layer is regularly formed so as to have substantially the same layout in each pixel region as shown in the schematic cross-sectional structure diagram of Patent Document 1, for example. For this reason, even if the light reflected by the wiring of the multilayer wiring layer re-enters the photoelectric conversion element, there is no variation in the photoelectric conversion rate with respect to the amount of incident light among the pixels, and the pattern according to the shape of the metal wiring There is no reflection in the image. However, some structures of the multilayer wiring layer are formed across the pixels and others are formed with different layouts for each pixel.
  • CMP Chemical Planarize the surface of the multilayer wiring layer before attaching a support substrate to the surface of the multilayer wiring layer.
  • It is a structure that serves as a reinforcing member that improves the surface flatness of the multilayer wiring layer when performing mechanical polishing.
  • the Al wiring is difficult to make thin compared to other Cu wirings in the manufacturing process, and in recent years, it may be difficult to form a narrow width compared to a pixel pitch that is remarkably miniaturized. For this reason, the Al wiring may be formed across the pixel region sections, or the layout may be different for each pixel. In such a case, there is a possibility that a pattern corresponding to the shape of the Al metal wiring is reflected in the image.
  • the present technology has been made in view of the above problems, and in a solid-state imaging device such as a back-illuminated CMOS image sensor, the photoelectric conversion is reflected by the structure of the multilayer wiring layer formed on the surface side of the semiconductor substrate.
  • the object is to reduce the probability that the image quality is lowered by the reflected light re-entering the element.
  • a plurality of pixels each having a photoelectric conversion unit are stacked on a surface opposite to the light incident surface of the semiconductor substrate, in which a plurality of pixels are arranged in parallel along the surface direction.
  • a wiring layer wherein the wiring layer includes a structure having a reflective surface that reflects light incident from the semiconductor substrate side to the semiconductor substrate, and the plurality of pixels includes a minimum of one or a plurality of pixels.
  • a solid-state imaging device having a periodic structure as a unit, wherein the structure has no regularity in the coverage rate of the reflecting surface of each pixel for a plurality of pixels included in a unit region wider than the minimum unit. .
  • the solid-state imaging device described above includes various modes such as being implemented in another device or implemented together with another method.
  • the present technology provides an imaging system including the above-described solid-state imaging device, a manufacturing method for manufacturing the above-described device, a control program for causing the manufacturing device to realize a function corresponding to each step of the manufacturing method, and recording the program. It can also be realized as a computer-readable recording medium.
  • CMOS image sensor in a solid-state imaging device such as a back-illuminated CMOS image sensor, it is reflected by a structure such as a metal wiring included in a wiring layer stacked on the surface side of a semiconductor substrate on which a photoelectric conversion element is formed.
  • a structure such as a metal wiring included in a wiring layer stacked on the surface side of a semiconductor substrate on which a photoelectric conversion element is formed.
  • FIG. 1 is a cross-sectional view of the main structure of the solid-state imaging device 100.
  • the solid-state imaging device 100 is a back-illuminated CMOS image sensor, for example, a pixel region R1 (so-called imaging region) in which a plurality of unit pixels 11 are arranged on a semiconductor substrate 10 such as silicon, and the periphery of the pixel region R1.
  • Peripheral circuit region R2 (not shown in FIG. 1).
  • Each unit pixel 11 of the semiconductor substrate 10 is provided with a photodiode PD as a photoelectric conversion unit and a pixel transistor (for example, a transfer transistor, a reset transistor, an amplification transistor, and a selection transistor).
  • the pixel transistor is formed on the surface 10 ⁇ / b> A side of the semiconductor substrate 10.
  • the gate electrode 12 is shown to schematically indicate the presence of the pixel transistor.
  • the photodiode PD is formed at a position facing the back surface 10 ⁇ / b> B of the semiconductor substrate 10.
  • Each photodiode PD is isolated by an element isolation region 13 by an impurity diffusion layer.
  • a planarizing film 17 is formed on the back surface 10B as a light incident surface on which the photodiode PD of the semiconductor substrate 10 faces.
  • a plurality of planarizing films 17 are formed on the planarizing film 17 so as to correspond to the respective photodiodes PD.
  • a color filter 18 composed of these color filters is formed.
  • the color filter 18 can have a structure in which, for example, three primary colors of red (R), green (G), and blue (B) (B is not shown in FIG. 1) are arranged in a Bayer array.
  • a color filter for white pixels or a color filter that selectively transmits infrared light may be provided.
  • the microlens 19 is provided above the color filter 18 on the back surface side of the semiconductor substrate 10.
  • a plurality of microlenses 19 are formed in substantially the same shape so as to correspond to the plurality of photodiodes PD arranged in the pixel region R1.
  • a multilayer wiring layer 16 in which a plurality of wirings are formed is provided on the surface 10 A side of the semiconductor substrate 10 via an interlayer insulating film 15.
  • the surface 10A of the semiconductor substrate 10 on which the multilayer wiring layer 16 is formed is a surface opposite to the light incident surface. For this reason, in the backside illumination type CMOS image sensor, the multilayer wiring layer 16 does not hinder the incident light to the photodiode PD formed on the semiconductor substrate 10.
  • the multilayer wiring layer 16 formed in the pixel region R1 has a first wiring layer 16A and a second wiring layer 16B.
  • the surface of the second wiring layer 16B facing the semiconductor substrate 10 constitutes a reflection surface.
  • 16 A of 1st wiring layers are provided so that the wiring layout in the range of the unit area
  • the second wiring layer 16B is provided so that regularity does not occur in the wiring layout within the unit region U2 wider than the unit region U1.
  • FIG. 2 is a diagram illustrating the multilayer wiring layer 16 in the pixel region R1 and the peripheral circuit region R2. In the figure, only the semiconductor substrate 10 and the multilayer wiring layer 16 are shown for simplicity of explanation.
  • the solid-state imaging device 100 includes the pixel region R1 and the peripheral circuit region R2 set as ranges in the surface direction along the front surface 10A and the back surface 10B.
  • the pixel region R1 is a region where a plurality of unit pixels 11 are formed.
  • the peripheral circuit region R2 is a region where various circuits for processing signals output from the pixels are formed.
  • the pixel region R1 has a periodic structure in which the unit region U1 appears repeatedly.
  • the unit region U1 is a range including one or a plurality of unit pixels 11.
  • the unit pixel 11 itself may be the unit region U1, or a plurality of pixels that share one floating diffusion may be the unit region U1.
  • the wiring layout of the first wiring layer 16A formed in one unit region U1 is substantially the same as the wiring layout of the first wiring layer 16A formed in another unit region U1.
  • the pixel region R1 includes one or a plurality of unit regions U2.
  • the unit region U2 is a range that is wider than the unit region U1 and includes more unit pixels 11 than the number of unit pixels 11 included in the unit region U1.
  • the unit region U2 may be, for example, the entire pixel region R1 or the entire pixel region R1 within the angle of view.
  • the unit region U2 has no regularity in the coverage rate of the second wiring layer 16B in each pixel at least within the range of the unit region U2.
  • the coverage rate is an area ratio of the second wiring layer 16B in the pixel partition range.
  • FIG. 3 is a diagram for explaining a wiring layout in the unit region U2.
  • the unit region U2 has a structure in which five unit pixels 11 are arranged in a matrix in the row direction and in the column direction.
  • the hatched portion shown in the figure is the wiring layout of the second wiring layer 16B, and the numerical value described in each pixel frame is the coverage rate as the area ratio occupied by the second wiring layer 16B in the section of each unit pixel 11. is there.
  • the coverage ratios in the row direction are “0.8, 0.8, 0.8, 0.1, 0.8”, “0.5, 0.3, 0.5, 0.4” in order from the top. , 0.6 ",” 0.2, 0.1, 0.8, 0.8, 0.8 ",” 0.3, 0.9, 0.8, 0.2, 0.5 " “0.1, 0.2, 0.9, 0.5, 0.0”, and none of the rows have the same coverage rate. It should be noted that the “arrangement of the same coverage ratio” may include an arrangement in which arrangement patterns of specific coverage ratios are shifted in the arrangement direction, or an arrangement in which the arrangement direction is reversed.
  • the coverage ratios in the column direction are “0.8, 0.5, 0.2, 0.3, 0.1”, “0.8, 0.3, 0.1, 0” in order from the left. .9, 0.2 “,” 0.8, 0.5, 0.8, 0.8, 0.9 “,” 0.1, 0.4, 0.8, 0.2, 0.5 ”,“ 0.8, 0.6, 0.8, 0.5, 0.0 ”, and none of the columns have the same coverage rate.
  • the arrangement pattern of the coverage ratios of the plurality of pixels constituting a certain row does not overlap with the arrangement pattern of the coverage ratios of the plurality of pixels constituting the other row, and constitutes a certain column.
  • the arrangement pattern of the coverage ratios of the plurality of pixels to be arranged and the arrangement pattern of the coverage ratios of the plurality of pixels constituting the other column do not overlap so that regularity does not occur in the wiring layout within the unit region U2. Can be.
  • the wirings constituting the second wiring layer 16B are randomly formed so as to ignore the layout of the unit pixels 11. That is, without depending on the division of the unit pixels 11, a wiring shape that variously combines a shape that covers a partial region of the unit pixel 11, a shape that covers the plurality of unit pixels 11, and a shape that covers the entire region of the unit pixel 11. It can be.
  • the portions with improved flatness are irregularly formed. Further, when the reflected light from the second wiring layer 16B of the incident light to the solid-state image sensor 100 re-enters the photodiode PD, it is based on the image signal output from the solid-state image sensor due to the influence of the reflected light component. Variations appearing in the rendered image are less visible as a pattern to the human eye due to the irregularity.
  • the multilayer wiring layer includes, in addition to wiring, a transistor gate, a gate insulating film, an interlayer insulating film, and the like.
  • These components include polysilicon, a silicon oxide film, a silicon nitride film, and a silicon carbide film. It is formed using a film or the like.
  • the layer boundary of these components is also a range that is larger than the unit region U1 and includes more unit pixels 11 than the number of unit pixels 11 included in the unit region U1, as in the unit region U2, and at least the unit region U2. In the case where the coverage rate of the second wiring layer 16B in each unit pixel 11 is not regular, the same shape as the second wiring layer 16B can be adopted.
  • the arrangement pattern of the coverage rates of the plurality of unit pixels 11 constituting a certain row does not overlap with the arrangement pattern of the coverage rates of the plurality of unit pixels 11 constituting another row
  • a configuration may be adopted in which the arrangement pattern of coverage rates of a plurality of unit pixels 11 constituting a certain column and the arrangement pattern of coverage rates of a plurality of unit pixels 11 constituting another column do not overlap.
  • a color unit having a relatively low photoelectric conversion efficiency, particularly in the photodiode PD since a light having a lower photoelectric conversion efficiency (a color having a longer wavelength) tends to cause incident light to pass through the multilayer wiring layer 16 and generate reflected light.
  • the pixel 11 has no regularity in the coverage rate.
  • the photoelectric conversion efficiency of the photodiode PD is high in the order of blue light, green light, red light, and infrared light
  • the coverage of the second wiring layer 16B particularly for the unit pixel 11 of infrared light and red light. It is effective to adopt a configuration that does not have regularity in rate.
  • the multilayer wiring layer 16 in the peripheral circuit region R2 has a wiring layout different from that of the pixel region R1, and in particular, the wiring density of the first wiring layer 16A is higher in the peripheral circuit region R2 than in the pixel region R1. Further, the second wiring layer 16B in the peripheral circuit region R2 may have regularity in the wiring layout.
  • the first wiring layer 16A is made of, for example, copper (Cu) wiring.
  • the second wiring layer 16B is made of, for example, aluminum (Al) wiring.
  • the material of the first wiring layer 16A and the second wiring layer 16B is not particularly limited, and may be used as wiring in a solid-state imaging device such as Al, Cu, tantalum (Ta), tungsten (W), or the like. Any metal can be used.
  • the components (element isolation, photodiode PD, pixel) of the plurality of unit pixels 11 are formed in the region where the pixel region R1 of the semiconductor substrate 10 is to be formed from the surface 10A side of the semiconductor substrate 10.
  • Transistor source regions / drain regions, etc. are formed in a two-dimensional matrix-like two-dimensional array, for example, by ion implantation.
  • FIG. 4 illustrates only the photodiode PD.
  • a gate electrode is stacked on each unit pixel 11 via a gate insulating film.
  • the photodiode PD of each unit pixel 11 may be formed with a thickness from the surface 10A of the semiconductor substrate 10 to a certain depth in the substrate thickness direction, and the photodiode from the back surface 10B side of the semiconductor substrate 10 in a later process.
  • the semiconductor substrate 10 is polished and ground by a certain thickness up to the vicinity of the back side of the PD.
  • the multilayer wiring layer 16 includes a first wiring layer 16A configured by a plurality of wiring layers excluding a wiring layer farthest from the surface 10A, and a second wiring layer 16B configured by a wiring layer farthest from the surface 10A. Is done.
  • Each wiring of the first wiring layer 16A is composed of, for example, Cu wiring formed by a damascene method or the like, and the wiring of the second wiring layer 16B is composed of, for example, Al wiring formed by an etching method.
  • the second wiring layer 16B in the peripheral circuit region R2 is used as a PAD metal for outputting a signal to the outside of the chip.
  • the second wiring layer 16B in the pixel region R1 is not connected to other wirings, or is connected to only a power supply or ground wiring.
  • the wiring density in the pixel region R1 is substantially equal to the wiring density outside the angle of view (peripheral circuit region R2).
  • the unit region U2 is formed with a layout having no regularity.
  • an interlayer insulating film 15 such as a SiO 2 film is laminated on the second wiring layer 16B.
  • the interlayer insulating film 15 is laminated until the entire thickness is larger than that of the second wiring layer 16B. That is, the interlayer insulating film 15 laminated on the second wiring layer 16B is laminated with a surface shape having irregularities corresponding to the irregularities of the second wiring layer 16B, and the lowest point of the deepest depression is The two wiring layers 16B are stacked so as to be higher than the highest point.
  • the convex portions of the interlayer insulating film 15 laminated in this way are flattened by CMP, and the surface of the multilayer wiring layer 16 is formed into a substantially flat surface.
  • CMP a portion of the multilayer wiring layer 16 that is mainly formed so as to enclose the second wiring layer 16B is strongly polished and ground, but a recessed portion that does not include the second wiring layer 16B is also weakly polished and ground. Is done. Therefore, if CMP is performed to such an extent that the interlayer insulating film 15 covering the second wiring layer 16B remains with a substantially constant thickness, the second insulating layer 15 covers the second wiring layer 16B more than the interlayer insulating film 15 covering the portion with the second wiring layer 16B.
  • a recess 15 ′ is formed in which the interlayer insulating film 15 covering the portion without the wiring layer 16B is slightly recessed.
  • the support substrate 200 described later is bonded to the surface 16 ⁇ / b> C of the multilayer wiring layer 16, the recess 15 ′ becomes insufficient in bonding force or becomes a cavity without being bonded.
  • the interlayer insulating film 15 covering the portion where the second wiring layer 16B is present has a constant density.
  • the pixel region R1 is provided uniformly over the entire region. That is, a substantially flat surface is uniformly formed over the entire area of the multilayer wiring layer 16.
  • a support substrate 200 is bonded to the substantially flat surface of the multilayer wiring layer 16 thus formed.
  • a silicon substrate is used as the support substrate 200.
  • FIG. 8 does not show the above-described recess 15 ′, and the detailed shape of the surface 16 ⁇ / b> C of the multilayer wiring layer 16 is omitted.
  • the semiconductor substrate 10 to which the support substrate 200 is attached is turned upside down, and the back surface 10 ⁇ / b> B of the semiconductor substrate 10 is set as the upper surface.
  • removal processing is performed by grinding and polishing from the back surface 10B of the semiconductor substrate 10 to the vicinity of the back surface of the photodiode PD.
  • the back surface 10B of the semiconductor substrate 10 is processed to be smooth and flat by CMP. It is also possible to perform the final processing by etching.
  • a transparent planarizing film 17 and a color filter 18 are formed on the back surface 10 ⁇ / b> B of the semiconductor substrate 10.
  • the planarizing film 17 is formed, for example, by forming a thermoplastic resin by a spin coating method and then performing a thermosetting process.
  • a Bayer array color filter 18 is formed as a primary color filter composed of green, red, and blue.
  • the color filter 18 is formed so as to correspond to each unit pixel 11 and includes, for example, three color filters of a red (R) color filter, a green (G) color filter, and a blue (B) color filter.
  • the color filter 18 is not limited to the three primary colors of light, but a complementary color filter or a white color filter may be used in combination.
  • a flattening film may be further provided on the upper surface of the color filter 18 as necessary.
  • a microlens 19 is formed on the color filter 18.
  • the microlens 19 is formed, for example, by forming a positive photoresist film on the color filter 18 and then processing it.
  • the solid-state imaging device 100 described above can be manufactured by the manufacturing method described above.
  • FIG. 13 is a block diagram illustrating a configuration of an imaging apparatus 300 including the solid-state imaging device 100.
  • An imaging apparatus 300 illustrated in FIG. 1 is an example of an electronic device.
  • an imaging device refers to a solid-state imaging in an image capturing unit (photoelectric conversion unit) such as an imaging device such as a digital still camera or a digital video camera, or a mobile terminal device such as a mobile phone having an imaging function. It refers to all electronic devices that use elements.
  • an electronic apparatus using a solid-state imaging device for the image capturing unit includes a copying machine using a solid-state imaging device for the image reading unit.
  • the imaging device may be modularized including a solid-state imaging device for mounting on the electronic device described above.
  • an imaging apparatus 300 includes an optical system 311 including a lens group, a solid-state imaging device 100, a DSP 313 (Digital Signal Processor) as a signal processing circuit that processes an output signal of the solid-state imaging device 100, a frame memory 314, and a display unit. 315, a recording unit 316, an operation system 317, a power supply system 318, and a control unit 319.
  • an optical system 311 including a lens group
  • a solid-state imaging device 100 As a signal processing circuit that processes an output signal of the solid-state imaging device 100
  • a frame memory 314 includes a display unit.
  • 315 a recording unit 316, an operation system 317, a power supply system 318, and a control unit 319.
  • the DSP 313, the frame memory 314, the display unit 315, the recording unit 316, the operation system 317, the power supply system 318, and the control unit 319 are connected to each other via a communication bus so that data and signals can be transmitted and received.
  • the optical system 311 takes in incident light (image light) from a subject and forms an image on the imaging surface of the solid-state imaging device 100.
  • the solid-state imaging device 100 generates an electric signal corresponding to the amount of incident light formed on the imaging surface by the optical system 311 in units of pixels and outputs the pixel signal.
  • This pixel signal is input to the DSP 313, and image data generated by appropriately performing various image processing is stored in the frame memory 314, recorded on the recording medium of the recording unit 316, or output to the display unit 315.
  • image data generated by appropriately performing various image processing is stored in the frame memory 314, recorded on the recording medium of the recording unit 316, or output to the display unit 315.
  • the display unit 315 includes a panel type display device such as a liquid crystal display device or an organic EL (electroluminescence) display device, and displays a moving image, a still image, and other information captured by the solid-state image sensor 100.
  • the recording unit 316 records a moving image or a still image captured by the solid-state imaging device 100 on a recording medium such as a DVD (Digital Versatile Disk), an HD (Hard Disk), or a semiconductor memory.
  • the operation system 317 receives various operations from the user, and transmits an operation command according to the user's operation to each unit 313, 314, 315, 316, 318, 319 via the communication bus.
  • the power supply system 318 generates various power supply voltages serving as drive power supplies and appropriately supplies them to the supply target (each unit 312, 313, 314, 315, 316, 317, 319).
  • the control unit 319 includes a CPU that performs arithmetic processing, a ROM that stores a control program for the imaging apparatus 300, a RAM that functions as a work area for the CPU, and the like.
  • the control unit 319 controls the units 313, 314, 315, 316, 317, and 318 via the communication bus by the CPU executing a control program stored in the ROM while using the RAM as a work area.
  • the control unit 319 controls a timing generator (not shown) to generate various timing signals and performs control to supply the timing signals to each unit.
  • FIG. 14 is a block diagram showing a configuration of the solid-state image sensor 100.
  • a CMOS image sensor which is a kind of XY address type solid-state image pickup device, is described as an example of the solid-state image pickup device.
  • a CCD image sensor may be adopted as a matter of course.
  • a specific example of a solid-state imaging device as a CMOS image sensor will be described with reference to FIG.
  • a solid-state imaging device 100 includes a pixel unit 121, a vertical drive unit 122, an analog-digital conversion unit 123 (AD conversion unit 123), a reference signal generation unit 124, a horizontal drive unit 125, a communication / timing control unit 126, and a signal.
  • a processing unit 127 is provided.
  • a plurality of pixels PXL including photodiodes as photoelectric conversion units are arranged in a two-dimensional matrix.
  • a color filter array in which the color of the filter is divided corresponding to each pixel is provided. A specific circuit configuration of the pixel PXL will be described later.
  • the pixel drive lines HSLn are wired along the horizontal direction (pixel arrangement direction / horizontal direction of the pixel row) in the figure, and are arranged at equal intervals in the vertical direction in the figure.
  • the vertical signal lines VSLm are wired along the vertical direction (pixel arrangement direction / vertical direction of the pixel column) in the drawing, and are arranged at equal intervals in the horizontal direction in the drawing.
  • One end of the pixel drive line HSLn is connected to an output terminal corresponding to each row of the vertical drive unit 122.
  • the vertical signal line VSLm is connected to the pixels PXL in each column, and one end thereof is connected to the AD conversion unit 123.
  • the vertical driving unit 122 and the horizontal driving unit 125 perform control of sequentially reading analog signals from the pixels PXL constituting the pixel unit 121 under the control of the communication / timing control unit 126.
  • a specific connection of the pixel drive line HSLn and the vertical signal line VSLm to each pixel PXL will be described later together with the description of the pixel PXL.
  • the communication / timing control unit 126 includes, for example, a timing generator and a communication interface.
  • the timing generator generates various clock signals based on an externally input clock (master clock).
  • the communication interface receives data for instructing an operation mode given from the outside of the solid-state image sensor 100 and outputs data including internal information of the solid-state image sensor 100 to the outside.
  • the communication / timing control unit 126 Based on the master clock, the communication / timing control unit 126 generates a clock having the same frequency as the master clock, a clock obtained by dividing the clock by two, a low-speed clock obtained by dividing the clock, and the like (vertical drive).
  • the vertical drive unit 122 is configured by, for example, a shift register, an address decoder, or the like.
  • the vertical drive unit 122 includes a vertical address setting unit for controlling a row address and a row scanning control unit for controlling row scanning based on a signal obtained by decoding an externally input video signal.
  • the vertical driving unit 122 can perform readout scanning and sweep-out scanning.
  • the readout scanning is scanning that sequentially selects unit pixels from which signals are read out.
  • the readout scanning is basically performed sequentially in units of rows. However, when thinning out pixels by adding or averaging the outputs of a plurality of pixels having a predetermined positional relationship, the scanning is performed in a predetermined order.
  • the sweep-out scan is a scan that resets the unit pixels belonging to the row or pixel combination to be read before the row or pixel combination to be read by the read scan, by a time corresponding to the shutter speed before the read scan. is there.
  • the horizontal drive unit 125 sequentially selects the ADC circuits constituting the AD conversion unit 123 in synchronization with the clock output from the communication / timing control unit 126.
  • the horizontal drive unit 125 includes, for example, a horizontal address setting unit and a horizontal scanning unit, and by selecting individual ADC circuits of the AD conversion unit 123 corresponding to the horizontal readout column defined by the horizontal address setting unit. The digital signal generated in the selected ADC circuit is guided to the horizontal signal line Ltrf.
  • the digital signal output from the AD conversion unit 123 in this way is input to the signal processing unit 127 via the horizontal signal line Ltrf.
  • the signal processing unit 127 performs a process of converting a signal output from the pixel unit 121 via the AD conversion unit 123 into an image signal corresponding to the color arrangement of the color filter array by an arithmetic process.
  • the signal processing unit 127 performs a process of thinning out the pixel signals in the horizontal direction and the vertical direction by addition, average addition, or the like as necessary.
  • the image signal generated in this way is output to the outside of the solid-state image sensor 100.
  • the reference signal generation unit 124 includes a DAC (Digital Analog Converter), and generates the reference signal Vramp in synchronization with the count clock supplied from the communication / timing control unit 126.
  • the reference signal Vramp is a sawtooth wave (ramp waveform) that changes in time stepwise from the initial value supplied from the communication / timing control unit 126. This reference signal Vramp is supplied to each ADC circuit of the AD conversion unit 123.
  • the AD conversion unit 123 includes a plurality of ADC circuits.
  • the ADC circuit compares the reference signal Vramp and the voltage of the vertical signal line VSLm in a predetermined AD conversion period (P-phase period and D-phase period described later). And the counter counts the time either before or after the magnitude relationship between the reference signal Vramp and the voltage of the vertical signal line VSLm (pixel voltage) is reversed. Thereby, a digital signal corresponding to an analog pixel voltage can be generated.
  • a predetermined AD conversion period P-phase period and D-phase period described later.
  • FIG. 15 is a diagram for explaining the circuit configuration of a pixel.
  • This figure shows an equivalent circuit of a pixel having a general 4-transistor configuration.
  • the pixel shown in the figure includes a photodiode PD and four transistors (a transfer transistor TR1, a reset transistor TR2, an amplification transistor TR3, and a selection transistor TR4).
  • the photodiode PD generates a current corresponding to the amount of received light by photoelectric conversion.
  • the anode of the photodiode PD is connected to the ground, and the cathode is connected to the drain of the transfer transistor TR1.
  • Various control signals are input to the pixel PXL from the reset signal generation circuit of the vertical driving unit 122 and various drivers via the signal lines Ltrg, Lrst, and Lsel.
  • a signal line Ltrg for transmitting a transfer gate signal is connected to the gate of the transfer transistor TR1.
  • the source of the transfer transistor TR1 is connected to the connection point between the source of the reset transistor TR2 and the gate of the amplification transistor TR3. This connection point constitutes a floating diffusion FD that is a capacitor for accumulating signal charges.
  • the transfer transistor TR1 is turned on when a transfer signal is input to the gate through the signal line Ltrg, and transfers signal charges (here, photoelectrons) accumulated by photoelectric conversion of the photodiode PD to the floating diffusion FD.
  • the signal line Lrst for transmitting the reset signal is connected to the gate of the reset transistor TR2, and the constant voltage source VDD is connected to the drain.
  • the reset transistor TR2 is turned on when a reset signal is input to the gate through the signal line Lrst, and resets the floating diffusion FD to the voltage of the constant voltage source VDD.
  • the reset transistor TR2 is turned off, and a predetermined potential barrier is formed between the floating diffusion FD and the constant voltage source VDD.
  • the amplification transistor TR3 has a gate connected to the floating diffusion FD, a drain connected to the constant voltage source VDD, and a source connected to the drain of the selection transistor TR4.
  • the selection transistor TR4 has a gate connected to the signal line Lsel of the selection signal and a source connected to the vertical signal line VSL.
  • the selection transistor TR4 is turned on when a control signal (address signal or select signal) is input to the gate through the signal line Lsel, and is turned off when the control signal is not input to the gate through the signal line Lsel.
  • the amplification transistor TR3 amplifies the voltage of the floating diffusion FD and outputs it to the vertical signal line VSL.
  • the voltage output from each pixel through the vertical signal line VSL is input to the AD conversion unit 123.
  • the pixel circuit configuration may employ not only the configuration shown in FIG. 15 but also various known configurations such as a 3-transistor configuration and other 4-transistor configurations.
  • a configuration in which the selection transistor TR4 is disposed between the amplification transistor TR3 and the constant voltage source VDD can be cited.
  • FIG. 16 is a diagram illustrating a configuration of the AD conversion unit 123.
  • each ADC circuit constituting the AD conversion unit 123 includes a comparator 123a, a counter 123b, and a latch 123c provided for each vertical signal line VSLm.
  • the comparator 123a includes two input terminals T1 and T2 and one output terminal T3.
  • One input terminal T1 receives the reference signal Vramp from the reference signal generator 124, and the other input terminal T2 outputs an analog pixel signal (hereinafter referred to as a pixel signal Vvsl) output from the pixel through the vertical signal line VSL. .) Has been entered.
  • the comparator 123a compares the reference signal Vramp and the pixel signal Vvsl.
  • the comparator 123a outputs a high-level or low-level signal according to the magnitude relationship between the reference signal Vramp and the pixel signal Vvsl.
  • the output of the terminal T3 is inverted between the high level and the low level.
  • the counter 123b is supplied with a clock from the communication / timing control unit 126, and counts the time from the start to the end of AD conversion using the clock.
  • the timing for starting and ending AD conversion is specified based on a control signal output from the communication / timing control unit 126 (for example, whether or not the clock signal CLK is input) and output inversion of the comparator 123a.
  • the counter 123b performs A / D conversion on the pixel signal by so-called correlated double sampling (CDS). Specifically, the counter 123b counts down while the analog signal corresponding to the reset component is output from the vertical signal line VSLm according to the control of the communication / timing control unit 126. The count value obtained by the down-count is used as an initial value, and the up-count is performed while an analog signal corresponding to a pixel signal is output from the vertical signal line VSLm.
  • CDS correlated double sampling
  • the count value generated in this way is a digital value corresponding to the difference between the signal component and the reset component. That is, a digital value corresponding to an analog pixel signal input from the pixel to the AD conversion unit 123 through the vertical signal line VSLm is a value calibrated by the reset component.
  • the digital value generated by the counter 123b is stored in the latch 123c, sequentially output from the latch 123c in accordance with the control of the horizontal scanning unit, and output to the signal processing unit 127 via the horizontal signal line Ltrf.
  • present technology is not limited to the above-described embodiments, and includes configurations in which the configurations disclosed in the above-described embodiments are mutually replaced or combinations are changed, known technologies, and the above-described embodiments. Also included are configurations in which the configurations disclosed in 1 are replaced with each other or combinations are changed. Further, the technical scope of the present technology is not limited to the above-described embodiments, but extends to the matters described in the claims and equivalents thereof.
  • a semiconductor substrate in which a plurality of pixels each having a photoelectric conversion unit are arranged in parallel along the surface direction;
  • the wiring layer includes a structure having a reflection surface that reflects light incident from the semiconductor substrate side to the semiconductor substrate;
  • the plurality of pixels have a periodic structure having one or more pixels as a minimum unit,
  • the structure is a solid-state imaging device in which a plurality of pixels included in a unit region wider than the minimum unit does not have regularity in the coverage rate of the reflection surface of each pixel.
  • the plurality of pixels are two-dimensionally arranged on a matrix, Within the unit region, the arrangement pattern of the coverage ratios of a plurality of pixels constituting a row does not overlap with the arrangement pattern of the coverage ratios of a plurality of pixels constituting another row, and a plurality of pixels constituting a certain column.
  • a color filter laminated on the light incident surface of the semiconductor substrate The plurality of pixels have a periodic structure having one or more pixels formed corresponding to a color filter of a specific color as a minimum unit,
  • the plurality of pixels have a periodic structure in which one or a plurality of pixels formed corresponding to a color filter of red or infrared light is a minimum unit,
  • a method for manufacturing a solid-state imaging device including: The wiring layer includes a structure having a reflection surface that reflects light incident from the semiconductor substrate side to the semiconductor substrate; The plurality of pixels have a periodic structure having one or more pixels as a minimum unit, The method of manufacturing a solid-state imaging device, wherein the structure does not have regularity in the coverage rate of the reflection surface of each pixel for a plurality of pixels included in a unit region wider than the minimum unit.
  • An electronic apparatus comprising: a solid-state imaging device; a recording unit that records image data generated based on an image signal output from the solid-state imaging device; and a display unit that displays an image based on the image signal.
  • the solid-state imaging device includes a semiconductor substrate in which a plurality of pixels each having a photoelectric conversion unit are arranged in parallel along a surface direction, and a wiring layer formed on a surface opposite to the light incident surface of the semiconductor substrate.
  • the wiring layer includes a structure having a reflection surface that reflects light incident from the semiconductor substrate side to the semiconductor substrate;
  • the plurality of pixels have a periodic structure having one or more pixels as a minimum unit,
  • the said structure is an electronic device which does not have regularity in the coverage rate of the said reflective surface of each pixel about the several pixel which the unit area
  • SYMBOLS 10 Semiconductor substrate, 10A ... Front surface, 10B ... Back surface, 11 ... Unit pixel, 11A ... Front surface, 12 ... Gate electrode, 13 ... Element isolation region, 15 ... Interlayer insulation film, 16 ... Multilayer wiring layer, 16A ... First wiring Layer 16B second wiring layer 17 flattening film 18 color filter 19 micro lens 100 solid-state image sensor 121 pixel unit 122 vertical drive unit 123 analog-digital conversion unit (AD) Conversion unit), 123a ... comparator, 123b ... counter, 123c ... latch, 124 ... reference signal generation unit, 125 ... horizontal drive unit, 126 ... timing control unit, 127 ... signal processing unit, 300 ...
  • AD analog-digital conversion unit
  • imaging device 311 ... optical System, 312 ... DSP, 314 ... Frame memory, 315 ... Display unit, 316 ... Recording unit, 317 ... Operation system, 318 ... Power supply system, 319 ... Control unit, FD ... Flow Ing diffusion, PD ... photodiode, PXL ... pixel, R1 ... pixel region, R2 ... peripheral circuit region, TR1 ... transfer transistor, TR2 ... reset transistor, TR3 ... amplifying transistor, TR4 ... select transistor, U1 ... unit region, U2 ... Unit area

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Abstract

裏面照射型のＣＭＯＳイメージセンサ等の固体撮像素子において、画質が低下する蓋然性を低下させる。　各々が光電変換部を有する複数の画素が面方向に沿って並設された半導体基板と、前記半導体基板の光入射面と反対側の面に積層形成された配線層と、を備え、前記配線層は、前記半導体基板の側から入射する光を前記半導体基板へ反射する反射面を有する構造物を含み、複数の前記画素は、１又は複数の画素を最小単位とする周期構造を有し、前記構造物は、前記最小単位より広い単位領域が含む複数の画素について、各画素における前記反射面のカバレッジ率に規則性を有さない、固体撮像素子。

Description

固体撮像素子、固体撮像素子の製造方法、及び、電子機器
　本技術は、固体撮像素子、固体撮像素子の製造方法、及び、電子機器に関する。
　いわゆる裏面照射型のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサは、例えば特許文献１に記載のように、半導体基板の表面側に多層配線層が積層され、半導体基板の裏面側にカラーフィルタやオンチップマイクロレンズ等が積層され、被写体からの光が半導体基板の裏面側から入射される構造となっている。
特開２０１５－１６４２１０号公報
　裏面照射型のＣＭＯＳイメージセンサにおいて、半導体基板には画素毎にフォトダイオード等の光電変換素子が形成されており、半導体基板の裏面側からの入射光は各画素の光電変換素子内を通過する間に一部又は全部が光電変換される。半導体基板の裏面側から表面側へ向かう間に光電変換されなかった一部の光は、多層配線層へと抜け、その更に一部の光が多層配線層の金属配線等によって反射されて光電変換素子に再入射する場合がある。
　多層配線層に形成される金属配線は、例えば特許文献１の概略断面構造図に示されるように各画素領域でほぼ同じレイアウトとなるように規則的に形成されている。このため、多層配線層の配線で反射した光が光電変換素子に再入射しても、画素の間で入射光量に対する光電変換率のばらつきが生じるわけではなく、金属配線の形状に応じた模様が画像に映り込んだりすることは無い。しかしながら、多層配線層の構造物の中には、画素を跨いで形成されるものや、各画素で異なるレイアウトで形成されるものもある。
　例えば、多層配線層の表面（半導体基板に対面しない側）付近に埋設されるＡｌ配線は、多層配線層の表面に支持基板を貼り付ける前に多層配線層表面を平坦化するべく行うＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）を行う際に、多層配線層の表面平坦性を向上させる補強部材としての役割を持つ構造体である。Ａｌ配線は、製造工程上、他のＣｕ配線等に比べて細線化が困難であり、近年、微細化が著しい画素ピッチに比べて狭幅に形成することが困難な場合がある。このため、このＡｌ配線は、画素の領域区分を跨いで形成されたり、各画素でレイアウトが異なったりする場合がある。このような場合、Ａｌ金属配線の形状に応じた模様が画像に映り込む可能性が有る。
　本技術は、前記課題に鑑みてなされたもので、裏面照射型のＣＭＯＳイメージセンサ等の固体撮像素子において、半導体基板の表面側に積層形成された多層配線層の構造物によって反射されて光電変換素子に再入射する反射光によって画質が低下する蓋然性を低下させることを目的とする。
　本技術の態様の１つは、各々が光電変換部を有する複数の画素が面方向に沿って並設された半導体基板と、前記半導体基板の光入射面と反対側の面に積層形成された配線層と、を備え、前記配線層は、前記半導体基板の側から入射する光を前記半導体基板へ反射する反射面を有する構造物を含み、複数の前記画素は、１又は複数の画素を最小単位とする周期構造を有し、前記構造物は、前記最小単位より広い単位領域が含む複数の画素について、各画素の前記反射面のカバレッジ率に規則性を有さない、固体撮像素子である。
　なお、以上説明した固体撮像素子は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。また、本技術は、上述した固体撮像素子を備える撮像システム、上述した装置を製造する製造方法、当該製造方法の各工程に対応した機能を製造装置に実現させる制御プログラム、該プ制御ログラムを記録したコンピュータ読み取り可能な記録媒体、等としても実現可能である。
　本技術によれば、裏面照射型のＣＭＯＳイメージセンサ等の固体撮像素子において、光電変換素子が形成された半導体基板の表面側に積層形成された配線層が有する金属配線等の構造物によって反射されて光電変換素子に再入射する入射光によって画質が低下する蓋然性を低下させることができる。なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また付加的な効果があってもよい。
固体撮像素子の要部構造を断面的に示した図である。 単位領域内の配線レイアウトを説明する図である。 画素領域及び周辺回路領域における多層配線層を説明する図である。 固体撮像素子の製造方法の一例を説明する図である。 固体撮像素子の製造方法の一例を説明する図である。 固体撮像素子の製造方法の一例を説明する図である。 固体撮像素子の製造方法の一例を説明する図である。 固体撮像素子の製造方法の一例を説明する図である。 固体撮像素子の製造方法の一例を説明する図である。 固体撮像素子の製造方法の一例を説明する図である。 固体撮像素子の製造方法の一例を説明する図である。 固体撮像素子の製造方法の一例を説明する図である。 固体撮像素子を備える撮像装置の構成を示すブロック図である。 固体撮像素子の構成を示すブロック図である。 画素の回路構成を説明する図である。 ＡＤ変換部の構成を示す図である。
　以下、下記の順序に従って本技術を説明する。
（Ａ）第１の実施形態：
（Ｂ）第２の実施形態：
（Ｃ）第３の実施形態：
（Ａ）第１の実施形態： 
　図１は、固体撮像素子１００の要部構造を断面的に示した図である。
　固体撮像素子１００は、裏面照射型のＣＭＯＳイメージセンサであり、例えば、シリコン等の半導体基板１０に複数の単位画素１１が配列された画素領域Ｒ１（いわゆる、撮像領域）と、画素領域Ｒ１の周辺に配置された周辺回路領域Ｒ２（図１には不図示）とを備える。
　半導体基板１０の単位画素１１には、各々、光電変換部としてのフォトダイオードＰＤ、及び、画素トランジスタ（例えば、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタ）が設けられている。画素トランジスタは半導体基板１０の表面１０Ａの側に形成される。図１ではゲート電極１２を示して模式的に画素トランジスタの存在を示している。フォトダイオードＰＤは半導体基板１０の裏面１０Ｂに臨む位置に形成されている。各フォトダイオードＰＤは不純物拡散層による素子分離領域１３で分離される。
　半導体基板１０のフォトダイオードＰＤが臨む光入射面としての裏面１０Ｂ上には、平坦化膜１７が形成され、平坦化膜１７の上には、フォトダイオードＰＤそれぞれに対応するように形成された複数のカラーフィルタで構成されるカラーフィルタ１８が形成される。カラーフィルタ１８は、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色（図１にはＢは不図示）をベイヤー配列した構造とすることができる。その他、白色画素のカラーフィルタを設けたり、赤外光を選択的に透過するカラーフィルタを設けたりしてもよい。
　マイクロレンズ１９は、半導体基板１０の裏面側のカラーフィルタ１８の上方に設けられている。マイクロレンズ１９は、画素領域Ｒ１に配列された複数のフォトダイオードＰＤに対応するように、複数が、略同一形状で形成されている。
　半導体基板１０の表面１０Ａの側には、層間絶縁膜１５を介して、複数の配線を形成した多層配線層１６が設けられる。多層配線層１６が形成される半導体基板１０の表面１０Ａは、光入射面と反対側の面である。このため、裏面照射型のＣＭＯＳイメージセンサにおいては、多層配線層１６が半導体基板１０に形成されるフォトダイオードＰＤへの入射光を阻害しない。
　画素領域Ｒ１に形成される多層配線層１６は、第１配線層１６Ａと第２配線層１６Ｂとを有する。本実施形態では、第二配線層１６Ｂの半導体基板１０に対向する側の面が反射面を構成する。第１配線層１６Ａは、１又は複数の単位画素１１を含む単位領域Ｕ１の範囲内における配線レイアウトが略同等となるように設けられる。第２配線層１６Ｂは、単位領域Ｕ１よりも広い単位領域Ｕ２の範囲内における配線レイアウトに規則性が発生しないように設けられる。
　図２は、画素領域Ｒ１及び周辺回路領域Ｒ２における多層配線層１６を説明する図である。同図には、説明の簡略のため、半導体基板１０と多層配線層１６のみを示してある。
　上述したように固体撮像素子１００は、その表面１０Ａや裏面１０Ｂに沿う面方向における範囲として設定される画素領域Ｒ１と周辺回路領域Ｒ２とを有する。画素領域Ｒ１には、複数の単位画素１１が形成された領域である。周辺回路領域Ｒ２には、画素が出力する信号を処理するための各種回路が形成された領域である。
　画素領域Ｒ１は、単位領域Ｕ１が繰り返し現れる周期構造を有する。単位領域Ｕ１は、１又は複数の単位画素１１を含む範囲である。例えば、図２に示すように、単位画素１１そのものを単位領域Ｕ１としてもよいし、１つのフローティングディフュージョンを共有する複数画素を単位領域Ｕ１としてもよい。ある単位領域Ｕ１内に形成される第１配線層１６Ａの配線レイアウトは、他の単位領域Ｕ１内に形成される第１配線層１６Ａの配線レイアウトと略同一である。
　また、画素領域Ｒ１は、１又は複数の単位領域Ｕ２を含んで構成される。単位領域Ｕ２は、単位領域Ｕ１よりも広く、単位領域Ｕ１に含む単位画素１１の数よりも多い単位画素１１を含む範囲である。単位領域Ｕ２は、例えば、画素領域Ｒ１の全体、又は画角内の画素領域Ｒ１の全体としてもよい。単位領域Ｕ２は、少なくとも単位領域Ｕ２の範囲内において、各画素における第２配線層１６Ｂのカバレッジ率に規則性を有さない。このカバレッジ率とは、画素の区画範囲内に占める第２配線層１６Ｂの面積割合である。
　図３は、単位領域Ｕ２内の配線レイアウトを説明する図である。同図に示す例において、単位領域Ｕ２は、行方向に５つ、列方向に５つの単位画素１１をマトリクス状に配列した構造である。同図に示す斜線部は、第２配線層１６Ｂの配線レイアウトであり、各画素枠に記載した数値は、各単位画素１１の区画内に第２配線層１６Ｂが占める面積割合としてのカバレッジ率である。
　行方向のカバレッジ率の並びは、上から順に「０．８，０．８，０．８，０．１，０．８」、「０．５，０．３，０．５，０．４，０．６」、「０．２，０．１，０．８，０．８，０．８」、「０．３，０．９，０．８，０．２，０．５」、「０．１，０．２，０．９，０．５，０．０」であり、いずれの行も同じカバレッジ率の並びになっていない。なお、「同じカバレッジ率の並び」には、特定のカバレッジ率の並びパターンを並び方向にシフトさせた並びや、並び方向を反転させた並びを含めてもよい。
　また、列方向のカバレッジ率の並びは、左から順に「０．８，０．５，０．２，０．３，０．１」、「０．８，０．３，０．１，０．９，０．２」、「０．８，０．５，０．８，０．８，０．９」、「０．１，０．４，０．８，０．２，０．５」、「０．８，０．６，０．８，０．５，０．０」であり、いずれの列も同じカバレッジ率の並びになっていない。
　このように、単位領域Ｕ２内において、ある行を構成する複数画素のカバレッジ率の並びパターンと他の行を構成する複数画素のカバレッジ率の並びパターンとが重複せず、また、ある列を構成する複数画素のカバレッジ率の並びパターンと他の列を構成する複数画素のカバレッジ率の並びパターンとが重複しない構成とすることで、単位領域Ｕ２の範囲内における配線レイアウトに規則性が発生しないようにすることができる。
　また、第２配線層１６Ｂを構成する配線は、単位画素１１のレイアウトを無視する形でランダムに形成してある。すなわち、単位画素１１の区分けに依拠することなく、単位画素１１の一部領域を覆う形状、複数の単位画素１１を覆う形状、単位画素１１の全部領域を覆う形状、を様々に組み合わせた配線形状とすることができる。
　このように形成された多層配線層１６では、その表面１６Ｃにおいて、上述したような形状に第２配線層１６Ｂを形成することにより、平坦性が向上した部位が不規則に形成される。また、固体撮像素子１００への入射光の第２配線層１６Ｂでの反射光がフォトダイオードＰＤへ再入射した場合に、その反射光成分の影響によって、固体撮像素子の出力する画像信号に基づいて描画される画像に現れる変動が、その不規則さゆえに人間の目に模様として視認されにくくなる。
　むろん、このような反射の影響は、多層配線層１６の配線以外に、屈折率の異なる層境界においても発生する。具体的には、多層配線層には、配線の他、トランジスタのゲート、ゲート絶縁膜、層間絶縁膜等を構成要素とし、これら構成要素は、ポリシリコン、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜等を用いて形成される。これら構成要素の層境界についても、単位領域Ｕ２のように、単位領域Ｕ１よりも広く、単位領域Ｕ１に含む単位画素１１の数よりも多い単位画素１１を含む範囲であって、少なくとも単位領域Ｕ２の範囲内において、各単位画素１１における第２配線層１６Ｂのカバレッジ率に規則性を有さない場合には、第２配線層１６Ｂと同様の形状を採用することができる。
　また、単位画素１１の色毎に、ある行を構成する複数の単位画素１１のカバレッジ率の並びパターンと他の行を構成する複数の単位画素１１のカバレッジ率の並びパターンとが重複せず、また、ある列を構成する複数の単位画素１１のカバレッジ率の並びパターンと他の列を構成する複数の単位画素１１のカバレッジ率の並びパターンとが重複しない構成を採用してもよい。この場合、光電変換効率が低い色（より長波長の色）ほど多層配線層１６へ入射光が抜けて反射光が発生しやすいため、特にフォトダイオードＰＤにおける光電変換効率が比較的低い色の単位画素１１についてカバレッジ率に規則性を有さない構成を採用することが好ましい。具体的には、青色光、緑色光、赤色光、赤外光の順にフォトダイオードＰＤの光電変換効率が高いため、特に赤外光や赤色光の単位画素１１について、第２配線層１６Ｂのカバレッジ率に規則性を有さない構成を採用すると効果的である。
　周辺回路領域Ｒ２における多層配線層１６は、画素領域Ｒ１とは配線レイアウトが異なっており、特に第１配線層１６Ａの配線密度は画素領域Ｒ１よりも周辺回路領域Ｒ２の方が高くなっている。また、周辺回路領域Ｒ２における第２配線層１６Ｂは、配線レイアウトに規則性を有してもよい。
　第１配線層１６Ａは、例えば銅（Ｃｕ）配線により構成される。第２配線層１６Ｂは、例えばアルミニウム（Ａｌ）配線により構成される。むろん、第１配線層１６Ａと第２配線層１６Ｂの材質は特に限定されず、Ａｌ、Ｃｕ、タンタル（Ｔａ）、タングステン（Ｗ）等、固体撮像素子の中で配線として用いられる可能性のある金属であれば採用可能である。
（Ｂ）第２の実施形態： 
　図４～図１２は、固体撮像素子１００の製造方法の一例を説明する図である。これらの図には、固体撮像素子１００の製造方法の各工程で形成される要部断面構造を模式的に示してある。
　まず、図４に示すように、半導体基板１０の画素領域Ｒ１を形成すべき領域に、半導体基板１０の表面１０Ａの側から、複数の単位画素１１の構成要素（素子分離、フォトダイオードＰＤ、画素トランジスタのソース領域／ドレイン領域、等）を、例えばイオン注入により二次元マトリクス状の二次元配列で形成する。なお、図４には、フォトダイオードＰＤのみを例示してある。各単位画素１１の上には、ゲート絶縁膜を介してゲート電極が積層形成される。なお、各単位画素１１のフォトダイオードＰＤは、半導体基板１０の表面１０Ａから基板厚さ方向の一定深さまでの厚みで形成されればよく、後の工程で半導体基板１０の裏面１０Ｂ側からフォトダイオードＰＤの裏面側付近まで半導体基板１０を一定厚み量だけ研磨・研削する。
　次に、図５に示すように、表面１０Ａの上に、層間絶縁膜１５を介して複数層の配線を配置した多層配線層１６を積層形成する。多層配線層１６は、表面１０Ａから最も遠い配線層を除いた複数の配線層により構成される第１配線層１６Ａと、表面１０Ａから最も遠い配線層により構成される第２配線層１６Ｂとで構成される。第１配線層１６Ａの各配線は、例えば、ダマシン法等で形成されるＣｕ配線で構成され、第２配線層１６Ｂの配線は、例えばエッチング法で形成されるＡｌ配線で構成される。
　周辺回路領域Ｒ２の第２配線層１６Ｂは、信号をチップ外へ出力するためのＰＡＤメタルとして用いられる。画素領域Ｒ１の第２配線層１６Ｂは、他の配線と非接続、又は、電源やグランドの配線にのみ接続された状態とする。第２配線層１６Ｂの配線は、画素領域Ｒ１における配線密度が、画角外（周辺回路領域Ｒ２）の配線密度と略同等である。第２配線層１６Ｂの配線は、画素領域Ｒ１及び周辺回路領域Ｒ２の双方において、配線の微細化限界の範囲内（Ａｌ配線の場合、例えば、Ｌｉｎｅ／Ｓｐａｃｅ＝０．８μｍ／２．０μｍ等）で、上述した単位領域Ｕ２に規則性を有さないレイアウトで形成されている。
　第２配線層１６Ｂを形成した後、多層配線層１６の形成工程として、図６に示すように、第２配線層１６Ｂの上からＳｉＯ２膜等の層間絶縁膜１５を積層形成する。層間絶縁膜１５は、全体が第２配線層１６Ｂよりも厚みが大きくなるまで積層される。すなわち、第２配線層１６Ｂの上に積層される層間絶縁膜１５は、第２配線層１６Ｂの凹凸に応じた凹凸を持つ表面形状で積層されるが、その最も深い凹みの最低点が、第２配線層１６Ｂの最高点よりも、高くなるように積層される。
　このように積層された層間絶縁膜１５の凸部を、図７に示すように、ＣＭＰで平坦化し、多層配線層１６の表面を略平坦面に形成する。このＣＭＰにより、多層配線層１６の、主に第２配線層１６Ｂを内包して盛り上がり形成された部位が強く研磨・研削されるが、第２配線層１６Ｂを内包しない凹み部分も弱く研磨・研削される。従って、第２配線層１６Ｂの上を覆う層間絶縁膜１５が略一定厚みで残存する程度にＣＭＰを行うと、第２配線層１６Ｂの有る部分の上を覆う層間絶縁膜１５よりも、第２配線層１６Ｂの無い部分の上を覆う層間絶縁膜１５が若干凹んだ凹部１５’が形成される。この凹部１５’は、後述する支持基板２００を多層配線層１６の表面１６Ｃに貼り合せた際に、貼着力が不十分となったり、貼着できずに空洞となったりする。ただし、本実施形態に係る固体撮像素子１００では、画素領域Ｒ１における第２配線層１６Ｂの形成密度を高めてあるため、第２配線層１６Ｂの有る部分の上を覆う層間絶縁膜１５が一定密度以上で画素領域Ｒ１の略全域に万遍なく設けられている。すなわち、多層配線層１６の全域に万遍なく略平坦面が形成されることになる。
　このようにして形成された多層配線層１６の略平坦面に対し、図８に示すように、支持基板２００を貼り合せる。この支持基板２００には、例えばシリコン基板を用いる。なお、図示の都合上、図８には、上述した凹部１５’を示さず、多層配線層１６の表面１６Ｃの詳細な形状の記載は割愛してある。
次に、図９に示すように、支持基板２００を貼り付けた半導体基板１０を表裏反転させ、半導体基板１０の裏面１０Ｂを上面とする。
次に、図１０に示すように、半導体基板１０の裏面１０ＢからフォトダイオードＰＤの裏面付近まで、研削、研磨によって除去加工を施す。最終的には、ＣＭＰによって、半導体基板１０の裏面１０Ｂを平滑かつ平坦に加工する。なお、最終段の加工をエッチングによって行うことも可能である。
次に、図１１に示すように、半導体基板１０の裏面１０Ｂの上に透明な平坦化膜１７及びカラーフィルタ１８を形成する。平坦化膜１７は、例えば、熱可塑性樹脂をスピンコート法によって成膜した後、熱硬化処理を行うことにより形成される。この平坦化膜１７上に、緑色、赤色、青色からなる原色系フィルタとして、例えばベイヤー配列のカラーフィルタ１８を形成する。このカラーフィルタ１８は、各単位画素１１に対応させて形成され、例えば、赤色（Ｒ）カラーフィルタ、緑色（Ｇ）カラーフィルタ、青色（Ｂ）カラーフィルタの３色のカラーフィルタからなる。上記カラーフィルタ１８は上記光の３原色に限らず、補色系カラーフィルタを用いたり、白色カラーフィルタを組み合わせて用いたりすることもできる。カラーフィルタ１８の上面には、必要に応じて更に平坦化膜を設けてもよい。
　次に、図１２に示すように、カラーフィルタ１８上に、マイクロレンズ１９を形成する。マイクロレンズ１９は、例えば、ポジ型のフォトレジスト膜をカラーフィルタ１８上に成膜後、加工することによって形成される。
　以上説明した製造方法により、上述した固体撮像素子１００を作製することができる。
（Ｃ）第３の実施形態： 
　図１３は、固体撮像素子１００を備える撮像装置３００の構成を示すブロック図である。同図に示す撮像装置３００は、電子機器の一例である。
　なお、本明細書において、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等の撮像装置や、撮像機能を有する携帯電話機などの携帯端末装置など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般を指す。むろん、画像取込部に固体撮像素子を用いる電子機器には、画像読取部に固体撮像素子を用いる複写機も含まれる。また、撮像装置は、上述した電子機器に搭載するために固体撮像素子を含めてモジュール化されていてもよい。
　図１３において、撮像装置３００は、レンズ群を含む光学系３１１、固体撮像素子１００、固体撮像素子１００の出力信号を処理する信号処理回路としてのＤＳＰ３１３（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）、フレームメモリ３１４、表示部３１５、記録部３１６、操作系３１７、電源系３１８及び制御部３１９を備えている。
　ＤＳＰ３１３、フレームメモリ３１４、表示部３１５、記録部３１６、操作系３１７、電源系３１８及び制御部３１９は、通信バスを介して、互いにデータや信号を送受信できるように接続されている。
　光学系３１１は、被写体からの入射光（像光）を取り込んで固体撮像素子１００の撮像面上に結像する。固体撮像素子１００は、光学系３１１によって撮像面上に結像された入射光の受光量に応じた電気信号を画素単位で生成し、画素信号として出力する。この画素信号はＤＳＰ３１３に入力され、適宜に各種の画像処理を行って生成された画像データは、フレームメモリ３１４に記憶されたり、記録部３１６の記録媒体に記録されたり、表示部３１５に出力されたりする。
　表示部３１５は、液晶表示装置や有機ＥＬ(ｅｌｅｃｔｒｏ　ｌｕｍｉｎｅｓｃｅｎｃｅ)表示装置等のパネル型表示装置からなり、固体撮像素子１００によって撮像された動画や静止画、その他の情報を表示する。記録部３１６は、固体撮像素子１００によって撮像された動画や静止画を、ＤＶＤ(Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｋ)やＨＤ（Ｈａｒｄ　Ｄｉｓｋ）、半導体メモリ等の記録媒体に記録する。
　操作系３１７は、ユーザから各種の操作を受け付けるものであり、ユーザの操作に応じた操作命令を通信バスを介して各部３１３，３１４，３１５，３１６，３１８，３１９へ送信する。電源系３１８は、駆動電源となる各種の電源電圧を生成して供給対象（各部３１２，３１３，３１４，３１５，３１６，３１７，３１９）へ適宜に供給する。
　制御部３１９は、演算処理を行うＣＰＵや撮像装置３００の制御プログラムを記憶するＲＯＭ、ＣＰＵのワークエリアとして機能するＲＡＭ、等を備えている。制御部３１９は、ＲＡＭをワークエアリアとして利用しつつＲＯＭに記憶されている制御プログラムをＣＰＵが実行することにより、通信バスを介して各部３１３，３１４，３１５，３１６，３１７，３１８を制御する。また、制御部３１９は、不図示のタイミングジェネレータを制御して各種のタイミング信号を生成させ、各部へ供給する制御を行ったりする。
　図１４は、固体撮像素子１００の構成を示すブロック図である。なお、本実施形態では、固体撮像装置として、Ｘ－Ｙアドレス型固体撮像装置の一種であるＣＭＯＳイメージセンサを例にとり説明を行うが、むろん、ＣＣＤイメージセンサを採用してもよい。以下、図１４を参照しつつＣＭＯＳイメージセンサとしての固体撮像装置の具体的な一例について説明する。
　図１４において、固体撮像素子１００は、画素部１２１、垂直駆動部１２２、アナログデジタル変換部１２３（ＡＤ変換部１２３）、参照信号生成部１２４、水平駆動部１２５、通信・タイミング制御部１２６及び信号処理部１２７を備えている。
　画素部１２１には、光電変換部としてのフォトダイオードを含む複数の画素ＰＸＬが二次元マトリクス状に配置されている。画素部１２１の受光面側には、各画素に対応してフィルタの色を区分された色フィルタアレイが設けられる。なお、画素ＰＸＬの具体的な回路構成については後述する。
　画素部１２１には、ｎ本の画素駆動線ＨＳＬｎ（ｎ＝１，２，・・・）とｍ本の垂直信号線ＶＳＬｍ（ｍ＝１，２，・・・）が配線されている。画素駆動線ＨＳＬｎは、図の左右方向（画素行の画素配列方向／水平方向）に沿って配線され、図の上下方向に等間隔で配置されている。垂直信号線ＶＳＬｍは、図の上下方向（画素列の画素配列方向／垂直方向）に沿って配線され、図の左右方向に等間隔で配置されている。
　画素駆動線ＨＳＬｎの一端は、垂直駆動部１２２の各行に対応した出力端子に接続されている。垂直信号線ＶＳＬｍは各列の画素ＰＸＬに接続されており、その一端は、ＡＤ変換部１２３に接続されている。垂直駆動部１２２や水平駆動部１２５は、通信・タイミング制御部１２６の制御の下、画素部１２１を構成する各画素ＰＸＬからアナログ信号を順次に読み出す制御を行う。なお、各画素ＰＸＬに対する画素駆動線ＨＳＬｎと垂直信号線ＶＳＬｍの具体的な接続については、画素ＰＸＬの説明とともに後述する。
　通信・タイミング制御部１２６は、例えば、タイミングジェネレータと通信インターフェースとを備える。タイミングジェネレータは、外部から入力されるクロック（マスタークロック）に基づいて、各種のクロック信号を生成する。通信インターフェースは、固体撮像素子１００の外部から与えられる動作モードを指令するデータなどを受け取り、固体撮像素子１００の内部情報を含むデータを外部へ出力する。
　通信・タイミング制御部１２６は、マスタークロックに基づいて、マスタークロックと同じ周波数のクロック、それを２分周したクロック、より分周した低速のクロック、等を生成し、デバイス内の各部（垂直駆動部１２２、水平駆動部１２５、ＡＤ変換部１２３、参照信号生成部１２４、信号処理部１２７、等）に供給する。
　垂直駆動部１２２は、例えば、シフトレジスタやアドレスデコーダ等によって構成されている。垂直駆動部１２２は、外部から入力される映像信号をデコードした信号に基づいて、行アドレスを制御するための垂直アドレス設定部や行走査を制御するための行走査制御部を備えている。
　垂直駆動部１２２は、読み出し走査と掃き出し走査が可能である。
　読み出し走査とは、信号を読み出す単位画素を順に選択する走査である。読み出し走査は、基本的には行単位で順に行われるが、所定の位置関係にある複数画素の出力を加算もしくは加算平均することにより画素の間引きを行う場合は、所定の順番により行われる。
　掃き出し走査とは、読み出し走査にて読み出しを行う行又は画素組み合わせに対し、この読み出し走査よりもシャッタースピードの時間分だけ先行して、読み出しを行う行又は画素組み合わせに属する単位画素をリセットさせる走査である。
　水平駆動部１２５は、通信・タイミング制御部１２６の出力するクロックに同期してＡＤ変換部１２３を構成する各ＡＤＣ回路を順番に選択する。ＡＤ変換部１２３は、垂直信号線ＶＳＬｍごとに設けられたＡＤＣ回路（ｍ＝１，２，・・・）を備え、各垂直信号線ＶＳＬｍから出力されるアナログ信号をデジタル信号に変換し、水平駆動部１２５の制御に従って水平信号線Ｌｔｒｆに出力する。
　水平駆動部１２５は、例えば、水平アドレス設定部や水平走査部を備えており、水平アドレス設定部が規定した水平方向の読み出し列に対応するＡＤ変換部１２３の個々のＡＤＣ回路を選択することにより、選択されたＡＤＣ回路において生成されたデジタル信号を水平信号線Ｌｔｒｆに導く。
　このようにしてＡＤ変換部１２３から出力されたデジタル信号は、水平信号線Ｌｔｒｆを介して信号処理部１２７へ入力される。信号処理部１２７は、画素部１２１からＡＤ変換部１２３を経由して出力される信号を、演算処理にて、色フィルタアレイの色配列に対応した画像信号に変換する処理を行う。
　また、信号処理部１２７は、必要に応じて、水平方向や垂直方向の画素信号を加算や加算平均等により間引く処理を行う。このようにして生成された画像信号は、固体撮像素子１００の外部に出力される。
　参照信号生成部１２４は、ＤＡＣ（Ｄｉｇｔａｌ　Ａｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ）を備えており、通信・タイミング制御部１２６から供給されるカウントクロックに同期して、参照信号Ｖｒａｍｐを生成する。参照信号Ｖｒａｍｐは、通信・タイミング制御部１２６から供給される初期値から階段状に時間変化する鋸歯状波（ランプ波形）である。この参照信号Ｖｒａｍｐは、ＡＤ変換部１２３の個々のＡＤＣ回路に供給される。
　ＡＤ変換部１２３は、複数のＡＤＣ回路を備えている。ＡＤＣ回路は、各画素ＰＸＬから出力されるアナログ電圧をＡＤ変換するにあたり、所定のＡＤ変換期間（後述するＰ相期間やＤ相期間）に参照信号Ｖｒａｍｐと垂直信号線ＶＳＬｍの電圧とを比較器にて比較し、参照信号Ｖｒａｍｐと垂直信号線ＶＳＬｍの電圧の電圧（画素電圧）との大小関係が反転する前後いずれかの時間をカウンタにてカウントする。これにより、アナログの画素電圧に応じたデジタル信号を生成することができる。なお、ＡＤ変換部１２３の具体例については後述する。
　図１５は、画素の回路構成を説明する図である。同図には、一般的な４トランジスタ方式の構成の画素の等価回路を示してある。同図に示す画素は、フォトダイオードＰＤと、４つのトランジスタ（転送トランジスタＴＲ１、リセットトランジスタＴＲ２、増幅トランジスタＴＲ３、選択トランジスタＴＲ４）を備えている。
　フォトダイオードＰＤは、受光した光量に応じた電流を光電変換によって発生させる。フォトダイオードＰＤのアノードはグランドに接続され、そのカソードは転送トランジスタＴＲ１のドレインに接続される。
　画素ＰＸＬには、垂直駆動部１２２のリセット信号生成回路や各種ドライバから、信号線Ｌｔｒｇ，Ｌｒｓｔ，Ｌｓｅｌを介して、各種の制御信号が入力される。
　転送トランジスタＴＲ１のゲートには、転送ゲート信号を伝送するための信号線Ｌｔｒｇが接続される。転送トランジスタＴＲ１のソースは、リセットトランジスタＴＲ２のソースと、増幅トランジスタＴＲ３のゲートとの接続点に対して接続される。この接続点は信号電荷を蓄積する容量であるフローティングディフュージョンＦＤを構成する。
　転送トランジスタＴＲ１は、ゲートに信号線Ｌｔｒｇを通じて転送信号が入力されるとオンし、フォトダイオードＰＤの光電変換によって蓄積された信号電荷（ここでは、光電子）をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタＴＲ２のゲートには、リセット信号を伝送するための信号線Ｌｒｓｔが接続され、ドレインに定電圧源ＶＤＤが接続される。リセットトランジスタＴＲ２は、信号線Ｌｒｓｔを通じてゲートにリセット信号が入力されるとオンし、フローティングディフュージョンＦＤを定電圧源ＶＤＤの電圧にリセットする。一方、信号線Ｌｒｓｔを通じてゲートにリセット信号が入力されていない場合は、リセットトランジスタＴＲ２はオフし、フローティングディフュージョンＦＤと定電圧源ＶＤＤとの間に所定のポテンシャル障壁を形成する。
　増幅トランジスタＴＲ３は、ゲートをフローティングディフュージョンＦＤに接続され、ドレインを定電圧源ＶＤＤに接続され、ソースを選択トランジスタＴＲ４のドレインに接続されている。
　選択トランジスタＴＲ４は、ゲートに選択信号の信号線Ｌｓｅｌが接続され、ソースが垂直信号線ＶＳＬに接続される。選択トランジスタＴＲ４は、信号線Ｌｓｅｌを通じてゲートに制御信号（アドレス信号またはセレクト信号）を入力されるとオンし、信号線Ｌｓｅｌを通じてゲートにこの制御信号を入力されていない場合はオフする。
　選択トランジスタＴＲ４がオンすると、増幅トランジスタＴＲ３は、フローティングディフュージョンＦＤの電圧を増幅して垂直信号線ＶＳＬに出力する。垂直信号線ＶＳＬを通じて各画素から出力された電圧は、ＡＤ変換部１２３に入力される。
　なお、画素の回路構成は、図１５に示した構成のみならず、３トランジスタ方式の構成や、他の４トランジスタ方式の構成等、公知の種々の構成を採用可能である。例えば、他の４トランジスタ方式の構成としては、増幅トランジスタＴＲ３と定電圧源ＶＤＤとの間に選択トランジスタＴＲ４を配置した構成が挙げられる。
　図１６は、ＡＤ変換部１２３の構成を示す図である。同図に示すように、ＡＤ変換部１２３を構成する各ＡＤＣ回路は、垂直信号線ＶＳＬｍ毎に設けられた比較器１２３ａやカウンタ１２３ｂと、ラッチ１２３ｃを備えている。
　比較器１２３ａは、２つの入力端子Ｔ１，Ｔ２と１つの出力端子Ｔ３を備えている。一方の入力端子Ｔ１は、参照信号生成部１２４から参照信号Ｖｒａｍｐを入力され、他方の入力端子Ｔ２は、画素から垂直信号線ＶＳＬを通して出力されるアナログの画素信号（以下、画素信号Ｖｖｓｌと記載する。）を入力されている。
　比較器１２３ａは、これら参照信号Ｖｒａｍｐと画素信号Ｖｖｓｌを比較する。比較器１２３ａは、参照信号Ｖｒａｍｐと画素信号Ｖｖｓｌとの大小関係に応じてハイレベルもしくはローレベルの信号を出力するようになっており、参照信号Ｖｒａｍｐと画素信号Ｖｖｓｌの大小関係が入れ替わると、出力端子Ｔ３の出力が、ハイレベルとローレベルの間で反転する。
　カウンタ１２３ｂは、通信・タイミング制御部１２６からクロックを供給されており、当該クロックを利用してＡＤ変換の開始から終了までの時間をカウントしている。ＡＤ変換の開始と終了のタイミングは、通信・タイミング制御部１２６の出力する制御信号（例えば、クロック信号ＣＬＫの入力有無等）と比較器１２３ａの出力反転とに基づいて特定する。
　また、カウンタ１２３ｂは、いわゆる相関２重サンプリング（ＣＤＳ）により、画素信号をＡ／Ｄ変換する。具体的には、カウンタ１２３ｂは、通信・タイミング制御部１２６の制御に従い、垂直信号線ＶＳＬｍからリセット成分に相当するアナログ信号が出力されている間はダウンカウントを行う。そして、このダウンカウントにより得られたカウント値を初期値とし、垂直信号線ＶＳＬｍから画素信号に相当するアナログ信号が出力されている間にアップカウントを行う。
　このようにして生成されるカウント値は、信号成分とリセット成分の差分に相当するデジタル値となる。すなわち、垂直信号線ＶＳＬｍを通して画素からＡＤ変換部１２３へ入力されたアナログの画素信号に相当するデジタル値をリセット成分によって較正した値となる。
　カウンタ１２３ｂが生成したデジタル値はラッチ１２３ｃに記憶され、水平走査部の制御に従って順次にラッチ１２３ｃから出力され、水平信号線Ｌｔｒｆを介して信号処理部１２７へ出力される。
　なお、本技術は上述した各実施形態に限られず、上述した各実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した各実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また、本技術の技術的範囲は上述した各実施形態に限定されず、請求の範囲に記載された事項とその均等物まで及ぶものである。
　そして、本技術は、以下のような構成を取ることができる。
（１）
　各々が光電変換部を有する複数の画素が面方向に沿って並設された半導体基板と、
　前記半導体基板の光入射面と反対側の面に積層形成された配線層と、
を備え、
　前記配線層は、前記半導体基板の側から入射する光を前記半導体基板へ反射する反射面を有する構造物を含み、
　複数の前記画素は、１又は複数の画素を最小単位とする周期構造を有し、
　前記構造物は、前記最小単位より広い単位領域が含む複数の画素について、各画素の前記反射面のカバレッジ率に規則性を有さない、固体撮像素子。
（２）
　前記複数の画素は、行列上に二次元配列されており、
　前記単位領域内において、ある行を構成する複数画素の前記カバレッジ率の並びパターンと他の行を構成する複数画素の前記カバレッジ率の並びパターンとが重複せず、ある列を構成する複数画素の前記カバレッジ率の並びパターンと他の列を構成する複数画素の前記カバレッジ率の並びパターンとが重複しない、前記（１）に記載の固体撮像素子。
（３）
　前記半導体基板の光入射面の上に積層形成されたカラーフィルタを更に有し、
　複数の前記画素は、特定色のカラーフィルタに対応して形成された１又は複数の画素を最小単位とする周期構造を有し、
　前記構造物は、前記最小単位より広い単位領域が含む複数の画素について、各画素における前記反射面のカバレッジ率に規則性を有さない、前記（１）又は前記（２）に記載の固体撮像素子。
（４）
　複数の前記画素は、赤または赤外光のカラーフィルタに対応して形成された１又は複数の画素を最小単位とする周期構造を有し、
　前記構造物は、前記最小単位より広い単位領域が含む複数の画素について、各画素における前記反射面のカバレッジ率に規則性を有さない、前記（１）又は前記（２）に記載の固体撮像素子。
（５）
　半導体基板に、各々が光電変換部を有する複数の画素を面方向に沿って並設する工程と、
　前記半導体基板の光入射面と反対側の面に配線層を積層形成する工程と、
を含む固体撮像素子の製造方法であって、
　前記配線層は、前記半導体基板の側から入射する光を前記半導体基板へ反射する反射面を有する構造物を含み、
　複数の前記画素は、１又は複数の画素を最小単位とする周期構造を有し、
　前記構造物は、前記最小単位より広い単位領域が含む複数の画素について、各画素の前記反射面のカバレッジ率に規則性を有さない、固体撮像素子の製造方法。
（６）
　固体撮像素子と、当該固体撮像素子が出力する画像信号に基づいて生成する画像データを記録する記録部と、前記画像信号に基づく画像を表示する表示部と、を備える電子機器であって、
　前記固体撮像素子は、各々が光電変換部を有する複数の画素が面方向に沿って並設された半導体基板と、前記半導体基板の光入射面と反対側の面に積層形成された配線層と、
を備え、
　前記配線層は、前記半導体基板の側から入射する光を前記半導体基板へ反射する反射面を有する構造物を含み、
　複数の前記画素は、１又は複数の画素を最小単位とする周期構造を有し、
　前記構造物は、前記最小単位より広い単位領域が含む複数の画素について、各画素の前記反射面のカバレッジ率に規則性を有さない、電子機器。
１０…半導体基板、１０Ａ…表面、１０Ｂ…裏面、１１…単位画素、１１Ａ…表面、１２…ゲート電極、１３…素子分離領域、１５…層間絶縁膜、１６…多層配線層、１６Ａ…第１配線層、１６Ｂ…第２配線層、１７…平坦化膜、１８…カラーフィルタ、１９…マイクロレンズ、１００…固体撮像素子、１２１…画素部、１２２…垂直駆動部、１２３…アナログデジタル変換部（ＡＤ変換部）、１２３ａ…比較器、１２３ｂ…カウンタ、１２３ｃ…ラッチ、１２４…参照信号生成部、１２５…水平駆動部、１２６…タイミング制御部、１２７…信号処理部、３００…撮像装置、３１１…光学系、３１２…ＤＳＰ、３１４…フレームメモリ、３１５…表示部、３１６…記録部、３１７…操作系、３１８…電源系、３１９…制御部、ＦＤ…フローティングディフュージョン、ＰＤ…フォトダイオード、ＰＸＬ…画素、Ｒ１…画素領域、Ｒ２…周辺回路領域、ＴＲ１…転送トランジスタ、ＴＲ２…リセットトランジスタ、ＴＲ３…増幅トランジスタ、ＴＲ４…選択トランジスタ、Ｕ１…単位領域、Ｕ２…単位領域

Claims (6)

  1. 　各々が光電変換部を有する複数の画素が面方向に沿って並設された半導体基板と、
    　前記半導体基板の光入射面と反対側の面に積層形成された配線層と、
    を備え、
    　前記配線層は、前記半導体基板の側から入射する光を前記半導体基板へ反射する反射面を有する構造物を含み、
    　複数の前記画素は、１又は複数の画素を最小単位とする周期構造を有し、
    　前記構造物は、前記最小単位より広い単位領域が含む複数の画素について、各画素の前記反射面のカバレッジ率に規則性を有さない、固体撮像素子。
  2. 　前記複数の画素は、行列上に二次元配列されており、
    　前記単位領域内において、ある行を構成する複数画素の前記カバレッジ率の並びパターンと他の行を構成する複数画素の前記カバレッジ率の並びパターンとが重複せず、ある列を構成する複数画素の前記カバレッジ率の並びパターンと他の列を構成する複数画素の前記カバレッジ率の並びパターンとが重複しない、請求項１に記載の固体撮像素子。
  3. 　前記半導体基板の光入射面の上に積層形成されたカラーフィルタを更に有し、
    　複数の前記画素は、特定色のカラーフィルタに対応して形成された１又は複数の画素を最小単位とする周期構造を有し、
    　前記構造物は、前記最小単位より広い単位領域が含む複数の画素について、各画素における前記反射面のカバレッジ率に規則性を有さない、請求項１に記載の固体撮像素子。
  4. 　複数の前記画素は、赤または赤外光のカラーフィルタに対応して形成された１又は複数の画素を最小単位とする周期構造を有し、
    　前記構造物は、前記最小単位より広い単位領域が含む複数の画素について、各画素における前記反射面のカバレッジ率に規則性を有さない、
    請求項１に記載の固体撮像素子。
  5. 　半導体基板に、各々が光電変換部を有する複数の画素を面方向に沿って並設する工程と、
    　前記半導体基板の光入射面と反対側の面に配線層を積層形成する工程と、
    を含む固体撮像素子の製造方法であって、
    　前記配線層は、前記半導体基板の側から入射する光を前記半導体基板へ反射する反射面を有する構造物を含み、
    　複数の前記画素は、１又は複数の画素を最小単位とする周期構造を有し、
    　前記構造物は、前記最小単位より広い単位領域が含む複数の画素について、各画素の前記反射面のカバレッジ率に規則性を有さない、固体撮像素子の製造方法。
  6. 　固体撮像素子と、当該固体撮像素子が出力する画像信号に基づいて生成する画像データを記録する記録部と、前記画像信号に基づく画像を表示する表示部と、を備える電子機器であって、
    　前記固体撮像素子は、各々が光電変換部を有する複数の画素が面方向に沿って並設された半導体基板と、前記半導体基板の光入射面と反対側の面に積層形成された配線層と、
    を備え、
    　前記配線層は、前記半導体基板の側から入射する光を前記半導体基板へ反射する反射面を有する構造物を含み、
    　複数の前記画素は、１又は複数の画素を最小単位とする周期構造を有し、
    　前記構造物は、前記最小単位より広い単位領域が含む複数の画素について、各画素の前記反射面のカバレッジ率に規則性を有さない、電子機器。
     
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