WO2018032495A1 - 一种时间模式的模拟计算装置 - Google Patents

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digital
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汪波
黄继攀
王新安
陈红英
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Peking University Shenzhen Graduate School
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop

Definitions

  • the present invention relates to a time mode analog computing device.
  • Integrated circuits are generally classified into analog integrated circuits and digital integrated circuits. Since the analog circuit cannot be proportionally reduced with the rhythm of Moore's Law, as the process size decreases, the analog circuit also has problems such as increased capacitance leakage, reduced power supply voltage, and the need for manual layout.
  • the digital integrated circuit itself has the advantages of high precision, good noise isolation, flexibility, programmability, and automated design tools. More importantly, the switching speed can be made faster as the process node progresses. Therefore, from the integrated circuit itself, digital integrated circuits are superior to analog integrated circuits. In reality, analog integrated circuits are being gradually replaced by digital integrated circuits.
  • analog values in an analog integrated circuit can be used to represent values
  • the disadvantage is the disadvantage of the analog integrated circuit itself as described above.
  • the voltage and current in the analog integrated circuit can be used to represent the magnitude of the value, and the relationship between the voltage and the current can be used to implement the corresponding calculation function.
  • the operational amplifier can be used as the basic arithmetic unit, and the voltage multiplied by the conductance is equal to the current.
  • an embodiment of the present invention provides a time mode analog computing device comprising at least one multiplication unit, the multiplication unit comprising:
  • a digital to time converter inputting a reference signal and a digital signal M1 for outputting a signal having a delay of
  • An edge detector for detecting edges of two signals output by the time amplifier to output a signal having a pulse width equal to a delay between the two signals.
  • an embodiment provides a time mode analog computing device, including a cascaded first multiplication unit and a second multiplication unit:
  • the first multiplication unit includes:
  • a first digital to time converter inputting a reference signal and a digital signal M1 for outputting a signal having a delay of
  • a first time amplifier that inputs the reference signal and an output signal of the first digital to time converter for amplifying a delay between the reference signal and an output signal of the first digital to time converter After M2
  • a first edge detector for detecting edges of two signals output by the first time amplifier to output a signal having a pulse width equal to a delay between the two signals
  • the second multiplication unit includes:
  • a second digital to time converter inputting an output signal of the first edge detector and a digital signal M3 for outputting a signal with a delay of
  • a second time amplifier inputting an output signal of the first edge detector and the second digital to time converter for outputting the output signal of the first edge detector and the output signal of the first digital to time converter
  • times are amplified by
  • a second edge detector for detecting edges of two signals output by the second time amplifier to output a signal having a pulse width equal to
  • the operation can be completed in one operation, which greatly improves the operation efficiency; since the value is represented by the time difference, the signal edge becomes steeper and steeper as the device speed increases.
  • the values indicated will be more and more accurate; since the digital-to-time converter DTC, the time amplifier TA, and the edge detector ED can all be implemented with digital integrated circuits, the existing EDA tools can be used to automatically place and route, greatly speeding up. Design process; applies to calculations with signed bits.
  • FIG. 1 is a schematic structural diagram of a time mode analog computing device in Embodiment 1 of the present application.
  • FIG. 2 is a timing diagram of a time mode analog computing device in Embodiment 1 of the present application.
  • FIG. 3 is a schematic structural diagram of a time mode analog computing device in Embodiment 2 of the present application.
  • FIG. 4 is a first schematic structural diagram of a time mode analog computing device in Embodiment 2 of the present application.
  • FIG. 5 is a second schematic structural diagram of a time mode analog computing device in Embodiment 2 of the present application.
  • FIG. 6 is a third schematic structural diagram of a time mode analog computing device in Embodiment 2 of the present application.
  • FIG. 7 is a schematic diagram showing the principle of storing a calculation result by a time mode analog computing device in Embodiment 3 of the present application.
  • FIG. 8 is a schematic structural diagram of a time mode analog computing device in Embodiment 3 of the present application.
  • the present application combines the advantages of analog circuits and digital circuits to propose an inventive concept calculated in a time mode.
  • the present application uses continuous time as a physical quantity to represent a numerical value, and thus can be obtained by one operation like an analog quantity. As a result, the speed of the operation is greatly accelerated.
  • the specific implementation circuit of the present application can be a digital integrated circuit, so that the design can be performed using a large-scale integrated circuit and the consistency of the circuit can be ensured.
  • the present embodiment provides a time mode analog computing device (hereinafter referred to as an analog computing device).
  • the present analog computing device includes at least one multiplying unit 10 including a digital to time converter (DTC, Digital). To Time Converter, Time Amplifier (TA) and Edge Detector (ED), in one embodiment, a symbol determiner 11 may also be included.
  • DTC digital to time converter
  • TA Time Amplifier
  • ED Edge Detector
  • a symbol determiner 11 may also be included. The following description will be made by taking an analog computing device including a multiplying unit 10 as an example.
  • the digital to time converter DTC converts the digital form (eg, M1) into a time form (eg, ⁇ t1). Specifically, the digital to time converter DTC requires a reference pulse signal (eg, Ref) as an input, and the output signal pulse The delay of the input reference pulse signal is controlled by an input digital signal (M1) so that the value of the input digital signal (M1) can be represented by the delay of the output signal pulse and the input reference pulse signal.
  • a reference pulse signal eg, Ref
  • the digital-to-time converter DTC has two inputs, respectively inputting a reference signal Ref and a digital signal M1, and outputting a signal with a delay of
  • the time amplifier TA has two inputs and two outputs for respectively converting from two inputs The delay between the signals input at the input is amplified, and then the two signals are respectively output through the two outputs.
  • the time amplifier TA inputs the reference signal Ref and the output signal of the digital to time converter DTC, and the delay between the reference signal Ref and the output signal of the digital to time converter is amplified
  • the amplification factor of the time amplifier TA can set different values according to different requirements.
  • the edge detector ED is used to detect the edges of the two signals output by the time amplifier TA to output a signal having a pulse width equal to the delay between the two signals.
  • the delay between the two signals output by the time amplifier TA is
  • the edge detector ED can detect the rising edge of the output signals of the two output terminals, and can also detect the falling edge of the output signals of the two output terminals, The delay of the two signals is extracted to output a signal having a pulse width equal to the delay between the two signals.
  • the edge detector ED can be implemented by a Phase Detector (PD) or a Phase Frequency Detector (PFD) for comparing two signal edges of the time amplifier TA output. Between the time difference and convert it to the pulse width of a square wave signal.
  • PD Phase Detector
  • PFD Phase Frequency Detector
  • the input of the phase frequency detector PFD can be set to be valid for the upper edge or the lower edge, which increases the flexibility of the setting, so as to process the calculation of the signed bit, when one of them
  • a valid signal edge appears on the input port, its corresponding output signal goes high.
  • the other input port then appears with a valid signal edge, its corresponding output signal also goes high, but this high power
  • the level is unstable and the moment will become low. Because the two output signals are sent to the input of a NAND gate, and the output signal is connected to the reset port of the phase frequency detector PFD.
  • the output square wave width is equal to the time difference between the first valid edge and the second effective edge. This achieves a square wave signal with adjustable time width, and the time width between the two edges corresponds to
  • the symbol determiner 11 is for determining the sign of the edge detector ED output signal based on the number of positive or negative signs of M1 and M2. Take the positive symbol as an example, when M1 and M2 When the number of positive symbols is an even number, the symbol determiner 11 determines that the edge detector ED output signal is positive, and conversely, the symbol determiner 11 determines that the edge detector ED output signal is negative. Need to explain, the even number here includes 0. As described above, the symbol determiner 11 is for determining the sign of the edge detector ED output signal, and if only the analog computing device of the present embodiment is used for the calculation of the positive number, it is not necessary to introduce the sign determiner 11.
  • the analog computing device of the embodiment may further include a plurality of time amplifiers TA, each time amplifier TA is cascaded, and the first time amplifier TA inputs the reference signal Ref and The output signal of the digital to time converter DTC, the tail stage time amplifier TA outputs the signal to the edge detector ED, the intermediate time amplifiers TA, the two outputs of the previous stage time amplifier TA and the time amplifier of the latter stage respectively The two inputs of the TA are connected.
  • Multiple time amplifiers TA can implement power operations.
  • the simulation computing device of the present embodiment includes two cascaded multiplying units: a first multiplying unit 21 and a second multiplying unit 22, which can be used to implement multiply and add operations, add operations, subtraction operations, and the like.
  • the first multiplying unit 21 includes a first digital to time converter DTC1, a first time amplifier TA1, and a first edge detector ED1.
  • the first digital to time converter DTC1 inputs a reference signal Ref and a digital signal M1 for outputting a signal having a delay of
  • the first time amplifier TA1 inputs the above reference signal Ref and the output signal of the first digital to time converter for amplifying the delay between the two signals of the reference signal Ref and the output signal of the first digital to time converter
  • These signals are output separately after M2
  • M2 is the amplification factor of the first time amplifier.
  • the delay between the two signals output by the first time amplifier TA1 is
  • the first edge detector ED1 is used to detect the edges of the two signals output by the first time amplifier TA1 to output a signal having a pulse width equal to the delay between the two signals. Thus, the first edge detector ED1 outputs a signal having a pulse width equal to
  • the second multiplying unit 22 includes a second digital to time converter DTC2, a second time amplifier TA2, and a second edge detector ED2.
  • the second digital-to-time converter DTC2 inputs the output signal of the first edge detector ED1 and the digital signal M3 for outputting a signal having a delay of
  • the output signal of the first edge detector ED1 is substantially used as a reference signal.
  • the second time amplifier TA2 inputs the output signals of the first edge detector ED1 and the second digital to time converter for outputting the output signal of the first edge detector ED1 with the first number
  • the delay between the two signals of the output signal of the time converter DTC1 is amplified by
  • M4 is the amplification factor of the second time amplifier.
  • the delay between the two signals output by the second time amplifier TA2 is
  • the second edge detector ED2 is used to detect the edges of the two signals output by the second time amplifier TA2 to output a signal having a pulse width equal to
  • the simulation computing device of this embodiment is for implementing M1*M2+M3*M4, which includes determining the size of M1*M2+M3*M4, that is, the value of
  • is assigned a positive or negative sign.
  • the absolute value and sign of M1*M2+M3*M4 differ depending on the M1, M2, M3, and M4 symbols. Please refer to Table 1 and Table 2 below, exhausting all the symbols of M1, M2, M3 and M4 and the corresponding calculation results.
  • M1*M2 is negative and M3*M4 is positive, so when
  • Figure 5 and Figure 6 show the timing of calculating M1*M2+M3*M4 in cases 9 to 16 in Table 2. It can be seen that
  • the falling edge of (TA2 out1) comes before the rising edge of the second signal (TA2 out2), as shown in Figure 5;
  • the falling edge of out1) does not come before the rising edge of the second signal (TA2 out2), as shown in Figure 6, wherein the first signal (ie, TA2 out1 in Figures 4, 5, and 6) is the first edge detector
  • the output signal (ie, ED1 out1 in Figures 4, 5, and 6) is output by the second time amplifier, and the second signal (ie, TA2 out2 in Figures 4, 5, and 6) is the second digital to time converter.
  • the output signal (ie, DTC2 out in Figures 4, 5, and 6) is output by the second time amplifier.
  • the analog computing device of the present embodiment further includes an edge determiner 23 and a symbol determiner 24.
  • the edge determiner 23 is for determining whether the second edge detector ED2 outputs a signal having a pulse width equal to
  • the signal in one embodiment, is used to cause the second edge detector ED2 to detect the output of the second time amplifier TA2 based on the number of positive or negative signs of M1, M2, M3, and M4.
  • the edge determiner 23 causes the second edge detector ED2 to detect when the number of positive or negative symbols of M1, M2, M3, and M4 is an even number (even in the present application includes 0).
  • the edge determiner 23 causes the second edge detector ED2 to detect the falling edge of the first signal output by the second time amplifier TA2 and the second when the number of positive or negative symbols of M1, M2, M3, and M4 is an odd number.
  • the rising edge of the signal thereby outputting a signal having a punch width equal to
  • the symbol determiner 24 is operative to determine the sign of the output signal of the second edge detector ED2 based on the positive or negative sign of M1, M2, M3 and M4.
  • the number of positive or negative symbols of M1, M2, M3, and M4 is an even number, if M1 and M2 are the same symbol, and M3 and M4 are also the same symbol, Then, the output signal of the second edge detector ED2 is marked as positive. If M1 and M2 are different symbols, and M3 and M4 are also different symbols, the output signal of the second edge detector ED2 is marked as negative.
  • the symbol determiner 24 when the number of positive or negative symbols of M1, M2, M3, and M4 is an odd number, if the falling edge of the first signal comes before the rising edge of the second signal, then when the M3 and M4 symbols are At the same time, the output signal of the second edge detector ED2 is positive, and when the M3 and M4 symbols are different, the output signal of the second edge detector ED2 is negative; if the falling edge of the first signal does not rise before the second signal Alongward, when the M1 and M2 symbols are the same, the output signal of the second edge detector ED2 is positive, and when the M1 and M2 symbols are not the same, the output signal of the second edge detector ED2 is negative.
  • the edge determiner 23 and the sign determiner 24 are for determining the absolute value and the sign of the output result of the second edge detector ED2, and if the analog computing device of the present embodiment is only used to calculate a positive number, then there is no It is necessary to introduce the edge determiner 23 and the sign determiner 24, and the second edge detector ED2 directly outputs a signal having a pulse width equal to
  • M2 and M4 are set to 1, the operation of M1+M3 can be realized, and if M2 is set to 1 and M4 is set to -1, the operation of M1-M3 can be realized.
  • the simulation computing device of the present embodiment further includes means for storing the calculation result.
  • the result of the calculation is expressed in the form of a pulse width of the square wave signal (see Figs. 2, 4, 5, and 6), so that a control circuit can be utilized, which controls the electricity.
  • the road uses this square wave signal to control the output of an oscillator circuit.
  • the waveform of the oscillator circuit is allowed to output during the pulse width time of the calculation result, otherwise the signal is not output, that is, a pulse signal of a certain number of oscillator circuits is output during the pulse width time of the calculation result.
  • the number of pulses output by the oscillator circuit is proportional to the pulse width of the calculation result, that is, proportional to the calculation result.
  • These pulse signals are sent to two non-volatile continuous resistive devices (RRAM/memorizer) to control and change their resistance.
  • One of the resistive devices is used to store the RRAM value of the calculation result, and the other resistive device is used to store the RRAM sign.
  • the amount of change in resistance is proportional to the number of pulses, and is a continuous approximately linear change, so that the calculation result is proportional to the amount of change in the resistance value.
  • the resistance of the resistor remains unchanged, thereby realizing the storage of the calculation result.
  • the absolute value of the calculation result (excluding the sign bit) can be stored in a high-precision resistive device capable of distinguishing a plurality of resistive states; and the sign bit of the calculation result need only be stored in an accuracy
  • the lower ones can be distinguished from the high-impedance and low-resistance resistance devices.
  • the simulation computing device of the embodiment may further include a value for storing the calculation result.
  • the non-volatile continuous resistive device RRAM1 and the non-volatile continuous resistive device RRAM2 storing the calculation result symbol.
  • the analog computing device of this embodiment may further include a controller 31 and an oscillator 32 for writing pulses output by the oscillator 32 into the resistive devices RRAM1 and RRAM2, respectively, during the pulse width of the output result.
  • the analog computing device disclosed in the present application is a pure time form analog calculation, which performs a multiplication operation with a time amplifier TA, requires only one operation, and does not need to be divided into multiple steps; and is sent to the next-stage multiplication unit with a time delay. Adding (accumulating) operations to select different signal edges to complete the operation of signed bits (addition or subtraction), three or more consecutive multiply-and-accumulate operations can repeatedly utilize the two-stage multiplication unit in Embodiment 2, There is no need to allocate a multiplication unit for each multiplication and addition calculation; when the calculation result is stored, the time difference is converted into a pulse number and a change in the resistance value, and then stored in the non-volatile resistance change device.
  • the analog computing device of the present application uses time as the analog value, and the operation can be completed in one operation, which greatly improves the operation efficiency; the value is represented by the time difference, and the signal edge becomes steeper and steeper as the device speed increases.
  • the value will be more and more accurate; the digital to time converter DTC, Time amplifier TA and edge detector ED can be realized by digital integrated circuit, which can be automatically laid out by existing EDA tools, which greatly speeds up the design process; applies to the calculation of signed bits; converts time difference into non-volatile resistance
  • the resistance of the device requires only two resistive devices to store any value, which is much better than the traditional digital memory requires a large number of components to represent multiple bits to store a value.

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Abstract

一种时间模式的模拟计算装置，其包括至少一个乘法单元（10），所述乘法单元（10）包括：数字到时间转换器（DTC），输入一参考信号（Ref）以及数字信号M1，用于输出一个与所述参考信号（Ref）之间时延为|M1|的信号；时间放大器（TA），输入所述参考信号（Ref）以及数字到时间转换器（DTC）的输出信号，用于将所述参考信号（Ref）与数字到时间转换器（DTC）的输出信号这两个信号之间的时延放大|M2|倍后再分别输出这两个信号，其中M2为时间放大器的放大倍数；边沿检测器（ED），用于检测所述时间放大器（TA）输出的两个信号的边沿，以输出一个脉冲宽度等于所述两个信号之间时延的信号。上述计算装置可以基于数字集成电路来实现，并且以时间进行数值的表示，运算一步到位。

Description

一种时间模式的模拟计算装置 技术领域
本发明涉及一种时间模式的模拟计算装置。
背景技术
集成电路一般分为模拟集成电路和数字集成电路。由于模拟电路无法随着摩尔定律的节奏等比例地减小，随着工艺尺寸的减小，模拟电路还有电容漏电增大、电源电压降低和需要手工设计版图等问题。而数字集成电路本身具有高精度、良好的噪声隔绝性、灵活性、可编程性和自动化的设计工具等优点，更重要的是可以随着工艺节点的进步其开关速度变得更快。因此，从集成电路本身来说，数字集成电路是优于模拟集成电路的，现实中模拟集成电路正在被数字集成电路逐渐取代。
当用电路实现数值计算时，一般涉及到两个问题，一个是数值的表示，另一个是实现的电路。
当用模拟集成电路来实现数值计算时，优点是可以使用模拟集成电路中的模拟量来表示数值，缺点就是如上所述的模拟集成电路本身的缺点。具体地，可以采用模拟集成电路中的电压和电流来表示数值大小，并且利用电压和电流之间的关系实现相应的计算功能，例如，可以以运算放大器作为基本运算单元，电压乘以电导等于电流，从而实现乘法操作；若干条电路支路汇聚到一个节点，所有流入节点的电流等于流出该节点的电流，从而实现加法操作，这样的乘法和加法操作都是瞬时完成的，而不是分成许多不同的步骤来共同完成的，因此用模拟集成电路来实现数值计算时，计算速度快，并且效率高。但是，如上所述，模拟集成电路——尤其是大规模的模拟集成电路，其设计非常复杂，所有的电路版图需手工完成，耗费时日，而且电路的一致性无法得到有效保障。
当用数字集成电路来实现数值计算时，优点是如上所述的数字集成电路本身的优点，而缺点就是各数值需要用若干比特位来表示，要保证一定的计算精度就一定会消耗大量的电路资源、面积，并引起了功耗大量消耗；另外，在数字集成电路中，各计算操作会分成很多更小的运算来实现，这样需要的时钟周期就会很多，计算效率不高。
发明内容
根据第一方面，一种实施例中提供一种时间模式的模拟计算装置，包括至少一个乘法单元，所述乘法单元包括：
数字到时间转换器，输入一参考信号以及数字信号M1，用于输出一个与所述参考信号之间时延为|M1|的信号；
时间放大器，输入所述参考信号以及数字到时间转换器的输出信号， 用于将所述参考信号与数字到时间转换器的输出信号这两个信号之间的时延放大|M2|倍后再分别输出这两个信号，其中M2为时间放大器的放大倍数；
边沿检测器，用于检测所述时间放大器输出的两个信号的边沿，以输出一个脉冲宽度等于所述两个信号之间时延的信号。
根据第二方面，一种实施例中提供一种时间模式的模拟计算装置，其特征在于，包括级联的第一乘法单元和第二乘法单元：
所述第一乘法单元包括：
第一数字到时间转换器，输入一参考信号以及数字信号M1，用于输出一个与所述参考信号之间时延为|M1|的信号；
第一时间放大器，输入所述参考信号以及第一数字到时间转换器的输出信号，用于将所述参考信号与第一数字到时间转换器的输出信号这两个信号之间的时延放大|M2|倍后再分别输出这两个信号，其中M2为第一时间放大器的放大倍数；
第一边沿检测器，用于检测所述第一时间放大器输出的两个信号的边沿，以输出一个脉冲宽度等于所述两个信号之间时延的信号；
所述第二乘法单元包括：
第二数字到时间转换器，输入第一边沿检测器的输出信号以及数字信号M3，用于输出一个与所述第一边沿检测器的输出信号之间时延为|M3|的信号；
第二时间放大器，输入第一边沿检测器和第二数字到时间转换器的输出信号，用于将所述第一边沿检测器的输出信号与第一数字到时间转换器的输出信号这两个信号之间的时延放大|M4|倍后再分别输出这两个信号，其中M4为第二时间放大器的放大倍数；
第二边沿检测器，用于检测所述第二时间放大器输出的两个信号的边沿，以输出一个脉冲宽度等于|M1*M2|+|M3*M4|的信号或输出一个脉冲宽度等于||M1*M2|-|M3*M4||的信号。
依据上述实施的时间模式的模拟计算装置，由于以时间作为模拟数值，一次操作即可完成运算，大大提高了运算效率；由于以时间差表示数值，随着器件速度的提升，信号边沿越来越陡峭，所表示的数值也会越来越精确；由于数字到时间转换器DTC、时间放大器TA以及边沿检测器ED等都可以用数字集成电路实现，可以用现有的EDA工具自动布局布线，大大加快设计进程；适用于带符号位的计算。
附图说明
图1是本申请实施例1中时间模式的模拟计算装置的一种结构示意图；
图2是本申请实施例1中时间模式的模拟计算装置的一种时序图；
图3是本申请实施例2中时间模式的模拟计算装置的一种结构示意图；
图4是本申请实施例2中时间模式的模拟计算装置的第一种结构示意图；
图5是本申请实施例2中时间模式的模拟计算装置的第二种结构示意图；
图6是本申请实施例2中时间模式的模拟计算装置的第三种结构示意图；
图7是本申请实施例3中时间模式的模拟计算装置进行计算结果存储时的原理示意图；
图8是本申请实施例3中时间模式的模拟计算装置的一种结构示意图。
具体实施方式
本申请结合模拟电路和数字电路的优点，提出一种以时间模式计算的发明构思：一方面，本申请采用连续的时间作为物理量来表示数值，因此可以像模拟量那样通过一次运算就可以得出结果，因此大大加快了运算速度；另一方面，本申请的具体实现电路可以数字集成电路，从而可以利用大规模集成电路进行设计以及保证电路的一致性。下面通过若干实施例并结合相关附图进行说明。
实施例1
请参照图1和2，本实施提出一种时间模式的模拟计算装置(以下简称模拟计算装置)，本模拟计算装置包括至少一个乘法单元10，乘法单元10包括数字到时间转换器(DTC，Digital to Time Converter)、时间放大器(TA，Time Amplifier)和边沿检测器(ED，Edge Detector)，在一实施例中，还可以包括符号确定器11。下面以模拟计算装置包括一个乘法单元10为例进行说明。
数字到时间转换器DTC是把数字形式(例如，M1)转换时间形式(例如，Δt1)，具体地，数字到时间转换器DTC需要一个参考脉冲信号(例如，Ref)作为输入，输出的信号脉冲与输入的参考脉冲信号的时延通过输入的一个数字信号(M1)来控制，这样就可以用输出的信号脉冲与输入的参考脉冲信号的时延来表示输入的数字信号(M1)的值。因此，在一实施例中，数字到时间转换器DTC有两个输入端，分别输入一参考信号Ref以及数字信号M1，输出一个与参考信号Ref之间时延为|M1|的信号，这样，数字到时间转换器DTC的输出信号与参考信号Ref之间时延就可以用来表示数字信号M1的大小。
时间放大器TA有两个输入端和两个输出端，用于将分别从两个输 入端输入的信号之间的时延放大后再将这两个信号通过两个输出端分别输出。在一实施例中，时间放大器TA输入上述的参考信号Ref和数字到时间转换器DTC的输出信号，将参考信号Ref与数字到时间转换器的输出信号这两个信号之间的时延放大|M2|倍后再分别输出这两个信号，其中M2为时间放大器TA的放大倍数，在一实施例中，时间放大器TA的放大倍数是可以根据不同需求来设置不同值的。由于参考信号Ref与数字到时间转换器的输出信号之间的时延为|M1|，因此经过时间放大器TA的处理后，这两个信号之间的时延变为|M1*M2|，从而实现了将两个数值相乘的运算。需要说明的是，虽然M2为时间放大器TA的放大倍数，这并不意味M2为一个大于1的数值，M2也可以为等于1或小于1的数值，甚至可以为负数。
边沿检测器ED用于检测时间放大器TA输出的两个信号的边沿，以输出一个脉冲宽度等于上述两个信号之间时延的信号。如上所述，时间放大器TA输出的两个信号之间的时延为|M1*M2|，因此边沿检测器ED这时需要提取出这两个信号之间的时延，具体地，边沿检测器ED通过检测这两个信号的边沿，来提取这两个信号的时延，从而输出一个脉冲宽度等于上述两个信号之间时延|M1*M2|的信号，在一实施例中，如图2所示，时间放大器TA的两个输出端TA out1和TA out2，边沿检测器ED可以检测这两个输出端输出信号的上升沿，也可以检测这两个输出端输出信号的下降沿，从百提取出这两个信号的时延，以输出一个脉冲宽度等于上述两个信号之间时延的信号。在一实施例中，边沿检测器ED可以由鉴相器(PD，Phase Detector)或鉴频鉴相器(PFD，Phase Frequency Detector)等来实现，用于比较时间放大器TA输出的两个信号边沿之间的时间差，并把它转换为一个方波信号的脉宽。以鉴频鉴相器PFD为例，鉴频鉴相器PFD的输入端可以设置为上边沿有效或者下边沿有效，这样增加了设置的灵活性，以便于处理带符号位的计算，当其中一个输入端口出现了有效的信号边沿时，其对应的输出信号变为高电平，当另一个输入端口接着出现了有效信号边沿时，其对应的输出信号也变为高电平，但是这个高电平是不稳定的，瞬时就会变成低电平。因为，这两个输出信号被送到一个与非门的输入端，其输出信号接入鉴频鉴相器PFD的复位端口。因此当第二个有效边沿到达时，与非门输出变为低电平(有效电平)，鉴频鉴相器PFD复位，那么鉴频鉴相器PFD的输出瞬时都变为低电平。这样，输出的方波宽度等于第一个有效边沿和第二个有效边沿之间的时间差。这样就实现了一个时间宽度可调的方波信号，这两个边沿之间的时间宽度对应于|M1*M2|。
符号确定器11用于根据M1和M2的正符号或负符号的个数来确定边沿检测器ED输出信号的正负符号。不妨以正符号为例，当M1和M2 的正符号个数为偶数个时，则符号确定器11确定边沿检测器ED输出信号为正，反之，则符号确定器11确定边沿检测器ED输出信号为负。需要说明的，这里的偶数包括0。如上所述，符号确定器11是为了确定边沿检测器ED输出信号的正负符号，若是只将本实施例的模拟计算装置用于正数的计算，只不必引入符号确定器11。
以上的模拟计算装置实现了乘法运算，在一实施例中，本实施例的模拟计算装置还可以包括多个时间放大器TA，各时间放大器TA进行级联，首级时间放大器TA输入参考信号Ref以及数字到时间转换器DTC的输出信号，尾级时间放大器TA向边沿检测器ED输出信号，中间的各时间放大器TA，前一级的时间放大器TA的两个输出端分别与后一级的时间放大器TA的两个输入端相连。多个时间放大器TA可以实现幂运算。
实施例2
请参照图3，本实施的模拟计算装置包括两个级联的乘法单元：第一乘法单元21和第二乘法单元22，可以用来实现乘加运算、加法运算和减法运算等。
第一乘法单元21包括第一数字到时间转换器DTC1、第一时间放大器TA1和第一边沿检测器ED1。
第一数字到时间转换器DTC1输入一参考信号Ref以及数字信号M1，用于输出一个与参考信号Ref之间时延为|M1|的信号。
第一时间放大器TA1输入上述参考信号Ref以及第一数字到时间转换器的输出信号，用于将参考信号Ref与第一数字到时间转换器的输出信号这两个信号之间的时延放大|M2|倍后再分别输出这两个信号，其中M2为第一时间放大器的放大倍数。这样，第一时间放大器TA1输出的两个信号之间的时延就为|M1*M2|。
第一边沿检测器ED1用于检测第一时间放大器TA1输出的两个信号的边沿，以输出一个脉冲宽度等于上述两个信号之间时延的信号。这样，第一边沿检测器ED1输出了一个脉冲宽度等于|M1*M2|的信号。
第二乘法单元22包括第二数字到时间转换器DTC2、第二时间放大器TA2和第二边沿检测器ED2。
第二数字到时间转换器DTC2输入第一边沿检测器ED1的输出信号以及数字信号M3，用于输出一个与第一边沿检测器ED1的输出信号之间时延为|M3|的信号。在第二乘法单元22中，实质上是将第一边沿检测器ED1的输出信号作为参考信号来使用。
第二时间放大器TA2输入第一边沿检测器ED1和第二数字到时间转换器的输出信号，用于将第一边沿检测器ED1的输出信号与第一数字 到时间转换器DTC1的输出信号这两个信号之间的时延放大|M4|倍后再分别输出这两个信号，其中M4为第二时间放大器的放大倍数。这样，第二时间放大器TA2输出的两个信号之间的时延就为|M3*M4|。
第二边沿检测器ED2用于检测第二时间放大器TA2输出的两个信号的边沿，以输出一个脉冲宽度等于|M1*M2|+|M3*M4|的信号或输出一个脉冲宽度等于||M1*M2|-|M3*M4||的信号。
本实施例的模拟计算装置是为了实现M1*M2+M3*M4，这包括确定M1*M2+M3*M4的大小，即|M1*M2+M3*M4|的值；还包括确定M1*M2+M3*M4的符号，即为|M1*M2+M3*M4|这个值赋一个正号还是负号。M1*M2+M3*M4的绝对值以及符号，根据M1、M2、M3和M4符号的不同而有不同。请参见下表1和表2，穷举了M1、M2、M3和M4所有的符号以及对应的计算结果。
Figure PCTCN2016095978-appb-000001
表1
Figure PCTCN2016095978-appb-000002
表2
分析表1可知，情况1～8中，M1、M2、M3和M4的正符号/负符号为偶数时，M1*M2+M3*M4的大小为|M1*M2|+|M3*M4|，进一步地，在情况1～8中，当M1和M2为相同符号且M3和M4为相同符号时(实际上，当M1、M2、M3和M4的正符号/负符号为偶数时，若M1和M2 为相同符号，则M3和M4必为相同符号，反过来也一样)，M1*M2+M3*M4的符号为正，当M1和M2为不同符号且M3和M4为不同符号时(实际上，当M1、M2、M3和M4的正符号/负符号为偶数时，若M1和M2为不同符号，则M3和M4必为不同符号，反过来也一样)，M1*M2+M3*M4的符号为负。所以情况1～4的计算结果是一样的，大小都为|M1*M2|+|M3*M4|，且符号为正；情况5～8的计算结果是一样的，大小都为|M1*M2|+|M3*M4|，且符号为负。图4为表1中情况1～8中计算M1*M2+M3*M4的时序。
分析表2可知，情况9～16中，M1、M2、M3和M4的正符号/负符号为奇数时，M1*M2+M3*M4的大小为||M1*M2|-|M3*M4||，而符号则视|M1*M2|和|M3*M4|两者的大小而定。在情况9～12中，M1*M2为正，M3*M4为负，因此当|M1*M2|大于|M3*M4|时，M1*M2+M3*M4的计算结果为正，当|M1*M2|小于|M3*M4|时，M1*M2+M3*M4的计算结果为负。在情况13～16中，M1*M2为负，M3*M4为正，因此当|M1*M2|大于|M3*M4|时，M1*M2+M3*M4的计算结果为负，当|M1*M2|小于|M3*M4|时，M1*M2+M3*M4的计算结果为正。图5和图6为表2中情况9～16中计算M1*M2+M3*M4的时序，可以看到，|M1*M2|小于|M3*M4|，反映到时序上，就是第一信号(TA2 out1)的下降沿先于第二信号(TA2 out2)的上升沿到来，如图5所示；|M1*M2|大于|M3*M4|，反映到时序上，就是第一信号(TA2 out1)的下降沿不先于第二信号(TA2 out2)的上升沿到来，如图6所示，其中第一信号(即图4、5和6中的TA2 out1)为第一边沿检测器的输出信号(即图4、5和6中的ED1 out1)经过第二时间放大器处理后输出的信号，第二信号(即图4、5和6中的TA2 out2)为第二数字到时间转换器的输出信号(即图4、5和6中的DTC2 out)经过第二时间放大器处理后输出的信号。
因此，在考虑M1、M2、M3和M4的符号的情况下，本实施例的模拟计算装置还包括边沿确定器23和符号确定器24。
边沿确定器23是为了确定第二边沿检测器ED2是输出一个脉冲宽度等于|M1*M2|+|M3*M4|的信号还是输出一个脉冲宽度等于||M1*M2|-|M3*M4||的信号，在一实施例中，它用于用于根据M1、M2、M3和M4的正符号或负符号的个数来使第二边沿检测器ED2是检测第二时间放大器TA2输出的第一信号的上升沿以及第二信号的下升沿，从而输出一个脉冲宽度等于|M1*M2|+|M3*M4|的信号，还是检测第二时间放大器TA2输出的第一信号的下升沿以及第二信号的上升沿，从而输出一个冲宽度等于||M1*M2|-|M3*M4||的信号；其中第一信号(即图4、5和6中的TA2 out1)为第一边沿检测器的输出信号(即图4、5和6中的ED1 out1)经过第二时间放大器处理后输出的信号，第二信号(即图 4、5和6中的TA2 out2)为第二数字到时间转换器的输出信号(即图4、5和6中的DTC2 out)经过第二时间放大器处理后输出的信号。在一具体实施例中，边沿确定器23当M1、M2、M3和M4的正符号或负符号的个数为偶数(本申请中偶数包括0)个时，使第二边沿检测器ED2检测第二时间放大器TA2输出的第一信号的上升沿以及第二信号的下降沿，从而输出一个脉冲宽度等于|M1*M2|+|M3*M4|的信号，例如，如图4所示，为当M1、M2、M3和M4都为正数时的情况。边沿确定器23当M1、M2、M3和M4的正符号或负符号的个数为奇数个时，使第二边沿检测器ED2检测第二时间放大器TA2输出的第一信号的下降沿以及第二信号的上升沿，从而输出一个冲宽度等于||M1*M2|-|M3*M4||的信号，例如，图5和图6为M1、M3和M4为正数，M2为负数的情况。
符号确定器24用于根据M1、M2、M3和M4的正符号或负符号来确定第二边沿检测器ED2输出信号的正负符号。在一具体实施例中，符号确定器24当M1、M2、M3和M4的正符号或负符号的个数为偶数个时，若M1和M2为同符号，且M3和M4也为同符号，则标记第二边沿检测器ED2输出信号为正，若M1和M2为不同符号，且M3和M4也为不同符号，则标记第二边沿检测器ED2输出信号为负。符号确定器24当M1、M2、M3和M4的正符号或负符号的个数为奇数个时，若第一信号的下降沿先于第二信号的上升沿到来，则当M3和M4符号相同时，标记第二边沿检测器ED2输出信号为正，当M3和M4符号不相同时，标记第二边沿检测器ED2输出信号为负；若第一信号的下降沿不先于第二信号的上升沿到来，则当M1和M2符号相同时，标记第二边沿检测器ED2输出信号为正，当M1和M2符号不相同时，标记第二边沿检测器ED2输出信号为负。
如上所述，沿确定器23和符号确定器24是为了确定第二边沿检测器ED2的输出结果的绝对值以及正负号，若是本实施例的模拟计算装置只用于计算正数，则没有必要引入沿确定器23和符号确定器24，并且第二边沿检测器ED2直接输出一个脉冲宽度等于|M1*M2|+|M3*M4|的信号。
在本实施例中，将M2和M4设置为1，则可以实现M1+M3的运算，将M2设置为1，M4设置为-1，则可以实现M1-M3的操作。
实施例3
在实施例1或2的基础上，本实施例的模拟计算装置还包括用于存储计算结果的装置。
如实施例1和2所描述的，计算的结果是以方波信号的脉宽形式来表示的(参见图2、4、5和6)，因此可以用利用一控制电路，此控制电 路利用这个方波信号来控制一个振荡器电路的输出。如图7所示，在计算结果的脉宽时间内，振荡器电路的波形允许输出，否则不输出信号，即在计算结果的脉宽时间内，会输出一定数量的振荡器电路的脉冲信号，而且振荡器电路输出的脉冲的个数与计算结果的脉宽成正比，即与计算结果成正比。把这些脉冲信号送入两个非挥发连续阻变器件(RRAM/忆阻器)，来控制和改变其电阻阻值。其中一个阻变器件用于存储计算结果的绝对值(RRAM value)，而另外一个阻变器件用于存储计算结果的符号(RRAM sign)。当这些阻变器件处于reset状态时，它的阻值的变化量与脉冲个数成正比，而且是一个连续的近似线性的变化，这样计算结果与电阻值的变化量成正比。而且掉电后，电阻的阻值维持不变，从而实现了计算结果的存储。需要调取计算结果时，只需读取电阻在输入脉冲前和输入脉冲后的阻值变化量就可以反推出脉冲个数以及计算结果。在一实施例中，计算结果的绝对数值(不包括符号位)可以存储在一个精度较高的能区分出足够多阻态的阻变器件里；而计算结果的符号位只需存储在一个精度较低的只要能区分出高阻和低阻两种状态的阻变器件里。需要指出的是，本申请仅仅需要一个振荡器，而不是每个阻变器件都需要一个振荡器。只需把这个振荡器的波形通过控制电路连接到不同的阻变器件上，由控制电路来选择输出多少个脉冲到阻变器件上。由于整个是以同一振荡器作为始终参考源，因此振荡器的频率偏差会相互抵消，不会对归一化后的结果产生影响。
因此，根据上面的构思，在实施例1或2的基础上，如图8(图8是以实施例2为例)所示，本实施例的模拟计算装置还可以包括用于存储计算结果数值的非挥发连续阻变器件RRAM1以及存储计算结果符号的非挥发连续阻变器件RRAM2。本实施例的模拟计算装置还可以包括控制器31和振荡器32，控制器31用于在输出结果的脉宽时间内将振荡器32输出的脉冲分别写入阻变器件RRAM1和RRAM2中。
本申请公开的模拟计算装置，是纯时间形式的模拟计算，它以时间放大器TA完成相乘运算，仅需一次运算，而无需分成多步完成；以时间延迟送入下一级乘法单元中完成相加(累加)运算，以选择不同的信号边沿来完成带符号位的运算(相加或者相减)，三个或以上的连续乘加运算可以反复利用实施例2中的两级乘法单元，而无需每次乘加计算都分配一个乘法单元；在计算结果存储时，把时间差转换为脉冲个数以及电阻值的变化，然后存储在非挥发性阻变器件的方法。因此，本申请的模拟计算装置，以时间作为模拟数值，一次操作即可完成运算，大大提高了运算效率；以时间差表示数值，随着器件速度的提升，信号边沿越来越陡峭，所表示的数值也会越来越精确；数字到时间转换器DTC、 时间放大器TA以及边沿检测器ED等都可以用数字集成电路实现，可以用现有的EDA工具自动布局布线，大大加快设计进程；适用于带符号位的计算；把时间差转换为非挥发性阻变器件的阻值，只需两个阻变器件即可完成任一数值的存储，大大优于传统数字存储器需要很多个元件表示多个比特位来存储一个数值的方案。
以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本领域的一般技术人员，依据本发明的思想，可以对上述具体实施方式进行变化。

Claims (10)

  1. 一种时间模式的模拟计算装置，其特征在于，包括至少一个乘法单元，所述乘法单元包括：
    数字到时间转换器，输入一参考信号以及数字信号M1，用于输出一个与所述参考信号之间时延为|M1|的信号；
    时间放大器，输入所述参考信号以及数字到时间转换器的输出信号，用于将所述参考信号与数字到时间转换器的输出信号这两个信号之间的时延放大|M2|倍后再分别输出这两个信号，其中M2为时间放大器的放大倍数；
    边沿检测器，用于检测所述时间放大器输出的两个信号的边沿，以输出一个脉冲宽度等于所述两个信号之间时延的信号。
  2. 如权利要求1所述的时间模式的模拟计算装置，其特征在于，还包括符号确定器，用于根据M1和M2的正符号或负符号的个数来确定所述边沿检测器输出信号的正负符号。
  3. 如权利要求1所述的时间模式的模拟计算装置，其特征在于，所述时间放大器为多个，各时间放大器进行级联，首级时间放大器输入所述参考信号以及数字到时间转换器的输出信号，尾级时间放大器向边沿检测器输出信号。
  4. 一种时间模式的模拟计算装置，其特征在于，包括级联的第一乘法单元和第二乘法单元；
    所述第一乘法单元包括：
    第一数字到时间转换器，输入一参考信号以及数字信号M1，用于输出一个与所述参考信号之间时延为|M1|的信号；
    第一时间放大器，输入所述参考信号以及第一数字到时间转换器的输出信号，用于将所述参考信号与第一数字到时间转换器的输出信号这两个信号之间的时延放大|M2|倍后再分别输出这两个信号，其中M2为第一时间放大器的放大倍数；
    第一边沿检测器，用于检测所述第一时间放大器输出的两个信号的边沿，以输出一个脉冲宽度等于所述两个信号之间时延的信号；
    所述第二乘法单元包括：
    第二数字到时间转换器，输入第一边沿检测器的输出信号以及数字信号M3，用于输出一个与所述第一边沿检测器的输出信号之间时延为|M3|的信号；
    第二时间放大器，输入第一边沿检测器和第二数字到时间转换器的输出信号，用于将所述第一边沿检测器的输出信号与第一数字到时间转换器的输出信号这两个信号之间的时延放大|M4|倍后再分别输出这两个信号，其中M4为第二时间放大器的放大倍数；
    第二边沿检测器，用于检测所述第二时间放大器输出的两个信号的边沿，以输出一个脉冲宽度等于|M1*M2|+|M3*M4|的信号或输出一个脉冲宽度等于||M1*M2|-|M3*M4||的信号。
  5. 如权利要求4所述的时间模式的模拟计算装置，其特征在于，还包括边沿确定器，用于根据M1、M2、M3和M4的正符号或负符号的个数来使第二边沿检测器是检测第二时间放大器输出的第一信号的上升沿以及第二信号的下升沿，从而输出一个脉冲宽度等于|M1*M2|+|M3*M4|的信号，还是检测第二时间放大器输出的第一信号的下升沿以及第二信号的上升沿，从而输出一个冲宽度等于||M1*M2|-|M3*M4||的信号；其中第一信号为第一边沿检测器的输出信号经过第二时间放大器处理后输出的信号，第二信号为第二数字到时间转换器的输出信号经过第二时间放大器处理后输出的信号。
  6. 如权利要求5所述的时间模式的模拟计算装置，其特征在于，所述边沿确定器当M1、M2、M3和M4的正符号或负符号的个数为偶数个时，使第二边沿检测器检测第二时间放大器输出的第一信号的上升沿以及第二信号的下降沿，从而输出一个脉冲宽度等于|M1*M2|+|M3*M4|的信号；以及，当M1、M2、M3和M4的正符号或负符号的个数为奇数个时，使第二边沿检测器检测第二时间放大器输出的第一信号的下降沿以及第二信号的上升沿，从而输出一个冲宽度等于||M1*M2|-|M3*M4||的信号。
  7. 如权利要求6所述的时间模式的模拟计算装置，其特征在于，还包括符号确定器，用于根据M1、M2、M3和M4的正符号或负符号来确定所述第二边沿检测器输出信号的正负符号。
  8. 如权利要求7所述的时间模式的模拟计算装置，其特征在于：
    所述符号确定器当M1、M2、M3和M4的正符号或负符号的个数为偶数个时，若M1和M2为同符号，且M3和M4也为同符号，则标记所述第二边沿检测器输出信号为正，若M1和M2为不同符号，且M3和M4也为不同符号，则标记所述第二边沿检测器输出信号为负；
    所述符号确定器当M1、M2、M3和M4的正符号或负符号的个数为奇数个时，若第一信号的下降沿先于第二信号的上升沿到来，则当M3和M4符号相同时，标记第二边沿检测器输出信号为正，当M3和M4符号不相同时，标记第二边沿检测器输出信号为负；若第一信号的下降沿不先于第二信号的上升沿到来，则当M1和M2符号相同时，标记第二边沿检测器输出信号为正，当M1和M2符号不相同时，标记第二边沿检测器输出信号为负。
  9. 如权利要求1至8中任一项所述的时间模式的模拟计算装置，其特征在于，还包括用于存储计算结果数值的非挥发连续阻变器件以及存 储计算结果符号的非挥发连续阻变器件。
  10. 如权利要求9所述的时间模式的模拟计算装置，其特征在于，还包括控制器和振荡器，所述控制器用于在输出结果的脉宽时间内将振荡器输出的脉冲写入所述非挥发连续阻变器件中。
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