WO2017160035A1 - 전지모듈의 개방 회로 결함 상태를 결정하는 전지 시스템 및 방법 - Google Patents

전지모듈의 개방 회로 결함 상태를 결정하는 전지 시스템 및 방법 Download PDF

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맥코믹리차드
이. 커티스크리스토퍼
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주식회사 엘지화학
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Definitions

  • the present invention relates to a battery system and method for determining an open circuit defect state of a battery module.
  • a conventional battery module includes a plurality of battery cells and a cell balancing circuit, it is easy to detect an open circuit fault condition that occurs when the conductive path inside the battery is damaged or the current cannot flow as necessary after the damage. There was a problem that there was no battery system.
  • the inventors of the present application have recognized the need for an improved battery system that detects an open circuit fault condition between a battery cell and a cell balancing circuit in a battery module.
  • the present invention aims to solve the problems of the prior art and the technical problems that have been requested from the past.
  • the inventors of the present application after continuing in-depth research and various experiments, open circuit between the first battery cell and the first balancing circuit of the battery module based on the resistance of the conductive path between the first battery cell and the first balancing circuit.
  • the open circuit fault condition between the two balancing circuits is determined, and the open circuit between the battery cell and the cell balancing circuit is configured by determining the failure of the transistor of the first balancing circuit and the failure of the transistor of the second balancing circuit. It has been found that the battery system capable of detecting a defect state is improved, and the present invention has been completed.
  • the battery system includes a battery module having a first battery cell, a first balancing circuit, a second battery cell, and a second balancing circuit.
  • the first battery cell has first and second electrical terminals.
  • the first electrical terminal of the first battery cell is electrically connected to the first electrical sensing line if they are not in an open circuit fault condition.
  • the second electrical terminals of the first battery cell are electrically connected to the second electrical sensing line if they are not in an open circuit fault condition.
  • the first cell balancing circuit is electrically coupled to the first and second electrical sensing lines.
  • the first cell balancing circuit has a first transistor therein.
  • the second battery cell has first and second electrical terminals.
  • the first electrical terminal of the second battery cell is electrically coupled to the second electrical sensing line if they are not in an open circuit fault condition.
  • the second electrical terminal of the second battery cell is electrically connected to the third electrical sensing line if they are not in an open circuit fault condition.
  • the second cell balancing circuit is electrically connected to the second and third electrical sensing lines.
  • the second cell balancing circuit has a second transistor therein.
  • the battery system further includes first, second and third electrical sensing lines, and a computer electrically connected to the first and second transistors.
  • the computer is programmed to measure a first voltage between the second electrical sensing line and the first electrical sensing line while the first transistor of the first cell balancing circuit is inoperative.
  • the computer is further programmed to generate a first control signal for operating the first transistor of the first cell balancing circuit.
  • the computer is further programmed to measure a second voltage between the second electrical sensing line and the first electrical sensing line while the first transistor of the first cell balancing circuit is in operation.
  • the computer is further programmed to retrieve the first resistance value from a table stored in the storage device.
  • the first resistance value corresponds to a previously measured resistance level of the first conductive path connecting between the first battery cell and the first cell balancing circuit.
  • the computer is further programmed to determine a first cell balancing current flowing through the first cell balancing circuit based on the first and second voltages and the first resistance value.
  • the computer is further programmed to determine a first open circuit fault condition between the first battery cell and the first cell balancing circuit if the first cell balancing current is greater than the first threshold current.
  • a method for determining an open circuit defect state of a battery module includes providing a battery module and a computer, wherein the battery module includes first and second battery cells and first and second cell balancing circuits.
  • the first battery cell has first and second electrical terminals.
  • the first electrical terminal of the first battery cell is electrically coupled to the first electrical sensing line if they are not in an open circuit fault condition.
  • the second electrical terminals of the first battery cell are electrically coupled to the second electrical sensing line if they are not in an open circuit fault condition.
  • the first cell balancing circuit is electrically connected to the first and second electrical sensing lines.
  • the first cell balancing circuit has a first transistor therein.
  • the second battery cell has first and second electrical terminals.
  • the first electrical terminal of the second battery cell is electrically connected to the second electrical sensing line if they are not in an open circuit fault condition.
  • the second electrical terminal of the second battery cell is electrically coupled to the third electrical sensing line if they are not in an open circuit fault condition.
  • the second cell balancing circuit is electrically connected to the second and third electrical sensing lines.
  • the second cell balancing circuit has a second transistor therein.
  • the computer is electrically connected to the first, second and third electrical sensing lines, and the first and second transistors.
  • the method includes measuring a first voltage between a second electrical sensing line and a first electrical sensing line using the computer while the first transistor of the first cell balancing circuit is inoperative.
  • the method further includes using a computer to generate a first control signal for operating the first transistor of the first cell balancing circuit.
  • the method further includes measuring a second voltage between a second electrical sensing line and a first electrical sensing line using the computer while the first transistor of the first cell balancing circuit is in operation.
  • the method further includes using a computer to retrieve the first resistance value from a table stored in the storage device. The first resistance value corresponds to a previously measured resistance level of the first conductive path connecting between the first battery cell and the first cell balancing circuit.
  • the method further comprises using a computer to determine a first cell balancing current flowing through the first cell balancing circuit based on the first and second voltages and the first resistance value.
  • the method further includes determining a first open circuit fault condition between the first battery cell and the first cell balancing circuit when the first cell balancing current is greater than the first threshold current.
  • FIG. 1 is a schematic diagram of a battery system according to one embodiment of the present invention.
  • FIG. 2 is a schematic diagram of an exemplary table used by the battery system of FIG. 1;
  • 3 to 6 are flowcharts of a method for determining an open circuit fault condition of a battery module in the battery system of FIG. 1;
  • the battery system 10 includes a battery module 12 and a computer 14.
  • the battery module 12 includes battery cells 20 and 22 and a monitoring circuit 30.
  • the advantage of the battery module 12 is that the computer 14 has an open circuit fault condition between the first battery cell 20 and the first cell balancing circuit 90 and the second battery cell 22 and the second balancing circuit ( 92) to determine the open circuit fault condition.
  • the computer 14 is also suitable for determining operational failures of the transistors of the first balancing circuit 90 and operational failures of the transistors of the second balancing circuit 92.
  • An open circuit fault condition occurs when the conductive path is normally damaged or after the damage the current cannot flow as needed.
  • the first battery cell 20 includes a first electrical terminal 41 and a second electrical terminal 42.
  • the first battery cell 20 is a pouch-type lithium ion battery cell.
  • the first battery cell 20 is another type of battery cell known to those skilled in the art.
  • the first battery cell 20 is adapted to be electrically connected to the first balancing circuit 90 of the monitoring circuit 30, as described in more detail below.
  • the second battery cell 22 includes a first electrical terminal 51 and a second electrical terminal 52.
  • the second battery cell 22 is a pouch type lithium ion battery cell.
  • the second battery cell 22 is another type of battery cell known to those skilled in the art.
  • the second battery cell 22 is adapted to be electrically connected to the second balancing circuit 92 of the monitoring circuit 30, as described in more detail below.
  • the monitoring circuit 30 is provided to electrically adjust the state of charge of the battery cells 20 and 22 and to monitor the battery cells 20 and 22.
  • the monitoring circuit 30 includes a circuit board 80, an electrical connector 82, a first balancing circuit 90, a second balancing circuit 92, and electrical sensing lines 101, 102, 103.
  • the circuit board 80 is provided to hold the electrical connector 82, the first balancing circuit 90, the second balancing circuit 92, and the electrical sensing lines 101, 102, 103 thereon.
  • the electrical connector 82 is provided for electrically connecting the battery cells 20, 22 to the monitoring circuit 30.
  • the electrical connector 82 includes a housing 110 and connector connections 120, 122, 124, 126, 128, 130.
  • the connector connections 120, 122 are removably separated from each other to electrically connect the first electrical terminal 41 of the first battery cell 20 (and the conductor 400) to the first balancing circuit 90. Configured to be combined.
  • the connector connections 124 and 126 electrically connect the second electrical terminal 42 of the first battery cell 20 (and the conductor 401) to the first balancing circuit 90, and the second battery cell.
  • the first electrical terminal 51 of 22 is configured to be detachably coupled to each other for electrically connecting to the second balancing circuit 92.
  • the connector connections 128 and 130 are configured to be detachably coupled to each other to electrically connect the second electrical terminal 52 of the second battery cell 22 to the second balancing circuit 92.
  • the first balancing circuit 90 is configured to selectively discharge current from the first battery cell 20 unless an open circuit fault condition exists between the first battery cell 20 and the first balancing circuit 90.
  • the first balancing circuit 90 includes resistors 170, 172, 174, 176, 178, transistor 190, capacitor 194, zener diode 198, electrical line portion 210 and electrical nodes 240. , 242, 244, 246, 248).
  • the transistor 190 is configured to control a balancing current from the first battery cell 20.
  • the transistor 190 includes a gate terminal G1, a drain terminal D1, a source terminal S1, and an internal diode DI1.
  • the electrical line portion 210 is connected and extends between the connector connection portion 126 of the electrical connector 88 and the electrical node 240 of the first balancing circuit 90.
  • the resistor 170 is connected between the electrical node 240 and the drain terminal D1 of the transistor 190 to extend.
  • the source terminal S1 is connected to the electrical node 246.
  • the electrical node 246 is connected to an electrical line portion 222 further connected to a connector connection 122.
  • the gate terminal G1 is connected to an electrical node 244.
  • the resistor 174 is connected between the electrical node 244 and the electrical node 246, and electrically connected in parallel between the gate terminal G1 and the source terminal S1 of the register 190.
  • the resistor 176 is connected via a conductor 228 between the electrical node 244 and the computer 14.
  • the register 178 is connected between the electrical node 246 and the electrical node 248.
  • the electrical node 248 is also electrically connected to the computer 14 via the sensing line 10.
  • the register 172 is electrically connected between the electrical node 240 and the electrical node 242.
  • the electrical node 242 is also electrically connected to the computer 14 via the sensing line 102.
  • the capacitor 194 is connected between the electrical node 242 and the ground.
  • the zener diode 198 is connected between the electrical node 242 and the electrical node 248, and electrically connected between the electrical sensing lines (101, 102).
  • the computer 14 is programmed to perform the arithmetic and logic functions described herein.
  • the computer is a first operation connected to the circuit board 80 and electrically connected to the electrical sensing lines 101, 102, 103 and the electrical sensing lines 228, 328.
  • a unit eg, an application specific integrated circuit (ASIC)
  • ASIC application specific integrated circuit
  • the first computing unit e.g., ASIC
  • the second computing unit e.g., microcontroller
  • the microcontroller includes a microprocessor and a memory device.
  • the microcontroller and ASIC can be interpreted jointly by the computer of the present application. Further, in the first embodiment, the steps related to measuring the voltage and generating a control signal for controlling the transistor, which are described in FIGS. 3 to 6, can be performed by the ASIC, and bringing up the resistance value. The steps involved in determining the cell balancing current, determining the open circuit fault condition, determining the operational failure of the transistor, and storing the fault value can be performed by the microcontroller. In the second embodiment, the computer 14 is a single computing unit disposed on the circuit board 80.
  • the computer 14 is programmed to generate a control signal for operating the transistor 190.
  • the balancing current begins to flow from the first battery cell 20, through the connector connections 124, 126 of the electrical connector 82, also through the resistor 170 and the transistor 190, and It flows back to the first battery cell 20 through the connector connecting portion (120, 122).
  • the computer 14 is further programmed to stop generating a control signal that turns off the transistor 190.
  • the second balancing circuit 92 selectively selects a current from the second battery cell 22 when there is no open circuit defect state between the second battery cell 22 and the second balancing circuit 92. It is supposed to discharge.
  • the second balancing circuit 92 includes resistors 270, 272, 274, 276, transistor 290, capacitor 294, zener diodes 298, electrical line portions 310, 323 and electrical nodes 340. , 342, 344, 346.
  • the transistor 290 is configured to control the balancing current from the second battery cell 22.
  • the transistor 290 includes a gate terminal G2, a drain terminal D2, a source terminal S2, and an internal diode DI2.
  • the electrical line portion 310 is connected and extends between the connector connection portion 130 of the electrical connector 82 and the electrical node 340 of the second balancing circuit 92.
  • the resistor 270 extends between the electrical node 340 and the drain terminal D2 of the transistor 290.
  • the source terminal S2 is connected to the electrical node 346.
  • the electrical line unit 323 is connected between the electrical node 346 and the electrical node 240.
  • the gate terminal G2 is connected to the electrical node 344.
  • the resistor 274 is connected between the electrical node 344 and the electrical node 346 and electrically connected in parallel between the gate terminal G2 and the source terminal S2 of the transistor 290.
  • the resistor 276 is coupled via a conductor 328 between the electrical node 344 and the computer 14.
  • the register 272 is electrically connected between the electrical node 340 and the electrical node 342.
  • the electrical node 342 is also electrically connected to the computer 14 via the sensing line 103.
  • the capacitor 294 is connected between the electrical node 342 and the ground portion.
  • the zener diode 298 is connected between the electrical node 342 and the electrical node 242, and electrically connected between the electrical sensing lines 103 and 102.
  • the computer 14 is programmed to generate a control signal to operate the transistor 290.
  • the balancing current begins to flow from the second battery cell 22 and through the connector connections 128, 130 of the electrical connector 82, and also through the resistor 270 and the transistor 290, It also flows back to the second battery cell 22 through the connector connections 126 and 124.
  • the computer 14 is further programmed to stop generating a control signal that turns off the transistor 290.
  • the resistance between the second terminal 42 of the first battery cell 20 and the electrical node 240 is the resistance of the electrical conductor 401 connected between the second terminal 42 and the connector connection portion 124, Resistance of the connector connections 124, 126 and resistance of the electrical line portion 210.
  • the line resistance between the first terminal 41 of the first battery cell 20 and the electrical node 246 is a resistance of the electrical conductor 400 connected between the first terminal 41 and the connector connection portion 120, Resistance of the connector connections 120, 122 and resistance of the electrical line portion 222.
  • the present inventors between the second terminal 42 of the first battery cell 20 and the electrical node 240 when the cell balancing current flowing through the first balancing circuit 90 is greater than the first threshold current, Or it is determined that an open circuit fault condition exists between the first terminal 41 of the first battery cell 20 and the electrical node 246. In addition, the present inventors have found that the operation failure of the transistor 90 occurs when the cell balancing current flowing through the first balancing circuit 90 is smaller than the second threshold current (the second threshold current is smaller than the first threshold current).
  • the cell balancing current of the flow balancing circuit 91 is the voltage of the electrical sensing lines 100 and 102 and the previously measured resistance between the second terminal 42 of the first battery cell 20 and the electrical node 240. Or based on a previously measured resistance between the first terminal 41 of the first battery cell 20 and the electrical node 246.
  • an exemplary table 450 is shown having previously measured resistance values used by a computer to determine the balancing currents of the first and second balancing circuits 90, 92.
  • the table 450 is stored in the storage device 107 and includes records 452 and 454.
  • the write 452 includes an average resistance value between the second terminal 42 of the first battery cell 20 and the electrical node 240, wherein the average resistance value is the cell balancing current of the first balancing circuit 90. It is used by the computer to determine.
  • the write 454 also includes an average resistance value between the second terminal 52 of the second battery cell 22 and the electrical node 340, the average resistance value being the cell of the second balancing circuit 92. It is used by the computer to determine the balancing current.
  • the battery module 12 includes first and second battery cells 20 and 22 and first and second cell balancing circuits 90 and 92.
  • the first battery cell 20 has first and second electrical terminals 41 and 42.
  • the first electrical terminal 41 of the first battery cell 20 is electrically connected to the first electrical sensing line 101 when they are not in an open circuit fault state.
  • the second electrical terminal 42 of the first battery cell 20 is electrically connected to the second electrical sensing line 102 when they are not in an open circuit fault state.
  • the first cell balancing circuit 90 is electrically connected to the first and second electrical sensing lines 101 and 102.
  • the first cell balancing circuit 90 has a transistor 190 therein.
  • the second battery cell 22 has first and second electrical terminals 51 and 52.
  • the first electrical terminal 51 of the second battery cell 22 is electrically connected to the second electrical sensing line 102 when they are not in an open circuit fault state.
  • the second electrical terminal 52 of the second battery cell 22 is electrically connected to the third electrical sensing line 103 when they are not in an open circuit fault state.
  • the second cell balancing circuit 92 is electrically connected to the second and third electrical sensing lines 102, 103.
  • the second cell balancing circuit 92 has a transistor 290 therein.
  • the computer 14 is electrically connected to the first, second and third electrical sensing lines 101, 102, 103 and the first and second transistors 190, 290. After step 500, the method proceeds to step 502.
  • step 502 the computer 14 performs a second electrical sensing line 102 and a first electrical sensing line 102 while the transistor 190 of the first cell balancing circuit 90 is turned off. Measure the first voltage between 101).
  • step 504 the computer 14 generates a first control signal for operating the first transistor 190 of the first cell balancing circuit 90. After step 504, the method advances to step 506.
  • step 506 the computer 14 is connected to the first electrical sensing line 102 and the first electrical sensing line 101 while the transistor 190 of the first cell balancing circuit 90 is operating. 2 Measure the voltage. After step 506, the method proceeds to step 520.
  • step 520 the computer 14 retrieves the first resistance value from the table 450 (shown in FIG. 2) stored in the memory device 107.
  • the first resistance value corresponds to a previously measured resistance level of the first conductive path connecting between the first battery cell 20 and the first cell balancing circuit 92.
  • step 524 the computer 14 determines whether the first cell balancing current is greater than the first threshold current. If the value of step 524 is "yes”, the method proceeds to step 526. Otherwise, the method proceeds to step 528.
  • step 526 the computer 14 determines that an open circuit fault condition exists between the first battery cell 20 and the first cell balancing circuit 90 and indicates a first indicating a first open circuit fault condition.
  • the defect value is stored in the storage device 107.
  • step 528 the computer 14 determines whether the first cell balancing circuit is less than the second threshold current. The second threshold current is less than the first threshold current. If the value of step 528 is "yes”, the method proceeds to step 530. Otherwise, the method proceeds to step 540.
  • step 530 the computer 14 determines an operation failure of the transistor 190 of the first cell balancing circuit 90 and stores a second defect value indicating the operation failure of the transistor 190. ). After step 530, the method proceeds to step 540.
  • step 540 the computer 14 is connected between the third electrical sensing line 103 and the second electrical sensing line 102 while the transistor 290 of the second cell balancing circuit 92 is inoperative. Measure the third voltage. After step 540, the method proceeds to step 542.
  • step 542 the computer 14 generates a second control signal for operating the transistor 290 of the second cell balancing circuit 92. After step 542, the method proceeds to step 544.
  • step 544 the computer 14 performs a first step between the third electrical sensing line 103 and the second electrical sensing line 102 while the transistor 290 of the second cell balancing circuit 92 is operating. 4 Measure the voltage. After step 544, the method proceeds to step 546.
  • step 546 the computer 14 retrieves the second resistance value from the table 450 stored in the memory device 107.
  • the second resistance value corresponds to the previously measured resistance level of the second conductive path connecting between the second battery cell 22 and the second cell balancing circuit 92.
  • step 548 the method proceeds to step 548.
  • step 550 the computer 14 determines whether the second cell balancing current is greater than the first threshold current. If the value of step 550 is "yes”, the method proceeds to step 552. Otherwise, the method proceeds to step 560.
  • step 552 the computer 14 determines a second open circuit fault condition between the second battery cell 22 and the second cell balancing circuit 92 and stores a second open circuit in the storage device 107. A third defect value indicating a defect state is stored. After step 552, the method returns to step 502.
  • step 550 if the value of step 550 is "no”, the method proceeds to step 560.
  • step 560 the computer 14 determines whether the second cell balancing current is less than the second threshold current. If the value of step 560 is "yes”, the method proceeds to step 562. Otherwise, the method returns to step 502.
  • step 562 the computer 14 determines an operation failure of the transistor 290 of the second cell balancing circuit 92 and stores a fourth defect value indicating the operation failure of the transistor 290. ). After step 562, the method returns to step 502.
  • the method described above may be implemented at least in part in the form of one or more storage devices, or computer readable media having computer executable instructions for executing the method.
  • the storage device may include one or more of a hard drive, a RAM memory, a flash memory, and computer readable media known to those skilled in the art.
  • computer executable instructions When computer executable instructions are loaded and executed by one or more computers or computers, the one or more computers or computers become devices programmed to perform the relevant steps of the method.
  • an advantage of the battery system is that the battery system determines an open circuit fault condition between the first battery cell and the first balancing circuit of the battery module based on the resistance of the conductive path between the first battery cell and the first balancing circuit. And an open circuit fault state between the second battery cell and the second balancing circuit based on the resistance of the conductive path between the second battery cell and the second balancing circuit.
  • the battery system is configured to determine an operation failure of the transistor of the first balancing circuit and an operation failure of the transistor of the second balancing circuit.
  • the battery system and method according to the present invention is adapted to determine an open circuit fault condition between the first battery cell and the first balancing circuit of the battery module based on the resistance of the conductive path between the first battery cell and the first balancing circuit.
  • the fault condition is determined, and configured to determine an operation failure of the transistor of the first balancing circuit and an operation failure of the transistor of the second balancing circuit, whereby an open circuit fault condition between the battery cell and the cell balancing circuit can be detected. There is an effect that the battery system is improved.

Abstract

본 발명은 전지모듈의 개방 회로 결함 상태를 결정하기 위한 전지 시스템 및 방법에 관한 것으로, 상기 방법은, 제 1 셀 밸런싱 회로의 제 1 트랜지스터가 작동하지 않는 동안 제 1 전기 센싱 라인과 제 2 전기 센싱 라인 사이의 제 1 전압을 측정하는 단계 및 제 1 트랜지스터가 작동하는 동안 제 1 전기 센싱 라인과 제 2 전기 센싱 라인 사이의 제 2 전압을 측정하는 단계를 포함한다. 상기 방법은 기억 장치에 저장된 테이블로부터 제 1 저항값을 불러오는 단계를 더 포함한다. 상기 방법은 제 1 및 제 2 전압, 및 제 1 저항값에 기반하여 제 1 셀 밸런싱 전류를 결정하는 단계를 더 포함한다. 상기 방법은 제 1 셀 밸런싱 전류가 제 1 임계 전류보다 큰 경우에는 제 1 전지셀과 제 1 셀 밸런싱 회로 사이의 제 1 개방 회로 결함 상태를 결정하는 단계를 더 포함한다.

Description

전지모듈의 개방 회로 결함 상태를 결정하는 전지 시스템 및 방법
본 출원은 2016.03.15. 자 미국 특허 출원 제 15/070,834호에 기초한 우선권의 이익을 주장하며, 해당 미국 특허 출원의 문헌에 개시된 모든 내용은 본 명세서의 일부로서 포함된다.
본 발명은 전지모듈의 개방 회로 결함 상태를 결정하기 위한 전지 시스템 및 방법에 관한 것이다.
종래의 전지모듈이 복수 개의 전지셀 및 셀 밸런싱 회로를 포함할 때, 전지 내부의 도전 경로가 손상되거나 또는 손상된 후 필요에 따라 전류가 흐를 수 없는 경우에 발생하는 개방 회로 결함 상태를 용이하게 검출할 수 있는 전지 시스템이 없는 문제점이 있었다.
본 출원의 발명자들은 전지모듈 내의 전지셀과 셀 밸런싱 회로 사이의 개방 회로 결함 상태를 검출하는 개선된 전지 시스템에 대한 필요성을 인식하였다.
본 발명은 종래기술의 문제점과 과거로부터 요청되어온 기술적 과제를 해결하는 것을 목적으로 한다.
본 출원의 발명자들은 심도 있는 연구와 다양한 실험들을 계속한 끝에, 제 1 전지셀과 제 1 밸런싱 회로 사이의 도전 경로의 저항을 기반으로 제 1 전지셀과 전지모듈의 제 1 밸런싱 회로 사이의 개방 회로 결함 상태를 결정하도록 되어 있고, 제 2 전지셀과 제 2 밸런싱 회로 사이의 도전 경로의 저항을 기반으로 제 2 전지셀과 제 2 밸런싱 회로 사이의 도전 경로의 저항을 기반으로 제 2 전지셀과 제 2 밸런싱 회로 사이의 개방 회로 결함 상태를 결정하도록 되어 있으며, 제 1 밸런싱 회로의 트랜지스터의 동작 실패 및 제 2 밸런싱 회로의 트랜지스터의 동작 실패를 결정하도록 구성함으로써, 전지셀과 셀 밸런싱 회로 사이의 개방 회로 결함 상태를 검출할 수 있는 전지 시스템이 개선됨을 확인하고, 본 발명을 완성하기에 이르렀다.
본 발명의 하나의 예시적인 실시예에 따른 전지 시스템이 제공된다. 전지 시스템은 제 1 전지셀, 제 1 밸런싱 회로, 제 2 전지셀, 및 제 2 밸런싱 회로를 갖는 전지모듈을 포함한다. 제 1 전지셀은 제 1 및 제 2 전기 단자를 구비한다. 제 1 전지셀의 제 1 전기 단자는 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 1 전기 센싱 라인에 전기적으로 연결된다. 제 1 전지셀의 제 2 전기 단자는 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 2 전기 센싱 라인에 전기적으로 연결된다. 제 1 셀 밸런싱 회로는 제 1 및 제 2 전기 센싱 라인에 전기적으로 결합된다. 제 1 셀 밸런싱 회로는 그 내부에 제 1 트랜지스터를 구비한다. 제 2 전지셀은 제 1 및 제 2 전기 단자를 구비한다. 제 2 전지셀의 제 1 전기 단자는 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 2 전기 센싱 라인에 전기적으로 결합된다. 제 2 전지셀의 제 2 전기 단자는 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 3 전기 센싱 라인에 전기적으로 연결된다. 제 2 셀 밸런싱 회로는 제 2 및 제 3 전기 센싱 라인에 전기적으로 연결된다. 제 2 셀 밸런싱 회로는 그 내부에 제 2 트랜지스터를 구비한다. 전지 시스템은 제 1, 제 2 및 제 3 전기 센싱 라인, 및 제 1 및 제 2 트랜지스터에 전기적으로 연결되는 컴퓨터를 더 포함한다. 상기 컴퓨터는 제 1 셀 밸런싱 회로의 제 1 트랜지스터가 작동하지 않는 동안, 제 2 전기 센싱 라인과 제 1 전기 센싱 라인 사이의 제 1 전압을 측정하도록 프로그램 되어 있다. 상기 컴퓨터는 제 1 셀 밸런싱 회로의 제 1 트랜지스터를 작동시키는 제 1 제어 신호를 생성하도록 더 프로그램 되어 있다. 상기 컴퓨터는 제 1 셀 밸런싱 회로의 제 1 트랜지스터가 작동하는 동안, 제 2 전기 센싱 라인과 제 1 전기 센싱 라인 사이의 제 2 전압을 측정하도록 더 프로그램 되어 있다. 상기 컴퓨터는 기억 장치에 저장된 테이블로부터 제 1 저항값을 불러오도록 더 프로그램 되어 있다. 상기 제 1 저항값은 제 1 전지셀과 제 1 셀 밸런싱 회로 사이를 연결하는 제 1 도전 경로의 기 측정된 저항 레벨에 대응한다. 상기 컴퓨터는 제 1 및 제 2 전압, 및 제 1 저항값에 기반하여 제 1 셀 밸런싱 회로를 통해 흐르는 제 1 셀 밸런싱 전류를 결정하도록 더 프로그램 되어 있다. 상기 컴퓨터는 제 1 셀 밸런싱 전류가 제 1 임계 전류 보다 큰 경우에는 제 1 전지셀과 제 1 셀 밸런싱 회로 사이의 제 1 개방 회로 결함 상태를 결정하도록 더 프로그램 되어 있다.
본 발명의 또 다른 실시예에 따른 전지모듈의 개방 회로 결함 상태를 결정하기 위한 방법이 제공된다. 상기 방법은 전지모듈 및 컴퓨터를 제공하는 단계를 포함하며, 상기 전지모듈은 제 1 및 제 2 전지셀, 및 제 1 및 제 2 셀 밸런싱 회로를 구비한다. 제 1 전지셀은 제 1 및 제 2 전기 단자를 구비한다. 제 1 전지셀의 제 1 전기 단자는 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 1 전기 센싱 라인에 전기적으로 결합된다. 제 1 전지셀의 제 2 전기 단자는 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 2 전기 센싱 라인에 전기적으로 결합된다. 제 1 셀 밸런싱 회로는 제 1 및 제 2 전기 센싱 라인에 전기적으로 연결된다. 제 1 셀 밸런싱 회로는 그 내부에 제 1 트랜지스터를 구비한다. 제 2 전지셀은 제 1 및 제 2 전기 단자를 구비한다. 제 2 전지셀의 제 1 전기 단자는 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 2 전기 센싱 라인에 전기적으로 연결된다. 제 2 전지셀의 제 2 전기 단자는 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 3 전기 센싱 라인에 전기적으로 결합된다. 제 2 셀 밸런싱 회로는 제 2 및 제 3 전기 센싱 라인에 전기적으로 연결된다. 제 2 셀 밸런싱 회로는 그 내부에 제 2 트랜지스터를 구비한다. 상기 컴퓨터는 제 1, 제 2 및 제 3 전기 센싱 라인, 및 제 1 및 제 2 트랜지스터에 전기적으로 연결된다. 상기 방법은 제 1 셀 밸런싱 회로의 제 1 트랜지스터가 작동하지 않는 동안, 상기 컴퓨터를 이용하여 제 2 전기 센싱 라인과 제 1 전기 센싱 라인 사이의 제 1 전압을 측정하는 단계를 포함한다. 상기 방법은 컴퓨터를 이용하여 제 1 셀 밸런싱 회로의 제 1 트랜지스터를 작동시키는 제 1 제어 신호를 생성하는 단계를 더 포함한다. 상기 방법은 제 1 셀 밸런싱 회로의 제 1 트랜지스터가 작동하는 동안, 상기 컴퓨터를 이용하여 제 2 전기 센싱 라인과 제 1 전기 센싱 라인 사이의 제 2 전압을 측정하는 단계를 더 포함한다. 상기 방법은 컴퓨터를 이용하여 기억 장치에 저장된 테이블로부터 제 1 저항값을 불러오는 단계를 더 포함한다. 상기 제 1 저항값은 제 1 전지셀과 제 1 셀 밸런싱 회로 사이를 연결하는 제 1 도전 경로의 기 측정된 저항 레벨에 대응한다. 상기 방법은 컴퓨터를 이용하여 제 1 및 제 2 전압, 및 제 1 저항값에 기반하여 제 1 셀 밸런싱 회로를 통해 흐르는 제 1 셀 밸런싱 전류를 결정하는 단계를 더 포함한다. 상기 방법은 제 1 셀 밸런싱 전류가 제 1 임계 전류보다 큰 경우에는 제 1 전지셀과 제 1 셀 밸런싱 회로 사이의 제 1 개방 회로 결함 상태를 결정하는 단계를 더 포함한다.
도 1은 본 발명의 하나의 실시예에 따른 전지 시스템의 개략도이다;
도 2는 도 1의 전지 시스템에 의해 이용되는 예시적인 테이블의 개략도이다; 및
도 3 내지 도 6은 도 1의 전지 시스템에서 전지모듈의 개방 회로 결함 상태를 결정하기 위한 방법의 흐름도이다;
도 1을 참조하면, 본 발명의 하나의 실시예에 따른 전지 시스템(10)이 제공된다. 상기 전지 시스템(10)은 전지모듈(12) 및 컴퓨터(14)를 포함한다. 상기 전지모듈(12)은 전지셀들(20, 22) 및 모니터링 회로(30)를 포함한다. 상기 전지모듈(12)의 장점은 컴퓨터(14)가 제 1 전지셀(20)과 제 1 셀 밸런싱 회로(90) 사이의 개방 회로 결함 상태 및 제 2 전지셀(22)과 제 2 밸런싱 회로(92) 사이의 개방 회로 결함 상태를 결정하도록 되어 있는 것이다. 또한, 상기 컴퓨터(14)는 제 1 밸런싱 회로(90)의 트랜지스터의 동작 실패(operational failure) 및 제 2 밸런싱 회로(92)의 트랜지스터의 동작 실패를 결정하는 것에 적합하다.
개방 회로 결함 상태는 정상적으로 도전 경로가 손상되거나 또는 손상된 후 필요에 따라 전류가 흐를 수 없는 경우에 발생한다.
상기 제 1 전지셀(20)은 제 1 전기 단자(41) 및 제 2 전기 단자(42)를 포함한다. 하나의 실시예에서, 제 1 전지셀(20)은 파우치형 리튬 이온 전지셀이다. 또 다른 실시예에서, 제 1 전지셀(20)은 당업자에게 알려진 또 다른 타입의 전지셀이다. 제 1 전지셀(20)은, 이하에서 더 상세히 설명되는 바와 같이, 모니터링 회로(30)의 제 1 밸런싱 회로(90)에 전기적으로 연결되도록 되어 있다.
제 2 전지셀(22)은 제 1 전기 단자(51) 및 제 2 전기 단자(52)를 포함한다. 하나의 실시예에서, 제 2 전지셀(22)은 파우치형 리튬 이온 전지셀이다. 또 다른 실시예에서, 제 2 전지셀(22)은 당업자에게 알려진 또 다른 타입의 전지셀이다. 제 2 전지셀(22)은, 이하에서 더 상세히 설명되는 바와 같이, 모니터링 회로(30)의 제 2 밸런싱 회로(92)에 전기적으로 연결되도록 되어 있다.
상기 모니터링 회로(30)는 전지셀들(20, 22)의 충전 상태를 전기적으로 조절하고, 전지셀들(20, 22)을 모니터링하기 위해 제공된다. 상기 모니터링 회로(30)는 회로 기판(80), 전기 커넥터(82), 제 1 밸런싱 회로(90), 제 2 밸런싱 회로(92) 및 전기 센싱 라인들(101, 102, 103)을 포함한다.
상기 회로 기판(80)은 전기 커넥터(82), 제 1 밸런싱 회로(90), 제 2 밸런싱 회로(92), 및 전기 센싱 라인들(101, 102, 103)을 그 위에 유지하기 위해 제공된다.
상기 전기 커넥터(82)는 전지셀들(20, 22)을 모니터링 회로(30)에 전기적으로 연결하기 위해 제공된다. 상기 전기 커넥터(82)는 하우징(110) 및 커넥터 연결부들(120, 122, 124, 126, 128, 130)을 포함한다.
상기 커넥터 연결부들(120, 122)은 제 1 전지셀(20) (및 도체(400))의 제 1 전기 단자(41)를 제 1 밸런싱 회로(90)에 전기적으로 연결하기 위해 서로 분리 가능하게 결합되도록 구성된다.
상기 커넥터 연결부들(124, 126)은 제 1 전지셀(20) (및 도체(401))의 제 2 전기 단자(42)를 제 1 밸런싱 회로(90)에 전기적으로 연결하고, 제 2 전지셀(22)의 제 1 전기 단자(51)를 제 2 밸런싱 회로(92)에 전기적으로 연결하기 위해 서로 분리 가능하게 결합되도록 구성된다.
상기 커넥터 연결부들(128, 130)은 제 2 전지셀(22)의 제 2 전기 단자(52)를 제 2 밸런싱 회로(92)에 전기적으로 연결하기 위해 서로 분리 가능하게 결합되도록 구성된다.
상기 제 1 밸런싱 회로(90)는 개방 회로 결함 상태가 제 1 전지셀(20)과 제 1 밸런싱 회로(90) 사이에 존재하지 않으면 제 1 전지셀(20)로부터 전류를 선택적으로 방전하도록 되어 있다. 제 1 밸런싱 회로(90)는 레지스터들(170, 172, 174, 176, 178), 트랜지스터(190), 캐패시터(194), 제너 다이오드(198), 전기 라인부(210) 및 전기 노드들(240, 242, 244, 246, 248)을 포함한다.
상기 트랜지스터(190)는 제 1 전지셀(20)로부터의 밸런싱 전류(balancing current)를 제어하도록 되어 있다. 상기 트랜지스터(190)는 게이트 단자(G1), 드레인 단자(D1), 소스 단자(S1) 및 내부 다이오드(DI1)를 포함한다.
상기 전기 라인부(210)는 전기 커넥터(88)의 커넥터 연결부(126)와 제 1 밸런싱 회로(90)의 전기 노드(240) 사이에 연결되어 연장된다. 상기 레지스터(170)는 전기 노드(240)와 트랜지스터(190)의 드레인 단자(D1) 사이에 연결되어 연장된다. 상기 소스 단자(S1)는 전기 노드(246)에 연결된다. 상기 전기 노드(246)는 커넥터 연결부(122)에 추가로 연결된 전기 라인부(222)에 연결된다. 상기 게이트 단자(G1)는 전기 노드(244)에 연결된다. 상기 레지스터(174)는 전기 노드(244)와 전기 노드(246) 사이에 연결되고, 게이트 단자(G1)와 레지스터(190)의 소스 단자(S1) 사이에 병렬로 전기적으로 연결된다. 상기 레지스터(176)는 전기 노드(244)와 컴퓨터(14) 사이에서 도체(228)를 통해 연결된다. 상기 레지스터(178)는 전기 노드(246)와 전기 노드(248) 사이에 연결된다. 상기 전기 노드(248)는 또한, 센싱 라인(10)을 통해 컴퓨터(14)에 전기적으로 연결된다. 상기 레지스터(172)는 전기 노드(240)와 전기 노드(242) 사이에 전기적으로 연결된다. 상기 전기 노드(242)는 또한, 센싱 라인(102)을 통해 컴퓨터(14)에 전기적으로 연결된다. 상기 커패시터(194)는 전기 노드(242)와 접지부 사이에 연결된다. 또한, 상기 제너 다이오드(198)는 전기 노드(242)와 전기 노드(248) 사이에 연결되고, 전기 센싱 라인들(101, 102) 사이에 전기적으로 연결된다.
상기 컴퓨터(14)는 여기에 설명된 산술 및 논리 기능을 수행하도록 프로그램 되어 있다. 제 1 실시예에서, 상기 컴퓨터는, 회로 기판(80)에 연결되어 있고, 전기 센싱 라인들(101, 102, 103) 및 전기 센싱 라인들(228, 328)에 전기적으로 연결되어 있는 제 1 연산 유닛(예를 들면, 주문형 집적 회로(ASIC))과, 회로 기판(80)의 외부에 배치된 제 2 연산 유닛(예를 들면, 마이크로 컨트롤러)과 같은 하나 이상의 연산 유닛으로 구성된다. 상기 제 1 연산 유닛(예를 들어, ASIC)은 모든 측정된 전압 레벨을 포함하는 통신 버스 데이터를 통해 제 2 연산 유닛(예를 들어, 마이크로 컨트롤러)에 대해 동작 가능하도록 통신된다. 마이크로 컨트롤러는 마이크로 프로세서와 메모리 장치를 포함한다. 제 1 실시예에서, 상기 마이크로 컨트롤러 및 ASIC는 공동으로 본원의 컴퓨터로 해석될 수 있다. 또한, 제 1 실시예에서, 도 3 내지 도 6에 기재되어 있는, 전압을 측정하고, 트랜지스터를 제어하기 위한 제어 신호를 발생시키는 것과 관련된 단계들은 ASIC에 의해 수행될 수 있으며, 저항값을 불러오는 것, 셀 밸런싱 전류를 결정하는 것, 개방 회로 결함 상태를 결정하는 것, 트랜지스터의 동작 실패를 결정하는 것 및 결함값을 저장하는 것과 관련된 단계들은 마이크로 컨트롤러에 의해 수행될 수 있다. 제 2 실시예에서, 상기 컴퓨터(14)는 회로 기판(80)에 배치되어 있는 단일 연산 유닛이다.
작동 중에 상기 제 1 전지셀(20)과 제 1 밸런싱 회로(90) 사이에 개방 회로 결함 상태가 존재하지 않는 경우에는, 상기 컴퓨터(14)는 트랜지스터(190)를 작동시키는 제어 신호를 생성하도록 프로그램 되어 있으며, 이에 응답하여 밸런싱 전류는 제 1 전지셀(20)로부터 흐르기 시작하여 전기 커넥터(82)의 커넥터 연결부(124, 126)를 통해, 또한 레지스터(170) 및 트랜지스터(190)를 통해, 또한 커넥터 연결부(120, 122)를 통해 다시 제 1 전지셀(20)로 흘러 돌아온다. 상기 컴퓨터(14)는 트랜지스터(190)를 턴 오프(turn off) 시키는 제어 신호를 생성하는 것을 멈추도록 더 프로그램 되어 있다.
상기 제 2 밸런싱 회로(92)는, 제 2 전지셀(22)과 제 2 밸런싱 회로(92) 사이에 개방 회로 결함 상태가 존재하는 않는 경우에는, 제 2 전지셀(22)로부터 전류를 선택적으로 방전하도록 되어 있다. 제 2 밸런싱 회로(92)는 레지스터들(270, 272, 274, 276), 트랜지스터(290), 캐패시터(294), 제너 다이오드(298), 전기 라인부들(310, 323) 및 전기 노드들(340, 342, 344, 346)을 포함한다.
상기 트랜지스터(290)는 제 2 전지셀(22)로부터의 밸런싱 전류를 제어하도록 되어 있다. 상기 트랜지스터(290)는 게이트 단자(G2), 드레인 단자(D2), 소스 단자(S2) 및 내부 다이오드(DI2)를 포함한다.
상기 전기 라인부(310)는 전기 커넥터(82)의 커넥터 연결부(130)와 제 2 밸런싱 회로(92)의 전기 노드(340) 사이에 연결되어 연장된다. 상기 레지스터(270)는 전기 노드(340)와 트랜지스터(290)의 드레인 단자(D2) 사이에 연결되어 연장된다. 상기 소스 단자(S2)는 전기 노드(346)에 연결된다. 상기 전기 라인부(323)는 전기 노드(346)와 전기 노드(240) 사이에 연결된다. 상기 게이트 단자(G2)는 전기 노드(344)에 연결된다. 상기 레지스터(274)는 전기 노드(344)와 전기 노드(346) 사이에 연결되고, 게이트 단자(G2)와 트랜지스터(290)의 소스 단자(S2) 사이에 병렬로 전기적으로 연결된다. 상기 레지스터(276)는 전기 노드(344)와 컴퓨터(14) 사이에서 도체(328)를 통해 연결된다. 상기 레지스터(272)는 전기 노드(340)와 전기 노드(342) 사이에 전기적으로 연결된다. 상기 전기 노드(342)는 또한, 센싱 라인(103)을 통해 컴퓨터(14)에 전기적으로 연결된다. 상기 커패시터(294)는 전기 노드(342)와 접지부 사이에 연결된다. 또한, 상기 제너 다이오드(298)는 전기 노드(342)와 전기 노드(242) 사이에 연결되고, 전기 센싱 라인들(103, 102) 사이에 전기적으로 연결된다.
작동 중에 상기 제 2 전지셀(22)과 제 2 밸런싱 회로(92) 사이에 개방 회로 결함 상태가 존재하지 않는 경우에는, 상기 컴퓨터(14)는 트랜지스터(290)를 작동시키는 제어 신호를 생성하도록 프로그램 되어 있으며, 이에 응답하여 밸런싱 전류는 제 2 전지셀(22)로부터 흐르기 시작하여 전기 커넥터(82)의 커넥터 연결부들(128, 130)을 통해, 또한 레지스터(270) 및 트랜지스터(290)를 통해, 또한 커넥터 연결부들(126, 124)을 통해 제 2 전지셀(22)로 흘러 돌아온다. 상기 컴퓨터(14)는 트랜지스터(290)를 턴 오프(turn off) 시키는 제어 신호를 생성하는 것을 멈추도록 더 프로그램 되어 있다.
제 1 전지셀(20) 및 제 1 밸런싱 회로(90)와 관련된 개방 회로 결함 상태를 결정하기 위한 방법론에 대한 개요가 이제 설명될 것이다. 유사한 방법론은 제 2 전지셀(22) 및 제 2 밸런싱 회로(92)와 관련된 개방 회로 결함 상태를 결정하는데 이용된다. 상기 방법은, 제 1 전지셀(20)의 제 2 단자(42)와 제 1 밸런싱 회로(90)의 전기 노드(240) 사이의 도전 경로의 저항은 제 1 전지셀(20)의 제 1 단자(41)와 제 1 밸런싱 회로(90)의 전기 노드(246) 사이의 도전 경로의 저항과 실질적으로 동일한 것으로 가정한다.
제 1 전지셀(20)의 제 2 단자(42)와 전기 노드(240) 사이의 저항은, 제 2 단자(42)와 커넥터 연결부(124) 사이에 연결되어 있는 전기 도체(401)의 저항, 커넥터 연결부들(124, 126)의 저항 및 전기 라인부(210)의 저항을 포함한다. 제 1 전지셀(20)의 제 1 단자(41)와 전기 노드(246) 사이의 선로 저항은 제 1 단자(41)와 커넥터 연결부(120) 사이에 연결되어 있는 전기 도체(400)의 저항, 커넥터 연결부들(120, 122)의 저항 및 전기 라인부(222)의 저항을 포함한다.
또한, 본 출원인은 제 1 밸런싱 회로(90)를 통해 흐르는 셀 밸런싱 전류가 제 1 임계 전류보다 큰 경우에 제 1 전지셀(20)의 제 2 단자(42)와 전기 노드(240)의 사이, 또는 제 1 전지셀(20)의 제 1 단자(41)와 전기 노드(246)의 사이에 개방 회로 결함 상태가 존재한다고 결정한다. 또한, 본 출원인은 제 1 밸런싱 회로(90)를 통해 흐르는 셀 밸런싱 전류가 제 2 임계 전류(제 2 임계 전류는 제 1 임계 전류보다 작음)보다 작은 경우에 트랜지스터(90)의 동작 실패가 발생한 것으로 결정한다.
흐름 밸런싱 회로(91)의 셀 밸런싱 전류는 전기 센싱 라인들(100, 102)의 전압 및 제 1 전지셀(20)의 제 2 단자(42)와 전기 노드(240)의 사이의 기 측정된 저항, 또는 제 1 전지셀(20)의 제 1 단자(41)와 전기 노드(246) 사이의 기 측정된 저항을 기반으로 결정된다.
도 5를 참조하면, 제 1 및 제 2 밸런싱 회로(90, 92)의 밸런싱 전류를 결정하기 위해 컴퓨터에 의해 이용된 기 측정된 저항값들을 갖는 예시적인 테이블(450)이 도시되어 있다. 상기 테이블(450)은 기억 장치(107)에 저장되어 있고, 기록들(452, 454)을 포함한다. 상기 기록(452)은 제 1 전지셀(20)의 제 2 단자(42)와 전기 노드(240) 사이의 평균 저항값을 포함하며, 평균 저항값은 제 1 밸런싱 회로(90)의 셀 밸런싱 전류를 결정하기 위해 컴퓨터에 의해 이용된다. 또한, 상기 기록(454)은 제 2 전지셀(22)의 제 2 단자(52)와 전기 노드(340) 사이의 평균 저항값을 포함하며, 평균 저항값은 제 2 밸런싱 회로(92)의 셀 밸런싱 전류를 결정하기 위해 컴퓨터에 의해 이용된다.
도 1 및 도 3 내지 도 6을 참조하여, 본 발명의 또 다른 실시예에 따른 전지모듈(12)의 개방 회로 결함 상태를 결정하기 위한 방법의 흐름도가 설명될 것이다.
단계 (500)에서, 사용자는 전지모듈(12) 및 컴퓨터(14)를 제공한다. 상기 전지모듈(12)은 제 1 및 제 2 전지셀(20, 22), 제 1 및 제 2 셀 밸런싱 회로(90, 92)를 포함한다. 제 1 전지셀(20)은 제 1 및 제 2 전기 단자(41, 42)를 구비한다. 제 1 전지셀(20)의 제 1 전기 단자(41)는, 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 1 전기 센싱 라인(101)에 전기적으로 연결된다. 제 1 전지셀(20)의 제 2 전기 단자(42)는, 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 2 전기 센싱 라인(102)에 전기적으로 연결된다. 제 1 셀 밸런싱 회로(90)는 제 1 및 제 2 전기 센싱 라인(101, 102)에 전기적으로 연결된다. 제 1 셀 밸런싱 회로(90)는 그 내부에 트랜지스터(190)를 구비한다. 제 2 전지셀(22)은 제 1 및 제 2 전기 단자(51, 52)를 구비한다. 제 2 전지셀(22)의 제 1 전기 단자(51)는, 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 2 전기 센싱 라인(102)에 전기적으로 연결된다. 제 2 전지셀(22)의 제 2 전기 단자(52)는, 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 3 전기 센싱 라인(103)에 전기적으로 연결된다. 제 2 셀 밸런싱 회로(92)는 제 2 및 제 3 전기 센싱 라인(102, 103)에 전기적으로 연결된다. 제 2 셀 밸런싱 회로(92)는 그 내부에 트랜지스터(290)를 가진다. 상기 컴퓨터(14)는 제 1, 제 2 및 제 3 전기 센싱 라인(101, 102, 103), 및 제 1 및 제 2 트랜지스터(190, 290)에 전기적으로 연결된다. 단계(500) 이후에, 방법은 단계(502)로 진행한다.
단계(502)에서, 상기 컴퓨터(14)는 제 1 셀 밸런싱 회로(90)의 트랜지스터(190)가 작동하지 않는(turned off) 동안, 제 2 전기 센싱 라인(102)과 제 1 전기 센싱 라인(101) 사이의 제 1 전압을 측정한다.
단계(504)에서, 상기 컴퓨터(14)는 제 1 셀 밸런싱 회로(90)의 제 1 트랜지스터(190)를 작동시키기 위한 제 1 제어 신호를 생성한다. 단계(504) 이후에, 방법은 단계(506)로 진행한다.
단계(506)에서, 상기 컴퓨터(14)는 제 1 셀 밸런싱 회로(90)의 트랜지스터(190)가 작동하는 동안, 제 2 전기 센싱 라인(102)과 제 1 전기 센싱 라인(101) 사이의 제 2 전압을 측정한다. 단계(506) 이후에, 방법은 단계(520)로 진행한다.
단계(520)에서, 상기 컴퓨터(14)는 기억 장치(107)에 저장된 테이블(450) (도 2에 도시되어 있음)로부터 제 1 저항값을 불러온다. 제 1 저항값은 제 1 전지셀(20)과 제 1 셀 밸런싱 회로(92) 사이를 연결하는 제 1 도전 경로의 기 측정된 저항 레벨에 대응한다. 단계(520) 이후에, 방법은 단계(522)로 진행한다.
단계(522)에서, 상기 컴퓨터(14)는 제 1 셀 밸런싱 회로(90)를 통해 흐르는 제 1 셀 밸런싱 전류를 다음의 식을 이용하여 결정한다: 제 1 셀 밸런싱 전류 = (제 1 전압 - 제 2 전압) / (2 * 제 1 저항값). 단계(522) 이후에, 방법은 단계(524)로 진행한다.
단계(524)에서, 상기 컴퓨터(14)는 제 1 셀 밸런싱 전류가 제 1 임계 전류보다 큰지에 대해 판정한다. 단계(524)의 값이 "예" 이면, 방법은 단계(526)로 진행한다. 그렇지 않으면, 방법은 단계(528)로 진행한다.
단계(526)에서, 상기 컴퓨터(14)는 제 1 전지셀(20)과 제 1 셀 밸런싱 회로(90) 사이에 개방 회로 결함 상태가 존재한다고 결정하고, 제 1 개방 회로 결함 상태를 나타내는 제 1 결함값을 기억 장치(107)에 저장한다. 단계(526) 이후에, 방법은 단계(540)로 진행한다.
다시 단계(524)를 참조하면, 단계(524)의 값이 "아니오" 이면, 방법은 단계(528)로 진행한다. 단계(528)에서, 상기 컴퓨터(14)는 제 1 셀 밸런싱 회로가 제 2 임계 전류보다 작은지에 대해 판정한다. 상기 제 2 임계 전류는 제 1 임계 전류보다 작다. 단계(528)의 값이 "예" 이면, 방법은 단계(530)로 진행한다. 그렇지 않으면, 방법은 단계(540)로 진행한다.
단계(530)에서, 상기 컴퓨터(14)는 제 1 셀 밸런싱 회로(90)의 트랜지스터(190)의 동작 실패를 결정하고, 트랜지스터(190)의 동작 실패를 나타내는 제 2 결함값을 기억 장치(107)에 저장한다. 단계(530) 이후에, 방법은 단계(540)로 진행한다.
단계(540)에서, 상기 컴퓨터(14)는 제 2 셀 밸런싱 회로(92)의 트랜지스터(290)가 작동하지 않는 동안, 제 3 전기 센싱 라인(103)과 제 2 전기 센싱 라인(102) 사이의 제 3 전압을 측정한다. 단계(540) 이후에, 방법은 단계(542)로 진행한다.
단계(542)에서, 상기 컴퓨터(14)는 제 2 셀 밸런싱 회로(92)의 트랜지스터(290)를 작동시키기 위한 제 2 제어 신호를 생성한다. 단계(542) 이후에, 방법은 단계(544)로 진행한다.
단계(544)에, 상기 컴퓨터(14)는 제 2 셀 밸런싱 회로(92)의 트랜지스터(290)가 작동하는 동안, 제 3 전기 센싱 라인(103)과 제 2 전기 센싱 라인(102) 사이의 제 4 전압을 측정한다. 단계(544) 이후에, 방법은 단계(546)으로 진행한다.
단계(546)에서, 상기 컴퓨터(14)는 기억 장치(107)에 저장된 테이블(450)로부터 제 2 저항값을 불러온다. 제 2 저항값은 제 2 전지셀(22)과 제 2 셀 밸런싱 회로(92) 사이를 연결하는 제 2 도전 경로의 기 측정된 저항 레벨에 대응한다. 단계(546) 이후에, 방법은 단계(548)로 진행한다.
단계(548)에서, 상기 컴퓨터(14)는 제 2 셀 밸런싱 회로를 통해 흐르는 제 2 셀 밸런싱 전류를 다음의 식을 이용하여 결정한다: 제 2 셀 밸런싱 전류 = (제 3 전압 - 제 4 전압) / (2 * 제 2 저항값). 단계(548) 이후에, 방법은 단계(550)로 진행한다.
단계(550)에서, 상기 컴퓨터(14)는 제 2 셀 밸런싱 전류가 제 1 임계 전류보다 큰지에 대해 판정한다. 단계(550)의 값이 "예" 이면, 방법은 단계(552)로 진행한다. 그렇지 않으면, 방법은 단계(560)로 진행한다.
단계(552)에서, 상기 컴퓨터(14)는 제 2 전지셀(22)과 제 2 셀 밸런싱 회로(92) 사이의 제 2 개방 회로 결함 상태를 결정하고, 기억 장치(107)에 제 2 개방 회로 결함 상태를 나타내는 제 3 결함값을 저장한다. 단계(552) 이후에, 방법은 단계(502)로 되돌아 간다.
다시 단계(550)를 참조하면, 단계(550)의 값이 "아니오" 이면, 방법은 단계(560)로 진행한다. 단계(560)에서, 상기 컴퓨터(14)는 제 2 셀 밸런싱 전류가 제 2 임계 전류보다 작은지에 대해 판정한다. 단계(560)의 값이 "예" 이면, 방법은 단계(562)로 진행한다. 그렇지 않으면, 방법은 단계(502)로 되돌아 간다.
단계(562)에서, 상기 컴퓨터(14)는 제 2 셀 밸런싱 회로(92)의 트랜지스터(290)의 동작 실패를 결정하고, 트랜지스터(290)의 동작 실패를 나타내는 제 4 결함값을 기억 장치(107)에 저장한다. 단계(562) 이후에, 방법은 단계(502)로 되돌아 간다.
상술한 방법은 적어도 부분적으로 하나 이상의 기억 장치, 또는 방법을 실행하기 위한 컴퓨터 실행 가능 명령을 갖는 컴퓨터 판독 가능 매체의 형태로 구현될 수 있다. 상기 기억 장치는, 하드 드라이브, 램 메모리, 플래시 메모리, 및 당업자에게 공지된 컴퓨터 판독 가능 매체 중 하나 이상을 포함할 수 있다. 컴퓨터 실행 가능 명령이 하나 이상의 컴퓨터 또는 컴퓨터에 의해 로딩되어 실행될 때, 하나 이상의 컴퓨터 또는 컴퓨터는 본 방법의 관련 단계를 수행하도록 프로그램된 장치가 된다.
본 명세서에 기재된 전지 시스템 및 방법은 다른 전지 시스템 및 방법에 비해 실질적인 이점을 제공한다. 특히, 전지 시스템의 장점은, 전지 시스템이, 제 1 전지셀과 제 1 밸런싱 회로 사이의 도전 경로의 저항을 기반으로 제 1 전지셀과 전지모듈의 제 1 밸런싱 회로 사이의 개방 회로 결함 상태를 결정하도록 되어 있다는 것과, 제 2 전지셀과 제 2 밸런싱 회로 사이의 도전 경로의 저항을 기반으로 제 2 전지셀과 제 2 밸런싱 회로 사이의 개방 회로 결함 상태를 결정하도록 되어 있다는 것이다. 또한, 전지 시스템은 제 1 밸런싱 회로의 트랜지스터의 동작 실패 및 제 2 밸런싱 회로의 트랜지스터의 동작 실패를 결정하도록 되어 있다.
비록 본 발명은 단지 제한된 수의 예시들에만 관련하여 구체적으로 기술되었지만, 본 발명이 상기에 표현된 예시들에만 한정되는 것은 아니라는 점을 인식해야 한다. 또한, 본 발명은 변형, 변경, 교체 또는 여기에 표현된 것 뿐만 아니라 본 발명의 의도와 범주에 적합하도록 상응하는 조합으로 얼마든지 부합하도록 수정될 수 있다. 더욱이, 비록 본 발명의 다양한 예시들이 표현되었지만, 본 발명의 양상은 단지 표현된 예시들의 일부만을 포함할 수 있다는 점을 인식해야 한다. 따라서, 본 발명은 앞선 설명에 의해 한정되는 것은 아니다.
본 발명에 따른 전지 시스템 및 방법은 제 1 전지셀과 제 1 밸런싱 회로 사이의 도전 경로의 저항을 기반으로 제 1 전지셀과 전지모듈의 제 1 밸런싱 회로 사이의 개방 회로 결함 상태를 결정하도록 되어 있고, 제 2 전지셀과 제 2 밸런싱 회로 사이의 도전 경로의 저항을 기반으로 제 2 전지셀과 제 2 밸런싱 회로 사이의 도전 경로의 저항을 기반으로 제 2 전지셀과 제 2 밸런싱 회로 사이의 개방 회로 결함 상태를 결정하도록 되어 있으며, 제 1 밸런싱 회로의 트랜지스터의 동작 실패 및 제 2 밸런싱 회로의 트랜지스터의 동작 실패를 결정하도록 구성함으로써, 전지셀과 셀 밸런싱 회로 사이의 개방 회로 결함 상태를 검출할 수 있는 전지 시스템이 개선되는 효과가 있다.

Claims (12)

  1. 제 1 전지셀(battery cell), 제 1 셀 밸런싱 회로(balancing circuit), 제 2 전지셀, 및 제 2 셀 밸런싱 회로를 포함하는 전지모듈(battery module); 및
    제 1 전기 센싱 라인(electrical sense line), 제 2 전기 센싱 라인, 제 3 전기 센싱 라인, 제 1 트랜지스터(transistor) 및 제 2 트랜지스터에 전기적으로 연결되어 있는 컴퓨터(computer);
    를 포함하고 있고,
    상기 제 1 전지셀은 제 1 전기 단자(electrical terminal) 및 제 2 전기 단자를 포함하고 있고, 상기 제 1 전지셀의 제 1 전기 단자는 그들 사이가 개방 회로 결함 상태(open circuit fault condition)가 아닌 경우에 제 1 전기 센싱 라인에 전기적으로 연결되어 있으며, 제 1 전지셀의 제 2 전기 단자는 그들 사이가 개방 회로 결함 상태가 아닌 경우에 제 2 전기 센싱 라인에 전기적으로 연결되어 있고;
    상기 제 1 셀 밸런싱 회로는 제 1 및 제 2 전기 센싱 라인에 전기적으로 연결되어 있고, 제 1 트랜지스터를 내부에 포함하고 있으며;
    상기 제 2 전지셀은 제 1 및 제 2 전기 단자를 포함하는 있고, 상기 제 2 전지셀의 제 1 전기 단자는 그들 사이가 개방 회로 결함 상태가 아닌 경우에 제 2 전기 센싱 라인에 전기적으로 연결되어 있으며, 상기 제 2 전지셀의 제 2 전기 단자는 그들 사이가 개방 회로 결함 상태가 아닌 경우에 제 3 전기 센싱 라인에 전기적으로 연결되어 있고;
    상기 제 2 셀 밸런싱 회로는 제 2 및 제 3 전기 센싱 라인에 전기적으로 연결되어 있고, 제 2 트랜지스터를 내부에 포함하고 있으며;
    상기 컴퓨터는, 제 1 셀 밸런싱 회로의 제 1 트랜지스터가 작동하지 않는(turn off) 동안, 제 2 전기 센싱 라인과 제 1 전기 센싱 라인 사이의 제 1 전압을 측정하도록 더 프로그램 되어 있고;
    상기 컴퓨터는, 제 1 셀 밸런싱 회로의 제 1 트랜지스터를 작동시키는(turn on) 제 1 제어 신호(control signal)를 생성하도록 더 프로그램 되어 있으며;
    상기 컴퓨터는, 제 1 셀 밸런싱 회로의 제 1 트랜지스터가 작동하는 동안, 제 2 전기 센싱 라인과 제 1 전기 센싱 라인 사이의 제 2 전압을 측정하도록 더 프로그램 되어 있고;
    상기 컴퓨터는 기억 장치(memory device)에 저장된 테이블(table)로부터 제 1 저항값(resistance value)을 불러오도록 더 프로그램 되어 있고, 상기 제 1 저항값은 제 1 전지셀과 제 1 셀 밸런싱 회로 사이를 연결하는 제 1 도전 경로(conductive path)의 기 측정된 저항 레벨(resistance level)에 대응하며;
    상기 컴퓨터는 제 1 및 2 전압, 및 제 1 저항값에 기반하여 제 1 셀 밸런싱 회로를 통해 흐르는 제 1 셀 밸런싱 전류(cell balancing current)를 결정하도록 더 프로그램 되어 있고;
    상기 컴퓨터는 제 1 셀 밸런싱 전류가 제 1 임계 전류(threshold current) 보다 큰 경우에, 제 1 전지셀과 제 1 셀 밸런싱 회로 사이의 제 1 개방 회로 결함 상태를 결정하도록 더 프로그램 되어 있는 것을 특징으로 하는 전지 시스템(battery system).
  2. 제 1 항에 있어서, 상기 컴퓨터는 제 1 셀 밸런싱 전류가 제 2 임계 전류보다 작고 상기 제 2 임계 전류가 제 1 임계 전류보다 작은 경우, 제 1 셀 밸런싱 회로에서 제 1 트랜지스터의 동작 실패(operational failure)를 결정하도록 더 프로그램 되어 있는 것을 특징으로 하는 전지 시스템.
  3. 제 2 항에 있어서, 상기 컴퓨터는,
    제 1 전지셀과 제 1 셀 밸런싱 회로 사이의 제 1 개방 회로 결함 상태를 나타내는 제 1 결함값(fault value)을 기억 장치에 저장하도록 더 프로그램 되어 있으며;
    제 1 셀 밸런싱 회로에서 제 1 트랜지스터의 동작 실패를 나타내는 제 2 결함값을 기억 장치에 저장하도록 더 프로그램 되어 있는 것을 특징으로 하는 전지 시스템.
  4. 제 1 항에 있어서,
    상기 제 1 도전 경로는, 제 1 전지셀의 제 1 전기 단자와 제 1 셀 밸런싱 회로 사이에 연결되어 있고;
    상기 컴퓨터는, 제 1 셀 밸런싱 전류가 제 1 임계 전류보다 큰 경우, 제 1 전지셀의 제 1 전기 단자와 제 1 셀 밸런싱 회로 사이를 연결하는 제 1 도전 경로, 또는 제 1 전지셀의 제 2 전기 단자와 제 1 셀 밸런싱 회로 사이를 연결하는 제 2 도전 경로에서 제 1 개방 회로 결함 상태를 결정하도록 더 프로그램 되어 있는 것을 특징으로 하는 전지 시스템.
  5. 제 1 항에 있어서,
    상기 컴퓨터는 제 2 셀 밸런싱 회로의 제 2 트랜지스터가 작동하지 않는 동안, 제 3 전기 센싱 라인과 제 2 전기 센싱 라인 사이의 제 3 전압을 측정하도록 더 프로그램 되어 있고;
    상기 컴퓨터는 제 2 셀 밸런싱 회로의 제 2 트랜지스터를 작동시키는 제 2 제어 신호를 발생하도록 더 프로그램 되어 있으며;
    상기 컴퓨터는 제 2 셀 밸런싱 회로의 제 2 트랜지스터가 작동하는 동안, 제 3 전기 센싱 라인과 제 2 전기 센싱 라인 사이의 제 4 전압을 측정하도록 더 프로그램 되어 있고;
    상기 컴퓨터는 기억 장치에 저장된 테이블로부터 제 2 저항값을 불러오도록 더 프로그램 되어 있고, 상기 제 2 저항값은 제 2 전지셀과 제 2 셀 밸런싱 회로 사이를 연결하는 제 2 도전 경로의 기 측정된 저항 레벨에 대응하며;
    상기 컴퓨터는 제 3 및 4 전압, 및 제 2 저항값에 기반하여 제 2 셀 밸런싱 회로를 통해 흐르는 제 2 셀 밸런싱 전류를 결정하도록 더 프로그램 되어 있고;
    상기 컴퓨터는 제 2 셀 밸런싱 전류가 제 1 임계 전류보다 큰 경우, 제 2 전지셀과 제 2 셀 밸런싱 회로 사이에 제 2 개방 회로 결함 상태를 결정하도록 더 프로그램 되어 있는 것을 특징으로 하는 전지 시스템.
  6. 제 5 항에 있어서, 상기 컴퓨터는 제 2 셀 밸런싱 전류가 제 2 임계 전류보다 작은 경우, 제 2 셀 밸런싱 회로에서 제 2 트랜지스터의 동작 실패를 결정하도록 더 프로그램 되어 있는 것을 특징으로 하는 전지 시스템.
  7. 전지모듈에서 개방 회로 결함 상태를 결정하는 방법으로서,
    제 1 및 제 2 전지셀, 및 제 1 및 제 2 셀 밸런싱 회로를 포함하고 있는 전지모듈과 컴퓨터를 제공하는 단계로서, 상기 제 1 전지셀은 제 1 및 제 2 전기 단자를 포함하고 있고, 상기 제 1 전지셀의 제 1 전기 단자는, 그들 사이가 개방 회로 결함 상태가 아닌 경우, 제 1 전기 센싱 라인에 전기적으로 연결되어 있고, 제 2 전지셀의 제 2 전기 단자는, 그들 사이가 개방 회로 결함 상태가 아닌 경우, 제 2 전기 센싱 라인에 전기적으로 연결되어 있으며; 상기 제 1 밸런싱 회로는 제 1 및 제 2 전기 센싱 라인에 전기적으로 연결되어 있고 제 1 트랜지스터를 내부에 포함하고 있으며; 상기 제 2 전지셀은 제 1 및 제 2 전기 단자를 포함하고 있고, 제 2 전지셀의 제 1 전기 단자는 그들 사이가 개방 회로 결함 상태가 아닌 경우, 제 2 전기 센싱 라인에 전기적으로 연결되어 있고, 제 2 전지셀의 제 2 전기 단자는 그들 사이가 개방 회로 결함 상태가 아닌 경우, 제 3 전기 센싱 라인에 전기적으로 연결되어 있으며; 상기 제 2 셀 밸런싱 회로는 제 2 및 제 3 전기 센싱 라인에 전기적으로 연결되어 있고 제 2 트랜지스터를 내부에 포함하고 있으며; 상기 컴퓨터는 제 1, 제 2 및 제 3 전기 센싱 라인, 제 1 트랜지스터 및 제 2 트랜지스터에 전기적으로 연결되어 있는 것으로 구성되어 있는 단계;
    상기 제 1 셀 밸런싱 회로의 제 1 트랜지스터가 작동하지 않는 동안, 상기 컴퓨터를 이용하여 제 2 전기 센싱 라인과 제 1 전기 센싱 라인 사이의 제 1 전압을 측정하는 단계;
    상기 컴퓨터를 이용하여 제 1 셀 밸런싱 회로의 제 1 트랜지스터를 작동시키는 제 1 제어 신호를 생성하는 단계;
    상기 제 1 셀 밸런싱 회로의 제 1 트랜지스터가 작동하는 동안, 상기 컴퓨터를 이용하여 제 2 전기 센싱 라인과 제 1 전기 센싱 라인 사이의 제 2 전압을 측정하는 단계;
    상기 컴퓨터를 이용하여 기억 장치에 저장된 테이블로부터 제 1 전지셀과 제 1 셀 밸런싱 회로 사이를 연결하는 제 1 도전 경로의 기 측정된 저항 레벨에 대응되는 제 1 저항값을 불러오는 단계;
    상기 컴퓨터를 이용하여 제 1 및 제 2 전압, 및 제 1 저항값에 기반하여 제 1 셀 밸런싱 회로를 통해 흐르는 제 1 셀 밸런싱 전류를 결정하는 단계; 및
    상기 제 1 셀 밸런싱 전류가 제 1 임계 전류보다 큰 경우, 컴퓨터를 이용하여 제 1 전지셀과 제 1 셀 밸런싱 회로 사이의 제 1 개방 회로 결함 상태를 결정하는 단계;
    를 포함하고 있는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 상기 컴퓨터를 이용하여 제 1 전지셀과 제 1 셀 밸런싱 회로 사이에 제 1 개방 회로 결함 상태를 나타내는 제 1 결함값을 기억 장치에 저장하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제 7 항에 있어서, 상기 제 1 셀 밸런싱 전류가 제 2 임계 전류보다 작고 제 2 임계 전류가 제 1 임계 전류보다 작은 경우, 컴퓨터를 이용하여 제 1 셀 밸런싱 회로에서 제 1 트랜지스터의 동작 실패를 결정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서, 상기 컴퓨터를 이용하여, 제 1 셀 밸런싱 회로에서 제 1 트랜지스터의 동작 실패를 나타내는 제 2 결합값을 기억 장치에 저장하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 제 7 항에 있어서, 상기 방법은,
    상기 제 2 셀 밸런싱 회로의 제 2 트랜지스터가 작동하지 않는 동안, 컴퓨터를 이용하여, 제 3 전기 센싱 라인과 제 2 전기 감지 사이의 제 3 전압을 측정하는 단계;
    상기 컴퓨터를 이용하여 제 2 셀 밸런싱 회로의 제 2 트랜지스터를 작동시키는 제 2 제어 신호를 생성하는 단계;
    상기 제 2 셀 밸런싱 회로의 제 2 트랜지스터가 작동하는 동안, 컴퓨터를 이용하여 제 3 전기 센싱 라인과 제 2 전기 센싱 라인 사이의 제 4 전압을 측정하는 단계;
    상기 컴퓨터를 이용하여 기억 장치에 저장된 테이블로부터 제 2 전지셀과 제 2 셀 밸런싱 회로 사이를 연결하는 제 2 도전 경로의 기 측정된 저항 레벨에 대응되는 제 2 저항값을 불러오는 단계;
    상기 컴퓨터를 이용하여 제 3 및 제 4 전압, 및 제 2 저항값에 기반하여 제 2 셀 밸런싱 회로를 통해 흐르는 제 2 셀 밸런싱 전류를 결정하는 단계; 및
    상기 제 2 셀 밸런싱 전류가 제 1 임계 전류보다 큰 경우, 컴퓨터를 이용하여 제 2 전지셀과 제 2 셀 밸런싱 회로 사이의 제 2 개방 회로 결함 상태를 결정하는 단계;
    를 더 포함하는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서, 상기 제 2 셀 밸런싱 전류가 제 2 임계 전류보다 작은 경우, 컴퓨터를 이용하여 제 2 셀 밸런싱 회로의 제 2 트랜지스터의 동작 실패를 결정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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