KR101975481B1 - 전지모듈의 개방 회로 결함 상태를 결정하는 전지 시스템 및 방법 - Google Patents

전지모듈의 개방 회로 결함 상태를 결정하는 전지 시스템 및 방법 Download PDF

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Abstract

본 발명은 전지모듈의 개방 회로 결함 상태를 결정하기 위한 전지 시스템 및 방법에 관한 것으로, 상기 방법은, 제 1 셀 밸런싱 회로의 제 1 트랜지스터가 작동하지 않는 동안 제 1 전기 센싱 라인과 제 2 전기 센싱 라인 사이의 제 1 전압을 측정하는 단계 및 제 1 트랜지스터가 작동하는 동안 제 1 전기 센싱 라인과 제 2 전기 센싱 라인 사이의 제 2 전압을 측정하는 단계를 포함한다. 상기 방법은 기억 장치에 저장된 테이블로부터 제 1 저항값을 불러오는 단계를 더 포함한다. 상기 방법은 제 1 및 제 2 전압, 및 제 1 저항값에 기반하여 제 1 셀 밸런싱 전류를 결정하는 단계를 더 포함한다. 상기 방법은 제 1 셀 밸런싱 전류가 제 1 임계 전류보다 큰 경우에는 제 1 전지셀과 제 1 셀 밸런싱 회로 사이의 제 1 개방 회로 결함 상태를 결정하는 단계를 더 포함한다.

Description

전지모듈의 개방 회로 결함 상태를 결정하는 전지 시스템 및 방법
본 출원은 2016.03.15. 자 미국 특허 출원 제 15/070,834호에 기초한 우선권의 이익을 주장하며, 해당 미국 특허 출원의 문헌에 개시된 모든 내용은 본 명세서의 일부로서 포함된다.
본 발명은 전지모듈의 개방 회로 결함 상태를 결정하기 위한 전지 시스템 및 방법에 관한 것이다.
종래의 전지모듈이 복수 개의 전지셀 및 셀 밸런싱 회로를 포함할 때, 전지 내부의 도전 경로가 손상되거나 또는 손상된 후 필요에 따라 전류가 흐를 수 없는 경우에 발생하는 개방 회로 결함 상태를 용이하게 검출할 수 있는 전지 시스템이 없는 문제점이 있었다.
본 출원의 발명자들은 전지모듈 내의 전지셀과 셀 밸런싱 회로 사이의 개방 회로 결함 상태를 검출하는 개선된 전지 시스템에 대한 필요성을 인식하였다.
본 발명은 종래기술의 문제점과 과거로부터 요청되어온 기술적 과제를 해결하는 것을 목적으로 한다.
본 출원의 발명자들은 심도 있는 연구와 다양한 실험들을 계속한 끝에, 제 1 전지셀과 제 1 밸런싱 회로 사이의 도전 경로의 저항을 기반으로 제 1 전지셀과 전지모듈의 제 1 밸런싱 회로 사이의 개방 회로 결함 상태를 결정하도록 되어 있고, 제 2 전지셀과 제 2 밸런싱 회로 사이의 도전 경로의 저항을 기반으로 제 2 전지셀과 제 2 밸런싱 회로 사이의 도전 경로의 저항을 기반으로 제 2 전지셀과 제 2 밸런싱 회로 사이의 개방 회로 결함 상태를 결정하도록 되어 있으며, 제 1 밸런싱 회로의 트랜지스터의 동작 실패 및 제 2 밸런싱 회로의 트랜지스터의 동작 실패를 결정하도록 구성함으로써, 전지셀과 셀 밸런싱 회로 사이의 개방 회로 결함 상태를 검출할 수 있는 전지 시스템이 개선됨을 확인하고, 본 발명을 완성하기에 이르렀다.
본 발명의 하나의 예시적인 실시예에 따른 전지 시스템이 제공된다. 전지 시스템은 제 1 전지셀, 제 1 밸런싱 회로, 제 2 전지셀, 및 제 2 밸런싱 회로를 갖는 전지모듈을 포함한다. 제 1 전지셀은 제 1 및 제 2 전기 단자를 구비한다. 제 1 전지셀의 제 1 전기 단자는 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 1 전기 센싱 라인에 전기적으로 연결된다. 제 1 전지셀의 제 2 전기 단자는 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 2 전기 센싱 라인에 전기적으로 연결된다. 제 1 셀 밸런싱 회로는 제 1 및 제 2 전기 센싱 라인에 전기적으로 결합된다. 제 1 셀 밸런싱 회로는 그 내부에 제 1 트랜지스터를 구비한다. 제 2 전지셀은 제 1 및 제 2 전기 단자를 구비한다. 제 2 전지셀의 제 1 전기 단자는 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 2 전기 센싱 라인에 전기적으로 결합된다. 제 2 전지셀의 제 2 전기 단자는 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 3 전기 센싱 라인에 전기적으로 연결된다. 제 2 셀 밸런싱 회로는 제 2 및 제 3 전기 센싱 라인에 전기적으로 연결된다. 제 2 셀 밸런싱 회로는 그 내부에 제 2 트랜지스터를 구비한다. 전지 시스템은 제 1, 제 2 및 제 3 전기 센싱 라인, 및 제 1 및 제 2 트랜지스터에 전기적으로 연결되는 컴퓨터를 더 포함한다. 상기 컴퓨터는 제 1 셀 밸런싱 회로의 제 1 트랜지스터가 작동하지 않는 동안, 제 2 전기 센싱 라인과 제 1 전기 센싱 라인 사이의 제 1 전압을 측정하도록 프로그램 되어 있다. 상기 컴퓨터는 제 1 셀 밸런싱 회로의 제 1 트랜지스터를 작동시키는 제 1 제어 신호를 생성하도록 더 프로그램 되어 있다. 상기 컴퓨터는 제 1 셀 밸런싱 회로의 제 1 트랜지스터가 작동하는 동안, 제 2 전기 센싱 라인과 제 1 전기 센싱 라인 사이의 제 2 전압을 측정하도록 더 프로그램 되어 있다. 상기 컴퓨터는 기억 장치에 저장된 테이블로부터 제 1 저항값을 불러오도록 더 프로그램 되어 있다. 상기 제 1 저항값은 제 1 전지셀과 제 1 셀 밸런싱 회로 사이를 연결하는 제 1 도전 경로의 기 측정된 저항 레벨에 대응한다. 상기 컴퓨터는 제 1 및 제 2 전압, 및 제 1 저항값에 기반하여 제 1 셀 밸런싱 회로를 통해 흐르는 제 1 셀 밸런싱 전류를 결정하도록 더 프로그램 되어 있다. 상기 컴퓨터는 제 1 셀 밸런싱 전류가 제 1 임계 전류 보다 큰 경우에는 제 1 전지셀과 제 1 셀 밸런싱 회로 사이의 제 1 개방 회로 결함 상태를 결정하도록 더 프로그램 되어 있다.
본 발명의 또 다른 실시예에 따른 전지모듈의 개방 회로 결함 상태를 결정하기 위한 방법이 제공된다. 상기 방법은 전지모듈 및 컴퓨터를 제공하는 단계를 포함하며, 상기 전지모듈은 제 1 및 제 2 전지셀, 및 제 1 및 제 2 셀 밸런싱 회로를 구비한다. 제 1 전지셀은 제 1 및 제 2 전기 단자를 구비한다. 제 1 전지셀의 제 1 전기 단자는 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 1 전기 센싱 라인에 전기적으로 결합된다. 제 1 전지셀의 제 2 전기 단자는 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 2 전기 센싱 라인에 전기적으로 결합된다. 제 1 셀 밸런싱 회로는 제 1 및 제 2 전기 센싱 라인에 전기적으로 연결된다. 제 1 셀 밸런싱 회로는 그 내부에 제 1 트랜지스터를 구비한다. 제 2 전지셀은 제 1 및 제 2 전기 단자를 구비한다. 제 2 전지셀의 제 1 전기 단자는 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 2 전기 센싱 라인에 전기적으로 연결된다. 제 2 전지셀의 제 2 전기 단자는 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 3 전기 센싱 라인에 전기적으로 결합된다. 제 2 셀 밸런싱 회로는 제 2 및 제 3 전기 센싱 라인에 전기적으로 연결된다. 제 2 셀 밸런싱 회로는 그 내부에 제 2 트랜지스터를 구비한다. 상기 컴퓨터는 제 1, 제 2 및 제 3 전기 센싱 라인, 및 제 1 및 제 2 트랜지스터에 전기적으로 연결된다. 상기 방법은 제 1 셀 밸런싱 회로의 제 1 트랜지스터가 작동하지 않는 동안, 상기 컴퓨터를 이용하여 제 2 전기 센싱 라인과 제 1 전기 센싱 라인 사이의 제 1 전압을 측정하는 단계를 포함한다. 상기 방법은 컴퓨터를 이용하여 제 1 셀 밸런싱 회로의 제 1 트랜지스터를 작동시키는 제 1 제어 신호를 생성하는 단계를 더 포함한다. 상기 방법은 제 1 셀 밸런싱 회로의 제 1 트랜지스터가 작동하는 동안, 상기 컴퓨터를 이용하여 제 2 전기 센싱 라인과 제 1 전기 센싱 라인 사이의 제 2 전압을 측정하는 단계를 더 포함한다. 상기 방법은 컴퓨터를 이용하여 기억 장치에 저장된 테이블로부터 제 1 저항값을 불러오는 단계를 더 포함한다. 상기 제 1 저항값은 제 1 전지셀과 제 1 셀 밸런싱 회로 사이를 연결하는 제 1 도전 경로의 기 측정된 저항 레벨에 대응한다. 상기 방법은 컴퓨터를 이용하여 제 1 및 제 2 전압, 및 제 1 저항값에 기반하여 제 1 셀 밸런싱 회로를 통해 흐르는 제 1 셀 밸런싱 전류를 결정하는 단계를 더 포함한다. 상기 방법은 제 1 셀 밸런싱 전류가 제 1 임계 전류보다 큰 경우에는 제 1 전지셀과 제 1 셀 밸런싱 회로 사이의 제 1 개방 회로 결함 상태를 결정하는 단계를 더 포함한다.
도 1은 본 발명의 하나의 실시예에 따른 전지 시스템의 개략도이다;
도 2는 도 1의 전지 시스템에 의해 이용되는 예시적인 테이블의 개략도이다; 및
도 3 내지 도 6은 도 1의 전지 시스템에서 전지모듈의 개방 회로 결함 상태를 결정하기 위한 방법의 흐름도이다;
도 1을 참조하면, 본 발명의 하나의 실시예에 따른 전지 시스템(10)이 제공된다. 상기 전지 시스템(10)은 전지모듈(12) 및 컴퓨터(14)를 포함한다. 상기 전지모듈(12)은 전지셀들(20, 22) 및 모니터링 회로(30)를 포함한다. 상기 전지모듈(12)의 장점은 컴퓨터(14)가 제 1 전지셀(20)과 제 1 셀 밸런싱 회로(90) 사이의 개방 회로 결함 상태 및 제 2 전지셀(22)과 제 2 밸런싱 회로(92) 사이의 개방 회로 결함 상태를 결정하도록 되어 있는 것이다. 또한, 상기 컴퓨터(14)는 제 1 밸런싱 회로(90)의 트랜지스터의 동작 실패(operational failure) 및 제 2 밸런싱 회로(92)의 트랜지스터의 동작 실패를 결정하는 것에 적합하다.
개방 회로 결함 상태는 정상적으로 도전 경로가 손상되거나 또는 손상된 후 필요에 따라 전류가 흐를 수 없는 경우에 발생한다.
상기 제 1 전지셀(20)은 제 1 전기 단자(41) 및 제 2 전기 단자(42)를 포함한다. 하나의 실시예에서, 제 1 전지셀(20)은 파우치형 리튬 이온 전지셀이다. 또 다른 실시예에서, 제 1 전지셀(20)은 당업자에게 알려진 또 다른 타입의 전지셀이다. 제 1 전지셀(20)은, 이하에서 더 상세히 설명되는 바와 같이, 모니터링 회로(30)의 제 1 밸런싱 회로(90)에 전기적으로 연결되도록 되어 있다.
제 2 전지셀(22)은 제 1 전기 단자(51) 및 제 2 전기 단자(52)를 포함한다. 하나의 실시예에서, 제 2 전지셀(22)은 파우치형 리튬 이온 전지셀이다. 또 다른 실시예에서, 제 2 전지셀(22)은 당업자에게 알려진 또 다른 타입의 전지셀이다. 제 2 전지셀(22)은, 이하에서 더 상세히 설명되는 바와 같이, 모니터링 회로(30)의 제 2 밸런싱 회로(92)에 전기적으로 연결되도록 되어 있다.
상기 모니터링 회로(30)는 전지셀들(20, 22)의 충전 상태를 전기적으로 조절하고, 전지셀들(20, 22)을 모니터링하기 위해 제공된다. 상기 모니터링 회로(30)는 회로 기판(80), 전기 커넥터(82), 제 1 밸런싱 회로(90), 제 2 밸런싱 회로(92) 및 전기 센싱 라인들(101, 102, 103)을 포함한다.
상기 회로 기판(80)은 전기 커넥터(82), 제 1 밸런싱 회로(90), 제 2 밸런싱 회로(92), 및 전기 센싱 라인들(101, 102, 103)을 그 위에 유지하기 위해 제공된다.
상기 전기 커넥터(82)는 전지셀들(20, 22)을 모니터링 회로(30)에 전기적으로 연결하기 위해 제공된다. 상기 전기 커넥터(82)는 하우징(110) 및 커넥터 연결부들(120, 122, 124, 126, 128, 130)을 포함한다.
상기 커넥터 연결부들(120, 122)은 제 1 전지셀(20) (및 도체(400))의 제 1 전기 단자(41)를 제 1 밸런싱 회로(90)에 전기적으로 연결하기 위해 서로 분리 가능하게 결합되도록 구성된다.
상기 커넥터 연결부들(124, 126)은 제 1 전지셀(20) (및 도체(401))의 제 2 전기 단자(42)를 제 1 밸런싱 회로(90)에 전기적으로 연결하고, 제 2 전지셀(22)의 제 1 전기 단자(51)를 제 2 밸런싱 회로(92)에 전기적으로 연결하기 위해 서로 분리 가능하게 결합되도록 구성된다.
상기 커넥터 연결부들(128, 130)은 제 2 전지셀(22)의 제 2 전기 단자(52)를 제 2 밸런싱 회로(92)에 전기적으로 연결하기 위해 서로 분리 가능하게 결합되도록 구성된다.
상기 제 1 밸런싱 회로(90)는 개방 회로 결함 상태가 제 1 전지셀(20)과 제 1 밸런싱 회로(90) 사이에 존재하지 않으면 제 1 전지셀(20)로부터 전류를 선택적으로 방전하도록 되어 있다. 제 1 밸런싱 회로(90)는 레지스터들(170, 172, 174, 176, 178), 트랜지스터(190), 캐패시터(194), 제너 다이오드(198), 전기 라인부(210) 및 전기 노드들(240, 242, 244, 246, 248)을 포함한다.
상기 트랜지스터(190)는 제 1 전지셀(20)로부터의 밸런싱 전류(balancing current)를 제어하도록 되어 있다. 상기 트랜지스터(190)는 게이트 단자(G1), 드레인 단자(D1), 소스 단자(S1) 및 내부 다이오드(DI1)를 포함한다.
상기 전기 라인부(210)는 전기 커넥터(88)의 커넥터 연결부(126)와 제 1 밸런싱 회로(90)의 전기 노드(240) 사이에 연결되어 연장된다. 상기 레지스터(170)는 전기 노드(240)와 트랜지스터(190)의 드레인 단자(D1) 사이에 연결되어 연장된다. 상기 소스 단자(S1)는 전기 노드(246)에 연결된다. 상기 전기 노드(246)는 커넥터 연결부(122)에 추가로 연결된 전기 라인부(222)에 연결된다. 상기 게이트 단자(G1)는 전기 노드(244)에 연결된다. 상기 레지스터(174)는 전기 노드(244)와 전기 노드(246) 사이에 연결되고, 게이트 단자(G1)와 레지스터(190)의 소스 단자(S1) 사이에 병렬로 전기적으로 연결된다. 상기 레지스터(176)는 전기 노드(244)와 컴퓨터(14) 사이에서 도체(228)를 통해 연결된다. 상기 레지스터(178)는 전기 노드(246)와 전기 노드(248) 사이에 연결된다. 상기 전기 노드(248)는 또한, 센싱 라인(10)을 통해 컴퓨터(14)에 전기적으로 연결된다. 상기 레지스터(172)는 전기 노드(240)와 전기 노드(242) 사이에 전기적으로 연결된다. 상기 전기 노드(242)는 또한, 센싱 라인(102)을 통해 컴퓨터(14)에 전기적으로 연결된다. 상기 커패시터(194)는 전기 노드(242)와 접지부 사이에 연결된다. 또한, 상기 제너 다이오드(198)는 전기 노드(242)와 전기 노드(248) 사이에 연결되고, 전기 센싱 라인들(101, 102) 사이에 전기적으로 연결된다.
상기 컴퓨터(14)는 여기에 설명된 산술 및 논리 기능을 수행하도록 프로그램 되어 있다. 제 1 실시예에서, 상기 컴퓨터는, 회로 기판(80)에 연결되어 있고, 전기 센싱 라인들(101, 102, 103) 및 전기 센싱 라인들(228, 328)에 전기적으로 연결되어 있는 제 1 연산 유닛(예를 들면, 주문형 집적 회로(ASIC))과, 회로 기판(80)의 외부에 배치된 제 2 연산 유닛(예를 들면, 마이크로 컨트롤러)과 같은 하나 이상의 연산 유닛으로 구성된다. 상기 제 1 연산 유닛(예를 들어, ASIC)은 모든 측정된 전압 레벨을 포함하는 통신 버스 데이터를 통해 제 2 연산 유닛(예를 들어, 마이크로 컨트롤러)에 대해 동작 가능하도록 통신된다. 마이크로 컨트롤러는 마이크로 프로세서와 메모리 장치를 포함한다. 제 1 실시예에서, 상기 마이크로 컨트롤러 및 ASIC는 공동으로 본원의 컴퓨터로 해석될 수 있다. 또한, 제 1 실시예에서, 도 3 내지 도 6에 기재되어 있는, 전압을 측정하고, 트랜지스터를 제어하기 위한 제어 신호를 발생시키는 것과 관련된 단계들은 ASIC에 의해 수행될 수 있으며, 저항값을 불러오는 것, 셀 밸런싱 전류를 결정하는 것, 개방 회로 결함 상태를 결정하는 것, 트랜지스터의 동작 실패를 결정하는 것 및 결함값을 저장하는 것과 관련된 단계들은 마이크로 컨트롤러에 의해 수행될 수 있다. 제 2 실시예에서, 상기 컴퓨터(14)는 회로 기판(80)에 배치되어 있는 단일 연산 유닛이다.
작동 중에 상기 제 1 전지셀(20)과 제 1 밸런싱 회로(90) 사이에 개방 회로 결함 상태가 존재하지 않는 경우에는, 상기 컴퓨터(14)는 트랜지스터(190)를 작동시키는 제어 신호를 생성하도록 프로그램 되어 있으며, 이에 응답하여 밸런싱 전류는 제 1 전지셀(20)로부터 흐르기 시작하여 전기 커넥터(82)의 커넥터 연결부(124, 126)를 통해, 또한 레지스터(170) 및 트랜지스터(190)를 통해, 또한 커넥터 연결부(120, 122)를 통해 다시 제 1 전지셀(20)로 흘러 돌아온다. 상기 컴퓨터(14)는 트랜지스터(190)를 턴 오프(turn off) 시키는 제어 신호를 생성하는 것을 멈추도록 더 프로그램 되어 있다.
상기 제 2 밸런싱 회로(92)는, 제 2 전지셀(22)과 제 2 밸런싱 회로(92) 사이에 개방 회로 결함 상태가 존재하는 않는 경우에는, 제 2 전지셀(22)로부터 전류를 선택적으로 방전하도록 되어 있다. 제 2 밸런싱 회로(92)는 레지스터들(270, 272, 274, 276), 트랜지스터(290), 캐패시터(294), 제너 다이오드(298), 전기 라인부들(310, 323) 및 전기 노드들(340, 342, 344, 346)을 포함한다.
상기 트랜지스터(290)는 제 2 전지셀(22)로부터의 밸런싱 전류를 제어하도록 되어 있다. 상기 트랜지스터(290)는 게이트 단자(G2), 드레인 단자(D2), 소스 단자(S2) 및 내부 다이오드(DI2)를 포함한다.
상기 전기 라인부(310)는 전기 커넥터(82)의 커넥터 연결부(130)와 제 2 밸런싱 회로(92)의 전기 노드(340) 사이에 연결되어 연장된다. 상기 레지스터(270)는 전기 노드(340)와 트랜지스터(290)의 드레인 단자(D2) 사이에 연결되어 연장된다. 상기 소스 단자(S2)는 전기 노드(346)에 연결된다. 상기 전기 라인부(323)는 전기 노드(346)와 전기 노드(240) 사이에 연결된다. 상기 게이트 단자(G2)는 전기 노드(344)에 연결된다. 상기 레지스터(274)는 전기 노드(344)와 전기 노드(346) 사이에 연결되고, 게이트 단자(G2)와 트랜지스터(290)의 소스 단자(S2) 사이에 병렬로 전기적으로 연결된다. 상기 레지스터(276)는 전기 노드(344)와 컴퓨터(14) 사이에서 도체(328)를 통해 연결된다. 상기 레지스터(272)는 전기 노드(340)와 전기 노드(342) 사이에 전기적으로 연결된다. 상기 전기 노드(342)는 또한, 센싱 라인(103)을 통해 컴퓨터(14)에 전기적으로 연결된다. 상기 커패시터(294)는 전기 노드(342)와 접지부 사이에 연결된다. 또한, 상기 제너 다이오드(298)는 전기 노드(342)와 전기 노드(242) 사이에 연결되고, 전기 센싱 라인들(103, 102) 사이에 전기적으로 연결된다.
작동 중에 상기 제 2 전지셀(22)과 제 2 밸런싱 회로(92) 사이에 개방 회로 결함 상태가 존재하지 않는 경우에는, 상기 컴퓨터(14)는 트랜지스터(290)를 작동시키는 제어 신호를 생성하도록 프로그램 되어 있으며, 이에 응답하여 밸런싱 전류는 제 2 전지셀(22)로부터 흐르기 시작하여 전기 커넥터(82)의 커넥터 연결부들(128, 130)을 통해, 또한 레지스터(270) 및 트랜지스터(290)를 통해, 또한 커넥터 연결부들(126, 124)을 통해 제 2 전지셀(22)로 흘러 돌아온다. 상기 컴퓨터(14)는 트랜지스터(290)를 턴 오프(turn off) 시키는 제어 신호를 생성하는 것을 멈추도록 더 프로그램 되어 있다.
제 1 전지셀(20) 및 제 1 밸런싱 회로(90)와 관련된 개방 회로 결함 상태를 결정하기 위한 방법론에 대한 개요가 이제 설명될 것이다. 유사한 방법론은 제 2 전지셀(22) 및 제 2 밸런싱 회로(92)와 관련된 개방 회로 결함 상태를 결정하는데 이용된다. 상기 방법은, 제 1 전지셀(20)의 제 2 단자(42)와 제 1 밸런싱 회로(90)의 전기 노드(240) 사이의 도전 경로의 저항은 제 1 전지셀(20)의 제 1 단자(41)와 제 1 밸런싱 회로(90)의 전기 노드(246) 사이의 도전 경로의 저항과 실질적으로 동일한 것으로 가정한다.
제 1 전지셀(20)의 제 2 단자(42)와 전기 노드(240) 사이의 저항은, 제 2 단자(42)와 커넥터 연결부(124) 사이에 연결되어 있는 전기 도체(401)의 저항, 커넥터 연결부들(124, 126)의 저항 및 전기 라인부(210)의 저항을 포함한다. 제 1 전지셀(20)의 제 1 단자(41)와 전기 노드(246) 사이의 선로 저항은 제 1 단자(41)와 커넥터 연결부(120) 사이에 연결되어 있는 전기 도체(400)의 저항, 커넥터 연결부들(120, 122)의 저항 및 전기 라인부(222)의 저항을 포함한다.
또한, 본 출원인은 제 1 밸런싱 회로(90)를 통해 흐르는 셀 밸런싱 전류가 제 1 임계 전류보다 큰 경우에 제 1 전지셀(20)의 제 2 단자(42)와 전기 노드(240)의 사이, 또는 제 1 전지셀(20)의 제 1 단자(41)와 전기 노드(246)의 사이에 개방 회로 결함 상태가 존재한다고 결정한다. 또한, 본 출원인은 제 1 밸런싱 회로(90)를 통해 흐르는 셀 밸런싱 전류가 제 2 임계 전류(제 2 임계 전류는 제 1 임계 전류보다 작음)보다 작은 경우에 트랜지스터(90)의 동작 실패가 발생한 것으로 결정한다.
흐름 밸런싱 회로(91)의 셀 밸런싱 전류는 전기 센싱 라인들(100, 102)의 전압 및 제 1 전지셀(20)의 제 2 단자(42)와 전기 노드(240)의 사이의 기 측정된 저항, 또는 제 1 전지셀(20)의 제 1 단자(41)와 전기 노드(246) 사이의 기 측정된 저항을 기반으로 결정된다.
도 5를 참조하면, 제 1 및 제 2 밸런싱 회로(90, 92)의 밸런싱 전류를 결정하기 위해 컴퓨터에 의해 이용된 기 측정된 저항값들을 갖는 예시적인 테이블(450)이 도시되어 있다. 상기 테이블(450)은 기억 장치(107)에 저장되어 있고, 기록들(452, 454)을 포함한다. 상기 기록(452)은 제 1 전지셀(20)의 제 2 단자(42)와 전기 노드(240) 사이의 평균 저항값을 포함하며, 평균 저항값은 제 1 밸런싱 회로(90)의 셀 밸런싱 전류를 결정하기 위해 컴퓨터에 의해 이용된다. 또한, 상기 기록(454)은 제 2 전지셀(22)의 제 2 단자(52)와 전기 노드(340) 사이의 평균 저항값을 포함하며, 평균 저항값은 제 2 밸런싱 회로(92)의 셀 밸런싱 전류를 결정하기 위해 컴퓨터에 의해 이용된다.
도 1 및 도 3 내지 도 6을 참조하여, 본 발명의 또 다른 실시예에 따른 전지모듈(12)의 개방 회로 결함 상태를 결정하기 위한 방법의 흐름도가 설명될 것이다.
단계 (500)에서, 사용자는 전지모듈(12) 및 컴퓨터(14)를 제공한다. 상기 전지모듈(12)은 제 1 및 제 2 전지셀(20, 22), 제 1 및 제 2 셀 밸런싱 회로(90, 92)를 포함한다. 제 1 전지셀(20)은 제 1 및 제 2 전기 단자(41, 42)를 구비한다. 제 1 전지셀(20)의 제 1 전기 단자(41)는, 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 1 전기 센싱 라인(101)에 전기적으로 연결된다. 제 1 전지셀(20)의 제 2 전기 단자(42)는, 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 2 전기 센싱 라인(102)에 전기적으로 연결된다. 제 1 셀 밸런싱 회로(90)는 제 1 및 제 2 전기 센싱 라인(101, 102)에 전기적으로 연결된다. 제 1 셀 밸런싱 회로(90)는 그 내부에 트랜지스터(190)를 구비한다. 제 2 전지셀(22)은 제 1 및 제 2 전기 단자(51, 52)를 구비한다. 제 2 전지셀(22)의 제 1 전기 단자(51)는, 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 2 전기 센싱 라인(102)에 전기적으로 연결된다. 제 2 전지셀(22)의 제 2 전기 단자(52)는, 그들 사이가 개방 회로 결함 상태가 아닌 경우에는 제 3 전기 센싱 라인(103)에 전기적으로 연결된다. 제 2 셀 밸런싱 회로(92)는 제 2 및 제 3 전기 센싱 라인(102, 103)에 전기적으로 연결된다. 제 2 셀 밸런싱 회로(92)는 그 내부에 트랜지스터(290)를 가진다. 상기 컴퓨터(14)는 제 1, 제 2 및 제 3 전기 센싱 라인(101, 102, 103), 및 제 1 및 제 2 트랜지스터(190, 290)에 전기적으로 연결된다. 단계(500) 이후에, 방법은 단계(502)로 진행한다.
단계(502)에서, 상기 컴퓨터(14)는 제 1 셀 밸런싱 회로(90)의 트랜지스터(190)가 작동하지 않는(turned off) 동안, 제 2 전기 센싱 라인(102)과 제 1 전기 센싱 라인(101) 사이의 제 1 전압을 측정한다.
단계(504)에서, 상기 컴퓨터(14)는 제 1 셀 밸런싱 회로(90)의 제 1 트랜지스터(190)를 작동시키기 위한 제 1 제어 신호를 생성한다. 단계(504) 이후에, 방법은 단계(506)로 진행한다.
단계(506)에서, 상기 컴퓨터(14)는 제 1 셀 밸런싱 회로(90)의 트랜지스터(190)가 작동하는 동안, 제 2 전기 센싱 라인(102)과 제 1 전기 센싱 라인(101) 사이의 제 2 전압을 측정한다. 단계(506) 이후에, 방법은 단계(520)로 진행한다.
단계(520)에서, 상기 컴퓨터(14)는 기억 장치(107)에 저장된 테이블(450) (도 2에 도시되어 있음)로부터 제 1 저항값을 불러온다. 제 1 저항값은 제 1 전지셀(20)과 제 1 셀 밸런싱 회로(92) 사이를 연결하는 제 1 도전 경로의 기 측정된 저항 레벨에 대응한다. 단계(520) 이후에, 방법은 단계(522)로 진행한다.
단계(522)에서, 상기 컴퓨터(14)는 제 1 셀 밸런싱 회로(90)를 통해 흐르는 제 1 셀 밸런싱 전류를 다음의 식을 이용하여 결정한다: 제 1 셀 밸런싱 전류 = (제 1 전압 - 제 2 전압) / (2 * 제 1 저항값). 단계(522) 이후에, 방법은 단계(524)로 진행한다.
단계(524)에서, 상기 컴퓨터(14)는 제 1 셀 밸런싱 전류가 제 1 임계 전류보다 큰지에 대해 판정한다. 단계(524)의 값이 "예" 이면, 방법은 단계(526)로 진행한다. 그렇지 않으면, 방법은 단계(528)로 진행한다.
단계(526)에서, 상기 컴퓨터(14)는 제 1 전지셀(20)과 제 1 셀 밸런싱 회로(90) 사이에 개방 회로 결함 상태가 존재한다고 결정하고, 제 1 개방 회로 결함 상태를 나타내는 제 1 결함값을 기억 장치(107)에 저장한다. 단계(526) 이후에, 방법은 단계(540)로 진행한다.
다시 단계(524)를 참조하면, 단계(524)의 값이 "아니오" 이면, 방법은 단계(528)로 진행한다. 단계(528)에서, 상기 컴퓨터(14)는 제 1 셀 밸런싱 회로가 제 2 임계 전류보다 작은지에 대해 판정한다. 상기 제 2 임계 전류는 제 1 임계 전류보다 작다. 단계(528)의 값이 "예" 이면, 방법은 단계(530)로 진행한다. 그렇지 않으면, 방법은 단계(540)로 진행한다.
단계(530)에서, 상기 컴퓨터(14)는 제 1 셀 밸런싱 회로(90)의 트랜지스터(190)의 동작 실패를 결정하고, 트랜지스터(190)의 동작 실패를 나타내는 제 2 결함값을 기억 장치(107)에 저장한다. 단계(530) 이후에, 방법은 단계(540)로 진행한다.
단계(540)에서, 상기 컴퓨터(14)는 제 2 셀 밸런싱 회로(92)의 트랜지스터(290)가 작동하지 않는 동안, 제 3 전기 센싱 라인(103)과 제 2 전기 센싱 라인(102) 사이의 제 3 전압을 측정한다. 단계(540) 이후에, 방법은 단계(542)로 진행한다.
단계(542)에서, 상기 컴퓨터(14)는 제 2 셀 밸런싱 회로(92)의 트랜지스터(290)를 작동시키기 위한 제 2 제어 신호를 생성한다. 단계(542) 이후에, 방법은 단계(544)로 진행한다.
단계(544)에, 상기 컴퓨터(14)는 제 2 셀 밸런싱 회로(92)의 트랜지스터(290)가 작동하는 동안, 제 3 전기 센싱 라인(103)과 제 2 전기 센싱 라인(102) 사이의 제 4 전압을 측정한다. 단계(544) 이후에, 방법은 단계(546)으로 진행한다.
단계(546)에서, 상기 컴퓨터(14)는 기억 장치(107)에 저장된 테이블(450)로부터 제 2 저항값을 불러온다. 제 2 저항값은 제 2 전지셀(22)과 제 2 셀 밸런싱 회로(92) 사이를 연결하는 제 2 도전 경로의 기 측정된 저항 레벨에 대응한다. 단계(546) 이후에, 방법은 단계(548)로 진행한다.
단계(548)에서, 상기 컴퓨터(14)는 제 2 셀 밸런싱 회로를 통해 흐르는 제 2 셀 밸런싱 전류를 다음의 식을 이용하여 결정한다: 제 2 셀 밸런싱 전류 = (제 3 전압 - 제 4 전압) / (2 * 제 2 저항값). 단계(548) 이후에, 방법은 단계(550)로 진행한다.
단계(550)에서, 상기 컴퓨터(14)는 제 2 셀 밸런싱 전류가 제 1 임계 전류보다 큰지에 대해 판정한다. 단계(550)의 값이 "예" 이면, 방법은 단계(552)로 진행한다. 그렇지 않으면, 방법은 단계(560)로 진행한다.
단계(552)에서, 상기 컴퓨터(14)는 제 2 전지셀(22)과 제 2 셀 밸런싱 회로(92) 사이의 제 2 개방 회로 결함 상태를 결정하고, 기억 장치(107)에 제 2 개방 회로 결함 상태를 나타내는 제 3 결함값을 저장한다. 단계(552) 이후에, 방법은 단계(502)로 되돌아 간다.
다시 단계(550)를 참조하면, 단계(550)의 값이 "아니오" 이면, 방법은 단계(560)로 진행한다. 단계(560)에서, 상기 컴퓨터(14)는 제 2 셀 밸런싱 전류가 제 2 임계 전류보다 작은지에 대해 판정한다. 단계(560)의 값이 "예" 이면, 방법은 단계(562)로 진행한다. 그렇지 않으면, 방법은 단계(502)로 되돌아 간다.
단계(562)에서, 상기 컴퓨터(14)는 제 2 셀 밸런싱 회로(92)의 트랜지스터(290)의 동작 실패를 결정하고, 트랜지스터(290)의 동작 실패를 나타내는 제 4 결함값을 기억 장치(107)에 저장한다. 단계(562) 이후에, 방법은 단계(502)로 되돌아 간다.
상술한 방법은 적어도 부분적으로 하나 이상의 기억 장치, 또는 방법을 실행하기 위한 컴퓨터 실행 가능 명령을 갖는 컴퓨터 판독 가능 매체의 형태로 구현될 수 있다. 상기 기억 장치는, 하드 드라이브, 램 메모리, 플래시 메모리, 및 당업자에게 공지된 컴퓨터 판독 가능 매체 중 하나 이상을 포함할 수 있다. 컴퓨터 실행 가능 명령이 하나 이상의 컴퓨터 또는 컴퓨터에 의해 로딩되어 실행될 때, 하나 이상의 컴퓨터 또는 컴퓨터는 본 방법의 관련 단계를 수행하도록 프로그램된 장치가 된다.
본 명세서에 기재된 전지 시스템 및 방법은 다른 전지 시스템 및 방법에 비해 실질적인 이점을 제공한다. 특히, 전지 시스템의 장점은, 전지 시스템이, 제 1 전지셀과 제 1 밸런싱 회로 사이의 도전 경로의 저항을 기반으로 제 1 전지셀과 전지모듈의 제 1 밸런싱 회로 사이의 개방 회로 결함 상태를 결정하도록 되어 있다는 것과, 제 2 전지셀과 제 2 밸런싱 회로 사이의 도전 경로의 저항을 기반으로 제 2 전지셀과 제 2 밸런싱 회로 사이의 개방 회로 결함 상태를 결정하도록 되어 있다는 것이다. 또한, 전지 시스템은 제 1 밸런싱 회로의 트랜지스터의 동작 실패 및 제 2 밸런싱 회로의 트랜지스터의 동작 실패를 결정하도록 되어 있다.
비록 본 발명은 단지 제한된 수의 예시들에만 관련하여 구체적으로 기술되었지만, 본 발명이 상기에 표현된 예시들에만 한정되는 것은 아니라는 점을 인식해야 한다. 또한, 본 발명은 변형, 변경, 교체 또는 여기에 표현된 것 뿐만 아니라 본 발명의 의도와 범주에 적합하도록 상응하는 조합으로 얼마든지 부합하도록 수정될 수 있다. 더욱이, 비록 본 발명의 다양한 예시들이 표현되었지만, 본 발명의 양상은 단지 표현된 예시들의 일부만을 포함할 수 있다는 점을 인식해야 한다. 따라서, 본 발명은 앞선 설명에 의해 한정되는 것은 아니다.
본 발명에 따른 전지 시스템 및 방법은 제 1 전지셀과 제 1 밸런싱 회로 사이의 도전 경로의 저항을 기반으로 제 1 전지셀과 전지모듈의 제 1 밸런싱 회로 사이의 개방 회로 결함 상태를 결정하도록 되어 있고, 제 2 전지셀과 제 2 밸런싱 회로 사이의 도전 경로의 저항을 기반으로 제 2 전지셀과 제 2 밸런싱 회로 사이의 도전 경로의 저항을 기반으로 제 2 전지셀과 제 2 밸런싱 회로 사이의 개방 회로 결함 상태를 결정하도록 되어 있으며, 제 1 밸런싱 회로의 트랜지스터의 동작 실패 및 제 2 밸런싱 회로의 트랜지스터의 동작 실패를 결정하도록 구성함으로써, 전지셀과 셀 밸런싱 회로 사이의 개방 회로 결함 상태를 검출할 수 있는 전지 시스템이 개선되는 효과가 있다.

Claims (12)

  1. 제 1 전지셀(battery cell), 제 1 셀 밸런싱 회로(balancing circuit), 제 2 전지셀, 및 제 2 셀 밸런싱 회로를 포함하는 전지모듈(battery module); 및
    제 1 전기 센싱 라인(electrical sense line), 제 2 전기 센싱 라인, 제 3 전기 센싱 라인, 제 1 트랜지스터(transistor) 및 제 2 트랜지스터에 전기적으로 연결되어 있는 컴퓨터(computer);
    를 포함하고 있고,
    상기 제 1 전지셀은 제 1 전기 단자(electrical terminal) 및 제 2 전기 단자를 포함하고 있고, 상기 제 1 전지셀의 제 1 전기 단자는 상기 제 1 전기 단자와 상기 제 1 전기 센싱 라인 사이가 개방 회로 결함 상태(open circuit fault condition)가 아닌 경우에 제 1 전기 센싱 라인에 전기적으로 연결되어 있으며, 제 1 전지셀의 제 2 전기 단자는 상기 제 2 전기 단자와 상기 제 2 전기 센싱 라인 사이가 개방 회로 결함 상태가 아닌 경우에 제 2 전기 센싱 라인에 전기적으로 연결되어 있고;
    상기 제 1 셀 밸런싱 회로는 제 1 및 제 2 전기 센싱 라인에 전기적으로 연결되어 있고, 제 1 트랜지스터를 내부에 포함하고 있으며;
    상기 제 2 전지셀은 제 1 및 제 2 전기 단자를 포함하는 있고, 상기 제 2 전지셀의 제 1 전기 단자는 상기 제 1 전기 단자와 상기 제 2 전기 센싱 라인 사이가 개방 회로 결함 상태가 아닌 경우에 제 2 전기 센싱 라인에 전기적으로 연결되어 있으며, 상기 제 2 전지셀의 제 2 전기 단자는 상기 제 2 전기 단자와 상기 제 3 전기 센싱 라인 사이가 개방 회로 결함 상태가 아닌 경우에 제 3 전기 센싱 라인에 전기적으로 연결되어 있고;
    상기 제 2 셀 밸런싱 회로는 제 2 및 제 3 전기 센싱 라인에 전기적으로 연결되어 있고, 제 2 트랜지스터를 내부에 포함하고 있으며;
    상기 컴퓨터는, 제 1 셀 밸런싱 회로의 제 1 트랜지스터가 작동하지 않는(turn off) 동안, 제 2 전기 센싱 라인과 제 1 전기 센싱 라인 사이의 제 1 전압을 측정하도록 더 프로그램 되어 있고;
    상기 컴퓨터는, 제 1 셀 밸런싱 회로의 제 1 트랜지스터를 작동시키는(turn on) 제 1 제어 신호(control signal)를 생성하도록 더 프로그램 되어 있으며;
    상기 컴퓨터는, 제 1 셀 밸런싱 회로의 제 1 트랜지스터가 작동하는 동안, 제 2 전기 센싱 라인과 제 1 전기 센싱 라인 사이의 제 2 전압을 측정하도록 더 프로그램 되어 있고;
    상기 컴퓨터는 기억 장치(memory device)에 저장된 테이블(table)로부터 제 1 저항값(resistance value)을 불러오도록 더 프로그램 되어 있고, 상기 제 1 저항값은 제 1 전지셀과 제 1 셀 밸런싱 회로 사이를 연결하는 제 1 도전 경로(conductive path)의 기 측정된 저항 레벨(resistance level)에 대응하며;
    상기 컴퓨터는 제 1 및 2 전압, 및 제 1 저항값에 기반하여 제 1 셀 밸런싱 회로를 통해 흐르는 제 1 셀 밸런싱 전류(cell balancing current)를 결정하도록 더 프로그램 되어 있고;
    상기 컴퓨터는 제 1 셀 밸런싱 전류가 제 1 임계 전류(threshold current) 보다 큰 경우에, 제 1 전지셀과 제 1 셀 밸런싱 회로 사이의 제 1 개방 회로 결함 상태를 결정하도록 더 프로그램 되어 있으며;
    상기 컴퓨터는 제 1 셀 밸런싱 전류가 제 2 임계 전류보다 작고 상기 제 2 임계 전류가 제 1 임계 전류보다 작은 경우, 제 1 셀 밸런싱 회로에서 제 1 트랜지스터의 동작 실패(operational failure)를 결정하도록 더 프로그램 되어 있는 것을 특징으로 하는 전지 시스템(battery system).
  2. 삭제
  3. 제 1 항에 있어서, 상기 컴퓨터는,
    제 1 전지셀과 제 1 셀 밸런싱 회로 사이의 제 1 개방 회로 결함 상태를 나타내는 제 1 결함값(fault value)을 기억 장치에 저장하도록 더 프로그램 되어 있으며;
    제 1 셀 밸런싱 회로에서 제 1 트랜지스터의 동작 실패를 나타내는 제 2 결함값을 기억 장치에 저장하도록 더 프로그램 되어 있는 것을 특징으로 하는 전지 시스템.
  4. 제 1 항에 있어서,
    상기 제 1 도전 경로는, 제 1 전지셀의 제 1 전기 단자와 제 1 셀 밸런싱 회로 사이에 연결되어 있고;
    상기 컴퓨터는, 제 1 셀 밸런싱 전류가 제 1 임계 전류보다 큰 경우, 제 1 전지셀의 제 1 전기 단자와 제 1 셀 밸런싱 회로 사이를 연결하는 제 1 도전 경로, 또는 제 1 전지셀의 제 2 전기 단자와 제 1 셀 밸런싱 회로 사이를 연결하는 제 2 도전 경로에서 제 1 개방 회로 결함 상태를 결정하도록 더 프로그램 되어 있는 것을 특징으로 하는 전지 시스템.
  5. 제 1 항에 있어서,
    상기 컴퓨터는 제 2 셀 밸런싱 회로의 제 2 트랜지스터가 작동하지 않는 동안, 제 3 전기 센싱 라인과 제 2 전기 센싱 라인 사이의 제 3 전압을 측정하도록 더 프로그램 되어 있고;
    상기 컴퓨터는 제 2 셀 밸런싱 회로의 제 2 트랜지스터를 작동시키는 제 2 제어 신호를 발생하도록 더 프로그램 되어 있으며;
    상기 컴퓨터는 제 2 셀 밸런싱 회로의 제 2 트랜지스터가 작동하는 동안, 제 3 전기 센싱 라인과 제 2 전기 센싱 라인 사이의 제 4 전압을 측정하도록 더 프로그램 되어 있고;
    상기 컴퓨터는 기억 장치에 저장된 테이블로부터 제 2 저항값을 불러오도록 더 프로그램 되어 있고, 상기 제 2 저항값은 제 2 전지셀과 제 2 셀 밸런싱 회로 사이를 연결하는 제 2 도전 경로의 기 측정된 저항 레벨에 대응하며;
    상기 컴퓨터는 제 3 및 4 전압, 및 제 2 저항값에 기반하여 제 2 셀 밸런싱 회로를 통해 흐르는 제 2 셀 밸런싱 전류를 결정하도록 더 프로그램 되어 있고;
    상기 컴퓨터는 제 2 셀 밸런싱 전류가 제 1 임계 전류보다 큰 경우, 제 2 전지셀과 제 2 셀 밸런싱 회로 사이에 제 2 개방 회로 결함 상태를 결정하도록 더 프로그램 되어 있는 것을 특징으로 하는 전지 시스템.
  6. 제 5 항에 있어서, 상기 컴퓨터는 제 2 셀 밸런싱 전류가 제 2 임계 전류보다 작은 경우, 제 2 셀 밸런싱 회로에서 제 2 트랜지스터의 동작 실패를 결정하도록 더 프로그램 되어 있는 것을 특징으로 하는 전지 시스템.
  7. 전지모듈에서 개방 회로 결함 상태를 결정하는 방법으로서,
    제 1 및 제 2 전지셀, 및 제 1 및 제 2 셀 밸런싱 회로를 포함하고 있는 전지모듈과 컴퓨터를 제공하는 단계로서, 상기 제 1 전지셀은 제 1 및 제 2 전기 단자를 포함하고 있고, 상기 제 1 전지셀의 제 1 전기 단자는, 상기 제 1 전기 단자와 제 1 전기 센싱 라인 사이가 개방 회로 결함 상태가 아닌 경우, 제 1 전기 센싱 라인에 전기적으로 연결되어 있고, 제 2 전지셀의 제 2 전기 단자는, 상기 제 2 전기 단자와 제 2 전기 센싱 라인 사이가 개방 회로 결함 상태가 아닌 경우, 제 2 전기 센싱 라인에 전기적으로 연결되어 있으며; 상기 제 1 밸런싱 회로는 제 1 및 제 2 전기 센싱 라인에 전기적으로 연결되어 있고 제 1 트랜지스터를 내부에 포함하고 있으며; 상기 제 2 전지셀은 제 1 및 제 2 전기 단자를 포함하고 있고, 제 2 전지셀의 제 1 전기 단자는 상기 제 1 전기 단자와 상기 제 2 전기 센싱 라인 사이가 개방 회로 결함 상태가 아닌 경우, 제 2 전기 센싱 라인에 전기적으로 연결되어 있고, 제 2 전지셀의 제 2 전기 단자는 상기 제 2 전기 단자와 제 3 전기 센싱 라인 사이가 개방 회로 결함 상태가 아닌 경우, 제 3 전기 센싱 라인에 전기적으로 연결되어 있으며; 상기 제 2 셀 밸런싱 회로는 제 2 및 제 3 전기 센싱 라인에 전기적으로 연결되어 있고 제 2 트랜지스터를 내부에 포함하고 있으며; 상기 컴퓨터는 제 1, 제 2 및 제 3 전기 센싱 라인, 제 1 트랜지스터 및 제 2 트랜지스터에 전기적으로 연결되어 있는 것으로 구성되어 있는 단계;
    상기 제 1 셀 밸런싱 회로의 제 1 트랜지스터가 작동하지 않는 동안, 상기 컴퓨터를 이용하여 제 2 전기 센싱 라인과 제 1 전기 센싱 라인 사이의 제 1 전압을 측정하는 단계;
    상기 컴퓨터를 이용하여 제 1 셀 밸런싱 회로의 제 1 트랜지스터를 작동시키는 제 1 제어 신호를 생성하는 단계;
    상기 제 1 셀 밸런싱 회로의 제 1 트랜지스터가 작동하는 동안, 상기 컴퓨터를 이용하여 제 2 전기 센싱 라인과 제 1 전기 센싱 라인 사이의 제 2 전압을 측정하는 단계;
    상기 컴퓨터를 이용하여 기억 장치에 저장된 테이블로부터 제 1 전지셀과 제 1 셀 밸런싱 회로 사이를 연결하는 제 1 도전 경로의 기 측정된 저항 레벨에 대응되는 제 1 저항값을 불러오는 단계;
    상기 컴퓨터를 이용하여 제 1 및 제 2 전압, 및 제 1 저항값에 기반하여 제 1 셀 밸런싱 회로를 통해 흐르는 제 1 셀 밸런싱 전류를 결정하는 단계; 및
    상기 제 1 셀 밸런싱 전류가 제 1 임계 전류보다 큰 경우, 컴퓨터를 이용하여 제 1 전지셀과 제 1 셀 밸런싱 회로 사이의 제 1 개방 회로 결함 상태를 결정하는 단계; 및
    상기 제 1 셀 밸런싱 전류가 제 2 임계 전류보다 작고 제 2 임계 전류가 제 1 임계 전류보다 작은 경우, 컴퓨터를 이용하여 제 1 셀 밸런싱 회로에서 제 1 트랜지스터의 동작 실패를 결정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 상기 컴퓨터를 이용하여 제 1 전지셀과 제 1 셀 밸런싱 회로 사이에 제 1 개방 회로 결함 상태를 나타내는 제 1 결함값을 기억 장치에 저장하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 삭제
  10. 제 7 항에 있어서, 상기 컴퓨터를 이용하여, 제 1 셀 밸런싱 회로에서 제 1 트랜지스터의 동작 실패를 나타내는 제 2 결합값을 기억 장치에 저장하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 제 7 항에 있어서, 상기 방법은,
    상기 제 2 셀 밸런싱 회로의 제 2 트랜지스터가 작동하지 않는 동안, 컴퓨터를 이용하여, 제 3 전기 센싱 라인과 제 2 전기 감지 사이의 제 3 전압을 측정하는 단계;
    상기 컴퓨터를 이용하여 제 2 셀 밸런싱 회로의 제 2 트랜지스터를 작동시키는 제 2 제어 신호를 생성하는 단계;
    상기 제 2 셀 밸런싱 회로의 제 2 트랜지스터가 작동하는 동안, 컴퓨터를 이용하여 제 3 전기 센싱 라인과 제 2 전기 센싱 라인 사이의 제 4 전압을 측정하는 단계;
    상기 컴퓨터를 이용하여 기억 장치에 저장된 테이블로부터 제 2 전지셀과 제 2 셀 밸런싱 회로 사이를 연결하는 제 2 도전 경로의 기 측정된 저항 레벨에 대응되는 제 2 저항값을 불러오는 단계;
    상기 컴퓨터를 이용하여 제 3 및 제 4 전압, 및 제 2 저항값에 기반하여 제 2 셀 밸런싱 회로를 통해 흐르는 제 2 셀 밸런싱 전류를 결정하는 단계; 및
    상기 제 2 셀 밸런싱 전류가 제 1 임계 전류보다 큰 경우, 컴퓨터를 이용하여 제 2 전지셀과 제 2 셀 밸런싱 회로 사이의 제 2 개방 회로 결함 상태를 결정하는 단계;
    를 더 포함하는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서, 상기 제 2 셀 밸런싱 전류가 제 2 임계 전류보다 작은 경우, 컴퓨터를 이용하여 제 2 셀 밸런싱 회로의 제 2 트랜지스터의 동작 실패를 결정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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