WO2017157074A1 - 用于双极性阻变存储器的选择器件及其制备方法 - Google Patents

用于双极性阻变存储器的选择器件及其制备方法 Download PDF

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metal
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lower electrode
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刘明
罗庆
许晓欣
吕杭炳
龙世兵
刘琦
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Institute of Microelectronics of CAS
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    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Definitions

  • the present invention relates to the field of semiconductor device manufacturing technologies, and in particular, to a bipolar resistive memory and a method for fabricating the same.
  • Semiconductor memories can be classified into two categories based on whether they can retain stored information when they are powered down: volatile memory and non-volatile memory. With the popularity of portable electronic devices, the share of non-volatile memory in the memory market is also growing. Although the current FLASH technology is the mainstream of the non-volatile memory market, with the advancement of the semiconductor process node, the FLASH technology is encountering a series of bottleneck problems such as large operating voltage, size cannot be reduced, and the holding time is not long enough. It is reported that the limit of FLASH technology is around 16 nm, and the scientific community and industry are looking for a next-generation illegal memory that can replace FLASH.
  • Resistive Random Access Memory has become the research focus of new non-volatile memory due to its low operating voltage, non-destructive reading, fast operation speed and simple structure and easy integration.
  • the resistive memory array has a relatively serious crosstalk problem. Such crosstalk problems will become more serious as the array expands, seriously affecting the reliability of the resistive memory and hindering its application.
  • the methods for solving the problem of resistive memory crosstalk mainly include a resistive memory (1T1R structure) integrated with a MOS transistor, a resistive memory (1D1R structure) of an external diode, and a resistive memory (1S1R structure) connected in series with a selector.
  • the area of the memory cell mainly depends on the area of the transistor, and the advantage of the simple device area of the RRAM structure cannot be exerted.
  • the 1D1R is weak in terms of limiting the leakage current with respect to the 1S1R.
  • the 1S1R structure is currently an ideal structure for solving crosstalk problems.
  • the selector has high current density, high selection ratio and high Performance such as durability is very beneficial to improve the performance of the resistive memory of the 1S1R structure.
  • the present invention provides a selection device for a bipolar resistive memory and a method of fabricating the same to improve current density, selection ratio, and durability of the selector.
  • the present invention adopts the following technical solutions:
  • a method of fabricating a selective device for a bipolar resistive memory comprising:
  • the material of the lower electrode being a specific metal, wherein atoms constituting the specific metal can be diffused under annealing conditions below 400 ° C;
  • the upper electrode layer is patterned to form an upper electrode.
  • the material of the first metal oxide layer or the second metal oxide layer is at least one of HfO 2 , Al 2 O 3 , TaO x , and TiO x .
  • the first metal oxide layer or the second metal oxide layer has a thickness of 2 nm to 4 nm.
  • the annealing treatment time is 20 to 40 minutes.
  • the annealing treatment atmosphere is air.
  • the annealing treatment temperature is below 400 °C.
  • the specific metal is copper, silver or titanium.
  • a MOS transistor is disposed on the substrate, the MOS transistor includes a source/drain, and the forming a lower electrode on the substrate includes:
  • the specific metal layer is chemically mechanically planarized to form a metal plug, which is the lower electrode.
  • a selection device for a bipolar resistive memory comprising:
  • the material of the lower electrode being a specific metal, wherein atoms constituting the specific metal are capable of diffusing under an annealing condition of 400 ° C or lower;
  • the material of the first metal oxide layer or the second metal oxide layer is at least one of HfO 2 , Al 2 O 3 , TaO x , and TiO x .
  • the first metal oxide layer or the second metal oxide layer has a thickness of 2 nm to 4 nm.
  • the specific metal is copper, silver or titanium.
  • the present invention has the following beneficial effects:
  • the first metal oxide layer doped with metal atoms is equivalent to the selective functional layer of the selective device, and the forbidden band width of the first metal oxide layer doped with metal atoms.
  • the forbidden band width is drastically reduced.
  • the second metal oxide layer corresponds to the tunneling layer of the selection device, and the second metal oxide layer is advantageous for reducing the leakage current of the selector and increasing the nonlinear ratio of the selector.
  • the selection device provided by the present invention can provide a higher current density, and the 1S1R structure formed in series with the resistive memory can effectively suppress the crosstalk phenomenon in the resistive memory array.
  • the selection device has a high selectivity and durability.
  • the selector provided by the present invention can effectively increase the storage density and improve the device integration without increasing the memory cell area.
  • FIG. 1 is a schematic flow chart of a method for preparing a selection device for a bipolar resistive memory according to Embodiment 1 of the present invention
  • FIG. 2A to FIG. 2F are schematic structural diagrams showing a series of processes for selecting a device for selecting a bipolar resistive memory according to Embodiment 1 of the present invention.
  • FIG. 3 is a schematic diagram showing a current-voltage relationship of a lower electrode/doped selective functional layer/upper electrode structure obtained by testing in an embodiment of the present invention
  • FIG. 4 is a schematic diagram showing current-voltage relationships of a selected lower electrode/doped selective functional layer + second metal oxide layer/upper electrode structure according to an embodiment of the present invention
  • FIG. 5 is a schematic diagram showing a current-voltage relationship of a selector made of HfO 2 as a first metal oxide layer and a second metal oxide layer material;
  • FIG. 6 is a schematic flow chart of a method for preparing a selection device for a bipolar resistive memory according to Embodiment 2 of the present invention.
  • FIGS. 7A-7F are schematic cross-sectional views showing a series of processes corresponding to a method for fabricating a selective device for a bipolar resistive memory according to a second embodiment of the present invention.
  • the drawings are a schematic representation of an idealized embodiment of the present invention, and the illustrated embodiments of the present invention should not be considered limited to the specific shapes of the regions shown in the drawings, but rather include the resulting shapes, such as deviation.
  • the curve obtained by dry etching usually has the characteristics of being curved or rounded, but in this
  • the illustrations of the embodiments of the invention are all represented by rectangles, and the representations in the figures are schematic, but should not be construed as limiting the scope of the invention.
  • FIG. 1 is a schematic flow chart of a method for preparing a selection device for a bipolar resistive memory according to an embodiment of the present invention. As shown in FIG. 1, the preparation method comprises the following steps:
  • the substrate 20 described in the embodiments of the present invention may be a substrate commonly used in the art, such as a silicon substrate.
  • the substrate 20 may also include, but is not limited to, other semiconductor or compound semiconductors such as SiC, GaAs, and the like.
  • the material of the lower electrode is a metal
  • FIG. 2B is a schematic cross-sectional view showing the structure corresponding to the process.
  • a lower electrode 21 is formed over the substrate 20, the material of which is a specific metal in which atoms constituting the specific metal are capable of diffusing under annealing conditions of 400 ° C or lower.
  • the particular metal can be copper, silver or titanium.
  • FIG. 2C is a schematic cross-sectional view of the structure corresponding to the process.
  • a first metal oxide layer 22 is formed over the lower electrode 21.
  • the material forming the first metal oxide layer may be a metal oxide, and as an example, the metal oxide may be at least one of HfO 2 , Al 2 O 3 , TaO x , and TiO x .
  • the thickness of the first metal oxide layer 22 may range from 2 nm to 4 nm, preferably 2 nm.
  • the function of the first metal oxide layer 22 is to make the current-voltage relationship of the selected device non-linear.
  • 2D is a schematic cross-sectional view of the structure corresponding to the process.
  • the first metal oxide layer 22 is annealed in this step, and during the annealing, the metal atoms in the lower electrode 21 under the first metal oxide layer 22 are activated. It is possible to diffuse into the first metal oxide layer 22, thereby forming a first metal oxide layer 22' doped with a metal atom.
  • the formed first metal oxide layer 22' doped with a metal atom corresponds to a selective functional layer of the selector.
  • the annealing temperature used in the present invention is generally below 400 ° C.
  • the annealing treatment conditions may be as follows: the annealing temperature is between 100 and 150 ° C, the annealing time is 20 to 40 minutes, alternatively, the annealing time may be 30 minutes; and the annealing atmosphere may be air.
  • the forbidden band width of the metal oxide doped metal oxide Decreased sharply, when there is an electric field, the metal atoms will be ordered in the metal oxide (note that the stable metal filaments are not formed), the voltage is lowered or the voltage metal atoms are removed to restore the disordered arrangement, so the current is higher at high voltage. Large, low voltage currents are hundreds of times smaller than high voltages. Therefore, when an electric field is applied, the metal atoms are arranged in an ordered manner in the metal oxide, and a conductive path can be formed in the ordered path formed by the metal atoms. However, when the electric field disappears, the metal atoms are scattered due to stress and the like, and the conductive path disappears. .
  • 2E is a schematic cross-sectional view of the structure corresponding to the process.
  • the present invention may form a second metal oxide layer 23 over the first metal oxide layer 22' doped with metal atoms by magnetron sputtering.
  • the material forming the second metal oxide layer 23 may be a metal oxide, and as an example, the metal oxide may be at least one of HfO 2 , Al 2 O 3 , TaO x , and TiO x .
  • the thickness of the second metal oxide layer 23 may range from 2 nm to 4 nm.
  • the second metal oxide layer 23 corresponds to the tunneling layer of the selector, and its main function is to reduce the leakage current of the selection device to be fabricated, so that the nonlinear ratio of the device is increased and the leakage is reduced.
  • Test 1 Directly forming an upper electrode over the doped first metal oxide layer, testing the current-voltage relationship of the selected device formed by the method, ie testing the lower electrode/doped first metal oxide layer/upper electrode structure The current-voltage relationship, the current-voltage relationship thus measured is shown in Figure 3.
  • Test 2 Forming an upper electrode over the second metal oxide layer, testing the current-voltage relationship of the selected device formed by the method, ie testing the lower electrode/doped first metal oxide layer + second metal oxide layer / The current-voltage relationship of the upper electrode structure, the current-voltage relationship thus measured is as shown in FIG.
  • the slope of the curve segment 1 indicates the magnitude of the leakage current, and the larger the slope, the larger the leakage current.
  • the slope of the curve segment 1 in FIG. 4 is smaller than the curve segment 1 in FIG.
  • the slope of the selection device of the second metal oxide layer is small, therefore, in the embodiment of the invention, the second metal oxide layer can reduce the leakage current of the selection device, so that the non-selective device is The linear ratio is increased.
  • the doped first metal oxide layer and the second metal oxide layer together constitute a selective functional layer of the selector.
  • the function of these two layers is to increase the nonlinear ratio of the selector.
  • 2F is a schematic cross-sectional view of the structure corresponding to the process.
  • An upper electrode layer 24 is formed over the second metal oxide layer 23.
  • the upper electrode layer 24 may be formed over the second metal oxide layer 23 by a magnetron sputtering method.
  • the material forming the upper electrode layer 24 may be at least one of the metal materials Pt, W, Ru, and Al, or at least one of the conductive metal compounds TiN, TaN, IrO 2 , ITO, and IZO.
  • the electrode layer 24 may be formed over the second metal oxide layer 23 by any one of electron beam evaporation, chemical vapor deposition, pulsed laser deposition, atomic layer deposition, and sputtering. .
  • the thickness of the formed upper electrode layer 24 may range from 30 nm to 200 nm.
  • FIG. 2F A schematic structural view of the selection device is shown in FIG. 2F, which includes the following structure:
  • the material of the lower electrode being a specific metal, wherein atoms constituting the specific metal can be diffused under annealing conditions of 400 ° C or lower;
  • An upper electrode 24 is formed over the second metal oxide layer.
  • the specific metal is copper, silver or titanium.
  • Figure 5 illustrates a selector current-voltage relationship made of HfO 2 as the first metal oxide layer and the second metal oxide layer material.
  • the embodiment of the present invention is used for dual
  • the selection device of the polarity resistive memory has the basic properties of a typical selector.
  • the first metal oxide layer doped with metal atoms corresponds to a selective functional layer of the selective device, and the forbidden band width of the first metal oxide layer doped with metal atoms is compared to the undoped metal.
  • the forbidden band width of the metal oxide layer of the atom is drastically reduced.
  • the second metal oxide layer corresponds to the tunneling layer of the selection device, and therefore, the second metal oxide layer is advantageous for reducing the leakage current of the selector and increasing the nonlinear ratio of the selector.
  • the selection device provided by the present invention can provide a higher current density, and the 1S1R structure formed in series with the resistive memory can effectively suppress the crosstalk phenomenon in the resistive memory array.
  • the selection device has a high selectivity and durability.
  • the selector provided by the present invention can effectively increase the storage density and improve the device integration without increasing the memory cell area.
  • the selector provided by the present invention can effectively increase the storage density and improve the device integration without increasing the memory cell area.
  • the cross array of the selection device for the bipolar resistive memory provided by the present invention is interconnected by using metal copper, and each temperature in the preparation process is less than 400 ° C. Therefore, the preparation method conforms to the CMOS process requirement, so
  • the method for fabricating a selective device for a bipolar resistive memory provided by the present invention can provide a CMOS process-compatible selection device for a bipolar resistive memory of a 1S1R structure, and facilitate industrial production of a bipolar resistive memory of a 1S1R structure. .
  • the selection device for the bipolar resistive memory provided by the first embodiment of the present invention has a structure of MIM (metal-insulator-metal) structure, which is much simpler than the MOS device structure, and the device area is also small. A lot, therefore, the selection device is simple in preparation process and easy to integrate with the resistive memory.
  • MIM metal-insulator-metal
  • the substrate may be provided with MOS Device.
  • MOS Device For a specific embodiment of preparing a selection device for a bipolar resistive memory on a substrate provided with a MOS device, please refer to the second embodiment.
  • FIG. 6 is a schematic flow chart of a method for preparing a selection device for a bipolar resistive memory according to Embodiment 2 of the present invention. As shown in FIG. 6, the method includes the following steps:
  • FIG. 7A A substrate provided with a MOS device is shown in FIG. 7A, wherein the MOS device 71 includes a source/drain 711 and a passivation layer 712.
  • embodiments of the present invention may form a metal plug over a MOS device source/drain 711 using a standard CMOS process.
  • the implementation manner can be specifically as follows:
  • the step is specifically: forming a pinhole 72 on the passivation layer 712 over the source/drain 711 of the MOS device 71 by photolithography and etching.
  • the pinhole 72 penetrates from the upper surface of the MOS device 71 to the upper surface of the source/drain. That is, the pin holes 72 penetrate the upper and lower surfaces of the passivation layer 712.
  • FIG. 7B1 The corresponding structural schematic diagram after the end of this step is shown in FIG. 7B1.
  • a diffusion barrier layer 73 is formed around the plug hole 72.
  • the corresponding structure is shown in FIG. 7B2 after the end of the step.
  • the material of the diffusion barrier layer 73 formed by the present invention may be Ti or TiN and has a thickness ranging from 3 nm to 50 nm.
  • a PECVD (Plasma Enhanced Chemical Vapor Deposition) method may be used to fill the pinhole 72 with a specific metal 74 such that the specific metal 74 fills the entire pinhole 72 and is in the pinhole 72.
  • a metal layer 75 is formed on the upper side, and the thickness of the metal layer 75 may be 50 to 5000 nm.
  • the corresponding structural schematic diagram after the end of the step is as shown in FIG. 7B3.
  • atoms constituting the specific metal can be diffused under annealing conditions of 400 ° C or lower.
  • the particular metal can be copper, silver or titanium.
  • the metal layer 25 is subjected to chemical mechanical planarization, that is, CMP, until the upper surface of the passivation layer 712 of the MOS device 71 is exposed, thereby forming a metal plug 76.
  • CMP chemical mechanical planarization
  • FIG. 7B4 is a schematic cross-sectional view showing a structure in which a metal plug is formed over a source/drain of a MOS device by a CMOS process.
  • the dashed box area in Figure 7B4 is an example area for performing subsequent process operations.
  • a first metal oxide layer 77 is formed over the metal plug 76.
  • step S103 This step is the same as step S103 in the first embodiment, and will not be described in detail herein for the sake of brevity.
  • the first metal oxide layer is annealed to diffuse metal atoms in the metal plug into the first metal oxide layer 77 to form a first metal oxide layer 77' doped with metal atoms. .
  • step S104 This step is the same as step S104 in the first embodiment, and will not be described in detail herein for the sake of brevity.
  • step S105 This step is the same as step S105 in the first embodiment, and will not be described in detail herein for the sake of brevity.
  • a second metal oxide layer 78 is formed over the first metal oxide layer 77' doped with metal atoms.
  • an upper electrode layer 79 is formed over the second metal oxide layer 78.
  • step S106 This step is the same as step S106 in the first embodiment, and will not be described in detail herein for the sake of brevity.
  • step S107 This step is the same as step S107 in the first embodiment, and will not be described in detail herein for the sake of brevity.
  • the above is a method for preparing a selection device for a bipolar resistive memory provided by the second embodiment of the present invention.
  • the selection device can be fabricated on the MOS tube by this preparation method.
  • the embodiment of the present invention further provides a selection device for a bipolar resistive memory, which is used for a bipolar resistive memory, based on the method for preparing a selection device for a bipolar resistive memory provided above.
  • the structure of the selection device is as shown in Fig. 7F, which includes:
  • a metal plug 76 formed over the source/drain 711 of the MOS device 71, the metal plug 76 being electrically connected to the source/drain 711 of the MOS device; the metal forming the metal copper plug 76 being a specific metal, wherein the specific The atoms of the metal can diffuse under annealing conditions below 400 ° C;
  • a second metal oxide layer 78 formed over the first metal oxide layer 77' doped with a metal atom
  • An upper electrode 79 is formed over the second metal oxide layer 78.

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Abstract

公开了一种用于双极性阻变存储器的选择器件及其制备方法。该方法包括：提供基底（20）（S101）；在基底（20）上方形成下电极（21）（S102）；在下电极（21）上方形成第一金属氧化物层（22）（S103）；对第一金属氧化物层（22）进行退火处理，以使下电极内（21）的金属原子扩散进入第一金属氧化物层（22），形成掺杂有金属原子的第一金属氧化物层（22´）（S104）；在掺杂有金属原子的第一金属氧化物层（22´）上方形成第二金属氧化物层（23）（S105）；在第二金属氧化物层（23）上方形成上电极层（24）（S106）；对上电极层（24）进行图形化，形成上电极（S107）。通过该方法制成的选择器件能够提供较高的电流密度，与阻变存储器串联后形成的1S1R结构能够有效抑制阻变存储器阵列中的串扰现象。而且，该选择器件具有较高的选择比和耐久性。

Description

用于双极性阻变存储器的选择器件及其制备方法
本申请要求于2016年03月18日提交中国专利局、申请号为201610158468.2、发明名称为“用于双极性阻变存储器的选择器件及其制备方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本发明涉及半导体器件制造技术领域，尤其涉及一种用于双极性阻变存储器及其制备方法。
背景技术
半导体存储器，根据其掉电是否能够保持存储信息，可以分为两类：挥发性存储器和非挥发性存储器。随着便携式电子设备的普及，非挥发存储器在存储器市场中的份额也越来越大。虽然当前FLASH技术是非挥发存储器市场的主流，但随着半导体工艺节点的推进，FLASH技术正遇到一系列的瓶颈问题比如操作电压大，尺寸无法缩小，保持时间不够长等。有报道称FLASH技术的极限在16nm左右，科学界和工业界正在寻找一种可以替代FLASH的下一代非法性存储器。阻变存储器(RRAM，Resistive Random Access Memory)由于操作电压低、非破坏性读取、操作速度快和结构简单易于集成等优点成为新型非挥发性存储器的研究重点。然而阻变存储器阵列存在比较严重的串扰(Crosstalk)问题。这样的串扰问题会随着阵列的扩大而更加严重，严重影响了阻变存储器的可靠性，阻碍其迈向应用。
目前，解决阻变存储器串扰问题的方法主要有集成MOS管的阻变存储器(1T1R结构)、外界二极管的阻变存储器(1D1R结构)和串联一个选择器的阻变存储器(1S1R结构)。1T1R结构中，存储单元的面积主要取决于晶体管的面积，无法发挥RRAM结构简单器件面积小的优点，1D1R相对1S1R来说在限制漏电流方面能力偏弱。1S1R结构是目前比较理想的解决串扰问题的结构。
在1S1R结构的阻变存储器中，其选择器的高电流密度、高选择比以及高 耐久性等性能非常有利于提高1S1R结构的阻变存储器的性能。
发明内容
有鉴于此，本发明提供了一种用于双极性阻变存储器的选择器件及其制备方法，以提高选择器的电流密度、选择比以及耐久性。
为了解决上述技术问题，本发明采用了如下技术方案：
一种用于双极性阻变存储器的选择器件制备方法，包括：
提供基底；
在所述基底上形成下电极，所述下电极的材料为特定金属，其中，组成所述特定金属的原子在400℃以下的退火条件下能够发生扩散；
在所述下电极上方形成第一金属氧化物层；
对所述第一金属氧化物层进行退火处理，以使所述下电极内的金属原子扩散进入第一金属氧化物层，形成掺杂有金属原子的第一金属氧化物层；
在所述掺杂有金属原子的第一金属氧化物层上方形成第二金属氧化物层；
在所述第二金属氧化物层上方形成上电极层；
对所述上电极层进行图形化，形成上电极。
可选地，所述第一金属氧化物层或所述第二金属氧化物层的材料为HfO2、Al2O3、TaOx、TiOx中的至少一种。
可选地，所述第一金属氧化物层或所述第二金属氧化物层的厚度为2nm～4nm。
可选地，退火处理时间为20～40min。
可选地，退火处理氛围为空气。
可选地，退火处理温度在400℃以下。
可选地，所述特定金属为铜、银或钛。
可选地，所述基底上设置有MOS管，所述MOS管包括源/漏极，所述在所述基底上形成下电极，具体包括：
通过光刻、刻蚀在MOS器件源/漏极上方形成栓孔；
在所述栓孔的四周形成扩散阻挡层；
向所述栓孔内填充特定金属，使特定金属铜填满整个所述栓孔，并在所述 栓孔的上方形成特定金属层；
对所述特定金属层进行化学机械平坦化，形成金属栓塞，所述金属栓塞即为下电极。
一种用于双极性阻变存储器的选择器件，包括：
形成于基底上的下电极，所述下电极的材料为特定金属，其中，组成所述特定金属的原子在400℃以下的退火条件下能够发生扩散；
形成于所述下电极上方的掺杂有金属原子的第一金属氧化物层；
形成于所述掺杂有金属原子的第一金属氧化物层上方的第二金属氧化物层；
形成于所述第二金属氧化物层上方的上电极。
可选地，所述第一金属氧化物层或所述第二金属氧化物层的材料为HfO2、Al2O3、TaOx、TiOx中的至少一种。
可选地，所述第一金属氧化物层或所述第二金属氧化物层的厚度为2nm～4nm。
可选地，所述特定金属为铜、银或钛。
相较于现有技术，本发明具有以下有益效果：
通过以上技术方案可知，本发明提供的选择器件中，掺杂金属原子的第一金属氧化物层相当于选择器件的选择功能层，掺杂有金属原子的第一金属氧化物层的禁带宽度相较于未掺杂金属原子的金属氧化层的禁带宽度急剧减小，当有电场时，金属原子会在掺杂有金属原子的金属氧化物中有序排列，电压降低或者撤掉电压金属原子恢复无序排列，所以在高电压下电流较大，低电压下电流比高电压小上百倍。因此，该掺杂有金属原子的第一金属氧化物层的导电能力增强。第二金属氧化物层相当于选择器件的隧穿层，该第二金属氧化物层有利于降低选择器的漏电流，使选择器的非线性比提高。如此，本发明提供的选择器件能够提供较高的电流密度，与阻变存储器串联后形成的1S1R结构能够有效抑制阻变存储器阵列中的串扰现象。而且，该选择器件具有较高的选择比和耐久性。
此外，本发明提供的选择器在不增加存储单元面积的情况下能够有效提高存储密度，提高器件集成度。
附图说明
为了清楚地理解本发明的具体实施方式，下面将描述本发明具体实施方式时用到的附图做一简要说明。显而易见地，这些附图仅是本发明的部分实施例，本领域技术人员在未付出创造性劳动的前提下，还可以获得其它附图。
图1是本发明实施例一提供的用于双极性阻变存储器的选择器件制备方法流程示意图；
图2A至图2F是本发明实施例一提供的用于双极性阻变存储器的选择器件制备方法一系列制程对应的结构示意图；
图3是本发明实施例测试得到的下电极/掺杂的选择功能层/上电极结构的电流-电压关系示意图；
图4是本发明实施例提供的测试得到的下电极/掺杂的选择功能层+第二金属氧化物层/上电极结构的电流-电压关系示意图；
图5是以HfO2作为第一金属氧化物层和第二金属氧化物层材料制成的选择器的电流-电压关系示意图；
图6是本发明实施例二提供的用于双极性阻变存储器的选择器件制备方法流程示意图；
图7A至图7F分别是本发明实施例二提供的用于双极性阻变存储器的选择器件制备方法的一系列制程对应的结构剖面示意图。
具体实施方式
为使本发明的发明目的、技术方案和技术效果更加清楚、完整，下面结合附图对本发明的具体实施方式进行详细描述。
为了清楚起见，在图中放大了层和区域的厚度，但作为示意图不应该被认为严格反映了几何尺寸的比例关系。
在此参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示的区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如干法刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本 发明实施例图示中，均以矩形表示，图中的表示是示意性的，但这不应该被认为限制本发明的范围。
实施例一
图1是本发明实施例提供的用于双极性阻变存储器的选择器件制备方法流程示意图。如图1所示，该制备方法包括以下步骤：
S101、提供基底；
图2A是该制程对应的结构剖面示意图。本发明实施例所述的基底20可以为本领域常用的衬底，如，硅衬底。此外，所述基底20还可以包括但不限于其它半导体或化合物半导体，如SiC、GaAs等。
S102、在所述基底上方形成下电极，所述下电极的材料为金属；
图2B是该制程对应的结构剖面示意图。如图2B所示，在基底20上方形成下电极21，该下电极的材料为特定金属，其中，组成所述特定金属的原子在400℃以下的退火条件下能够发生扩散。作为示例，该特定金属可以为铜、银或钛。
S103、在所述下电极上方形成第一金属氧化物层；
图2C是该制程对应的结构剖面示意图。在下电极21上方形成第一金属氧化物层22。
形成该第一金属氧化物层的材料可以为金属氧化物，作为示例，该金属氧化物可以为HfO2、Al2O3、TaOx、TiOx中的至少一种。在本发明实施例中，第一金属氧化物层22的厚度范围可以在2nm～4nm之间，优选为2nm。
该第一金属氧化物层22的作用是使选择器件的电流-电压关系呈非线性关系。
S104、对所述第一金属氧化物层进行退火处理，以使所述下电极内的金属原子扩散进入第一金属氧化物层，形成掺杂有金属原子的第一金属氧化物层；
图2D是该制程对应的结构剖面示意图。
为了提高第一金属氧化物层的选择比，本步骤对第一金属氧化物层22进行退火处理，在退火过程中，位于第一金属氧化物层22下方的下电极21内的金属原子活化，能够扩散进入第一金属氧化物层22，从而形成掺杂有金属原子的第一金属氧化物层22’。形成的掺杂有金属原子的第一金属氧化层22’相当于选择器的选择功能层。
需要说明的是，为了使得选择器件的制备方法与CMOS工艺兼容，本发明采用的退火温度一般在400℃以下。
作为示例，退火处理条件可以如下：退火温度在100～150℃之间，退火时间为20～40分钟，可选地，退火时间可以为30分钟；退火氛围可以为空气。
由于第一金属氧化物层是由金属氧化物组成，当金属原子扩散其内形成掺杂有金属原子的第一金属氧化物层22’时，掺杂金属原子的金属氧化物的禁带宽度会急剧减小，当有电场时，金属原子会在金属氧化物中有序排列(注意不是形成稳定金属细丝)，电压降低或者撤掉电压金属原子恢复无序排列，所以在高电压下电流较大，低电压下电流比高电压小上百倍。因此，当外加电场时，金属原子在金属氧化物有序排列，在金属原子形成的有序通路里可以形成导电通路，但是当电场消失，金属原子会因为应力等作用而散开，导电通路消失。
S105、在所述掺杂有金属原子的第一金属氧化物层上方形成第二金属氧化物层；
图2E是该制程对应的结构剖面示意图。
作为示例，本发明可以采用磁控溅射的方法在掺杂有金属原子的第一金属氧化物层22’上方形成第二金属氧化物层23。形成该第二金属氧化物层23的材料可以为金属氧化物，作为示例，该金属氧化物可以为HfO2、Al2O3、TaOx、TiOx中的至少一种。在本发明实施例中，第二金属氧化物层23的厚度范围可以在2nm～4nm之间。
在本发明实施例中，第二金属氧化物层23相当于选择器的隧穿层，其主要功能是降低待制成的选择器件的漏电流，使器件的非线性比提高、漏电减小。
为了更清楚地了解第二金属氧化物层的功能，本发明实施例还做了以下对比试验。
试验1：在掺杂的第一金属氧化物层上方直接形成上电极，测试该方法形成的选择器件的电流-电压关系，即测试下电极/掺杂的第一金属氧化物层/上电极结构的电流-电压关系，如此测到的电流-电压关系如图3所示。
试验2：在第二金属氧化物层上方形成上电极，测试该方法形成的选择器件的电流-电压关系，即测试下电极/掺杂的第一金属氧化物层+第二金属氧化物层/上电极结构的电流-电压关系，如此测到的电流-电压关系如图4所示。
在图3和图4中，在曲线段①中，电流随电压升高的过程，曲线段②表示随着电压降低，电流保持不变的过程，曲线段③表示电流急剧下降的过程。其中，曲线段①的斜率表示漏电流的大小，斜率越大，漏电流越大，从图3和图4中可以看出，图4中的曲线段①的斜率小于图9中的曲线段①的斜率，所以，设置有第二金属氧化物层的选择器件的漏电流较小，因此，在本发明实施例中，第二金属氧化物层能够降低选择器件的漏电流，使得选择器件的非线性比提高。
需要说明的是，在本发明实施例中，掺杂的第一金属氧化物层和第二金属氧化物层共同组成了选择器的选择功能层。这两层结构的功能是用于提高选择器的非线性比。
S106、在所述第二金属氧化物层上方形成上电极层；
图2F是该制程对应的结构剖面示意图。在第二金属氧化物层23上方形成上电极层24。
在本发明实施例中，可以采用磁控溅射方法在第二金属氧化物层23的上方形成上电极层24。形成上电极层24的材料可以为金属材料Pt、W、Ru、Al中的至少一种，也可以为导电金属化合物TiN、TaN、IrO2、ITO、IZO中至少一种。
作为本发明的具体实施例，可以采用电子束蒸发、化学气相沉积、脉冲激光沉积、原子层沉积、溅射方法中的任一种方法在所述第二金属氧化物层23上方形成电极层24。形成的上电极层24的厚度范围可以为30nm～200nm。
S107、对所述上电极层进行图形化，形成上电极。
以上为本发明实施例一提供的用于双极性阻变存储器的选择器件制备方法的具体实施方式，基于该制备方法，本发明实施例还提供了用于双极性阻变存储器的选择器件。该选择器件的结构示意图如图2F所示，其包括以下结构：
形成于基底20上方的下电极21，所述下电极的材料为特定金属，其中，组成所述特定金属的原子在400℃以下的退火条件下能够发生扩散；
形成于所述下电极21上方的掺杂有金属原子的第一金属氧化物层22’；
形成于所述掺杂有金属原子的第一金属氧化物层22’上方的第二金属氧化物层24；
形成于所述第二金属氧化物层上方的上电极24。
可选地，所述特定金属为铜、银或钛。
图5展示了以HfO2作为第一金属氧化物层和第二金属氧化物层材料制成的选择器电流-电压关系，从图5中可以看出，本发明实施例制成的用于双极性阻变存储器的选择器件具有典型选择器的基本性质。
以上为本发明实施例一提供的用于双极性阻变存储器的选择器件及其制备方法。在该具体实施方式中，掺杂金属原子的第一金属氧化物层相当于选择器件的选择功能层，掺杂有金属原子的第一金属氧化物层的禁带宽度相较于未掺杂金属原子的金属氧化层的禁带宽度急剧减小，当有电场时，金属原子会在掺杂有金属原子的金属氧化物中有序排列，电压降低或者撤掉电压金属原子恢复无序排列，所以在高电压下电流较大，低电压下电流比高电压小上百倍。因此，该掺杂有金属原子的第一金属氧化物层的导电能力增强。第二金属氧化物层相当于选择器件的隧穿层，因此，该第二金属氧化物层有利于降低选择器的漏电流，使选择器的非线性比提高。如此，本发明提供的选择器件能够提供较高的电流密度，与阻变存储器串联后形成的1S1R结构能够有效抑制阻变存储器阵列中的串扰现象。而且，该选择器件具有较高的选择比和耐久性。
此外，本发明提供的选择器在不增加存储单元面积的情况下能够有效提高存储密度，提高器件集成度。
此外，本发明提供的选择器在不增加存储单元面积的情况下能够有效提高存储密度，提高器件集成度。
此外，本发明提供的用于双极性阻变存储器的选择器件的交叉阵列利用金属铜实现互联，而且其制备过程中的各个温度小于400℃，因此，该制备方法符合CMOS工艺要求，所以，本发明提供的用于双极性阻变存储器的选择器件制备方法能够为1S1R结构的双极性阻变存储器提供与CMOS工艺兼容的选择器件，便于1S1R结构的双极性阻变存储器的工业化生产。
此外，本发明实施例一提供的用于双极性阻变存储器的选择器件，其结构为MIM(metal-insulator-metal)结构，相较于MOS器件结构，简单了很多，器件面积也小了很多，所以，该选择器件的制备工艺简单，便于与阻变存储器的集成。
上述实施例一所述的用于双极性阻变存储器及其制备方法中，其基底上没有MOS器件结构。实际上，在本发明实施例中，所述基底上可以设置有MOS 器件。在设置有MOS器件的基底上制备用于双极性阻变存储器的选择器件的具体实施方式请参见实施例二。
实施例二
图6是本发明实施例二提供的用于双极性阻变存储器的选择器件制备方法流程示意图。如图6所示，该方法包括以下步骤：
S601、提供设置有MOS器件的基底：
设置有MOS器件的基底如图7A所示，其中，所述MOS器件71包括源/漏极711以及钝化层712。
S602、在MOS器件源/漏极上方形成金属栓塞；所述金属栓塞与MOS器件的源/漏极电连接：
作为示例，本发明实施例可以采用标准CMOS工艺在MOS器件源/漏极711上方形成金属栓塞。该实现方式可以具体为：
S6021、通过光刻、刻蚀方式在MOS器件源/漏极上方形成栓孔：
该步骤具体为：通过光刻、刻蚀方式在MOS器件71源/漏极711的上方的钝化层712上形成栓孔72。栓孔72从MOS器件71的上表面贯穿至源/漏极上表面。也就是说，栓孔72贯穿钝化层712的的上下表面。该步骤结束后对应的结构示意图如图7B1所示。
S6022、在栓孔的底部和四周形成扩散阻挡层：
在栓孔72的四周形成扩散阻挡层73，该步骤结束后对应的结构示意图如图7B2所示。
作为示例，本发明形成的扩散阻挡层73的材料可以为Ti或TiN，其厚度范围为3nm～50nm。
S6023、向所述栓孔内填充特定金属，使特定金属填满整个金属栓孔，并在所述栓孔的上方形成特定金属层：
作为示例，可以采用PECVD((Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积法)方法向栓孔72内填充特定金属74，使特定金属74填满整个栓孔72，并在栓孔72的上方形成金属层75，金属层75的厚度可以在50～5000nm。该步骤结束后对应的结构示意图如图7B3所示。
其中，组成所述特定金属的原子在400℃以下的退火条件下能够发生扩散。作为示例，特定金属可以为铜、银或钛。
S6024、对金属层进行化学机械平坦化，形成金属栓塞：
对金属层25进行化学机械平坦化即CMP，直至露出MOS器件71钝化层712的上表面，从而形成金属栓塞76。该步骤结束后对应的结构示意图如图7B4所示。需要说明的是，形成的金属栓塞76相当于待制成的用于双极性阻变存储器的选择器的下电极。
图7B4即为采用CMOS工艺在MOS器件源/漏极上方形成金属栓塞后的结构剖面示意图。图7B4中的虚线框区域为进行后续工艺作业的示例区域。
S603、在所述金属栓塞上方形成第一金属氧化物层：
如图7C所示，在金属栓塞76上方形成第一金属氧化物层77。
该步骤与实施例一中的步骤S103相同，为了简要起见，在此不再详细描述。
S604、对所述第一金属氧化物层进行退火处理，以使所述金属栓塞内的金属原子扩散进入第一金属氧化物层，形成掺杂有金属原子的第一金属氧化物层：
如图7D所示，对第一金属氧化物层进行退火处理，以使金属栓塞内的金属原子扩散进入第一金属氧化物层77，形成掺杂有金属原子的第一金属氧化物层77’。
该步骤与实施例一中的步骤S104相同，为了简要起见，在此不再详细描述。
S605、在所述掺杂有金属原子的第一金属氧化物层上方形成第二金属氧化物层：
该步骤与实施例一中的步骤S105相同，为了简要起见，在此不再详细描述。
如图7E所示，在掺杂有金属原子的第一金属氧化物层77’上方形成第二金属氧化物层78。
S606、在所述第二金属氧化物层上方形成上电极层：
如图7F所示，在第二金属氧化物层78上方形成上电极层79。
该步骤与实施例一中的步骤S106相同，为了简要起见，在此不再详细描述。
S607、对所述上电极层进行图形化，形成上电极。
该步骤与实施例一中的步骤S107相同，为了简要起见，在此不再详细描述。
以上为本发明实施例二提供的用于双极性阻变存储器的选择器件的制备方法。通过该制备方法能够将选择器件制作在MOS管上。
基于上述提供的用于双极性阻变存储器的选择器件的制备方法，本发明实施例还提供了一种用于双极性阻变存储器的选择器件，该用于双极性阻变存储器的选择器件的结构如图7F所示，其包括：
形成于MOS器件71源/漏极711上方的金属栓塞76，所述金属栓塞76与MOS器件的源/漏极711电连接；形成金属铜塞76的金属为特定金属，其中，组成所述特定金属的原子在400℃以下的退火条件下能够发生扩散；
形成于所述金属栓塞76上方的掺杂有金属原子的第一金属氧化物层77’；
形成于所述掺杂有金属原子的第一金属氧化物层77’上方的第二金属氧化物层78；
形成于所述第二金属氧化物层78上方的上电极79。
以上为本发明的优选实施例。虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (12)

  1. 一种用于双极性阻变存储器的选择器件制备方法，其特征在于，包括：
    提供基底；
    在所述基底上形成下电极，所述下电极的材料为特定金属，其中，组成所述特定金属的原子在400℃以下的退火条件下能够发生扩散；
    在所述下电极上方形成第一金属氧化物层；
    对所述第一金属氧化物层进行退火处理，以使所述下电极内的金属原子扩散进入第一金属氧化物层，形成掺杂有金属原子的第一金属氧化物层；
    在所述掺杂有金属原子的第一金属氧化物层上方形成第二金属氧化物层；
    在所述第二金属氧化物层上方形成上电极层；
    对所述上电极层进行图形化，形成上电极。
  2. 根据权利要求1所述的方法，其特征在于，所述第一金属氧化物层或所述第二金属氧化物层的材料为HfO2、Al2O3、TaOx、TiOx中的至少一种。
  3. 根据权利要求1所述的方法，其特征在于，所述第一金属氧化物层或所述第二金属氧化物层的厚度为2nm～4nm。
  4. 根据权利要求1所述的方法，其特征在于，退火处理时间为20～40min。
  5. 根据权利要求1所述的方法，其特征在于，退火处理氛围为空气。
  6. 根据权利要求1所述的方法，其特征在于，退火处理温度在400℃以下。
  7. 根据权利要求1-6任一项所述的方法，其特征在于，所述特定金属为铜、银或钛。
  8. 根据权利要求1-6任一项所述的方法，其特征在于，所述基底上设置有MOS管，所述MOS管包括源/漏极，所述在所述基底上形成下电极，具体包括：
    通过光刻、刻蚀在MOS器件源/漏极上方形成栓孔；
    在所述栓孔的四周形成扩散阻挡层；
    向所述栓孔内填充特定金属，使特定金属铜填满整个所述栓孔，并在所述栓孔的上方形成特定金属层；
    对所述特定金属层进行化学机械平坦化，形成金属栓塞，所述金属栓塞即 为下电极。
  9. 一种用于双极性阻变存储器的选择器件，其特征在于，包括：
    形成于基底上的下电极，所述下电极的材料为特定金属，其中，组成所述特定金属的原子在400℃以下的退火条件下能够发生扩散；
    形成于所述下电极上方的掺杂有金属原子的第一金属氧化物层；
    形成于所述掺杂有金属原子的第一金属氧化物层上方的第二金属氧化物层；
    形成于所述第二金属氧化物层上方的上电极。
  10. 根据权利要求9所述的选择器件，其特征在于，所述第一金属氧化物层或所述第二金属氧化物层的材料为HfO2、Al2O3、TaOx、TiOx中的至少一种。
  11. 根据权利要求9所述的选择器件，其特征在于，所述第一金属氧化物层或所述第二金属氧化物层的厚度为2nm～4nm。
  12. 根据权利要求9-11任一项所述的选择器件，其特征在于，所述特定金属为铜、银或钛。
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