WO2017138666A1 - サブマウント、半導体素子実装サブマウント、および半導体素子モジュール - Google Patents

サブマウント、半導体素子実装サブマウント、および半導体素子モジュール Download PDF

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    • H01S5/3013—AIIIBV compounds

Definitions

  • the present invention relates to a submount, a semiconductor element mounting submount using the submount, and a semiconductor element module.
  • a semiconductor element module including a semiconductor element, for example, a semiconductor light emitting element such as a laser diode, a semiconductor optical amplifier, and the like, and an optical fiber optically coupled to the semiconductor element is known.
  • assembly is performed in the following procedure. First, the semiconductor element is mounted on the submount. At this time, the semiconductor element is bonded and mounted on the submount with solder such as gold-tin (AuSn) alloy.
  • AuSn gold-tin
  • a submount on which semiconductor elements are mounted in this way is also called a chip-on submount.
  • the chip-on submount is bonded and mounted to the metal casing directly or via a metal base with solder such as tin-bismuth (SnBi) alloy. Further, another optical component such as a lens is mounted on the housing, and optical coupling between the semiconductor element and the optical fiber is performed.
  • solder such as tin-bismuth (SnBi) alloy.
  • the submount and the semiconductor element are usually heated to a temperature higher than the melting point of the solder, and lowered to room temperature after the mounting is completed. At this time, thermal stress is applied to the semiconductor element due to the difference in thermal expansion between the semiconductor element and the submount, which may affect the characteristics and reliability of the semiconductor element. For example, if the stress is excessive, the semiconductor element may be warped, which may deteriorate the characteristics and reliability of the semiconductor element.
  • a technique for making the thermal expansion property of the semiconductor element and the thermal expansion property of the submount the same is disclosed.
  • the main material of a semiconductor element is gallium arsenide (GaAs)
  • a technique using a copper-tungsten (CuW) alloy having a linear expansion coefficient close to that of GaAs is known as a submount material.
  • Patent Document 1 discloses that a submount is formed by coating the front and back surfaces of a substrate made of aluminum nitride (AlN) with copper (Cu) plating, and the linear expansion coefficient of the submount and the linear expansion coefficient of the semiconductor element are defined. A technique for making the two substantially equal is disclosed.
  • the semiconductor element may be warped, and the characteristics and reliability of the semiconductor element may be reduced. is there.
  • the present invention has been made in view of the above, and in the case where a semiconductor element module is configured by mounting a semiconductor element, warpage of the submount and thermal stress applied to the semiconductor element are reduced, and characteristics of the semiconductor element and It is an object of the present invention to provide a submount capable of suppressing a decrease in reliability, a semiconductor element mounting submount using the same, and a semiconductor element module.
  • a submount according to an aspect of the present invention is a submount on which a semiconductor element is mounted and mounted on a base made of metal, the substrate, Formed on the first surface of the substrate, formed of a first coating layer made of a material having a larger coefficient of thermal expansion than the substrate, and formed on the second surface of the substrate on the opposite side of the first surface. And a second coating layer made of a material having a higher coefficient of thermal expansion than the substrate, wherein the coating area of the second coating layer is smaller than the coating area of the first coating layer.
  • the submount according to one aspect of the present invention is characterized in that the thickness of the second coating layer is smaller than the thickness of the first coating layer.
  • CTE 2 when the coefficient of thermal expansion of the second coating layer is CTE 2 (1 / K) and the coefficient of thermal expansion of the first coating layer is CTE 1 (1 / K), CTE 2 is smaller than CTE 1
  • the thermal expansion coefficient of the second coating layer is CTE 2 (1 / K)
  • the thermal expansion coefficient of the first coating layer is CTE 1 (1 / K)
  • CTE 1 and CTE 2 are twice or more larger than CTE sub
  • the coating area of the first coating layer is S 1
  • the thickness of the first coating layer is
  • T 1 the coating area of the second coating layer is S 2
  • the thickness of the second coating layer is T 2
  • the following formula CTE 1 ⁇ S 1 ⁇ T 1 > CTE 2 ⁇ S 2 ⁇ T 2
  • a submount according to an aspect of the present invention is a submount on which a semiconductor element is mounted and mounted on a base made of metal, and is formed on a substrate and a first surface of the substrate.
  • a first covering layer made of a material having a high coefficient of thermal expansion and a second surface of the substrate located on the opposite side of the first surface, and a material having a larger coefficient of thermal expansion than the substrate.
  • a second coating layer wherein the thickness of the second coating layer is smaller than the thickness of the first coating layer.
  • CTE 2 when the coefficient of thermal expansion of the second coating layer is CTE 2 (1 / K) and the coefficient of thermal expansion of the first coating layer is CTE 1 (1 / K), CTE 2 is smaller than CTE 1
  • the thermal expansion coefficient of the second coating layer is CTE 2 (1 / K)
  • the thermal expansion coefficient of the first coating layer is CTE 1 (1 / K)
  • CTE 1 and CTE 2 are twice or more larger than CTE sub
  • the coating area of the first coating layer is S 1
  • the thickness of the first coating layer is
  • T 1 the coating area of the second coating layer is S 2
  • the thickness of the second coating layer is T 2
  • the following formula CTE 1 ⁇ S 1 ⁇ T 1 > CTE 2 ⁇ S 2 ⁇ T 2
  • a submount according to an aspect of the present invention is a submount on which a semiconductor element is mounted and mounted on a base made of metal, and is formed on a substrate and a first surface of the substrate.
  • a first covering layer made of a material having a high coefficient of thermal expansion and a second surface of the substrate located on the opposite side of the first surface, and a material having a larger coefficient of thermal expansion than the substrate.
  • the second coating layer has a coefficient of thermal expansion of CTE 2 (1 / K) and the coefficient of thermal expansion of the first coating layer is CTE 1 (1 / K), 2 is smaller than CTE 1 .
  • the thermal expansion coefficient of the second coating layer is CTE 2 (1 / K)
  • the thermal expansion coefficient of the first coating layer is CTE 1 (1 / K)
  • CTE 1 and CTE 2 are twice or more larger than CTE sub
  • the coating area of the first coating layer is S 1
  • the thickness of the first coating layer is
  • T 1 the coating area of the second coating layer is S 2
  • the thickness of the second coating layer is T 2
  • the following formula CTE 1 ⁇ S 1 ⁇ T 1 > CTE 2 ⁇ S 2 ⁇ T 2
  • a submount according to an aspect of the present invention is a submount on which a semiconductor element is mounted and mounted on a base made of metal, and is formed on a substrate and a first surface of the substrate.
  • a first covering layer made of a material having a high coefficient of thermal expansion and a second surface of the substrate located on the opposite side of the first surface, and a material having a larger coefficient of thermal expansion than the substrate.
  • the second coating layer has a coefficient of thermal expansion of CTE 2 (1 / K), the coefficient of thermal expansion of the first coating layer is CTE 1 (1 / K), and the heat of the substrate
  • the expansion coefficient is CTE sub (1 / K)
  • CTE 1 and CTE 2 are more than twice as large as CTE sub
  • the coating area of the first coating layer is S 1
  • the thickness of the first coating layer is T 1
  • the coating area of the second coating layer is S 2
  • the thickness of the second coating layer is T 2
  • the following formula CTE 1 ⁇ S 1 ⁇ T 1 > CTE 2 ⁇ S 2 ⁇ T 2 The relationship is established.
  • the submount according to one aspect of the present invention is characterized in that the second coating layer is formed in a lattice-like or striped pattern.
  • the substrate includes at least one of aluminum nitride, alumina, beryllia, boron nitride, diamond, silicon carbide, silicon nitride, silicon dioxide, and zirconia. To do.
  • the submount according to one aspect of the present invention is characterized in that at least a part of the first coating layer and the second coating layer is formed of a metal layer.
  • the submount according to one aspect of the present invention is characterized in that at least a part of the metal layer is formed of a layer containing copper having a thickness of 20 ⁇ m to 200 ⁇ m.
  • a semiconductor element mounting submount includes the submount according to an aspect of the present invention and a semiconductor element mounted on the first covering layer of the submount.
  • a semiconductor element mounting submount includes the submount according to an aspect of the present invention and a semiconductor element mounted on the second coating layer of the submount.
  • the semiconductor element mounting submount according to one aspect of the present invention is characterized in that a main material of the semiconductor element is gallium arsenide or indium phosphide.
  • a semiconductor element module includes a semiconductor element mounting submount according to an aspect of the present invention, a housing that houses the semiconductor element mounting submount, and the semiconductor element mounting submount mounted. And a base made of metal.
  • the semiconductor element module according to an aspect of the present invention is characterized in that it constitutes a bottom plate portion of the casing.
  • the present invention it is possible to reduce the warpage of the submount and the thermal stress applied to the element, and to suppress the deterioration of the characteristics and reliability of the semiconductor element.
  • FIG. 1A is a schematic plan view of a semiconductor laser module including a submount according to Embodiment 1.
  • FIG. 1B is a schematic partially cutaway side view of the semiconductor laser module including the submount according to the first embodiment.
  • FIG. 2A is a schematic view of the chip-on-submount shown in FIGS. 1A and 1B.
  • FIG. 2B is a schematic view of the chip-on-submount shown in FIGS. 1A and 1B.
  • FIG. 2C is a schematic view of the chip-on-submount shown in FIGS. 1A and 1B.
  • FIG. 3A is a diagram for explaining warpage of the semiconductor laser element in the assembly process of the semiconductor laser module shown in FIGS. 1A and 1B.
  • FIG. 3A is a diagram for explaining warpage of the semiconductor laser element in the assembly process of the semiconductor laser module shown in FIGS. 1A and 1B.
  • FIG. 3B is a diagram for explaining warpage of the semiconductor laser element in the assembly process of the semiconductor laser module shown in FIGS. 1A and 1B.
  • FIG. 3C is a view for explaining warpage of the semiconductor laser element in the assembly process of the semiconductor laser module shown in FIGS. 1A and 1B.
  • FIG. 3D is a view for explaining warpage of the semiconductor laser element in the assembly process of the semiconductor laser module shown in FIGS. 1A and 1B.
  • FIG. 3E is a view for explaining warpage of the semiconductor laser element in the assembly process of the semiconductor laser module shown in FIGS. 1A and 1B.
  • FIG. 3F is a view for explaining warpage of the semiconductor laser element in the assembly process of the semiconductor laser module shown in FIGS. 1A and 1B.
  • FIG. 3C is a diagram for explaining warpage of the semiconductor laser element in the assembly process of the semiconductor laser module shown in FIGS. 1A and 1B.
  • FIG. 3D is a view for explaining warpage of the semiconductor laser element in the assembly
  • FIG. 4A is a diagram for explaining warpage of the semiconductor laser element in a known semiconductor laser module assembly process.
  • FIG. 4B is a diagram for explaining warpage of the semiconductor laser element in the assembly process of a known semiconductor laser module.
  • FIG. 4C is a diagram for explaining warpage of the semiconductor laser element in a known semiconductor laser module assembly process.
  • FIG. 4D is a diagram for explaining warpage of the semiconductor laser element in a known assembly process of the semiconductor laser module.
  • FIG. 4E is a diagram for explaining warpage of the semiconductor laser element in a known semiconductor laser module assembly process.
  • FIG. 4F is a diagram for explaining warpage of the semiconductor laser element in a known assembly process of the semiconductor laser module.
  • FIG. 5A is a schematic diagram of a submount according to the second embodiment.
  • FIG. 5B is a schematic diagram of a submount according to the third embodiment.
  • FIG. 5C is a schematic diagram of a submount according to the fourth embodiment.
  • FIG. 5D is a schematic view of a submount according to a modification of the fourth embodiment.
  • FIG. 6A is a schematic diagram of a submount according to the fifth embodiment.
  • FIG. 6B is a schematic diagram of a submount according to the sixth embodiment.
  • FIG. 7A is a diagram showing the relationship between the longitudinal position of the semiconductor laser element and the displacement in the simulation result when the submount according to Embodiment 1 is used.
  • FIG. 7B is a diagram illustrating a relationship between the longitudinal position of the semiconductor laser element and the displacement in the simulation result when the submount according to the first embodiment is used.
  • FIG. 7C is a diagram showing the relationship between the longitudinal position of the semiconductor laser element and the displacement in the simulation result when a known submount is used.
  • FIG. 7D is a diagram showing the relationship between the longitudinal position and displacement of the semiconductor laser element in the simulation result when a known submount is used.
  • FIG. 8 is a schematic cross-sectional view of the chip-on submount according to the seventh embodiment.
  • FIG. 9 is a schematic cross-sectional view of a chip-on submount according to the eighth embodiment.
  • FIG. 10A is a diagram illustrating a relationship between a longitudinal position and a displacement of a semiconductor laser element in a simulation result when the submount according to the eighth embodiment is used.
  • FIG. 10A is a diagram illustrating a relationship between a longitudinal position and a displacement of a semiconductor laser element in a simulation result when the submount according to the eighth embodiment is used.
  • FIG. 10B is a diagram illustrating the relationship between the longitudinal position of the semiconductor laser element and the displacement in the simulation result when the submount according to Embodiment 8 is used.
  • FIG. 11 is a schematic cross-sectional view of the chip-on-submount according to the ninth embodiment.
  • FIG. 12A is a schematic diagram of the chip-on-submount according to the tenth embodiment.
  • FIG. 12B is a schematic view of the chip-on-submount according to the tenth embodiment.
  • FIG. 12C is a schematic view of the chip-on-submount according to the tenth embodiment.
  • FIG. 13A is a schematic view of the chip-on-submount according to the eleventh embodiment.
  • FIG. 13B is a schematic view of the chip-on-submount according to the eleventh embodiment.
  • FIG. 13C is a schematic view of the chip-on-submount according to the eleventh embodiment.
  • FIG. 13D is a schematic view of the chip-on-submount according to the eleventh embodiment.
  • FIG. 14A is a diagram for explaining warpage of the semiconductor laser element in the assembly process of the semiconductor laser module using the chip-on-submount shown in FIGS. 13A to 13D.
  • FIG. 14B is a diagram for explaining warpage of the semiconductor laser element in the assembly process of the semiconductor laser module using the chip-on-submount shown in FIGS. 13A to 13D.
  • FIG. 14C is a diagram for explaining warpage of the semiconductor laser device in the assembly process of the semiconductor laser module using the chip-on-submount shown in FIGS. 13A to 13D.
  • FIG. 14A is a diagram for explaining warpage of the semiconductor laser element in the assembly process of the semiconductor laser module using the chip-on-submount shown in FIGS. 13A to 13D.
  • FIG. 14D is a view for explaining warpage of the semiconductor laser element in the assembly process of the semiconductor laser module using the chip-on-submount shown in FIGS. 13A to 13D.
  • FIG. 14E is a view for explaining warpage of the semiconductor laser element in the assembly process of the semiconductor laser module using the chip-on-submount shown in FIGS. 13A to 13D.
  • FIG. 14F is a view for explaining warpage of the semiconductor laser element in the assembly process of the semiconductor laser module using the chip-on-submount shown in FIGS. 13A to 13D.
  • FIG. 14G is a view for explaining warpage of the semiconductor laser element in the assembly process of the semiconductor laser module using the chip-on-submount shown in FIGS. 13A to 13D.
  • FIG. 14E is a view for explaining warpage of the semiconductor laser element in the assembly process of the semiconductor laser module using the chip-on-submount shown in FIGS. 13A to 13D.
  • FIG. 14F is a view for explaining warpage of the semiconductor laser element in the
  • FIG. 15 is a schematic diagram of a chip-on-submount according to the twelfth embodiment.
  • FIG. 16 is a schematic diagram of a chip-on-submount according to the thirteenth embodiment.
  • FIG. 17 is a schematic cross-sectional view of a chip-on-submount according to the fourteenth embodiment.
  • FIG. 18 is a schematic sectional view of a chip-on-submount according to the fifteenth embodiment.
  • FIG. 19 is a diagram for explaining the semiconductor laser module including the chip-on-submount according to the first embodiment.
  • the semiconductor element may be warped, and the characteristics and reliability of the semiconductor element may be reduced.
  • the present inventors diligently examined the cause, they discovered the following problems. That is, the chip-on-submount using the above-described technology has been designed so that the stress applied to the semiconductor element and the deformation of the semiconductor element are minimized when mounted on the submount.
  • the chip-on submount is mounted directly or via a base on the housing of the semiconductor module. At this time, when the chip-on submount is soldered to a metal base or metal housing at a high temperature and then cooled to room temperature, between the base and / or the housing and the chip-on submount.
  • Thermal stress is generated.
  • the coefficient of thermal expansion of the submount is smaller than the coefficient of thermal expansion of the base, the case, or both, when the chip-on submount cools down to room temperature, the semiconductor element will warp upward. A large thermal stress is applied.
  • the warpage of the substrate is suppressed in a state where the chip-on-submount is mounted on the semiconductor module housing directly or via the base and then returned to room temperature. Therefore, the thermal stress applied to the semiconductor element is reduced, and the deterioration of the characteristics and reliability of the semiconductor element can be suppressed.
  • FIG. 1A and 1B are a schematic plan view and a partially cutaway side view, respectively, of a semiconductor laser module provided with a submount according to the first embodiment.
  • the semiconductor laser module 100 includes a housing 1 made of metal having a lid 1a and a bottom plate portion 1b, and an LD height adjustment which is a base made of metal and mounted in order on the bottom plate portion 1b.
  • a plate 2 six submounts 3 having a rectangular parallelepiped shape, and six semiconductor laser elements 4 which are semiconductor elements having a substantially rectangular parallelepiped shape are provided.
  • FIG. 1A illustration of the lid 1a is omitted for explanation.
  • the housing 1 and the LD height adjusting plate 2 are made of copper (Cu).
  • the linear expansion coefficient of Cu is 17 ⁇ 10 ⁇ 6 (1 / K).
  • the casing 1 and the LD height adjusting plate 2 may be made of iron (Fe).
  • the linear expansion coefficient of Fe is 12 ⁇ 10 ⁇ 6 (1 / K).
  • the thickness of the bottom plate portion 1b is, for example, about 1 to 5 mm, and the thickness of the LD height adjusting plate 2 is, for example, about 1 to 10 mm, but is not particularly limited.
  • the semiconductor laser module 100 is electrically connected to each semiconductor laser element 4 via a submount 3 and a bonding wire (not shown), and has two lead pins 5 for supplying power to each semiconductor laser element 4.
  • the semiconductor laser module 100 includes six first lenses 6, six second lenses 7, six mirrors 8, a third lens 9, an optical filter 10, and a fourth lens 11.
  • Each first lens 6, each second lens 7, each mirror 8, third lens 9, optical filter 10, and fourth lens 11 are along the optical path on the optical path of the laser light output from each semiconductor laser element 4.
  • the semiconductor laser module 100 includes an optical fiber 12 that is disposed to face the fourth lens 11. One end of the optical fiber 12 on the side where the laser light is incident is housed inside the housing 1 and supported by the support member 13.
  • Each semiconductor laser element 4 is composed of, for example, gallium arsenide (GaAs) or indium phosphide (InP) as a main material, and outputs laser light having a wavelength corresponding to the material or composition.
  • the linear expansion coefficient of GaAs is 5.9 ⁇ 10 ⁇ 6 (1 / K), and the linear expansion coefficient of InP is 4.5 ⁇ 10 ⁇ 6 (1 / K).
  • the thickness of each semiconductor laser element 4 is, for example, about 0.1 mm.
  • each semiconductor laser element 4 is mounted on each submount 3, and each submount 3 is mounted on the LD height adjusting plate 2 so that the heights thereof are different from each other.
  • each first lens 6, each second lens 7, and each mirror 8 are arranged at a height corresponding to the corresponding semiconductor laser element 4.
  • a component including the submount 3 and the semiconductor laser element 4 mounted on the submount 3 is referred to as a chip-on submount 16 as a semiconductor element mounting submount.
  • a loose tube 15 is provided at the insertion portion of the optical fiber 12 into the housing 1, and a boot 14 is externally fitted to a part of the housing 1 so as to cover a part of the loose tube 15 and the insertion portion. ing.
  • Each semiconductor laser element 4 is supplied with electric power via a lead pin 5 and outputs laser light.
  • Each laser beam output from each semiconductor laser element 4 is made into substantially collimated light by each corresponding first lens 6 and each second lens 7, and reflected toward each third lens 9 by each corresponding mirror 8.
  • each laser beam is collected by the third lens 9 and the fourth lens 11, enters the end face of the optical fiber 12, and propagates through the optical fiber 12.
  • the optical filter 10 is configured to input light to each semiconductor laser element 4 when light having a wavelength different from the wavelength of the laser light is input to the semiconductor laser module 100 from the outside via the optical fiber 12. It is a band pass filter for preventing the above.
  • the assembly of the semiconductor laser module 100 is performed by the following procedure, for example.
  • the submount 3 is heated to a bonding temperature of about 300 ° C., and the semiconductor laser element 4 is bonded and mounted to the submount 3 with AuSn solder having a melting point of about 280 ° C. to form six chip-on submounts 16.
  • the bottom plate portion 1b of the housing 1 on which the LD height adjusting plate 2 is mounted is heated to a bonding temperature of about 150 ° C., and each chip-on submount 16 is LD-coated with SnBi solder having a melting point of about 140 ° C.
  • the height adjustment plate 2 is joined and mounted. Thereafter, other components of the semiconductor laser module 100 are attached to the housing 1.
  • FIG. 2A is a diagram viewed from the mounting surface side of the semiconductor laser element 4
  • FIG. 2B is a cross-sectional view taken along the line AA of FIG. 2A
  • FIG. 2C is a diagram viewed from the side opposite to the mounting surface of the semiconductor laser device 4. .
  • the chip-on submount 16 includes the submount 3 and the semiconductor laser element 4 mounted on the submount 3.
  • the submount 3 includes a substrate 3a, a first covering layer 3b, and a second covering layer 3c.
  • the substrate 3a is made of, for example, aluminum nitride (AlN), alumina (Al 2 O 3 ), beryllia (BeO), boron nitride (BN), diamond, silicon carbide (SiC), silicon nitride (Si 3 N 4 ), silicon dioxide It can be configured to include at least one of (SiO 2 ) and zirconia (ZrO 2 ).
  • the substrate 3a is made of AlN.
  • the thickness of the substrate 3a is, for example, about 0.3 to 1.0 mm.
  • the linear expansion coefficients of AlN, Si 3 N 4 , and SiC are 4.5 ⁇ 10 ⁇ 6 (1 / K), 2.8 ⁇ 10 ⁇ 6 (1 / K), 3.7 ⁇ 10 ⁇ 6 ( 1 / K).
  • the first covering layer 3b has a thickness in the range of 20 ⁇ m to 200 ⁇ m and is formed on the first surface 3aa of the substrate 3a.
  • the first surface 3aa is a surface on the side where the semiconductor laser element 4 is mounted in the first embodiment.
  • the first coating layer 3b includes a coating layer 3ba and a coating layer 3bb.
  • Each of the coating layer 3ba and the coating layer 3bb is made of a metal multilayer film containing Cu as a main component.
  • the linear expansion coefficient of AlN which is the constituent material of the substrate 3a, is 4.5 ⁇ 10 ⁇ 6 (1 / K), and the first coating layer 3b is made of a material having a larger linear expansion coefficient than the substrate 3a. .
  • coating layer 3ba and the coating layer 3bb are separated by the groove G1.
  • the groove G1 is provided to electrically insulate the covering layer 3ba and the covering layer 3bb.
  • coating layer 3bb is electrically connected to the upper surface of semiconductor laser element 4 by a bonding wire (not shown).
  • One of the lead pins 5 is electrically connected to the coating layer 3ba by a bonding wire (not shown), and the other of the lead pins 5 is electrically connected to the coating layer 3bb by a bonding wire (not shown).
  • the semiconductor laser element 4 is bonded and mounted to the submount 3 with AuSn solder via the coating layer 3ba.
  • a precoat 3baa made of AuSn is formed on the surface of the coating layer 3ba, and this facilitates bonding and mounting to the coating layer 3ba of the semiconductor laser element 4 by AuSn solder.
  • the semiconductor laser element 4 is mounted in the region A1 in the first coating layer 3b. The area A1 will be described in detail later.
  • n-side electrode is formed on one surface of the semiconductor laser element 4 (the surface bonded to the coating layer 3ba).
  • a p-side electrode is formed on the other surface of the semiconductor laser element 4, and the p-side electrode is electrically connected to the coating layer 3bb by a bonding wire (not shown).
  • the semiconductor laser element 4 is supplied with power from the lead pin 5 via the n-side electrode and the p-side electrode.
  • the surface on which the p-side electrode is formed may be bonded to the coating layer 3ba.
  • the second coating layer 3c has a thickness in the range of 20 ⁇ m to 200 ⁇ m and the same thickness as the first coating layer 3b, and is formed on the second surface 3ab of the substrate 3a.
  • the second surface 3ab is a surface located on the opposite side to the first surface 3aa.
  • the second coating layer 3c is composed of six coating layers 3ca.
  • Each coating layer 3ca is composed of a metal multilayer film containing the same Cu as the main component as the first coating layer 3b. Therefore, the second coating layer 3c is made of a material having a larger linear expansion coefficient than the substrate 3a.
  • each coating layer 3ca is separated from the adjacent coating layer 3ca by a groove G2.
  • each coating layer 3ca is a rectangular layer having a long side extending in a direction orthogonal to the longitudinal direction of the semiconductor laser element 4 when viewed from the second surface 3ab side of the submount 3, and each groove G2 Is extended along a direction perpendicular to the longitudinal direction of the semiconductor laser element 4.
  • the 2nd coating layer 3c is formed in the striped pattern.
  • the second coating 3c is not formed on the second surface 3ab in the region of the groove G2.
  • a region A1 determined by the length of the semiconductor laser element 4 in the resonator direction and the width of the submount 3 (direction perpendicular to the resonator of the semiconductor laser element 4) is defined in the first coating layer 3b.
  • a region A2 obtained by projecting the region A1 on the second coating layer 3c is defined.
  • the covering area of the second covering layer 3c in the region A2 is smaller than the covering area of the first covering layer 3b in the region A1.
  • FIG. 3A to 3F are views for explaining warpage of the semiconductor laser element 4 in the assembly process of the semiconductor laser module 100.
  • FIG. 3A As described above, in the assembly process, as shown in the side view of FIG. 3A, the submount 3 is heated to a bonding temperature of about 300 ° C., and the semiconductor laser element 4 has a melting point of about 280 ° C.
  • the chip-on submount 16 is formed as shown in FIG. 3B by bonding and mounting to the first coating layer 3b of the first surface 3aa of the submount 3 with AuSn solder. When the chip-on submount 16 cools down to room temperature, as shown in FIG.
  • the semiconductor laser element 4 warps convexly toward the submount 3 as indicated by a line L1 in the longitudinal direction.
  • the reason is as follows. That is, in the submount 3, the coverage area of the second coating layer 3c in the region A2 is smaller than the coverage area of the first coating layer 3b in the region A1. Therefore, when the temperature is lowered from the bonding temperature to room temperature, the first coating layer 3b generates a thermal stress that tends to shrink the substrate 3a particularly in the longitudinal direction (left and right direction on the paper surface) with a greater force than the second coating layer 3c. Therefore, the entire submount 3 warps convexly on the side opposite to the semiconductor laser element 4 in the longitudinal direction. As a result, the semiconductor laser element 4 also warps convexly toward the submount 3 side.
  • the bottom plate portion 1b of the housing 1 on which the LD height adjustment plate 2 is mounted is heated to a bonding temperature of about 150 ° C., and the chip-on submount 16 has a melting point of about 140. It joins and mounts on the LD height adjusting plate 2 with SnBi solder at 0 ° C. to obtain the state shown in FIG. 3E.
  • the warp of the semiconductor laser element 4 is substantially eliminated as shown by a line L2 in FIG. 3F. The reason is as follows.
  • the substrate 3a of the submount 3 has a smaller coefficient of thermal expansion than the LD height adjusting plate 2 and the bottom plate portion 1b of the housing 1, when the temperature is lowered from the bonding temperature to room temperature, the LD height adjusting plate 2 and the casing 3a. Since the bottom plate portion 1b of the body 1 applies thermal stress to the submount 3 so as to be convexly bent toward the semiconductor laser element 4, the submount 3 is placed on the side opposite to the semiconductor laser element 4 included in the submount 3 in the state of FIG. The convex warp is reduced or offset, and the warp of the semiconductor laser element 4 is substantially eliminated.
  • the covering area of the second covering layer 3c and the first covering layer 3b, and the thickness of the second covering layer 3c and the first covering layer 3b are the junction temperature in each mounting step, the constituent material of the semiconductor laser element 4,
  • the warp of the semiconductor laser element 4 is set to be substantially eliminated. That's fine.
  • FIG. 4A to 4F are diagrams for explaining warpage of the semiconductor laser element 4 in a known semiconductor laser module assembly process.
  • the submount 103 is heated to a junction temperature of about 300 ° C., and the semiconductor laser element 4 is submounted with AuSn solder having a melting point of about 280 ° C.
  • a chip-on submount 116 is formed by bonding to the first covering layer 103 on the first surface 103 as shown in FIG. 4B.
  • the submount 103 is designed so that when the chip-on submount 116 is cooled down to room temperature, the semiconductor laser element 4 does not substantially warp as indicated by a line L3 in the longitudinal direction, as shown in FIG. 4C.
  • the covering area and the thickness of the first covering layer and the second covering layer are designed to be substantially equal.
  • the bottom plate portion 1b of the housing 1 on which the LD height adjusting plate 2 is mounted is heated to a bonding temperature of about 150 ° C., and the chip-on submount 116 has a melting point of about 140. 4B is joined and mounted on the LD height adjusting plate 2 with SnBi solder at 0 ° C.
  • the semiconductor laser element 4 warps convexly on the opposite side of the submount 103 as indicated by a line L4 in FIG. And reliability will be reduced.
  • the semiconductor laser module 100 including the submount 3 according to the first embodiment deterioration of the characteristics and reliability of the semiconductor laser element 4 is suppressed.
  • FIGS. 5A to 5D and FIGS. 6A and 6B explain.
  • 5A is a view of the submount 3A according to the second embodiment when viewed from the second surface side
  • FIG. 5B is a view when the submount 3B according to the third embodiment is viewed from the second surface side
  • FIG. 5C is according to the fourth embodiment.
  • FIG. 5D is a view of the submount 3C as viewed from the second surface side
  • 5D is a view of the submount 3C ′ according to the modification of the fourth embodiment as viewed from the second surface side.
  • 6A is a diagram of the submount 3D according to the fifth embodiment as viewed from the second surface side
  • FIG. 6B is a diagram of the submount 3E according to the sixth embodiment as viewed from the second surface side. Since the submount 3 and the submounts 3A, 3B, 3C, 3C′3D, and 3E differ only in the pattern and covering area of the second covering layer, only the pattern and covering area of the second covering layer will be described below.
  • the second coating layer 3Ac has a thickness in the range of 20 ⁇ m to 200 ⁇ m and the same thickness as the first coating layer 3b, and is formed on the second surface 3ab of the substrate 3a.
  • the second coating layer 3Ac is composed of 36 coating layers 3Aca.
  • Each coating layer 3Aca is made of the same metal multilayer film containing Cu as the main component as in the first coating layer 3b.
  • Each covering layer 3Aca is separated from the adjacent covering layer 3Aca by a groove G3.
  • the second coating layer 3Ac is formed in a lattice pattern.
  • the second surface 3ab is not formed with the second coating layer 3Ac in the region of the groove G3.
  • the covering area of the second covering layer 3Ac in the region A2 is smaller than the covering area of the first covering layer 3b in the region A1.
  • the second coating layer 3Bc has the same thickness as the first coating layer 3b in the range of 20 ⁇ m to 200 ⁇ m, and is formed on the second surface 3ab of the substrate 3a. Is formed.
  • the second coating layer 3Bc is composed of six coating layers 3Bca. Each coating layer 3Bca is made of the same metal multilayer film as the main component of Cu as the first coating layer 3b. Each coating layer 3Bca is separated from the adjacent coating layer 3Bca by a groove G4.
  • each coating layer 3Bca is a rectangle having a long side extending in the longitudinal direction of the semiconductor laser element 4 when viewed from the direction of the second surface of the submount 3B, and each groove G4 is a longitudinal direction of the semiconductor laser element 4. Stretched along the direction. Thereby, 2nd coating layer 3Bc is formed with the striped pattern. The second surface 3ab is not formed with the second coating layer 3Bc in the region of the groove G4.
  • the covering area of the second covering layer 3Bc in the region A2 is smaller than the covering surface of the first covering layer 3b in the region A1.
  • the second coating layer 3Cc has a thickness in the range of 20 ⁇ m to 200 ⁇ m and the same thickness as the first coating layer 3b, and the second surface 3ab of the substrate 3a. Is formed.
  • the second coating layer 3Cc is composed of six coating layers 3Cca whose one or both side surfaces are wavy. Each coating layer 3Cca is made of the same metal multilayer film as the main component of Cu as the first coating layer 3b.
  • Each covering layer 3Cca is separated from the adjacent covering layer 3Cca by a groove G5. Thereby, 2nd coating layer 3Cc is formed with the wavy striped pattern.
  • the second surface 3ab is not formed with the second coating layer 3Cc in the region of the groove G5.
  • the coating area of the second coating layer 3Cc in the region A2 is smaller than the coating area of the first coating layer 3b in the region A1.
  • the second coating layer 3C′c has a thickness in the range of 20 ⁇ m to 200 ⁇ m and the same thickness as the first coating layer 3b.
  • Two surfaces 3ab are formed.
  • the second coating layer 3C′c is composed of six coating layers 3C′ca whose one or both side surfaces are wavy.
  • Each coating layer 3C′ca is made of a metal multilayer film containing Cu as a main component, the same as the first coating layer 3b.
  • Each covering layer 3C′ca is separated from the adjacent covering layer 3C′ca by a groove G5 ′. Thereby, 2nd coating layer 3C'c is formed in the wavy striped pattern.
  • the second coating layer 3C′c is not formed in the region of the groove G5 ′.
  • the covering area of the second covering layer 3C′c in the region A2 is smaller than the covering area of the first covering layer 3b in the region A1.
  • the second coating layer 3Dc has a thickness in the range of 20 ⁇ m to 200 ⁇ m and the same thickness as the first coating layer 3b, and the second surface 3ab of the substrate 3a. Is formed.
  • the second coating layer 3Dc is composed of seven coating layers 3Dca. Each coating layer 3Dca is made of the same metal multilayer film as the main component of Cu as the first coating layer 3b. Each coating layer 3Dca is separated from the adjacent coating layer 3Dca by a groove G6.
  • each coating layer 3Dca is triangular or trapezoidal when viewed from the second surface side of the submount 3D, and each groove G6 extends along a direction inclined with respect to the longitudinal direction of the semiconductor laser element 4. ing. Thereby, 2nd coating layer 3Dc is formed in the inclined striped pattern. Further, the second surface 3ab is not formed with the second coating layer 3Dc in the region of the groove G6.
  • the covering area of the second covering layer 3Dc in the region A2 is smaller than the covering area of the first covering layer 3b in the region A1.
  • the second coating layer 3Ec has a thickness in the range of 20 ⁇ m to 200 ⁇ m and the same thickness as the first coating layer 3b, and the second surface 3ab of the substrate 3a. Is formed.
  • the second coating layer 3Ec is composed of 12 coating layers 3Eca.
  • Each coating layer 3Eca is made of the same metal multilayer film as the main component of Cu as the first coating layer 3b.
  • Each coating layer 3Eca is separated from the adjacent coating layer 3Eca by a groove G7.
  • each coating layer 3Eca is triangular, trapezoidal or V-shaped when viewed from the second surface side of the submount 3E, and the second coating layer 3Ec is formed in a V-shaped striped pattern,
  • Each groove G ⁇ b> 7 is arranged so that the V-shaped apex faces the longitudinal direction of the semiconductor laser element 4.
  • the second surface 3ab is not formed with the second coating layer 3Ec in the region of the groove G7.
  • the coating area of the second coating layer 3Ec in the region A2 is smaller than the coating area of the first coating layer 3b in the region A1.
  • the pattern of the second coating layer in the submount is not limited to the above, and the pattern is such that the coating area of the second coating layer in the region A2 is smaller than the coating area of the first coating layer 3b in the region A1.
  • Good for example, a lattice pattern made of wavy lines or a lattice pattern made of diamonds may be used.
  • the simulation calculation conditions are as follows. First, a semiconductor laser element made of GaAs having a length of 4.5 mm and a thickness of 0.1 mm, a substrate made of AlN having a thickness of 0.7 mm, a thickness of 80 ⁇ m, and a covering area of 18.3 mm respectively.
  • the chip-on-submount is mounted on the first coating layer on the first surface of the submount including the first coating layer and the second coating layer made of Cu, which are 2 and 16.2 mm 2, at a bonding temperature of about 300 ° C.
  • condition A Calculation was performed under the condition of formation (condition A). Furthermore, this chip-on-submount is mounted on a metal plate made of Cu assuming that the LD height adjustment plate is mounted on the bottom plate portion of the housing (base) at a bonding temperature of about 150 ° C. ( The calculation was performed under condition B). The thickness of the metal plate was 3 mm.
  • FIG. 7A and 7B are diagrams showing the relationship between the longitudinal position of the semiconductor laser element and the displacement in the simulation result when the submount having the same configuration as the submount 3 according to the first embodiment is used.
  • FIG. 7A shows the result of condition A
  • FIG. 7B shows the result of condition B.
  • the semiconductor laser element is warped convexly toward the submount, and the displacement amount is 1 ⁇ m or more.
  • the semiconductor laser element has almost no warpage, and its displacement is 0.3 ⁇ m or less.
  • simulation calculation results when a known submount is used will be described.
  • the simulation calculation conditions are as follows. First, a semiconductor laser element made of GaAs having a length of 4.5 mm and a thickness of 0.1 mm, a substrate made of AlN having a thickness of 0.7 mm, a thickness of 55 ⁇ m, and a covering area of 18.3 mm respectively. 2. Under the condition (Condition A) that a chip-on submount is formed by mounting at a bonding temperature of about 300 ° C. on a submount comprising a first coating layer and a second coating layer made of Cu of 19.1 mm 2. The calculation was performed.
  • the second coating layer is not formed with a pattern like the second coating layer 3c of the submount 3 so that the coating area of the second coating layer is larger than the coating area of the first coating layer. did. Furthermore, this chip-on-submount is mounted on a metal plate made of Cu assuming that the LD height adjustment plate is mounted on the bottom plate portion of the housing (base) at a bonding temperature of about 150 ° C. ( The calculation was performed under condition B). The thickness of the metal plate was 3 mm.
  • FIG. 7C and 7D are diagrams showing the relationship between the longitudinal position of the semiconductor laser element and the displacement in the simulation results when a known submount is used.
  • FIG. 7C shows the result of Condition A
  • FIG. 7D shows the result of Condition B.
  • the chip-on submount in the case of the condition A has almost no warp of the semiconductor laser element, but the case where the chip-on submount is mounted on the base as in the case of the condition B is assumed.
  • the semiconductor laser device In the semiconductor laser device, a large convex warp occurred on the opposite side of the submount, and the displacement was about 1.5 ⁇ m.
  • the chip-on submount 16 when the chip-on submount 16 is mounted on the semiconductor laser module 100, the warpage of the submount 3 and the thermal stress applied to the semiconductor laser element 4 are reduced. It can be seen that deterioration of the characteristics and reliability of the semiconductor laser element 4 can be suppressed.
  • FIG. 8 is a schematic cross-sectional view of the chip-on-submount according to the seventh embodiment. This cross-sectional view is a cross section corresponding to a plane orthogonal to the cross section along the line AA of the chip-on submount 16F shown in FIG.
  • each of the first coating layer 3Fb and the second coating layer 3Fc of the submount 3F is made of a metal multilayer film mainly composed of Cu and has a thickness of 20 ⁇ m to 200 ⁇ m. Have the same thickness in the range.
  • the first coating layer 3Fb is composed of a coating layer 3Fba and a coating layer 3Fbb.
  • the covering layer 3Fba and the covering layer 3Fbb are separated by a groove G8 for electrical insulation.
  • the semiconductor laser element 4 is bonded and mounted to the submount 3F by AuSn solder via the coating layer 3Fba.
  • the first coating layer 3Fb and the second coating layer 3Fc of the submount 3F are made of the same material and have the same thickness, but the second coating layer 3Fc in the region A2 Is smaller than the covering area of the first covering layer 3Fb in the region A1.
  • the thermal stress applied to the semiconductor laser element 4 is reduced, and the deterioration of the characteristics and reliability of the semiconductor laser element 4 can be suppressed.
  • making the covering area of the second covering layer 3Fc smaller than the covering area of the first covering layer 3Fb means that the second covering layer 3Fc is formed on the second covering layer in any of the submounts according to the first to seventh embodiments. This can be realized by forming a pattern.
  • FIG. 9 is a schematic cross-sectional view of a chip-on submount according to the eighth embodiment. This cross-sectional view is a cross section corresponding to a plane orthogonal to the cross section along line AA of the chip-on-submount shown in FIG. 2B in the chip-on-submount 16G according to the eighth embodiment.
  • the submount 3G has a configuration in which the second coating layer 3c of the submount 3 is replaced with the second coating layer 3Gc.
  • the second coating layer 3Gc is made of a metal multilayer film containing Cu as a main component.
  • the first coating layer 3b and the second coating layer 3Gc of the submount 3G are made of the same material, but the thickness of the second coating layer 3Gc is the same as that of the first coating layer 3b. Less than the thickness.
  • the thermal stress applied to the semiconductor laser element 4 is reduced, and the deterioration of the characteristics and reliability of the semiconductor laser element 4 can be suppressed.
  • the simulation calculation conditions are as follows. First, a semiconductor laser element made of GaAs having a length of 4.5 mm and a thickness of 0.1 mm, a substrate made of AlN having a thickness of 0.7 mm, a thickness of 55 ⁇ m and a thickness of 20 ⁇ m, respectively, and a covering area of 18.7 mm respectively. 3 mm 2, the first coating layer of the first surface of the submount comprising a first coating layer and second coating layer made of Cu is 19.1 mm 2, chip on submount are mounted using bonding temperature of about 300 ° C. The calculation was performed under the condition of forming (Condition A).
  • this chip-on-submount is mounted on a metal plate made of Cu assuming that the LD height adjustment plate is mounted on the bottom plate portion of the housing (base) at a bonding temperature of about 150 ° C. ( The calculation was performed under condition B). The thickness of the metal plate was 3 mm.
  • FIGS. 10A and 10B are diagrams showing the relationship between the longitudinal position and displacement of the semiconductor laser element in the simulation results when submounts having different thicknesses are used for the first coating layer and the second coating layer.
  • FIG. 10A shows the result of condition A
  • FIG. 10B shows the result of condition B.
  • the semiconductor laser element is warped convexly toward the submount and the displacement amount is close to 1.5 ⁇ m.
  • the displacement was 0.15 ⁇ m or less.
  • FIG. 11 is a schematic cross-sectional view of the chip-on-submount according to the ninth embodiment. This sectional view is a section corresponding to the section of the chip-on-submount 16G shown in FIG. 9 in the chip-on-submount 16H according to the ninth embodiment.
  • the first coating layer 3Hb on the substrate 3a of the submount 3H is made of Cu.
  • the second coating layer 3Hc is made of Au.
  • the linear expansion coefficient of Cu is 17 ⁇ 10 ⁇ 6 (1 / K)
  • the linear expansion coefficient of Au is 14 ⁇ 10 ⁇ 6 (1 / K). Therefore, when the coefficient of thermal expansion of the second coating layer 3Hc is CTE 2 (1 / K) and the coefficient of thermal expansion of the first coating layer 3Hb is CTE 1 (1 / K), CTE 2 is smaller than CTE 1 .
  • the first coating layer 3Hb and the second coating layer 3Fc have the same thickness in the range of 20 ⁇ m to 200 ⁇ m.
  • the first coating layer 3Hb includes a coating layer 3Hba and a coating layer 3Hbb.
  • the covering layer 3Hba and the covering layer 3Hbb are separated by a groove G9 for electrical insulation.
  • the semiconductor laser element 4 is bonded and mounted to the submount 3H by AuSn solder via the coating layer 3Hba.
  • the chip-on-submount 16H, the first coating layer 3Hb a second coating layer 3Hc of the submount 3H is, have the same thickness, coefficient of thermal expansion CTE 2 of the second coating layer 3Hc is first coated It is smaller than the thermal expansion coefficient CTE 1 of the layer 3Hb.
  • the first coating layer and the second coating layer have the same coefficient of thermal expansion, and the above-described magnitude relationship is established in the coating area.
  • the first coating layer and the second coating layer have the same coefficient of thermal expansion, and the above-described magnitude relationship is established in the thickness.
  • the first coating layer and the second coating layer have the same thickness and the same coating area, and the above-described magnitude relationship is established in the coefficient of thermal expansion.
  • the predetermined magnitude relationship (relation A) with respect to the coating area, the predetermined magnitude relationship with respect to the thickness (relation B), and the thermal expansion coefficient If at least one or two or more of the predetermined magnitude relationships (Relation C) are satisfied, a semiconductor laser element is mounted on the submount to form a chip-on submount, and the chip-on submount is made of metal.
  • the thermal stress applied to the semiconductor laser element is reduced, and deterioration of the characteristics and reliability of the semiconductor laser element can be suppressed.
  • Embodiment 1 is a case where the relationship A is established.
  • the thermal expansion coefficient of the second coating layer is CTE 2 (1 / K)
  • the thermal expansion coefficient of the first coating layer is CTE 1 (1 / K)
  • the thermal expansion of the substrate is not limited to the above relationship.
  • the rate is CTE sub (1 / K)
  • CTE 2 and CTE 2 are at least twice as large as CTE sub
  • the coverage area of the first coating layer in region A1 is S 1
  • the thickness of the first coating layer is T 1 ( ⁇ m)
  • the coating area of the second coating layer in region A2 is S 2 and the thickness of the second coating layer is T 2 ( ⁇ m)
  • a semiconductor laser element is mounted on the submount to form a chip-on submount.
  • the chip-on-submount is mounted on a base made of metal, the thermal stress applied to the semiconductor laser element is reduced, and deterioration of the characteristics and reliability of the semiconductor laser element can be suppressed.
  • the first coating layer and the second coating layer are composed of metal layers.
  • the present invention is not limited to this, and at least a part of the first coating layer and the second coating layer is a metal layer. It may be comprised. That is, for example, the first coating layer or the second coating layer may have a multilayer structure including a metal layer which is a layer containing copper having a thickness of 20 ⁇ m to 200 ⁇ m, for example. Further, the first coating layer and the second coating layer may be made of Au.
  • FIGS. 12A, 12B, and 12C are schematic views of the chip-on-submount according to the tenth embodiment.
  • 12A is a view as seen from the mounting surface side of the semiconductor laser element 4
  • FIG. 12B is a sectional view taken along line BB in FIG. 12A
  • FIG. 12C is a view as seen from the side opposite to the mounting surface of the semiconductor laser element 4.
  • the chip-on submount 16I has a configuration in which the submount 3 of the chip-on submount 16 according to the first embodiment is replaced with a submount 3I.
  • the submount 3I has a configuration in which the first coating layer 3b of the submount 3 is replaced with the first coating layer 3Ib.
  • the first covering layer 3Ib is composed of a covering layer 3Iba and a covering layer 3Ibb.
  • the covering layer 3Iba and the covering layer 3Ibb are separated by the groove G10.
  • a precoat 3Ibaa made of AuSn is formed on the surface of the coating layer 3Iba.
  • the coverage area of the second coating layer 3c on the second surface 3ab is larger than the coverage area of the first coating layer 3Ib on the first surface 3aa, but the coverage area of the second coating layer 3c in the region A2 is larger than that in the region A1. It is smaller than the coating area of the coating layer 3Ib. Thereby, there exists the same effect as Embodiment 1.
  • the semiconductor laser element 4 is mounted on the first covering layer on the first surface to constitute a chip-on submount.
  • the semiconductor laser element 4 may be mounted on the second coating layer on the second surface to constitute a chip-on-submount.
  • FIGS. 13A to 13D are schematic views of the chip-on submount 16J according to the eleventh embodiment.
  • 13A is a view seen from the mounting surface side of the semiconductor laser element 4
  • FIG. 13B is a view seen from the side opposite to the mounting surface of the semiconductor laser element 4
  • FIG. 13C is a cross-sectional view taken along the line CC of FIG.
  • FIG. 13A is a view taken in the direction of arrow D in FIG. 13A.
  • the chip-on submount 16J includes a submount 3J and a semiconductor laser element 4 mounted on the submount 3J.
  • the submount 3J includes a substrate 3a, a first coating layer 3Jb formed on the first surface 3aa of the substrate 3a, and a second coating layer 3Jc formed on the second surface 3ab of the substrate 3a.
  • the first coating layer 3Jb and the second coating layer 3Jc are both made of a metal multilayer film mainly composed of Cu and have the same thickness in the range of 20 ⁇ m to 200 ⁇ m.
  • the second coating layer 3Jc includes a coating layer 3Jca and a coating layer 3Jcb.
  • the covering layer 3Jca and the covering layer 3Jcb are separated by a groove G11 for electrical insulation.
  • a precoat 3Jca made of AuSn is formed on the surface of the coating layer 3Jca, which facilitates bonding and mounting of the semiconductor laser element 4 to the coating layer 3Jca by AuSn solder.
  • the semiconductor laser element 4 is mounted in the region A2 in the second coating layer 3Jc.
  • a plurality of grooves G11a connected to the groove G11 are formed so as to be perpendicular to the extending direction of the groove G11 and below the semiconductor laser element 4. .
  • the second coating layer 3Jc is not formed in the region of the groove G11 and the groove G11a.
  • the groove G11a is formed in a pattern that allows a current to flow to the semiconductor laser element 4 through the second coating layer 3Jc and does not allow an electrically floating region in the second coating layer 3Jc.
  • the first coating layer 3Jb is entirely formed on the first surface 3aa of the substrate 3a.
  • the region A1 is defined in the first coating layer 3Jb.
  • the first coating layer 3Jb and the second coating layer 3Jc of the submount 3J are made of the same material and have the same thickness, but the second coating layer 3Jc in the region A2 is used. Is smaller than the covering area of the first covering layer 3Jb in the region A1.
  • 14A to 14G are views for explaining warpage of the semiconductor laser element 4 in the assembly process of the semiconductor laser module using the chip-on submount 16J shown in FIGS. 13A to 13D.
  • the submount 3J is heated to a junction temperature of about 300 ° C., and the semiconductor laser device 4 has a melting point of about 280 ° C.
  • the AuSn solder is joined and mounted on the second coating layer 3Jc of the submount 3J.
  • FIG. 14B it is assumed that the semiconductor laser element 4 is initially largely warped on the submount 3J side as indicated by a line L5 in the longitudinal direction.
  • the chip-on submount 16J is formed as shown in FIG. 14C, when the chip-on submount 16J is cooled to room temperature, as shown in FIG.
  • the semiconductor laser element 4 has a submount 3J as shown by a line L6 in the longitudinal direction.
  • the convex warpage to the side is reduced.
  • the reason is as follows. That is, in the submount 3J, the coverage area of the second coating layer 3Jc in the region A2 is smaller than the coverage area of the first coating layer 3Jb in the region A1. Therefore, when the temperature is lowered from the bonding temperature to room temperature, the first coating layer 3Jb generates a thermal stress that tends to shrink the substrate 3a particularly in the longitudinal direction (left and right direction on the paper surface) with a greater force than the second coating layer 3Jc. For this reason, a force that warps convexly toward the semiconductor laser element 4 in the longitudinal direction is generated in the entire submount 3J. Accordingly, the convex warpage of the semiconductor laser element 4 toward the submount 3J is alleviated.
  • the bottom plate portion 1b of the housing 1 on which the LD height adjusting plate 2 is mounted is heated to a bonding temperature of about 150 ° C., and the chip-on submount 16J has a melting point of about 140. It joins and mounts on LD height adjustment board 2 with SnBi solder of ° C, and it is set as the state of Drawing 14F.
  • the warp of the semiconductor laser element 4 is substantially eliminated as shown by a line L7 in FIG. 14G. The reason is as follows.
  • the substrate 3a of the submount 3J has a smaller coefficient of thermal expansion than the LD height adjustment plate 2 and the bottom plate portion 1b of the housing 1, the LD height adjustment plate 2 and the housing when the temperature is lowered from the bonding temperature to room temperature.
  • the bottom plate portion 1b of the body 1 gives a thermal stress to the submount 3J so as to bend the convex toward the semiconductor laser element 4 side. Therefore, in the state shown in FIG. 14C, the convex warpage on the side opposite to the semiconductor laser element 4 included in the submount 3J is reduced or offset, and the warpage of the semiconductor laser element 4 is substantially eliminated.
  • the coating area of the second coating layer 3Jc and the first coating layer 3Jb, and the thickness of the second coating layer 3Jc and the first coating layer 3Jb are the junction temperature in each mounting process, the constituent material of the semiconductor laser element 4, and Considering the initial warpage, the thermal expansion coefficient and thickness of the constituent material of the submount 3J, the LD height adjusting plate 2, and the bottom plate portion 1b of the housing 1, the warpage of the semiconductor laser element 4 is substantially eliminated. It should be set as follows.
  • FIGS. 15 is a view of the chip-on submount 16K according to the twelfth embodiment when viewed from the mounting surface side of the semiconductor laser element 4, and FIG. 16 is the chip-on submount 16L according to the thirteenth embodiment from the mounting surface side of the semiconductor laser element 4. A view is shown.
  • the chip-on submount 16K includes a submount 3K and a semiconductor laser element 4 mounted on the submount 3K.
  • the chip-on submount 16L includes a submount 3L and a semiconductor laser element 4 mounted on the submount 3L. Since the submount 3J and the submounts 3K and 3L of the chip-on-submount 16J differ only in the pattern and the covered area of the second coating layer, only the pattern and the covered area of the second coating layer will be described below.
  • the second coating layer 3Kc has a thickness in the range of 20 ⁇ m to 200 ⁇ m and the same thickness as the first coating layer 3Jb, and is formed on the second surface 3ab of the substrate 3a.
  • the second coating layer 3Kc includes a coating layer 3Kca and a coating layer 3Kcb.
  • the coating layer 3Kca and the coating layer 3Kcb are separated by a groove G12 for electrical insulation.
  • a precoat 3Kcaa is formed on the surface of the coating layer 3Kca.
  • the semiconductor laser element 4 is mounted on the second coating layer 3Kc.
  • a plurality of grooves G13 are formed in series in the extending direction of the grooves G12 and in parallel in a plurality of rows. Some columns are formed below the semiconductor laser element 4 as indicated by broken lines, and the other columns are formed in regions where the precoat 3Kcaa is not formed.
  • the second coating layer 3Kc is not formed in the regions of the grooves G12 and G13.
  • the groove G13 is formed in a pattern that allows a current to flow to the semiconductor laser element 4 through the second coating layer 3Kc and that there is no electrically floating region in the second coating layer 3Kc.
  • the coating area of the second coating layer 3Kc in the region A2 is smaller than the coating area of the first coating layer 3Jb in the region A1.
  • the second coating layer 3Lc has a thickness in the range of 20 ⁇ m to 200 ⁇ m and the same thickness as the first coating layer 3Jb, and is formed on the second surface 3ab of the substrate 3a.
  • the second coating layer 3Lc includes a coating layer 3Lca and a coating layer 3Lcb.
  • the covering layer 3Lca and the covering layer 3Lcb are separated by a groove G14 for electrical insulation.
  • a precoat 3Lcaa is formed on the surface of the coating layer 3Lca.
  • the semiconductor laser element 4 is mounted on the second coating layer 3Lc.
  • a groove G14a having a combination of the groove G11a shown in FIG. 13A and the groove G13 shown in FIG. 15 is formed.
  • the second coating layer 3Lc is not formed in the region of the groove G14 and the groove G14a.
  • the groove G14a is formed in a pattern that allows a current to flow to the semiconductor laser element 4 through the second coating layer 3Lc and does not allow an electrically floating region in the second coating layer 3Lc.
  • the covering area of the second covering layer 3Lc in the region A2 is smaller than the covering area of the first covering layer 3Jb in the region A1.
  • FIG. 17 is a schematic cross-sectional view of a chip-on-submount according to the fourteenth embodiment. This cross-sectional view is a cross section corresponding to a plane orthogonal to the cross section taken along the line CC of the chip on submount shown in FIG. 13A in the chip on submount 16M according to the fourteenth embodiment.
  • the first coating layer 3Mb and the second coating layer 3Mc are made of a metal multilayer film containing Cu as a main component.
  • the second coating layer 3Mc includes a coating layer 3Mca and a coating layer 3Mcb.
  • the coating layer 3Mca and the coating layer 3Mcb are separated by a groove G15 for electrical insulation.
  • the semiconductor laser element 4 is bonded and mounted on the submount 3M via the coating layer 3Mca.
  • the first coating layer 3Mb and the second coating layer 3Mc of the submount 3M are made of the same material, but the thickness of the second coating layer 3Mc is larger than the thickness of the first coating layer 3Mb. small.
  • the submount 3M it is preferable to increase the difference between the thickness of the first coating layer 3Mb and the thickness of the second coating layer 3Mc.
  • FIG. 18 is a schematic sectional view of a chip-on-submount according to the fifteenth embodiment. This sectional view is a section corresponding to the section of the chip-on-submount 16M shown in FIG. 17 in the chip-on-submount 16N according to the fifteenth embodiment.
  • the first coating layer 3Nb on the substrate 3a of the submount 3N is made of Cu.
  • the second coating layer 3Nc is made of Au.
  • the linear expansion coefficient of Cu is 17 ⁇ 10 ⁇ 6 (1 / K)
  • the linear expansion coefficient of Au is 14 ⁇ 10 ⁇ 6 (1 / K). Therefore, when the coefficient of thermal expansion of the second coating layer 3Nc is CTE 2 (1 / K) and the coefficient of thermal expansion of the first coating layer 3Nb is CTE 1 (1 / K), CTE 2 is smaller than CTE 1 .
  • the first coating layer 3Nb and the second coating layer 3Nc have the same thickness in the range of 20 ⁇ m to 200 ⁇ m.
  • the second coating layer 3Nc is composed of a coating layer 3Nca and a coating layer 3Ncb.
  • the covering layer 3Nca and the covering layer 3Ncb are separated by a groove G16 for electrical insulation.
  • the semiconductor laser element 4 is bonded and mounted to the submount 3N via the coating layer 3Nca.
  • the first coating layer 3Nb and a second coating layer 3Nc of the submount 3N is, have the same thickness, coefficient of thermal expansion CTE 2 of the second coating layer 3Nc is first coating layer 3Nb
  • the coefficient of thermal expansion is smaller than CTE 1 .
  • the relationship A, relationship B, and relationship C described above are used for the first coating layer and the second coating layer in the submount. If at least one or two or more of relations D hold, a semiconductor laser element having a large warp is mounted on the submount to form a chip-on submount, and the chip-on When the submount is mounted on a base made of metal, the thermal stress applied to the semiconductor laser element is reduced, and deterioration of characteristics and reliability of the semiconductor laser element can be suppressed.
  • the chip-on submount 16 is mounted on the bottom plate portion 1b of the housing 1 via the LD height adjustment plate 2 as a base.
  • the chip-on submount 16 is made of metal and has a lid. It is directly bonded and mounted on the bottom plate portion 1Ab of the housing 1A having 1Aa. In this case, the bottom plate portion 1Ab corresponds to the base.
  • the semiconductor element to be mounted is a semiconductor laser element
  • the type of the semiconductor element is not particularly limited, and a semiconductor laser element, a photodiode, a semiconductor optical amplifier, a semiconductor optical modulator, Alternatively, an integrated semiconductor element in which two or more of these are integrated may be used.
  • the present invention is suitable for application to, for example, a semiconductor laser.

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Abstract

半導体素子が実装され、金属からなる基台に実装されるサブマウントであって、基板と、前記基板の第一表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第一被覆層と、前記基板の、前記第一表面とは反対側に位置する第二表面に形成されており、前記基板より熱膨張率が大きい材料からなる第二被覆層と、を備え、前記第二被覆層の被覆面積が、前記第一被覆層の被覆面積よりも小さい。これにより、半導体素子を実装して半導体素子モジュールを構成する場合に、半導体素子の特性や信頼性の低下を抑制することができるサブマウントを提供する。

Description

サブマウント、半導体素子実装サブマウント、および半導体素子モジュール
　本発明は、サブマウント、およびこれを用いた半導体素子実装サブマウントならびに半導体素子モジュールに関するものである。
　半導体素子、たとえばレーザダイオード等の半導体発光素子や半導体光増幅器等と、半導体素子と光学結合される光ファイバとを備える半導体素子モジュールが知られている。このような半導体素子モジュールを製造する場合、たとえば以下のような手順で組立が行われる。まず、半導体素子を、サブマウントに実装する。このとき、半導体素子を、金-スズ（ＡｕＳｎ）合金などの半田によりサブマウントに接合実装する。このように半導体素子を実装したサブマウント（半導体素子実装サブマウント）は、チップオンサブマウントとも呼ばれる。
　つぎに、チップオンサブマウントを、金属製の筐体に、直接的にまたは金属製の基台を介して、スズ-ビスマス（ＳｎＢｉ）合金などの半田により接合実装する。さらに、筐体に、レンズなどのその他の光学部品を実装し、半導体素子と光ファイバとの光学結合を行う。
　半導体素子をサブマウントに半田接合で実装する際には、通常サブマウントと半導体素子とは半田の融点以上に加熱され、実装完了後は室温まで降温する。このとき、半導体素子とサブマウントとの熱膨張性の違いにより、半導体素子に熱応力が加わるため、半導体素子の特性や信頼性に影響を及ぼす場合がある。たとえば、応力が過剰であると、半導体素子が反る場合があり、これにより半導体素子の特性や信頼性が低下する場合がある。
　このような熱応力による影響を小さくするために、半導体素子の熱膨張性とサブマウントの熱膨張性とを同じ程度にする技術が開示されている。たとえば、半導体素子の主材料がヒ化ガリウム（ＧａＡｓ）である場合、サブマウントの材料として、線膨張係数がＧａＡｓと近い銅-タングステン（ＣｕＷ）合金を用いる技術が知られている。
　また、特許文献１には、窒化アルミニウム（ＡｌＮ）からなる基板の表面及び裏面を銅（Ｃｕ）メッキで被覆してサブマウントを構成し、サブマウントの線膨張係数と半導体素子の線膨張係数とが略等しくなるようにする技術が開示されている。
特許第５０７５１６５号公報
　しかしながら、上述した技術を用いたチップオンサブマウントを用いて半導体素子モジュールを構成した場合であっても、半導体素子に反りが発生する場合があり、半導体素子の特性や信頼性が低下する場合がある。
　本発明は、上記に鑑みてなされたものであって、半導体素子を実装して半導体素子モジュールを構成する場合に、サブマウントの反りと半導体素子に加わる熱応力が低減され、半導体素子の特性や信頼性の低下を抑制することができるサブマウント、およびこれを用いた半導体素子実装サブマウントならびに半導体素子モジュールを提供することを目的とする。
　上述した課題を解決し、目的を達成するために、本発明の一態様に係るサブマウントは、半導体素子が実装され、金属からなる基台に実装されるサブマウントであって、基板と、前記基板の第一表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第一被覆層と、前記基板の、前記第一表面とは反対側に位置する第二表面に形成されており、前記基板より熱膨張率が大きい材料からなる第二被覆層と、を備え、前記第二被覆層の被覆面積が、前記第一被覆層の被覆面積よりも小さいことを特徴とする。
　本発明の一態様に係るサブマウントは、前記第二被覆層の厚さが、前記第一被覆層の厚さよりも小さいことを特徴とする。
　本発明の一態様に係るサブマウントは、前記第二被覆層の熱膨張率をＣＴＥ２（１／Ｋ）、前記第一被覆層の熱膨張率をＣＴＥ１（１／Ｋ）としたとき、ＣＴＥ２がＣＴＥ１よりも小さいことを特徴とする。
　本発明の一態様に係るサブマウントは、前記第二被覆層の熱膨張率をＣＴＥ２（１／Ｋ）、前記第一被覆層の熱膨張率をＣＴＥ１（１／Ｋ）、前記基板の熱膨張率をＣＴＥsub（１／Ｋ）としたとき、ＣＴＥ１及びＣＴＥ２はＣＴＥsubより２倍以上大きく、前記第一被覆層の被覆面積をＳ１、前記第一被覆層の厚さをＴ１、前記第二被覆層の被覆面積をＳ２、前記第二被覆層の厚さをＴ２としたときに、下記式
　ＣＴＥ１×Ｓ１×Ｔ１＞ＣＴＥ２×Ｓ２×Ｔ２
　の関係が成り立つことを特徴とする。
　本発明の一態様に係るサブマウントは、半導体素子が実装され、金属からなる基台に実装されるサブマウントであって、基板と、前記基板の第一表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第一被覆層と、前記基板の、前記第一表面とは反対側に位置する第二表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第二被覆層と、を備え、前記第二被覆層の厚さが、前記第一被覆層の厚さよりも小さいことを特徴とする。
　本発明の一態様に係るサブマウントは、前記第二被覆層の熱膨張率をＣＴＥ２（１／Ｋ）、前記第一被覆層の熱膨張率をＣＴＥ１（１／Ｋ）としたとき、ＣＴＥ２がＣＴＥ１よりも小さいことを特徴とする。
　本発明の一態様に係るサブマウントは、前記第二被覆層の熱膨張率をＣＴＥ２（１／Ｋ）、前記第一被覆層の熱膨張率をＣＴＥ１（１／Ｋ）、前記基板の熱膨張率をＣＴＥsub（１／Ｋ）としたとき、ＣＴＥ１及びＣＴＥ２はＣＴＥsubより２倍以上大きく、前記第一被覆層の被覆面積をＳ１、前記第一被覆層の厚さをＴ１、前記第二被覆層の被覆面積をＳ２、前記第二被覆層の厚さをＴ２としたときに、下記式
　ＣＴＥ１×Ｓ１×Ｔ１＞ＣＴＥ２×Ｓ２×Ｔ２
　の関係が成り立つことを特徴とする。
　本発明の一態様に係るサブマウントは、半導体素子が実装され、金属からなる基台に実装されるサブマウントであって、基板と、前記基板の第一表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第一被覆層と、前記基板の、前記第一表面とは反対側に位置する第二表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第二被覆層と、を備え、前記第二被覆層の熱膨張率をＣＴＥ２（１／Ｋ）、前記第一被覆層の熱膨張率をＣＴＥ１（１／Ｋ）としたとき、ＣＴＥ２がＣＴＥ１よりも小さいことを特徴とする。
　本発明の一態様に係るサブマウントは、前記第二被覆層の熱膨張率をＣＴＥ２（１／Ｋ）、前記第一被覆層の熱膨張率をＣＴＥ１（１／Ｋ）、前記基板の熱膨張率をＣＴＥsub（１／Ｋ）としたとき、ＣＴＥ１及びＣＴＥ２はＣＴＥsubより２倍以上大きく、前記第一被覆層の被覆面積をＳ１、前記第一被覆層の厚さをＴ１、前記第二被覆層の被覆面積をＳ２、前記第二被覆層の厚さをＴ２としたときに、下記式
　ＣＴＥ１×Ｓ１×Ｔ１＞ＣＴＥ２×Ｓ２×Ｔ２
　の関係が成り立つことを特徴とする。
　本発明の一態様に係るサブマウントは、半導体素子が実装され、金属からなる基台に実装されるサブマウントであって、基板と、前記基板の第一表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第一被覆層と、前記基板の、前記第一表面とは反対側に位置する第二表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第二被覆層と、を備え、前記第二被覆層の熱膨張率をＣＴＥ２（１／Ｋ）、前記第一被覆層の熱膨張率をＣＴＥ１（１／Ｋ）、前記基板の熱膨張率をＣＴＥsub（１／Ｋ）としたとき、ＣＴＥ１及びＣＴＥ２はＣＴＥsubより２倍以上大きく、前記第一被覆層の被覆面積をＳ１、前記第一被覆層の厚さをＴ１、前記第二被覆層の被覆面積をＳ２、前記第二被覆層の厚さをＴ２としたときに、下記式
　ＣＴＥ１×Ｓ１×Ｔ１＞ＣＴＥ２×Ｓ２×Ｔ２
　の関係が成り立つことを特徴とする。
　本発明の一態様に係るサブマウントは、前記第二被覆層は、格子状または縞状のパターンで形成されていることを特徴とする。
　本発明の一態様に係るサブマウントは、前記基板は、窒化アルミニウム、アルミナ、べリリア、窒化ホウ素、ダイヤモンド、炭化ケイ素、窒化ケイ素、二酸化ケイ素、ジルコニアの少なくともいずれか一つを含むことを特徴とする。
　本発明の一態様に係るサブマウントは、前記第一被覆層及び前記第二被覆層の少なくとも一部が金属層で構成されていることを特徴とする。
　本発明の一態様に係るサブマウントは、前記金属層の少なくとも一部が厚さ２０μｍ～２００μｍの銅を含む層で構成されていることを特徴とする。
　本発明の一態様に係る半導体素子実装サブマウントは、本発明の一態様に係るサブマウントと、前記サブマウントの前記第一被覆層に実装された半導体素子と、を備えることを特徴とする。
　本発明の一態様に係る半導体素子実装サブマウントは、本発明の一態様に係るサブマウントと、前記サブマウントの前記第二被覆層に実装された半導体素子と、を備えることを特徴とする。
　本発明の一態様に係る半導体素子実装サブマウントは、前記半導体素子の主材料がヒ化ガリウム又はリン化インジウムであることを特徴とする。
　本発明の一態様に係る半導体素子モジュールは、本発明の一態様に係る半導体素子実装サブマウントと、前記半導体素子実装サブマウントを収容する筐体と、前記半導体素子実装サブマウントが実装された、金属からなる基台と、を備えることを特徴とする。
　本発明の一態様に係る半導体素子モジュールは、前記筐体の底板部を構成していることを特徴とする。
　本発明によれば、サブマウントの反りと素子に加わる熱応力が低減され、半導体素子の特性や信頼性の低下を抑制することができるという効果を奏する。
図１Ａは、実施形態１に係るサブマウントを備えた半導体レーザモジュールの模式的な平面図である。 図１Ｂは、実施形態１に係るサブマウントを備えた半導体レーザモジュールの模式的な一部切欠側面図である。 図２Ａは、図１Ａ、Ｂに示すチップオンサブマウントの模式的図である。 図２Ｂは、図１Ａ、Ｂに示すチップオンサブマウントの模式的図である。 図２Ｃは、図１Ａ、Ｂに示すチップオンサブマウントの模式的図である。 図３Ａは、図１Ａ、Ｂに示す半導体レーザモジュールの組立工程における半導体レーザ素子の反りを説明する図である。 図３Ｂは、図１Ａ、Ｂに示す半導体レーザモジュールの組立工程における半導体レーザ素子の反りを説明する図である。 図３Ｃは、図１Ａ、Ｂに示す半導体レーザモジュールの組立工程における半導体レーザ素子の反りを説明する図である。 図３Ｄは、図１Ａ、Ｂに示す半導体レーザモジュールの組立工程における半導体レーザ素子の反りを説明する図である。 図３Ｅは、図１Ａ、Ｂに示す半導体レーザモジュールの組立工程における半導体レーザ素子の反りを説明する図である。 図３Ｆは、図１Ａ、Ｂに示す半導体レーザモジュールの組立工程における半導体レーザ素子の反りを説明する図である。 図４Ａは、公知の半導体レーザモジュールの組立工程における半導体レーザ素子の反りを説明する図である。 図４Ｂは、公知の半導体レーザモジュールの組立工程における半導体レーザ素子の反りを説明する図である。 図４Ｃは、公知の半導体レーザモジュールの組立工程における半導体レーザ素子の反りを説明する図である。 図４Ｄは、公知の半導体レーザモジュールの組立工程における半導体レーザ素子の反りを説明する図である。 図４Ｅは、公知の半導体レーザモジュールの組立工程における半導体レーザ素子の反りを説明する図である。 図４Ｆは、公知の半導体レーザモジュールの組立工程における半導体レーザ素子の反りを説明する図である。 図５Ａは、実施形態２に係るサブマウントの模式図である。 図５Ｂは、実施形態３に係るサブマウントの模式図である。 図５Ｃは、実施形態４に係るサブマウントの模式図である。 図５Ｄは、実施形態４の変形例に係るサブマウントの模式図である。 図６Ａは、実施形態５に係るサブマウントの模式図である。 図６Ｂは、実施形態６に係るサブマウントの模式図である。 図７Ａは、実施形態１に係るサブマウントを用いた場合のシミュレーション結果における、半導体レーザ素子の長手位置と変位との関係を示す図である。 図７Ｂは、実施形態１に係るサブマウントを用いた場合のシミュレーション結果における、半導体レーザ素子の長手位置と変位との関係を示す図である。 図７Ｃは、公知のサブマウントを用いた場合のシミュレーション結果における、半導体レーザ素子の長手位置と変位との関係を示す図である。 図７Ｄは、公知のサブマウントを用いた場合のシミュレーション結果における、半導体レーザ素子の長手位置と変位との関係を示す図である。 図８は、実施形態７に係るチップオンサブマウントの模式的な断面図である。 図９は、実施形態８に係るチップオンサブマウントの模式的な断面図である。 図１０Ａは、実施形態８に係るサブマウントを用いた場合のシミュレーション結果における、半導体レーザ素子の長手位置と変位との関係を示す図である。 図１０Ｂは、実施形態８に係るサブマウントを用いた場合のシミュレーション結果における、半導体レーザ素子の長手位置と変位との関係を示す図である。 図１１は、実施形態９に係るチップオンサブマウントの模式的な断面図である。 図１２Ａは、実施形態１０に係るチップオンサブマウントの模式図である。 図１２Ｂは、実施形態１０に係るチップオンサブマウントの模式図である。 図１２Ｃは、実施形態１０に係るチップオンサブマウントの模式図である。 図１３Ａは、実施形態１１に係るチップオンサブマウントの模式図である。 図１３Ｂは、実施形態１１に係るチップオンサブマウントの模式図である。 図１３Ｃは、実施形態１１に係るチップオンサブマウントの模式図である。 図１３Ｄは、実施形態１１に係るチップオンサブマウントの模式図である。 図１４Ａは、図１３Ａ～１３Ｄに示すチップオンサブマウントを用いた半導体レーザモジュールの組立工程における半導体レーザ素子の反りを説明する図である。 図１４Ｂは、図１３Ａ～１３Ｄに示すチップオンサブマウントを用いた半導体レーザモジュールの組立工程における半導体レーザ素子の反りを説明する図である。 図１４Ｃは、図１３Ａ～１３Ｄに示すチップオンサブマウントを用いた半導体レーザモジュールの組立工程における半導体レーザ素子の反りを説明する図である。 図１４Ｄは、図１３Ａ～１３Ｄに示すチップオンサブマウントを用いた半導体レーザモジュールの組立工程における半導体レーザ素子の反りを説明する図である。 図１４Ｅは、図１３Ａ～１３Ｄに示すチップオンサブマウントを用いた半導体レーザモジュールの組立工程における半導体レーザ素子の反りを説明する図である。 図１４Ｆは、図１３Ａ～１３Ｄに示すチップオンサブマウントを用いた半導体レーザモジュールの組立工程における半導体レーザ素子の反りを説明する図である。 図１４Ｇは、図１３Ａ～１３Ｄに示すチップオンサブマウントを用いた半導体レーザモジュールの組立工程における半導体レーザ素子の反りを説明する図である。 図１５は、実施形態１２に係るチップオンサブマウントの模式図である。 図１６は、実施形態１３に係るチップオンサブマウントの模式図である。 図１７は、実施形態１４に係るチップオンサブマウントの模式的な断面図である。 図１８は、実施形態１５に係るチップオンサブマウントの模式的な断面図である。 図１９は、実施形態１に係るチップオンサブマウントを備えた半導体レーザモジュールを説明する図である。
　以下に、図面を参照して本発明の実施形態を詳細に説明する。なお、この実施形態によりこの発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付している。さらに、図面は模式的なものであり、各要素の寸法の関係、各要素の比率などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
　上述した技術を用いたチップオンサブマウントを用いて半導体素子モジュールを構成した場合であっても、半導体素子に反りが発生する場合があり、半導体素子の特性や信頼性が低下する場合がある。本発明者らがその原因を鋭意検討したところ、以下のような課題を発見した。すなわち、上述した技術を用いたチップオンサブマウントでは、サブマウントに実装した状態で半導体素子に掛かる応力や半導体素子の変形が最小となるように設計がなされていた。しかしながら、実使用上、チップオンサブマウントは半導体モジュールの筐体に、直接的にまたは基台を介して実装される。このとき、チップオンサブマウントが金属製の基台または金属製の筐体に高温で半田接合され、その後室温まで降温すると、基台、筐体、またはその両方とチップオンサブマウントとの間で熱応力が生じる。ここで、サブマウントの熱膨張率が基台、筐体、またはその両方の熱膨張率より小さいと、チップオンサブマウントが室温まで降温したときには、半導体素子には、上に凸に反るような熱応力が加わることになる。
　これに対して、本発明に係る基板によれば、チップオンサブマウントを半導体モジュールの筐体に、直接的にまたは基台を介して実装した後室温に戻った状態で、基板の反りが抑制されるので、半導体素子に加わる熱応力が低減され、半導体素子の特性や信頼性の低下を抑制することができる。
（実施形態１）
　図１Ａ、Ｂは、実施形態１に係るサブマウントを備えた半導体レーザモジュールの模式的な平面図および一部切欠側面図をそれぞれ示す図である。
　半導体レーザモジュール１００は、蓋１ａと底板部１ｂとを有する、金属からなる筐体１と、底板部１ｂ上に順に実装された、金属からなり、階段形状を有する基台であるＬＤ高さ調整板２と、直方体形状を有する６つのサブマウント３と、略直方体形状を有する半導体素子である６つの半導体レーザ素子４とを備える。なお、図１Ａでは、説明のために蓋１ａの図示を省略している。筐体１やＬＤ高さ調整板２は銅（Ｃｕ）からなる。Ｃｕの線膨張係数は１７×１０－６（１／Ｋ）である。なお、筐体１やＬＤ高さ調整板２は鉄（Ｆｅ）からなるものでもよい。Ｆｅの線膨張係数は１２×１０－６（１／Ｋ）である。また、底板部１ｂの厚さはたとえば１～５ｍｍ程度、ＬＤ高さ調整板２の厚さはたとえば１～１０ｍｍ程度であるが、特に限定はされない。
　また、半導体レーザモジュール１００は、各半導体レーザ素子４に、サブマウント３及び不図示のボンディングワイヤを介して電気的に接続され、各半導体レーザ素子４に電力を供給するための２つのリードピン５を備える。さらに、半導体レーザモジュール１００は、６つの第１レンズ６と、６つの第２レンズ７と、６つのミラー８と、第３レンズ９と、光フィルタ１０と、第４レンズ１１とを備える。各第１レンズ６、各第２レンズ７、各ミラー８、第３レンズ９、光フィルタ１０、および第４レンズ１１は、各半導体レーザ素子４が出力するレーザ光の光路上に、光路に沿って順に配置されている。さらに、半導体レーザモジュール１００は、第４レンズ１１と対向して配置された光ファイバ１２を備える。光ファイバ１２のレーザ光が入射される側の一端は、筐体１の内部に収容され、支持部材１３により支持されている。
　各半導体レーザ素子４は、たとえばヒ化ガリウム（ＧａＡｓ）又はリン化インジウム（ＩｎＰ）を主材料として構成されており、その材料や組成に応じた波長のレーザ光を出力する。なお、ＧａＡｓの線膨張係数は５．９×１０－６（１／Ｋ）であり、ＩｎＰの線膨張係数は４．５×１０－６（１／Ｋ）である。各半導体レーザ素子４の厚さはたとえば０．１ｍｍ程度である。各半導体レーザ素子４は、図１Ｂに示すように、各サブマウント３に実装され、かつ各サブマウント３は、ＬＤ高さ調整板２に、互いに高さが異なるように実装されている。さらに、各第１レンズ６、各第２レンズ７、各ミラー８は、それぞれ対応する半導体レーザ素子４に対応する高さに配置されている。ここで、サブマウント３とサブマウント３に実装された半導体レーザ素子４とを備える構成物を、半導体素子搭載サブマウントとしてのチップオンサブマウント１６と呼ぶこととする。
　また、光ファイバ１２の筐体１への挿入部には、ルースチューブ１５が設けられ、ルースチューブ１５の一部と挿入部を覆うように、筐体１の一部にブーツ１４が外嵌されている。
　この半導体レーザモジュール１００の動作について説明する。各半導体レーザ素子４は、リードピン５を介して電力を供給され、レーザ光を出力する。各半導体レーザ素子４から出力された各レーザ光は、対応する各第１レンズ６、各第２レンズ７により略コリメート光とされて、対応する各ミラー８により第３レンズ９に向けて反射される。さらに各レーザ光は、第３レンズ９、第４レンズ１１により集光され、光ファイバ１２の端面に入射され、光ファイバ１２中を伝搬する。なお、光フィルタ１０は、外部から光ファイバ１２を介して上記レーザ光の波長とは別の波長の光が半導体レーザモジュール１００に入力された場合、当該光が各半導体レーザ素子４に入力することを防止するためのバンドパスフィルタである。
　この半導体レーザモジュール１００の組立は、たとえば以下の手順で行われる。はじめに、サブマウント３を接合温度である約３００℃に加熱し、半導体レーザ素子４を、融点が約２８０℃のＡｕＳｎ半田でサブマウント３に接合実装し、６つのチップオンサブマウント１６を形成する。つぎに、ＬＤ高さ調整板２が実装された筐体１の底板部１ｂを接合温度である約１５０℃に加熱し、各チップオンサブマウント１６を、融点が約１４０℃のＳｎＢｉ半田でＬＤ高さ調整板２に接合実装する。その後、半導体レーザモジュール１００の他の構成部品を筐体１に取り付ける。
　つぎに、チップオンサブマウント１６について説明する。図２Ａ、２Ｂ、２Ｃは、チップオンサブマウント１６の模式図である。図２Ａは半導体レーザ素子４の実装面側から見た図、図２Ｂは図２ＡのＡ－Ａ線断面図、図２Ｃは半導体レーザ素子４の実装面とは反対側から見た図をそれぞれ示す。
　上述したように、チップオンサブマウント１６は、サブマウント３と、サブマウント３に実装された半導体レーザ素子４とを備えている。
　サブマウント３は、基板３ａと、第一被覆層３ｂと、第二被覆層３ｃとを備えている。基板３ａは、たとえば窒化アルミニウム（ＡｌＮ）、アルミナ（Ａｌ２Ｏ３）、べリリア（ＢｅＯ）、窒化ホウ素（ＢＮ）、ダイヤモンド、炭化ケイ素（ＳｉＣ）、窒化ケイ素（Ｓｉ３Ｎ４）、二酸化ケイ素（ＳｉＯ２）、ジルコニア（ＺｒＯ２）の少なくともいずれか一つを含んで構成することができる。本実施形態１では、基板３ａはＡｌＮからなるものとする。また、基板３ａの厚さはたとえば０．３～１．０ｍｍ程度である。なお、ＡｌＮ、Ｓｉ３Ｎ４、ＳｉＣの線膨張係数はそれぞれ４．５×１０－６（１／Ｋ）、２．８×１０－６（１／Ｋ）、３．７×１０－６（１／Ｋ）である。
　第一被覆層３ｂは、厚さが２０μｍ～２００μｍの範囲であり、基板３ａの第一表面３ａａに形成されている。第一表面３ａａは、本実施形態１において半導体レーザ素子４が実装される側の表面である。第一被覆層３ｂは、被覆層３ｂａと被覆層３ｂｂとからなる。被覆層３ｂａと被覆層３ｂｂとはいずれもＣｕを主成分とする金属多層膜からなる。基板３ａの構成材料であるＡｌＮの線膨張係数は上述したように４．５×１０－６（１／Ｋ）であり、第一被覆層３ｂは基板３ａよりも線膨張係数が大きい材料からなる。
　また、被覆層３ｂａと被覆層３ｂｂとは溝Ｇ１で離間している。溝Ｇ１は被覆層３ｂａと被覆層３ｂｂとを電気的に絶縁するために設けられている。後述するように、被覆層３ｂｂは不図示のボンディングワイヤにて半導体レーザ素子４の上面に電気的に接続されている。リードピン５の一方は不図示のボンディングワイヤにて被覆層３ｂａに電気的に接続され、リードピン５の他方は不図示のボンディングワイヤにて被覆層３ｂｂに電気的に接続されている。
　半導体レーザ素子４は、被覆層３ｂａを介してサブマウント３にＡｕＳｎ半田により接合実装されている。被覆層３ｂａの表面には、ＡｕＳｎからなるプリコート３ｂａａが形成されており、これにより半導体レーザ素子４の被覆層３ｂａへのＡｕＳｎ半田による接合実装が容易になる。また、半導体レーザ素子４は、第一被覆層３ｂにおいて領域Ａ１に実装される。領域Ａ１については後に詳述する。
　半導体レーザ素子４の一方の面（被覆層３ｂａに接合する側の面）にはｎ側電極が形成されている。一方、半導体レーザ素子４の他方の面にはｐ側電極が形成されており、ｐ側電極は不図示のボンディングワイヤにて被覆層３ｂｂに電気的に接続されている。これにより、半導体レーザ素子４はｎ側電極、ｐ側電極を介してリードピン５から電力を供給される。なお、半導体レーザ素子４は、ｐ側電極が形成されている側の面を被覆層３ｂａに接合してもよい。
　第二被覆層３ｃは、厚さが２０μｍ～２００μｍの範囲でかつ第一被覆層３ｂと同じ厚さであり、基板３ａの第二表面３ａｂに形成されている。第二表面３ａｂは、第一表面３ａａとは反対側に位置する表面である。第二被覆層３ｃは、６つの被覆層３ｃａからなる。各被覆層３ｃａは、第一被覆層３ｂと同じＣｕを主成分とする金属多層膜からなる。したがって、第二被覆層３ｃは基板３ａよりも線膨張係数が大きい材料からなる。また、各被覆層３ｃａは隣接する被覆層３ｃａとは溝Ｇ２で離間している。ここで、各被覆層３ｃａはサブマウント３の第二表面３ａｂ側の方向から見て、半導体レーザ素子４の長手方向と直交する方向に延伸する長辺を有する長方形の層であり、各溝Ｇ２は半導体レーザ素子４の長手方向と直交する方向に沿って延伸している。これにより、第二被覆層３ｃは縞状のパターンで形成されている。また、第二表面３ａｂは、溝Ｇ２の領域では第二被覆層３ｃが形成されていない。ここで、第一被覆層３ｂに、半導体レーザ素子４の共振器方向の長さと、サブマウント３の（半導体レーザ素子４の共振器に垂直な方向）の幅で決まる領域Ａ１を定義する。また、第二被覆層３ｃに領域Ａ１を投影した領域Ａ２を定義する。
　ここで、サブマウント３では、領域Ａ２における第二被覆層３ｃの被覆面積が、領域Ａ１における第一被覆層３ｂの被覆面積よりも小さい。これにより、半導体レーザ素子４に加わる熱応力が低減され、半導体レーザ素子４の特性や信頼性の低下を抑制することができる。
　以下、具体的に説明する。図３Ａ～３Ｆは、半導体レーザモジュール１００の組立工程における半導体レーザ素子４の反りを説明する図である。上述したように、組立工程においては、図３Ａに側面から見た図を示すように、サブマウント３を接合温度である約３００℃に加熱し、半導体レーザ素子４を、融点が約２８０℃のＡｕＳｎ半田でサブマウント３の第一表面３ａａの第一被覆層３ｂに接合実装し、図３Ｂのようにチップオンサブマウント１６を形成する。チップオンサブマウント１６が室温まで降温すると、図３Ｃに示すように、半導体レーザ素子４は長手方向において線Ｌ１で示すようにサブマウント３側に凸に反る。その理由は以下の通りである。すなわち、サブマウント３において、領域Ａ２における第二被覆層３ｃの被覆面積が、領域Ａ１における第一被覆層３ｂの被覆面積よりも小さい。そのため、接合温度から室温まで降温したときに、第一被覆層３ｂは、基板３ａを特に長手方向（紙面左右方向）において縮ませようとする熱応力を、第二被覆層３ｃよりも大きな力で与えるため、サブマウント３全体が長手方向において半導体レーザ素子４とは反対側に凸に反る。これに伴って、半導体レーザ素子４もサブマウント３側に凸に反るのである。
　つぎに、図３Ｄに示すように、ＬＤ高さ調整板２が実装された筐体１の底板部１ｂを接合温度である約１５０℃に加熱し、チップオンサブマウント１６を、融点が約１４０℃のＳｎＢｉ半田でＬＤ高さ調整板２に接合実装し、図３Ｅの状態とする。筐体１の底板部１ｂが室温まで降温すると、図３Ｆに線Ｌ２で示すように、半導体レーザ素子４の反りは略解消される。その理由は、以下の通りである。すなわち、サブマウント３の基板３ａはＬＤ高さ調整板２および筐体１の底板部１ｂよりも熱膨張率が小さいため、接合温度から室温まで降温したときに、ＬＤ高さ調整板２および筐体１の底板部１ｂは、サブマウント３に、半導体レーザ素子４側に凸に反らせようとする熱応力を与えるため、図３Ｂの状態においてサブマウント３が有する半導体レーザ素子４とは反対側に凸の反りが減少または相殺され、半導体レーザ素子４の反りは略解消されるのである。
　なお、第二被覆層３ｃおよび第一被覆層３ｂの被覆面積、ならびに第二被覆層３ｃおよび第一被覆層３ｂの厚さは、各実装工程における接合温度や、半導体レーザ素子４の構成材料、サブマウント３の構成材料、ＬＤ高さ調整板２、および筐体１の底板部１ｂの熱膨張率や厚さなどを勘案して、半導体レーザ素子４の反りが略解消されるように設定すればよい。
　なお、図４Ａ～４Ｆは、公知の半導体レーザモジュールの組立工程における半導体レーザ素子４の反りを説明する図である。公知の半導体レーザモジュールの組立工程においても、図４Ａに示すように、サブマウント１０３を接合温度である約３００℃に加熱し、半導体レーザ素子４を、融点が約２８０℃のＡｕＳｎ半田でサブマウント１０３の第一表面の第一被覆層に接合実装し、図４Ｂのようにチップオンサブマウント１１６を形成する。このとき、サブマウント１０３は、チップオンサブマウント１１６が室温まで降温すると、図４Ｃに示すように、半導体レーザ素子４が長手方向において線Ｌ３で示すように反りが略存在しないように設計されているものであり、たとえば第一被覆層と第二被覆層との被覆面積および厚さが略等しく設計されている。
　つぎに、図４Ｄに示すように、ＬＤ高さ調整板２が実装された筐体１の底板部１ｂを接合温度である約１５０℃に加熱し、チップオンサブマウント１１６を、融点が約１４０℃のＳｎＢｉ半田でＬＤ高さ調整板２に接合実装し、図４Ｅの状態とする。しかし、この場合、筐体１の底板部１ｂが室温まで降温すると、図４Ｆに線Ｌ４で示すように、半導体レーザ素子４がサブマウント１０３の反対側に凸に反ってしまうこととなり、その特性や信頼性が低下することとなる。
　以上説明したように、本実施の形態１に係るサブマウント３を備えた半導体レーザモジュール１００は、半導体レーザ素子４の特性や信頼性の低下が抑制される。
（実施形態２～６）
　つぎに、チップオンサブマウント１６および半導体レーザモジュール１００において実施形態１に係るサブマウント３に置き換えることができる、実施形態２～６に係るサブマウントについて図５Ａ～５Ｄ、図６Ａ、６Ｂを用いて説明する。図５Ａは実施形態２に係るサブマウント３Ａを第二表面側から見た図、図５Ｂは実施形態３に係るサブマウント３Ｂを第二表面側から見た図、図５Ｃは実施形態４に係るサブマウント３Ｃを第二表面側から見た図、図５Ｄは実施形態４の変形例に係るサブマウント３Ｃ´を第二表面側から見た図を示す。図６Ａは実施形態５に係るサブマウント３Ｄを第二表面側から見た図、図６Ｂは実施形態６に係るサブマウント３Ｅを第二表面側から見た図を示す。サブマウント３とサブマウント３Ａ、３Ｂ、３Ｃ、３Ｃ´３Ｄ、３Ｅとは、第二被覆層のパターンおよび被覆面積のみが異なるので、以下では第二被覆層のパターンおよび被覆面積についてのみ説明する。
　図５Ａに示すように、サブマウント３Ａでは、第二被覆層３Ａｃは、厚さが２０μｍ～２００μｍの範囲でかつ第一被覆層３ｂと同じ厚さであり、基板３ａの第二表面３ａｂに形成されている。第二被覆層３Ａｃは、３６個の被覆層３Ａｃａからなる。各被覆層３Ａｃａは、第一被覆層３ｂと同じＣｕを主成分とする金属多層膜からなる。また、各被覆層３Ａｃａは隣接する被覆層３Ａｃａとは溝Ｇ３で離間している。これにより、第二被覆層３Ａｃは格子状のパターンで形成されている。また、第二表面３ａｂは溝Ｇ３の領域では第二被覆層３Ａｃが形成されていない。
　サブマウント３Ａにおいても、領域Ａ２における第二被覆層３Ａｃの被覆面積が、領域Ａ１における第一被覆層３ｂの被覆面積よりも小さい。これにより、サブマウント３の場合と同様に、実装される半導体レーザ素子４の特性や信頼性の低下を抑制することができる。
　また、図５Ｂに示すように、サブマウント３Ｂでは、第二被覆層３Ｂｃは、厚さが２０μｍ～２００μｍの範囲で第一被覆層３ｂと同じ厚さであり、基板３ａの第二表面３ａｂに形成されている。第二被覆層３Ｂｃは、６つの被覆層３Ｂｃａからなる。各被覆層３Ｂｃａは、第一被覆層３ｂと同じＣｕを主成分とする金属多層膜からなる。また、各被覆層３Ｂｃａは隣接する被覆層３Ｂｃａとは溝Ｇ４で離間している。ここで、各被覆層３Ｂｃａはサブマウント３Ｂの第二表面側の方向から見て、半導体レーザ素子４の長手方向に延伸する長辺を有する長方形であり、各溝Ｇ４は半導体レーザ素子４の長手方向に沿って延伸している。これにより、第二被覆層３Ｂｃは縞状のパターンで形成されている。また、第二表面３ａｂは溝Ｇ４の領域では第二被覆層３Ｂｃが形成されていない。
　サブマウント３Ｂにおいても、領域Ａ２における第二被覆層３Ｂｃの被覆面積が、領域Ａ１における第一被覆層３ｂの被覆面よりも小さい。これにより、サブマウント３の場合と同様に、実装される半導体レーザ素子４の特性や信頼性の低下を抑制することができる。
　また、図５Ｃに示すように、サブマウント３Ｃでは、第二被覆層３Ｃｃは、厚さが２０μｍ～２００μｍの範囲でかつ第一被覆層３ｂと同じ厚さであり、基板３ａの第二表面３ａｂに形成されている。第二被覆層３Ｃｃは、一方または両方の側面が波線状である６つの被覆層３Ｃｃａからなる。各被覆層３Ｃｃａは、第一被覆層３ｂと同じＣｕを主成分とする金属多層膜からなる。また、各被覆層３Ｃｃａは隣接する被覆層３Ｃｃａとは溝Ｇ５で離間している。これにより、第二被覆層３Ｃｃは波線的な縞状のパターンで形成されている。また、第二表面３ａｂは溝Ｇ５の領域では第二被覆層３Ｃｃが形成されていない。
　サブマウント３Ｃにおいても、領域Ａ２における第二被覆層３Ｃｃの被覆面積が、領域Ａ１における第一被覆層３ｂの被覆面積よりも小さい。これにより、サブマウント３の場合と同様に、実装される半導体レーザ素子４の特性や信頼性の低下を抑制することができる。
　また、図５Ｄに示すように、サブマウント３Ｃ´では、第二被覆層３Ｃ´ｃは、厚さが２０μｍ～２００μｍの範囲でかつ第一被覆層３ｂと同じ厚さであり、基板３ａの第二表面３ａｂに形成されている。第二被覆層３Ｃ´ｃは、一方または両方の側面が波線状である６つの被覆層３Ｃ´ｃａからなる。各被覆層３Ｃ´ｃａは、第一被覆層３ｂと同じＣｕを主成分とする金属多層膜からなる。また、各被覆層３Ｃ´ｃａは隣接する被覆層３Ｃ´ｃａとは溝Ｇ５´で離間している。これにより、第二被覆層３Ｃ´ｃは波線的な縞状のパターンで形成されている。また、第二表面３ａｂは溝Ｇ５´の領域では第二被覆層３Ｃ´ｃが形成されていない。
　サブマウント３Ｃ´においても、領域Ａ２における第二被覆層３Ｃ´ｃの被覆面積が、領域Ａ１における第一被覆層３ｂの被覆面積よりも小さい。これにより、サブマウント３の場合と同様に、実装される半導体レーザ素子４の特性や信頼性の低下を抑制することができる。
　また、図６Ａに示すように、サブマウント３Ｄでは、第二被覆層３Ｄｃは、厚さが２０μｍ～２００μｍの範囲でかつ第一被覆層３ｂと同じ厚さであり、基板３ａの第二表面３ａｂに形成されている。第二被覆層３Ｄｃは、７つの被覆層３Ｄｃａからなる。各被覆層３Ｄｃａは、第一被覆層３ｂと同じＣｕを主成分とする金属多層膜からなる。また、各被覆層３Ｄｃａは隣接する被覆層３Ｄｃａとは溝Ｇ６で離間している。ここで、各被覆層３Ｄｃａはサブマウント３Ｄの第二表面側の方向から見て、三角形または台形であり、各溝Ｇ６は半導体レーザ素子４の長手方向に対して傾斜する方向に沿って延伸している。これにより、第二被覆層３Ｄｃは傾斜した縞状のパターンで形成されている。また、第二表面３ａｂは溝Ｇ６の領域では第二被覆層３Ｄｃが形成されていない。
　サブマウント３Ｄにおいても、領域Ａ２における第二被覆層３Ｄｃの被覆面積が、領域Ａ１における第一被覆層３ｂの被覆面積よりも小さい。これにより、サブマウント３の場合と同様に、実装される半導体レーザ素子４の特性や信頼性の低下を抑制することができる。
　また、図６Ｂに示すように、サブマウント３Ｅでは、第二被覆層３Ｅｃは、厚さが２０μｍ～２００μｍの範囲でかつ第一被覆層３ｂと同じ厚さであり、基板３ａの第二表面３ａｂに形成されている。第二被覆層３Ｅｃは、１２個の被覆層３Ｅｃａからなる。各被覆層３Ｅｃａは、第一被覆層３ｂと同じＣｕを主成分とする金属多層膜からなる。また、各被覆層３Ｅｃａは隣接する被覆層３Ｅｃａとは溝Ｇ７で離間している。ここで、各被覆層３Ｅｃａはサブマウント３Ｅの第二表面側の方向から見て、三角形、台形またはＶ字形であり、第二被覆層３ＥｃはＶ字形の縞状のパターンで形成されており、各溝Ｇ７は半導体レーザ素子４の長手方向にＶ字の頂点が向くように配列している。また、第二表面３ａｂは溝Ｇ７の領域では第二被覆層３Ｅｃが形成されていない。
　サブマウント３Ｅにおいても、領域Ａ２における第二被覆層３Ｅｃの被覆面積が、領域Ａ１における第一被覆層３ｂの被覆面積よりも小さい。これにより、サブマウント３の場合と同様に、実装される半導体レーザ素子４の特性や信頼性の低下を抑制することができる。
　なお、サブマウントにおける第二被覆層のパターンは上記に限らず、領域Ａ２における第二被覆層の被覆面積が、領域Ａ１における第一被覆層３ｂの被覆面積よりも小さくなるようなパターンであればよい。たとえば、波線からなる格子状のパターンや、菱形からなる格子状のパターンを用いてもよい。
　つぎに、図２Ａ～２Ｃに示す実施形態１に係るサブマウント３と同じ構成を有するサブマウントを用いた場合のシミュレーション計算結果を説明する。シミュレーション計算条件は以下のものである。まず、長さ４．５ｍｍ、厚さ０．１ｍｍのＧａＡｓからなる半導体レーザ素子を、ＡｌＮからなる厚さ０．７ｍｍの基板と、厚さがいずれも８０μｍであり、被覆面積がそれぞれ１８．３ｍｍ２、１６．２ｍｍ２であるＣｕからなる第一被覆層および第二被覆層を備えるサブマウントの第一表面の第一被覆層に、接合温度約３００℃にて実装してチップオンサブマウントを形成するという条件（条件Ａ）下で計算を行った。さらに、このチップオンサブマウントを、筐体の底板部にＬＤ高さ調整板を実装したもの（基台）を想定したＣｕからなる金属板に、接合温度約１５０℃にて実装するという条件（条件Ｂ）下で計算を行った。金属板の厚さは３ｍｍとした。
　図７Ａ、７Ｂは、実施形態１に係るサブマウント３と同じ構成を有するサブマウントを用いた場合のシミュレーション結果における、半導体レーザ素子の長手位置と変位との関係を示す図である。図７Ａは条件Ａの結果を示し、図７Ｂは条件Ｂの結果を示している。
　図７Ａ、７Ｂに示すように、条件Ａの場合のチップオンサブマウントでは半導体レーザ素子はサブマウント側に凸に反り、その変位量は１μｍ以上となったが、条件Ｂの場合のようにチップオンサブマウントを基台に実装した場合を想定したものでは、半導体レーザ素子に反りがほとんど無く、その変位量は０．３μｍ以下であった。
　つぎに、公知のサブマウントを用いた場合のシミュレーション計算結果を説明する。シミュレーション計算条件は以下のものである。まず、長さ４．５ｍｍ、厚さ０．１ｍｍのＧａＡｓからなる半導体レーザ素子を、ＡｌＮからなる厚さ０．７ｍｍの基板と、厚さがいずれも５５μｍであり、被覆面積がそれぞれ１８．３ｍｍ２、１９．１ｍｍ２であるＣｕからなる第一被覆層および第二被覆層を備えるサブマウントに、接合温度約３００℃にて実装してチップオンサブマウントを形成するという条件（条件Ａ）下で計算を行った。ここで、第二被覆層にはサブマウント３の第二被覆層３ｃのようなパターンを形成せず、第二被覆層の被覆面積の方が第一被覆層の被覆面積よりも大きくなるようにした。さらに、このチップオンサブマウントを、筐体の底板部にＬＤ高さ調整板を実装したもの（基台）を想定したＣｕからなる金属板に、接合温度約１５０℃にて実装するという条件（条件Ｂ）下で計算を行った。金属板の厚さは３ｍｍとした。
　図７Ｃ、７Ｄは、公知のサブマウントを用いた場合のシミュレーション結果における、半導体レーザ素子の長手位置と変位との関係を示す図である。図７Ｃは条件Ａの結果を示し、図７Ｄは条件Ｂの結果を示している。
　図７Ｃ、７Ｄに示すように、条件Ａの場合のチップオンサブマウントでは半導体レーザ素子の反りがほとんど無かったが、条件Ｂの場合のようにチップオンサブマウントを基台に実装した場合を想定したものでは、半導体レーザ素子に、サブマウントの反対側に凸の大きな反りが発生し、その変位量は約１．５μｍであった。
　以上のシミュレーション結果から、本発明の実施形態１によれば、チップオンサブマウント１６を半導体レーザモジュール１００に実装した場合に、サブマウント３の反りと半導体レーザ素子４に加わる熱応力とが低減され、半導体レーザ素子４の特性や信頼性の低下を抑制できることが分かる。
（実施形態７）
　つぎに、チップオンサブマウント１６および半導体レーザモジュール１００において実施形態１に係るサブマウント３に置き換えることができる、他の実施形態７～９に係るサブマウントについて説明する。実施形態７～９に係るサブマウントは、サブマウント３とは、第一または第二被覆層の構成が異なるので、以下では第一または第二被覆層についてのみ説明する。
　図８は、実施形態７に係るチップオンサブマウントの模式的な断面図である。この断面図は、実施形態７に係るチップオンサブマウント１６Ｆにおける、図２に示すチップオンサブマウントのＡ－Ａ線断面と直交する面に対応する断面である。
　図８に示すチップオンサブマウント１６Ｆでは、サブマウント３Ｆの第一被覆層３Ｆｂと第二被覆層３ＦｃとがいずれもＣｕを主成分とする金属多層膜からなり、かつ厚さが２０μｍ～２００μｍの範囲で同一の厚さを有する。なお、第一被覆層３Ｆｂは、被覆層３Ｆｂａと被覆層３Ｆｂｂとからなる。被覆層３Ｆｂａと被覆層３Ｆｂｂとは電気的絶縁のための溝Ｇ８で離間している。また、半導体レーザ素子４は、被覆層３Ｆｂａを介してサブマウント３ＦにＡｕＳｎ半田により接合実装されている。
　ここで、チップオンサブマウント１６Ｆでは、サブマウント３Ｆの第一被覆層３Ｆｂと第二被覆層３Ｆｃが、同一の材料からなり、かつ同一の厚さを有するが、領域Ａ２における第二被覆層３Ｆｃの被覆面積が、領域Ａ１における第一被覆層３Ｆｂの被覆面積よりも小さい。これにより、上記各実施形態１～６の場合と同様に、半導体レーザ素子４に加わる熱応力が低減され、半導体レーザ素子４の特性や信頼性の低下を抑制することができる。なお、第二被覆層３Ｆｃの被覆面積を第一被覆層３Ｆｂの被覆面積よりも小さくすることは、第二被覆層３Ｆｃを実施形態１～７に係るサブマウントのいずれかにおける第二被覆層のパターンに形成することにより実現することができる。
（実施形態８）
　図９は、実施形態８に係るチップオンサブマウントの模式的な断面図である。この断面図は、実施形態８に係るチップオンサブマウント１６Ｇにおける、図２Ｂに示すチップオンサブマウントのＡ－Ａ線断面と直交する面に対応する断面である。
　図９に示すチップオンサブマウント１６Ｇでは、サブマウント３Ｇはサブマウント３の第二被覆層３ｃを第二被覆層３Ｇｃに置き換えた構成を有する。第二被覆層３ＧｃはＣｕを主成分とする金属多層膜からなる。
　ここで、チップオンサブマウント１６Ｇでは、サブマウント３Ｇの第一被覆層３ｂと第二被覆層３Ｇｃが、同一の材料からなるが、第二被覆層３Ｇｃの厚さが、第一被覆層３ｂの厚さよりも小さい。これにより、上記各実施形態１～７の場合と同様に、半導体レーザ素子４に加わる熱応力が低減され、半導体レーザ素子４の特性や信頼性の低下を抑制することができる。サブマウント３Ｇでは、第一被覆層３ｂの厚さと第二被覆層３Ｇｃの厚さとの差を大きくすることが好ましい。
　つぎに、第一被覆層と第二被覆層とで厚さが異なるサブマウントを用いた場合のシミュレーション計算結果を説明する。シミュレーション計算条件は以下のものである。まず、長さ４．５ｍｍ、厚さ０．１ｍｍのＧａＡｓからなる半導体レーザ素子を、ＡｌＮからなる厚さ０．７ｍｍの基板と、厚さがそれぞれ５５μｍ、２０μｍであり、被覆面積がそれぞれ１８．３ｍｍ２、１９．１ｍｍ２であるＣｕからなる第一被覆層および第二被覆層を備えるサブマウントの第一表面の第一被覆層に、接合温度約３００℃にて実装してチップオンサブマウントを形成するという条件（条件Ａ）下で計算を行った。ここで、第二被覆層にはパターンを形成せず、第二被覆層の被覆面積の方が第一被覆層の被覆面積よりも大きくなるようにした。また、第二被覆層の厚さの方が第一被覆層の厚さよりも小さくなるようにした。さらに、このチップオンサブマウントを、筐体の底板部にＬＤ高さ調整板を実装したもの（基台）を想定したＣｕからなる金属板に、接合温度約１５０℃にて実装するという条件（条件Ｂ）下で計算を行った。金属板の厚さは３ｍｍとした。
　図１０Ａ、１０Ｂは、第一被覆層と第二被覆層とで厚さが異なるサブマウントを用いた場合のシミュレーション結果における、半導体レーザ素子の長手位置と変位との関係を示す図である。図１０Ａは条件Ａの結果を示し、図１０Ｂは条件Ｂの結果を示している。図１０Ａ、１０Ｂに示すように、条件Ａの場合のチップオンサブマウントでは半導体レーザ素子はサブマウント側に凸に反り、その変位量は１．５μｍ近くとなったが、条件Ｂの場合のようにチップオンサブマウントを基台に実装した場合を想定したものでは、反りがほとんど無く、その変位量は０．１５μｍ以下であった。
　以上のシミュレーション結果から、実施形態８によれば、チップオンサブマウント１６Ｇを半導体レーザモジュール１００に実装した場合に、サブマウント３Ｇの反りと半導体レーザ素子４に加わる熱応力とが低減され、半導体レーザ素子４の特性や信頼性の低下を抑制できることが分かる。
（実施形態９）
　図１１は、実施形態９に係るチップオンサブマウントの模式的な断面図である。この断面図は、実施形態９に係るチップオンサブマウント１６Ｈにおける、図９に示すチップオンサブマウント１６Ｇの断面に対応する断面である。
　図１１に示すチップオンサブマウント１６Ｈでは、サブマウント３Ｈの基板３ａ上の第一被覆層３ＨｂはＣｕからなる。また、第二被覆層３ＨｃはＡｕからなる。ここで、Ｃｕの線膨張係数は１７×１０－６（１／Ｋ）、Ａｕの線膨張係数は１４×１０－６（１／Ｋ）である。したがって、第二被覆層３Ｈｃの熱膨張率をＣＴＥ２（１／Ｋ）、第一被覆層３Ｈｂの熱膨張率をＣＴＥ１（１／Ｋ）としたとき、ＣＴＥ２がＣＴＥ１よりも小さい。また、第一被覆層３Ｈｂと第二被覆層３Ｆｃとは２０μｍ～２００μｍの範囲で同一の厚さを有する。なお、第一被覆層３Ｈｂは、被覆層３Ｈｂａと被覆層３Ｈｂｂとからなる。被覆層３Ｈｂａと被覆層３Ｈｂｂとは電気的絶縁のための溝Ｇ９で離間している。また、半導体レーザ素子４は、被覆層３Ｈｂａを介してサブマウント３ＨにＡｕＳｎ半田により接合実装されている。
　ここで、チップオンサブマウント１６Ｈでは、サブマウント３Ｈの第一被覆層３Ｈｂと第二被覆層３Ｈｃが、同一の厚さを有するが、第二被覆層３Ｈｃの熱膨張率ＣＴＥ２が第一被覆層３Ｈｂの熱膨張率ＣＴＥ１よりも小さい。これにより、上記各実施形態１～７の場合と同様に、半導体レーザ素子４に加わる熱応力が低減され、半導体レーザ素子４の特性や信頼性の低下を抑制することができる。
　以上の実施形態において、実施形態１～７では第一被覆層と第二被覆層とは、熱膨張率が同一であり、被覆面積に上述した大小関係が成り立っている。実施形態８では第一被覆層と第二被覆層とは熱膨張率が同一であり、厚さに上述した大小関係が成り立っている。実施形態９では第一被覆層と第二被覆層とは厚さおよび被覆面積が同一であり、熱膨張率に上述した大小関係が成り立っている。
　このように、サブマウントにおける第一被覆層と第二被覆層とで、被覆面積についての所定の大小関係（関係Ａ）、厚さについての所定の大小関係（関係Ｂ）および熱膨張率についての所定の大小関係（関係Ｃ）のうちの少なくとも一つまたは二つ以上が成り立っていれば、当該サブマウントに半導体レーザ素子を実装してチップオンサブマウントを構成し、チップオンサブマウントを金属からなる基台に実装した場合に、半導体レーザ素子に加わる熱応力が低減され、半導体レーザ素子の特性や信頼性の低下を抑制することができる。たとえば、実施形態１は、関係Ａが成り立っている場合である。
　また、上記関係に限らず、サブマウントにおいて、第二被覆層の熱膨張率をＣＴＥ２（１／Ｋ）、第一被覆層の熱膨張率をＣＴＥ１（１／Ｋ）、基板の熱膨張率をＣＴＥsub（１／Ｋ）としたとき、ＣＴＥ２及びＣＴＥ２はＣＴＥsubより２倍以上大きく、領域Ａ１における第一被覆層の被覆面積をＳ１、第一被覆層の厚さをＴ１（μｍ）、領域Ａ２における第二被覆層の被覆面積をＳ２、第二被覆層の厚さをＴ２（μｍ）としたときに、下記式
　ＣＴＥ１×Ｓ１×Ｔ１＞ＣＴＥ２×Ｓ２×Ｔ２
　の関係（関係Ｄ）が成り立つようにサブマウントを構成すれば、これに半導体レーザ素子を実装してチップオンサブマウントを構成し、チップオンサブマウントを金属からなる基台に実装した場合に、半導体レーザ素子に加わる熱応力が低減され、半導体レーザ素子の特性や信頼性の低下を抑制することができる。
　さらには、上記関係Ａ、Ｂ、Ｃ、Ｄのうちの少なくとも一つまたはこのうちの２つ以上の組み合わせが成り立っていれば、当該サブマウントに半導体レーザ素子を実装してチップオンサブマウントを構成し、チップオンサブマウントを金属からなる基台に実装した場合に、半導体レーザ素子に加わる熱応力が低減され、半導体レーザ素子の特性や信頼性の低下を抑制することができる。
　なお、上記実施形態では、第一被覆層及び第二被覆層が金属層で構成されているが、本発明はこれに限らず、第一被覆層及び第二被覆層の少なくとも一部が金属層で構成されていてもよい。すなわち、たとえば第一被覆層または第二被覆層が、たとえば厚さ２０μｍ～２００μｍの銅を含む層である金属層を含む多層構造を有していてもよい。また、第一被覆層および第二被覆層はＡｕからなるものでもよい。
（実施形態１０）
　図１２Ａ、１２Ｂ、１２Ｃは、実施形態１０にかかるチップオンサブマウントの模式図である。図１２Ａは半導体レーザ素子４の実装面側から見た図、図１２Ｂは図１２ＡのＢ－Ｂ線断面図、図１２Ｃは半導体レーザ素子４の実装面とは反対側から見た図をそれぞれ示す。このチップオンサブマウント１６Ｉは、実施形態１に係るチップオンサブマウント１６のサブマウント３をサブマウント３Ｉに置き換えた構成を有する。サブマウント３Ｉはサブマウント３の第一被覆層３ｂを第一被覆層３Ｉｂに置き換えた構成を有する。第一被覆層３Ｉｂは、被覆層３Ｉｂａと被覆層３Ｉｂｂとからなる。被覆層３Ｉｂａと被覆層３Ｉｂｂとは溝Ｇ１０で離間している。被覆層３Ｉｂａの表面には、ＡｕＳｎからなるプリコート３Ｉｂａａが形成されている。
　第二被覆層３ｃの第二表面３ａｂに対する被覆面積は、第一被覆層３Ｉｂの第一表面３ａａに対する被覆面積より大きいが、領域Ａ２における第二被覆層３ｃの被覆面積は、領域Ａ１における第一被覆層３Ｉｂの被覆面積よりも小さい。これにより、実施形態１と同じ効果を奏する。
　上記実施形態に係るサブマウントは、その第一表面の第一被覆層に半導体レーザ素子４が実装されてチップオンサブマウントを構成しているが、以下に説明する実施形態１１～１５のように、半導体レーザ素子４が第二表面の第二被覆層に実装されてチップオンサブマウントを構成してもよい。
（実施形態１１）
　図１３Ａ～１３Ｄは、実施形態１１に係るチップオンサブマウント１６Ｊの模式図である。図１３Ａは半導体レーザ素子４の実装面側から見た図、図１３Ｂは半導体レーザ素子４の実装面とは反対側から見た図、図１３Ｃは図１３ＡのＣ－Ｃ線断面図、図１３Ｄは図１３ＡのＤ矢視図をそれぞれ示す。
　チップオンサブマウント１６Ｊは、サブマウント３Ｊと、サブマウント３Ｊに実装された半導体レーザ素子４とを備えている。サブマウント３Ｊは、基板３ａと、基板３ａの第一表面３ａａに形成された第一被覆層３Ｊｂと、基板３ａの第二表面３ａｂに形成された第二被覆層３Ｊｃとを備えている。
　第一被覆層３Ｊｂと第二被覆層３Ｊｃとは、いずれもＣｕを主成分とする金属多層膜からなり、かつ厚さが２０μｍ～２００μｍの範囲で同一の厚さを有する。第二被覆層３Ｊｃは、被覆層３Ｊｃａと被覆層３Ｊｃｂとからなる。被覆層３Ｊｃａと被覆層３Ｊｃｂとは電気的絶縁のための溝Ｇ１１で離間している。
　被覆層３Ｊｃａの表面には、ＡｕＳｎからなるプリコート３Ｊｃａａが形成されており、これにより半導体レーザ素子４の被覆層３ＪｃａへのＡｕＳｎ半田による接合実装が容易になる。また、半導体レーザ素子４は、第二被覆層３Ｊｃにおいて領域Ａ２に実装される。
　また、第二被覆層３Ｊｃの被覆層３Ｊｃａには、溝Ｇ１１と連結する複数の溝Ｇ１１ａが、溝Ｇ１１の延伸方向とは垂直に、かつ半導体レーザ素子４の下方を通るように形成されている。基板３ａの第二表面３ａｂは、溝Ｇ１１および溝Ｇ１１ａの領域では第二被覆層３Ｊｃが形成されていない。溝Ｇ１１ａは、第二被覆層３Ｊｃを通じて半導体レーザ素子４に電流を流すことができ、かつ第二被覆層３Ｊｃに電気的にフローティングする領域ができないようなパターンに形成されている。
　一方、第一被覆層３Ｊｂは、基板３ａの第一表面３ａａに全面的に形成されている。他の実施形態と同様に、第一被覆層３Ｊｂに領域Ａ１を定義する。
　ここで、チップオンサブマウント１６Ｊでは、サブマウント３Ｊの第一被覆層３Ｊｂと第二被覆層３Ｊｃが、同一の材料からなり、かつ同一の厚さを有するが、領域Ａ２における第二被覆層３Ｊｃの被覆面積が、領域Ａ１における第一被覆層３Ｊｂの被覆面積よりも小さい。これにより、半導体レーザ素子４が当初に大きな反りを有している場合に、半導体レーザ素子４に加わる熱応力が低減され、半導体レーザ素子４の特性や信頼性の低下を抑制することができる。
　以下に具体的に説明する。図１４Ａ～１４Ｇは、図１３Ａ～１３Ｄに示すチップオンサブマウント１６Ｊを用いた半導体レーザモジュールの組立工程における半導体レーザ素子４の反りを説明する図である。
　上述したように、組立工程においては、図１４Ａに側面から見た図を示すように、サブマウント３Ｊを接合温度である約３００℃に加熱し、半導体レーザ素子４を、融点が約２８０℃のＡｕＳｎ半田でサブマウント３Ｊの第二被覆層３Ｊｃに接合実装する。ここで、図１４Ｂに示すように、半導体レーザ素子４は当初、長手方向において線Ｌ５で示すようにサブマウント３Ｊ側に大きく凸に反っているとする。図１４Ｃのようにチップオンサブマウント１６Ｊを形成した後、チップオンサブマウント１６Ｊが室温まで降温すると、図１４Ｄに示すように、半導体レーザ素子４は長手方向において線Ｌ６で示すようにサブマウント３Ｊ側への凸の反りが緩和される。その理由は以下の通りである。すなわち、サブマウント３Ｊにおいて、領域Ａ２における第二被覆層３Ｊｃの被覆面積が、領域Ａ１における第一被覆層３Ｊｂの被覆面積よりも小さい。そのため、接合温度から室温まで降温したときに、第一被覆層３Ｊｂは、基板３ａを特に長手方向（紙面左右方向）において縮ませようとする熱応力を、第二被覆層３Ｊｃよりも大きな力で与えるため、サブマウント３Ｊ全体に、長手方向において半導体レーザ素子４側に凸に反る力が生じる。これに伴って、半導体レーザ素子４のサブマウント３Ｊ側への凸の反りが緩和されるのである。
　つぎに、図１４Ｅに示すように、ＬＤ高さ調整板２が実装された筐体１の底板部１ｂを接合温度である約１５０℃に加熱し、チップオンサブマウント１６Ｊを、融点が約１４０℃のＳｎＢｉ半田でＬＤ高さ調整板２に接合実装し、図１４Ｆの状態とする。筐体１の底板部１ｂが室温まで降温すると、図１４Ｇに線Ｌ７で示すように、半導体レーザ素子４の反りは略解消される。その理由は、以下の通りである。すなわち、サブマウント３Ｊの基板３ａはＬＤ高さ調整板２および筐体１の底板部１ｂよりも熱膨張率が小さいため、接合温度から室温まで降温したときに、ＬＤ高さ調整板２および筐体１の底板部１ｂは、サブマウント３Ｊに、半導体レーザ素子４側に凸に反らせようとする熱応力を与える。そのため、図１４Ｃの状態においてサブマウント３Ｊが有する半導体レーザ素子４と反対側に凸の反りが減少または相殺され、半導体レーザ素子４の反りは略解消されるのである。
　なお、第二被覆層３Ｊｃおよび第一被覆層３Ｊｂの被覆面積、ならびに第二被覆層３Ｊｃおよび第一被覆層３Ｊｂの厚さは、各実装工程における接合温度や、半導体レーザ素子４の構成材料および当初の反り、サブマウント３Ｊの構成材料、ＬＤ高さ調整板２、および筐体１の底板部１ｂの熱膨張率や厚さなどを勘案して、半導体レーザ素子４の反りが略解消されるように設定すればよい。
（実施形態１２、１３）
　つぎに、実施形態１２、１３に係るチップオンサブマウントについて図１５、１６を用いて説明する。図１５は実施形態１２に係るチップオンサブマウント１６Ｋを半導体レーザ素子４の実装面側から見た図、図１６は実施形態１３に係るチップオンサブマウント１６Ｌを半導体レーザ素子４の実装面側から見た図を示す。
　チップオンサブマウント１６Ｋは、サブマウント３Ｋと、サブマウント３Ｋに実装された半導体レーザ素子４とを備えている。チップオンサブマウント１６Ｌは、サブマウント３Ｌと、サブマウント３Ｌに実装された半導体レーザ素子４とを備えている。チップオンサブマウント１６Ｊのサブマウント３Ｊとサブマウント３Ｋ、３Ｌとは、第二被覆層のパターンおよび被覆面積のみが異なるので、以下では第二被覆層のパターンおよび被覆面積についてのみ説明する。
　図１５に示すように、サブマウント３Ｋでは、第二被覆層３Ｋｃは、厚さが２０μｍ～２００μｍの範囲でかつ第一被覆層３Ｊｂと同じ厚さであり、基板３ａの第二表面３ａｂに形成されている。第二被覆層３Ｋｃは、被覆層３Ｋｃａと被覆層３Ｋｃｂとからなる。被覆層３Ｋｃａと被覆層３Ｋｃｂとは電気的絶縁のための溝Ｇ１２で離間している。被覆層３Ｋｃａの表面にはプリコート３Ｋｃａａが形成されている。また、半導体レーザ素子４は、第二被覆層３Ｋｃに実装される。
　また、第二被覆層３Ｋｃの被覆層３Ｋｃａには、複数の溝Ｇ１３が、溝Ｇ１２の延伸方向で直列し、かつ複数列平行に形成されている。一部の列は、一部を破線で示すように半導体レーザ素子４の下方に形成され、他の列はプリコート３Ｋｃａａが形成されていない領域に形成されている。基板３ａの第二表面３ａｂは、溝Ｇ１２および溝Ｇ１３の領域では第二被覆層３Ｋｃが形成されていない。溝Ｇ１３は、第二被覆層３Ｋｃを通じて半導体レーザ素子４に電流を流すことができ、かつ第二被覆層３Ｋｃに電気的にフローティングする領域ができないようなパターンに形成されている。
　サブマウント３Ｋにおいても、領域Ａ２における第二被覆層３Ｋｃの被覆面積が、領域Ａ１における第一被覆層３Ｊｂの被覆面積よりも小さい。これにより、サブマウント３Ｊの場合と同様に、半導体レーザ素子４が当初に大きな反りを有している場合に、実装される半導体レーザ素子４の特性や信頼性の低下を抑制することができる。
　図１６に示すように、サブマウント３Ｌでは、第二被覆層３Ｌｃは、厚さが２０μｍ～２００μｍの範囲でかつ第一被覆層３Ｊｂと同じ厚さであり、基板３ａの第二表面３ａｂに形成されている。第二被覆層３Ｌｃは、被覆層３Ｌｃａと被覆層３Ｌｃｂとからなる。被覆層３Ｌｃａと被覆層３Ｌｃｂとは電気的絶縁のための溝Ｇ１４で離間している。被覆層３Ｌｃａの表面にはプリコート３Ｌｃａａが形成されている。また、半導体レーザ素子４は、第二被覆層３Ｌｃに実装される。
　また、第二被覆層３Ｌｃの被覆層３Ｌｃａには、図１３Ａに示す溝Ｇ１１ａと図１５に示す溝Ｇ１３とを組み合わせた形状の溝Ｇ１４ａが形成されている。基板３ａの第二表面３ａｂは、溝Ｇ１４および溝Ｇ１４ａの領域では第二被覆層３Ｌｃが形成されていない。溝Ｇ１４ａは、第二被覆層３Ｌｃを通じて半導体レーザ素子４に電流を流すことができ、かつ第二被覆層３Ｌｃに電気的にフローティングする領域ができないようなパターンに形成されている。
　サブマウント３Ｌにおいても、領域Ａ２における第二被覆層３Ｌｃの被覆面積が、領域Ａ１における第一被覆層３Ｊｂの被覆面積よりも小さい。これにより、サブマウント３Ｊの場合と同様に、半導体レーザ素子４が当初に大きな反りを有している場合に、実装される半導体レーザ素子４の特性や信頼性の低下を抑制することができる。
（実施形態１４）
　図１７は、実施形態１４に係るチップオンサブマウントの模式的な断面図である。この断面図は、実施形態１４に係るチップオンサブマウント１６Ｍにおける、図１３Ａに示すチップオンサブマウントのＣ－Ｃ線断面と直交する面に対応する断面である。
　図１７に示すチップオンサブマウント１６Ｍでは、第一被覆層３Ｍｂ及び第二被覆層３ＭｃはＣｕを主成分とする金属多層膜からなる。第二被覆層３Ｍｃは、被覆層３Ｍｃａと被覆層３Ｍｃｂとからなる。被覆層３Ｍｃａと被覆層３Ｍｃｂとは電気的絶縁のための溝Ｇ１５で離間している。また、半導体レーザ素子４は、被覆層３Ｍｃａを介してサブマウント３Ｍに接合実装されている。
　チップオンサブマウント１６Ｍでは、サブマウント３Ｍの第一被覆層３Ｍｂと第二被覆層３Ｍｃが、同一の材料からなるが、第二被覆層３Ｍｃの厚さが、第一被覆層３Ｍｂの厚さよりも小さい。これにより、上記各実施形態１１～１３の場合と同様に、半導体レーザ素子４が当初に大きな反りを有している場合に、実装される半導体レーザ素子４の特性や信頼性の低下を抑制することができる。サブマウント３Ｍでは、第一被覆層３Ｍｂの厚さと第二被覆層３Ｍｃの厚さとの差を大きくすることが好ましい。
（実施形態１５）
　図１８は、実施形態１５に係るチップオンサブマウントの模式的な断面図である。この断面図は、実施形態１５に係るチップオンサブマウント１６Ｎにおける、図１７に示すチップオンサブマウント１６Ｍの断面に対応する断面である。
　図１８に示すチップオンサブマウント１６Ｎでは、サブマウント３Ｎの基板３ａ上の第一被覆層３ＮｂはＣｕからなる。また、第二被覆層３ＮｃはＡｕからなる。ここで、Ｃｕの線膨張係数は１７×１０－６（１／Ｋ）、Ａｕの線膨張係数は１４×１０－６（１／Ｋ）である。したがって、第二被覆層３Ｎｃの熱膨張率をＣＴＥ２（１／Ｋ）、第一被覆層３Ｎｂの熱膨張率をＣＴＥ１（１／Ｋ）としたとき、ＣＴＥ２がＣＴＥ１よりも小さい。また、第一被覆層３Ｎｂと第二被覆層３Ｎｃとは２０μｍ～２００μｍの範囲で同一の厚さを有する。なお、第二被覆層３Ｎｃは、被覆層３Ｎｃａと被覆層３Ｎｃｂとからなる。被覆層３Ｎｃａと被覆層３Ｎｃｂとは電気的絶縁のための溝Ｇ１６で離間している。また、半導体レーザ素子４は、被覆層３Ｎｃａを介してサブマウント３Ｎに接合実装されている。
　チップオンサブマウント１６Ｎでは、サブマウント３Ｎの第一被覆層３Ｎｂと第二被覆層３Ｎｃが、同一の厚さを有するが、第二被覆層３Ｎｃの熱膨張率ＣＴＥ２が第一被覆層３Ｎｂの熱膨張率ＣＴＥ１よりも小さい。これにより、上記各実施形態１１～１４の場合と同様に、半導体レーザ素子４が当初に大きな反りを有している場合に、実装される半導体レーザ素子４に加わる熱応力が低減され、半導体レーザ素子４の特性や信頼性の低下を抑制することができる。
　実施形態１１～１５のように、第二被覆層に半導体レーザ素子４を実装する場合においても、サブマウントにおける第一被覆層と第二被覆層とで、上述した関係Ａ、関係Ｂ、関係Ｃ、関係Ｄのうちの少なくとも一つまたは２つ以上が成り立っていれば、当該サブマウントに、当初に大きな反りを有している半導体レーザ素子を実装してチップオンサブマウントを構成し、チップオンサブマウントを金属からなる基台に実装した場合に、半導体レーザ素子に加わる熱応力が低減され、半導体レーザ素子の特性や信頼性の低下を抑制することができる。
　また、図１に示す半導体レーザモジュール１００では、チップオンサブマウント１６が、基台としてのＬＤ高さ調整板２を介して筐体１の底板部１ｂに実装されているが、本発明はこれに限られない。たとえば、図１９に示すように、半導体レーザ素子４をサブマウント３に実装したチップオンサブマウント１６を１つだけ備える半導体レーザモジュール１００Ａの場合は、チップオンサブマウント１６は、金属からなり、蓋１Ａａを有する筐体１Ａの底板部１Ａｂに直接的に接合実装される。この場合は底板部１Ａｂが基台に相当する。
　また、上記実施形態では、実装される半導体素子が半導体レーザ素子である場合について説明したが、半導体素子の種類は特に限定されず、半導体レーザ素子、フォトダイオード、半導体光増幅器、半導体光変調器、またはこれらのうちの２つ以上を集積した集積型半導体素子であってもよい。
　また、上記実施形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、上記の実施形態に限定されるものではなく、様々な変更が可能である。
　以上のように、本発明は、例えば半導体レーザに適用して好適なものである。
１、１Ａ　筐体
１ａ、１Ａａ　蓋
１ｂ、１Ａｂ　底板部
２　ＬＤ高さ調整板
３、３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅ、３Ｆ、３Ｇ、３Ｈ、３Ｉ、３Ｊ、３Ｋ、３Ｌ、３Ｍ、３Ｎ　サブマウント
３ａ　基板
３ａａ　第一表面
３ａｂ　第二表面
３ｂ、３Ｆｂ、３Ｈｂ、３Ｉｂ、３Ｊｂ、３Ｍｂ、３Ｎｂ　第一被覆層
３ｂａ、３ｂｂ、３ｃａ、３Ａｃａ、３Ｂｃａ、３Ｃｃａ、３Ｄｃａ、３Ｅｃａ、３Ｆｂａ、３Ｆｂｂ、３Ｈｂａ、３Ｈｂｂ、３Ｉｂａ、３Ｉｂｂ、３Ｊｃａ、３Ｊｃｂ、３Ｋｂａ、３Ｋｃｂ、３Ｌｃａ、３Ｌｃｂ、３Ｍｃａ、３Ｍｃｂ、３Ｎｃａ、３Ｎｃｂ　被覆層
３ｂａａ、Ｉｂａａ　プリコート
３ｃ、３Ａｃ、３Ｂｃ、３Ｃｃ、３Ｄｃ、３Ｅｃ、３Ｆｃ、３Ｇｃ、３Ｈｃ、３Ｊｃ、３Ｋｃ、３Ｌｃ、３Ｍｃ、３Ｎｃ　第二被覆層
４　半導体レーザ素子
５　リードピン
６　第１レンズ
７　第２レンズ
８　ミラー
９　第３レンズ
１０　光フィルタ
１１　第４レンズ
１２　光ファイバ
１３　支持部材
１４　ブーツ
１５　ルースチューブ
１６、１６Ｆ、１６Ｇ、１６Ｈ、１６Ｉ、１６Ｊ、１６Ｋ、１６Ｌ、１６Ｍ、１６Ｎ　チップオンサブマウント
１００、１００Ａ　半導体レーザモジュール
Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６、Ｇ７、Ｇ８、Ｇ９、Ｇ１０、Ｇ１１、Ｇ１１ａ、Ｇ１２、Ｇ１３、Ｇ１４、Ｇ１４ａ、Ｇ１５、Ｇ１６　溝

Claims (19)

  1. 　半導体素子が実装され、金属からなる基台に実装されるサブマウントであって、
    　基板と、
    　前記基板の第一表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第一被覆層と、
    　前記基板の、前記第一表面とは反対側に位置する第二表面に形成されており、前記基板より熱膨張率が大きい材料からなる第二被覆層と、
    　を備え、
    　前記第二被覆層の被覆面積が、前記第一被覆層の被覆面積よりも小さいことを特徴とするサブマウント。
  2. 　前記第二被覆層の厚さが、前記第一被覆層の厚さよりも小さいことを特徴とする請求項１に記載のサブマウント。
  3. 　前記第二被覆層の熱膨張率をＣＴＥ２（１／Ｋ）、前記第一被覆層の熱膨張率をＣＴＥ１（１／Ｋ）としたとき、ＣＴＥ２がＣＴＥ１よりも小さいことを特徴とする請求項１または２に記載のサブマウント。
  4. 　前記第二被覆層の熱膨張率をＣＴＥ２（１／Ｋ）、前記第一被覆層の熱膨張率をＣＴＥ１（１／Ｋ）、前記基板の熱膨張率をＣＴＥsub（１／Ｋ）としたとき、ＣＴＥ１及びＣＴＥ２はＣＴＥsubより２倍以上大きく、
    　前記第一被覆層の被覆面積をＳ１、前記第一被覆層の厚さをＴ１、前記第二被覆層の被覆面積をＳ２、前記第二被覆層の厚さをＴ２としたときに、下記式
    　ＣＴＥ１×Ｓ１×Ｔ１＞ＣＴＥ２×Ｓ２×Ｔ２
    　の関係が成り立つことを特徴とする請求項１～３のいずれか一つに記載のサブマウント。
  5. 　半導体素子が実装され、金属からなる基台に実装されるサブマウントであって、
    　基板と、
    　前記基板の第一表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第一被覆層と、
    　前記基板の、前記第一表面とは反対側に位置する第二表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第二被覆層と、
    　を備え、
    　前記第二被覆層の厚さが、前記第一被覆層の厚さよりも小さいことを特徴とするサブマウント。
  6. 　前記第二被覆層の熱膨張率をＣＴＥ２（１／Ｋ）、前記第一被覆層の熱膨張率をＣＴＥ１（１／Ｋ）としたとき、ＣＴＥ２がＣＴＥ１よりも小さいことを特徴とする請求項５に記載のサブマウント。
  7. 　前記第二被覆層の熱膨張率をＣＴＥ２（１／Ｋ）、前記第一被覆層の熱膨張率をＣＴＥ１（１／Ｋ）、前記基板の熱膨張率をＣＴＥsub（１／Ｋ）としたとき、ＣＴＥ１及びＣＴＥ２はＣＴＥsubより２倍以上大きく、
    　前記第一被覆層の被覆面積をＳ１、前記第一被覆層の厚さをＴ１、前記第二被覆層の被覆面積をＳ２、前記第二被覆層の厚さをＴ２としたときに、下記式
    　ＣＴＥ１×Ｓ１×Ｔ１＞ＣＴＥ２×Ｓ２×Ｔ２
    　の関係が成り立つことを特徴とする請求項５または６に記載のサブマウント。
  8. 　半導体素子が実装され、金属からなる基台に実装されるサブマウントであって、
    　基板と、
    　前記基板の第一表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第一被覆層と、
    　前記基板の、前記第一表面とは反対側に位置する第二表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第二被覆層と、
    　を備え、
    　前記第二被覆層の熱膨張率をＣＴＥ２（１／Ｋ）、前記第一被覆層の熱膨張率をＣＴＥ１（１／Ｋ）としたとき、ＣＴＥ２がＣＴＥ１よりも小さいことを特徴とするサブマウント。
  9. 　前記第二被覆層の熱膨張率をＣＴＥ２（１／Ｋ）、前記第一被覆層の熱膨張率をＣＴＥ１（１／Ｋ）、前記基板の熱膨張率をＣＴＥsub（１／Ｋ）としたとき、ＣＴＥ１及びＣＴＥ２はＣＴＥsubより２倍以上大きく、
    　前記第一被覆層の被覆面積をＳ１、前記第一被覆層の厚さをＴ１、前記第二被覆層の被覆面積をＳ２、前記第二被覆層の厚さをＴ２としたときに、下記式
    　ＣＴＥ１×Ｓ１×Ｔ１＞ＣＴＥ２×Ｓ２×Ｔ２
    　の関係が成り立つことを特徴とする請求項８に記載のサブマウント。
  10. 　半導体素子が実装され、金属からなる基台に実装されるサブマウントであって、
    　基板と、
    　前記基板の第一表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第一被覆層と、
    　前記基板の、前記第一表面とは反対側に位置する第二表面に形成されており、前記基板よりも熱膨張率が大きい材料からなる第二被覆層と、
    　を備え、
    　前記第二被覆層の熱膨張率をＣＴＥ２（１／Ｋ）、前記第一被覆層の熱膨張率をＣＴＥ１（１／Ｋ）、前記基板の熱膨張率をＣＴＥsub（１／Ｋ）としたとき、ＣＴＥ１及びＣＴＥ２はＣＴＥsubより２倍以上大きく、
    　前記第一被覆層の被覆面積をＳ１、前記第一被覆層の厚さをＴ１、前記第二被覆層の被覆面積をＳ２、前記第二被覆層の厚さをＴ２としたときに、下記式
    　ＣＴＥ１×Ｓ１×Ｔ１＞ＣＴＥ２×Ｓ２×Ｔ２
    　の関係が成り立つことを特徴とするサブマウント。
  11. 　前記第二被覆層は、格子状または縞状のパターンで形成されていることを特徴とする請求項１～４、７、９、１０のいずれか一つに記載のサブマウント。
  12. 　前記基板は、窒化アルミニウム、アルミナ、べリリア、窒化ホウ素、ダイヤモンド、炭化ケイ素、窒化ケイ素、二酸化ケイ素、ジルコニアの少なくともいずれか一つを含むことを特徴とする請求項１～１１のいずれか一つに記載のサブマウント。
  13. 　前記第一被覆層及び前記第二被覆層の少なくとも一部が金属層で構成されていることを特徴とする請求項１～１２のいずれか一つに記載のサブマウント。
  14. 　前記金属層の少なくとも一部が厚さ２０μｍ～２００μｍの銅を含む層で構成されていることを特徴とする請求項１３に記載のサブマウント。
  15. 　請求項１～１４のいずれか一つに記載のサブマウントと、
    　前記サブマウントの前記第一被覆層に実装された半導体素子と、
    　を備えることを特徴とする半導体素子実装サブマウント。
  16. 　請求項１～１４のいずれか一つに記載のサブマウントと、
    　前記サブマウントの前記第二被覆層に実装された半導体素子と、
    　を備えることを特徴とする半導体素子実装サブマウント。
  17. 　前記半導体素子の主材料がヒ化ガリウム又はリン化インジウムであることを特徴とする請求項１５または１６に記載の半導体素子実装サブマウント。
  18. 　請求項１５～１７のいずれか一つに記載の半導体素子実装サブマウントと、
    　前記半導体素子実装サブマウントを収容する筐体と、
    　前記半導体素子実装サブマウントが実装された、金属からなる基台と、
    　を備えることを特徴とする半導体素子モジュール。
  19. 　前記基台は、前記筐体の底板部を構成していることを特徴とする請求項１８に記載の半導体素子モジュール。
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