WO2017129562A1 - Verfahren zur herstellung einer mehrzahl von bauelementen - Google Patents

Verfahren zur herstellung einer mehrzahl von bauelementen Download PDF

Info

Publication number
WO2017129562A1
WO2017129562A1 PCT/EP2017/051423 EP2017051423W WO2017129562A1 WO 2017129562 A1 WO2017129562 A1 WO 2017129562A1 EP 2017051423 W EP2017051423 W EP 2017051423W WO 2017129562 A1 WO2017129562 A1 WO 2017129562A1
Authority
WO
WIPO (PCT)
Prior art keywords
composite
semiconductor body
semiconductor
layer
substrate
Prior art date
Application number
PCT/EP2017/051423
Other languages
English (en)
French (fr)
Inventor
Sophia HUPPMANN
Dominik Scholz
Simeon Katz
Original Assignee
Osram Opto Semiconductors Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors Gmbh filed Critical Osram Opto Semiconductors Gmbh
Priority to US16/068,051 priority Critical patent/US10923400B2/en
Publication of WO2017129562A1 publication Critical patent/WO2017129562A1/de

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures

Definitions

  • Method of manufacturing a plurality of components A method of manufacturing a plurality of components is provided.
  • a semiconductor body composite is usually first on a
  • Process step is divided into a plurality of semiconductor bodies. Thereby ditches between the
  • Photolithography step defined, wherein for each trench an adjustment tolerance distance to an associated later
  • This object is achieved, inter alia, by a method for producing a plurality of components according to the
  • a plurality of separating trenches is formed at least through the main body to form a grid structure.
  • the grid structure sets
  • a passivation layer is formed which covers approximately side surfaces of the separation trenches.
  • Passivation layer may be partially or completely formed before or after forming or at least partially during the formation of the separation trenches. Subsequently, the common composite is separated, wherein the substrate is detached from the semiconductor body composite. In particular, the joint bond with the detachment of the substrate along the separation trenches is separated into a plurality of components.
  • the contiguous basic body is made of an electric
  • insulating or formed of a semiconductive material This can be at least 80%, about at least 90% or at least 95% of the volume and / or weight of the
  • the base body preferably comprises a semiconductor material such as silicon or consists of a semiconductor material such as silicon.
  • the carrier composite has an exposed, preferably planar
  • connection surface is in particular by a contiguous surface of the carrier composite formed, which extends approximately in lateral directions over the entire
  • Main extension plane of the carrier composite extends.
  • the exposed connection surface may be a surface of the
  • a planar surface is understood to mean a surface which is in particular designed to be microscopically flat. Such a planar surface preferably has local vertical roughness which is in particular less than 5 nm, less than 3 nm, preferably less than 1 nm or less than 0.5 nm.
  • a vertical direction is understood to mean a direction which is directed in particular perpendicular to a main extension surface of the carrier composite. By a lateral direction is meant a direction which is approximately parallel to the
  • Main extension surface of the carrier composite runs.
  • the vertical direction and the lateral direction are transverse, approximately perpendicular to each other.
  • the contiguous semiconductor body composite has a plurality of semiconductor layers arranged on one another.
  • the substrate is in particular a growth substrate on which the semiconductor body assembly is arranged.
  • the semiconductor body composite is layered on the
  • the wafer composite may have a contact structure arranged for electrical contacting of the semiconductor body composite.
  • the semiconductor body assembly is disposed in the vertical direction between the contact structure and the substrate.
  • the wafer composite has an exposed, preferably planar
  • the contact surface is an exposed surface of the substrate facing away from the substrate
  • Wafer composite Wafer composite.
  • Insulating layer having an exposed
  • the insulating layer may be an electrically insulating
  • the insulation layer is part of the contact structure.
  • the common composite of the carrier composite and the wafer composite is formed by means of a direct bonding method, in which the contact surface formed in particular planar and the connecting surface formed in particular planar to
  • the common interface may be an overlap area between the connection surface and the contact surface resulting from the combination and thus delimits the wafer composite from the carrier assembly and vice versa.
  • the common interface is in particular free of a bonding agent, such as a bonding agent.
  • the carrier composite and the wafer composite may be mechanically connected to one another by means of an alternative method, for example with a connecting layer.
  • planar bonding surface and the planar contact surface may be combined in a direct bonding process to form the joint bond such that the common interface is formed by immediately adjacent regions of the bonding surface and the contact surface and thereby free from a
  • internal mechanical stresses such as shear stresses, in the composite of the carrier composite and the wafer composite are reduced.
  • a possible defect area at the common interface can be reduced.
  • the internal mechanical stresses in the composite can be reduced by removing material of the composite approximately locally. For example, the carrier composite after joining with the
  • the material of the carrier composite in particular the
  • Base bodies are removed in places such that the carrier composite, in particular the base body has a reduced vertical layer thickness.
  • the total thickness of the carrier composite in particular the base body has a reduced vertical layer thickness.
  • Carrier composite can thus by targeted removal of
  • Recesses in the composite such as in the carrier assembly and / or in the wafer composite form.
  • Defect surface depends among other things on the layer thicknesses of the Wafer composite and the carrier composite.
  • a reduction in the layer thickness of the carrier composite can lead to a reduction in the defect area.
  • the removal of material, such as the formation of recesses in the composite leads to the spatial separation of the defect and thus also to the reduction of the defect area.
  • the carrier composite can be designed to be particularly mechanically stable, for example, when applied to the wafer composite, whereby components with particularly low overall heights can be achieved due to the subsequent reduction of the total layer thickness of the composite by this design variant.
  • a thermal treatment of the composite takes place after reducing the internal stresses.
  • Such thermal treatment may result in the formation of covalent bonds between atoms or molecules on the physically contacting and contact surface and thus increased bond strength between the wafer composite and the wafer
  • Carrier composite lead If the thermal treatment is carried out after the site-wise removal of material, possible defect area can be minimized before the mechanical
  • connection between the wafer composite and the carrier composite is additionally reinforced by the thermal treatment.
  • the thermal treatment may be optional.
  • the connection surface of the carrier assembly is formed in places or exclusively by the surface of an oxide layer, for example a silicon oxide layer, in particular a SiO 2 layer.
  • the basic body is preferably made of silicon or consists of silicon.
  • a silicon oxide layer can be formed particularly easily on a base body made of silicon, for example by deposition of silicon oxide such as SiO 2 on the base body or by oxidation of the base body.
  • Contact surface of the wafer composite may be formed in places or exclusively by a surface of an oxide layer, such as a silicon oxide layer, in particular a SiO 2 layer.
  • an oxide layer such as a silicon oxide layer, in particular a SiO 2 layer.
  • formed silicon body has approximately for comparison with a Mold imbalance a particularly low thermal
  • the step for producing the separation trenches is carried out by the step for producing the separation trenches
  • Semiconductor body composite are produced therethrough.
  • the latter means that the dividing trenches during of the first method step, for example, by the carrier assembly and / or by the contact structure of the wafer composite into the semiconductor body assembly, wherein the separation trenches do not extend through the semiconductor body assembly after the first method step.
  • semiconductor body composite therethrough produced approximately to the substrate, so that the semiconductor body composite is divided into a plurality of individual juxtaposed semiconductor bodies.
  • the semiconductor bodies are arranged on the common substrate and are spatially spaced from one another in lateral directions, for example through the separation trenches.
  • the substrate may be partially exposed in the areas of the separation trenches.
  • the raster structure is formed by the separating trenches extending through the main body, wherein the raster structure serves as an etching mask in the second method step and the
  • Semiconductor body composite is etched by supplying an etchant in the grid structure.
  • the semiconductor body composite lies before the formation of the semiconductor body
  • Area of the semiconductor body composite are thus not yet defined before or during Waferbonden, that is, before or when connecting the Waferverbunds with the carrier composite, such as not defined lithographically.
  • the determination of the sizes of the components to be produced takes place in particular only when the grid structure with the through the base body or by the carrier composite extending through separating trenches.
  • the semiconductor body composite is patterned into a plurality of semiconductor bodies only after the generation of the isolation trenches by the base body.
  • Wafer composite or the semiconductor body composite can thussj ustiert to the grid structure following the
  • Lithographie Maher cut. It can be a
  • Etching such as plasma etching or a reactive
  • DRIE Ion Deep Etching
  • An etching process for separating the components can also significantly reduce the risk of delamination.
  • the semiconductor body assembly is approximately complete or
  • the semiconductor body assembly already has a plurality of openings, in particular already during wafer bonding
  • the openings can be filled with an electrically insulating material, in particular completely filled. After Waferbonden the openings in plan view of the carrier composite, in particular of the
  • the separation trenches are about directly above the underlying openings through the body
  • the semiconductor body composite has a first semiconductor layer facing the substrate, a second semiconductor layer facing away from the substrate, and an active layer arranged between the first and the second semiconductor layer.
  • the openings in the semiconductor body may be formed such that they extend through the second semiconductor layer and the active layer.
  • Openings in each case a blind hole in the semiconductor body composite form. This means that the openings in particular extend only into the first semiconductor layer. Alternatively, it is possible that the openings in front of the
  • Substrate generated and filled in a further process step with an electrically insulating material are included in a further process step with an electrically insulating material.
  • those in the region of the semiconductor body composite include those in the region of the semiconductor body composite
  • the remaining electrically insulating material thus forms the passivation layer at least
  • the formation of the separation trenches takes place in the region of
  • Semiconductor body composite exclusively by partially removing the located in the openings electrically insulating material.
  • the side surfaces of the separation trenches in the region of the semiconductor body composite are in particular with the remaining electrically insulating material completely covered.
  • the remaining electrically insulating material thus forms the passivation layer
  • Partial regions of the side surfaces of the separation trenches may be formed by a further portion of the passivation layer.
  • the further subregion of the passivation layer is in particular applied to the side surfaces of the separation trenches only after the formation of the raster structure or after the formation of the separation trenches through the base body.
  • the subregion and the further subregion of the passivation layer can be the same electrically
  • the passivation layer is partially or completely formed only after the generation of the separation trenches through the base body and / or after the production of the separation trenches through the semiconductor body.
  • the passivation layer may be formed in such a way that it covers, in particular completely covers, a rear side of the carrier composite facing away from the wafer composite.
  • the substrate is a growth substrate, such as a sapphire substrate.
  • the substrate may have a structured surface on which the semiconductor body composite epitaxially in such a way
  • the semiconductor body can be grown that the semiconductor body composite a main surface facing the growth substrate, which simulates the structured surface of the growth substrate.
  • the substrate can be detached from the semiconductor body assembly in such a way that the separated components each have a structured main surface immediately upon detachment of the growth substrate.
  • the growth substrate is free from a
  • Growth substrates can be the isolated components
  • the structured main surface of the respective component is formed in particular as a radiation passage and / or as a radiation exit surface.
  • Growth substrate may be training about
  • Outcoupling structures can be realized in a simplified manner on a radiation passage or radiation exit surface of a component. In fact, a roughening process can be dispensed with. In addition, the detachment of the
  • Substrate such as by a Laserabhebeclar, in particular be placed at the end of the manufacturing process, so that the particularly mechanically stable substrate can be used as a hard carrier during the manufacturing process.
  • an auxiliary carrier for example in the form of a film, is applied to the common bond in such a way that the combined composite of the wafer composite and the
  • Carrier composite is arranged between the substrate and the auxiliary carrier. After the separation of the substrate from the composite, the separated components are in particular arranged on the auxiliary carrier and can be further processed in a simplified manner.
  • the auxiliary carrier is stretchable, in particular elastically stretchable. A lateral distance of the arranged on the auxiliary carrier isolated components can be adjusted accordingly due to the extensibility of the subcarrier, so that the
  • FIGS. 1A to 1H are schematic sectional views of different process stages of an exemplary embodiment for producing a plurality of components
  • Figures 2A to 3C are schematic sectional views of some
  • FIG. 1A shows a wafer composite 200.
  • Wafer composite 200 has a semiconductor body assembly 20 which is arranged on a substrate 9.
  • the substrate 9 is in particular a growth substrate, such as a sapphire substrate.
  • the semiconductor body composite 20 may be approximately by means of a
  • the semiconductor body assembly 20 has a first main surface 201 facing the substrate 9 and a second main surface 202 facing away from the substrate 9.
  • the first main area 201 is defined by a surface of a first semiconductor layer 21 of a first approximately n-type
  • Charge carrier type and the second main surface 202 formed by a surface of a second semiconductor layer 22 of a second approximately p-type charge carrier type are also considered.
  • Semiconductor body composite 20 has an active layer 23, which is arranged between the first semiconductor layer 21 and the second semiconductor layer 22.
  • the active layer is a p-n transition zone.
  • the active layer 23 is preferably for detection or emission of
  • the semiconductor body assembly 20 may consist of a III / V
  • a III / V compound semiconductor material has a third main group element such as B, Al, Ga, In, and a fifth main group element such as N, P, As.
  • Semiconductor material is the group of binary, ternary or quaternary compounds which comprises at least one element from the third main group and at least one element from the fifth main group, for example, nitride and phosphide compound semiconductors.
  • the group of binary, ternary or quaternary compounds which comprises at least one element from the third main group and at least one element from the fifth main group, for example, nitride and phosphide compound semiconductors.
  • Semiconductor material may also have one or more dopants and additional constituents. Also, the
  • Semiconductor body assembly 20 may be formed from a II / VI compound semiconductor material.
  • the contact structure 8 has an electrically conductive layer 80 and connection layers 81 and 82.
  • the electrically conductive layer 80 may be formed as a highly reflective mirror layer.
  • the electrically conductive layer 80 is part of a first connection layer 81.
  • the first connection layer 81 also has a via 811, which extends in the vertical direction approximately from the second main surface 202 of the semiconductor body assembly 20 through the second
  • Semiconductor layer 22 and the active layer 23 extends into the first semiconductor layer 21.
  • Isolation structure 812 is partially in
  • a second connection layer 82 is arranged in the vertical direction between the semiconductor body assembly 20 and the electrically conductive layer 80.
  • the second connection layer 82 has an opening through which the via 811 extends therethrough.
  • the electrically conductive layer 80 also has an opening through which the second connection layer 82
  • connection layers 81 and 82 are in particular different electrical
  • the first connection layer 81 is the
  • the terminal layers 81 and 82 are connected by a
  • Insulation layer 34 such as by a silicon oxide or a silicon nitride layer, electrically insulated from each other. In plan view, as shown in FIG. 1B, the insulating layer 34 completely covers the terminal layers 81 and 82.
  • the insulating layer 34 has an exposed
  • planar contact surface 31 is microscopically flat
  • the contact surface 31 may serve as an interface for a direct bonding of the wafer composite 200 approximately.
  • the planar contact surface 31 is formed exclusively by the surface of the insulating layer 34.
  • Insulating layer 34 is polished such that the resulting planar contact surface 31 in some areas
  • Contact structure 8 a vertical layer thickness D on.
  • the wafer composite 200 has a plurality of contact structures 8, each one of which
  • first connection layers 81 and the second connection layers 82 are spatially spaced from each other in the lateral direction. Deviating from this, it is also possible for the first connection layers 81 to be initially formed coherently in this process stage and to be separated from one another only in a subsequent method step, for example in the creation of isolation trenches. The same applies to the second connection layers 82.
  • a carrier composite 10 having a vertical layer thickness T is provided.
  • the carrier assembly 10 includes a base body 13 and has a connection surface 11.
  • the connection surface 11 is formed planar.
  • the connecting surface 11 is in particular by a
  • the base body 13 is formed. Also, it is possible that the exposed surface, such as an oxidized surface, the base body 13 is formed. Also, it is possible that the
  • Connecting surface 11 is formed by an exposed surface of a disposed on the base body 13 layer, for example, an electrically insulating oxide layer such as a SiO 2 layer. If the base body 13 is made of silicon, the connection surface 11 may be a surface of a SiO 2 layer, which may be produced by oxidation of the base body 13 or by an SiO 2 coating.
  • the wafer composite 200 is connected to the wafer composite 200
  • Carrier composite 10 mechanically bonded together to form a common composite.
  • the contact surface 31 and the connection surface 11 are brought together to form a common interface 1131.
  • the common interface 1131 is shown by a direct bond method.
  • the common interface 1131 is in particular by directly adjacent to each other
  • the common interface 1131 thus provides a physical contact zone between the
  • a defect surface may be present at the common interface 1131 (not shown here), the defect surface approximately on
  • the vertical thickness D of the wafer composite 200 and on the material properties of the carrier composite 10 and the wafer composite 200 depends.
  • the vertical layer thickness of the carrier composite 10 after bonding to the wafer carrier 200 is reduced, for example, according to FIG. It is preferred while the main body 13 to a target thickness in
  • the carrier composite 10 can be thinned such that the vertical layer thickness of the carrier composite 10 and / or the base body 13 is reduced by at least 50% of its original value.
  • the vertical layer thickness of the carrier composite 10 and / or of the base body 13 after reduction is between 50% and 5% inclusive, approximately between 50% and 10%, or between 50% and 30% inclusive of their original value.
  • the reduction of the vertical layer thickness T leads to the minimization of possible defect area, for example by local enlargement of the common interface 1131 and thus to improve the mechanical connection between the wafer composite 200 and the
  • separation trenches 60 are generated at least through the base body 13.
  • the semiconductor body assembly 20 may be exposed in the trenches 60 in places.
  • the separation trenches 60 can be produced by means of an etching process, preferably by means of a Bosch process, for example by means of reactive ion etching (DRIE).
  • DRIE reactive ion etching
  • a mask is formed on a surface of the carrier composite 10 facing away from the wafer composite 200, in particular by means of photo technology using photo-structurable material, the mask defining the positions of the separating trenches 60.
  • the mask can also be prepared prefabricated and applied to the carrier composite 10.
  • the separation trenches 60 are formed in a first method step such that at least the subregions generated by the main body 13 pass through
  • Separation trenches 60 form a grid structure 6.
  • Raster structure 6 extends along the vertical
  • the separation trenches 60 are produced through the semiconductor body assembly 20 (FIG. 1F).
  • Process step serve as an etching mask, wherein the
  • Semiconductor body composite 20 is etched through approximately by supplying an etchant in the grid structure 6.
  • the semiconductor body composite 20 is etched through by means of reactive ion etching (RIE) using, for example, chlorine as etchant, for example as far as the substrate 9.
  • RIE reactive ion etching
  • Method for separating the semiconductor body composite 20 are applied in a plurality of semiconductor bodies.
  • the semiconductor body assembly 20 is unstructured before the formation of the isolation trenches 60.
  • Semiconductor body assembly 20 is in particular formed in one piece.
  • the semiconductor body composite 20 is patterned into a plurality of semiconductor bodies 2 only after the generation of the isolation trenches 60 by the base body 13 (FIG. 1F).
  • the base body 13 and the generation of the separation trenches 60 through the semiconductor body assembly 20 thus occur at least partially by two mutually different ones
  • a passivation layer 61 is formed which completely covers the side surfaces of the separation trenches 60.
  • the passivation layer 61 covers a rear side of the wafer facing away from the wafer composite 200
  • Terminal layer 81 Terminal layer 81 and to the second
  • Terminal layer 82 extend. Through the vias 41 and 42, the components to be produced on the back, so over the back, electrically contacted externally.
  • Formation of the vias 41 and 42 are recesses approximately through the base 13 through the insulation layer 34 for partially exposing the first terminal layer 81 and / or the second terminal layer 82 generated.
  • Recesses can subsequently be connected to an electric
  • Connection layer electrically connected.
  • Passivation layer 61 is formed in particular after the generation of the isolation trenches 60 through the semiconductor body assembly 200 and / or after the formation of the vias 41 and 42.
  • an auxiliary carrier 90 in particular a stretchable design, for example in the form of a film, is applied to the composite such that the composite of the wafer composite 200 and the carrier composite 10 between the substrate 9 and the subcarrier 90 is arranged. The substrate 9 is then removed from the
  • Semiconductor bodies 2 removed, such as by means of a mechanical and / or chemical process and / or by means of a laser lift-off (laser lift-off).
  • the composite of the carrier composite 10 and the wafer composite 200 is thus singulated into a plurality of components 100 such that the components 100 each have a semiconductor body 2 as part of the semiconductor body composite 20 and a carrier 1 as part of the carrier composite 10.
  • the separated components 100 are in particular arranged on the auxiliary carrier 90 and can be further processed in a simplified manner.
  • each component 100 has a carrier 1 and a main body 210 arranged on the carrier 1.
  • the carrier 1 and the main body 210 has a common
  • the main body 210 includes a
  • the main body 210 further includes a contact structure 8 including a via 811, an isolation structure 812, a first connection layer 81, and a second
  • Terminal layer 82 has.
  • the individual components 100 each have one
  • Radiation passage surface 101 which is formed approximately through a first main surface 201 of the semiconductor body 2.
  • the radiation passage area 101 is shown flat. Notwithstanding Figure 1H, the
  • Radiation passage area 101 can be realized before, during or after the separation of the substrate 9 from the semiconductor body assembly 20.
  • the device 100 has one of
  • the rear side 102 of the component 100 is formed by a rear side 12 of the carrier 1.
  • the component 100 can be electrically contacted externally via the rear side 102 by means of the through contacts 41 and 42. The whole
  • Passivation layer 61 in particular completely covered. Except for the vias 41 and 42 covers the
  • Passivation layer 61 the back 102 of the device 100 in particular completely.
  • FIG. 2A for a method for producing a plurality of components essentially corresponds to the exemplary embodiment illustrated in FIG. 1D. In contrast to this is the
  • semiconductor body composite 20 has a plurality of openings 25, in particular at locations of the separation trenches 60 to be formed.
  • the semiconductor body assembly 20 is already partially structured in this sense before the formation of the separation trenches 60.
  • the openings 25 are filled with an electrically insulating material, in particular completely filled. For example, the
  • Insulation layer 34 the same material as the
  • the openings 25 extend approximately from the second main surface 202 of the semiconductor body assembly 20 through the second semiconductor layer 22 and the active layer 23
  • the openings 25 may extend to the substrate 9.
  • the openings 25 are formed integrally.
  • the openings 25 and the further openings provided approximately for the plated-through holes 811 may be formed in a same method step and may have the same vertical depth.
  • FIG. 2B for a method for producing a plurality of components essentially corresponds to the exemplary embodiment illustrated in FIG. In contrast to this, the
  • Raster structure 6 with the separation trenches 60 generated such that the separation trenches 60 extend into the semiconductor body composite 20 in.
  • the trenches 60 extend through the second semiconductor layer 22 and the active layer 23 into the first one, similar to the openings 25
  • Dividing trenches 60 extend to the substrate 9. In the region of the semiconductor body assembly 20, the separation trenches 60 are formed.
  • the side surfaces of the separating trenches 60 are therefore already covered by the remaining electrically insulating material in the region of the semiconductor body composite 20 when the separating trenches 60 are formed.
  • the remaining material can thus at least partially form the passivation layer 61.
  • the separation trenches 60 are passed through the semiconductor body assembly 20 in a further method step generated through.
  • the first semiconductor layer 21 is itself patterned into the raster structure 6, for example by means of an etching process.
  • Semiconductor body composite 20 is thereby divided into a plurality of individual semiconductor bodies 2.
  • individual semiconductor bodies 2 are arranged on the common substrate 9 and are in particular free of a common semiconductor layer. Further method steps, which are described in particular in FIGS. 1G and 1H, can also be used for that shown in FIG. 2C
  • Embodiment find application.
  • Passivation layer 61 the side surfaces of the separation trenches 60 and / or the side surfaces of the components 100 to be manufactured partially or completely covered. It is also possible for the rear sides of the individual components 100 to be completely covered by the passivation layer 61, except for the through-contacts 41 and 42.
  • FIG. 3A for a method for producing a plurality of components essentially corresponds to the exemplary embodiment illustrated in FIG. 2A.
  • the substrate 9 has a the
  • the substrate 9 shown in these figures may also have a structured surface.
  • Semiconductor body composite 20 is applied to the substrate 9 with the structured surface such that the Semiconductor body assembly 20 also has a substrate 9 facing major surface structured. Another difference is that the filled with the electrically insulating material openings 25 already before Waferbonden, that is before connecting the wafer composite 200 to the carrier assembly 10, through the
  • the layer thickness T of the carrier composite 10 is reduced analogously to FIGS. 1 and 2. Furthermore, the raster structure 6 is formed by forming a plurality of
  • Dividing trenches 60 produced by the base body 13 during a first process step In contrast to those shown approximately in Figures IE and 2B
  • the separation trenches 60 initially extend only from a rear side of the carrier composite 10 facing away from the wafer composite 200 up to the common one
  • first openings 51 and second openings 52 are also produced at least through the base body 13 for partially exposing the first connection layers 81 and the second connection layers 82, respectively.
  • the first openings 51 and the second openings 52 may be filled in a subsequent method step with an electrically conductive material for forming first vias 41 and second vias 42, respectively.
  • the openings 51 and 52 may be optional in the formation of the grid structure 6 with the trenches 60.
  • the passivation layer 61 may be partially formed so that the side surfaces of the hitherto
  • the passivation layer 61 thus has subregions in the area of the main body 13 which comprise the side surfaces of the parts of the separating trenches 60 located in the base body 13 and the rear side 12
  • the passivation layer 61 may cover the side surfaces of the first openings 51 and second openings 52, in particular completely cover.
  • Semiconductor body composite 20 can exclusively by

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Micromachines (AREA)

Abstract

Es wird ein Verfahren zur Herstellung einer Mehrzahl von Bauelementen (100) angegeben, bei dem ein Trägerverbund (10) mit einem zusammenhängenden Grundkörper (13) und ein Waferverbund (200) mit einem zusammenhängenden Halbleiterkörperverbund (20) undeinem Substrat (9) bereitgestellt werden. Der Waferverbund wird mit dem Trägerverbund zur Bildung eines gemeinsamen Verbunds verbunden. In einem nachfolgenden Verfahrensschritt wird eine Mehrzahl von Trenngräben (60) zumindest durch den Grundkörper (13) hindurch zur Bildung einer Rasterstruktur (6) erzeugt, welche die Dimensionen der herzustellenden Bauelemente (100) festlegt. Eine Passivierungsschicht (61) wird derart geformt, dass sie Seitenflächen der Trenngräben (60) bedeckt. Abschließend wird der gemeinsame Verbund vereinzelt, wobei das Substrat (9) von dem Halbleiterkörperverbund (20) abgelöst wird und der gemeinsame Verbund entlang der Trenngräben (60) zu einer Mehrzahl von Bauelementen (100) vereinzelt wird.

Description

Beschreibung
Verfahren zur Herstellung einer Mehrzahl von Bauelementen Es wird ein Verfahren zur Herstellung einer Mehrzahl von Bauelementen angegeben.
Bei der Herstellung einer Mehrzahl von Bauelementen wird ein Halbleiterkörperverbund in der Regel zunächst auf einem
Aufwachssubstrat epitaktisch aufgewachsen, wobei der
Halbleiterkörperverbund in einem nachfolgenden
Verfahrensschritt in eine Mehrzahl von Halbleiterkörpern zertrennt wird. Dabei werden Gräben zwischen den
Halbleiterkörpern üblicherweise mittels eines
Fotolithographieschritts definiert, wobei zu jedem Graben ein Justagetoleranzabstand zu einem zugehörigen späteren
Trenngraben eingehalten werden muss, sodass die Gräben zwischen den Halbleiterkörpern ausreichend breit ausgestaltet werden müssen, wodurch ein beachtlicher Anteil des
Halbleiterkörperverbunds verloren geht.
Eine Aufgabe ist es, ein zuverlässiges und effizientes
Verfahren zur Herstellung einer Mehrzahl von Bauelementen anzugeben .
Diese Aufgabe wird unter anderem durch ein Verfahren zur Herstellung einer Mehrzahl von Bauelementen gemäß dem
unabhängigen Anspruch gelöst. Weitere Ausgestaltungen und Weiterbildungen des Verfahrens sind Gegenstand der abhängigen Ansprüche.
In mindestens einer Ausführungsform eines Verfahrens zur Herstellung einer Mehrzahl von Bauelementen werden ein Trägerverbund mit einem zusammenhängenden Grundkörper und ein Waferverbund mit einem zusammenhängenden
Halbleiterkörperverbund und einem Substrat bereitgestellt. Zur Bildung eines gemeinsamen Verbunds werden der
Waferverbund und der Trägerverbund miteinander verbunden. In einem nächsten Schritt wird eine Mehrzahl von Trenngräben zumindest durch den Grundkörper hindurch zur Bildung einer Rasterstruktur ausgebildet. Die Rasterstruktur legt
insbesondere die Dimensionen der herzustellenden Bauelemente fest. Es wird eine Passivierungsschicht gebildet, die etwa Seitenflächen der Trenngräben bedeckt. Die
Passivierungsschicht kann teilweise oder vollständig vor oder nach dem Ausbilden oder zumindest teilweise während des Ausbildens der Trenngräben geformt sein. Nachfolgend wird der gemeinsame Verbund vereinzelt, wobei das Substrat von dem Halbleiterkörperverbund abgelöst wird. Insbesondere wird der gemeinsame Verbund mit dem Ablösen des Substrats entlang der Trenngräben zu einer Mehrzahl von Bauelementen vereinzelt.
Gemäß zumindest einer Ausführungsform des Verfahrens ist der zusammenhängende Grundkörper aus einem elektrisch
isolierenden oder aus einem halbleitenden Material gebildet. Dabei können mindestens 80 %, etwa mindestens 90 % oder mindestens 95 % des Volumens und/oder des Gewichts des
Trägerverbunds auf den Grundkörper entfallen. Der Grundkörper weist bevorzugt ein Halbleitermaterial wie etwa Silizium auf oder besteht aus einem Halbleitermaterial wie Silizium.
Gemäß zumindest einer Ausführungsform des Verfahrens weist der Trägerverbund eine freiliegende, bevorzugt planare
Verbindungsfläche auf. Insbesondere begrenzt die
Verbindungsfläche den Trägerverbund in einer vertikalen
Richtung. Die Verbindungsfläche ist insbesondere durch eine zusammenhängende Oberfläche des Trägerverbunds gebildet, die sich etwa in lateralen Richtungen über die gesamte
Haupterstreckungsebene des Trägerverbunds erstreckt. Die freiliegende Verbindungsfläche kann eine Oberfläche des
Grundkörpers oder einer auf dem Grundkörper angeordneten insbesondere elektrisch isolierenden Schicht sein.
Unter einer planaren Fläche wird eine Fläche verstanden, die insbesondere mikroskopisch flach ausgebildet ist. Bevorzugt weist eine solche planare Fläche lokale vertikale Rauigkeit auf, die insbesondere kleiner als 5 nm, kleiner als 3 nm, bevorzugt kleiner als 1 nm oder kleiner als 0,5 nm ist. Unter einer vertikalen Richtung wird eine Richtung verstanden, die insbesondere senkrecht zu einer Haupterstreckungsfläche des Trägerverbunds gerichtet ist. Unter einer lateralen Richtung wird eine Richtung verstanden, die etwa parallel zu der
Haupterstreckungsfläche des Trägerverbunds verläuft.
Insbesondere sind die vertikale Richtung und die laterale Richtung quer, etwa senkrecht zueinander gerichtet.
Gemäß zumindest einer Ausführungsform des Verfahrens weist der zusammenhängende Halbleiterkörperverbund eine Mehrzahl von aufeinander angeordneten Halbleiterschichten auf. Das Substrat ist insbesondere ein Aufwachssubstrat , auf dem der Halbleiterkörperverbund angeordnet ist. Insbesondere ist der Halbleiterkörperverbund schichtenweise auf das
Aufwachssubstrat aufgebracht, etwa epitaktisch abgeschieden. Der Waferverbund kann eine zur elektrischen Kontaktierung des Halbleiterkörperverbunds eingerichtete Kontaktstruktur aufweisen. Zum Beispiel ist der Halbleiterkörperverbund in der vertikalen Richtung zwischen der Kontaktstruktur und dem Substrat angeordnet. Gemäß zumindest einer Ausführungsform des Verfahrens weist der Waferverbund eine freiliegende, bevorzugt planare
Kontaktfläche auf. Insbesondere ist die Kontaktfläche eine dem Substrat abgewandte freiliegende Oberfläche des
Waferverbunds . Dabei kann der Waferverbund eine
Isolierungsschicht aufweisen, die eine freiliegende
Oberfläche als Kontaktfläche des Waferverbunds aufweist. Die Isolierungsschicht kann eine elektrisch isolierende
Oxidschicht sein. Insbesondere ist die Isolierungsschicht Teil der Kontaktstruktur.
Gemäß zumindest einer Ausführungsform des Verfahrens wird der gemeinsame Verbund aus dem Trägerverbund und dem Waferverbund mittels eines Direktbond-Verfahrens gebildet, bei dem die insbesondere planar ausgebildete Kontaktfläche und die insbesondere planar ausgebildete Verbindungsfläche zur
Bildung einer gemeinsamen Grenzfläche zusammengeführt werden. Die gemeinsame Grenzfläche kann eine bei der Zusammenführung entstehende Überlappungsfläche zwischen der Verbindungsfläche und der Kontaktfläche sein und grenzt somit den Waferverbund von dem Trägerverbund ab und umgekehrt. Bei einem Direktbond- Verfahren ist die gemeinsame Grenzfläche insbesondere frei von einem Verbindungsmittel, etwa von einem Haftvermittler. Abgesehen davon ist es auch möglich, dass der Trägerverbund und der Waferverbund mittels eines alternativen Verfahrens, etwa mit einer Verbindungsschicht, miteinander mechanisch verbunden werden.
Bei einem Direktbond-Verfahren werden etwa hydrophile und hydrophobe Oberflächen in physischen Kontakt gebracht. Die Grundlage der mechanischen Verbindung stellen vorwiegend oder ausschließlich Wasserstoffbrücken und/oder Van-der-Waals- Wechselwirkungen in unmittelbarer Umgebung der gemeinsamen Grenzfläche dar. Die planare Verbindungsfläche und die planare Kontaktfläche können bei einem Direktbond-Verfahren zur Bildung des gemeinsamen Verbunds derart zusammengeführt werden, dass die gemeinsame Grenzfläche durch unmittelbar aneinander angrenzende Regionen der Verbindungsfläche und der Kontaktfläche gebildet wird und dabei frei von einem
Verbindungsmaterial bleibt.
Gemäß zumindest einer Ausführungsform des Verfahrens werden innere mechanische Spannungen, etwa Schubspannungen, in dem Verbund aus dem Trägerverbund und dem Waferverbund reduziert. Dadurch kann eine mögliche Defektfläche an der gemeinsamen Grenzfläche verkleinert werden. Die inneren mechanischen Spannungen im Verbund können reduziert werden, indem Material des Verbunds etwa stellenweise abgetragen wird. Zum Beispiel kann der Trägerverbund nach dem Verbinden mit dem
Waferverbund gedünnt, etwa dünn geschliffen werden. Dabei kann das Material des Trägerverbunds, insbesondere des
Grundkörpers stellenweise derart abgetragen werden, dass der Trägerverbund, insbesondere der Grundkörper eine verringerte vertikale Schichtdicke aufweist. Die Gesamtdicke des
Trägerverbunds kann somit durch gezieltes Abtragen vom
Material reduziert werden. Alternativ oder zusätzlich ist es zur Reduzierung von inneren Verspannungen möglich,
Ausnehmungen im Verbund, etwa in dem Trägerverbund und/oder in dem Waferverbund, auszubilden.
Insbesondere bei einem Direktbond-Verfahren können selbst kleine Defekte auf der Verbindungsfläche beziehungsweise auf der Kontaktfläche zur Bildung von großflächigen Defektfläche und somit zu großflächigen Ausfällen von
Halbleiterbauelementen führen. Ein Radius solcher
Defektfläche hängt unter anderem von den Schichtdicken des Waferverbunds und des Trägerverbunds ab. Eine Reduzierung der Schichtdicke des Trägerverbunds kann zur Verkleinerung der Defektfläche führen. Auch das Abtragen vom Material, etwa durch Ausbildung von Ausnehmungen in dem Verbund, führt zur räumlichen Separation des Defektes und somit ebenfalls zur Verkleinerung der Defektfläche.
Gemäß zumindest einer Ausgestaltungsvariante wird die
Reduzierung von mechanischen Verspannungen im Verbund
schrittweise durchgeführt. Dadurch können Verluste an
Bauelementen minimiert werden, da etwa nur direkt von
Fremdpartikeln betroffene Bauelemente nicht gebondet werden können. Durch die Reduzierung der Schichtdicke erst nach dem Verbinden des Trägerverbunds mit dem Waferverbund kann der Trägerverbund etwa beim Aufbringen auf den Waferverbund besonders mechanisch stabil ausgestaltet sein, wobei durch diese Ausgestaltungsvariante Bauelemente mit besonders geringen Bauhöhen aufgrund der nachträglichen Reduzierung der Gesamtschichtdicke des Verbunds erzielt werden können.
Gemäß zumindest einer Ausführungsvariante des Verfahrens erfolgt eine thermische Behandlung des Verbunds nach dem Reduzieren der inneren Spannungen. Eine solche thermische Behandlung kann zur Erzeugung kovalenter Bindungen zwischen Atomen oder Molekülen auf der im physischen Kontakt stehenden Verbindungs- und Kontaktfläche und somit zu einer erhöhten Bondfestigkeit zwischen dem Waferverbund und dem
Trägerverbund führen. Wird die thermische Behandlung nach der stellenweisen Materialabtragung durchgeführt, kann mögliche Defektfläche minimiert werden, bevor die mechanische
Verbindung zwischen dem Waferverbund und dem Trägerverbund durch die thermische Behandlung zusätzlich verstärkt wird. Die thermische Behandlung kann jedoch optional sein. Gemäß zumindest einer Ausführungsform des Verfahrens ist die Verbindungsfläche des Trägerverbunds stellenweise oder ausschließlich durch die Oberfläche einer Oxidschicht, etwa einer Siliziumoxidschicht, insbesondere einer Si02-Schicht gebildet. Bevorzugt ist der Grundkörper aus Silizium oder besteht aus Silizium. Eine Siliziumoxidschicht lässt sich besonders einfach auf einem Grundkörper aus Silizium bilden, etwa durch Abscheidung von Siliziumoxid wie Si02 auf den Grundkörper oder durch Oxidation des Grundkörpers. Die
Kontaktfläche des Waferverbunds kann stellenweise oder ausschließlich durch eine Oberfläche einer Oxidschicht, etwa einer Siliziumoxidschicht, insbesondere einer Si02-Schicht gebildet sein. Ein Bauelement mit einem als Träger
ausgebildeten Siliziumkörper weist etwa zum Vergleich mit einem Moldkörper einen besonders geringen thermischen
Widerstand und eine höhere mechanische Bruchfestigkeit auf.
Gemäß zumindest einer Ausführungsform des Verfahrens erfolgen der Schritt zur Erzeugung der Trenngräben durch den
Grundkörper hindurch und der Schritt zur Erzeugung der
Trenngräben durch den Halbleiterkörperverbund hindurch zumindest teilweise durch zwei voneinander verschiedene
Verfahrensschritte. Das bedeutet insbesondere, dass die
Trenngräben nicht in einem einzigen Verfahrensschritt sowohl durch den Grundkörper hindurch als auch durch den
Halbleiterkörperverbund hindurch erzeugt werden.
Insbesondere werden die Trenngräben in einem ersten
Verfahrensschritt derart ausgebildet, dass die Trenngräben durch den Grundkörper hindurch erzeugt werden, wobei sich die Trenngräben nach dem ersten Verfahrensschritt nicht oder höchstens nur teilweise in den Halbleiterkörperverbund hinein erstrecken. Letzteres bedeutet, dass die Trenngräben während des ersten Verfahrensschritts etwa durch den Trägerverbund und/oder durch die Kontaktstruktur des Waferverbunds hindurch in den Halbleiterkörperverbund erzeugt werden, wobei sich die Trenngräben nach dem ersten Verfahrensschritt nicht durch den Halbleiterkörperverbund hindurch erstrecken. In einem von dem ersten Verfahrensschritt verschiedenen zweiten
Verfahrensschritt werden die Trenngräben durch den
Halbleiterkörperverbund hindurch etwa bis zum Substrat erzeugt, sodass der Halbleiterkörperverbund in eine Mehrzahl von einzelnen nebeneinander angeordneten Halbleiterkörpern zertrennt wird. Die Halbleiterkörper sind in diesem Fall auf dem gemeinsamen Substrat angeordnet und sind in lateralen Richtungen etwa durch die Trenngräben voneinander räumlich beabstandet. Das Substrat kann dabei in den Bereichen der Trenngräben teilweise freigelegt sein.
Gemäß zumindest einer Ausführungsform des Verfahrens wird die Rasterstruktur von den sich durch den Grundkörper hindurch erstreckenden Trenngräben gebildet, wobei die Rasterstruktur beim zweiten Verfahrensschritt als Ätzmaske dient und der
Halbleiterkörperverbund durch Zufuhr eines Ätzmittels in die Rasterstruktur durchgeätzt wird.
Gemäß zumindest einer Ausführungsvariante des Verfahrens liegt der Halbleiterkörperverbund vor dem Ausbilden der
Trenngräben unstrukturiert vor. Die Trenngräben oder die für die Ausbildung der Trenngräben vorgesehenen Stellen im
Bereich des Halbleiterkörperverbunds werden somit vor oder beim Waferbonden, das heißt vor oder beim Verbinden des Waferverbunds mit dem Trägerverbund, noch nicht festgelegt, etwa nicht lithographisch definiert. Die Festlegung der Größen der herzustellenden Bauelemente erfolgt insbesondere erst bei der Erzeugung der Rasterstruktur mit den sich durch den Grundkörper beziehungsweise durch den Trägerverbund hindurch erstreckenden Trenngräben. Beim Waferbonden ist der Halbleiterkörperverbund somit insbesondere einstückig
ausgebildet und ist etwa frei von Mesagräben, welche die Dimensionen der auszubildenden Halbleiterkörper und somit der herstellenden Bauelemente festlegen.
Insbesondere wird der Halbleiterkörperverbund erst nach der Erzeugung der Trenngräben durch den Grundkörper hindurch in eine Mehrzahl von Halbleiterkörpern strukturiert. Der
Waferverbund oder der Halbleiterkörperverbund kann somit selbstj ustiert zur Rasterstruktur im Anschluss an die
Strukturierung des Trägerverbunds beziehungsweise des
Grundkörpers insbesondere ohne einen separaten
Lithographieschritt zertrennt werden. Dabei kann ein
Ätzverfahren, etwa Plasmaätzen oder ein reaktives
Ionentiefenätzverfahren (DRIE) oder ein reaktives
Ionenätzverfahren (Cl-RIE) mit Chlor als Ätzmittel, angewandt werden. Auf die Bildung einer Maske etwa mittels Fototechnik unter Verwendung eines fotostrukturierbaren Materials auf dem Waferverbund etwa vor dem Waferbonden kann verzichtet werden. Da der Halbleiterkörperverbund beim Waferbonden
unstrukturiert vorliegt und die Trenngräben im Bereich des Halbleiterkörperverbunds vollständig selbstj ustiert im
Anschluss an die Ausbildung der Trenngräben im Bereich des Grundkörpers, das heißt insbesondere im Anschluss an die Ausbildung der Rasterstruktur, erzeugt werden, kann eine größtmögliche Flächenausnutzung des Halbleiterkörperverbunds erzielt werden, da die mögliche Einhaltung eines
Justagetoleranzabstands der im Bereich des
Halbleiterkörperverbunds befindlichen Trenngräben zu den im Trägerverbund befindlichen Trenngräben entfällt. Insgesamt wird somit die Effizienz des Verfahrens erhöht. Im Vergleich zu herkömmlichen Verfahren wird außerdem mindestens ein
Lithographieschritt eingespart. Durch ein Ätzverfahren zum Trennen der Bauelemente kann außerdem das Risiko bezüglich Delamination deutlich reduziert werden.
Gemäß zumindest einer Ausführungsvariante des Verfahrens liegt der Halbleiterkörperverbund etwa komplett oder
teilweise vor dem Waferbonden, etwa vor dem Ausbilden der Trenngräben durch den Grundkörper hindurch strukturiert vor. Das bedeutet, dass der Halbleiterkörperverbund insbesondere bereits beim Waferbonden eine Mehrzahl von Öffnungen an
Stellen der auszubildenden Trenngräben aufweist. Diese
Öffnungen des Halbleiterkörperverbunds legen somit die
Dimensionen der auszubildenden Halbleiterkörper und somit der herzustellenden Bauelemente im Wesentlichen bereits vor dem Waferbonden fest. Die Öffnungen können mit einem elektrisch isolierenden Material gefüllt, insbesondere vollständig aufgefüllt sein. Nach dem Waferbonden sind die Öffnungen in Draufsicht von dem Trägerverbund, insbesondere von dem
Grundkörper, vollständig bedeckt. In einem nachfolgenden
Verfahrensschritt werden die Trenngräben etwa direkt über den darunter befindlichen Öffnungen durch den Grundkörper
hindurch erzeugt. Gemäß zumindest einer Ausführungsform des Verfahrens weist der Halbleiterkörperverbund eine dem Substrat zugewandte erste Halbleiterschicht, eine dem Substrat abgewandte zweite Halbleiterschicht und eine zwischen der ersten und der zweiten Halbleiterschicht angeordnete aktive Schicht auf. Die Öffnungen im Halbleiterkörper können derart ausgebildet sein, dass sich diese durch die zweite Halbleiterschicht und die aktive Schicht hindurch erstrecken. Dabei können die
Öffnungen jeweils ein Sackloch in dem Halbleiterkörperverbund bilden. Das heißt, dass sich die Öffnungen insbesondere lediglich in die erste Halbleiterschicht hinein erstrecken. Alternativ ist es möglich, dass die Öffnungen vor dem
Waferbonden etwa von einer dem Substrat abgewandten
Hauptfläche des Halbleiterkörperverbunds durch den
Halbleiterkörperverbund hindurch insbesondere bis zum
Substrat erzeugt und in einem weiteren Verfahrensschritt mit einem elektrisch isolierenden Material aufgefüllt werden. Gemäß zumindest einer Ausführungsvariante des Verfahrens werden die im Bereich des Halbleiterkörperverbunds
befindlichen Teile der Trenngräben zumindest bereichsweise durch teilweises Entfernen des in den Öffnungen befindlichen elektrisch isolierenden Materials erzeugt. Die dabei
entstehenden Seitenflächen der Trenngräben sind insbesondere von dem verbleibenden elektrisch isolierenden Material bedeckt. Das verbleibende elektrisch isolierende Material bildet die Passivierungsschicht somit zumindest
bereichsweise, wobei die Passivierungsschicht die
Seitenflächen der Trenngräben teilweise oder vollständig bedecken kann. Zum Beispiel ist es möglich, dass die
Trenngräben etwa im Bereich des Grundkörpers nicht von der Passivierungssschicht bedeckt sind, das heißt im Bereich des Grundkörpers frei von der Passivierungsschicht sind.
Insbesondere sind die Seitenflächen der Trenngräben
Seitenflächen der herzustellenden Bauelemente.
Gemäß zumindest einer Ausführungsvariante des Verfahrens erfolgt das Ausbilden der Trenngräben im Bereich des
Halbleiterkörperverbunds ausschließlich durch teilweises Entfernen des in den Öffnungen befindlichen elektrisch isolierenden Materials. Die Seitenflächen der Trenngräben im Bereich des Halbleiterkörperverbunds sind insbesondere mit dem verbleibenden elektrisch isolierenden Material vollständig bedeckt. Das verbleibende elektrisch isolierende Material bildet somit die Passivierungsschicht
beziehungsweise einen Teilbereich der Passivierungsschicht, der die im Bereich des Halbleiterkörperverbunds und/oder im Bereich der Kontaktstruktur befindlichen Teilregionen der Seitenflächen der Trenngräben etwa vollständig bedeckt. Die im Trägerverbund oder im Grundkörper befindlichen
Teilregionen der Seitenflächen der Trenngräben können von einem weiteren Teilbereich der Passivierungsschicht gebildet sein. Der weitere Teilbereich der Passivierungsschicht wird insbesondere erst nach dem Ausbilden der Rasterstruktur beziehungsweise nach dem Ausbilden der Trenngräben durch den Grundkörper hindurch auf die Seitenflächen der Trenngräben aufgebracht. Der Teilbereich und der weitere Teilbereich der Passivierungsschicht können das gleiche elektrisch
isolierende Material oder unterschiedliche isolierende
Materialien aufweisen. Gemäß zumindest einer Ausführungsform des Verfahrens wird die Passivierungsschicht erst nach der Erzeugung der Trenngräben durch den Grundkörper hindurch und/oder nach der Erzeugung der Trenngräben durch den Halbleiterkörper hindurch teilweise oder vollständig ausgebildet. Die Passivierungsschicht kann derart ausgebildet sein, dass diese eine dem Waferverbund abgewandte Rückseite des Trägerverbunds bedeckt, insbesondere vollständig bedeckt.
Gemäß zumindest einer Ausführungsform des Verfahrens ist das Substrat ein Aufwachssubstrat , etwa ein Saphirsubstrat. Das Substrat kann eine strukturierte Oberfläche aufweisen, auf der der Halbleiterkörperverbund epitaktisch derart
aufgewachsen werden kann, dass der Halbleiterkörperverbund eine dem Aufwachssubstrat zugewandte Hauptfläche aufweist, welche die strukturierte Oberfläche des Aufwachssubstrats nachbildet. Das Substrat kann von dem Halbleiterkörperverbund derart abgelöst werden, dass die vereinzelten Bauelemente unmittelbar beim Ablösen des Aufwachssubstrats jeweils eine strukturierte Hauptfläche aufweisen. Alternativ ist es auch möglich, dass das Aufwachssubstrat frei von einer
strukturierten Oberfläche ist. Nach dem Ablösen des
Aufwachssubstrats können die vereinzelten Bauelemente
nachträglich derart strukturiert werden, dass diese jeweils eine strukturierte Hauptfläche aufweisen. Die strukturierte Hauptfläche des jeweiligen Bauelements ist insbesondere als Strahlungsdurchtritts- und/oder als Strahlungsaustrittsfläche gebildet. Durch die Verwendung eines strukturierten
Aufwachssubstrats kann die Ausbildung etwa von
Auskoppelstrukturen auf einer Strahlungsdurchtritts- beziehungsweise Strahlungsaustrittsfläche eines Bauelements vereinfacht realisiert werden. Auf einen Aufrauprozess kann nämlich verzichtet werden. Zudem kann das Ablösen des
Substrats, etwa durch ein Laserabhebeverfahren, insbesondere an Ende des Herstellungsprozesses gestellt werden, sodass das besonders mechanisch stabile Substrat als harter Träger während des Herstellungsverfahrens verwendet werden kann. Gemäß zumindest einer Ausführungsform des Verfahrens wird vor dem Ablösen des Substrats ein Hilfsträger, etwa in Form einer Folie, auf den gemeinsamen Verbund derart aufgebracht, dass der gemeinsame Verbund aus dem Waferverbund und dem
Trägerverbund zwischen dem Substrat und dem Hilfsträger angeordnet ist. Nach der Trennung des Substrats vom Verbund liegen die vereinzelten Bauelemente insbesondere geordnet auf dem Hilfsträger und können vereinfacht weiterverarbeitet werden. Insbesondere ist der Hilfsträger dehnbar, insbesondere elastisch dehnbar ausgebildet. Ein lateraler Abstand der auf dem Hilfsträger angeordneten vereinzelten Bauelemente kann aufgrund der Dehnbarkeit des Hilfsträgers entsprechend eingestellt werden, sodass die
Weiterverarbeitung der vereinzelten Bauelemente
beispielsweise mittels einer Pick-and-Place-Maschine
vereinfacht wird.
Weitere Vorteile, bevorzugte Ausführungsformen und
Weiterbildungen des Verfahrens ergeben sich aus den im
Folgenden in Verbindung mit den Figuren 1A bis 3C erläuterten Ausführungsbeispielen. Es zeigen:
Figuren 1A bis 1H schematische Schnittansichten verschiedener Verfahrensstadien eines Ausführungsbeispiels zur Herstellung einer Mehrzahl von Bauelementen, und
Figuren 2A bis 3C schematische Schnittansichten einiger
Verfahrensstadien weiterer Ausführungsbeispiele zur
Herstellung einer Mehrzahl von Bauelementen.
Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit gleichen Bezugszeichen versehen. Die Figuren sind jeweils schematische Darstellungen und daher nicht unbedingt maßstabsgetreu. Vielmehr können vergleichsweise kleine Elemente und insbesondere Schichtdicken beispielsweise an Stufenübergängen der Schichten zur Verdeutlichung
übertrieben groß dargestellt sein. In Figur 1A ist ein Waferverbund 200 dargestellt. Der
Waferverbund 200 weist einen Halbleiterkörperverbund 20 auf, der auf einem Substrat 9 angeordnet ist. Das Substrat 9 ist insbesondere ein Aufwachssubstrat , etwa ein Saphirsubstrat. Der Halbleiterkörperverbund 20 kann etwa mittels eines
Epitaxie-Verfahrens schichtenweise auf das Substrat 9 abgeschieden sein. Der Halbleiterkörperverbund 20 weist eine dem Substrat 9 zugewandte erste Hauptfläche 201 und eine dem Substrat 9 abgewandte zweite Hauptfläche 202 auf. Insbesondere ist die erste Hauptfläche 201 durch eine Oberfläche einer ersten Halbleiterschicht 21 eines ersten etwa n-leitenden
Ladungsträgertyps und die zweite Hauptfläche 202 durch eine Oberfläche einer zweiten Halbleiterschicht 22 eines zweiten etwa p-leitenden Ladungsträgertyps gebildet. Der
Halbleiterkörperverbund 20 weist eine aktive Schicht 23 auf, die zwischen der ersten Halbleiterschicht 21 und der zweiten Halbleiterschicht 22 angeordnet ist. Insbesondere ist die aktive Schicht eine p-n-Übergangszone . Im Betrieb des herzustellenden Bauelements ist die aktive Schicht 23 bevorzugt zur Detektion oder zur Emission von
elektromagnetischen Strahlungen etwa im sichtbaren,
ultravioletten oder im infraroten Spektralbereich
eingerichtet. Insbesondere sind die herzustellenden
Bauelemente optoelektronische Bauelemente, insbesondere Licht emittierende Dioden. Der Halbleiterkörperverbund 20 kann aus einem III/V-
Verbindungs-Halbleitermaterial gebildet sein. Ein III/V- Verbindungs-Halbleitermaterial weist ein Element aus der dritten Hauptgruppe, wie etwa B, AI, Ga, In, und ein Element aus der fünften Hauptgruppe, wie etwa N, P, As, auf.
Insbesondere umfasst der Begriff " I I I /V-Verbindungs-
Halbleitermaterial " die Gruppe der binären, ternären oder quaternären Verbindungen, die wenigstens ein Element aus der dritten Hauptgruppe und wenigstens ein Element aus der fünften Hauptgruppe enthalten, beispielsweise Nitrid- und Phosphid-Verbindungshalbleiter . Zum Beispiel sind die
Halbleiterschichten 21 und 22 auf GaN basiert. Das
Halbleitermaterial kann zudem ein oder mehrere Dotierstoffe sowie zusätzliche Bestandteile aufweisen. Auch kann der
Halbleiterkörperverbund 20 aus einem II/VI-Verbindungs- Halbleitermaterial gebildet sein.
Es wird gemäß der Figur 1B eine zur elektrischen
Kontaktierung des Halbleiterkörperverbunds 20 eingerichtete Kontaktstruktur 8 des Waferverbunds 200 gebildet. Der
Halbleiterkörperverbund 20 ist zwischen dem Substrat 9 und der Kontaktstruktur 8 angeordnet. Die Kontaktstruktur 8 weist eine elektrisch leitfähige Schicht 80 und Anschlussschichten 81 und 82 auf. Die elektrisch leitfähige Schicht 80 kann als hochreflektierende Spiegelschicht gebildet sein. Insbesondere ist die elektrisch leitfähige Schicht 80 Teil einer ersten Anschlussschicht 81. Die erste Anschlussschicht 81 weist außerdem eine Durchkontaktierung 811 auf, die sich in der vertikalen Richtung etwa von der zweiten Hauptfläche 202 des Halbleiterkörperverbunds 20 durch die zweite
Halbleiterschicht 22 und die aktive Schicht 23 hindurch in die erste Halbleiterschicht 21 erstreckt. Eine
Isolierungsstruktur 812 ist bereichsweise im
Halbleiterkörperverbund 20 angeordnet, die die
Durchkontaktierung 811 vollumfänglich umgibt und die
Durchkontaktierung von der zweiten Halbleiterschicht 22 und von der aktiven Schicht 23 elektrisch isoliert. Gemäß Figur 1B ist eine zweite Anschlussschicht 82 in der vertikalen Richtung zwischen dem Halbleiterkörperverbund 20 und der elektrisch leitfähigen Schicht 80 angeordnet. Die zweite Anschlussschicht 82 weist eine Öffnung auf, durch die sich die Durchkontaktierung 811 hindurch erstreckt. Die elektrisch leitfähige Schicht 80 weist ebenfalls eine Öffnung auf, durch die sich die zweite Anschlussschicht 82
bereichsweise hindurch erstreckt. Die Anschlussschichten 81 und 82 sind insbesondere verschiedenen elektrischen
Polaritäten eines herzustellenden Bauelements zugeordnet. Insbesondere ist die erste Anschlussschicht 81 zur
elektrischen Kontaktierung der ersten Halbleiterschicht 21 und die zweite Anschlussschicht 82 zur elektrischen
Kontaktierung der zweiten Halbleiterschicht 22 vorgesehen. Die Anschlussschichten 81 und 82 sind durch eine
Isolierungsschicht 34, etwa durch eine Siliziumoxid- oder eine Siliziumnitridschicht, voneinander elektrisch isoliert. In Draufsicht bedeckt die Isolierungsschicht 34 - wie in der Figur 1B dargestellt - die Anschlussschichten 81 und 82 vollständig .
Die Isolierungsschicht 34 weist eine freiliegende,
insbesondere planare Kontaktfläche 31 auf. Bevorzugt ist die planare Kontaktfläche 31 derart mikroskopisch flach
ausgebildet, dass die Kontaktfläche 31 etwa als Grenzfläche für ein Direktbonden des Waferverbunds 200 dienen kann. Gemäß Figur 1B ist die planare Kontaktfläche 31 ausschließlich durch Oberfläche der Isolierungsschicht 34 gebildet.
Abweichend davon ist es auch möglich, dass die
Isolierungsschicht 34 derart poliert wird, dass die daraus entstehende planare Kontaktfläche 31 bereichsweise aus
Oberflächen der Isolierungsschicht 34 und bereichsweise aus Oberflächen der Anschlussschichten 81 und/oder 82 gebildet ist. Gemäß Figur 1B weist der Waferverbund 200 mit dem
Substrat 9, dem Halbleiterkörperverbund 20 und der
Kontaktstruktur 8 eine vertikale Schichtdicke D auf. In der Figur 1B weist der Waferverbund 200 eine Mehrzahl von Kontaktstrukturen 8 auf, die jeweils einem der
herzustellenden Bauelemente zugeordnet sind, wobei die ersten Anschlussschichten 81 und die zweiten Anschlussschichten 82 jeweils in der lateralen Richtung voneinander räumlich beabstandet sind. Abweichend davon ist es auch möglich, dass die ersten Anschlussschichten 81 in diesem Verfahrensstadium zunächst zusammenhängend ausgebildet sind und erst bei einem nachfolgenden Verfahrensschritt, etwa bei der Erzeugung von Trenngräben, voneinander getrennt werden. Analog gilt es für die zweiten Anschlussschichten 82.
Gemäß Figur IC wird ein Trägerverbund 10 mit einer vertikalen Schichtdicke T bereitgestellt. Der Trägerverbund 10 enthält einen Grundkörper 13 und weist eine Verbindungsfläche 11 auf. Bevorzugt ist die Verbindungsfläche 11 planar ausgebildet. Die Verbindungsfläche 11 ist insbesondre durch eine
freiliegende Oberfläche, etwa eine oxidierte Oberfläche, des Grundkörpers 13 gebildet. Auch ist es möglich, dass die
Verbindungsfläche 11 durch eine freiliegende Oberfläche einer auf dem Grundkörper 13 angeordneten Schicht, zum Beispiel einer elektrisch isolierenden Oxidschicht wie etwa eine Si02- Schicht, gebildet ist. Ist der Grundkörper 13 aus Silizium, kann die Verbindungsfläche 11 eine Oberfläche einer Si02- Schicht sein, welche durch Oxidation des Grundkörpers 13 oder durch eine Si02-Beschichtung erzeugt werden kann.
Gemäß Figur 1D wird der Waferverbund 200 mit dem
Trägerverbund 10 zur Bildung eines gemeinsamen Verbunds miteinander mechanisch verbunden. Die Kontaktfläche 31 und die Verbindungsfläche 11 werden dabei zur Bildung einer gemeinsamen Grenzfläche 1131 zusammengeführt. Aufgrund der planaren Flächen mit besonders geringer Rauigkeit können der Waferverbund 200 und der Trägerverbund 10 ohne Verwendung eines Verbindungsmaterials wie etwa eines Haftvermittlers und ausschließlich aufgrund von Van-der-Waals Wechselwirkungen und/oder Wasserstoffbrückenverbindungen zwischen den Atomen auf den planaren Oberflächen miteinander mechanisch verbunden werden. Alternativ ist es möglich, den Waferverbund 200 mittels einer Verbindungsschicht mit dem Trägerverbund 10 mechanisch stabil zu verbinden. In der Figur 1D ist die gemeinsame Grenzfläche 1131 aus einem Direktbond-Verfahren dargestellt. Die gemeinsame Grenzfläche 1131 ist insbesondere durch unmittelbar aneinander
angrenzende Regionen der Verbindungsfläche 11 und der
Kontaktfläche 31 gebildet. Die gemeinsame Grenzfläche 1131 stellt somit eine physische Kontaktzone zwischen dem
Waferverbund 200 und dem Trägerverbund 10 dar. Insbesondere bei einem Direktbond-Verfahren kann eine Defektfläche an der gemeinsamen Grenzfläche 1131 vorhanden sein (hier nicht dargestellt) , wobei die Defektfläche etwa auf
Verunreinigungen, etwa durch Fremdpartikel zwischen dem
Waferverbund 200 und dem Trägerverbund 10, oder durch lokale, für das Direktbond-Verfahren verhältnismäßig übergroße
Rauigkeiten auf der planaren Kontaktfläche 31 und/oder auf der planaren Verbindungsfläche 11 zurückzuführen ist.
Es wurde festgestellt, dass ein lateraler Radius der
Defektfläche unter anderem von der vertikalen Schichtdicke T des Trägerverbunds 10, der vertikalen Schichtdicke D des Waferverbunds 200 sowie von der Materialbeschaffenheit des Trägerverbunds 10 sowie des Waferverbunds 200 abhängt. Zur Reduzierung möglicher Defektfläche wird etwa gemäß Figur IE die vertikale Schichtdicke des Trägerverbunds 10 nach dem Verbinden mit dem Waferträger 200 reduziert. Bevorzugt wird dabei der Grundkörper 13 auf eine Zieldicke im
herzustellenden Bauelement gedünnt. Insbesondere kann der Trägerverbund 10 derart gedünnt werden, dass die vertikale Schichtdicke des Trägerverbunds 10 und/oder des Grundkörpers 13 um mindestens 50 % ihres ursprünglichen Wertes reduziert wird. Insbesondere beträgt die vertikale Schichtdicke des Trägerverbunds 10 und/oder des Grundkörpers 13 nach der Reduzierung zwischen einschließlich 50 % und 5 %, etwa zwischen 50 % und 10 % oder zwischen einschließlich 50 % und 30 % ihres ursprünglichen Wertes. Die Reduzierung der vertikalen Schichtdicke T führt zur Minimierung möglicher Defektfläche etwa durch lokale Vergrößerung der gemeinsamen Grenzfläche 1131 und somit zur Verbesserung der mechanischen Verbindung zwischen dem Waferverbund 200 und dem
Trägerverbund 10.
Gemäß Figur IE werden Trenngräben 60 zumindest durch den Grundkörper 13 hindurch erzeugt. Die in der Figur IE
dargestellten Trenngräben 60 erstrecken sich außerdem
bereichsweise durch die Kontaktstruktur 8 und die
Isolierungsschicht 34 hindurch. Der Halbleiterkörperverbund 20 kann in den Trenngräben 60 stellenweise freigelegt sein. Die Trenngräben 60 können mittels eines Ätzprozesses, bevorzugt mittels eines Boschprozesses, zum Beispiel mittels reaktiven Ionentiefenätzens (DRIE) , erzeugt werden. Zum
Beispiel wird eine Maske auf einer dem Waferverbund 200 abgewandten Oberfläche des Trägerverbunds 10 insbesondere mittels Fototechnik unter Verwendung von fotostrukturierbarem Material ausgebildet, wobei die Maske die Positionen der Trenngräben 60 definiert. Die Maske kann auch vorgefertigt hergestellt und auf den Trägerverbund 10 aufgebracht werden. In der Figur IE werden die Trenngräben 60 in einem ersten Verfahrensschritt derart gebildet, dass zumindest die durch den Grundkörper 13 hindurch erzeugten Teilbereiche der
Trenngräben 60 eine Rasterstruktur 6 bilden. Die
Rasterstruktur 6 erstreckt sich entlang der vertikalen
Richtung nicht oder höchstens nur teilweise in den
Halbleiterkörperverbund 20 hinein. In einem von dem ersten Verfahrensschritt verschiedenen zweiten Verfahrensschritt werden die Trenngräben 60 durch den Halbleiterkörperverbund 20 hindurch (Figur 1F) erzeugt. Zum Beispiel kann die von den Trenngräben 60 gebildete Rasterstruktur 6 beim zweiten
Verfahrensschritt als Ätzmaske dienen, wobei der
Halbleiterkörperverbund 20 etwa durch Zufuhr eines Ätzmittels in die Rasterstruktur 6 durchgeätzt wird. Zum Beispiel wird der Halbleiterkörperverbund 20 mittels reaktiven Ionenätzens (RIE) etwa mit Chlor als Ätzmittel durchgeätzt, etwa bis zu dem Substrat 9. Alternativ kann auch ein mechanisches
Verfahren zur Vereinzelung des Halbleiterkörperverbunds 20 in eine Mehrzahl von Halbleiterkörpern angewandt werden.
Gemäß Figur IE liegt der Halbleiterkörperverbund 20 vor dem Ausbilden der Trenngräben 60 unstrukturiert vor. Der
Halbleiterkörperverbund 20 ist insbesondere einstückig ausgebildet. Der Halbleiterkörperverbund 20 wird erst nach der Erzeugung der Trenngräben 60 durch den Grundkörper 13 hindurch in eine Mehrzahl von Halbeiterkörpern 2 strukturiert (Figur 1F) . Die Erzeugung der Trenngräben 60 durch den
Grundkörper 13 hindurch und die Erzeugung der Trenngräben 60 durch den Halbleiterkörperverbund 20 hindurch erfolgen somit zumindest teilweise durch zwei voneinander verschiedene
Verfahrensschritte, wobei die Rasterstruktur 6 in einem ersten Verfahrensschritt erzeugt wird und der Halbleiterkörperverbund 20 in einem zweiten Verfahrensschritt vereinzelt wird.
Gemäß Figur IG wird eine Passivierungsschicht 61 gebildet, welche die Seitenflächen der Trenngräben 60 vollständig bedeckt. Die Passivierungsschicht 61 bedeckt insbesondere eine dem Waferverbund 200 abgewandte Rückseite des
Trägerverbunds 10 vollständig. Des Weiteren bedeckt die
Passivierungsschicht 61 Seitenflächen der Durchkontakte 41 und 42, die sich von der Rückseite des Trägerverbunds 10 durch den Grundkörper 13 hindurch zu der ersten
Anschlussschicht 81 beziehungsweise zu der zweiten
Anschlussschicht 82 erstrecken. Durch die Durchkontakte 41 und 42 sind die herzustellenden Bauelemente rückseitig, also über die Rückseite, elektrisch extern kontaktierbar . Zur
Bildung der Durchkontakte 41 und 42 werden etwa Ausnehmungen durch den Grundkörper 13 hindurch in die Isolierungsschicht 34 zur teilweisen Freilegung der ersten Anschlussschicht 81 und/oder der zweiten Anschlussschicht 82 erzeugt. Die
Ausnehmungen können nachfolgend mit einem elektrisch
leitfähigen Material zur Bildung der Durchkontakten 41 und 42 aufgefüllt werden. Der erste und zweite Durchkontakt sind somit mit der ersten beziehungsweise mit der zweiten
Anschlussschicht elektrisch leitend verbunden. Die
Passivierungsschicht 61 wird insbesondere nach der Erzeugung der Trenngräben 60 durch den Halbleiterkörperverbund 200 hindurch und/oder nach der Ausbildung der Durchkontakte 41 und 42 ausgebildet. Gemäß Figur 1H wird vor der Trennung des Substrats 9 ein insbesondere dehnbar ausgebildeter Hilfsträger 90, etwa in Form einer Folie, auf den Verbund derart aufgebracht, dass der Verbund aus dem Waferverbund 200 und dem Trägerverbund 10 zwischen dem Substrat 9 und dem Hilfsträger 90 angeordnet ist. Das Substrat 9 wird anschließend von dem
Halbleiterkörperverbund 20 beziehungsweise von den
Halbleiterkörpern 2 entfernt, etwa mittels eines mechanischen und/oder eines chemischen Verfahrens und/oder mittels eines Laserabhebeverfahrens (englisch: laser lift-off) . Der Verbund aus dem Trägerverbund 10 und dem Waferverbund 200 wird somit zu einer Mehrzahl von Bauelementen 100 derart vereinzelt, dass die Bauelemente 100 jeweils einen Halbleiterkörper 2 als Teil des Halbleiterkörperverbunds 20 und einen Träger 1 als Teil des Trägerverbunds 10 aufweisen. Nach der Trennung des Substrats 9 vom Verbund liegen die vereinzelten Bauelemente 100 insbesondere geordnet auf dem Hilfsträger 90 und können vereinfacht weiterverarbeitet werden.
In der Figur 1H weist jedes Bauelement 100 einen Träger 1 und einen auf dem Träger 1 angeordnete Hauptkörper 210 auf. Der Träger 1 und der Hauptkörper 210 weist eine gemeinsame
Grenzfläche 1131 auf. Der Hauptkörper 210 umfasst einen
Halbleiterkörper 2 mit einer zur Strahlungserzeugung oder zur Strahlungsdetektion eingerichteten aktiven Schicht 23. Der Hauptkörper 210 enthält des Weiteren eine Kontaktstruktur 8, die eine Durchkontaktierung 811, eine Isolierungsstruktur 812, eine erste Anschlussschicht 81 und eine zweite
Anschlussschicht 82 aufweist.
Die vereinzelten Bauelemente 100 weisen jeweils eine
Strahlungsdurchtrittsfläche 101 auf, die etwa durch eine erste Hauptfläche 201 des Halbleiterkörpers 2 gebildet ist. In der Figur 1H ist die Strahlungsdurchtrittsfläche 101 eben dargestellt. Abweichend von der Figur 1H kann die
Strahlungsdurchtrittsfläche 101 des Bauelements 100
Auskoppelstrukturen aufweisen und somit strukturiert ausgebildet sein. Die Strukturierung der
Strahlungsdurchtrittsflache 101 kann vor, während oder nach der Trennung des Substrats 9 vom Halbleiterkörperverbund 20 realisiert werden. Das Bauelement 100 weist eine der
Strahlungsdurchtrittsfläche 101 abgewandte Rückseite 102 auf. Insbesondere ist die Rückseite 102 des Bauelements 100 durch eine Rückseite 12 des Trägers 1 gebildet. Das Bauelement 100 ist über die Rückseite 102 mittels der Durchkontakte 41 und 42 extern elektrisch kontaktierbar . Die gesamten
Seitenflächen des vereinzelten Bauelements 100 sind von der
Passivierungsschicht 61 insbesondere vollständig bedeckt. Bis auf die Durchkontakte 41 und 42 bedeckt die
Passivierungsschicht 61 die Rückseite 102 des Bauelements 100 insbesondere vollständig.
Das in Figur 2A dargestellte Ausführungsbeispiel für ein Verfahren zur Herstellung einer Mehrzahl von Bauelementen entspricht im Wesentlichen dem in der Figur 1D dargestellten Ausführungsbeispiel. Im Unterschied hierzu ist der
Halbleiterkörperverbund 20 vor dem Waferbonden derart
strukturiert, dass Halbleiterkörperverbund 20 eine Mehrzahl von Öffnungen 25 insbesondere an Stellen der auszubildenden Trenngräben 60 aufweist. Der Halbleiterkörperverbund 20 liegt etwa in diesem Sinne vor dem Ausbilden der Trenngräben 60 bereits teilweise strukturiert vor. Die Öffnungen 25 sind mit einem elektrisch isolierenden Material gefüllt, insbesondere vollständig aufgefüllt. Zum Beispiel weist die
Isolierungsschicht 34 das gleiche Material wie das die
Öffnungen 25 auffüllende Material auf.
In der Figur 2A erstrecken sich die Öffnungen 25 etwa von der zweiten Hauptfläche 202 des Halbleiterkörperverbunds 20 durch die zweite Halbleiterschicht 22 und die aktive Schicht 23 hindurch in die erste Halbleiterschicht 21. Abweichend davon können sich die Öffnungen 25 bis zum Substrat 9 erstrecken. Insbesondere sind die Öffnungen 25 zusammenhängend gebildet. Durch die Öffnungen 25 wird der Halbleiterkörperverbund 20 in eine Mehrzahl von Halbleiterkörpern zertrennt, die gemäß Figur 2A jedoch die gemeinsame erste Halbleiterschicht 21 aufweisen. Die Öffnungen 25 und die weiteren etwa für die Durchkontaktierungen 811 vorgesehenen Öffnungen können in einem gleichen Verfahrensschritt ausgebildet sein und können die gleiche vertikale Tiefe aufweisen.
Das in Figur 2B dargestellte Ausführungsbeispiel für ein Verfahren zur Herstellung einer Mehrzahl von Bauelementen entspricht im Wesentlichen dem in der Figur IE dargestellten Ausführungsbeispiel. Im Unterschied hierzu wird die
Rasterstruktur 6 mit den Trenngräben 60 derart erzeugt, dass sich die Trenngräben 60 in den Halbleiterkörperverbund 20 hinein erstrecken. Die Trenngräben 60 erstrecken sich ähnlich wie die Öffnungen 25 durch die zweite Halbleiterschicht 22 und die aktive Schicht 23 hindurch in die erste
Halbleiterschicht 21. Abweichend davon können sich die
Trenngräben 60 bis zum Substrat 9 erstrecken. Im Bereich des Halbleiterkörperverbunds 20 werden die Trenngräben 60
zumindest bereichsweise durch teilweises Entfernen des in den Öffnungen 25 befindlichen elektrisch isolierenden Materials erzeugt. Die Seitenflächen der Trenngräben 60 sind somit bereits bei der Bildung der Trenngräben 60 im Bereich des Halbleiterkörperverbunds 20 von dem verbleibenden elektrisch isolierenden Material bedeckt. Das verbleibende Material kann somit die Passivierungsschicht 61 zumindest teilweise bilden.
Gemäß Figur 2C werden die Trenngräben 60 in einem weiteren Verfahrensschritt durch den Halbleiterkörperverbund 20 hindurch erzeugt. In diesem Fall wird lediglich die erste Halbleiterschicht 21 selbstj ustiert zu der Rasterstruktur 6 etwa mittels eines Ätzprozesses strukturiert. Der
Halbleiterkörperverbund 20 ist dadurch in eine Mehrzahl von individuellen Halbleiterkörpern 2 zertrennt. Die
individuellen Halbleiterkörper 2 sind auf dem gemeinsamen Substrat 9 angeordnet und sind insbesondere frei von einer gemeinsamen Halbleiterschicht. Weitere Verfahrensschritte, die insbesondere in den Figuren IG und 1H beschrieben sind, können ebenfalls für das in der Figur 2C dargestellte
Ausführungsbeispiel Anwendung finden. Insbesondere kann ein elektrisch isolierendes Material auf Seitenflächen der
Trenngräben 60 und auf den Trägerverbund 10 derart
aufgebracht sein, dass die dadurch gebildete
Passivierungsschicht 61 die Seitenflächen der Trenngräben 60 und/oder die Seitenflächen der herzustellenden Bauelemente 100 teilweise oder vollständig bedeckt. Ebenfalls ist es möglich, dass die Rückseiten der jeweiligen vereinzelten Bauelemente 100 etwa bis auf die Durchkontakte 41 und 42 von der Passivierungsschicht 61 vollständig bedeckt werden.
Das in Figur 3A dargestellte Ausführungsbeispiel für ein Verfahren zur Herstellung einer Mehrzahl von Bauelementen entspricht im Wesentlichen dem in der Figur 2A dargestellten Ausführungsbeispiel.
Im Unterschied hierzu weist das Substrat 9 eine dem
Halbleiterkörperverbund 20 zugewandte strukturierte
Oberfläche auf. Abweichend von den Figuren 1A bis 2C kann das in diesen Figuren dargestellte Substrat 9 ebenfalls eine strukturierte Oberfläche aufweisen. Der
Halbleiterkörperverbund 20 wird auf das Substrat 9 mit der strukturierten Oberfläche derart aufgebracht, dass der Halbleiterkörperverbund 20 ebenfalls eine dem Substrat 9 zugewandte strukturierte Hauptfläche aufweist. Ein weiterer Unterschied besteht darin, dass die mit dem elektrisch isolierenden Material gefüllten Öffnungen 25 bereits vor dem Waferbonden, das heißt vor dem Verbinden des Waferverbunds 200 mit dem Trägerverbund 10, durch den
Halbleiterkörperverbund 200 hindurch, etwa durch die zweite Halbleiterschicht 22 und die aktive Schicht 23 hindurch in die erste Halbleiterschicht 21 oder bis zum Substrat 9, erzeugt sind.
Gemäß Figur 3B wird die Schichtdicke T des Trägerverbunds 10 analog zu den Figuren IE und 2B reduziert. Des Weiteren wird die Rasterstruktur 6 durch Ausbilden einer Mehrzahl von
Trenngräben 60 durch den Grundkörper 13 hindurch während eines ersten Verfahrensschritts erzeugt. Im Unterschied zu den etwa in den Figuren IE und 2B dargestellten
Ausführungsbeispiele erstrecken sich die Trenngräben 60 zunächst lediglich von einer dem Waferverbund 200 abgewandten Rückseite des Trägerverbunds 10 bis zu der gemeinsamen
Grenzfläche 1131. Gemäß Figur 3B werden bei der Ausbildung der Rasterstruktur 6 ebenfalls erste Öffnungen 51 und zweite Öffnungen 52 zumindest durch den Grundkörper 13 hindurch zur teilweisen Freilegung der ersten Anschlussschichten 81 beziehungsweise der zweiten Anschlussschichten 82 erzeugt. Die ersten Öffnungen 51 und die zweiten Öffnungen 52 können in einem nachfolgenden Verfahrensschritt mit einem elektrisch leitfähigen Material zur Ausbildung von ersten Durchkontakten 41 beziehungsweise von zweiten Durchkontakten 42 aufgefüllt sein. Solche Öffnungen 51 und 52 des Grundkörpers 13
beziehungsweise des Trägers des herzustellenden Bauelements können ebenfalls in den Figuren IE und 2B während der
Erzeugung der Rasterstruktur 6 realisiert sein. Die Erzeugung der Öffnungen 51 und 52 kann bei der Ausbildung der Rasterstruktur 6 mit den Trenngräben 60 jedoch optional sein.
Die Passivierungsschicht 61 kann teilweise derart ausgebildet werden, dass die die Seitenflächen der bis dahin
ausgebildeten Trenngräben 60 der Rasterstruktur 6
insbesondere vollständig bedeckt. Die Passivierungsschicht 61 weist somit im Bereich des Grundkörpers 13 Teilbereiche auf, die die Seitenflächen der im Grundkörper 13 befindlichen Teile der Trenngräben 60 sowie die Rückseite 12
beziehungsweise 102 bis auf die Durchkontakte 41 und 42 etwa vollständig bedecken. Die Passivierungsschicht 61 kann die Seitenflächen der ersten Öffnungen 51 und zweiten Öffnungen 52 bedecken, insbesondere vollständig bedecken.
Das Ausbilden der Trenngräben 60 im Bereich des
Halbleiterkörperverbunds 20 kann ausschließlich durch
teilweises Entfernen des in den Öffnungen 25 befindlichen elektrisch isolierenden Materials (Figur 3C) erfolgen.
Hierfür kann ein Ätzverfahren oder ein mechanisches Verfahren angewandt werden. Dabei sind die Seitenflächen der
Trenngräben 60 im Bereich des Halbleiterkörperverbunds 20 mit dem verbleibenden elektrisch isolierenden Material
insbesondere bereits bei der Erzeugung der Trenngräben 60 im Bereich des Halbleiterkörperverbunds 20 etwa vollständig bedeckt. Das verbleibende elektrisch isolierende Material kann somit die Passivierungsschicht 61 zumindest teilweise bilden . Das in der Figur 3C dargestellte Ausführungsbeispiel mit dem Hilfsträger 90 entspricht des Weiteren im Wesentlichen dem in der Figur 1H dargestellten Ausführungsbeispiel. Im weiteren Unterschied hierzu weisen die vereinzelten Bauelemente 100 bereits beim Ablösen des strukturierten Aufwachssubstrats 9 jeweils eine strukturierte Hauptfläche 101 beziehungsweise 201 auf. Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2016 101 347.1, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Die Erfindung ist nicht durch die Beschreibung der Erfindung anhand der Ausführungsbeispiele auf diese beschränkt. Die Erfindung umfasst vielmehr jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Ansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Ansprüchen oder Ausführungsbeispielen angegeben ist.
Bezugs zeichenliste
Bauelement
Strahlungsdurchtrittsflache
Rückseite des Bauelements
I Träger
10 Trägerverbund
II Verbindungsfläche
12 Rückseite des Trägers
13 Grundkörper des Trägers
1131 gemeinsame Grenzfläche
2 Halbleiterkörper
20 Halbleiterkörperverbund
21 erste Halbleiterschicht
22 zweite Halbleiterschicht
23 aktive Schicht
25 Öffnung des Halbleiterkörperverbunds
200 Waferverbund
201 erste Hauptfläche des Halbleiterkörpers/-verbunds
202 zweite Hauptfläche des Halbleiterkörpers/-verbunds 31 Kontaktfläche
34 Isolierungsschicht
41 erster Durchkontakt
42 zweiter Durchkontakt
51 erste Öffnung des Trägers
52 zweite Öffnung des Trägers
6 Rasterstruktur
60 Trenngraben 61 PassivierungsSchicht
8 Kontaktstruktur
80 elektrisch leitende Schicht/ Spiegelschicht 81 erste Anschlussschicht
82 zweite Anschlussschicht
811 Durchkontaktierung
812 Isolierungsstruktur 9 Substrat/ Aufwachssubstrat
90 Hilfsträger
D Schichtdicke des Trägerverbunds
T Schichtdicke des Waferverbunds

Claims

Patentansprüche
1. Verfahren zur Herstellung einer Mehrzahl von
Bauelementen (100) mit folgenden Schritten:
- Bereitstellen eines Trägerverbunds (10) mit einem
zusammenhängenden Grundkörper (13);
- Bereitstellen eines Waferverbunds (200) mit einem
zusammenhängenden Halbleiterkörperverbund (20) auf einem Substrat (9) ;
- Verbinden des Waferverbunds mit dem Trägerverbund zur Bildung eines gemeinsamen Verbunds;
- Ausbilden einer Mehrzahl von Trenngräben (60) zumindest durch den Grundkörper (13) hindurch zur Bildung einer Rasterstruktur (6), die die Dimensionen der
herzustellenden Bauelemente (100) festlegt;
- Ausbilden einer Passivierungsschicht (61), die
Seitenflächen der Trenngräben (60) bedeckt; und
- Vereinzeln des gemeinsamen Verbunds, wobei das Substrat (9) von dem Halbleiterkörperverbund (20) abgelöst wird und der gemeinsame Verbund entlang der Trenngräben (60) zu einer Mehrzahl von Bauelementen (100) vereinzelt wird .
2. Verfahren nach dem vorhergehenden Anspruch,
bei dem der Verbund aus dem Trägerverbund (10) und dem
Waferverbund (200) mittels eines Direktbond-Verfahrens gebildet wird, bei dem
- der Trägerverbund (10) mit einer freiliegenden planaren Verbindungsfläche (11) bereitgestellt wird,
- der Waferverbund (200) mit einer freiliegenden dem
Substrat (9) abgewandten planaren Kontaktfläche (31) bereitgestellt wird, - die planare Verbindungsfläche (11) und die planare
Kontaktfläche (31) zur Bildung des gemeinsamen Verbunds derart zusammengeführt werden, dass eine gemeinsame Grenzfläche (1131) durch unmittelbar aneinander
angrenzende Regionen der Verbindungsfläche (11) und der
Kontaktfläche (31) gebildet wird und frei von einem Verbindungsmaterial ist.
3. Verfahren nach Anspruch 2,
bei dem Material des Verbunds zur Verringerung von inneren mechanischen Spannungen stellenweise abgetragen wird, wodurch mögliche Defektfläche an der gemeinsamen Grenzfläche (1131) verkleinert wird.
4. Verfahren nach Anspruch 2 oder 3,
bei dem nach dem Verbinden des Waferverbunds (200) mit dem Trägerverbund (10) Material des Grundkörpers (13)
stellenweise derart abgetragen wird, dass eine vertikale Schichtdicke des Grundkörpers (13) reduziert wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der Grundkörper (13) aus einem elektrisch
isolierenden Material oder aus einem Halbleitermaterial gebildet ist.
6. Verfahren nach dem vorhergehenden Anspruch,
bei dem der Grundkörper (13) aus Silizium gebildet ist und die Verbindungsfläche (11) durch eine Oberfläche einer
Siliziumoxidschicht gebildet ist.
7. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Erzeugung der Trenngräben (60) durch den
Grundkörper (13) hindurch und die Erzeugung der Trenngräben (60) durch den Halbleiterkörperverbund (20) hindurch zumindest teilweise durch zwei voneinander verschiedene
Verfahrensschritte erfolgen.
8. Verfahren nach dem vorhergehenden Anspruch,
bei dem die Trenngräben (60) in einem ersten
Verfahrensschritt derart gebildet werden, dass die
Trenngräben (60) durch den Grundkörper (13) hindurch erzeugt werden, wobei sich die Trenngräben (60) nach dem ersten
Verfahrensschritt nicht oder höchstens nur teilweise in den Halbleiterkörperverbund (20) hinein erstrecken, und die
Trenngräben (60) in einem von dem ersten Verfahrensschritt verschiedenen zweiten Verfahrensschritt durch den
Halbleiterkörperverbund (20) hindurch erzeugt werden.
9. Verfahren nach dem vorhergehenden Anspruch,
bei dem die durch die Trenngräben (60) gebildete
Rasterstruktur (6) beim zweiten Verfahrensschritt als
Ätzmaske dient und der Halbleiterkörperverbund (20) durch Zufuhr eines Ätzmittels in die Rasterstruktur (6) durchgeätzt wird .
10. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der Halbleiterkörperverbund (20) vor dem Ausbilden der Trenngräben (60) unstrukturiert vorliegt und der
Halbleiterkörperverbund (20) erst nach der Erzeugung der Trenngräben (60) durch den Grundkörper (13) hindurch in eine Mehrzahl von Halbeiterkörpern (2) strukturiert wird.
11. Verfahren nach einem der Ansprüche 1 bis 9,
bei dem der Halbleiterkörperverbund (20) vor dem Ausbilden der Trenngräben (60) durch den Grundkörper (13) hindurch strukturiert vorliegt, wobei der Halbleiterkörperverbund (20) Öffnungen (25) an Stellen der auszubildenden Trenngräben (60) aufweist und die Öffnungen (25) mit einem elektrisch
isolierenden Material gefüllt sind.
12. Verfahren nach dem vorhergehenden Anspruch,
wobei der Halbleiterkörperverbund (20) eine dem Substrat (9) zugewandte erste Halbleiterschicht (21), eine dem Substrat (9) abgewandte zweite Halbleiterschicht (22) und eine
zwischen den Halbleiterschichten (21, 22) angeordnete aktive Schicht (23) aufweist, wobei sich die Öffnungen (25) durch die zweite Halbleiterschicht (22) und die aktive Schicht (23) hindurch erstrecken.
13. Verfahren nach dem vorhergehenden Anspruch,
bei dem die Trenngräben (60) im Bereich des
Halbleiterkörperverbunds (20) zumindest bereichsweise durch teilweises Entfernen des in den Öffnungen (25) befindlichen elektrisch isolierenden Materials derart erzeugt werden, dass die Seitenflächen der Trenngräben (60) von dem verbleibenden elektrisch isolierenden Material, welches die
Passivierungsschicht (61) zumindest teilweise bildet, bedeckt sind .
14. Verfahren nach einem der Ansprüche 12 bis 13,
bei dem sich die Öffnungen (25) durch die zweite
Halbleiterschicht (22), die aktive Schicht (23) und die erste Halbleiterschicht (21) hindurch bis zum Substrat (9)
erstrecken .
15. Verfahren nach dem vorhergehenden Anspruch,
bei dem das Ausbilden der Trenngräben (60) im Bereich des Halbleiterkörperverbunds (20) ausschließlich durch teilweises Entfernen des in den Öffnungen (25) befindlichen elektrisch isolierenden Materials erfolgt, sodass die Seitenflächen der Trenngräben (60) im Bereich des Halbleiterkörperverbunds (20) mit dem verbleibenden elektrisch isolierenden Material vollständig bedeckt sind, welches die Passivierungsschicht (61) zumindest teilweise bildet.
16. Verfahren nach einem der vorhergehenden Ansprüche, bei dem bei der Ausbildung der Rasterstruktur (6) eine
Mehrzahl von Öffnungen (51, 52) zur Bildung von
Durchkontakten (41, 42) durch den Grundkörper (13) hindurch erzeugt wird.
17. Verfahren nach einem der vorhergehenden Ansprüche, bei dem
- das Substrat (9) ein Aufwachssubstrat mit einer
strukturierten Oberfläche ist, auf der der
Halbleiterkörperverbund (20) epitaktisch derart
aufgewachsen ist, dass der Halbleiterkörperverbund (20) dem Aufwachssubstrat zugewandte Hauptfläche (201) aufweist, welche die strukturierte Oberfläche des
Aufwachssubstrats nachbildet,
das Substrat (9) von dem Halbleiterkörperverbund (20) derart abgelöst wird, dass die vereinzelten Bauelemente
(100) mit dem Ablösen des Aufwachssubstrats (9) jeweils eine strukturierte Hauptfläche (101, 201) aufweisen.
PCT/EP2017/051423 2016-01-26 2017-01-24 Verfahren zur herstellung einer mehrzahl von bauelementen WO2017129562A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US16/068,051 US10923400B2 (en) 2016-01-26 2017-01-24 Method for producing a plurality of components

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102016101347.1 2016-01-26
DE102016101347.1A DE102016101347A1 (de) 2016-01-26 2016-01-26 Verfahren zur Herstellung einer Mehrzahl von Bauelementen

Publications (1)

Publication Number Publication Date
WO2017129562A1 true WO2017129562A1 (de) 2017-08-03

Family

ID=57944397

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2017/051423 WO2017129562A1 (de) 2016-01-26 2017-01-24 Verfahren zur herstellung einer mehrzahl von bauelementen

Country Status (3)

Country Link
US (1) US10923400B2 (de)
DE (1) DE102016101347A1 (de)
WO (1) WO2017129562A1 (de)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120098025A1 (en) * 2009-07-09 2012-04-26 Osram Opto Semiconductors Gmbh Optoelectronic component
DE102013109316A1 (de) * 2013-05-29 2014-12-04 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
WO2015049079A1 (de) * 2013-10-01 2015-04-09 Osram Opto Semiconductors Gmbh Strahlungsemittierender halbleiterchip und verfahren zur herstellung von strahlungsemittierenden halbleiterchips

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8878219B2 (en) 2008-01-11 2014-11-04 Cree, Inc. Flip-chip phosphor coating method and devices fabricated utilizing method
US9029242B2 (en) 2011-06-15 2015-05-12 Applied Materials, Inc. Damage isolation by shaped beam delivery in laser scribing process
US20130095581A1 (en) 2011-10-18 2013-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Thick window layer led manufacture
DE102014212538A1 (de) 2014-06-30 2015-12-31 Continental Teves Ag & Co. Ohg Anordnung für eine hydraulische Kraftfahrzeug-Bremsanlage sowie Bremsanlage mit einer solchen Anordnung
DE102015121056A1 (de) 2015-12-03 2017-06-08 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl von Bauelementen und Bauelement

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120098025A1 (en) * 2009-07-09 2012-04-26 Osram Opto Semiconductors Gmbh Optoelectronic component
DE102013109316A1 (de) * 2013-05-29 2014-12-04 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
WO2015049079A1 (de) * 2013-10-01 2015-04-09 Osram Opto Semiconductors Gmbh Strahlungsemittierender halbleiterchip und verfahren zur herstellung von strahlungsemittierenden halbleiterchips

Also Published As

Publication number Publication date
US20200235012A1 (en) 2020-07-23
US10923400B2 (en) 2021-02-16
DE102016101347A1 (de) 2017-07-27

Similar Documents

Publication Publication Date Title
DE112016000546T5 (de) Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement
WO2014048988A1 (de) Verfahren zur herstellung eines optoelektronischen bauelements
DE112016000533T5 (de) Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement
WO2015121062A1 (de) Verfahren zur herstellung eines optoelektronischen halbleiterbauteils sowie optoelektronisches halbleiterbauteil
WO2017060355A1 (de) Bauelement und verfahren zur herstellung eines bauelements
DE102015111492B4 (de) Bauelemente und Verfahren zur Herstellung von Bauelementen
DE102013221788B4 (de) Verfahren zum Herstellen eines Kontaktelements und eines optoelektronischen Bauelements
DE102015111558A1 (de) Optoelektronisches Bauelement und ein Verfahren zur Herstellung eines optoelektronischen Bauelements
WO2020200645A1 (de) Verfahren zur herstellung einer mehrzahl von bauteilen, bauteil und bauteilverbund aus bauteilen
DE102015121056A1 (de) Verfahren zur Herstellung einer Mehrzahl von Bauelementen und Bauelement
DE102010023343A1 (de) Strahlungsemittierender Halbleiterkörper, Verfahren zur Herstellung eines strahlungsemittierenden Halbleiterkörpers und strahlungsemittierendes Halbleiterbauelement
DE102009005458A1 (de) Halbleiterbauelement mit Durchkontaktierung und Verfahren zu dessen Herstellung
WO2018184842A1 (de) Verfahren zum herstellen eines optoelektronischen halbleiterchip und optoelektronischer halbleiterchip
WO2019068522A1 (de) Verfahren zur herstellung eines oder einer mehrzahl von halbleiterchips und halbleiterchip
WO2015011028A1 (de) Optoelektronischer halbleiterchip, halbleiterbauelement und verfahren zur herstellung von optoelektronischen halbleiterchips
EP2301075A2 (de) Verfahren zum herstellen einer thermoelektrischen vorrichtung
WO2017129562A1 (de) Verfahren zur herstellung einer mehrzahl von bauelementen
DE102010032813A1 (de) Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils und optoelektronisches Halbleiterbauteil
WO2021037568A1 (de) Verfahren zur herstellung strahlungsemittierender halbleiterchips, strahlungsemittierender halbleiterchip und strahlungsemittierendes bauelement
DE102015112280A1 (de) Bauelement mit einem metallischen Träger und Verfahren zur Herstellung von Bauelementen
DE102018124337A1 (de) Ankerstrukturen und verfahren zur gleichmässigen waferplanarisierung und -bondung
DE102015102458B4 (de) Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips
DE102018205156A1 (de) MEMS-Element und ASIC-Element
EP2245657A2 (de) Optoelektronischer halbleiterkörper und verfahren zur herstellung eines optoelektronischen halbleiterkörpers
DE102021102332A1 (de) Verfahren zur herstellung einer anordnung von halbleiterchips und anordnung von halbleiterchips

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17702326

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE