WO2017077734A1 - 窒化物半導体、窒化物半導体の製造方法、および電子デバイス - Google Patents

窒化物半導体、窒化物半導体の製造方法、および電子デバイス Download PDF

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陽介 藤重
淳 小河
学 遠崎
舞 岡崎
多賀雄 木下
大輔 本田
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シャープ株式会社
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    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Definitions

  • the present invention relates to a nitride semiconductor, and more particularly to a nitride semiconductor including a heterojunction.
  • the present invention also relates to a nitride semiconductor manufacturing method for manufacturing such a nitride semiconductor.
  • the present invention also relates to an electronic device provided with such a nitride semiconductor.
  • Patent Document 1 US Pat. No. 6,849,882 B2
  • HEMT High Electron Mobility Transistor
  • a general HEMT includes a buffer layer formed on a substrate such as sapphire or Si, a GaN channel layer, an AlGaN barrier layer formed on the GaN channel layer and forming a heterojunction with the GaN channel layer.
  • a gate electrode formed above the AlGaN barrier layer and a two-dimensional electron gas (2 Dimensional Electron Gas: hereinafter referred to as "2DEG" as appropriate) formed on both sides of the gate electrode and formed at the interface of the heterojunction.
  • 2DEG Two Dimensional Electron Gas
  • GaN is used as the material of the channel layer
  • AlGaN is used as the material of the barrier layer.
  • spontaneous polarization occurs along the c-axis direction inside the GaN crystal.
  • an AlGaN layer having a lattice constant smaller than that of GaN is grown in the c-axis direction, tensile stress is generated in the AlGaN layer, and piezoelectric polarization is generated in the AlGaN layer. Due to these two polarization effects, positive fixed charges are generated at the AlGaN / GaN heterojunction interface.
  • a high concentration of 2DEG is formed on the GaN side of the AlGaN / GaN interface.
  • an AlN spacer layer is inserted, or a cap GaN for preventing the barrier layer from being oxidized is formed on the surface of the barrier layer. In some cases.
  • crystal growth of nitride semiconductor includes molecular beam epitaxy (hereinafter referred to as “MBE”) method, metal organic vapor phase epitaxy (hereinafter referred to as “MOCVD”), and the like.
  • MBE molecular beam epitaxy
  • MOCVD metal organic vapor phase epitaxy
  • mass production MOCVD, which is excellent in temperature control, wafer in-plane uniformity and maintainability, is often used.
  • an AlN spacer layer is inserted under the AlGaN barrier layer, or a layer is formed so that the Al composition in a portion near the substrate of the AlGaN barrier layer is higher than the Al composition in a portion far from the substrate.
  • a way to design and suppress carrier scattering and improve 2DEG mobility is presented.
  • the AlGaN barrier layer may grow three-dimensionally due to a difference in lattice constant between the AlN spacer layer and the barrier layer grown thereon. In that case, the strain between the AlGaN barrier layer and the GaN channel layer is relaxed, and a problem arises that a sufficient 2DEG concentration does not occur.
  • an object of the present invention is to provide a nitride semiconductor including a heterojunction that can increase the concentration and mobility of 2DEG.
  • Another object of the present invention is to provide a nitride semiconductor manufacturing method for manufacturing such a nitride semiconductor, which can increase the 2DEG concentration and further improve the in-plane distribution of the 2DEG concentration. .
  • Another object of the present invention is to provide an electronic device including such a nitride semiconductor.
  • the nitride semiconductor of the present invention is On the substrate, it has a laminated structure in which at least a buffer layer, a channel layer made of GaN, and a barrier layer that forms a heterojunction with this channel layer are laminated in this order,
  • the barrier layer includes Al ( ⁇ ) In ( ⁇ ) Ga (1- ⁇ - ⁇ ) As ( ⁇ ) P ( ⁇ ) N (1- ⁇ - ⁇ ) (where 0 ⁇ ⁇ ⁇ 1, 0 ⁇ ⁇ ⁇ 1, ⁇ + ⁇ ⁇ 1, 0 ⁇ ⁇ ⁇ 1, 0 ⁇ ⁇ ⁇ 1, and ⁇ + ⁇ ⁇ 1).
  • the Al composition in a portion far from the substrate is higher than the Al composition in a portion near the substrate.
  • the method for producing a nitride semiconductor according to the present invention is a method for producing a nitride semiconductor for producing the nitride semiconductor, On the substrate, at least the buffer layer, the channel layer, and the barrier layer are sequentially grown and stacked, During crystal growth of the channel layer, the temperature of the substrate is set to a first temperature of 950 ° C. or higher and 1070 ° C. or lower, The temperature of the substrate is set to a second temperature of 980 ° C. or higher and 1070 ° C. or lower during crystal growth of the barrier layer.
  • An electronic device includes the nitride semiconductor described above.
  • the concentration and mobility of 2DEG can be increased.
  • the 2DEG concentration of the manufactured nitride semiconductor can be increased, and further, the in-plane distribution of the 2DEG concentration can be improved.
  • the characteristics can be improved.
  • the electronic device can be manufactured stably and with a high yield.
  • FIG. 1 shows a cross-sectional structure of a nitride semiconductor according to an embodiment of the present invention.
  • This nitride semiconductor is formed on a B (boron) -doped Si substrate 101 with an AlN initial growth layer 102 of AlN having a thickness of 100 nm, an AlGaN buffer layer 105, a multilayer buffer layer 106, and C (carbon).
  • a GaN layer 107 having a thickness of 600 nm to which is added, a GaN channel layer 108 having a thickness of 1000 nm, a barrier layer 109 having a thickness of 20 nm, and a GaN cap layer 110 having a thickness of 1 nm are stacked in this order. It has a structure.
  • AlGaN buffer layer 105 an Al 0.7 Ga 0.3 N layer 103 having a thickness of 200 nm and an Al 0.4 Ga 0.6 N layer 104 having a thickness of 400 nm are stacked in this order.
  • AlN (thickness 3 nm) / Al 0.8 Ga 0.2 N (thickness 5 nm) / AlN (thickness 3 nm) / Al 0.25 Ga0 . 75N (thickness 25 nm) is repeatedly laminated 60 times.
  • the C concentration of the breakdown voltage GaN layer 107 is set to 1.0 ⁇ 10 19 cm ⁇ 3 or more, and in this example, 2.0 ⁇ 10 19 cm ⁇ 3 .
  • the barrier layer 109 made of Al ( ⁇ ) Ga (1- ⁇ ) N and the channel layer 108 made of GaN constitute a heterojunction.
  • a two-dimensional electron gas (2DEG) (not shown) is formed in a region (adjacent region 190a described later) on the channel layer 108 side of the heterojunction formed by the barrier layer 109 and the channel layer 108.
  • film thickness and composition of each layer constituting the laminated structure are not limited to the numerical values described above, and can be changed according to the warpage adjustment of the wafer.
  • the surface oxide film (natural oxide film) of the Si substrate 101 is removed with a hydrofluoric acid-based etchant.
  • the Si substrate 101 is set in a metal organic chemical vapor deposition (MOCVD) apparatus.
  • the temperature of the Si substrate 101 (hereinafter referred to as “substrate temperature”) is set to 1100 ° C.
  • the chamber pressure of the MOCVD apparatus is set to 13.3 kPa, and the surface of the Si substrate 101 is cleaned.
  • the surface of the Si substrate 101 is nitrided by keeping the substrate temperature and the chamber pressure constant and flowing ammonia NH 3 into the chamber.
  • an AlN initial growth layer 102 is grown to 200 nm.
  • the substrate temperature was set to 1150 ° C., and an Al 0.7 Ga 0.3 N layer 103 having a thickness of 200 nm and an Al 0.4 Ga 0.6 N layer 104 having a thickness of 400 nm were grown.
  • the AlGaN buffer layer 105 is formed.
  • AlN (thickness 3 nm) / Al 0.8 Ga 0.2 N (thickness 5 nm) / AlN (thickness 3 nm) / Al 0.25 Ga0 . 75N (thickness 25 nm) is repeatedly grown 60 times to form the multilayer buffer layer 106.
  • the substrate temperature was set to 912 ° C., and C (carbon) was added at a concentration of 1.0 ⁇ 10 19 cm ⁇ 3 or more, in this example, 2.0 ⁇ 10 19 cm ⁇ 3.
  • a pressure-resistant GaN layer 107 having a thickness of 600 nm is grown as an additional layer.
  • the substrate temperature is set to a first temperature of 950 ° C. or higher and 1070 ° C. or lower (in this example, 988 ° C.), and a GaN channel layer 108 having a thickness of 1000 nm is grown.
  • the substrate temperature is set to a second temperature (1013 ° C. in this example) of 980 ° C. or higher and 1070 ° C. or lower, and the barrier layer made of Al ( ⁇ ) Ga (1- ⁇ ) N Grow 109.
  • GaN cap layer 110 having a thickness of 1 nm is grown on the Al ( ⁇ ) Ga (1- ⁇ ) N barrier layer 109.
  • FIG. 2 shows a cross-sectional structure of a high electron mobility transistor (HEMT) as an electronic device according to an embodiment of the present invention including the nitride semiconductor of FIG.
  • HEMT high electron mobility transistor
  • This field effect transistor includes additional components 235 to 241 and 212 to 214 on the nitride semiconductor of FIG. 1 (including the components 101 to 110). That is, on the nitride semiconductor of FIG. 1, the first nitride film 235 deposited on almost the entire region, the opening 236 formed in the first nitride film 235 for forming the gate electrode, and the first nitride film 235 A second nitride film 237 that is deposited and patterned as a gate insulating film; a gate electrode 238 formed on the second nitride film 237; and a first nitride film 235 that is spaced apart on both sides of the gate electrode 238.
  • the source ohmic electrode 240 and the drain ohmic electrode 241 are ohmic electrodes made of a Ti / Al alloy, and are respectively ohmic with 2DEG (not shown) formed along the heterojunction interface between the barrier layer 109 and the channel layer 108. In contact.
  • the gate electrode 238 is an electrode having a W / WN stacked structure.
  • This field effect transistor can be manufactured by applying a known process including a photolithography process on the nitride semiconductor of FIG. 1 (a wafer including the constituent elements 101 to 110).
  • FIG. 3 shows a cross-sectional structure of a nitride semiconductor as Comparative Example 1 with respect to the nitride semiconductor of FIG.
  • the same components as those in FIG. 1 are denoted by the same reference numerals, and redundant description is omitted.
  • the nitride semiconductor of FIG. 3 is different from the nitride semiconductor of FIG. 1 in that an Al 0.8 Ga 0 ... Layer between the GaN channel layer 108 and the Al ( ⁇ ) Ga (1- ⁇ ) N barrier layer 109 ′ .
  • the components 235 to 241 and 212 to 214 shown in FIG. 2 are added to the nitride semiconductor of FIG. A mobility transistor (HEMT) was manufactured.
  • HEMT mobility transistor
  • the HEMT including the nitride semiconductor of FIG. 1 (referred to as “HEMT of Example 1”) and the HEMT including the nitride semiconductor of FIG. 3 (referred to as “HEMT of Comparative Example 1”).
  • the yield in the load test was compared.
  • the load test includes items related to reliability such as on-resistance variation (collapse characteristics) and element breakdown due to electric field rise, as items affected by the 2DEG concentration and mobility drop.
  • the yield in the load test of the HEMT of Example 1 was 85.4%.
  • the yield of the HEMT load test of Comparative Example 1 was 55.3%.
  • the yield in the load test could be improved as compared with the HEMT of Comparative Example 1.
  • the strain between the barrier layer 109 and the channel layer 108 can be maintained, and island-like growth at the lower part of the barrier layer 109, that is, at the upper part of the channel layer 108 can be suppressed.
  • the 2DEG concentration can be increased.
  • planarization of the interface between the barrier layer 109 and the channel layer 108 can be maintained, and 2DEG mobility can be increased.
  • the characteristic of the electronic device (HEMT in the above example) provided with this nitride semiconductor can be improved.
  • the lattice constant of the portion on the base side (portion close to the Si substrate 101) of the barrier layer 109 is larger than the lattice constant of the portion grown thereon (portion far from the Si substrate 101).
  • impurities particularly C (carbon)
  • the number of sites for trapping electrons is reduced, and the 2DEG concentration is maintained.
  • the cause of this is unknown, but this tendency is observed in the case of AlGaN-based crystal growth at a growth temperature around 1000 ° C.
  • FIG. 4 shows a cross-sectional structure of a nitride semiconductor as Comparative Example 2 with respect to the nitride semiconductor of FIG.
  • the same components as those in FIG. 1 are denoted by the same reference numerals, and redundant description is omitted.
  • the nitride semiconductor of FIG. 4 differs from the nitride semiconductor of FIG. 1 in that a barrier layer 141 is provided instead of the barrier layer 109.
  • the barrier layer 141 is made of Al ( ⁇ ) Ga (1- ⁇ ) N (where 0 ⁇ ⁇ ⁇ 1 ) having a thickness of 20 nm.
  • the components 235 to 241 and 212 to 214 shown in FIG. 2 are added to the nitride semiconductor of FIG. A mobility transistor (HEMT) was manufactured.
  • HEMT mobility transistor
  • the load test as in the case of the HEMT of Comparative Example 1, as the items affected by the 2DEG concentration and the mobility decrease, the ON resistance fluctuation (collapse characteristics) and the reliability such as the element breakdown due to the electric field increase, etc. Includes items related to sex.
  • the yield in the load test of the HEMT of Example 1 was 85.4% as described above.
  • the yield in the load test of the HEMT of Comparative Example 2 was 67.5%.
  • the yield in the load test could be improved as compared with the HEMT of Comparative Example 2.
  • the reason why the yield in the load test can be improved in this way is considered to be the same as that described for Comparative Example 1.
  • the Al composition of the barrier layer 109 may change not only linearly in the growth direction but also stepwise. That is, it is only necessary that the Al composition in the portion of the barrier layer 109 far from the Si substrate 101 is higher than the Al composition in the portion close to the Si substrate 101.
  • the barrier layer 109 is made of Al ( ⁇ ) Ga (1- ⁇ ) N, but is not limited thereto.
  • the barrier layer 109 is made of Al ( ⁇ ) In ( ⁇ ) Ga (1- ⁇ - ⁇ ) As ( ⁇ ) P ( ⁇ ) N (1- ⁇ - ⁇ ) (where 0 ⁇ ⁇ ⁇ 1, 0 ⁇ ⁇ ⁇ 1) , ⁇ + ⁇ ⁇ 1, 0 ⁇ ⁇ ⁇ 1, 0 ⁇ ⁇ ⁇ 1, and ⁇ + ⁇ ⁇ 1). That is, with respect to the composition of the barrier layer 109, the lattice constant can be adjusted by putting In at the Al site and As or P at the N site.
  • the atomic radii of Al, Ga, and In are 1.18 ⁇ , 1.36 ⁇ , and 1.56 ⁇ , respectively, and the atomic radii of N, P, and As are 0.56 ⁇ , 0.98 ⁇ , 1 .14cm. Therefore, it is possible to adjust the lattice constant by adjusting the ratio of Al, Ga, In and N, P, As. As a result, it is possible to perform epitaxial growth while suppressing the above-described island-like growth and maintaining a strain between the barrier layer 109 and the channel layer 108. Thereby, the nitride semiconductor of this invention can be stably produced by epitaxial growth.
  • the substrate temperature is set to a first temperature of 950 ° C. or more and 1070 ° C. or less during crystal growth of the channel layer 108, and the substrate temperature is set to 980 ° C. during crystal growth of the barrier layer 109.
  • the second temperature is set to 1070 ° C. or lower. That is, the growth temperature of the channel layer 108 and the barrier layer 109 is set to a relatively high temperature.
  • the balance between the adsorption and desorption of atoms and precursors on the crystal surface during crystal growth and the movement (migration) of atoms on the growth surface is improved, and the unevenness of the growth surface is suppressed.
  • the 2DEG concentration can be increased and the distribution of the 2DEG concentration in the wafer surface can be improved.
  • the following can be considered as specific reasons for this improvement.
  • impurities such as C (functioning as a donor trap in the 2DEG generation region) can be prevented from being taken into the nitride semiconductor during crystal growth.
  • the 2DEG concentration in the same Al composition can be increased, and the variation of the 2DEG concentration distribution in the wafer surface can be suppressed to improve the 2DEG concentration in the wafer surface distribution.
  • a chip having uniform device characteristics can be manufactured, which can contribute to an improvement in yield.
  • the nitride semiconductor sample in FIG. 1 was analyzed by SIMS (Secondary Ion Mass Spectrometry). As a result, the barrier layer 109 and 200 nm adjacent to the barrier layer 109 in the stacking direction were included in the stacked structure. In the adjacent regions 190a and 190b, the concentration of C as the main impurity was confirmed to be 1.0 ⁇ 10 18 cm ⁇ 3 or less, or the detection limit of the SIMS device was 1.0 ⁇ 10 17 cm ⁇ 3 or less.
  • the breakdown voltage GaN layer 107 as a C-added layer having a C concentration of 1.0 ⁇ 10 19 cm ⁇ 3 or more is formed in a region excluding the barrier layer 109 and the adjacent regions 190a and 190b. include.
  • the characteristic of the electronic device provided with this nitride semiconductor can be improved.
  • the withstand voltage in the vertical direction (the stacking direction) of the electronic device can be improved.
  • the concentration and mobility of 2DEG can be increased. As a result, a chip having uniform device characteristics can be manufactured, which can contribute to an improvement in yield.
  • the full width at half maximum of the X-ray diffraction by the (0002) plane is 800 arcsec or less in the region closer to the Si substrate 101 than the barrier layer 109 in the stacking direction.
  • the nitride semiconductor of the present invention is On the substrate, it has a laminated structure in which at least a buffer layer, a channel layer made of GaN, and a barrier layer that forms a heterojunction with this channel layer are laminated in this order,
  • the barrier layer includes Al ( ⁇ ) In ( ⁇ ) Ga (1- ⁇ - ⁇ ) As ( ⁇ ) P ( ⁇ ) N (1- ⁇ - ⁇ ) (where 0 ⁇ ⁇ ⁇ 1, 0 ⁇ ⁇ ⁇ 1, ⁇ + ⁇ ⁇ 1, 0 ⁇ ⁇ ⁇ 1, 0 ⁇ ⁇ ⁇ 1, and ⁇ + ⁇ ⁇ 1).
  • the Al composition in a portion far from the substrate is higher than the Al composition in a portion near the substrate.
  • the lattice constant difference between these layers (AlN having a high AlN or Al composition) and the GaN channel layer becomes excessively large.
  • the Al composition of the portion of the barrier layer far from the substrate is lower than the Al composition of the portion close to the substrate, the lattice constant of the portion close to the substrate (underside portion) is increased during the crystal growth of the barrier layer. It becomes smaller than the lattice constant of the part far from the substrate. Thereby, it is estimated that the initial growth becomes a three-dimensional island shape, and on the contrary, the strain is relaxed, the two-dimensional gas concentration is lowered, or the 2DEG mobility is lowered by scattering.
  • the barrier layer is made of Al ( ⁇ ) In ( ⁇ ) Ga (1- ⁇ - ⁇ ) As ( ⁇ ) P ( ⁇ ) N (1- ⁇ - ⁇ ) (where 0 ⁇ ⁇ ⁇ 1, 0 ⁇ ⁇ ⁇ 1, ⁇ + ⁇ ⁇ 1, 0 ⁇ ⁇ ⁇ 1, 0 ⁇ ⁇ ⁇ 1, and ⁇ + ⁇ ⁇ 1), and the portion of the barrier layer far from the substrate is Al.
  • the composition is higher than the Al composition in the portion close to the substrate.
  • the lattice constant difference between the barrier layer and the GaN channel layer is increased moderately, and the lattice constant of the portion of the barrier layer close to the substrate (the portion on the base side) is the lattice constant of the portion far from the substrate. Bigger than.
  • the strain between the barrier layer and the channel layer can be maintained, and island-like growth at the lower part of the barrier layer, that is, the upper part of the channel layer can be suppressed.
  • the 2DEG concentration can be increased.
  • the 2DEG mobility can be increased while the interface between the barrier layer and the channel layer is kept flat. Thereby, the characteristic of the electronic device provided with this nitride semiconductor can be improved.
  • the lattice constant can be adjusted by putting In at the Al site and As or P at the N site.
  • the atomic radii of Al, Ga, and In are 1.18 ⁇ , 1.36 ⁇ , and 1.56 ⁇ , respectively, and the atomic radii of N, P, and As are 0.56 ⁇ , 0.98 ⁇ , 1 .14cm. Therefore, it is possible to adjust the lattice constant by adjusting the ratio of Al, Ga, In and N, P, As. As a result, it is possible to perform epitaxial growth while suppressing the above-described island-like growth and maintaining a strain between the barrier layer and the channel layer. Therefore, the nitride semiconductor of the present invention can be stably produced by epitaxial growth.
  • the C concentration is 1.0 ⁇ 10 18 cm ⁇ 3 or less in the barrier layer and an adjacent region within 200 nm adjacent to the barrier layer with respect to the stacking direction. It is characterized by being.
  • the C (carbon) concentration is 1.0 ⁇ 10 18 in an adjacent region within 200 nm adjacent to the barrier layer and the barrier layer in the stacked structure in the stacked structure. cm ⁇ 3 or less. That is, in the 2DEG generation region, a state in which there is little impurity such as C, which has a high possibility of functioning as a donor trap, is created. As a result, a decrease in 2DEG concentration can be avoided more reliably. Thereby, the characteristic of the electronic device provided with this nitride semiconductor can be improved.
  • the C concentration is 1.0 ⁇ 10 19 in a region excluding the barrier layer and an adjacent region within 200 nm adjacent to the barrier layer with respect to the direction of the stack in the stacked structure.
  • a nitride semiconductor comprising a C-added layer of cm ⁇ 3 or more.
  • a C-added layer having a C concentration of 1.0 ⁇ 10 19 cm ⁇ 3 or more is included in the stacked structure.
  • the C-added layer exists in a region excluding an adjacent region within 200 nm adjacent to the barrier layer with respect to the barrier layer and the stacking direction.
  • the full width at half maximum of X-ray diffraction by the (0002) plane is 800 arcsec or less in a region closer to the substrate than the barrier layer in the stacked structure in the stacked structure.
  • the full width at half maximum of the X-ray diffraction by the (0002) plane is 800 arcsec or less in a region closer to the substrate than the barrier layer in the stacked structure in the stacked structure. That is, the crystallinity of the channel layer made of GaN is good and there are few dislocations. As a result, dislocations in the barrier layer are suppressed, and the number of electron trap sites originating from the dislocations is reduced. Thereby, the characteristic of the electronic device provided with this nitride semiconductor can be improved.
  • the method for producing a nitride semiconductor according to the present invention is a method for producing a nitride semiconductor for producing the nitride semiconductor, On the substrate, at least the buffer layer, the channel layer, and the barrier layer are sequentially grown and stacked, During crystal growth of the channel layer, the temperature of the substrate is set to a first temperature of 950 ° C. or higher and 1070 ° C. or lower, The temperature of the substrate is set to a second temperature of 980 ° C. or higher and 1070 ° C. or lower during crystal growth of the barrier layer.
  • the temperature of the substrate is set to a first temperature of 950 ° C. or more and 1070 ° C. or less during crystal growth of the channel layer, and during crystal growth of the barrier layer,
  • the temperature of the substrate is set to a second temperature of 980 ° C. or higher and 1070 ° C. or lower. That is, the growth temperature of the channel layer and the barrier layer is set to a relatively high temperature.
  • An electronic device includes the nitride semiconductor described above.
  • the 2DEG concentration can be increased.
  • the 2DEG mobility can be increased while the interface between the barrier layer and the channel layer is kept flat. Therefore, in the electronic device of the present invention, the characteristics can be improved. In addition, the electronic device can be manufactured stably and with a high yield.
  • each layer of the nitride semiconductor of FIG. 1 are not limited to the values described above, but can be changed according to wafer warpage adjustment or the like. It is.
  • the components in each embodiment can be combined as appropriate as long as they are compatible with the other embodiments.
  • GaN cap layer 101 Si substrate 102 AlN initial growth layer 105 AlGaN buffer layer 106 Multilayer buffer layer 106 107 breakdown voltage GaN layer 108 GaN channel layer 109 Al ( ⁇ ) Ga (1- ⁇ ) N barrier layer 109 110 GaN cap layer

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Abstract

本発明の窒化物半導体は、基板（１０１）上に、少なくともバッファ層（１０５，１０６）と、ＧａＮからなるチャネル層（１０８）と、このチャネル層とヘテロ接合をなす障壁層（１０９）とがこの順に積層された積層構造を備える。障壁層（１０９）は、Ａｌ（α）Ｉｎ（β）Ｇａ（1－α－β）Ａｓ（γ）Ｐ（δ）Ｎ（１－γ－δ）（ただし、０≦α≦１、０≦β≦１、α＋β≦１、０≦γ＜１、０≦δ＜１、γ＋δ＜１である。）からなる。障壁層（１０９）のうち基板（１０１）から遠い部分（１０９ｂ）のＡｌ組成が基板（１０１）に近い部分（１０９ａ）のＡｌ組成よりも高い。

Description

窒化物半導体、窒化物半導体の製造方法、および電子デバイス
　この発明は窒化物半導体に関し、より詳しくは、ヘテロ接合を含む窒化物半導体に関する。
　また、この発明は、そのような窒化物半導体を製造する窒化物半導体の製造方法に関する。
　また、この発明は、そのような窒化物半導体を備えた電子デバイスに関する。
　従来、この種の電子デバイスとしては、例えば特許文献１（ＵＳ　６８４９８８２　Ｂ２）に開示されているように、ＡｌＧａＮ層とＧａＮ層からなるヘテロ接合を含む窒化物半導体を備えた高電子移動度トランジスタ（High Electron Mobility Transistor：以下「ＨＥＭＴ」という。）が知られている。
　一般的なＨＥＭＴは、サファイアやＳｉなどの基板の上に形成されたバッファ層と、ＧａＮチャネル層と、このＧａＮチャネル層の上に形成され、このＧａＮチャネル層とヘテロ接合をなすＡｌＧａＮ障壁層と、ＡｌＧａＮ障壁層の上方に形成されたゲート電極と、このゲート電極の両側に形成され、上記ヘテロ接合の界面に形成された２次元電子ガス（２ Dimensional Electron Gas：以下、適宜「２ＤＥＧ」と略称する。）とオーミック接触するソース電極及びドレイン電極とを備えている。
　このように、電子デバイス用の窒化物半導体の場合、一般に、チャネル層の材料としてはＧａＮ、障壁層の材料としてはＡｌＧａＮが用いられる。ＡｌＧａＮ層とＧａＮ層からなるヘテロ接合では、ＧａＮ結晶内部にｃ軸方向に沿って自発分極が生じる。さらに、ｃ軸方向にＧａＮよりも格子定数の小さいＡｌＧａＮ層を成長させると、ＡｌＧａＮ層に引っ張り応力が生じ、ＡｌＧａＮ層内にピエゾ分極が発生する。これら２つの分極効果により、ＡｌＧａＮ／ＧａＮヘテロ接合界面には正の固定電荷が生じる。この固定電荷により、ＡｌＧａＮ／ＧａＮ界面のＧａＮ側には高濃度の２ＤＥＧが形成される。ＡｌＧａＮ障壁層とＧａＮチャネル層との間には、２ＤＥＧの移動度を向上させるため、ＡｌＮスペーサ層が挿入されたり、障壁層の表面に障壁層の酸化防止のためのキャップＧａＮが形成されたりする場合もある。
　また、窒化物半導体の結晶成長には、分子線エピタキシ（以下「ＭＢＥ」という。）法、有機金属気相成長法（以下「ＭＯＣＶＤ」という。）等があるが、窒化物半導体を備えたデバイスを量産する場合、温度制御、ウエハ面内均一性、メンテナンス性に優れたＭＯＣＶＤを使用することが多い。
米国特許第６８４９８８２号明細書（ＵＳ　６８４９８８２　Ｂ２）
　ＨＥＭＴのような電子デバイスでは、性能向上のために、２ＤＥＧの濃度および移動度を高めることが求められている。
　ここで、特許文献１には、ＡｌＧａＮ障壁層の下にＡｌＮスペーサ層を挿入したり、ＡｌＧａＮ障壁層のうち基板に近い部分のＡｌ組成が基板から遠い部分のＡｌ組成より高くなるように層を設計して、キャリアの散乱を抑制し、２ＤＥＧの移動度を改善する仕方が提示されている。
　しかしながら、ＡｌＧａＮ障壁層の下にＡｌＮスペーサ層を挿入すると、ＡｌＮスペーサ層とその上に成長する障壁層との間の格子定数の差異から、ＡｌＧａＮ障壁層が３次元的に成長する場合がある。その場合、ＡｌＧａＮ障壁層とＧａＮチャネル層との間の歪が緩和されて、充分な２ＤＥＧ濃度が発生しないという問題が生ずる。
　そこで、この発明の課題は、ヘテロ接合を含む窒化物半導体であって、２ＤＥＧの濃度および移動度を高め得るものを提供することにある。
　また、この発明の課題は、そのような窒化物半導体を製造する窒化物半導体の製造方法であって、２ＤＥＧ濃度を高め、さらに２ＤＥＧ濃度のウエハ面内分布を改善できるものを提供することにある。
　また、この発明は、そのような窒化物半導体を備えた電子デバイスを提供することにある。
　上記課題を解決するため、この発明の窒化物半導体は、
　基板上に、少なくともバッファ層と、ＧａＮからなるチャネル層と、このチャネル層とヘテロ接合をなす障壁層とがこの順に積層された積層構造を備え、
　上記障壁層は、Ａｌ（α）Ｉｎ（β）Ｇａ（1－α－β）Ａｓ（γ）Ｐ（δ）Ｎ（１－γ－δ）（ただし、０≦α≦１、０≦β≦１、α＋β≦１、０≦γ＜１、０≦δ＜１、γ＋δ＜１である。）からなり、
　上記障壁層のうち上記基板から遠い部分のＡｌ組成が上記基板に近い部分のＡｌ組成よりも高いことを特徴とする。
　この発明の窒化物半導体の製造方法は、上記窒化物半導体を製造する窒化物半導体の製造方法であって、
　上記基板上に、少なくとも上記バッファ層と、上記チャネル層と、上記障壁層とを順次結晶成長させて積層し、
　上記チャネル層の結晶成長時に、上記基板の温度を９５０℃以上、１０７０℃以下の第１の温度に設定し、
　上記障壁層の結晶成長時に、上記基板の温度を９８０℃以上、１０７０℃以下の第２の温度に設定することを特徴とする。
　この発明の電子デバイスは、上記窒化物半導体を備えたことを特徴とする。
　以上より明らかなように、この発明の窒化物半導体によれば、２ＤＥＧの濃度および移動度を高めることができる。
　また、この発明の窒化物半導体の製造方法によれば、製造された窒化物半導体の２ＤＥＧ濃度を高め、さらに２ＤＥＧ濃度のウエハ面内分布を改善することができる。
　また、この発明の電子デバイスによれば、特性を向上させることができる。また、この電子デバイスは、安定して歩留良く製造され得る。
この発明の一実施形態の窒化物半導体の断面構造を示す図である。 図１の窒化物半導体を備えた電子デバイスとしてのＨＥＭＴの断面構造を示す図である。 第１比較例としての窒化物半導体の断面構造を示す図である。 第２比較例としての窒化物半導体の断面構造を示す図である。
　以下、この発明の実施の形態を、図面を参照しながら詳細に説明する。
　（第１実施形態）
　図１は、この発明の一実施形態の窒化物半導体の断面構造を示している。
　この窒化物半導体は、Ｂ（ボロン）ドープされたＳｉ基板１０１上に、ＡｌＮからなる厚さ１００ｎｍのＡｌＮ初期成長層１０２と、ＡｌＧａＮバッファ層１０５と、多層膜バッファ層１０６と、Ｃ（炭素）が添加された厚さ６００ｎｍの耐圧ＧａＮ層１０７と、厚さ１０００ｎｍのＧａＮチャネル層１０８と、厚さ２０ｎｍの障壁層１０９と、厚さ１ｎｍのＧａＮキャップ層１１０とが、この順に積層された積層構造を備えている。ＡｌＧａＮバッファ層１０５では、厚さ２００ｎｍのＡｌ０．７Ｇａ０．３Ｎ層１０３と、厚さ４００ｎｍのＡｌ０．４Ｇａ０．６Ｎ層１０４とが、この順に積層されている。多層膜バッファ層１０６では、ＡｌＮ（厚さ３ｎｍ）／Ａｌ０．８Ｇａ０．２Ｎ（厚さ５ｎｍ）／ＡｌＮ（厚さ３ｎｍ）／Ａｌ０．２５Ｇａ０．７５Ｎ（厚さ２５ｎｍ）が、６０回繰り返し積層されている。
　耐圧ＧａＮ層１０７のＣ濃度は、１．０×１０１９ｃｍ－３以上、この例では２．０×１０１９ｃｍ－３に設定されている。
　障壁層１０９は、この例ではＡｌ（α）Ｇａ（1－α）Ｎ（ただし、０≦α≦１である。）からなる。積層方向に関して、障壁層１０９のうちＳｉ基板１０１から遠い部分１０９ｂのＡｌ組成（この例では、α＝０．２０）がＳｉ基板１０１に近い部分１０９ａのＡｌ組成（この例では、α＝０．１８）よりも高くなっている。この例では、障壁層１０９のＡｌ組成は、積層方向に関して、α＝０．１８からα＝０．２０へリニアに変化している。
　Ａｌ（α）Ｇａ（1－α）Ｎからなる障壁層１０９とＧａＮからなるチャネル層１０８とは、ヘテロ接合を構成している。障壁層１０９とチャネル層１０８とが構成するヘテロ接合のチャネル層１０８側の領域（後述の隣接領域１９０ａ）に、図示しない２次元電子ガス（２ＤＥＧ）が形成されている。
　なお、上記積層構造をなす各層の膜厚、組成は、上に記載された数値に限定されるわけではなく、ウエハの反り調整等に応じて変化させることが可能である。
　図１の窒化物半導体は、例えば次の製造方法によって製造される。
　先ず、Ｓｉ基板１０１の表面酸化膜（自然酸化膜）を、フッ酸系のエッチャントで除去する。続いて、そのＳｉ基板１０１を有機金属気相成長（ＭＯＣＶＤ）装置にセットする。Ｓｉ基板１０１の温度（以下「基板温度」という。）を１１００℃に設定し、ＭＯＣＶＤ装置のチャンバ圧力を１３．３ｋＰａに設定して、Ｓｉ基板１０１の表面のクリーニングを行う。次に、基板温度・チャンバ圧力を一定とし、チャンバ内にアンモニアＮＨ３を流すことによって、Ｓｉ基板１０１の表面を窒化する。続いて、ＡｌＮ初期成長層１０２を２００ｎｍを成長させる。続いて、基板温度を１１５０℃に設定して、厚さ２００ｎｍのＡｌ０．７Ｇａ０．３Ｎ層１０３と、厚さ４００ｎｍのＡｌ０．４Ｇａ０．６Ｎ層１０４とを成長させて、ＡｌＧａＮバッファ層１０５を形成する。続いて、ＡｌＮ（厚さ３ｎｍ）／Ａｌ０．８Ｇａ０．２Ｎ（厚さ５ｎｍ）／ＡｌＮ（厚さ３ｎｍ）／Ａｌ０．２５Ｇａ０．７５Ｎ（厚さ２５ｎｍ）を６０回繰り返し成長させて、多層膜バッファ層１０６を形成する。
　続いて、基板温度を９１２℃に設定して、Ｃ（炭素）が１．０×１０１９ｃｍ－３以上の濃度、この例では２．０×１０１９ｃｍ－３の濃度で添加されたＣ添加層としての厚さ６００ｎｍの耐圧ＧａＮ層１０７を成長させる。
　続いて、基板温度を９５０℃以上、１０７０℃以下の第１の温度（この例では、９８８℃）に設定して、厚さ１０００ｎｍのＧａＮチャネル層１０８を成長させる。
　続いて、この例では、基板温度を９８０℃以上、１０７０℃以下の第２の温度（この例では、１０１３℃）に設定して、Ａｌ（α）Ｇａ（1－α）Ｎからなる障壁層１０９を成長させる。ここで、ＭＯＣＶＤの原料ガスであるＴＭＡ（トリメチルアルミニウム）とＴＭＧ（トリメチルガリウム）の流量を可変して調整することによって、障壁層１０９のＡｌ組成（α）を、成長方向（積層方向）に関して、α＝０．１８からα＝０．２０へリニアに変化させた。
　この後、Ａｌ（α）Ｇａ（1－α）Ｎ障壁層１０９の上に、厚さ１ｎｍのＧａＮキャップ層１１０を成長させる。
　（第２実施形態）
　図２は、図１の窒化物半導体を備えたこの発明の一実施形態の電子デバイスとしての高電子移動度トランジスタ（ＨＥＭＴ）の断面構造を示している。なお、図２において、図１中の構成要素と同じ構成要素には同じ符号を付している。
　この電界効果トランジスタは、図１の窒化物半導体（構成要素１０１～１１０を含む。）上に、追加の構成要素２３５～２４１、および、２１２～２１４を備えている。すなわち、図１の窒化物半導体上に、略全域に堆積された第１窒化膜２３５と、ゲート電極形成のために第１窒化膜２３５に形成された開口部２３６と、第１窒化膜２３５上に堆積されゲート絶縁膜としてパターン加工された第２窒化膜２３７と、この第２窒化膜２３７上に形成されたゲート電極２３８と、ゲート電極２３８の両側に離間した箇所に第１窒化膜２３５を貫通して形成されたオーミックコンタクト部２３９，２３９と、それらのオーミックコンタクト部２３９，２３９にそれぞれ形成されたソースオーミック電極２４０、ドレインオーミック電極２４１とを備えている。さらに、それらの上に、略全域に堆積された第１酸化膜２１２と、第１酸化膜２１２を貫通してソースオーミック電極２４０、ドレインオーミック電極２４１にそれぞれ導通するように形成されたソース配線電極２１３、ドレイン配線電極２１４を備えている。
　上記ソースオーミック電極２４０およびドレインオーミック電極２４１は、Ｔｉ／Ａｌ合金からなるオーミック電極であり、障壁層１０９とチャネル層１０８とのヘテロ接合界面に沿って形成される２ＤＥＧ（図示せず）とそれぞれオーミック接触している。また、ゲート電極２３８は、Ｗ／ＷＮ積層構造からなる電極である。
　この電界効果トランジスタは、図１の窒化物半導体（構成要素１０１～１１０を含むウエハ）上に、フォトリソグラフィ工程を含む公知のプロセスを適用して製造され得る。
　（比較例１）
　図３は、図１の窒化物半導体に対する、比較例１としての窒化物半導体の断面構造を示している。なお、図３において、図１中の構成要素と同じ構成要素には同じ符号を付して、重複する説明を省略する。
　この図３の窒化物半導体は、図１の窒化物半導体に対して、ＧａＮチャネル層１０８とＡｌ（α）Ｇａ（1－α）Ｎ障壁層１０９′との間にＡｌ０．８Ｇａ０．２Ｎスペーサ層１３１が介挿されている点と、積層方向に関して障壁層１０９′のＡｌ組成がα＝０．２０で一定になっている点とが、異なっている。それらの点以外の構成は、図１の窒化物半導体におけるのと同じになっている。
　この図３の窒化物半導体に対して、図１の窒化物半導体を用いた場合と同様に、図２中に示した構成要素２３５～２４１、および、２１２～２１４を追加することによって、高電子移動度トランジスタ（ＨＥＭＴ）を作製した。
　図１の窒化物半導体を備えたＨＥＭＴ（これを「実施例１のＨＥＭＴ」と呼ぶ。）と図３の窒化物半導体を備えたＨＥＭＴ（これを「比較例１のＨＥＭＴ」と呼ぶ。）とに関して、負荷試験での歩留を比較した。ここで、負荷試験は、２ＤＥＧ濃度、移動度の低下により影響を受ける項目として、オン抵抗の変動（コラプス特性）と、電界上昇による素子破壊等の信頼性に関する項目を含んでいる。
　オン抵抗の変動（コラプス特性）は、次のようにして測定する。
ｉ）　ゲート電圧Ｖｇ＝０Ｖの状態で、ソース・ドレイン間に一定電流（例えば、０．６Ａ）を流して、初期のオン抵抗を測定する（このときのオン抵抗をＲ１とする。）。
ii）　ゲート電圧Ｖｇ＝－１０Ｖ（オフ状態）で、ソース・ドレイン間電圧Ｖｓｄを４００Ｖに期間１００ｍｓｅｃだけ保つ。
iii）　ゲート電圧Ｖｇ、ソース・ドレイン間電圧Ｖｓｄをいずれもオフして、期間１００ｍｓｅｃだけ待機する。
iv）　ゲート電圧Ｖｇ＝０Ｖの状態で、ソース・ドレイン間に一定電流（この例では、０．６Ａ）を流して、後のオン抵抗を測定する（このときのオン抵抗をＲ２とする。）。
ｖ）　オン抵抗の変動（＝Ｒ２／Ｒ１）が１．２以下であるか否かを測定する。そして、オン抵抗の変動（＝Ｒ２／Ｒ１）が１．２以下であればＯＫ（合格）と判定する一方、１．２超であればＮＧ（不合格）と判定する。
　電界上昇による素子破壊は、次のようにして測定する。すなわち、ゲート電圧Ｖｇ＝－１０Ｖ（オフ状態）で、ソース・ドレイン間電圧Ｖｓｄを０Ｖから１０００Ｖまで印加する。そして、素子（ＨＥＭＴ）が破壊されなければＯＫ（合格）と判定する一方、破壊されればＮＧ（不合格）と判定する。
　実際に負荷試験を行ったところ、実施例１のＨＥＭＴの負荷試験での歩留は、８５．４％であった。これに対して、比較例１のＨＥＭＴの負荷試験での歩留は、５５．３％であった。このように、実施例１のＨＥＭＴによれば、比較例１のＨＥＭＴに比して、負荷試験での歩留を改善できた。
　このように負荷試験での歩留を改善できた理由は、次のように考えられる。すなわち、実施例１のＨＥＭＴでは、Ａｌ（α）Ｇａ（1－α）Ｎからなる障壁層１０９のうちＳｉ基板１０１から遠い部分１０９ｂのＡｌ組成（α＝０．２０）がＳｉ基板１０１に近い部分１０９ａのＡｌ組成（α＝０．１８）よりも高くなっている。したがって、障壁層１０９とチャネル層１０８との間の格子定数差が適度に大きくなるとともに、障壁層１０９のうちＳｉ基板１０１に近い部分（下地側の部分）の格子定数がＳｉ基板１０１から遠い部分の格子定数よりも大きくなる。これにより、障壁層１０９とチャネル層１０８との間の歪を維持して、障壁層１０９の下部、つまりチャネル層１０８の上部での島状成長を抑制できる。この結果、２ＤＥＧ濃度を高めることができる。また、障壁層１０９とチャネル層１０８との間の界面の平坦化を保って、２ＤＥＧ移動度を高めることができる。これにより、この窒化物半導体を備えた電子デバイス（上の例ではＨＥＭＴ）の特性を向上させることができる。
　特に、障壁層１０９の結晶成長中、障壁層１０９のうち下地側の部分（Ｓｉ基板１０１に近い部分）の格子定数がその上に成長される部分（Ｓｉ基板１０１から遠い部分）の格子定数よりも大きい場合、不純物、特にＣ（炭素）の取込みが抑制されて、電子をトラップするサイトが少なくなり、２ＤＥＧ濃度が保持されると推定される。この原因は不明だが、１０００℃付近の成長温度でのＡｌＧａＮ系の結晶成長の場合は、その傾向が見られる。
　（比較例２）
　図４は、図１の窒化物半導体に対する、比較例２としての窒化物半導体の断面構造を示している。なお、図４において、図１中の構成要素と同じ構成要素には同じ符号を付して、重複する説明を省略する。
　この図４の窒化物半導体は、図１の窒化物半導体に対して、障壁層１０９に代わる障壁層１４１を備えた点が異なっている。障壁層１４１は、厚さ２０ｎｍのＡｌ（α）Ｇａ（1－α）Ｎ（ただし、０≦α≦１である。）からなっている。この例では、障壁層１４１のＡｌ組成は、ＭＯＣＶＤの原料ガスであるＴＭＡ（トリメチルアルミニウム）とＴＭＧ（トリメチルガリウム）の流量を可変して調整することによって、障壁層１０９のＡｌ組成とは逆に、成長方向（積層方向）に関して、α＝０．２０からα＝０．１８へリニアに変化している。つまり、障壁層１４１のうちＳｉ基板１０１から遠い部分１４１ｂのＡｌ組成（α＝０．１８）がＳｉ基板１０１に近い部分１４１ａのＡｌ組成（α＝０．２０）よりも低くなっている。その点以外の構成は、図１の窒化物半導体におけるのと同じになっている。
　この図４の窒化物半導体に対して、図１の窒化物半導体を用いた場合と同様に、図２中に示した構成要素２３５～２４１、および、２１２～２１４を追加することによって、高電子移動度トランジスタ（ＨＥＭＴ）を作製した。
　図１の窒化物半導体を備えたＨＥＭＴ（実施例１のＨＥＭＴ）と図４の窒化物半導体を備えたＨＥＭＴ（これを「比較例２のＨＥＭＴ」と呼ぶ。）とに関して、負荷試験での歩留を比較した。ここで、負荷試験は、比較例１のＨＥＭＴの場合と同様に、２ＤＥＧ濃度、移動度の低下により影響を受ける項目として、オン抵抗の変動（コラプス特性）と、電界上昇による素子破壊等の信頼性に関する項目を含んでいる。
　実際に負荷試験を行ったところ、実施例１のＨＥＭＴの負荷試験での歩留は、既述のように８５．４％であった。これに対して、比較例２のＨＥＭＴの負荷試験での歩留は、６７．５％であった。このように、実施例１のＨＥＭＴによれば、比較例２のＨＥＭＴに比して、負荷試験での歩留を改善できた。このように負荷試験での歩留を改善できた理由は、比較例１に関して述べたのと同様に考えられる。
　（第３実施形態）
　（障壁層の組成について）
　図１の窒化物半導体では、Ａｌ（α）Ｇａ（1－α）Ｎからなる障壁層１０９の組成に関して、Ａｌ組成は、成長方向（積層方向）に関して、α＝０．１８からα＝０．２０へリニアに変化しているものとした。しかしながら、障壁層１０９のＡｌ組成は、成長方向にリニアに変化する場合だけでなく、階段状に変化してもよい。つまり、障壁層１０９のうちＳｉ基板１０１から遠い部分のＡｌ組成がＳｉ基板１０１に近い部分のＡｌ組成よりも高くなっていればよい。
　また、図１の窒化物半導体では、障壁層１０９はＡｌ（α）Ｇａ（1－α）Ｎからなるものとしたが、これに限られるものではない。障壁層１０９はＡｌ（α）Ｉｎ（β）Ｇａ（1－α－β）Ａｓ（γ）Ｐ（δ）Ｎ（１－γ－δ）（ただし、０≦α≦１、０≦β≦１、α＋β≦１、０≦γ＜１、０≦δ＜１、γ＋δ＜１である。）からなっていてもよい。すなわち、障壁層１０９の組成に関して、ＡｌのサイトにＩｎを入れ、ＮのサイトにＡｓもしくはＰ等を入れることにより、格子定数が調整することが可能となる。知られているように、Ａｌ、Ｇａ、Ｉｎの原子半径はそれぞれ１．１８Å、１．３６Å、１．５６Åであり、Ｎ、Ｐ、Ａｓの原子半径はそれぞれ０．５６Å、０．９８Å、１．１４Åである。したがって、Ａｌ、Ｇａ、ＩｎおよびＮ、Ｐ、Ａｓの比率を調整することによって、格子定数を調整することが可能となる。これにより、上述の島状成長を抑制しつつ、さらに障壁層１０９とチャネル層１０８との間の歪を保った状態で、エピタキシャル成長することが可能となる。これにより、この発明の窒化物半導体を、エピタキシャル成長によって、安定して作製できる。
　（第４実施形態）
　（結晶成長の温度について）
　図１の窒化物半導体では、チャネル層１０８の結晶成長時に、基板温度を９５０℃以上、１０７０℃以下の第１の温度に設定し、また、障壁層１０９の結晶成長時に、基板温度を９８０℃以上、１０７０℃以下の第２の温度に設定している。つまり、チャネル層１０８、障壁層１０９の成長温度を比較的高温に設定している。これにより、結晶成長中の結晶表面の原子、前駆体の吸着、離脱、及び成長表面の原子の移動（マイグレーション）のバランスが良好となり、成長表面の凹凸が抑制される。この結果、製造された窒化物半導体において、２ＤＥＧ濃度を高め、さらに２ＤＥＧ濃度のウエハ面内分布を改善することができる。
　この改善の理由として、具体的には次のことが考えられる。まず、成長温度（基板温度）を高温にすることで、結晶成長中にＣ等の不純物（２ＤＥＧ発生領域においてドナートラップとして機能する）が窒化物半導体に取込まれるのを抑制することができる。このことにより、同一Ａｌ組成における２ＤＥＧ濃度を高め、さらにウエハ面内での２ＤＥＧ濃度分布のばらつきを抑制して、２ＤＥＧ濃度のウエハ面内分布を改善できる。ひいては、デバイス特性の揃ったチップを製造できて、歩留向上に寄与することができる。
　なお、成長温度が高すぎると、結晶構成元素の離脱が影響し、成長表面の凹凸が激しくなったり、結晶性が低下することが考えられる。
　（第５実施形態）
　（Ｃ濃度について）
　図１の窒化物半導体のサンプルをＳＩＭＳ（２次イオン質量分析法：Secondary Ion Mass Spectrometry）で解析したところ、上記積層構造内で、障壁層１０９、および、積層方向に関して障壁層１０９に隣接した２００ｎｍ以内の隣接領域１９０ａ，１９０ｂでは、主たる不純物であるＣ濃度が１．０×１０１８ｃｍ－３以下、もしくはＳＩＭＳ装置の検出限界１．０×１０１７ｃｍ－３以下であることを確認した。
　このことにより、特に障壁層１０９からＳｉ基板１０１に近い側の隣接領域１９０ａでＣ濃度が１．０×１０１８ｃｍ－３以下であることにより、２ＤＥＧ発生領域において、ドナートラップとして機能する可能性が高いＣ等の不純物が少ない状態が生まれる。この結果、２ＤＥＧ濃度の低下をより確実に避けることができる。これにより、この窒化物半導体を備えた電子デバイスの特性を向上させることができる。
　また、図１の窒化物半導体では、障壁層１０９および隣接領域１９０ａ，１９０ｂを除いた領域に、Ｃ濃度が１．０×１０１９ｃｍ－３以上であるＣ添加層としての耐圧ＧａＮ層１０７が含まれている。これにより、この窒化物半導体を備えた電子デバイスの特性を向上させることができる。特に、電子デバイスの縦方向（上記積層の方向）の耐圧を向上させることができる。また、２ＤＥＧの濃度および移動度を高めることができる。ひいては、デバイス特性の揃ったチップを製造できて、歩留向上に寄与することができる。
　（第６実施形態）
　（Ｘ線回折の半値全幅について）
　図１の窒化物半導体の、積層方向に関して障壁層１０９よりもＳｉ基板１０１に近い領域、具体的には、ＧａＮチャネル層１０８からＳｉ基板１０１までの領域について、（０００２）面よるＸ線回折を観測したところ、Ｘ線回折の半値全幅が６２０ａｒｃｓｅｃであった。この観測結果は、ＧａＮチャネル層１０８等の結晶性が良好であり、転位が少ないことを示している。この結果、障壁層１０９の転位も抑えられて、転位が起源となる電子のトラップサイト等が少なくなる。
　この観測結果から分かるように、積層方向に関して障壁層１０９よりもＳｉ基板１０１に近い領域について、（０００２）面よるＸ線回折の半値全幅が８００ａｒｃｓｅｃ以下であるのが望ましい。これにより、この窒化物半導体を備えた電子デバイスの特性を向上させることができる。ひいては、デバイス特性の揃ったチップを製造できて、歩留向上に寄与することができる。
　以上より明らかなように、この発明の窒化物半導体は、
　基板上に、少なくともバッファ層と、ＧａＮからなるチャネル層と、このチャネル層とヘテロ接合をなす障壁層とがこの順に積層された積層構造を備え、
　上記障壁層は、Ａｌ（α）Ｉｎ（β）Ｇａ（1－α－β）Ａｓ（γ）Ｐ（δ）Ｎ（１－γ－δ）（ただし、０≦α≦１、０≦β≦１、α＋β≦１、０≦γ＜１、０≦δ＜１、γ＋δ＜１である。）からなり、
　上記障壁層のうち上記基板から遠い部分のＡｌ組成が上記基板に近い部分のＡｌ組成よりも高いことを特徴とする。
　仮にＧａＮチャネル層の上にＡｌＮやＡｌ組成が高いＡｌＧａＮを直接成長させれば、これらの層（ＡｌＮやＡｌ組成が高いＡｌＧａＮ）とＧａＮチャネル層との間の格子定数差が過度に大きくなる。また、仮に障壁層のうち上記基板から遠い部分のＡｌ組成が上記基板に近い部分のＡｌ組成よりも低ければ、障壁層の結晶成長中、基板に近い部分（下地側の部分）の格子定数が基板から遠い部分の格子定数よりも小さくなる。これにより、初期成長が３次元的な島状になり、逆に歪が緩和されて、２次元ガス濃度が低下したり、散乱により２ＤＥＧ移動度が低下することが推定される。または、障壁層の結晶成長中、障壁層のうち下地側の部分（基板に近い部分）の格子定数がその上に成長される部分（基板から遠い部分）の格子定数よりも小さい場合、不純物、特にＣ（炭素）の取り込みが大きくなる可能性が考えられる。この原因は不明だが、１０００℃付近の成長温度でのＡｌＧａＮ系の結晶成長については、その傾向が見られる。
　そこで、この発明の窒化物半導体では、上記障壁層は、Ａｌ（α）Ｉｎ（β）Ｇａ（1－α－β）Ａｓ（γ）Ｐ（δ）Ｎ（１－γ－δ）（ただし、０≦α≦１、０≦β≦１、α＋β≦１、０≦γ＜１、０≦δ＜１、γ＋δ＜１である。）からなり、上記障壁層のうち上記基板から遠い部分のＡｌ組成が上記基板に近い部分のＡｌ組成よりも高い。これにより、障壁層とＧａＮチャネル層との間の格子定数差が適度に大きくなるとともに、障壁層のうち上記基板に近い部分（下地側の部分）の格子定数が上記基板から遠い部分の格子定数よりも大きくなる。これにより、障壁層とチャネル層との間の歪を維持して、障壁層の下部、つまりチャネル層の上部での島状成長を抑制できる。この結果、２ＤＥＧ濃度を高めることができる。また、障壁層とチャネル層との間の界面の平坦化を保って、２ＤＥＧ移動度を高めることができる。これにより、この窒化物半導体を備えた電子デバイスの特性を向上させることができる。
　また、この発明の窒化物半導体では、上記障壁層の組成に関して、ＡｌのサイトにＩｎを入れ、ＮのサイトにＡｓもしくはＰ等を入れることにより、格子定数が調整することが可能となる。知られているように、Ａｌ、Ｇａ、Ｉｎの原子半径はそれぞれ１．１８Å、１．３６Å、１．５６Åであり、Ｎ、Ｐ、Ａｓの原子半径はそれぞれ０．５６Å、０．９８Å、１．１４Åである。したがって、Ａｌ、Ｇａ、ＩｎおよびＮ、Ｐ、Ａｓの比率を調整することによって、格子定数を調整することが可能となる。これにより、上述の島状成長を抑制しつつ、さらに障壁層とチャネル層との間の歪を保った状態で、エピタキシャル成長することが可能となる。したがって、この発明の窒化物半導体は、エピタキシャル成長によって、安定して作製され得る。
　一実施形態の窒化物半導体では、上記積層構造内で、上記障壁層および上記積層の方向に関して上記障壁層に隣接した２００ｎｍ以内の隣接領域で、Ｃ濃度が１．０×１０１８ｃｍ－３以下であることを特徴とする。
　この一実施形態の窒化物半導体では、上記積層構造内で、上記障壁層および上記積層の方向に関して上記障壁層に隣接した２００ｎｍ以内の隣接領域で、Ｃ（炭素）濃度が１．０×１０１８ｃｍ－３以下である。つまり、２ＤＥＧ発生領域において、ドナートラップとして機能する可能性が高いＣ等の不純物が少ない状態が生まれる。この結果、２ＤＥＧ濃度の低下をより確実に避けることができる。これにより、この窒化物半導体を備えた電子デバイスの特性を向上させることができる。
　一実施形態の窒化物半導体では、上記積層構造内で、上記障壁層および上記積層の方向に関して上記障壁層に隣接した２００ｎｍ以内の隣接領域を除いた領域に、Ｃ濃度が１．０×１０１９ｃｍ－３以上であるＣ添加層が含まれていることを特徴とする窒化物半導体。
　この一実施形態の窒化物半導体では、上記積層構造内に、Ｃ濃度が１．０×１０１９ｃｍ－３以上であるＣ添加層が含まれている。このＣ添加層が存在するのは、上記障壁層および上記積層の方向に関して上記障壁層に隣接した２００ｎｍ以内の隣接領域を除いた領域である。これにより、この窒化物半導体を備えた電子デバイスの特性を向上させることができる。特に、電子デバイスの縦方向（上記積層の方向）の耐圧を向上させることができる。
　一実施形態の窒化物半導体では、上記積層構造内で、上記積層の方向に関して上記障壁層よりも上記基板に近い領域に関して、（０００２）面よるＸ線回折の半値全幅が８００ａｒｃｓｅｃ以下であることを特徴とする。
　この一実施形態の窒化物半導体では、上記積層構造内で、上記積層の方向に関して上記障壁層よりも上記基板に近い領域に関して、（０００２）面よるＸ線回折の半値全幅が８００ａｒｃｓｅｃ以下である。つまり、ＧａＮからなるチャネル層等の結晶性が良好であり、転位が少ない。この結果、障壁層の転位も抑えられて、転位が起源となる電子のトラップサイト等が少なくなる。これにより、この窒化物半導体を備えた電子デバイスの特性を向上させることができる。
　この発明の窒化物半導体の製造方法は、上記窒化物半導体を製造する窒化物半導体の製造方法であって、
　上記基板上に、少なくとも上記バッファ層と、上記チャネル層と、上記障壁層とを順次結晶成長させて積層し、
　上記チャネル層の結晶成長時に、上記基板の温度を９５０℃以上、１０７０℃以下の第１の温度に設定し、
　上記障壁層の結晶成長時に、上記基板の温度を９８０℃以上、１０７０℃以下の第２の温度に設定することを特徴とする。
　この発明の窒化物半導体の製造方法では、上記チャネル層の結晶成長時に、上記基板の温度を９５０℃以上、１０７０℃以下の第１の温度に設定し、また、上記障壁層の結晶成長時に、上記基板の温度を９８０℃以上、１０７０℃以下の第２の温度に設定している。つまり、上記チャネル層、上記障壁層の成長温度を比較的高温に設定している。これにより、結晶成長中の結晶表面の原子、前駆体の吸着、離脱、及び成長表面の原子の移動（マイグレーション）のバランスが良好となり、成長表面の凹凸が抑制される。この結果、製造された窒化物半導体において、２ＤＥＧ濃度を高め、さらに２ＤＥＧ濃度のウエハ面内分布を改善することができる。
　この発明の電子デバイスは、上記窒化物半導体を備えたことを特徴とする。
　上述の窒化物半導体では、障壁層とチャネル層との間の歪を維持して、障壁層の下部、つまりチャネル層の上部での島状成長を抑制できる。したがって、２ＤＥＧ濃度を高めることができる。また、障壁層とチャネル層との間の界面の平坦化を保って、２ＤＥＧ移動度を高めることができる。したがって、この発明の電子デバイスでは、特性を向上させることができる。また、この電子デバイスは、安定して歩留良く製造され得る。
　上述の実施形態は例示に過ぎず、この発明の範囲から逸脱することなく種々の変形が可能である。例えば、既述のように、図１の窒化物半導体の各層の膜厚、組成は、上に記載された数値に限定されるわけではなく、ウエハの反り調整等に応じて変化させることが可能である。各実施の形態の構成要素は、他の実施の形態と適合できる範囲で適宜組み合わせることが可能である。
　　１０１　Ｓｉ基板
　　１０２　ＡｌＮ初期成長層
　　１０５　ＡｌＧａＮバッファ層
　　１０６　多層膜バッファ層１０６
　　１０７　耐圧ＧａＮ層
　　１０８　ＧａＮチャネル層
　　１０９　Ａｌ（α）Ｇａ（1－α）Ｎ障壁層１０９
　　１１０　ＧａＮキャップ層

Claims (6)

  1. 　基板上に、少なくともバッファ層と、ＧａＮからなるチャネル層と、このチャネル層とヘテロ接合をなす障壁層とがこの順に積層された積層構造を備え、
    　上記障壁層は、Ａｌ（α）Ｉｎ（β）Ｇａ（1－α－β）Ａｓ（γ）Ｐ（δ）Ｎ（１－γ－δ）（ただし、０≦α≦１、０≦β≦１、α＋β≦１、０≦γ＜１、０≦δ＜１、γ＋δ＜１である。）からなり、
    　上記障壁層のうち上記基板から遠い部分のＡｌ組成が上記基板に近い部分のＡｌ組成よりも高いことを特徴とする窒化物半導体。
  2. 　請求項１に記載の窒化物半導体において、
    　上記積層構造内で、上記障壁層および上記積層の方向に関して上記障壁層に隣接した２００ｎｍ以内の隣接領域で、Ｃ濃度が１．０×１０１８ｃｍ－３以下であることを特徴とする窒化物半導体。
  3. 　請求項１または２に記載の窒化物半導体において、
    　上記積層構造内で、上記障壁層および上記積層の方向に関して上記障壁層に隣接した２００ｎｍ以内の隣接領域を除いた領域に、Ｃ濃度が１．０×１０１９ｃｍ－３以上であるＣ添加層が含まれていることを特徴とする窒化物半導体。
  4. 　請求項１から３までのいずれか一つに記載の窒化物半導体において、
    　上記積層構造内で、上記積層の方向に関して上記障壁層よりも上記基板に近い領域に関して、（０００２）面よるＸ線回折の半値全幅が８００ａｒｃｓｅｃ以下であることを特徴とする窒化物半導体。
  5. 　請求項１から４までのいずれか一つに記載の窒化物半導体を製造する窒化物半導体の製造方法であって、
    　上記基板上に、少なくとも上記バッファ層と、上記チャネル層と、上記障壁層とを順次結晶成長させて積層し、
    　上記チャネル層の結晶成長時に、上記基板の温度を９５０℃以上、１０７０℃以下の第１の温度に設定し、
    　上記障壁層の結晶成長時に、上記基板の温度を９８０℃以上、１０７０℃以下の第２の温度に設定することを特徴とする窒化物半導体の製造方法。
  6. 　請求項１から５までのいずれか一つに記載の窒化物半導体を備えたことを特徴とする電子デバイス。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108987264A (zh) * 2017-06-02 2018-12-11 住友电工光电子器件创新株式会社 半导体衬底的形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11261051A (ja) * 1998-03-09 1999-09-24 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JP2007251144A (ja) * 2006-02-20 2007-09-27 Furukawa Electric Co Ltd:The 半導体素子
JP2010098255A (ja) * 2008-10-20 2010-04-30 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2012064977A (ja) * 2011-12-15 2012-03-29 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体積層ウェハ及びｉｉｉ族窒化物半導体デバイス

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11261051A (ja) * 1998-03-09 1999-09-24 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JP2007251144A (ja) * 2006-02-20 2007-09-27 Furukawa Electric Co Ltd:The 半導体素子
JP2010098255A (ja) * 2008-10-20 2010-04-30 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2012064977A (ja) * 2011-12-15 2012-03-29 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体積層ウェハ及びｉｉｉ族窒化物半導体デバイス

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108987264A (zh) * 2017-06-02 2018-12-11 住友电工光电子器件创新株式会社 半导体衬底的形成方法
CN108987264B (zh) * 2017-06-02 2023-11-03 住友电工光电子器件创新株式会社 半导体衬底的形成方法

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