WO2016199635A1 - パワーモジュール半導体装置およびその製造方法、およびインバータ装置 - Google Patents

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module semiconductor
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俊雄 花田
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Definitions

  • the present embodiment relates to a power module semiconductor device, a manufacturing method thereof, and an inverter device.
  • SiC silicon carbide
  • the operable temperature range is up to about 150 ° C.
  • the SiC power device can theoretically operate up to about 600 ° C.
  • the conventional Si power module it is necessary to increase the device area in order to reduce the on-resistance of the Si power device, and there is a limit to the miniaturization of the power module.
  • the SiC power module since the on-resistance of the SiC device is low, a large current can be conducted even in a device having a small area, and the SiC power module can be downsized.
  • the package of these SiC power devices adopts a case type, a semiconductor device formed by transfer molding as in Patent Document 1, or a socket integrally molded as in Patent Document 2, and a terminal is press-fitted.
  • a transfer-molded semiconductor device is generally not suitable for miniaturization because the terminal rows are generally arranged in the horizontal direction with respect to the outer peripheral surface of the package portion. There was a problem that there was.
  • the power semiconductor module described in Patent Document 2 enables the miniaturization of the transfer mold module by arranging the terminals in a direction perpendicular to the surface of the mold resin.
  • the external terminals are press-fitted into the metal cylinder after resin molding so that the external terminals are arranged in a direction perpendicular to the surface of the mold resin. There is a concern that the external terminal may fall out of the metal tube due to being used or vibration during use.
  • the present embodiment provides a power module semiconductor device that can be reduced in size and can improve breakage due to load stress and disconnection of terminals, a manufacturing method thereof, and an inverter device having the power module semiconductor device.
  • an insulating substrate a first pattern of a copper plate layer disposed on the insulating substrate, a semiconductor device disposed on the first pattern, and the semiconductor device and the electrical
  • a power system terminal connected electrically, a signal system terminal electrically connected to the semiconductor device and arranged extending in a direction perpendicular to a main surface of the insulating substrate, and the signal system terminal
  • a power module semiconductor device comprising a first locking member to be locked and a resin layer covering the semiconductor device and the insulating substrate so as to expose a part of the first locking member.
  • the power module includes a plurality of power module semiconductor devices, and the resin layer has a rectangular shape in plan view having a longitudinal direction and a short direction, and each power module An inverter device is provided in which a semiconductor device is arranged close to the short direction.
  • the semiconductor device disposed on the first pattern of the copper plate layer disposed on the insulating substrate, and the power system terminal electrically connected to the semiconductor device And a signal system terminal electrically connected to the semiconductor device and extending in a direction perpendicular to the main surface of the insulating substrate, and a first latch for latching the signal system terminal
  • a method for manufacturing a module semiconductor device is provided. .
  • a power module semiconductor device that can be miniaturized and that can improve breakage due to load stress and terminal disconnection, a manufacturing method thereof, and an inverter device having this power module semiconductor device.
  • FIG. 8 is a schematic sectional view taken along line VIII-VIII in FIG. 7.
  • FIG. 8 is a schematic sectional view taken along line IX-IX in FIG. 7.
  • FIG. 8 is a schematic sectional view taken along line IX-IX in FIG. 7.
  • FIG. 8 is a schematic sectional view taken along line XX in FIG. 7.
  • FIG. 8 is a schematic sectional view taken along line XI-XI in FIG. 7. It is a four-view figure of 1 terminal holder applied to the power module semiconductor device which concerns on embodiment, (a) Top view which looked at 1 terminal holder from right above, (b) 1 terminal holder from the direction of arrow B shown in figure The side view which looked, (c) The side view which looked at the 1 terminal holder from the illustration arrow C direction, (d) The side view which looked at the 1 terminal holder from the illustration arrow D direction. BRIEF DESCRIPTION OF THE DRAWINGS FIG.
  • FIG. 1 is a five-side view of a two-terminal holder applied to a power module semiconductor device according to an embodiment; (a) a top view of the two-terminal holder viewed from directly above; (C) a side view of the two-terminal holder viewed from the direction of the arrow C, (d) a side view of the two-terminal holder viewed from the direction of the arrow D, and (e) a side view of the two-terminal holder illustrated by the arrow E The side view seen from the direction.
  • the plane block diagram which arranged the six power module semiconductor devices which concern on embodiment, and comprised the 3-phase alternating current inverter.
  • FIG. 17A is a schematic cross-sectional structure diagram taken along a line XVIIa-XVIIa in FIG. 16, and FIG. 16B is a schematic cross-sectional structure diagram taken along a line XVIIb-XVIIb in FIG. (A) Another schematic cross-sectional structure diagram along line XVIIa-XVIIa in FIG.
  • FIG. 16 (b) Another schematic cross-sectional structure diagram along line XVIIb-XVIIb in FIG. (A) Another schematic cross-sectional structure diagram taken along line XVIIa-XVIIa in FIG. 16, (b) Still another schematic cross-sectional structure diagram along line XVIIb-XVIIb in FIG.
  • FIG. 22 is a schematic cross-sectional structure diagram taken along line XXII-XXII in FIG. 21.
  • the bird's-eye view which has arrange
  • the circuit block diagram of the full bridge inverter comprised by arrange
  • the plane block diagram which also includes the connection electrode (GNDL * POWL) between each power terminal which has arrange
  • FIG. 4 is a schematic cross-sectional structure diagram of a SiC MOSFET that is an example of a semiconductor device applied to the power module semiconductor device according to the embodiment and includes a source pad electrode SP and a gate pad electrode GP.
  • the circuit structural example which connected the snubber capacitor between the power terminal PL and the ground terminal NL in the schematic circuit structure of the three-phase alternating current inverter comprised using the power module semiconductor device which concerns on embodiment.
  • FIG. 31 is a schematic cross-sectional structure diagram along XXXI-XXXI in FIG. 30B, in which a carbon jig on which a power module semiconductor device is mounted is mounted on a hot plate and cut in the longitudinal direction of the carbon jig.
  • the typical cross-section figure explaining a transfer mold molding process.
  • the typical cross-section figure explaining the process following FIG. 32 of transfer mold shaping
  • the plane block diagram which also includes the connection wiring (bus-bar) electrode (GNDL * POWL) between each power terminal which has arrange
  • the plane block diagram which also includes the connection electrode (GNDL * POWL) between each power terminal which has arrange
  • a power module semiconductor device 2 having a straight wiring structure according to the present embodiment, and a bird's-eye view configuration of a 1 in 1 module is represented as shown in FIG.
  • the signal system terminals SS ⁇ G ⁇ DS are arranged so as to protrude from the resin layer 12 in the vertical direction as shown in FIG. .
  • 1 in 1 can be regarded as one large transistor, but there may be a plurality of built-in transistor devices. There are also 2 in 1, 4 in 1, 6 in 1, etc., but this is a module with two built-in transistors connected in the vertical direction on Fig. 28 (inverter circuit). Modules with built-in wiring are called 4 in 1, and those with all wiring are called 6 in 1.
  • the signal system terminal DS is held in a state of being locked by a one-terminal holder 101 as a first locking member embedded in the main surface portion of the resin layer 12 at the same height as the mold surface.
  • G ⁇ SS is held in a state of being locked by a two-terminal holder 102 as a first locking member embedded in the main surface portion of the resin layer 12 at the same height as the mold surface.
  • FIG. 1 planar configuration of the power module semiconductor device 2 having a straight wiring structure according to the present embodiment is expressed as shown in FIG. 1 is represented as shown in FIG. 3 (a), and the side structure of another power module semiconductor device 2B in the direction of arrow III in FIG. 1 is shown in FIG. 3 (b).
  • FIG. 3 (b) A side surface structure of yet another power module semiconductor device 2C in the direction of arrow III in FIG. 1 is represented as shown in FIG.
  • FIG. IV in FIG. 1 is expressed as shown in FIG.
  • the circuit representation of the one-in-one module is expressed as shown in FIG. Further, in the power module semiconductor device 2 according to the present embodiment, a detailed circuit representation of the one-in-one module is expressed as shown in FIG.
  • the power module semiconductor device 2 has a one-in-one module configuration. That is, one MOSFET (semiconductor device) Q is built in one module. As an example, five chips (MOS transistors ⁇ 5) can be mounted as shown in FIG. 7, and up to five MOSFETs Q are connected in parallel. A part of the five chips can be mounted for the diode DI.
  • MOSFET semiconductor device
  • FIG. 5 shows a diode DI connected in reverse parallel between the source and drain of the MOSFET Q.
  • the main electrode of the MOSFET Q is represented by a drain terminal DT and a source terminal ST as power system terminals.
  • the diode DI is composed of a body Di or a body Di of an individual chip.
  • SS is a source sense terminal
  • DS is a drain sense terminal
  • G is a gate signal terminal, both of which constitute a signal system terminal.
  • FIG. 8 A schematic cross-sectional structure taken along line VIII-VIII in FIG. 7 is represented as shown in FIG. 8, and a schematic cross-sectional structure taken along line IX-IX in FIG. 7 is represented as shown in FIG.
  • a schematic cross-sectional structure taken along line XX is represented as shown in FIG. 10, and a schematic cross-sectional structure taken along line XI-XI in FIG. 7 is represented as shown in FIG.
  • the power module semiconductor device 2 having a straight wiring structure includes an insulating substrate 10 and a first pattern 10a (a copper plate layer 10a disposed on the insulating substrate 10). D), a semiconductor device Q arranged on the first pattern 10a (D), a power system terminal ST ⁇ DT and a signal system terminal DS ⁇ G ⁇ SS electrically connected to the semiconductor device Q, and a signal system 1 terminal holder 101 that locks the terminal DS, 2 terminal holder 102 that locks the signal system terminals G and SS, and the upper surface of the 1 terminal holder 101 and the 2 terminal holder 102 are exposed from the mold surface. And a resin layer 12 covering the device Q and the insulating substrate 10.
  • the signal system terminals DS, G, and SS are arranged extending in a direction perpendicular to the main surface of the insulating substrate 10, and the power system terminals ST and DT are arranged in parallel with the main surface of the resin layer 12.
  • the resin layers 12 are arranged extending in opposite directions from opposite side surfaces, and have a straight wiring structure.
  • power system terminals ST and DT are arranged in parallel to the main surface from the side surface of resin layer 12 as shown in FIGS. ing.
  • the power system terminals ST and DT are arranged along the longitudinal direction of the resin layer 12 so as to extend in opposite directions from the opposite side surfaces of the resin layer 12.
  • the power system terminals ST / DT are arranged with predetermined steps VD1, VD2, and VD3 in the thickness direction of the resin layer 12, as shown in FIGS. 3 (a) to 3 (c).
  • the direction perpendicular to the main surface of the insulating substrate 10 is equal to the direction perpendicular to the main surface of the resin layer 12.
  • the signal system terminals DS, G, and SS may be arranged linearly on the main surface of the resin layer 12 as shown in FIGS.
  • the signal system terminal may include a gate signal terminal G and a sensor terminal.
  • the sensor terminal may include a source sense terminal SS and a drain sense terminal DS.
  • the illustration is omitted, but the thermistor connection terminal for temperature sensing is perpendicular to the main surface of the insulating substrate 10 like the signal system terminal. You may arrange in.
  • the power module semiconductor device 2 having a straight wiring structure includes an electrode pattern GSP / SSP arranged adjacent to the semiconductor device Q on the insulating substrate 10, as shown in FIG.
  • the signal system terminals G ⁇ SS are connected to the electrode patterns GSP ⁇ SSP by soldering.
  • the signal system terminal DS is connected to the first pattern 10a (D) by soldering.
  • the drain sense terminal DS is connected to the first pattern 10 a (D) by soldering via the solder layer 3 c and is perpendicular to the main surface of the insulating substrate 10. It is arranged extending in the direction.
  • the drain sense terminal DS is locked by the one-terminal holder 101, so that the solder layer 3c at the connection portion with the first pattern 10a (D) is protected. That is, the drain sense terminal DS is already soldered to the first pattern 10a (D) via the solder layer 3c before the molding process for forming the resin layer 12, and the state protruding in the vertical direction is 1 It is held by the terminal holder 101. Therefore, when the drain sense terminal DS is press-fitted into a metal tube such as a socket after resin molding, a load stress at the time of press-fitting is applied to the connection portion by the drain sense terminal DS or the solder layer 3c, or the drain sense terminal DS is caused by vibration during use. It is possible to prevent so-called terminal disconnection in which the sense terminal DS falls off from the metal tube.
  • the gate signal terminal G is connected to the gate signal electrode pattern GSP by soldering via the solder layer 3c, and the gate signal electrode pattern GSP and the source sense electrode pattern SSP are connected. Between the first and second electrodes, bent upward and extending perpendicularly to the main surface of the insulating substrate 10. Further, the gate signal terminal G is locked by the two-terminal holder 102, so that the solder layer 3c at the connection portion with the gate signal electrode pattern GSP is protected.
  • the source sense terminal SS is connected to the source sense electrode pattern SSP by soldering via the solder layer 3c, and the gate signal electrode pattern GSP and the source sense electrode pattern SSP are connected. Between the first and second electrodes, bent upward and extending perpendicularly to the main surface of the insulating substrate 10. Further, the source sense terminal SS is locked by the two-terminal holder 102, so that the solder layer 3c at the connection portion with the source sense electrode pattern SSP is protected.
  • the gate signal terminal G and the source sense terminal SS are already solder-connected to the gate signal electrode pattern GSP and the source sense electrode pattern SSP through the solder layer 3c before the molding process for forming the resin layer 12.
  • the state protruding in the vertical direction is held by the two-terminal holder 102. Therefore, by applying the gate signal terminal G and the source sense terminal SS to a metal tube such as a socket after resin molding, load stress at the time of press fitting is applied to the connection portion by the gate signal terminal G, the source sense terminal SS and the solder layer 3c. So that the gate signal terminal G and the source sense terminal SS fall out of the metal tube due to vibration during use or the like.
  • gate signal terminal G and the source sense terminal SS may be individually locked by the one-terminal holder 101, similarly to the drain sense terminal DS.
  • the insulating substrate 10 may be formed of a ceramic substrate.
  • the ceramic substrate can be formed of, for example, Al 2 O 3 , AlN, SiN, AlSiC, or at least a surface of insulating SiC.
  • the power module semiconductor device 2 is arranged on the second pattern 10a (S) of the first copper plate layer 10a and the semiconductor device Q as shown in FIGS.
  • the columnar electrode 20, the upper surface plate electrode 22 disposed on the columnar electrode 20, the drain terminal DT disposed on the first pattern 10a (D), the second pattern 10a (S), and the upper A columnar connection electrode 18n connected to the face plate electrode 22 and a source terminal ST connected to the columnar connection electrode 18n are provided.
  • the power system terminals ST and DT are connected to the source terminal ST connected to the source pad electrode SP (see FIG. 27) of the semiconductor device Q and to the drain electrode pattern D (see FIGS. 26 and 27) of the semiconductor device Q. And a drain terminal DT.
  • the source terminal ST is connected to the source pad electrode SP of the semiconductor device Q, and the drain terminal DT is connected to the drain electrode pattern D of the semiconductor device Q.
  • the gate signal terminal G and the source sense terminal SS of the semiconductor device Q are respectively connected to the gate signal electrode pattern GSP and the source sense electrode arranged adjacent to the semiconductor device Q through bonding wires. Bonded with the pattern SSP.
  • first pattern 10a (D) and the semiconductor device Q are joined via the solder layer 3b
  • second pattern 10a (S) and the columnar connection electrode 18n are also joined via the solder layer 3b.
  • columnar electrode 20 and the upper surface plate electrode 22 are joined via the solder layer 3a, and the columnar connection electrode 18n, the upper surface plate electrode 22 and the source terminal ST are also joined via the solder layer 3a.
  • the power module semiconductor device 2 may include a diode DI arranged adjacent to the semiconductor device Q on the first pattern 10a (D) in a one-in-one module configuration.
  • the cathode K of the diode DI is connected to the first pattern 10 a (D), and the anode A is connected to the upper surface plate electrode 22 via the columnar electrode 20.
  • the semiconductor device Q is formed of, for example, a SiC MOSFET, and the diode DI can be formed of, for example, a SiC Schottky barrier diode (SBD).
  • SBD SiC Schottky barrier diode
  • the second copper plate layer 10b disposed on the back surface of the insulating substrate 10 functions as a heat spreader.
  • the resin layer 12 may be transfer molded with an epoxy resin or a silicone resin.
  • the plurality of chips of the semiconductor device Q are arranged on the surface of the insulating substrate 10 at positions separated from each other in a plan view when viewed from the thickness direction of the insulating substrate 10 and are resin-molded by the resin layer 12.
  • the columnar connection electrode 18n may be formed of an electrode material having a relatively small linear thermal expansion coefficient (CTE: Coefficient of Thermal Expansion), for example, CuMo, Cu, or the like.
  • CTE Coefficient of Thermal Expansion
  • the upper surface plate electrode 22 may be formed of an electrode material having a relatively small CTE value, for example, CuMo, Cu, or the like.
  • the portion of the columnar electrode 20 may be formed of an electrode material having a relatively small CTE value, such as CuMo or Cu.
  • the generated stress is larger in the material having a larger Young's modulus value. For this reason, a member with a small value of generated stress can be achieved by selecting a material having a smaller value of Young's modulus ⁇ CTE.
  • CuMo has such advantages. Moreover, although CuMo is inferior to Cu, its electrical resistivity is relatively low.
  • TLP Transient Liquid Phase
  • the metal particle bonding is formed by baking a paste material containing conductive particles.
  • the firing temperature of the paste material is, for example, about 200 to 400 ° C.
  • the conductive particles are metal fine particles, such as silver particles, gold particles, nickel or copper particles.
  • the concentration of silver particles is, for example, about 80% by mass to about 95% by mass.
  • the average particle size is about 10 nm to about 100 nm.
  • the metal terminal component is directly soldered to the electrode pattern or the like, so that a component such as a socket is not required.
  • the structure of the one-terminal holder 101 is shown in the four views shown in FIG. 12 (FIG. 12 (a) viewed from the top, and FIG. 12 (b) to FIG. 12 (d) viewed from each side). It is expressed as follows.
  • the one-terminal holder 101 has a rectangular upper surface portion in the short direction of the power module semiconductor device 2.
  • a drain sense terminal DS is inserted, and an opening 101b is provided for holding the inserted drain sense terminal DS in a locked state.
  • a resin filling portion 101a connected to the opening 101b is formed inside the one-terminal holder 101. Further, as shown in FIG. 12C, an inlet 101c as a resin inlet hole connected to the resin filling portion 101a is opened on one side surface of the one-terminal holder 101. On the other hand, as shown in FIG. 12D, a delivery port 101d as a resin delivery hole connected to the resin filling portion 101a is opened on the other side surface of the one-terminal holder 101 facing the delivery port 101c.
  • the inlet 101c is opened larger than the outlet 101d so that the resin filling portion 101a is sufficiently filled with the mold resin. That is, the one-terminal holder 101 has a resin filling portion made of mold resin by disposing the inlet 101c toward the upstream side of the mold resin injection and the outlet 101d toward the downstream side of the injection. It is possible to more reliably fill the interior of 101a. Thereby, sufficient insulation and strength within the one-terminal holder 101 are ensured.
  • each part of the one-terminal holder 101 are expressed as follows (unit: mm).
  • the structure of the two-terminal holder 102 is as shown in a five-sided view in FIG. 13 (a view from the top in FIG. 13A and a view from each side in FIGS. 13B to 13E). expressed.
  • the two-terminal holder 102 has a rectangular upper surface portion in the longitudinal direction of the power module semiconductor device 2.
  • a gate signal terminal G is inserted into the upper surface portion of the two-terminal holder 102, an opening 102b for holding the inserted gate signal terminal G in a locked state, and a source sense terminal SS are inserted.
  • an opening 102c that holds the inserted source sense terminal SS in a locked state.
  • a resin filling portion 102a connected to the openings 102b and 102c is formed inside the two-terminal holder 102. Further, as shown in FIG. 13D, an inlet 102d as a resin inlet hole connected to the resin filling portion 102a is opened on one side surface of the two-terminal holder 102. On the other hand, on the other side surface of the two-terminal holder 102 facing the inlet port 102d, as shown in FIG. 13 (e), an outlet port 102e serving as a resin outlet hole connected to the resin filling portion 102a is opened.
  • the inlet 102d is opened larger than the outlet 102e so that the resin filling portion 102a is sufficiently filled with the mold resin. That is, the two-terminal holder 102 has a resin filling portion made of mold resin by disposing the inlet 102d toward the upstream side of injection of the mold resin and the outlet 102e toward the downstream side of injection. It is possible to more reliably fill the inside of 102a. Thereby, sufficient insulation and strength in the two-terminal holder 102 are ensured.
  • each part of the two-terminal holder 102 are expressed as follows (unit: mm ).
  • the one-terminal holder 101 and the two-terminal holder 102 are plastic parts having predetermined heat resistance, such as high heat resistance such as PPS (polyphenylene sulfide) resin or PEEK (polyether ether ketone) resin, LCP (liquid crystal polymer) ( It is formed of a plastic (or engineering plastic or super engineering plastic) having 150 ° C. or higher, preferably 200 ° C. or higher.
  • PPS polyphenylene sulfide
  • PEEK polyether ether ketone
  • LCP liquid crystal polymer
  • FIG. 1 A schematic plan configuration in which six power module semiconductor devices 2 having a straight wiring structure according to the present embodiment are arranged to constitute a three-phase AC inverter device 4 is expressed as shown in FIG.
  • the signal system terminals SS, G, and DS are not arranged on the outer periphery of the resin layer 12, they are arranged in parallel as shown in FIG. Also can reduce the distance between power modules.
  • connection relationship between the terminals constituting the three-phase AC inverter device 4 by arranging six power module semiconductor devices 2 having a straight wiring structure according to the present embodiment is expressed as shown in FIG.
  • connection wiring (bus bar) electrodes (GNDL ⁇ POWL) between the power terminals, in which six power module semiconductor devices 2 having a straight wiring structure according to the present embodiment are arranged to constitute a three-phase AC inverter device 4.
  • the planar configuration is expressed as shown in FIG.
  • Transistors Q1 and Q4, Q2 and Q5, and Q3 and Q6 each constitute a half-bridge inverter.
  • the drain terminals DT1, DT2, and DT3 of the transistors Q1, Q2, and Q3 are commonly connected by a power supply bus bar electrode POWL, and the source terminals ST4 and ST5 of the transistors Q4, Q5, and Q6 are connected.
  • ST6 is commonly connected by a grounding bus bar electrode GNDL.
  • the source terminals ST1, ST2, and ST3 of the transistors Q1, Q2, and Q3 are connected to the drain terminals DT4, DT5, and DT6 of the transistors Q4, Q5, and Q6, respectively. Commonly connected by VL and WL. As a result, three-phase outputs of U, V, and W are obtained from the bus bar electrodes UL, VL, and WL.
  • FIG. 17A a schematic cross-sectional structure taken along line XVIIa-XVIIa in FIG. 16 is represented as shown in FIG. 17A, and a schematic cross-sectional structure taken along line XVIIb-XVIIb in FIG. 16 is shown in FIG. Represented as shown.
  • FIG. 18A another schematic cross-sectional structure taken along line XVIIa-XVIIa in FIG. 16 is represented as shown in FIG. 18A, and another schematic cross-sectional structure taken along line XVIIb-XVIIb in FIG. It is expressed as shown in (b).
  • FIG. 19A Another schematic cross-sectional structure along the line XVIIa-XVIIa in FIG. 16 is expressed as shown in FIG. 19A, and yet another schematic cross-sectional structure along the line XVIIb-XVIIb in FIG. It is expressed as shown in FIG.
  • the power system terminals ST ⁇ DT are arranged with predetermined steps VD1, VD2, and VD3 in the thickness direction of the resin layer 12, as shown in FIG.
  • the example of 17 corresponds to the example having the predetermined step VD1 shown in FIG. 3A
  • the example of FIG. 18 corresponds to the example having the predetermined step VD2 shown in FIG.
  • the example of FIG. 19 corresponds to the example having the predetermined step VD3 shown in FIG.
  • the bus bar electrodes UL, VL, and WL have a straight electrode structure as well as the bus bar electrodes POWL and GNDL as shown in FIG. Have.
  • the bus bar electrodes POWL and GNDL have a straight electrode structure.
  • the bus bar electrodes UL, VL, and WL are Since the value of the predetermined step VD2 is relatively small, the electrode structure is bent upward.
  • the bus bar electrodes POWL and GNDL have a straight electrode structure.
  • the bus bar electrodes UL, VL, and WL are Since the value of the predetermined step VD3 is relatively large, the electrode structure is bent downward.
  • FIG. 1 In the three-phase AC inverter device 4 configured by arranging six power module semiconductor devices 2 having a straight wiring structure according to the present embodiment, an example in which the signal system terminals SS, G, and DS are arranged non-linearly is shown in FIG. As shown in FIG.
  • the signal system terminals DS, G, and SS may be non-linearly arranged on the main surface of the resin layer 12.
  • the signal system terminals DS, G, and SS may be randomly arranged on the main surface of the resin layer 12.
  • Inverter device 4 in which a plurality of power module semiconductor devices 2 according to the present embodiment are arranged in parallel has a plurality of power module semiconductor devices 2 arranged in parallel as shown in FIGS.
  • the power system terminals ST and DT of the device 2 are connected to each other via bus bar electrodes GNDL and POWL.
  • the drain terminal DT and the source terminal ST of the power module semiconductor device 2 are the source terminals of the adjacent power module semiconductor devices 2.
  • the ST and the drain terminal DT are arranged so as to face each other.
  • a first transistor and a second transistor (Q1 and Q4) that form a half bridge. ), (Q2, Q5), (Q3, Q6) are arranged adjacent to each other, and the source terminal / drain terminal of the first transistor and the drain terminal / source terminal of the second transistor are arranged adjacent to each other. Yes.
  • the source terminal / drain terminal (ST1, DT4) of the first transistor / second transistor (Q1, Q4), the drain terminal / source terminal (DT1, ST4) of the first transistor / second transistor (Q1, Q4), Source terminal / drain terminal (ST2, DT5) of the first transistor / second transistor (Q2, Q5), drain terminal / source terminal (DT2, ST5) of the first transistor / second transistor (Q2, Q5), first The source terminal / drain terminal (ST3 / DT6) of the transistor / second transistor (Q3 / Q6) and the drain terminal / source terminal (DT3 / ST6) of the first transistor / second transistor (Q3 / Q6) are adjacent to each other. Are arranged as follows.
  • the power system terminals ST ⁇ DT of each set of the power module semiconductor devices 2 are connected to each other via the bus bar electrodes UL, VL, and WL, so that the three-phase The AC inverter device 4 can be configured compactly.
  • the power module semiconductor device 2 Since the power module semiconductor device 2 according to the present embodiment has a stepped terminal structure in a straight wiring module structure, it is possible to realize wiring with a low inductance Ls of external wiring (busbar wiring).
  • the drain terminal DT and the source terminal ST are arranged straight (straight) at both ends of the rectangular resin layer 12 in plan view, and the drain terminal DT.
  • a three-phase AC inverter device (6 in 1) can be easily configured by arranging the modules side by side in parallel.
  • the wiring length can be reduced as compared with the configuration in which the wiring (bus bar electrode) is bent to ensure the insulation distance.
  • the parasitic inductance Ls can be reduced by about 10% compared to the conventional case.
  • a three-phase AC inverter device 4 configured by arranging six power module semiconductor devices 2 according to the present embodiment is arranged on a plurality of power module semiconductor devices 2 arranged in parallel as shown in FIGS.
  • a control board 6 for controlling the power module semiconductor device 2 and a plurality of power module semiconductor devices 2 arranged in parallel to supply power to the power module semiconductor device 2 and the control board 6 8 and the length in the vertical direction in which the signal system terminals DS, G, and SS extend is a length connectable to the control board 6 and the power supply board 8.
  • FIG. 23 A bird's-eye view configuration diagram in which the control board 6 and the power supply board 8 are arranged on the three-phase AC inverter device 4 configured by arranging six power module semiconductor devices 2 according to the present embodiment is expressed as shown in FIG.
  • the 23, the signal system terminals (DS1, G1, SS1), (DS2, G2, SS2), (DS3, G3, SS3), (DS4, G4, SS4), ( DS5, G5, SS5) and (DS6, G6, SS6) are connected in the vertical direction to the control board 6 and the power supply board 8, respectively, to constitute the three-phase AC inverter device 4.
  • the detailed patterns of the control board 6 and the power supply board 8 are not shown for simplification.
  • the distance between the power module semiconductor device 2 and the control board 6 / power supply board 8 in the vertical direction is relatively long.
  • the top is arranged close to the distance.
  • a control board 6 configured by arranging six power module semiconductor devices 2 having a straight wiring structure according to the present embodiment, a control board 6, a power supply board 8, a snubber capacitor C (not shown), and the like are arranged vertically. It becomes easy to arrange in a stacked structure, and the system can be slimmed.
  • connection wiring (bus bar) electrodes (GNDL ⁇ POWL) between the power terminals in which the four power module semiconductor devices 2 according to the present embodiment are arranged to constitute the full bridge inverter device 5 is shown in FIG. As shown in FIG.
  • a control board 6 (not shown), a power supply board 8 (not shown), and a snubber capacitor C (not shown).
  • Etc. can be easily arranged in a vertically stacked structure, and the system can be slimmed.
  • a schematic cross-sectional structure of an SiC MOSFET is an SiC semiconductor substrate composed of an n ⁇ high resistance layer as shown in FIG. 26, the p base region 28 formed on the surface side of the SiC semiconductor substrate 26, the source region 30 formed on the surface of the p base region 28, and the surface of the SiC semiconductor substrate 26 between the p base regions 28.
  • an n + drain region 24 disposed on the n + drain region and a drain electrode 36 connected to the n + drain region 24.
  • the semiconductor device 100 is composed of a planar gate type n-channel vertical SiC MOSFET, but may be composed of a trench gate type n-channel vertical SiC MOSFET or the like.
  • an IGBT using a GaN-based FET or a SiC substrate can be applied instead of the SiC MOSFET.
  • any of SiC-based, GaN-based, or AlN-based power devices can be applied.
  • the semiconductor device 100 applied to the power module semiconductor device 2 according to the present embodiment has a band gap energy of, for example, a MOS transistor using a semiconductor substrate called a wide gap of 1.1 eV to 8 eV. Can be used.
  • FIG. 27 is an example of the semiconductor device 100 applied to the power module semiconductor device 2 according to the present embodiment, and a schematic cross-sectional structure of the SiC MOSFET including the source pad electrode SP and the gate pad electrode GP is as shown in FIG. Is done.
  • the gate pad electrode GP is connected to the gate electrode 38 disposed on the gate insulating film 32, and the source pad electrode SP is connected to the source electrode 34 connected to the source region 30 and the p base region 28.
  • the gate pad electrode GP and the source pad electrode SP are disposed on a passivation interlayer insulating film 44 covering the surface of the semiconductor device 100.
  • the source pad electrode SP may be extended and disposed on the interlayer insulating film 44 for passivation.
  • a circuit configuration in which the snubber capacitor C is connected between the power supply terminal PL and the ground terminal NL is expressed as shown in FIG.
  • a large surge voltage Ldi / dt is generated due to the high switching speed of the SiC device due to the inductance L of the connection line.
  • the surge voltage Ldi / dt varies depending on the value of the inductance L
  • the surge voltage Ldi / dt is superimposed on the storage battery E.
  • the surge voltage Ldi / dt can be absorbed by the snubber capacitor C connected between the power supply terminal PL and the ground terminal NL.
  • the three-phase AC inverter includes a gate drive unit 50, a power module unit 52 connected to the gate drive unit 50, and a three-phase AC motor unit 54.
  • the power module unit 52 is connected to U-phase, V-phase, and W-phase inverters corresponding to the U-phase, V-phase, and W-phase of the three-phase AC motor unit 54.
  • the gate drive unit 50 is connected to the SiC MOSFETs Q1 and Q4 in FIG. Although not shown, it is also connected to SiC MOSFETs Q2 and Q5 and SiC MOSFETs Q3 and Q6.
  • the power module unit 52 includes inverter-structured SiC MOSFETs Q1 and Q4, Q2 and Q5 between a plus terminal (+) and a minus terminal ( ⁇ ) to which a converter 48 connected to a storage battery (E) 46 is connected. And Q3 and Q6 are connected. Furthermore, diodes D1 to D6 are connected in antiparallel between the sources and drains of the SiC MOSFETs Q1 to Q6, respectively.
  • a three-phase power module part 52 can also be formed.
  • the carbon jig 400 includes a substrate insertion portion 402 at the center and recessed drain terminal DT placement portions 401a and source terminal ST placement portions 401b at both left and right ends.
  • FIG. 1 a schematic cross section in which the power module semiconductor device 2 is mounted on the carbon jig 400, the carbon jig 400 on which the power module semiconductor device 2 is mounted is mounted on the hot plate 403, and is cut in the longitudinal direction of the carbon jig 400.
  • the structure is represented as shown in FIG.
  • FIG. 31 corresponds to the schematic cross-sectional structure along XXXI-XXXI in FIG. 30B, and the soldering process of the power system terminals ST / DT and the signal system terminals DS / G / SS is performed. Is shown. However, the signal system terminals DS, G, and SS indicate the relative positions of the signal systems terminals DS, G, and SS by broken lines.
  • the signal system terminal DS can be soldered to the first pattern 10a (D), and the signal system terminal G ⁇ SS can be soldered to the electrode pattern GSP ⁇ SSP.
  • the power system terminals ST ⁇ DT can be soldered to the columnar connection electrodes 18 n and the first pattern 10 a (D) of the power module semiconductor device 2.
  • the hot plate 403 is heated to about 340 ° C. to 360 ° C., for example.
  • the 1-terminal holder 101 is engaged with the soldered signal system terminal DS, and the 2-terminal holder 102 is engaged with the soldered signal system terminal G / SS. After that, a sealing step is performed.
  • FIGS. 1-10 a schematic cross-sectional structure for explaining the transfer mold forming step is expressed as shown in FIGS.
  • FIGS. 32 to 34 the structure in which the one-terminal holder 101 and the two-terminal holder 102 are attached to the signal system terminals DS, G, and SS through the manufacturing process is turned upside down.
  • a state is shown in which the upper mold 220 and the lower mold 200 are removed after the resin layer 12 is formed by being sandwiched between the mold 200) and the lower mold (first mold) 200 and encapsulating the mold resin.
  • 202 and 203 are main body placing portions and terminal placing portions
  • 204a and 204b are housing portions for signal system terminals DS, G, and SS
  • 223 is a resin injecting portion.
  • the 1-terminal holder 101 and the 2-terminal holder 102 attached so as to be taller than the mold surface by the height da ( ⁇ )
  • the upper and lower parts of the body are sandwiched between the upper mold 220 and the lower mold 200, they are pressed in the vertical direction by the lower mold 200.
  • the resin injection into the resin injection portion 223 is executed.
  • the signal system terminals DS, G, and SS are supported by the one terminal holder 101 and the two terminal holder 102 in a state of protruding in the vertical direction. There is no need to add a process for bending and securing insulation of the system terminals DS, G, and SS, thereby reducing the number of processes and the risk of failure.
  • a load stress applied when the signal system terminals DS, G, and SS are press-fitted into the socket is applied to the power module semiconductor device 2, and the signal system terminals DS, G, and SS are caused by vibration during long-term use. It is possible to prevent the device 2 from coming off.
  • power system terminals ST and DT are further extended in the direction perpendicular to the main surface of insulating substrate 10. It is set as the composition.
  • the power system terminal DT arranged in the vertical direction is arranged in the power system arranged in the vertical direction by the one-terminal holder (second locking member) 103.
  • the terminals ST are held by the one-terminal holder (second locking member) 104 so as to be locked.
  • the one-terminal holders 103 and 104 those having the same configuration as the one-terminal holder 101 can be used except for the dimensions.
  • the power module semiconductor device 2A According to the configuration of the power module semiconductor device 2A according to the other embodiment of the present invention, not only the signal system terminals DS, G, and SS but also the power system terminals ST and DT can be prevented from being damaged due to load stress at the time of press-fitting. This prevents terminal disconnection due to vibration during use.
  • FIG. 36 shows a planar configuration in which six power module semiconductor devices 2A according to another embodiment of the present invention are arranged in parallel to constitute a three-phase AC inverter device 4A.
  • FIG. 37 shows a planar configuration in which four power module semiconductor devices 2A according to another embodiment of the present invention are arranged in parallel to form a full bridge inverter device 5A.
  • the power system terminals ST and DT protrude in the vertical direction by the one terminal holders 103 and 104. Since it is supported, the size can be further reduced, and the three-phase AC inverter device 4A and the full-bridge inverter device 5A can be configured more compactly.
  • the signal system terminals SS / G / DS and the power system terminals ST / DT are not arranged on the outer periphery of the resin layer 12, so that FIG. As shown in 37, the distance between the power modules can be further reduced even if they are arranged in parallel.
  • the terminals DS, G, SS, ST, and DT can be pulled out in the vertical direction, the wiring in the module can be shortened, which contributes to noise resistance and loss reduction. Applications are expected.
  • a power module semiconductor device that can be miniaturized and that can improve breakage due to load stress and terminal disconnection, a manufacturing method thereof, and an inverter device having the power module semiconductor device.
  • the power module semiconductor device can be used for all power devices such as SiC power semiconductor modules, and particularly, in fields where miniaturization and weight reduction are required, in-vehicle / solar cells / industrial equipment / consumer equipment. It can be applied to a wide range of application fields such as inverters and converters.
  • Gate drive unit 52 ... Power module unit 54 ... Three-phase AC motor unit 100, Q, Q1 to Q6 ... Semiconductor device (SiC MOSFET, semiconductor chip) 101 ... 1 terminal holder (first locking member) 101a ... Resin filling part 101b ... Opening part 101c ... Inlet (inlet hole) 101d ... Outlet (outlet) 102 ... Two-terminal holder (first locking member) 102a ... Resin filling portion 102b, 102c ... Opening portion 102d ... Inlet (inlet hole) 102e ... Sending port (sending hole) 103, 104 ... 1 terminal holder (second locking member) 200 ... Lower molds 204a and 204b ... Housing part 220 ...

Landscapes

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Abstract

パワーモジュール半導体装置（２）は、絶縁基板（１０）と、絶縁基板（１０）上に配置された銅プレート層（１０ａ）の第１パターン（１０ａ（Ｄ））と、第１パターン（１０ａ（Ｄ））上に配置された半導体デバイスＱと、半導体デバイスＱと電気的に接続される電力系端子ＳＴ・ＤＴおよび信号系端子ＤＳ・Ｇ・ＳＳと、信号系端子ＤＳを係止する１端子ホルダ（１０１）と、信号系端子Ｇ・ＳＳを係止する２端子ホルダ（１０２）と、１端子ホルダ（１０１）および２端子ホルダ（１０２）の上面部をモールド面に露出させるようにして半導体デバイスＱおよび絶縁基板（１０）を被覆する樹脂層（１２）とを備える。小型化が可能であり、荷重応力による破損や端子抜けを改善できるパワーモジュール半導体装置およびその製造方法、およびこのパワーモジュール半導体装置を有するインバータ装置を提供する。

Description

パワーモジュール半導体装置およびその製造方法、およびインバータ装置
　本実施の形態は、パワーモジュール半導体装置およびその製造方法、およびインバータ装置に関する。
　現在多くの研究機関において、シリコンカーバイド（ＳｉＣ：Silicon Carbide）デバイスの研究開発が行われている。ＳｉＣパワーデバイスの特長として、従来のＳｉパワーデバイスよりも低オン抵抗であり、高速スイッチングおよび高温動作などを挙げることができる。
　絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ:Insulated Gate Bipolar Transistor）などの従来のＳｉパワーデバイスでは、動作可能な温度範囲が１５０℃程度までである。
　しかしながら、ＳｉＣパワーデバイスでは、理論的には、約６００℃まで動作可能である。
　従来のＳｉパワーモジュールでは、Ｓｉパワーデバイスのオン抵抗を下げるためにデバイス面積を大きくする必要があり、パワーモジュールの小型化に限界があった。
　ＳｉＣパワーモジュールでは、ＳｉＣデバイスのオン抵抗が低いために面積の小さいデバイスでも大電流を導通することができ、ＳｉＣパワーモジュールの小型化が可能となる。
　これらのＳｉＣパワーデバイスのパッケージには、ケース型が採用されていたり、特許文献１のようにトランスファモールド成形された半導体装置や、特許文献２のようにソケットを一体成型し、端子を圧入してプレスフィット垂直端子を形成するトランスファモールドについて開示されているものもある。
特開２００５－１８３４６３号公報 特開２０１０－１２９７９５号公報
　しかしながら、特許文献１に記載のように、トランスファモールド成形された半導体装置は、端子列がパッケージ部の外周面に対して水平方向に配置されるのが一般的であったため、小型化に不向きであるという問題があった。
　これに対し、特許文献２に記載の電力用半導体モジュールは、端子をモールド樹脂の表面に対して垂直方向に配置することによって、トランスファモールドモジュールの小型化を可能にしたものである。
　ところが、この電力用半導体モジュールは、樹脂モールド後に金属筒に外部端子を圧入させることによって、モールド樹脂の表面より垂直方向に外部端子を配置するようにしたものであるため、圧入時に荷重応力が加えられることや、使用中の振動などにより外部端子が金属筒から抜け落ちる端子抜けといった問題が懸念されていた。
　本実施の形態は、小型化が可能であり、荷重応力による破損や端子抜けを改善できるパワーモジュール半導体装置およびその製造方法、およびこのパワーモジュール半導体装置を有するインバータ装置を提供する。
　本実施の形態の一態様によれば、絶縁基板と、前記絶縁基板上に配置された銅プレート層の第１パターンと、前記第１パターン上に配置された半導体デバイスと、前記半導体デバイスと電気的に接続された電力系端子と、前記半導体デバイスと電気的に接続されると共に、前記絶縁基板の主表面に対して垂直方向に延伸して配置された信号系端子と、前記信号系端子を係止する第１の係止部材と、前記第１の係止部材の一部を露出させるようにして、前記半導体デバイスおよび前記絶縁基板を被覆する樹脂層とを備えるパワーモジュール半導体装置が提供される。
　また、本実施の形態の他の態様によれば、上記のパワーモジュール半導体装置を複数有し、前記樹脂層は長手方向と短手方向とを有する平面視矩形状をしており、各パワーモジュール半導体装置をその短手方向に近接して配置したインバータ装置が提供される。
　また、本実施の形態の他の態様によれば、絶縁基板上に配置された銅プレート層の第１パターン上に配置された半導体デバイスと、前記半導体デバイスと電気的に接続された電力系端子と、前記半導体デバイスと電気的に接続されると共に、前記絶縁基板の主表面に対して垂直方向に延伸して配置された信号系端子と、前記信号系端子を係止する第１の係止部材と、を含んで、前記絶縁基板の垂直方向に対向する両表面側を第１の金型および第２の金型により保持する第１の工程と、前記第１の金型および前記第２の金型内に樹脂を充填させ、前記第１の係止部材の一部を露出させるようにして、前記半導体デバイスおよび前記絶縁基板を被覆する樹脂層を形成する第２の工程とを有するパワーモジュール半導体装置の製造方法が提供される。
　本実施の形態によれば、小型化が可能であり、荷重応力による破損や端子抜けを改善できるパワーモジュール半導体装置およびその製造方法、およびこのパワーモジュール半導体装置を有するインバータ装置を提供することができる。
実施の形態に係るストレート配線構造のパワーモジュール半導体装置の鳥瞰図。 実施の形態に係るストレート配線構造のパワーモジュール半導体装置の平面構成図。 （ａ）図１の図示矢印ＩＩＩ方向に対する側面図、（ｂ）図１の図示矢印ＩＩＩ方向に対する別の側面図、（ｃ）図１の図示矢印ＩＩＩ方向に対するさらに別の側面図。 図１の図示矢印ＩＶ方向に対する側面図。 実施の形態に係るパワーモジュール半導体装置の回路表現図。 実施の形態に係るパワーモジュール半導体装置の詳細回路表現図。 実施の形態に係るパワーモジュール半導体装置の平面パターン構成図。 図７のＶＩＩＩ－ＶＩＩＩ線に沿う模式的断面構造図。 図７のＩＸ－ＩＸ線に沿う模式的断面構造図。 図７のＸ－Ｘ線に沿う模式的断面構造図。 図７のＸＩ－ＸＩ線に沿う模式的断面構造図。 実施の形態に係るパワーモジュール半導体装置に適用される１端子ホルダの四面図であって、（ａ）１端子ホルダを真上から見た上面図、（ｂ）１端子ホルダを図示矢印Ｂ方向から見た側面図、（ｃ）１端子ホルダを図示矢印Ｃ方向から見た側面図、（ｄ）１端子ホルダを図示矢印Ｄ方向から見た側面図。 実施の形態に係るパワーモジュール半導体装置に適用される２端子ホルダの五面図であって、（ａ）２端子ホルダを真上から見た上面図、（ｂ）２端子ホルダを図示矢印Ｂ方向から見た側面図、（ｃ）２端子ホルダを図示矢印Ｃ方向から見た側面図、（ｄ）２端子ホルダを図示矢印Ｄ方向から見た側面図、（ｅ）２端子ホルダを図示矢印Ｅ方向から見た側面図。 実施の形態に係るパワーモジュール半導体装置を６個配置して３相交流インバータを構成した平面構成図。 実施の形態に係るパワーモジュール半導体装置を６個配置して３相交流インバータを構成した各端子間の接続図。 実施の形態に係るパワーモジュール半導体装置を６個配置して３相交流インバータを構成した各パワー端子間の接続配線（バスバー）電極（ＧＮＤＬ・ＰＯＷＬ）も含む平面構成図。 （ａ）図１６のＸＶＩＩａ－ＸＶＩＩａ線に沿う模式的断面構造図、（ｂ）図１６のＸＶＩＩｂ－ＸＶＩＩｂ線に沿う模式的断面構造図。 （ａ）図１６のＸＶＩＩａ－ＸＶＩＩａ線に沿う別の模式的断面構造図、（ｂ）図１６のＸＶＩＩｂ－ＸＶＩＩｂ線に沿う別の模式的断面構造図。 （ａ）図１６のＸＶＩＩａ－ＸＶＩＩａ線に沿うさらに別の模式的断面構造図、（ｂ）図１６のＸＶＩＩｂ－ＸＶＩＩｂ線に沿うさらに別の模式的断面構造図。 図１６に示す平面構成図において、信号系端子（ＳＳ・Ｇ・ＤＳ）を非直線状に配置した例を示す図。 図１６に示す平面構成図において、制御基板および電源基板を上部に配置した例を示す図。 図２１のＸＸＩＩ－ＸＸＩＩ線に沿う模式的断面構造図。 実施の形態に係るパワーモジュール半導体装置を６個配置して構成した３相交流インバータ上に制御基板および電源基板を配置した鳥瞰図。 実施の形態に係るパワーモジュール半導体装置を４個配置して構成したフルブリッジインバータの回路構成図。 実施の形態に係るパワーモジュール半導体装置を４個配置してフルブリッジインバータを構成した各パワー端子間の接続電極（ＧＮＤＬ・ＰＯＷＬ）も含む平面構成図。 実施の形態に係るパワーモジュール半導体装置に適用する半導体デバイスの例であって、ＳｉＣ　ＭＯＳＦＥＴの模式的断面構造図。 実施の形態に係るパワーモジュール半導体装置に適用する半導体デバイスの例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ　ＭＯＳＦＥＴの模式的断面構造図。 実施の形態に係るパワーモジュール半導体装置を用いて構成した３相交流インバータの模式的回路構成において、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサを接続した回路構成例。 実施の形態に係るパワーモジュール半導体装置を用いて構成した３相交流インバータの回路構成図。 （ａ）実施の形態に係るパワーモジュール半導体装置の製造に用いるカーボン治具の平面構成図、（ｂ）パワーモジュール半導体装置をカーボン治具に搭載した様子を示す平面構成図。 パワーモジュール半導体装置を搭載したカーボン治具をホットプレート上に搭載し、カーボン治具の長手方向で切った、図３０（ｂ）のＸＸＸＩ－ＸＸＸＩに沿う模式的断面構造図。 実施の形態に係るパワーモジュール半導体装置の製造方法において、トランスファモールド成形工程を説明する模式的断面構造図。 実施の形態に係るパワーモジュール半導体装置の製造方法において、トランスファモールド成形の、図３２に続く工程を説明する模式的断面構造図。 実施の形態に係るパワーモジュール半導体装置の製造方法において、トランスファモールド成形の、図３３に続く工程を説明する模式的断面構造図。 実施の他の形態に係るパワーモジュール半導体装置の模式的断面構造図。 実施の他の形態に係るパワーモジュール半導体装置を６個配置して３相交流インバータを構成した各パワー端子間の接続配線（バスバー）電極（ＧＮＤＬ・ＰＯＷＬ）も含む平面構成図。 実施の他の形態に係るパワーモジュール半導体装置を４個配置してフルブリッジインバータを構成した各パワー端子間の接続電極（ＧＮＤＬ・ＰＯＷＬ）も含む平面構成図。
　次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、断面図は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
　また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、この実施の形態は、構成部品の材質、形状、構造、配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
　［パワーモジュール半導体装置の構成］
　本実施の形態に係るストレート配線構造のパワーモジュール半導体装置２であって、ワンインワンモジュール（1 in 1 Module）の鳥瞰構成は、図１に示すように表される。本実施の形態に係るストレート配線構造のパワーモジュール半導体装置２においては、信号系端子ＳＳ・Ｇ・ＤＳは、図１に示すように、樹脂層１２から垂直方向に突き出したように配置されている。
　1 in 1は、一つの大きなトランジスタとみることができるが、内蔵されているトランジスタデバイスは、複数個である場合もある。2 in 1、4 in 1、6 in 1などもあるが、これは、図２８（インバータ装置回路）上において、縦２個分のトランジスタを接続内蔵したモジュールを2 in 1、2 in 1を２組配線内蔵したモジュールを4 in 1、全て配線内蔵したものが6 in 1と呼ばれている。
　信号系端子ＤＳは、樹脂層１２の主表面部にモールド面と同一の高さで埋設された第１の係止部材としての１端子ホルダ１０１によって係止された状態で保持され、信号系端子Ｇ・ＳＳは、樹脂層１２の主表面部にモールド面と同一の高さで埋設された第１の係止部材としての２端子ホルダ１０２によって係止された状態で保持されている。
　また、本実施の形態に係るストレート配線構造のパワーモジュール半導体装置２の平面構成は、図２に示すように表される。また、図１の矢印ＩＩＩ方向の側面構造は、図３（ａ）に示すように表され、図１の矢印ＩＩＩ方向の別のパワーモジュール半導体装置２Ｂの側面構造は、図３（ｂ）に示すように表され、図１の矢印ＩＩＩ方向のさらに別のパワーモジュール半導体装置２Ｃの側面構造は、図３（ｃ）に示すように表される。また、図１の矢印ＩＶ方向の側面構造は、図４に示すように表される。
　本実施の形態に係るパワーモジュール半導体装置２であって、ワンインワンモジュールの回路表現は、図５に示すように表される。また、本実施の形態に係るパワーモジュール半導体装置２であって、ワンインワンモジュールの詳細回路表現は、図６に示すように表される。
　本実施の形態に係るパワーモジュール半導体装置２は、ワンインワンモジュールの構成を備える。すなわち、１個のＭＯＳＦＥＴ（半導体デバイス）Ｑが１つのモジュールに内蔵されている。一例として、図７に示すように５チップ（ＭＯＳトランジスタ×５）搭載可能であり、それぞれのＭＯＳＦＥＴＱは、５個までが並列接続される。なお、５チップの内、一部をダイオードＤＩ用として搭載することも可能である。
　図５には、ＭＯＳＦＥＴ　Ｑのソース・ドレイン間に逆並列接続されるダイオードＤＩが示されている。ＭＯＳＦＥＴ　Ｑの主電極は、電力系端子としてのドレイン端子ＤＴおよびソース端子ＳＴで表される。ダイオードＤＩは、ボディＤｉまたは個別チップのボディＤｉから構成される。
　なお、図６において、ＳＳは、ソースセンス端子、ＤＳは、ドレインセンス端子であり、Ｇは、ゲート信号端子であり、いずれも信号系端子を構成している。
　本実施の形態に係るストレート配線構造のパワーモジュール半導体装置２の平面パターン構成は、図７に示すように表される。図７のＶＩＩＩ－ＶＩＩＩ線に沿う模式的断面構造は、図８に示すように表され、図７のＩＸ－ＩＸ線に沿う模式的断面構造は、図９に示すように表され、図７のＸ－Ｘ線に沿う模式的断面構造は、図１０に示すように表され、図７のＸＩ－ＸＩ線に沿う模式的断面構造は、図１１に示すように表される。
　本実施の形態に係るストレート配線構造のパワーモジュール半導体装置２は、図７および図８に示すように、絶縁基板１０と、絶縁基板１０上に配置された銅プレート層１０ａの第１パターン１０ａ（Ｄ）と、第１パターン１０ａ（Ｄ）上に配置された半導体デバイスＱと、半導体デバイスＱと電気的に接続される電力系端子ＳＴ・ＤＴおよび信号系端子ＤＳ・Ｇ・ＳＳと、信号系端子ＤＳを係止する１端子ホルダ１０１と、信号系端子Ｇ・ＳＳを係止する２端子ホルダ１０２と、１端子ホルダ１０１および２端子ホルダ１０２の上面部をモールド面から露出させるようにして半導体デバイスＱおよび絶縁基板１０を被覆する樹脂層１２とを備える。
　ここで、信号系端子ＤＳ・Ｇ・ＳＳは、絶縁基板１０の主表面に対して垂直方向に延伸して配置され、電力系端子ＳＴ・ＤＴは、樹脂層１２の主表面と平行に、樹脂層１２の長手方向に沿って、樹脂層１２の対向する両側面から互いに逆方向に延伸して配置され、ストレート配線構造を有する。
　本実施の形態に係るストレート配線構造のパワーモジュール半導体装置２においては、電力系端子ＳＴ・ＤＴは、図７および図８に示すように、樹脂層１２の側面から主表面と平行方向に配置されている。
　また、電力系端子ＳＴ・ＤＴは、樹脂層１２の長手方向に沿って、樹脂層１２の対向する両側面から互いに逆方向に延伸して配置される。
　なお、電力系端子ＳＴ・ＤＴは、図３（ａ）～図３（ｃ）に示すように、樹脂層１２の厚み方向に、所定の段差ＶＤ１・ＶＤ２・ＶＤ３をもって配置される。
　また、絶縁基板１０の主表面に対する垂直方向は、樹脂層１２の主表面に対する垂直方向に等しい。
　一方、信号系端子ＤＳ・Ｇ・ＳＳは、図１および図２に示すように、樹脂層１２の主表面上に直線状に配置されていても良い。
　また、信号系端子は、ゲート信号端子Ｇおよびセンサ用端子を備えていても良い。また、センサ用端子は、ソースセンス端子ＳＳおよびドレインセンス端子ＤＳを備えていても良い。
　ここで、ソースセンス端子ＳＳ、ドレインセンス端子ＤＳの他に、図示は省略されているが、温度センス用にサーミスタ接続端子などを信号系端子と同様に絶縁基板１０の主表面に対して垂直方向に配置しても良い。
　また、本実施の形態に係るストレート配線構造のパワーモジュール半導体装置２は、図７に示すように、絶縁基板１０上に、半導体デバイスＱに隣接して配置された電極パターンＧＳＰ・ＳＳＰを備え、信号系端子Ｇ・ＳＳは、電極パターンＧＳＰ・ＳＳＰに半田付けにより接続されている。信号系端子ＤＳは、第１パターン１０ａ（Ｄ）に半田付けにより接続されている。
　ドレインセンス端子ＤＳは、図７および図９に示すように、第１パターン１０ａ（Ｄ）に対して半田層３ｃを介して半田付けにより接続されており、絶縁基板１０の主表面に対して垂直方向に延伸して配置される。
　また、ドレインセンス端子ＤＳは、１端子ホルダ１０１によって係止されることにより、第１パターン１０ａ（Ｄ）との接続部の半田層３ｃが保護されている。すなわち、ドレインセンス端子ＤＳは、樹脂層１２を形成するモールド工程前の段階ですでに半田層３ｃを介して第１パターン１０ａ（Ｄ）に半田接続されると共に、垂直方向に突き出した状態が１端子ホルダ１０１によって保持される。したがって、樹脂モールド後にソケットなどの金属筒にドレインセンス端子ＤＳを圧入させることにより、ドレインセンス端子ＤＳや半田層３ｃによる接続部に圧入時の荷重応力が加えられたり、使用中の振動などによりドレインセンス端子ＤＳが金属筒から抜け落ちたりする、いわゆる端子抜けを防止できる。
　ゲート信号端子Ｇは、図７および図１０に示すように、ゲート信号電極パターンＧＳＰに対して半田層３ｃを介して半田付けにより接続されており、かつゲート信号電極パターンＧＳＰとソースセンス電極パターンＳＳＰとの相互間において上方に曲げられて絶縁基板１０の主表面に対して垂直方向に延伸して配置される。また、ゲート信号端子Ｇは、２端子ホルダ１０２によって係止されることにより、ゲート信号電極パターンＧＳＰとの接続部の半田層３ｃが保護されている。
　ソースセンス端子ＳＳは、図７および図１１に示すように、ソースセンス電極パターンＳＳＰに対して半田層３ｃを介して半田付けにより接続されており、かつゲート信号電極パターンＧＳＰとソースセンス電極パターンＳＳＰとの相互間において上方に曲げられて絶縁基板１０の主表面に対して垂直方向に延伸して配置される。また、ソースセンス端子ＳＳは、２端子ホルダ１０２によって係止されることにより、ソースセンス電極パターンＳＳＰとの接続部の半田層３ｃが保護されている。
　すなわち、ゲート信号端子Ｇおよびソースセンス端子ＳＳは、樹脂層１２を形成するモールド工程前の段階ですでに半田層３ｃを介してゲート信号電極パターンＧＳＰおよびソースセンス電極パターンＳＳＰに半田接続されると共に、垂直方向に突き出した状態が２端子ホルダ１０２によって保持される。したがって、樹脂モールド後にソケットなどの金属筒にゲート信号端子Ｇおよびソースセンス端子ＳＳを圧入させることにより、ゲート信号端子Ｇおよびソースセンス端子ＳＳや半田層３ｃによる接続部に圧入時の荷重応力が加えられたり、使用中の振動などによりゲート信号端子Ｇおよびソースセンス端子ＳＳが金属筒から抜け落ちたりする、いわゆる端子抜けを防止できる。
　なお、ゲート信号端子Ｇおよびソースセンス端子ＳＳは、ドレインセンス端子ＤＳと同様に、１端子ホルダ１０１によって個々に係止されるようにしても良い。
　一方、絶縁基板１０は、セラミック基板で構成されていても良い。ここで、セラミック基板は、例えば、Ａｌ2 Ｏ3 、Ａｌ Ｎ、ＳｉＮ、ＡｌＳｉＣ、もしくは、少なくとも表面が絶縁性のＳｉＣで形成可能である。
　さらに、本実施の形態に係るパワーモジュール半導体装置２は、図７および図８に示すように、第１の銅プレート層１０ａの第２パターン１０ａ（Ｓ）と、半導体デバイスＱ上に配置された柱状電極２０と、柱状電極２０上に配置された上面板電極２２と、第１パターン１０ａ（Ｄ）上に配置されたドレイン端子ＤＴと、第２パターン１０ａ（Ｓ）上に配置され、かつ上面板電極２２と接続された柱状接続電極１８ｎと、柱状接続電極１８ｎに接続されたソース端子ＳＴとを備える。
　電力系端子ＳＴ・ＤＴは、半導体デバイスＱのソースパッド電極ＳＰ（図２７参照）に接続されたソース端子ＳＴと、半導体デバイスＱのドレイン電極パターンＤ（図２６および図２７参照）に接続されたドレイン端子ＤＴとを備える。また、ソース端子ＳＴは、半導体デバイスＱのソースパッド電極ＳＰに接続され、ドレイン端子ＤＴは、半導体デバイスＱのドレイン電極パターンＤに接続される。
　また、半導体デバイスＱのゲート信号端子Ｇおよびソースセンス端子ＳＳは、図７に示すように、ボンディングワイヤを介して、それぞれ半導体デバイスＱに隣接して配置されたゲート信号電極パターンＧＳＰおよびソースセンス電極パターンＳＳＰとボンディング接続される。
　また、第１パターン１０ａ（Ｄ）と半導体デバイスＱは、半田層３ｂを介して接合され、第２パターン１０ａ（Ｓ）と柱状接続電極１８ｎも半田層３ｂを介して接合される。
　また、柱状電極２０と上面板電極２２は、半田層３ａを介して接合され、柱状接続電極１８ｎと上面板電極２２およびソース端子ＳＴも半田層３ａを介して接合される。
　本実施の形態に係るパワーモジュール半導体装置２は、ワンインワン型モジュール構成において、第１パターン１０ａ（Ｄ）上に半導体デバイスＱに隣接して配置されたダイオードＤＩを備えていても良い。このダイオードＤＩのカソードＫは、第１パターン１０ａ（Ｄ）に接続され、アノードＡは、柱状電極２０を介して上面板電極２２に接続される。
　ここで、半導体デバイスＱは、例えば、ＳｉＣ　ＭＯＳＦＥＴで形成され、ダイオードＤＩは、例えば、ＳｉＣショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）で形成可能である。
　絶縁基板１０の裏面上に配置される第２の銅プレート層１０ｂは、ヒートスプレッダとして機能する。
　また、樹脂層１２は、エポキシ系樹脂もしくはシリコーン系樹脂などでトランスファモールド成形されていても良い。
　半導体デバイスＱの複数のチップは、絶縁基板１０の表面上に、絶縁基板１０の厚み方向から見た平面視で離間した位置に配置され、樹脂層１２により樹脂モールドされている。
　また、柱状接続電極１８ｎは、線熱膨張係数（ＣＴＥ：Coefficient of Thermal Expansion）の値が相対的に小さい電極材料、例えば、ＣｕＭｏ、Ｃｕなどで形成されていても良い。
　上面板電極２２の部分は、ＣＴＥの値が相対的に小さい電極材料、例えば、ＣｕＭｏ、Ｃｕなどで形成されていても良い。
　柱状電極２０の部分は、ＣＴＥの値が相対的に小さい電極材料、例えば、ＣｕＭｏ、Ｃｕなどで形成されていても良い。
　ＣＴＥの値が同等である同じ大きさの材料を比較すると、発生応力は、ヤング率の値が大きい材料の方が大きくなる。このため、ヤング率×ＣＴＥの数値が、より小さい材料を選定することによって、発生応力の値の小さな部材を達成することができる。
　ＣｕＭｏは、このような利点を有している。また、ＣｕＭｏは、Ｃｕには劣るが、電気抵抗率も相対的に低い。
　各部材の接合構造の形成には、半田接合の他に、金属粒子接合、固相拡散接合、液相拡散（ＴＬＰ：Transient Liquid Phase）接合などの技術を適用可能である。
　例えば、金属粒子接合は、導電性粒子を含むペースト材料を焼成して形成される。ペースト材料の焼成温度は、例えば、約２００～４００℃である。導電性粒子は、金属微粒子であり、例えば、銀粒子、金粒子またはニッケルや銅粒子などである。例えば、金属微粒子として銀粒子を適用する場合、銀粒子の濃度は、例えば、約８０質量％～約９５質量％である。また、銀ナノ粒子の場合の平均粒径は、約１０ｎｍ～約１００ｎｍ程度である。
　本実施の形態に係るパワーモジュール半導体装置２の垂直端子内部構造においては、金属端子部品を電極パターンなどに対して直に半田付けなどを行うため、ソケットなどの部品を必要としない。
　ここで、１端子ホルダ１０１の構造は、図１２に示す四面図（図１２（ａ）に上面から見た図、図１２（ｂ）～図１２（ｄ）に各側面から見た図）のように表される。１端子ホルダ１０１は、図１２（ａ）に示すように、パワーモジュール半導体装置２の短手方向に長方形状の上面部を有している。１端子ホルダ１０１の上面部には、ドレインセンス端子ＤＳが挿入されると共に、その挿入されたドレインセンス端子ＤＳを係止した状態で保持する開口部１０１ｂが設けられている。
　１端子ホルダ１０１の内部には、図１２（ｂ）に示すように、開口部１０１ｂにつながる樹脂充填部１０１ａが形成されている。また、１端子ホルダ１０１の一方の側面には、図１２（ｃ）に示すように、樹脂充填部１０１ａにつながる樹脂送入穴としての送入口１０１ｃが開口されている。一方、送入口１０１ｃに対向する、１端子ホルダ１０１の他方の側面には、図１２（ｄ）に示すように、樹脂充填部１０１ａにつながる樹脂送出穴としての送出口１０１ｄが開口されている。
　本実施の形態において、１端子ホルダ１０１は、樹脂充填部１０１ａ内がモールド樹脂により十分に充填されるようにするために、送入口１０１ｃが送出口１０１ｄよりも大きく開口されている。すなわち、１端子ホルダ１０１は、モールド樹脂の注入の上流側に向かって送入口１０１ｃを、注入の下流側に向かって送出口１０１ｄを、それぞれ対応させて配置することにより、モールド樹脂によって樹脂充填部１０１ａ内をより確実に充填させることが可能である。これにより、１端子ホルダ１０１内における絶縁性および強度が十分に確保される。
　なお、一例として、ドレインセンス端子ＤＳの断面寸法を１．５ｍｍ×０．５ｍｍとした場合の、１端子ホルダ１０１の各部の寸法は以下のように表される（単位はｍｍ）。例えば、図１２（ａ）～図１２（ｄ）において、ｄ１＝２．７、ｄ２＝３．３５、ｄ３＝８．２＋α、ｄ１１＝２．１、ｄ１２＝２．７５、ｄ１３＝１．５、ｄ１４＝０．３、ｄ２１＝１．８、ｄ２２＝０．７、ｄ２３＝２．０、ｄ３１＝３．５、ｄ３２＝２．１、ｄ３３＝２．０、ｄ４１＝２．１、ｄ４２＝２．０、ｄ４３＝２．０。
　また、Ｒａ部～Ｒｅ部の曲率は、Ｒを曲率半径とすると、Ｒａ＝２－Ｒ０．３５、Ｒｂ＝Ｒｃ＝Ｒｄ＝Ｒｅ＝４－Ｒ０．５。
　ただし、モールド工程前の製造工程において、１端子ホルダ１０１は、樹脂層１２のモールド面（垂直方向の主表面）よりもαの分だけ背高になるよう、ｄ３が設計されている（例えば、α＝１０μｍ～２００μｍ程度）。
　２端子ホルダ１０２の構造は、図１３に示す五面図（図１３（ａ）に上面から見た図、図１３（ｂ）～図１３（ｅ）に各側面から見た図）のように表される。２端子ホルダ１０２は、図１３（ａ）に示すように、パワーモジュール半導体装置２の長手方向に長方形状の上面部を有している。２端子ホルダ１０２の上面部には、ゲート信号端子Ｇが挿入されると共に、その挿入されたゲート信号端子Ｇを係止した状態で保持する開口部１０２ｂと、ソースセンス端子ＳＳが挿入されると共に、その挿入されたソースセンス端子ＳＳを係止した状態で保持する開口部１０２ｃと、が設けられている。
　２端子ホルダ１０２の内部には、図１３（ｂ）および図１３（ｃ）に示すように、開口部１０２ｂ・１０２ｃにつながる樹脂充填部１０２ａが形成されている。また、２端子ホルダ１０２の一方の側面には、図１３（ｄ）に示すように、樹脂充填部１０２ａにつながる樹脂送入穴としての送入口１０２ｄが開口されている。一方、送入口１０２ｄに対向する、２端子ホルダ１０２の他方の側面には、図１３（ｅ）に示すように、樹脂充填部１０２ａにつながる樹脂送出穴としての送出口１０２ｅが開口されている。
　本実施の形態において、２端子ホルダ１０２は、樹脂充填部１０２ａ内がモールド樹脂により十分に充填されるようにするために、送入口１０２ｄが送出口１０２ｅよりも大きく開口されている。すなわち、２端子ホルダ１０２は、モールド樹脂の注入の上流側に向かって送入口１０２ｄを、注入の下流側に向かって送出口１０２ｅを、それぞれ対応させて配置することにより、モールド樹脂によって樹脂充填部１０２ａ内をより確実に充填させることが可能である。これにより、２端子ホルダ１０２内における絶縁性および強度が十分に確保される。
　なお、一例として、ゲート信号端子Ｇおよびソースセンス端子ＳＳの断面寸法を１．５ｍｍ×０．５ｍｍとした場合の、２端子ホルダ１０２の各部の寸法は以下のように表される（単位はｍｍ）。例えば、図１３（ａ）～図１３（ｅ）において、ｅ１＝８．４、ｅ２＝４．０、ｅ３＝８．６＋α、ｅ１１＝７．８、ｅ１３＝６．７、ｅ２１＝１．８、ｅ２２＝０．７、ｅ２３＝５．０８、ｅ３１＝３．５、ｅ３２＝５．０、ｅ３３＝２．０、ｅ４１＝３．０、ｅ４２＝２．０、ｅ４３＝２．０、ｅ５１＝０．４、ｅ５２＝０．５、ｅ５３＝１．０。
　また、Ｐａ部～Ｐｅ部の曲率は、Ｒを曲率半径とすると、Ｐａ＝４－Ｒ０．３５、Ｐｂ＝Ｐｃ＝Ｐｄ＝Ｐｅ＝４－Ｒ０．５。
　ただし、モールド工程前の製造工程において、２端子ホルダ１０２は、樹脂層１２のモールド面よりもαの分だけ背高になるよう、ｅ３が設計されている（例えば、α＝１０μｍ～２００μｍ程度）。
　また、１端子ホルダ１０１および２端子ホルダ１０２は所定の耐熱性を有するプラスチック部品、例えば、ＰＰＳ（ポリフェニレンサルファイド）樹脂またはＰＥＥＫ（ポリエーテルエーテルケトン）樹脂、ＬＣＰ（液晶ポリマー）などの高耐熱性（１５０℃以上、好ましくは２００℃以上）を有するプラスチック（または、エンジニアリングプラスチック、スーパーエンジニアリングプラスチック）により形成される。
　［３相交流インバータの構成］
　本実施の形態に係るストレート配線構造のパワーモジュール半導体装置２を６個配置して３相交流インバータ装置４を構成した模式的平面構成は、図１４に示すように表される。
　本実施の形態に係るストレート配線構造のパワーモジュール半導体装置２においては、樹脂層１２の外周に信号系端子ＳＳ・Ｇ・ＤＳを配置していないので、図１４に示すように、並列配置してもパワーモジュール間距離を詰めることができる。
　また、本実施の形態に係るストレート配線構造のパワーモジュール半導体装置２を６個配置して３相交流インバータ装置４を構成した各端子間の接続関係は、図１５に示すように表される。
　また、本実施の形態に係るストレート配線構造のパワーモジュール半導体装置２を６個配置して３相交流インバータ装置４を構成した各パワー端子間の接続配線（バスバー）電極（ＧＮＤＬ・ＰＯＷＬ）も含む平面構成は、図１６に示すように表される。
　トランジスタＱ１・Ｑ４、Ｑ２・Ｑ５、Ｑ３・Ｑ６は、それぞれハーフブリッジのインバータを構成する。
　図１５および図１６に示すように、トランジスタＱ１・Ｑ２・Ｑ３のドレイン端子ＤＴ１・ＤＴ２・ＤＴ３は、電源用のバスバー電極ＰＯＷＬによって共通に接続され、トランジスタＱ４・Ｑ５・Ｑ６のソース端子ＳＴ４・ＳＴ５・ＳＴ６は、接地用のバスバー電極ＧＮＤＬによって共通に接続される。
　また、図１５および図１６に示すように、トランジスタＱ１・Ｑ２・Ｑ３のソース端子ＳＴ１・ＳＴ２・ＳＴ３は、トランジスタＱ４・Ｑ５・Ｑ６のドレイン端子ＤＴ４・ＤＴ５・ＤＴ６と、それぞれ、バスバー電極ＵＬ・ＶＬ・ＷＬによって共通に接続される。この結果、バスバー電極ＵＬ・ＶＬ・ＷＬからは、Ｕ・Ｖ・Ｗの３相出力が得られる。
　また、図１６のＸＶＩＩａ－ＸＶＩＩａ線に沿う模式的断面構造は、図１７（ａ）に示すように表され、図１６のＸＶＩＩｂ－ＸＶＩＩｂ線に沿う模式的断面構造は、図１７（ｂ）に示すように表される。
　また、図１６のＸＶＩＩａ－ＸＶＩＩａ線に沿う別の模式的断面構造は、図１８（ａ）に示すように表され、図１６のＸＶＩＩｂ－ＸＶＩＩｂ線に沿う別の模式的断面構造は、図１８（ｂ）に示すように表される。
　また、図１６のＸＶＩＩａ－ＸＶＩＩａ線に沿うさらに別の模式的断面構造は、図１９（ａ）に示すように表され、図１６のＸＶＩＩｂ－ＸＶＩＩｂ線に沿うさらに別の模式的断面構造は、図１９（ｂ）に示すように表される。
　また、電力系端子ＳＴ・ＤＴは、図３（ａ）～図３（ｃ）に示したように、樹脂層１２の厚み方向に、所定の段差ＶＤ１・ＶＤ２・ＶＤ３をもって配置されており、図１７の例は、図３（ａ）に示された所定の段差ＶＤ１を有する例に対応し、図１８の例は、図３（ｂ）に示された所定の段差ＶＤ２を有する例に対応し、図１９の例は、図３（ｃ）に示された所定の段差ＶＤ３を有する例に対応する。
　すなわち、図３（ａ）に示された所定の段差ＶＤ１を有する例では、図１７（ａ）に示すように、バスバー電極ＰＯＷＬ・ＧＮＤＬと共に、バスバー電極ＵＬ・ＶＬ・ＷＬはストレートな電極構造を有する。
　図３（ｂ）に示された所定の段差ＶＤ２を有する例では、バスバー電極ＰＯＷＬ・ＧＮＤＬはストレートな電極構造を有するが、図１８（ａ）に示すように、バスバー電極ＵＬ・ＶＬ・ＷＬは所定の段差ＶＤ２の値が相対的に小さいために上方向に屈曲した電極構造を有する。
　図３（ｃ）に示された所定の段差ＶＤ３を有する例では、バスバー電極ＰＯＷＬ・ＧＮＤＬはストレートな電極構造を有するが、図１９（ａ）に示すように、バスバー電極ＵＬ・ＶＬ・ＷＬは所定の段差ＶＤ３の値が相対的に大きいために下方向に屈曲した電極構造を有する。
　本実施の形態に係るストレート配線構造のパワーモジュール半導体装置２を６個配置して構成した３相交流インバータ装置４において、信号系端子ＳＳ・Ｇ・ＤＳを非直線状に配置した例は、図２０に示すように表される。
　すなわち、本実施の形態に係るパワーモジュール半導体装置２においては、信号系端子ＤＳ・Ｇ・ＳＳは、樹脂層１２の主表面上に非直線状に配置されていても良い。または、信号系端子ＤＳ・Ｇ・ＳＳは、樹脂層１２の主表面上にランダムに配置されていても良い。
　本実施の形態に係るパワーモジュール半導体装置２を複数個並列に配置したインバータ装置４は、図１６および図２０に示すように、パワーモジュール半導体装置２を複数個並列に配置し、各パワーモジュール半導体装置２の電力系端子ＳＴ・ＤＴを、バスバー電極ＧＮＤＬ・ＰＯＷＬを介して相互に接続している。
　また、本実施の形態に係るパワーモジュール半導体装置２を複数個並列に配置したインバータ装置４は、パワーモジュール半導体装置２のドレイン端子ＤＴおよびソース端子ＳＴが、隣接するパワーモジュール半導体装置２のソース端子ＳＴおよびドレイン端子ＤＴと互いに対向するように配置している。
　そして、本実施の形態に係るパワーモジュール半導体装置２を複数個並列に配置したインバータ装置４は、複数のパワーモジュール半導体装置２において、ハーフブリッジを構成する第１トランジスタ・第２トランジスタ（Ｑ１・Ｑ４）・（Ｑ２・Ｑ５）・（Ｑ３・Ｑ６）を隣接させて配置し、かつ第１トランジスタのソース端子・ドレイン端子と第２トランジスタのドレイン端子・ソース端子とが互いに隣接するように配置している。
　すなわち、第１トランジスタ・第２トランジスタ（Ｑ１・Ｑ４）のソース端子・ドレイン端子（ＳＴ１・ＤＴ４）、第１トランジスタ・第２トランジスタ（Ｑ１・Ｑ４）のドレイン端子・ソース端子（ＤＴ１・ＳＴ４）、第１トランジスタ・第２トランジスタ（Ｑ２・Ｑ５）のソース端子・ドレイン端子（ＳＴ２・ＤＴ５）、第１トランジスタ・第２トランジスタ（Ｑ２・Ｑ５）のドレイン端子・ソース端子（ＤＴ２・ＳＴ５）、第１トランジスタ・第２トランジスタ（Ｑ３・Ｑ６）のソース端子・ドレイン端子（ＳＴ３・ＤＴ６）、第１トランジスタ・第２トランジスタ（Ｑ３・Ｑ６）のドレイン端子・ソース端子（ＤＴ３・ＳＴ６）が、互いに隣接するように配置している。
　本実施の形態に係るパワーモジュール半導体装置２においては、各組のパワーモジュール半導体装置２の電力系端子ＳＴ・ＤＴを、バスバー電極ＵＬ・ＶＬ・ＷＬを介して相互に接続することによって、３相交流用のインバータ装置４をコンパクトに構成可能である。
　本実施の形態に係るパワーモジュール半導体装置２は、ストレート配線のモジュール構造において、段差端子構造を有するため、外部配線（バスバー配線）のインダクタンスＬｓを低くした配線を実現することができる。
　本実施の形態に係るパワーモジュール半導体装置２は、ワンインワン構成において、ドレイン端子ＤＴとソース端子ＳＴとを平面視矩形の樹脂層１２の両端にストレート（直線的）に配置し、かつドレイン端子ＤＴとソース端子ＳＴとの高さ位置に段差をつけることによって、モジュールの並列横並び配置により容易に３相交流インバータ装置（6 in 1）を構成可能である。
　また、ドレイン端子ＤＴとソース端子ＳＴとの高さ位置に段差を設けることで、モジュール間を配線するバスバー電極ＰＯＷＬ・ＧＮＤＬ・ＵＬ・ＶＬ・ＷＬ同士の絶縁距離を容易に確保することができ、また、配線効率を良好にすることができる。
　また、絶縁距離を確保するために配線（バスバー電極）を折り曲げ加工する構成に比べ、本実施の形態に係るパワーモジュール半導体装置２を適用した３相交流インバータ装置４では、配線長を低減可能であり、従来に比べて寄生インダクタンスＬｓを約１０％低減することができる。モジュール端子に段差をつけることで外部配線（バスバーというモジュール同士を配線するもの）を曲げなくても済むためバスバーの配線長が短くできる。ここで、Ｌｓは、バスバーの配線長の直列インダクタンス成分を表す。
　［縦積み構造］
　本実施の形態に係るパワーモジュール半導体装置２を６個配置して３相交流インバータ装置４を構成した各パワー端子間の接続配線（バスバー）電極（ＧＮＤＬ・ＰＯＷＬ）も含む平面構成において、制御基板６および電源基板８を上部に配置した例は、図２１に示すように表され、図２１のＸＸＩＩ－ＸＸＩＩ線に沿う模式的断面構造は、図２２に示すように表される。
　本実施の形態に係るパワーモジュール半導体装置２を６個配置して構成した３相交流インバータ装置４は、図２１および図２２に示すように、複数個並列に配置されたパワーモジュール半導体装置２上に配置され、パワーモジュール半導体装置２を制御する制御基板６と、複数個並列に配置されたパワーモジュール半導体装置２上に配置され、パワーモジュール半導体装置２および制御基板６に電源を供給する電源基板８とを備え、信号系端子ＤＳ・Ｇ・ＳＳが延伸する垂直方向の長さは、制御基板６および電源基板８と接続可能な長さである。
　本実施の形態に係るパワーモジュール半導体装置２を６個配置して構成した３相交流インバータ装置４上に制御基板６および電源基板８を配置した鳥瞰構成図は、図２３に示すように表される。図２３においては、６個のパワーモジュール半導体装置２の信号系端子（ＤＳ１・Ｇ１・ＳＳ１）・（ＤＳ２・Ｇ２・ＳＳ２）・（ＤＳ３・Ｇ３・ＳＳ３）・（ＤＳ４・Ｇ４・ＳＳ４）・（ＤＳ５・Ｇ５・ＳＳ５）・（ＤＳ６・Ｇ６・ＳＳ６）は、それぞれ制御基板６および電源基板８に対して垂直方向に接続されて、３相交流インバータ装置４を構成している。なお、図２３においては、簡単化するために、制御基板６・電源基板８の詳細パターンは図示を省略している。また、図２３においては、構造の詳細を明確にするために、パワーモジュール半導体装置２と制御基板６・電源基板８の縦方向の距離が相対的に長くなるように図示しているが、実際上は、距離を詰めて配置される。
　本実施の形態に係るストレート配線構造のパワーモジュール半導体装置２を６個配置して構成した３相交流インバータ装置４においては、制御基板６、電源基板８、スナバコンデンサＣ（図示省略）などを縦積み構造に配置することが容易になり、システムのスリム化を図ることができる。
　［フルブリッジインバータの構成］
　本実施の形態に係るパワーモジュール半導体装置２を４個配置して構成したフルブリッジインバータ装置５の回路構成は、図２４に示すように表される。
　また、本実施の形態に係るパワーモジュール半導体装置２を４個配置してフルブリッジインバータ装置５を構成した各パワー端子間の接続配線（バスバー）電極（ＧＮＤＬ・ＰＯＷＬ）も含む平面構成は、図２５に示すように表される。
　本実施の形態に係るパワーモジュール半導体装置２を４個配置して構成したフルブリッジインバータ装置５においても、制御基板６（図示省略）、電源基板８（図示省略）、スナバコンデンサＣ（図示省略）などを縦積み構造に配置することが容易であり、システムのスリム化を図ることができる。
　［半導体デバイスの構成例］
　本実施の形態に係るパワーモジュール半導体装置２に適用する半導体デバイス１００（Ｑ）の例として、ＳｉＣ　ＭＯＳＦＥＴの模式的断面構造は、図２６に示すように、ｎ-高抵抗層からなるＳｉＣ半導体基板２６と、ＳｉＣ半導体基板２６の表面側に形成されたｐベース領域２８と、ｐベース領域２８の表面に形成されたソース領域３０と、ｐベース領域２８間のＳｉＣ半導体基板２６の表面上に配置されたゲート絶縁膜３２と、ゲート絶縁膜３２上に配置されたゲート電極３８と、ソース領域３０およびｐベース領域２８に接続されたソース電極３４と、ＳｉＣ半導体基板２６の表面と反対側の裏面に配置されたｎ+ドレイン領域２４と、ｎ+ドレイン領域２４に接続されたドレイン電極３６とを備える。
　図２６では、半導体デバイス１００は、プレーナゲート型ｎチャネル縦型ＳｉＣ　ＭＯＳＦＥＴで構成されているが、トレンチゲート型ｎチャネル縦型ＳｉＣ　ＭＯＳＦＥＴなどで構成されていても良い。
　また、本実施の形態に係るパワーモジュール半導体装置２に適用する半導体デバイス１００には、ＳｉＣ　ＭＯＳＦＥＴの代わりに、ＧａＮ系ＦＥＴやＳｉＣ基板を用いたＩＧＢＴなどを適用することもできる。
　本実施の形態に係るパワーモジュール半導体装置２に適用する半導体デバイス１００には、ＳｉＣ系、ＧａＮ系、もしくはＡｌＮ系のいずれかのパワーデバイスを適用可能である。
　さらには、本実施の形態に係るパワーモジュール半導体装置２に適用する半導体デバイス１００には、バンドギャップエネルギーが、例えば、１．１ｅＶ～８ｅＶのワイドギャップと称される半導体基板を用いたＭＯＳトランジスタなどを用いることができる。
　本実施の形態に係るパワーモジュール半導体装置２に適用する半導体デバイス１００の例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ　ＭＯＳＦＥＴの模式的断面構造は、図２７に示すように表される。ゲートパッド電極ＧＰは、ゲート絶縁膜３２上に配置されたゲート電極３８に接続され、ソースパッド電極ＳＰは、ソース領域３０およびｐベース領域２８に接続されたソース電極３４に接続される。
　また、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰは、図２７に示すように、半導体デバイス１００の表面を覆うパッシベーション用の層間絶縁膜４４上に配置される。
　なお、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰの下方のＳｉＣ半導体基板２６内には、図２７の構成例では図示を省略しているが、図２６の中央部と同様に、微細構造のトランジスタ構造が形成されていても良い。
　さらに、図２７に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜４４上にソースパッド電極ＳＰが延在して配置されていても良い。
　本実施の形態に係るパワーモジュール半導体装置２において、電源端子ＰＬと接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成は、図２８に示すように表される。本実施の形態に係るパワーモジュール半導体装置２を蓄電池Ｅと接続する際、接続ラインの有するインダクタンスＬによって、ＳｉＣ系デバイスのスイッチング速度が速いため、大きなサージ電圧Ｌｄｉ／ｄｔを生ずる。例えば、電流変化ｄｉ＝３００Ａ、スイッチングに伴う時間変化ｄｔ＝１００ｎｓｅｃとすると、ｄｉ／ｄｔ＝３×１０9 （Ａ／ｓ）となる。インダクタンスＬの値により、サージ電圧Ｌｄｉ／ｄｔの値は変化するが、蓄電池Ｅにこのサージ電圧Ｌｄｉ／ｄｔが重畳される。電源端子ＰＬと接地端子ＮＬとの間に接続されるスナバコンデンサＣによって、このサージ電圧Ｌｄｉ／ｄｔを吸収することができる。
　［パワーモジュール半導体装置を適用した応用例］
　次に、図２９を参照して、本実施の形態に係るパワーモジュール半導体装置２を用いて構成した３相交流インバータについて説明する。
　図２９に示すように、３相交流インバータは、ゲートドライブ部５０と、ゲートドライブ部５０に接続されたパワーモジュール部５２と、３相交流モータ部５４とを備える。パワーモジュール部５２は、３相交流モータ部５４のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。ここで、ゲートドライブ部５０は、図２９では、ＳｉＣ　ＭＯＳＦＥＴ　Ｑ１・Ｑ４に接続されている。図示は省略しているが、同様に、ＳｉＣ　ＭＯＳＦＥＴ　Ｑ２・Ｑ５、およびＳｉＣ　ＭＯＳＦＥＴ　Ｑ３・Ｑ６にも接続されている。
　パワーモジュール部５２は、蓄電池（Ｅ）４６の接続されたコンバータ４８が接続されたプラス端子（＋）とマイナス端子（－）との間に、インバータ構成のＳｉＣ　ＭＯＳＦＥＴ　Ｑ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６が接続されている。さらに、ＳｉＣ　ＭＯＳＦＥＴ　Ｑ１～Ｑ６のソース・ドレイン間には、ダイオードＤ１～Ｄ６がそれぞれ逆並列に接続されている。
　本実施の形態に係るパワーモジュール半導体装置２では、図２９のＵ相部分に対応する単相インバータの構造について説明されていたが、Ｖ相、Ｗ相に対応しても同様に形成して、３相パワーモジュール部５２を形成することもできる。
　［パワーモジュール半導体装置の製造方法］
　本実施の形態に係るパワーモジュール半導体装置２の製造方法において、電力系端子ＳＴ・ＤＴおよび信号系端子ＤＳ・Ｇ・ＳＳの半田付け工程に使用するカーボン治具４００の模式的平面構成は、図３０（ａ）に示すように表される。
　カーボン治具４００は、図３０（ｂ）に示すように、中央に基板挿入部４０２、左右両端に凹部形状のドレイン端子ＤＴ裁置部４０１ａ・ソース端子ＳＴ裁置部４０１ｂを備える。
　また、パワーモジュール半導体装置２をカーボン治具４００に搭載し、パワーモジュール半導体装置２を搭載したカーボン治具４００をホットプレート４０３上に搭載し、カーボン治具４００の長手方向で切った模式的断面構造は、図３１に示すように表される。
　なお、図３１は、図３０（ｂ）のＸＸＸＩ－ＸＸＸＩに沿う模式的断面構造に対応しており、電力系端子ＳＴ・ＤＴおよび信号系端子ＤＳ・Ｇ・ＳＳの半田付け工程を実施した様子を示している。ただし、信号系端子ＤＳ・Ｇ・ＳＳは、破線により、信号系端子ＤＳ・Ｇ・ＳＳの相対的な位置を示している。
　ホットプレート４０３を加熱することによって、信号系端子ＤＳを第１パターン１０ａ（Ｄ）に、信号系端子Ｇ・ＳＳを電極パターンＧＳＰ・ＳＳＰに、それぞれ半田付けすることができる。また、電力系端子ＳＴ・ＤＴを、パワーモジュール半導体装置２の柱状接続電極１８ｎ・第１パターン１０ａ（Ｄ）に半田付けすることができる。ここで、高融点半田を使用する場合には、ホットプレート４０３を、例えば、約３４０℃～３６０℃程度に加熱する。
　なお、図３２に示されるように、半田付けされた信号系端子ＤＳには１端子ホルダ１０１が、また、半田付けされた信号系端子Ｇ・ＳＳには２端子ホルダ１０２が、それぞれ係合された後、封止の工程が行われる。
　本実施の形態に係るパワーモジュール半導体装置２の製造方法においては、図３０～図３１に示された構造のカーボン治具４００を使用することによって、電力系端子ＳＴ・ＤＴおよび絶縁基板１０の平行性を確保することができる。
　また、本実施の形態に係るパワーモジュール半導体装置２の製造方法において、トランスファモールド成形工程を説明する模式的断面構造は、図３２～図３４に示すように表される。
　すなわち、図３２～図３４には、製造工程を経て信号系端子ＤＳ・Ｇ・ＳＳに１端子ホルダ１０１・２端子ホルダ１０２を取り付けた構造体の上下を反対にし、上金型（第２の金型）２２０および下金型（第１の金型）２００によって挟み込み、モールド樹脂を封入して樹脂層１２を形成後、上金型２２０および下金型２００を取り外した様子が示されている。なお、図３２～図３４において、２０２・２０３は、本体載置部・端子載置部、２０４ａ・２０４ｂは、信号系端子ＤＳ・Ｇ・ＳＳの収容部、２２３は、樹脂注入部である。
　本実施の形態に係るパワーモジュール半導体装置２の製造方法において、モールド面よりも高さｄａ（α）の分だけ背高になるように取り付けられた１端子ホルダ１０１・２端子ホルダ１０２は、構造体の上下を上金型２２０および下金型２００によって挟み込む際に下金型２００によって垂直方向に押圧される。そして、この状態、つまり１端子ホルダ１０１・２端子ホルダ１０２が下金型２００に確実に当接されて互いに密着された状態で、樹脂注入部２２３への樹脂の注入が実行される。
　本実施の形態に係るパワーモジュール半導体装置２の製造方法においては、図３２～図３４に示される上金型２２０および下金型２００を使用することによって、下金型２００が１端子ホルダ１０１・２端子ホルダ１０２と密着されるので樹脂漏れなどを招いたりすることなく、電力系端子ＳＴ・ＤＴの段差端子構造が実現されている。
　本実施の形態に係るパワーモジュール半導体装置２によれば、信号系端子ＤＳ・Ｇ・ＳＳが垂直方向に突き出した状態で１端子ホルダ１０１・２端子ホルダ１０２によりサポートされているので、モールド後に信号系端子ＤＳ・Ｇ・ＳＳの曲げや絶縁確保の工程を追加する必要がなく、工程数の削減および故障のリスクを低減できる。
　特に、信号系端子ＤＳ・Ｇ・ＳＳをソケットに圧入する際の荷重応力がパワーモジュール半導体装置２に加えられたり、長期の使用中に振動などにより信号系端子ＤＳ・Ｇ・ＳＳがパワーモジュール半導体装置２より抜けたりするのを防止できる。
　[実施の他の形態]
　［パワーモジュール半導体装置の構成］
　図３５に示すように、本実施の他の形態に係るパワーモジュール半導体装置２Ａにおいては、さらに、電力系端子ＳＴ・ＤＴが絶縁基板１０の主表面に対して垂直方向に延伸して配置されてなる構成とされている。
　また、本実施の他の形態に係るパワーモジュール半導体装置２Ａにおいて、垂直方向に配置された電力系端子ＤＴは１端子ホルダ（第２の係止部材）１０３によって、垂直方向に配置された電力系端子ＳＴは１端子ホルダ（第２の係止部材）１０４によって、それぞれ係止されるようにして保持されている。１端子ホルダ１０３・１０４としては、寸法以外は、１端子ホルダ１０１と構成が同一のものを用いることができる。
　本実施の他の形態に係るパワーモジュール半導体装置２Ａの構成によれば、信号系端子ＤＳ・Ｇ・ＳＳのみならず、電力系端子ＳＴ・ＤＴに関しても、圧入時の荷重応力による破損を防いだり、使用中の振動などによる端子抜けを防止できる。
　［パワーモジュール半導体装置を適用した応用例］
　図３６には、本実施の他の形態に係るパワーモジュール半導体装置２Ａを６個並列に配置して３相交流インバータ装置４Ａを構成した平面構成が示されている。また、図３７には、本実施の他の形態に係るパワーモジュール半導体装置２Ａを４個並列に配置してフルブリッジインバータ装置５Ａを構成した平面構成が示されている。
　本実施の他の形態に係るパワーモジュール半導体装置２Ａによれば、信号系端子ＤＳ・Ｇ・ＳＳと同様に、電力系端子ＳＴ・ＤＴが垂直方向に突き出した状態で１端子ホルダ１０３・１０４によりサポートされているので、より小型化が可能であり、３相交流インバータ装置４Ａおよびフルブリッジインバータ装置５Ａを、より一層コンパクトに構成できる。
　すなわち、本実施の他の形態に係るパワーモジュール半導体装置２Ａにおいては、樹脂層１２の外周に信号系端子ＳＳ・Ｇ・ＤＳおよび電力系端子ＳＴ・ＤＴを配置していないので、図３６および図３７に示したように、並列配置してもパワーモジュール間距離をさらに詰めることができる。
　特に、端子ＤＳ・Ｇ・ＳＳ・ＳＴ・ＤＴの垂直方向への引き出しは、モジュール内での配線の引き回しを短縮化できるなど、耐ノイズ性や損失の低減に寄与するため、高電圧分野への応用などが期待される。
　以上説明したように、小型化が可能であり、荷重応力による破損や端子抜けを改善できるパワーモジュール半導体装置およびその製造方法、およびこのパワーモジュール半導体装置を有するインバータ装置を提供することができる。
　[その他の実施の形態]
　上記のように、いくつかの実施の形態を記載したが、開示の一部をなす論述および図面は例示的なものであり、実施の各形態を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
　このように、本実施の各形態は、ここでは記載していない様々な形態などを含む。
　本実施の形態に係るパワーモジュール半導体装置は、ＳｉＣパワー半導体モジュールなどのパワーデバイス全般に利用可能であり、特に、小型・軽量化が求められている分野、車載・太陽電池・産業機器・民生機器向けのインバータ、コンバータなどの幅広い応用分野に適用可能である。
２、２Ａ、２Ｂ、２Ｃ…パワーモジュール半導体装置
３ａ、３ｂ、３ｃ…半田層
４、４Ａ、５、５Ａ…インバータ装置
６…制御基板
８…電源基板
１０…絶縁基板
１０ａ、１０ｂ…銅プレート層
１０ａ（Ｄ）…第１パターン
１０ａ（Ｓ）…第２パターン
１２…樹脂層
１８ｎ…柱状接続電極
２０…柱状電極
２２…上面板電極
２４…ｎ+ ドレイン領域
２６…ＳｉＣ半導体基板
２８…ｐベース領域
３０…ソース領域
３２…ゲート絶縁膜
３４…ソース電極
３６…ドレイン電極
３８…ゲート電極
４４…層間絶縁膜
４６…蓄電池（Ｅ）
４８…コンバータ
５０…ゲートドライブ部
５２…パワーモジュール部
５４…３相交流モータ部
１００、Ｑ、Ｑ１～Ｑ６…半導体デバイス（ＳｉＣ　ＭＯＳＦＥＴ、半導体チップ）
１０１…１端子ホルダ（第１の係止部材）
１０１ａ…樹脂充填部
１０１ｂ…開口部
１０１ｃ…送入口（送入穴）
１０１ｄ…送出口（送出穴）
１０２…２端子ホルダ（第１の係止部材）
１０２ａ…樹脂充填部
１０２ｂ、１０２ｃ…開口部
１０２ｄ…送入口（送入穴）
１０２ｅ…送出口（送出穴）
１０３、１０４…１端子ホルダ（第２の係止部材）
２００…下金型
２０４ａ・２０４ｂ…収容部
２２０…上金型
２２３…樹脂注入部
４００…カーボン治具
Ｄ１～Ｄ６、ＤＩ…ダイオード
ＧＰ…ゲートパッド電極
ＳＰ…ソースパッド電極
ＤＴ、ＤＴ１、ＤＴ２、ＤＴ３、ＤＴ４、ＤＴ５、ＤＴ６…ドレイン端子（電力系端子）
ＳＴ、ＳＴ１、ＳＴ２、ＳＴ３、ＳＴ４、ＳＴ５、ＳＴ６…ソース端子（電力系端子）
ＰＯＷＬ、ＧＮＤＬ、ＵＬ、ＶＬ、ＷＬ…バスバー電極
Ｏ、Ｕ、Ｖ、Ｗ…出力端子
Ｇ、Ｇ１～Ｇ６…ゲート信号端子（信号系端子）
ＳＳ、ＳＳ１～ＳＳ６…ソースセンス端子（信号系端子）
ＤＳ、ＤＳ１～ＤＳ６…ドレインセンス端子（信号系端子）
ＧＳＰ…ゲート信号電極パターン
ＳＳＰ…ソースセンス電極パターン

Claims (25)

  1. 　絶縁基板と、
    　前記絶縁基板上に配置されたプレート層の第１パターンと、
    　前記第１パターン上に配置された半導体デバイスと、
    　前記半導体デバイスと電気的に接続された電力系端子と、
    　前記半導体デバイスと電気的に接続されると共に、前記絶縁基板の主表面に対して垂直方向に延伸して配置された信号系端子と、
    　前記信号系端子を係止する第１の係止部材と、
    　前記第１の係止部材の一部を露出させるようにして、前記半導体デバイスおよび前記絶縁基板を被覆する樹脂層と
    　を備えることを特徴とするパワーモジュール半導体装置。
  2. 　前記第１の係止部材は、所定の耐熱性を有することを特徴とする請求項１に記載のパワーモジュール半導体装置。
  3. 　前記第１の係止部材は、その内部に樹脂を充填させるための送入穴と送出穴とを有し、前記送入穴は前記送出穴よりも大きいことを特徴とする請求項１または２に記載のパワーモジュール半導体装置。
  4. 　前記第１の係止部材は、ＰＰＳもしくはＰＥＥＫのプラスチックであることを特徴とする請求項１～３のいずれか１項に記載のパワーモジュール半導体装置。
  5. 　前記樹脂層は長手方向と短手方向とを有する平面視矩形状をしており、
    　前記電力系端子は、前記樹脂層の主表面と平行に、前記樹脂層の長手方向に沿って、前記樹脂層の対向する両側面から互いに逆方向に延伸して配置され、ストレート配線構造を有することを特徴とする請求項１に記載のパワーモジュール半導体装置。
  6. 　前記電力系端子は、前記樹脂層の厚み方向に、所定の段差をもって配置されることを特徴とする請求項１～５のいずれか１項に記載のパワーモジュール半導体装置。
  7. 　前記信号系端子は、前記樹脂層の主表面上に直線状に配置されることを特徴とする請求項１～６のいずれか１項に記載のパワーモジュール半導体装置。
  8. 　前記信号系端子は、前記樹脂層の主表面上に非直線状に配置されることを特徴とする請求項１～６のいずれか１項に記載のパワーモジュール半導体装置。
  9. 　前記半導体デバイスは、ソース電極、ドレイン電極およびゲート電極を有するＭＯＳＦＥＴであることを特徴とする請求項１～６のいずれか１項に記載のパワーモジュール半導体装置。
  10. 　前記信号系端子は、前記ゲート電極につながるゲート信号端子およびセンサ用端子を備え、
    　前記センサ用端子は、前記ソース電極につながるソースセンス端子および前記ＭＯＳＦＥＴと同じ構造で、前記ドレイン電極および前記ゲート電極とそれぞれ共通に接続されたセンス用ＭＯＳＦＥＴのソース電極につながるドレインセンス端子を備えることを特徴とする請求項９に記載のパワーモジュール半導体装置。
  11. 　前記ドレインセンス端子は、前記第１パターンに半田付けにより接続され、
    　前記ゲート信号端子および前記ソースセンス端子は、前記絶縁基板上に前記半導体デバイスに隣接して配置された電極パターンに半田付けにより接続されることを特徴とする請求項１０に記載のパワーモジュール半導体装置。
  12. 　前記電力系端子は、前記半導体デバイスのドレイン電極に接続されたドレイン電極端子と、前記半導体デバイスのソースパッド電極に接続されたソース電極端子とを備えることを特徴とする請求項９～１１のいずれか１項に記載のパワーモジュール半導体装置。
  13. 　前記絶縁基板は、セラミック基板で構成されることを特徴とする請求項１～１２のいずれか１項に記載のパワーモジュール半導体装置。
  14. 　前記絶縁基板上に配置されたプレート層の第２パターンと、
    　前記半導体デバイス上に配置された柱状電極と、
    　前記柱状電極上に配置された上面板電極と、
    　前記第１パターン上に配置された第１の電力系端子と、
    　前記第２パターン上に配置され、かつ前記上面板電極と接続された柱状接続電極と、
    　前記柱状接続電極に接続された第２の電力系端子と
    　を備えることを特徴とする請求項１に記載のパワーモジュール半導体装置。
  15. 　前記半導体デバイスは、ソース電極、ドレイン電極およびゲート電極を有するＭＯＳＦＥＴであり、
    　前記第１の電力系端子は、前記ソース電極に接続され、前記第２の電力系端子は、前記ドレイン電極に接続されたことを特徴とする請求項１４に記載のパワーモジュール半導体装置。
  16. 　前記樹脂層は、エポキシ系樹脂もしくはシリコーン系樹脂でトランスファモールド成形されたことを特徴とする請求項１～１５のいずれか１項に記載のパワーモジュール半導体装置。
  17. 　前記セラミック基板は、Ａｌ2 Ｏ3 、ＡｌＮ、ＳｉＮ、ＡｌＳｉＣ、もしくは少なくとも表面が絶縁性のＳｉＣあることを特徴とする請求項１３に記載のパワーモジュール半導体装置。
  18. 　前記半導体デバイスは、ＳｉＣ系、ＧａＮ系、もしくはＡｌＮ系のいずれかのパワーデバイスであることを特徴とする請求項１～１７のいずれか１項に記載のパワーモジュール半導体装置。
  19. 　前記電力系端子は、前記絶縁基板の主表面に対して垂直方向に延伸して配置されることを特徴とする請求項１に記載のパワーモジュール半導体装置。
  20. 　前記電力系端子を係止する第２の係止部材を、さらに備えることを特徴とする請求項１９に記載のパワーモジュール半導体装置。
  21. 　前記第２の係止部材は、その一部が露出されるようにして前記樹脂層により被覆されることを特徴とする請求項２０に記載のパワーモジュール半導体装置。
  22. 　請求項１～２１に記載のパワーモジュール半導体装置を複数有し、前記樹脂層は長手方向と短手方向とを有する平面視矩形状をしており、各パワーモジュール半導体装置をその短手方向に近接して配置したことを特徴とするインバータ装置。
  23. 　絶縁基板上に配置されたプレート層の第１パターン上に配置された半導体デバイスと、前記半導体デバイスと電気的に接続された電力系端子と、前記半導体デバイスと電気的に接続されると共に、前記絶縁基板の主表面に対して垂直方向に延伸して配置された信号系端子と、前記信号系端子を係止する第１の係止部材と、を含んで、前記絶縁基板の垂直方向に対向する両表面側を第１の金型および第２の金型により保持する第１の工程と、
    　前記第１の金型および前記第２の金型内に樹脂を充填させ、前記第１の係止部材の一部を露出させるようにして、前記半導体デバイスおよび前記絶縁基板を被覆する樹脂層を形成する第２の工程と
    　を有することを特徴とするパワーモジュール半導体装置の製造方法。
  24. 　前記第１の係止部材は、その垂直方向の主表面が、前記樹脂によって形成される前記樹脂層の垂直方向の主表面より突出するように設けられており、
    　前記第１の工程において、前記第１の金型および前記第２の金型により前記絶縁基板を保持する際、前記第１の係止部材が前記第１の金型によって垂直方向に押圧されることを特徴とする請求項２３に記載のパワーモジュール半導体装置の製造方法。
  25. 　前記電力系端子は、前記絶縁基板の主表面に対して垂直方向に延伸して配置され、かつ前記電力系端子を係止する第２の係止部材をさらに備え、
    　前記第２の係止部材は、その垂直方向の主表面が、前記樹脂によって形成される前記樹脂層の垂直方向の主表面より突出するように設けられており、
    　前記第１の工程において、前記第１の金型および前記第２の金型により前記絶縁基板を保持する際、前記第２の係止部材が前記第１の金型によって垂直方向に押圧されることを特徴とする請求項２３に記載のパワーモジュール半導体装置の製造方法。
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