WO2016195409A1 - 수직 동기 지연 계산 방법 및 장치 - Google Patents

수직 동기 지연 계산 방법 및 장치 Download PDF

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WO2016195409A1
WO2016195409A1 PCT/KR2016/005897 KR2016005897W WO2016195409A1 WO 2016195409 A1 WO2016195409 A1 WO 2016195409A1 KR 2016005897 W KR2016005897 W KR 2016005897W WO 2016195409 A1 WO2016195409 A1 WO 2016195409A1
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vertical synchronization
synchronization delay
vertical
display
flag
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PCT/KR2016/005897
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Inventor
수도겐조
턴-쑨 유알란
김헌숙
산체스 메나마리오
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어드밴인터내셔널코프
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
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    • H—ELECTRICITY
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    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/08—Separation of synchronising signals from picture signals
    • H04N5/10—Separation of line synchronising signal from frame synchronising signal or vice versa

Definitions

  • the present invention relates to a vertical synchronization delay calculation method and apparatus, and more particularly, to a vertical synchronization delay calculation method and apparatus for implementing frame locking in the PBP mode.
  • V-Sync vertical sync
  • the operation of matching the vertical synchronization of the output signal to the vertical synchronization of the input signal is referred to as frame locking.
  • frame locking the operation of matching the vertical synchronization of the output signal to the vertical synchronization of the input signal.
  • the Display Period is set to the Capture Period, and the output and input use the same image buffer, and the data is stored in the Frame Buffer Memory. Some delay is required before reading data from reading the data before writing. This delay is called a vertical sync delay (V-sync Delay).
  • the scaler supports various multi-layouts such as picture-in-picture (PIP), picture-on-picture (POP), and picture-by-picture (PBP).
  • PIP picture-in-picture
  • POP picture-on-picture
  • PBP picture-by-picture
  • Patent Document 1 KR 2007-0047729 A
  • an embodiment of the present invention is to provide a vertical synchronization delay calculation method that can easily implement frame locking even when a signal having a different frequency in the PBP mode .
  • the vertical synchronization delay calculation method may include: setting a layout by a user, storing a setting value, setting a vertical synchronization delay flag by comparing vertical frequencies of an input signal, and capturing area information and frame locking of the input signal. Calculating a vertical synchronization delay according to an input signal of a display pipeline to be performed, determining whether the vertical synchronization delay flag is set, and increasing the vertical synchronization delay according to the set vertical synchronization delay flag. .
  • the calculating of the vertical synchronization delay may calculate a larger value of a difference between a write start time and a read start time and a difference between a write end time and a read end time as the vertical synchronization delay value.
  • DisplayEnd DisplayBottom + DisplayTop
  • DisplayBottom is a display pipeline
  • the display pipeline may be a vertical height of an image to be output
  • the DisplayTop may be a display pipeline image top to be output to the display pipeline.
  • the vertical synchronization delay flag when the vertical synchronization delay flag is unset, the vertical synchronization delay may not be increased.
  • an apparatus connected to a display for calculating a vertical synchronization delay for an input signal having a different frequency.
  • the vertical synchronization delay calculation apparatus includes a buffer for storing a signal for output to the display, a vertical synchronization delay flag setting stage for setting a vertical synchronization delay flag by comparing vertical frequencies of input signals according to a layout set by a user, and And a frame locking operation unit configured to calculate a vertical synchronization delay according to the capture area information of the input signal and an input signal of a display pipeline to perform frame locking, and increase the vertical synchronization delay according to the set vertical synchronization delay flag.
  • the frame locking operation unit may calculate a greater value of a difference between a write start time and a read start time and a difference between a write end time and a read end time as the vertical synchronization delay value.
  • Display Pipeline Image Height, and DisplayTop may unset the vertical sync delay flag, which is a Display Pipeline Image Top to be output to the display pipeline.
  • the frame locking operation unit may not increase the vertical synchronization delay when the vertical synchronization delay flag is unset.
  • frame locking may be selectively implemented to prevent frame tearing.
  • FIG. 1 is a flow chart of a vertical synchronization delay calculation method according to an embodiment of the present invention.
  • FIG. 2 is a diagram illustrating an image area for describing a vertical synchronization delay calculation method according to an exemplary embodiment of the present invention.
  • FIG. 3 is a diagram illustrating a display area for explaining a vertical synchronization delay calculation method according to an exemplary embodiment of the present invention.
  • FIG. 4 is a simplified block diagram of a vertical synchronization delay calculation apparatus according to an embodiment of the present invention.
  • buffer 520 frame locking operation unit
  • FIG. 1 is a flow chart of a vertical synchronization delay calculation method according to an embodiment of the present invention
  • Figure 2 is a view showing an image area for explaining the vertical synchronization delay calculation method according to an embodiment of the present invention
  • Figure 3 is a view of the present invention A display area for explaining a vertical synchronization delay calculation method according to an embodiment of the present invention.
  • a user sets a PBP screen layout (S110), stores a current user setting in a memory (S120), and compares frequencies of input signals.
  • Step S130 determining the difference between the vertical frequencies of the two signals (S140), setting the vertical synchronization delay flag (S141, S142), calculating the frame locking value (S150), setting the vertical synchronization delay flag And a step S161 of increasing the vertical synchronization delay.
  • the user sets the screen layout to PBP (step S110), and stores the current user's settings in the memory (step S120).
  • the display pipe line 0 of the scaler is used at the same time, and the capture size is variable in the main window.
  • initial data of an input signal and a display pipeline are set.
  • step S130 the vertical frequencies of the two input signals are compared.
  • step S140 it is determined whether or not the vertical frequencies of the two input signals coincide.
  • step S140 when it is determined that the vertical frequencies of the two input signals are different, the vertical synchronization delay flag of the PBP mode is set (step S141).
  • step S140 If it is determined in step S140 that the vertical frequencies of the two input signals are the same, the vertical synchronization delay flag in the PBP mode is cleared (step S142).
  • the vertical synchronization delay is calculated as the frame locking value according to the capture area information of the input signal and the input signal of the display pipeline to be frame locked (step S150).
  • the vertical synchronization delay value is adjusted depending on whether the vertical synchronization delay flag is set.
  • the formula for calculating the frame lock value will be described in detail below.
  • the captured image region shown in FIG. 2 has values of CAPL, CAPT, CAPW, and CAPH, and is used to determine an input capture region of a currently input image.
  • the display pipe line region 0 shown in FIG. 3 has values of PIPE0L, PIPE0T, PIPE0W, PIPE0H, PIPE1L, PIPE1T, PIPE1W, and PIPE1H. Determine the area to be output via the display pipeline.
  • CAPL Image Capture Left Pixel
  • CAPT Image Capture Top Line
  • Vsync vertical sync
  • CAPW Image Capture Width
  • CAPH Image Capture Height
  • PIPE0 & 1L Display Pipeline 0 & 1 Image Left Edge
  • PIPE0 & 1T Display Pipeline 0 & 1 Image Top
  • PIPE0 & 1W Display Pipeline 0 & 1 Image Width
  • PIPE0 & 1H Display Pipeline 0 & 1 Image Height
  • the capture area information as described above and the input signal information of the display pipeline to be frame locked are required.
  • the frame locking input vertical synchronizer (InputVFreq) is calculated using the input signal of the display pipeline.
  • the output range of the display may be 127.5 to 148.5 MHz.
  • the horizontal input period (Horizontal Period, InputHPer) is calculated according to Equation 1 below using the input vertical sync, the display clock DCLK, and the display pipeline vertical total.
  • InputHPer DCLK / (1 / InputVFreq * VTotal)
  • the display vertical frequency (DisplayVFreq) is set equal to the input vertical frequency.
  • the horizontal period (DisplayHPer) of the display pipeline is calculated according to Equation 2 below by using the display clock, the vertical period of the display, and the vertical frequency of the display.
  • DisplayHPer ((DCLK / PanelVPeriod) * 100) / DisplayVFreq
  • the vertical line VLine is calculated using the horizontal period DisplayDisplay, the display vertical frequency DisplayVFreq, and the display clock DCLK of the display pipeline, and the calculated vertical line VLine is used to calculate the vertical line VLine. Calculate the vertical period (DisplayVPer). At this time, the calculated vertical line (VLine) must be within the vertical period (PanelVPer) range of the display to be used for frame locking.
  • the write start time (InputStart) of the frame buffer memory is determined according to Equation 3 below. do.
  • the image capture top line (InputTop) means the capture start line of the image to be displayed.
  • InputStart (InputTop + InputHPer) / DisplayHPer
  • the write end time (InputEnd) of the frame buffer memory is determined according to Equation 4 below.
  • the image capture bottom line (InputBottom) refers to the total number of lines of the captured image.
  • InputEnd (InputBottom + InputHPer) / DisplayHper
  • the input vertical frequency InputVFreq, the display horizontal period DisplayHPer, and the display clock DCLK information are used to determine the input vertical period InputVPer according to Equation 5 below.
  • InputVPer DCLK / (1 / (InputVFreq * DisplayHPer))
  • the frame buffer memory reading end time (DisplayEnd) is determined according to Equation 7 below using the memory bottom line (DisplayBottom) of the image to be displayed and the vertical enable start of the display to be used. do.
  • V-Sync vertical synchronization delay
  • V-Sync Delay Max ((InputStart-DisplayStart), (InputEnd-DisplayEnd))
  • the V-Sync Delay is determined to be the larger of the difference between the write start start (InputStart) and the read start start (DisplayStart), and the difference between the write end time (InputEnd) and the read end time (DisplayEnd).
  • the read end time of the next frame buffer memory may not exceed the display end time of the next image start line.
  • step S160 it is determined whether the vertical synchronization delay flag is set (step S160), and when the vertical synchronization delay flag is set, that is, when the vertical frequencies of the two signals are different, the vertical synchronization delay is increased (step S161). More specifically, the read end time DisplayEnd is increased by using Equation 9 below by using the memory top line DisplayTop of the image to be displayed to increase the vertical synchronization delay.
  • step S160 when the vertical synchronization delay is not set, that is, when the vertical frequencies of the two signals are the same, the frame locking value derived in step S150 is used without increasing the vertical synchronization delay.
  • FIG. 4 is a block diagram of a vertical synchronization delay calculation apparatus (hereinafter, scaler) according to an embodiment of the present invention.
  • the scaler 500 may include a buffer 510, a frame locking operation unit 520, and a vertical synchronization delay flag setting stage 530.
  • the buffer 510 stores a signal for output to the display from the outside of the scaler 500.
  • at least one buffer 510 may be used, and each buffer 510 may receive a different signal.
  • the frame locking operator 520 calculates a vertical synchronization delay value for the signal stored in the buffer 510.
  • the frame locking operation unit 520 may increase the vertical synchronization delay when the flag is set by acquiring flag setting information from the vertical synchronization delay flag setting terminal 530.
  • the vertical synchronization delay flag setting stage 530 sets a vertical synchronization delay flag for the signal stored in the buffer 510. In this case, when the signals stored in the buffer 510 have the same vertical frequency, the vertical synchronization delay flag is cleared (clear). When the signals stored in the buffer 510 have different vertical frequencies, the vertical synchronization delay flag is set (frame). Information may be passed to 520.
  • the present invention relates to a vertical synchronization delay calculation method and apparatus, and it is possible to industrially use the frame locking to prevent the frame tearing phenomenon by selectively implementing the frame locking even when signals of different frequencies are input.

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Abstract

수직 동기 지연 계산 방법이 제공된다. 본 발명의 실시예에 따른 수직 동기 지연 계산 방법은 서로 상이한 주파수를 갖는 입력 신호에 대한 수직 동기 지연을 계산하는 방법에 있어서, 사용자가 레이아웃을 설정하고, 설정 값을 저장하는 단계, 입력 신호의 수직 주파수를 서로 비교하여 수직 동기 지연 플래그를 설정하는 단계, 상기 입력 신호의 캡쳐 영역 정보와 프레임 록킹을 수행할 디스플레이 파이프라인의 입력 신호에 따라 수직 동기 지연을 산출하는 단계, 상기 수직 동기 지연 플래그가 설정되었는지 판단하는 단계, 및 상기 설정된 수직 동기 지연 플래그에 따라 상기 수직 동기 지연을 증가시키는 단계를 포함하는, 수직 동기 지연 계산 방법을 포함한다.

Description

수직 동기 지연 계산 방법 및 장치
본 발명은 수직 동기 지연 계산 방법 및 장치에 관한 것으로, 특히, PBP 모드에서 프레임 록킹을 구현하는, 수직 동기 지연 계산 방법 및 장치에 관한 것이다.
일반적으로 현재 사용중인 스케일러(Scaler)의 경우, 디스플레이로 출력되는 신호의 수직 동기(V-Sync)와 입력되는 신호의 수직 동기가 일치하지 않으면, 빠른 영상이 디스플레이 될 때 화면의 상하 또는 일정 부분이 겹치는 프레임 티어링(Frame Tearing)이나 영상이 화면 상단에서 하단으로 흐르는 프레임 드롭(Frame Drop) 현상이 발생한다.
이를 보정하기 위해 출력 신호의 수직 동기를 입력 신호의 수직 동기에 맞추는 작업을 프레임 록킹(Frame Locking)이라 한다. 이때, 입력 신호와 출력 신호의 프레임 록킹을 위해 입력 프레임 레이트(input frame rate)가 출력 프레임 레이트(Output frame rate)보다 느린 경우 프레임 티어링을 방지하기 위해 입력 프레임의 일부를 반복 삽입한다(frame repeat).
또, 입력 프레임 레이트(Input frame rate)가 출력 프레임 레이트(Output frame rate)보다 빠른 경우, 입력 프레임의 일부를 생략하여(frame skip, frame drop) 입력 신호 동기와 출력 신호 동기를 동기화함으로써 수직 동기의 불일치에 따른 영상의 문제를 해결한다.
이런 프레임 생략 또는 프레임 반복 삽입을 이용하여 출력 주기(Display Period)를 입력 주기(Capture Period)에 맞추며 출력과 입력은 동일한 이미지 버퍼(Image buffer)를 사용하는데 이 프레임 버퍼 메모리(Frame Buffer Memory)에 데이터 쓰기(Data Writing)를 마치기 전에 출력에서 데이터를 읽어가지 않도록 얼마간의 지연이 필요하다. 이때의 지연을 수직 동기 지연(V-sync Delay)이라고 한다.
한편, 스케일러(scaler)는 PIP(Picture-in-Picture), POP(Picture-On-Picture) 및 PBP(Picture-by-Picture)등의 다양한 멀티 레이아웃(Multi-layout)을 지원하는데, PBP 모드의 경우, 서로 다른 주파수를 가진 신호(일 예로, 하나의 주파수가 50Hz이고, 다른 하나의 주파수가 60Hz인 경우)가 입력되면 기존의 수직 동기 지연 계산 방법을 이용하였을 때, 프레임 록킹 소스가 어느 신호인지에 따라 프레임 티어링이 화면 상단부에 발생하는 문제점이 있다.
[선행기술문헌]
[특허문헌]
(특허문헌 1) KR 2007-0047729 A
상기와 같은 종래 기술의 문제점을 해결하기 위해, 본 발명의 일 실시예는 PBP 모드에서 서로 다른 주파수를 가진 신호가 입력되는 경우에도 프레임 록킹을 용이하게 구현할 수 있는 수직 동기 지연 계산 방법을 제공하고자 한다.
위와 같은 과제를 해결하기 위한 본 발명의 일 측면에 따르면, 서로 상이한 주파수를 갖는 입력 신호에 대한 수직 동기 지연을 계산하는 방법이 제공된다. 상기 수직 동기 지연 계산 방법은 사용자가 레이아웃을 설정하고, 설정 값을 저장하는 단계, 입력 신호의 수직 주파수를 서로 비교하여 수직 동기 지연 플래그를 설정하는 단계, 상기 입력 신호의 캡쳐 영역 정보와 프레임 록킹을 수행할 디스플레이 파이프라인의 입력 신호에 따라 수직 동기 지연을 산출하는 단계, 상기 수직 동기 지연 플래그가 설정되었는지 판단하는 단계, 및 상기 설정된 수직 동기 지연 플래그에 따라 상기 수직 동기 지연을 증가시키는 단계를 포함한다.
일 실시예에서, 상기 수직 동기 지연을 산출하는 단계는, 쓰기 개시 시간과 읽기 개시 시간의 차이와, 쓰기 종료 시간과 읽기 종료 시간의 차이 중 더 큰 값을 상기 수직 동기 지연 값으로 산출할 수 있다.
일 실시예에서, 상기 수직 동기 지연을 증가시키는 단계는, 상기 수직 동기 지연 플래그가 설정된 경우, DisplayEnd = DisplayBottom + DisplayTop에 따라 상기 읽기 종료 시간(DisplayEnd)을 산출하고, 여기서, DisplayBottom은 디스플레이 파이프라인으로 출력될 이미지의 세로 길이(Display Pipeline Image Height)이고, DisplayTop은 디스플레이 파이프라인으로 출력될 이미지의 탑(Display Pipeline Image Top)일 수 있다.
일 실시예에서, 상기 수직 동기 지연 플래그가 설정 해제된 경우, 상기 수직 동기 지연을 증가시키지 않을 수 있다.
본 발명의 일 측면에 따르면, 디스플레이와 연결되어 서로 상이한 주파수를 갖는 입력 신호에 대한 수직 동기 지연을 계산하는 장치가 제공된다. 상기 수직 동기 지연 계산 장치는 상기 디스플레이에 출력하기 위한 신호를 저장하는 버퍼, 사용자가 설정한 레이아웃에 따라 입력 신호의 수직 주파수를 서로 비교하여 수직 동기 지연 플래그를 설정하는 수직 동기 지연 플래그 설정단, 및 상기 입력 신호의 캡쳐 영역 정보와 프레임 록킹을 수행할 디스플레이 파이프라인의 입력 신호에 따라 수직 동기 지연을 산출하고, 상기 설정된 수직 동기 지연 플래그에 따라 상기 수직 동기 지연을 증가시키는 프레임 록킹 연산부를 포함한다.
일 실시예에서, 상기 프레임 록킹 연산부는, 쓰기 개시 시간과 읽기 개시 시간의 차이와, 쓰기 종료 시간과 읽기 종료 시간의 차이 중 더 큰 값을 상기 수직 동기 지연 값으로 산출할 수 있다.
일 실시예에서, 상기 프레임 록킹 연산부는, 상기 수직 동기 지연 플래그가 설정된 경우, DisplayEnd = DisplayBottom + DisplayTop에 따라 상기 읽기 종료 시간(DisplayEnd)을 산출하고, 여기서, DisplayBottom은 디스플레이 파이프라인으로 출력될 이미지의 세로 길이(Display Pipeline Image Height)이고, DisplayTop는 디스플레이 파이프라인으로 출력될 이미지의 탑(Display Pipeline Image Top)인, 수직 동기 지연 플래그를 설정 해제할 수 있다.
일 실시예에서, 상기 프레임 록킹 연산부는, 상기 수직 동기 지연 플래그가 설정 해제된 경우, 상기 수직 동기 지연을 증가시키지 않을 수 있다.
본 발명의 일 실시예에 따른 수직 동기 지연 계산 방법은 PBP 모드에서 서로 다른 주파수를 가지는 신호가 입력되는 경우에도 프레임 록킹을 선택적으로 구현하여 프레임 티어링 현상을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 수직 동기 지연 계산 방법의 순서도이다.
도 2는 본 발명의 실시예에 따른 수직 동기 지연 계산 방법을 설명하기 위한 이미지 영역을 나타낸 도이다.
도 3은 본 발명의 실시예에 따른 수직 동기 지연 계산 방법을 설명하기 위한 디스플레이 영역을 나타낸 도이다.
도 4는 본 발명의 실시예에 따른 수직 동기 지연 계산 장치의 간략한 블록도이다.
- 부호의 설명 -
500 : 수직 동기 지연 계산 장치(스케일러)
510 : 버퍼 520 : 프레임 록킹 연산부
530 : 수직 동기 지연 플래그 설정단
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다.
도 1은 본 발명의 실시예에 따른 수직 동기 지연 계산 방법의 순서도이고, 도 2는 본 발명의 실시예에 따른 수직 동기 지연 계산 방법을 설명하기 위한 이미지 영역을 나타낸 도이며, 도 3은 본 발명의 실시예에 따른 수직 동기 지연 계산 방법을 설명하기 위한 디스플레이 영역을 나타낸 도이다. 이하에서는 도면을 참조하여 본 발명의 일 실시예에 따른 수직 동기 지연 계산 방법을 보다 상세히 설명하도록 한다.
수직 동기 지연 계산 방법(100)은 도 1에 도시된 바와 같이, 사용자가 PBP 화면 레이아웃을 설정하는 단계(S110), 메모리에 현재 사용자 설정을 저장하는 단계(S120), 입력 신호의 주파수를 비교하는 단계(S130), 두 신호의 수직 주파수의 차이를 판단하는 단계(S140), 수직 동기 지연 플래그를 설정하는 단계(S141, S142), 프레임 록킹 값을 계산하는 단계(S150), 수직 동기 지연 플래그 설정 확인 단계(S160) 및 수직 동기 지연을 증가시키는 단계(S161)로 구성된다.
보다 자세히 설명하면 먼저, 사용자가 화면 레이아웃을 PBP로 설정하고(단계 S110), 현재 사용자의 설정을 메모리에 저장한다(단계 S120). 이때, 사용자가 레이아웃을 PBP로 설정하면, 스케일러의 디스플레이 파이프라인(display pipe line 0& 1)이 동시에 사용되며, 메인 윈도우에 캡쳐 사이즈는 가변적이다. 한편, 두 이미지를 동시에 디스플레이 하기 위해 입력 신호 및 디스플레이 파이프라인(display pipe line 0& 1)의 초기 데이터를 설정한다.
다음으로, 두 개의 입력 신호의 수직 주파수를 비교한다(단계 S130).
단계 130의 비교 결과에 따라, 두 입력 신호의 수직 주파수가 일치하는지의 여부를 판단한다 (단계 S140).
단계 S140의 판단 결과, 두 입력 신호의 수직 주파수가 상이하다고 판단한 경우, PBP 모드의 수직 동기 지연 플래그를 설정한다(set) (단계 S141).
단계 S140의 판단 결과, 두 입력 신호의 수직 주파수가 동일하다고 판단한 경우, PBP 모드의 수직 동기 지연 플래그를 설정 해제한다(clear)(단계 S142).
다음으로, 입력 신호의 캡쳐 영역 정보와 프레임 록킹을 수행할 디스플레이 파이프라인의 입력 신호에 따라 프레임 록킹 값으로서 수직 동기 지연을 계산한다(단계 S150).
이때, PBP 모드에서 메인 윈도우의 캡쳐 크기가 가변적이기 때문에, 쓰기 종료 시간의 설정은 디스플레이의 수직 데이터 개시 정보(VDataEnableStart) 만으로는 충분하지 않다. 따라서, 수직 동기 지연 플래그의 설정 여부에 따라 수직 동기 지연 값이 조정된다. 이때, 프레임 록 값을 계산하는 수식을 아래에서 상세히 설명한다.
도 2에 도시된 캡쳐 이미지 영역(Captured Image Region)은 CAPL, CAPT, CAPW 및 CAPH의 값을 가지며, 현재 입력되는 이미지의 입력 캡쳐(input capture)영역을 결정하는데 이용된다. 도 3에 도시된 디스플레이 파이프 라인 영역(Display Pipe Line Region 0&1)은 PIPE0L, PIPE0T, PIPE0W, PIPE0H, PIPE1L, PIPE1T, PIPE1W 및 PIPE1H의 값을 가지며, 수직 동기를 맞추기 위해 프레임 버퍼에서 처리가 끝난 데이터가 디스플레이 파이프 라인을 거쳐 출력될 영역을 결정한다. 이때, CAPL(Image Capture Left Pixel)는 수평 동기(Hsync) 이후 입력되는 이미지의 각 라인을 캡쳐할 수 있도록 기다려야 하는 픽셀 수일 수 있으며, CAPT(Image Capture Top Line)는 수직 동기(Vsync) 이후 입력되는 이미지의 캡쳐를 위해 기다려야 하는 라인 수 일 수 있다.
또한, CAPW(Image Capture Width)는 CAPL 다음에 한 라인당 캡쳐되는 픽셀 수를 나타내고, CAPH(Image Capture Height)는 수직 동기(VSync)로부터 각 이미지 라인의 CAPT 이후 캡쳐 된 전체 라인 수를 나타낸다.
한편, PIPE0&1L(Display Pipeline 0&1 Image Left Edge)은 전체 디스플레이 해상도에서 파이프라인의 좌변(left edge)을 나타내고, PIPE0&1T(Display Pipeline 0&1 Image Top)는 전체 디스플레이 해상도에서 파이프라인의 상변(Top edge)을 나타낸다.
또, PIPE0&1W(Display Pipeline 0&1 Image Width)는 전체 디스플레이 해상도와 관련해서 출력될 이미지의 가로 길이를 나타내고, PIPE0&1H(Display Pipeline 0&1 Image Height)는 전체 디스플레이 해상도와 관련해서 출력될 이미지의 세로 길이를 나타낸다.
프레임 록 값(Frame Lock Value)을 계산하기 위해서는 상기와 같은 캡쳐 영역 정보와 프레임 록킹을 실시할 디스플레이 파이프 라인의 입력 신호 정보가 요구된다.
먼저, 디스플레이 파이프 라인의 입력 신호를 이용하여 프레임 록킹 입력수직동기(InputVFreq)를 산출한다.
다음으로, 산출한 입력 수직 주파수(InputVFreq)에 따라 디스플레이의 출력이 일정 범위 내에 있는지 확인한다. 이때, 디스플레이의 출력 범위는 127.5 내지 148.5MHz일 수 있다.
다음으로, 입력 수직 동기와 디스플레이 클록(DCLK), 디스플레이 파이프라인 수직 토탈(Display Pipe Line VTotal)을 이용하여 하기의 수식 1에 따라 입력 수평 주기(Horizontal Period, InputHPer)를 계산한다.
수식 1
InputHPer = DCLK/(1/InputVFreq*VTotal)
다음으로, 디스플레이 수직 주파수(DisplayVFreq)를 입력 수직 주파수와 동일하게 설정한다. 이후, 디스플레이 클록, 디스플레이의 수직 주기(Vertical Period)와 디스플레이 수직 주파수를 이용하여 하기의 수식 2에 따라 디스플레이 파이프 라인의 수평 주기(DisplayHPer)를 계산한다.
수식 2
DisplayHPer = ((DCLK/PanelVPeriod)*100)/DisplayVFreq
다음으로, 디스플레이 파이프 라인의 수평 주기(DisplayHPer)가 사용하려는 디스플레이의 수평 주기 범위 내에 존재하는지의 여부를 확인하고, 디스플레이 값보다 크거나 적은 경우 디스플레이 수평 주기 범위의 최대 또는 최소값으로 설정한다.
이후, 디스플레이 파이프 라인의 수평 주기(DisplayHPer), 디스플레이 수직 주파수(DisplayVFreq)와 디스플레이 클록(DCLK)을 이용하여 수직 라인(VLine)을 계산하고, 산출된 수직 라인(VLine)을 이용하여 디스플레이 파이프 라인의 수직 주기(DisplayVPer)를 산출한다. 이때, 산출한 수직 라인(VLine)은 사용하는 디스플레이의 수직 주기(PanelVPer) 범위 내에 존재해야 프레임 록킹이 가능하다.
다음으로, 이미지 캡쳐 탑 라인(InputTop), 입력 수평 주기(InputHPer), 디스플레이 수평 주기(DisplayHPer)를 이용하여 하기의 수식 3에 따라 프레임 버퍼 메모리의 쓰기 개시 시간(InputStart)(writing start time)을 결정한다. 이때, 이미지 캡쳐 탑 라인(InputTop)은 디스플레이 될 이미지의 캡쳐 시작 라인을 의미한다.
수식 3
InputStart = (InputTop + InputHPer)/DisplayHPer
또, 이미지 캡쳐 바텀 라인(InputBottom), 입력 수평 주기(InputHPer), 디스플레이 수평 주기(DisplayHPer)를 이용하여 하기의 수식 4에 따라 프레임 버퍼 메모리의 쓰기 종료 시간(InputEnd)(writing end time)을 결정한다. 이때, 이미지 캡쳐 바텀 라인(InputBottom)은 캡쳐된 이미지의 전체 라인 수를 의미한다.
수식 4
InputEnd = (InputBottom + InputHPer)/DisplayHper
또, 입력 수직 주파수(InputVFreq), 디스플레이 수평 주기(DisplayHPer)와 디스플레이 클록(DCLK) 정보를 이용하여 하기의 수식 5에 따라 입력 수직 주기(InputVPer)를 결정한다.
수식 5
InputVPer = DCLK/(1/(InputVFreq*DisplayHPer))
한편, 디스플레이 될 이미지의 메모리 탑 라인(DisplayTop)과 사용하는 디스플레이의 수직 데이터 개시(Vertical Enable Start)를 이용하여 하기의 수식 6에 따라 프레임 버퍼 메모리의 읽기 개시 시간(DisplayStart)(reading start time)을 결정한다.
수식 6
DisplayStart = DisplayTop + Panel VDataEnableStart
또, 디스플레이 될 이미지의 메모리 바텀 라인(DisplayBottom)과 사용하는 디스플레이의 수직 데이터 개시(Vertical Enable Start)를 이용하여 하기의 수식 7에 따라 프레임 버퍼 메모리 읽기 종료 시간(DisplayEnd)(reading end time)을 결정한다.
수식 7
DisplayEnd = DisplayBottom + Panel VDataEnableStart.
이와 같이 산출된 쓰기 개시 시작(InputStart)과 읽기 개시 시작(DisplayStart)의 차이 또는 쓰기 종료 시간(InputEnd)과 읽기 종료 시간(DisplayEnd)의 차이에 의해 하기의 수식 8에 따라 수직 동기 지연(V-Sync Delay)을 산출한다.
수식 8
V-Sync Delay = Max((InputStart - DisplayStart), (InputEnd - DisplayEnd))
여기서, 수직 동기 지연(V-Sync Delay)은 쓰기 개시 시작(InputStart)과 읽기 개시 시작(DisplayStart)의 차이와, 쓰기 종료 시간(InputEnd)과 읽기 종료 시간(DisplayEnd)의 차이 중 더 큰 값으로 결정되고, 이때, 0 이하가 될 수 없으며 또한, 다음 프레임 버퍼 메모리의 읽기 종료 시간이 다음 이미지 시작 라인의 디스플레이 종료 시간을 초과하지 않아야 한다.
다음으로, 수직 동기 지연 플래그의 설정 여부를 판단하여(단계 S160), 수직 동기 지연 플래그가 설정된 경우, 즉, 두 신호의 수직 주파수가 상이한 경우, 수직 동기 지연을 증가 시킨다(단계 S161). 보다 구체적으로는, 수직 동기 지연을 증가시키기 위해 디스플레이 될 이미지의 메모리 탑 라인(DisplayTop)을 이용하여 읽기 종료 시간(DisplayEnd)을 하기의 수식 9와 같이 증가시킨다.
수식 9
DisplayEnd = DisplayBottom + DisplayTop
단계 S160의 판단 결과, 수직 동기 지연이 설정되지 않은 경우, 즉, 두 신호의 수직 주파수가 동일한 경우, 수직 동기 지연을 증가시키지 않고 단계 S150에서 도출된 프레임 록킹 값을 사용한다.
이하, 도 4를 참조하여 본 발명의 실시예에 따른 수직 동기 지연 계산 장치를 상세하게 설명한다. 도 4는 본 발명의 실시예에 따른 수직 동기 지연 계산 장치(이하 스케일러)의 블록도이다. 본 발명의 실시예에 따른 스케일러(500)는 버퍼(510), 프레임 록킹 연산부(520) 및 수직 동기 지연 플래그 설정단(530)을 포함할 수 있다.
버퍼(510)는 스케일러(500) 외부로부터 디스플레이에 출력하기 위한 신호를 저장한다. 이때, 버퍼(510)는 적어도 하나가 사용될 수 있고, 각각의 버퍼(510)는 각각 다른 신호를 수신할 수 있다.
프레임 록킹 연산부(520)는 버퍼(510)에 저장된 신호에 대한 수직 동기 지연 값을 계산한다. 이때, 프레임 록킹 연산부(520)는 수직 동기 지연 플래그 설정단(530)으로부터 플래그 설정 정보를 획득하여 플래그가 설정된 경우, 수직 동기 지연을 증가시킬 수 있다.
수직 동기 지연 플래그 설정단(530)은 버퍼(510)에 저장된 신호에 대한 수직 동기 지연 플래그를 설정한다. 이때, 버퍼(510)에 저장된 신호가 동일한 수직 주파수를 가지는 경우, 수직 동기 지연 플래그 설정을 해제하고(clear), 서로 상이한 수직 주파수를 가지는 경우, 수직 동기 지연 플래그를 설정하여(set) 프레임 록킹 연산부(520)로 정보를 전달할 수 있다.
이상에서 본 발명의 일 실시예에 대하여 설명하였으나, 본 발명의 사상은 본 명세서에 제시되는 실시 예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서, 구성요소의 부가, 변경, 삭제, 추가 등에 의해서 다른 실시 예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상범위 내에 든다고 할 것이다.
본 발명은 수직 동기 지연 계산 방법 및 장치에 관한 것으로, 서로 다른 주파수의 신호가 입력되어도 프레임 로킹을 선택적으로 구현함으로써 프레임 티어링 현상을 방지할 수 있는 것으로 산업상 이용 가능성이 있다.

Claims (8)

  1. 서로 상이한 주파수를 갖는 입력 신호에 대한 수직 동기 지연을 계산하는 방법에 있어서,
    사용자가 레이아웃을 설정하고, 설정 값을 저장하는 단계,
    입력 신호의 수직 주파수를 서로 비교하여 수직 동기 지연 플래그를 설정하는 단계,
    상기 입력 신호의 캡쳐 영역 정보와 프레임 록킹을 수행할 디스플레이 파이프라인의 입력 신호에 따라 수직 동기 지연을 산출하는 단계,
    상기 수직 동기 지연 플래그가 설정되었는지 판단하는 단계, 및
    상기 설정된 수직 동기 지연 플래그에 따라 상기 수직 동기 지연을 증가시키는 단계를 포함하는, 수직 동기 지연 계산 방법.
  2. 제 1항에 있어서,
    상기 수직 동기 지연을 산출하는 단계는,
    쓰기 개시 시간과 읽기 개시 시간의 차이와, 쓰기 종료 시간과 읽기 종료 시간의 차이 중 더 큰 값을 상기 수직 동기 지연 값으로 산출하는, 수직 동기 지연 계산 방법.
  3. 제 2항에 있어서,
    상기 수직 동기 지연을 증가시키는 단계는, 상기 수직 동기 지연 플래그가 설정된 경우, DisplayEnd = DisplayBottom + DisplayTop에 따라 상기 읽기 종료 시간(DisplayEnd)을 산출하고, 여기서, DisplayBottom은 디스플레이 파이프라인으로 출력될 이미지의 세로 길이(Display Pipeline Image Height)이고, DisplayTop는 디스플레이 파이프라인으로 출력될 이미지의 탑(Display Pipeline Image Top)인, 수직 동기 계산 방법.
  4. 제 1항에 있어서,
    상기 수직 동기 지연 플래그가 설정 해제된 경우, 상기 수직 동기 지연을 증가시키지 않는, 수직 동기 지연 계산 방법.
  5. 디스플레이와 연결되어 서로 상이한 주파수를 갖는 입력 신호에 대한 수직 동기 지연을 계산하는 장치에 있어서,
    상기 디스플레이에 출력하기 위한 신호를 저장하는 버퍼,
    사용자가 설정한 레이아웃에 따라 입력 신호의 수직 주파수를 서로 비교하여 수직 동기 지연 플래그를 설정하는 수직 동기 지연 플래그 설정단, 및
    상기 입력 신호의 캡쳐 영역 정보와 프레임 록킹을 수행할 디스플레이 파이프라인의 입력 신호에 따라 수직 동기 지연을 산출하고, 상기 설정된 수직 동기 지연 플래그에 따라 상기 수직 동기 지연을 증가시키는 프레임 록킹 연산부를 포함하는, 수직 동기 지연 계산 장치.
  6. 제 5항에 있어서,
    상기 프레임 록킹 연산부는, 쓰기 개시 시간과 읽기 개시 시간의 차이와, 쓰기 종료 시간과 읽기 종료 시간의 차이 중 더 큰 값을 상기 수직 동기 지연 값으로 산출하는, 수직 동기 지연 계산 장치.
  7. 제 6항에 있어서,
    상기 프레임 록킹 연산부는, 상기 수직 동기 지연 플래그가 설정된 경우, DisplayEnd = DisplayBottom + DisplayTop에 따라 상기 읽기 종료 시간(DisplayEnd)을 산출하고, 여기서, DisplayBottom은 디스플레이 파이프라인으로 출력될 이미지의 세로 길이(Display Pipeline Image Height)이고, DisplayTop는 디스플레이 파이프라인으로 출력될 이미지의 탑(Display Pipeline Image Top)인, 수직 동기 지연 플래그를 설정 해제하는, 수직 동기 지연 계산 장치.
  8. 제 5항에 있어서,
    상기 프레임 록킹 연산부는, 상기 수직 동기 지연 플래그가 설정 해제된 경우, 상기 수직 동기 지연을 증가시키지 않는, 수직 동기 지연 계산 장치.
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