WO2016186322A1 - 수직형 컨택 구조를 구비하는 질화물계 다이오드 소자 및 이의 제조 방법 - Google Patents

수직형 컨택 구조를 구비하는 질화물계 다이오드 소자 및 이의 제조 방법 Download PDF

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semiconductor pattern
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곽준식
정영도
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Seoul Semiconductor Co Ltd
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Seoul Semiconductor Co Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment

Definitions

  • the present disclosure generally relates to nitride based diode devices, and more particularly, to a nitride based diode device having a vertical contact structure and a method of manufacturing the same.
  • gallium nitride-based devices which have recently emerged, are capable of high-speed switching operations compared to conventional silicon devices, and are suitable for high-speed signal processing and have high merit for high voltage environments due to the high voltage resistance characteristics of the material itself. I am getting it.
  • the nitride-based device since the nitride-based device operates in a high-speed switching or high-voltage environment as described above, the problem of dissipation of heat generated during the operation has been raised.
  • the nitride-based device is composed of a nitride-based semiconductor pattern layer formed epitaxially on a heterogeneous growth substrate such as sapphire, silicon, and the growth substrate of the growth substrate is not sufficiently excellent. Therefore, there is a limit in dissipating heat toward the growth substrate during the nitride-based device operation.
  • the nitride-based device requires an electrode pad of a predetermined size or more for power supply from the outside, and thus, it is difficult to reduce the overall chip size.
  • the nitride-based semiconductor pattern layer is stacked on the hetero growth substrate to form a nitride-based device, since electrode pads having different polarities are disposed on the same plane, the nitride-based semiconductor device may not arrange the electrode pads. Enough area is required. Recently, with the trend of decreasing the size of electrical devices, new technologies related to the efficient placement of the electrode pads are required.
  • An embodiment of the present disclosure proposes a structure of a nitride based diode device capable of reducing the area of electrode pads having different polarities in a diode device.
  • Embodiments of the present disclosure provide a nitride based diode device structure capable of improving heat dissipation capability.
  • An embodiment of the present disclosure provides a method of manufacturing a nitride-based diode device having the above-described structure.
  • a nitride based diode device includes a first nitride-based semiconductor pattern layer having a first surface and a second surface facing each other, and a first nitride-based semiconductor disposed on a first surface of the first nitride-based semiconductor pattern layer.
  • a first electrode pattern layer and a second electrode pattern layer which form a Schottky junction and an ohmic junction, respectively, are provided with a pattern layer.
  • the nitride-based diode device may further include a second nitride-based first semiconductor pattern layer disposed on a second surface of the first nitride-based semiconductor pattern layer and having an energy band gap different from that of the first nitride-based semiconductor pattern layer.
  • the first electrode pad and the second electrode pad are disposed opposite to each other in the vertical direction with respect to the first nitride-based semiconductor pattern layer.
  • the first nitride based semiconductor pattern layer and the second nitride based first and second semiconductor pattern layers may include materials having different energy band gaps.
  • a first electrode pattern layer and a second electrode pattern layer forming a Schottky junction and an ohmic junction, respectively, are formed on the first nitride based semiconductor pattern layer.
  • An insulating protective layer covering the first electrode pattern layer and the second electrode pattern layer is formed on the substrate.
  • the insulating protective layer is selectively etched to form a first contact pattern exposing any one selected from the first electrode pattern layer and the second electrode pattern layer.
  • a conductive bonding layer is formed on the insulating protective layer to fill the first contact pattern, and a first electrode pad is stacked on the conductive bonding layer.
  • the substrate is separated from the second nitride-based second semiconductor pattern layer to be removed, and the second nitride-based second semiconductor pattern layer is exposed.
  • the second nitride-based second semiconductor pattern layer, the second nitride-based first semiconductor pattern layer, and the first nitride-based semiconductor pattern layer may be selectively etched to form a portion of the first electrode pattern layer and the second electrode pattern layer.
  • a second contact pattern is formed that exposes the other one that is not selected.
  • a second electrode pad is formed to fill the second contact pattern and is electrically connected to the other unselected one of the first electrode pattern layer and the second electrode pattern layer.
  • a first electrode pattern layer and a second electrode pattern layer forming a Schottky junction and an ohmic junction, respectively, are formed with the first nitride-based semiconductor pattern layer.
  • a first electrode pad and a second electrode pad are formed to be connected to the first electrode pattern layer and the second electrode pattern layer through a vertical contact layer, and the vertical direction is based on the first nitride-based semiconductor pattern layer. Place them opposite each other.
  • the first electrode pad and the second electrode pad in the vertical direction only one of the first electrode pad and the second electrode pad can be positioned on one plane, so that the electrode pad can be efficiently disposed. . Due to this, the size of the entire chip can be reduced.
  • the heat dissipation capability of the nitride-based device through the electrode pad can be improved. Through this, it is possible to improve the reliability of the high temperature operation of the nitride-based device. In addition, by not applying the growth substrate, it is possible to prevent a decrease in operation reliability caused by a defect located at an interface between the growth substrate and the nitride semiconductor layer.
  • FIG. 1 is a cross-sectional view schematically illustrating a nitride based diode device according to a first embodiment of the present disclosure.
  • FIG. 2 is a schematic cross-sectional view of a nitride based diode device according to a second exemplary embodiment of the present disclosure.
  • 3 to 12 are cross-sectional views schematically showing a method of manufacturing a nitride-based diode device according to an embodiment of the present disclosure.
  • FIG. 13 is a schematic cross-sectional view of a method of manufacturing a nitride-based diode device according to another embodiment of the present disclosure.
  • first nitride semiconductor layer 145 first nitride semiconductor pattern layer
  • 160 insulating layer
  • 162 first contact pattern
  • 172 first vertical contact layer
  • 'upper' or 'lower' is a relative concept set at an observer's viewpoint, and when the observer's viewpoint is different, 'upper' may mean 'lower', and 'lower' means 'upper'. It may mean.
  • the interface region between one semiconductor layer and another semiconductor layer is not only an interface between one semiconductor layer and another semiconductor layer, but also a predetermined depth from the surface of one semiconductor layer or another semiconductor layer adjacent to the interface. It can be interpreted as encompassing an area.
  • the nitride-based semiconductor layer may include, for example, a nitride such as Al x In y Ga 1-x -y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1).
  • the nitride-based semiconductor layer is, for example, a method such as metal organic chemical vapor deposition (Metal Organic Chemical Vapor Deposition), molecular beam epitaxy (Hydride Vapor Phase Epitaxy), etc. It can form using.
  • the n-type or p-type dopant means that the n-type dopant is about 1E16 / cm 3 or more, and the p-type may mean that the dopant is injected into the nitride-based semiconductor layer of 1E17 / cm 3 or more.
  • the nitride-based semiconductor layer is doped with n-type or p-type
  • silicon (Si) when doped with n-type, silicon (Si) may be applied as a dopant
  • dopant As the beryllium (Be), magnesium (Mg), calcium (Ca), carbon (C), iron (Fe), manganese (Mn) and the like can be applied.
  • the nitride based diode device 10 may include a first nitride based semiconductor pattern layer 145, a second nitride based first semiconductor pattern layer 135, and a second nitride based second semiconductor pattern layer 125.
  • the first electrode pattern layer 152 and the second electrode pattern layer 154 may be included.
  • the first electrode pattern layer 152 may be electrically connected to the first electrode pad 180 by the first vertical contact layer 172 and the conductive bonding layer 174.
  • the second electrode pattern layer 154 may be electrically connected to the second electrode pad 194 by the second vertical contact layer 192.
  • the first electrode pad 180 is disposed in an upper direction of the first surface 145a of the first nitride based semiconductor pattern layer 145, and the second electrode pad 194 is formed of the first nitride based semiconductor pattern layer 145. It may be disposed in the upper direction of the second surface 145b of the.
  • the first nitride based semiconductor pattern layer 145 may have a first surface 145a and a second surface 145b facing each other.
  • the second nitride based first semiconductor pattern layer 135 may be disposed on the second surface 145b of the first nitride based semiconductor pattern layer 145.
  • the first nitride based semiconductor pattern layer 145 and the second nitride based first semiconductor pattern layer 135 may have different energy band gaps. Therefore, at the interface between the first nitride semiconductor pattern layer 145 and the second nitride first semiconductor pattern layer 135, the 2D-dimensional electron gad (DEG) layer 1200 according to the piezoelectric effect and the polarization effect is formed. Can be formed.
  • the first nitride based semiconductor pattern layer 145 may be an AlGaN layer
  • the second nitride based first semiconductor pattern layer 135 may be a GaN layer.
  • the second nitride based second semiconductor pattern layer 125 may be disposed on one surface of the second nitride based first semiconductor pattern layer 135.
  • the second nitride-based first semiconductor pattern layer 135 may be doped with an n-type or p-type, and the second nitride-based second semiconductor pattern layer 125 may not be doped with a dopant. have.
  • the second nitride based semiconductor pattern layer ( 125 may be a GaN layer undoped with a dopant.
  • the first electrode pattern layer 152 may be disposed on the first surface 145a of the first nitride based semiconductor pattern layer 145 to form a Schottky junction with the first nitride based semiconductor pattern layer 145.
  • the first electrode pattern layer 152 may be a metal layer including Ni, Au, Pd, or Pt, or may be a laminated structure of two or more of these metal layers.
  • the first electrode pattern layer 152 may have a structure in which a Ni layer and an Au layer are sequentially stacked.
  • the second electrode pattern layer 154 may be spaced apart from the first electrode pattern layer 152 on the first surface 145a of the first nitride based semiconductor pattern layer 145.
  • the second electrode pattern layer 154 may form an ohmic junction with the first nitride based semiconductor pattern layer 145.
  • the second electrode pattern layer 154 is an interfacial layer including at least one metal layer selected from Ti and Al, and a metal layer including Ni, Au, Mo, or W on the interfacial layer, or a stack of two or more of these metal layers. It may be a structure.
  • the second electrode pattern layer 154 may have a structure in which a Ti layer, an Al layer, a Ni layer, and an Au layer are sequentially stacked. .
  • an insulating protective layer 160 covering the first electrode pattern layer 152 and the second electrode pattern layer 154 is formed on the first surface 145a of the first nitride based semiconductor pattern layer 145. This can be arranged.
  • the first contact pattern 162 may be formed in the insulating protective layer 160 to selectively expose the first electrode pattern layer 152.
  • the first vertical contact layer 172 may be disposed in the first contact pattern 162.
  • the conductive bonding layer 174 may be disposed on the insulating protective layer 160 outside the first contact pattern 162.
  • the first electrode pad 180 may be electrically connected to the first electrode pattern layer 152 by the first vertical contact layer 172 and the conductive bonding layer 174.
  • the first vertical contact layer 172 and the conductive bonding layer 174 may include the same material.
  • the first vertical contact layer 172 and the conductive bonding layer 174 may be formed of the same material. Can be.
  • the first vertical contact layer 172 and the conductive bonding layer 174 may include a solder material as an example.
  • the first vertical contact layer 172 and the conductive bonding layer 174 may include Ti, Ni, Au, AuSn, Mo, W, or a combination of two or more thereof.
  • the first electrode pad 180 may also function as a heat dissipation layer.
  • the first metal pad 180 may include Au, Mo, Cu, Al, AlN, or a combination of two or more thereof having high thermal conductivity. After the first metal pad 180 is separately prepared in the form of a substrate, the first metal pad 180 may be bonded onto the insulating protective layer 160 by the conductive bonding layer 174.
  • the second electrode pad 194 may be electrically connected to the second electrode pattern layer 154 by the second vertical contact layer 192.
  • the second vertical contact layer 192 penetrates through the first nitride semiconductor pattern layer 145, the second nitride first and second semiconductor pattern layers 135 and 125, and the second electrode pattern layer 154. It may be formed in the second contact pattern 182 that exposes.
  • the second vertical contact layer 192 and the second electrode pad 194 may include the same material. In a specific example, the second vertical contact layer 192 and the second electrode pad 194 may be the same material. It can be formed as.
  • the second vertical contact layer 192 and the second electrode pad 194 may be a Ti, Al, Ni, Au, Mo, or W layer, or may have a stack structure of two or more thereof.
  • An insulating layer 184 may be disposed inside the second contact pattern 182 and on the second nitride-based second semiconductor layer 125.
  • the insulating layer 184 includes the second vertical contact layer 192 or the second electrode pad 194, the first nitride semiconductor pattern layer 145, and the second nitride first and second semiconductor pattern layers ( 135, 125) to achieve electrical isolation between.
  • the nitride based diode device 10 may be a Schottky barrier diode in which the first electrode pattern layer 152 and the first nitride based semiconductor pattern layer 145 form a Schottky junction.
  • the Schottky barrier between the first electrode pattern layer 152 and the first nitride based semiconductor pattern layer 145 is overcome.
  • Charge can be transferred.
  • the charge may flow to the boundary region of the first nitride based semiconductor pattern layer 145 and the second nitride based first semiconductor pattern layer 135 along the energy band slope, and may move into the 2DEG layer 1200. Thereafter, the charge moves in the lateral direction in the 2DEG layer 1200 and then moves to the second electrode pattern layer 154 and the second electrode pad 194 through the first nitride based semiconductor pattern layer 145. It can generate forward current flow.
  • a forward bias is applied between the first electrode pad 180 and the second electrode pad 194.
  • a schottky between the first electrode pattern layer 152 and the first nitride based semiconductor pattern layer 145 is provided.
  • the second electrode pattern layer 154 and the second electrode are moved laterally in the first nitride based semiconductor pattern layer 145. Move to pad 194 to generate forward current flow.
  • the charge is a schottky between the first electrode pattern layer 152 and the first nitride based semiconductor pattern layer 145.
  • the nitride-based diode element can operate.
  • the first electrode pad 180 and the second electrode pad 194 are opposite to each other in the vertical direction with respect to the first nitride-based semiconductor pattern layer 145.
  • the first and second electrode contact layers 152 and 154 may be connected to each other by the first and second vertical contact layers 172 and 192.
  • In the vertical direction only one of the first electrode pad and the second electrode pad can be arranged on one plane, so that the electrode pad can be efficiently disposed. As a result, the size of the entire diode element can be reduced.
  • the heat dissipation capability of the nitride based device through the electrode pads 180 and 194 may be improved. Through this, it is possible to improve the reliability of the high temperature operation of the nitride-based device.
  • FIG. 2 is a schematic cross-sectional view of a nitride based diode device according to a second exemplary embodiment of the present disclosure.
  • the nitride-based diode device 20 has a first vertical contact layer 172 and a second vertical contact layer 292 as compared with the nitride-based diode device 10 according to the first embodiment.
  • the nitride-based diode device 20 has a first vertical contact layer 172 and a second vertical contact layer 292 as compared with the nitride-based diode device 10 according to the first embodiment.
  • it in order to exclude duplication, it demonstrates centering on the structure discriminated.
  • the first electrode pattern layer 152 forms a Schottky junction with the first nitride based semiconductor pattern layer 145
  • the second electrode pattern layer 154 includes the first nitride based semiconductor layer 145.
  • Ohmic junction can be achieved.
  • An insulating protective layer 160 covering the first electrode pattern layer 152 and the second electrode pattern layer 154 may be disposed on the first surface 145a of the first nitride based semiconductor pattern layer 145.
  • the first electrode pad 294 is disposed in an upper direction of the second surface 145b of the first nitride based semiconductor pattern layer 145, and the second electrode pad 280 is formed of the first nitride based semiconductor.
  • the pattern layer 145 may be disposed in an upper direction of the first surface 145a.
  • the first electrode pad 294 may be electrically connected to the first electrode pattern layer 152 by the first vertical contact layer 292.
  • the first vertical contact layer 292 penetrates through the first nitride semiconductor pattern layer 145 and the second nitride based first and second semiconductor pattern layers 135 and 125 to pass through the first electrode pattern layer 152. It may be formed in the first contact pattern 282 to expose.
  • the second electrode pad 280 may be electrically connected to the second electrode pattern layer 154 by the second vertical contact layer 272 and the conductive bonding layer 274.
  • the second vertical contact layer 272 may be formed to fill the inside of the second contact pattern 262 that selectively exposes the second electrode pattern layer 154 in the insulating protective layer 160.
  • the conductive bonding layer 274 may include the same material as the second vertical contact layer 272.
  • the conductive bonding layer 274 may be bonded to the second electrode pad 280.
  • the second electrode pad 280 may function as a heat dissipation layer.
  • the first electrode pad 180 and the second electrode pad 194 may be disposed opposite to each other in the vertical direction with respect to the first nitride based semiconductor pattern layer 145.
  • the vertical direction only one of the first electrode pad and the second electrode pad can be arranged on one plane, so that the electrode pad can be efficiently disposed. As a result, the size of the entire diode element can be reduced.
  • 3 to 12 are cross-sectional views schematically showing a method of manufacturing a nitride-based diode device according to an embodiment of the present disclosure.
  • a nitride buffer layer 112, a second nitride based second semiconductor layer 120, a second nitride based first semiconductor layer 130, and a first nitride based semiconductor layer 110 may be formed on the substrate 110. 140) are formed sequentially.
  • the nitride buffer layer 112, the second nitride based second semiconductor layer 120, the second nitride based first semiconductor layer 130, and the first nitride based semiconductor layer 140 may be sequentially formed by an epitaxial process. Can be.
  • the substrate 110 may be a heterogeneous substrate including a material different from a nitride-based material.
  • the substrate 110 may include a material such as sapphire, Si, SiC, or the like.
  • the substrate 110 may be a growth substrate for epitaxially growing a nitride based semiconductor layer.
  • the nitride buffer layer 112 may reduce the difference in lattice constant between the substrate 110 and a nitride semiconductor layer stacked on the substrate 110, thereby reducing the difference between the substrate 110 and the nitride semiconductor layer. It can serve to reduce stress.
  • the nitride buffer layer 112 may be a GaN layer.
  • the first nitride based semiconductor layer 140 and the second nitride based first and second semiconductor layers 120 and 130 may have different energy band gaps.
  • the second nitride based first semiconductor layer 130 may be doped with an n-type or p type by a dopant, and the second nitride based second semiconductor layer 120 may not be doped with a dopant.
  • the first nitride-based semiconductor layer 140 is an AlGaN layer
  • the second nitride-based semiconductor layer 130 is a GaN layer doped n-type
  • the second nitride-based second semiconductor layer 120 It may be a GaN layer undoped by this dopant.
  • a 2DEG layer may be formed in an interface region between the first nitride based semiconductor layer 140 and the second nitride based first semiconductor layer 120.
  • the first nitride semiconductor layer 140, the second nitride based semiconductor layer 130 and the second nitride based semiconductor layer 120 by patterning the first nitride semiconductor layer 140, the second nitride based semiconductor layer 130 and the second nitride based semiconductor layer 120, The first nitride semiconductor pattern layer 145, the second nitride based first semiconductor pattern layer 135, and the second nitride based second semiconductor pattern layer 125 are formed.
  • a first electrode pattern layer 152 is formed on the first nitride based semiconductor pattern layer 145.
  • the first electrode pattern layer 152 may form a Schottky junction with the first nitride based semiconductor pattern layer 145.
  • the first electrode pattern layer 152 may be formed by sequentially forming at least one metal layer selected from the group consisting of Ni, Au, Pd, and Pt, and then patterning the metal layer.
  • the first nitride based semiconductor pattern layer 145 is an AlGaN layer
  • the first electrode pattern layer 152 may have a structure in which a Ni layer and an Au layer are sequentially stacked.
  • the first electrode pattern layer 152 is formed on the second electrode pattern layer 154 adjacent to the first electrode pattern layer 152.
  • the second electrode pattern layer 154 may form an ohmic junction with the first nitride based semiconductor pattern layer 145.
  • the process of forming the second electrode pattern layer 154 may proceed as follows. First, an interface layer including at least one metal layer selected from Ti and Al is formed, and at least one metal layer selected from the group consisting of Ni, Au, Mo, and W is formed on the interface layer. Subsequently, the second electrode pattern layer 154 may be formed by patterning the metal layer and the interface layer.
  • the second electrode pattern layer 154 may have a structure in which a Ti layer, an Al layer, a Ni layer, and an Au layer are sequentially stacked. have.
  • an insulating protective layer 160 covering the first electrode pattern layer 152 and the second electrode pattern layer 154 is formed on the substrate 110.
  • the insulating protective layer 160 may include a material such as SiO 2, SiN, Al 2 O 3, PSG, BPSG, or the like.
  • the insulating protective layer 160 may be formed by a process such as chemical vapor deposition, coating, or the like.
  • the insulating protective layer 160 is selectively etched to form a first contact pattern 162 exposing the first electrode pattern layer 152.
  • a conductive bonding layer 174 is formed on the insulating protective layer 160 to fill the first contact pattern 162.
  • a Ti, Ni, Au, AuSn, Mo or W layer is formed on the insulating protective layer 160 by chemical vapor deposition, sputtering, or coating, or of the above-described metal
  • the multilayer structure can be formed by chemical vapor deposition, sputtering, or coating.
  • the conductive bonding layer 174 formed in the first contact pattern 162 may constitute the first vertical contact layer 172.
  • the first electrode pads 180 are stacked on the conductive bonding layer 174.
  • the first electrode pad 180 may include Au, Mo, Cu, Al, AlN, or a combination of two or more thereof having high thermal conductivity.
  • the first metal pad 180 may be bonded onto the insulating protective layer 160 by the conductive bonding layer 174.
  • the boundary between the second nitride based second semiconductor pattern layer 125 and the nitride based buffer layer 112 is separated from each other.
  • a laser lift off process may be applied.
  • the substrate 110 and the nitride buffer layer 112 may be removed from the second nitride based second semiconductor pattern layer 125, and the second nitride based second semiconductor pattern layer 125 may be exposed to the outside. .
  • the second nitride-based second semiconductor pattern layer 125, the second nitride-based first semiconductor pattern layer 135, and the first nitride-based semiconductor pattern layer 145 are selectively etched to form a second layer.
  • a second contact pattern 182 exposing the electrode pattern layer 154 is formed.
  • an insulating layer 184 is formed on the bottom and sidewall surfaces of the second contact pattern 182 and the top surface of the second nitride-based second semiconductor pattern layer 125.
  • the insulating layer 184 may be formed to have a predetermined thickness along the bottom surface and the sidewall surface of the second contact pattern 182, and may not be formed to completely fill the inside of the second contact pattern 182.
  • the insulating layer formed on the bottom surface of the second contact pattern 182 is etched to expose the second electrode pattern layer 154. Subsequently, the inside of the second contact pattern 182 is filled, and conductive layers 192 and 194 are formed on the insulating layer 184 outside the second contact pattern 182. A portion of the conductive layers 192 and 194 corresponding to the inside of the second contact pattern 182 forms the second vertical contact layer 192, and an insulating layer outside the second contact pattern among the conductive layers 192 and 194.
  • the portion disposed on 184 may constitute the second electrode pad 194.
  • the conductive layers 192 and 194 may be Ti, Al, Ni, Au, Mo, W layers, or two or more stacked structures thereof.
  • the conductive layers 192 and 194 may be formed by, for example, performing a process such as chemical vapor deposition, sputtering, or coating.
  • the first nitride system is formed by using a vertical contact layer using the first electrode pad and the second electrode pad electrically connected to the first electrode pattern layer and the second electrode pattern layer, respectively.
  • the semiconductor pattern layers may be manufactured to be disposed opposite to each other in the vertical direction. In this way, by disposing the first electrode pad and the second electrode pad in the vertical direction, only one of the first electrode pad and the second electrode pad can be arranged on one plane, so that an efficient arrangement of the electrode pads is possible. The size of the entire chip can be reduced.
  • the heat dissipation capability of the nitride-based device through the electrode pads can be improved. Through this, it is possible to improve the reliability of the high temperature operation of the nitride-based device. In addition, by not applying the growth substrate, it is possible to prevent a decrease in operation reliability due to a defect caused by a lattice constant difference at the interface between the heterogeneous growth substrate and the nitride semiconductor layer.
  • FIG. 13 is a schematic cross-sectional view of a method of manufacturing a nitride-based diode device according to another embodiment of the present disclosure.
  • the manufacturing method has a difference in the manufacturing order of the first vertical contact layer and the second vertical contact layer, the first electrode pad and the second electrode pad in the manufacturing method described above with reference to FIGS. 3 and 12. .
  • a second contact pattern 262 exposing the second electrode pattern layer 154 is formed in the insulating layer 160.
  • the second vertical contact layer 272 and the conductive bonding layer 274 filling the second contact pattern 262 are formed.
  • a second electrode pad 280 is formed on the conductive bonding layer 274.
  • the first nitride semiconductor pattern layer 145 and the second nitride based first and second semiconductor pattern layers 135 and 125 may be penetrated.
  • a first contact pattern 282 exposing the electrode pattern layer 152 is formed.
  • an insulating layer 284 is formed to a predetermined thickness on the bottom and sidewall surfaces of the second contact pattern 282 and the top surface of the second nitride-based second semiconductor pattern layer 125.
  • the insulating layer 284 formed on the bottom surface of the second contact pattern 282 is etched to expose the second electrode pattern layer 154.
  • the inside of the second contact pattern 282 is filled, and conductive layers 292 and 294 are formed on the insulating layer 284 outside the second contact pattern 282.
  • a portion of the conductive layers 292 and 294 corresponding to the inside of the second contact pattern 282 forms the first vertical contact layer 292, and an insulating layer outside the second contact pattern among the conductive layers 292 and 294.
  • the portion disposed on the 284 may constitute the second electrode pad 294.

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  • Electrodes Of Semiconductors (AREA)

Abstract

일 실시예에 따르는 질화물계 다이오드 소자는 서로 대향하는 제1 면 및 제2 면을 구비하는 제1 질화물계 반도체 패턴층, 및 상기 제1 질화물계 반도체 패턴층의 제1 면 상에 배치되고 상기 제1 질화물계 반도체 패턴층과 각각 쇼트키 접합 및 오믹 접합을 이루는 제1 전극 패턴층과 제2 전극 패턴층을 구비한다. 또한, 상기 질화물계 다이오드 소자는 상기 제1 질화물계 반도체 패턴층의 제2 면 상에 배치되고 상기 제1 질화물계 반도체 패턴층과 서로 다른 에너지 밴드갭을 구비하는 제2 질화물계 제1 반도체 패턴층, 상기 제1 전극 패턴층과 제1 수직형 컨택층에 의해 전기적으로 연결되는 제1 전극 패드, 및 상기 제2 전극 패턴층과 제2 수직형 컨택층에 의해 전기적으로 연결되는 제2 전극 패드를 포함한다. 이때, 상기 제1 전극 패드와 상기 제2 전극 패드는 상기 제1 질화물계 반도체 패턴층을 기준으로 상하 방향으로 서로 반대쪽에 배치된다.

Description

수직형 컨택 구조를 구비하는 질화물계 다이오드 소자 및 이의 제조 방법
본 개시(disclosure)는 대체로(generally) 질화물계 다이오드 소자에 관한 것으로, 보다 상세하게는, 수직형 컨택 구조를 구비하는 질화물계 다이오드 소자 및 이의 제조 방법에 관한 것이다.
정보통신기술의 발달로 인해, 고속 스위칭 환경이나 고전압 환경에서 동작하는 고내압 전기 소자의 수요가 증가하고 있다. 종래의 실리콘 기반 소자 또는 갈륨비소계 소자는 재료 자체 한계로 인해 업계의 요청에 부응할 만큼 고내압 특성을 가질 수 없다. 이에 반해, 최근에 등장한 질화갈륨계 소자는 종래의 실리콘 소자에 비해 고속 스위칭 동작이 가능하여 초고속 신호 처리에 적합할 뿐만 아니라 소재 자체의 고내압 특성에 의해 고전압 환경에 적합한 장점이 있어 업계의 주목을 받고 있다.
한편, 상기 질화물계 소자는 상술한 바와 같이, 고속 스위칭 또는 고전압 환경에서 동작하므로, 동작과정에서 발생하는 열의 방출 문제가 대두되고 있다. 일반적으로, 상기 질화물계 소자는 사파이어, 실리콘과 같은 이종 성장 기판 상에서 에피택셜(epitaxial)로 형성된 질화물계 반도체 패턴층으로 구성되는데, 상기 성장 기판의 열 방출 능력이 충분히 우수하지 않다. 따라서, 상기 질화물계 소자 동작시 상기 성장 기판 방향으로 열을 방출시키는 데에는 한계가 있다. 또한, 상기 질화물계 반도체 패턴층과 상기 이종 성장 기판의 경계에는, 격자 상수 차이로부터 기인하는 각종 결함이 존재하고 있으며, 상기 결함은 누설 전류의 통로가 될 수 있다. 이로 인해, 상기 질화물계 소자의 동작 신뢰성에 영향을 줄 수 있다.
또한, 상기 질화물계 소자에는 외부로부터의 전원 공급을 위해, 소정의 크기 이상의 전극 패드가 요청되는데, 이로 인해, 전체 칩 크기를 감소시키는데 어려움이 있다. 상술한 바와 같이, 이종 성장 기판 상에서 질화물계 반도체 패턴층이 적층되어 질화물계 소자를 구성하는 경우, 동일 평면 상에 서로 다른 극성의 전극 패드가 배치되므로, 질화물계 반도체 소자는 상기 전극 패드의 배치를 위해 충분한 면적이 요청된다. 최근에는 전기 소자의 크기 감소 추세에 따라, 상기 전극 패드의 효율적 배치와 관련되는 새로운 기술이 요청되고 있다.
본 개시의 실시 예는 다이오드 소자에 있어서, 서로 다른 극성의 전극 패드의 면적을 줄일 수 있는 질화물계 다이오드 소자의 구조를 제시한다.
본 개시의 실시 예는 열 방출 능력을 향상시킬 수 있는 질화물계 다이오드 소자 구조를 제공한다.
본 개시의 실시 예는 상술한 구조의 질화물계 다이오드 소자를 제조하는 방법을 제공한다.
일 측면에 따르는 질화물계 다이오드 소자가 개시된다. 상기 질화물계 다이오드 소자는 서로 대향하는 제1 면 및 제2 면을 구비하는 제1 질화물계 반도체 패턴층, 및 상기 제1 질화물계 반도체 패턴층의 제1 면 상에 배치되고 상기 제1 질화물계 반도체 패턴층과 각각 쇼트키 접합 및 오믹 접합을 이루는 제1 전극 패턴층과 제2 전극 패턴층을 구비한다. 또한, 상기 질화물계 다이오드 소자는 상기 제1 질화물계 반도체 패턴층의 제2 면 상에 배치되고 상기 제1 질화물계 반도체 패턴층과 서로 다른 에너지 밴드갭을 구비하는 제2 질화물계 제1 반도체 패턴층, 상기 제1 전극 패턴층과 제1 수직형 컨택층에 의해 전기적으로 연결되는 제1 전극 패드, 및 상기 제2 전극 패턴층과 제2 수직형 컨택층에 의해 전기적으로 연결되는 제2 전극 패드를 포함한다. 이때, 상기 제1 전극 패드와 상기 제2 전극 패드는 상기 제1 질화물계 반도체 패턴층을 기준으로 상하 방향으로 서로 반대쪽에 배치된다.
다른 측면에 따르는 질화물계 다이오드 소자의 제조 방법이 개시된다. 상기 질화물계 다이오드 소자의 제조 방법에 있어서, 기판 상에 도펀트에 의해 도핑되지 않은 제2 질화물계 제2 반도체 패턴층, n형 또는 p형 도펀트에 의해 도핑되는 제2 질화물계 제1 반도체 패턴층, 및 제1 질화물계 반도체 패턴층이 순차적으로 형성된 기판 구조물을 준비한다. 이때, 상기 제1 질화물계 반도체 패턴층과 상기 제2 질화물계 제1 및 제2 반도체 패턴층은 서로 다른 에너지 밴드갭을 가지는 물질을 포함한다. 상기 제1 질화물계 반도체 패턴층 상에서 상기 제1 질화물계 반도체 패턴층과 각각 쇼트키 접합 및 오믹 접합을 이루는 제1 전극 패턴층 및 제2 전극 패턴층을 형성한다. 상기 제1 전극 패턴층 및 상기 제2 전극 패턴층을 덮는 절연성 보호층을 상기 기판 상에 형성한다. 상기 절연성 보호층을 선택적으로 식각하여 상기 제1 전극 패턴층 및 상기 제2 전극 패턴층 중 선택되는 어느 하나를 노출시키는 제1 컨택 패턴을 형성한다. 상기 제1 컨택 패턴을 채우며 상기 절연성 보호층 상에 위치하는 전도성 접합층을 형성하고, 상기 전도성 접합층 상에 제1 전극 패드를 적층한다. 상기 기판을 상기 제2 질화물계 제2 반도체 패턴층로부터 분리하여 제거하고, 상기 제2 질화물계 제2 반도체 패턴층을 노출시킨다. 상기 제2 질화물계 제2 반도체 패턴층, 상기 제2 질화물계 제1 반도체 패턴층, 및 상기 제1 질화물계 반도체 패턴층을 선택적으로 식각하여 상기 제1 전극 패턴층 및 상기 제2 전극 패턴층 중 선택되지 않은 나머지 하나를 노출시키는 제2 컨택 패턴을 형성한다. 상기 제2 컨택 패턴을 채우며, 상기 제1 전극 패턴층 및 상기 제2 전극 패턴층 중 선택되지 않은 나머지 하나와 전기적으로 연결되는 제2 전극 패드를 형성한다.
본 개시의 일 실시 예에 의하면, 제1 질화물계 반도체 패턴층과 각각 쇼트키 접합 및 오믹 접합을 이루는 제1 전극 패턴층 및 제2 전극 패턴층을 형성한다. 이어서, 상기 제1 전극 패턴층 및 상기 제2 전극 패턴층과 수직형 컨택층을 통하여 연결되는 제1 전극 패드 및 제2 전극 패드를 형성하되, 상기 제1 질화물계 반도체 패턴층을 기준으로 상하 방향으로 서로 반대쪽에 배치한다. 이와 같이, 상하 방향으로 제1 전극 패드 및 제2 전극 패드를 배치함으로써, 하나의 평면 상에서 제1 전극 패드 및 제2 전극 패드 중 어느 하나만 위치시킬 수 있어서, 전극 패드의 효율적인 배치가 가능해질 수 있다. 이로 인해, 전체 칩의 크기를 감소시킬 수 있다.
또한, 사파이어와 같은 열전도율이 열악한 성장 기판을 제거하고, 열방출 효율이 우수한 전도성 전극 패드를 적용함으로써, 상기 전극 패드를 통한 질화물계 소자의 열 방출 능력을 개선할 수 있다. 이를 통해, 질화물계 소자의 고온 동작의 신뢰성을 향상시킬 수 있다. 또한, 상기 성장 기판을 적용하지 않음으로써, 상기 성장 기판과 질화물계 반도체층과의 계면에 위치하는 결함에 의해 발생하는 동작 신뢰성 저하를 방지할 수 있다.
도 1은 본 개시의 제1 실시 예에 따르는 질화물계 다이오드 소자를 개략적으로 나타내는 단면도이다.
도 2는 본 개시의 제2 실시 예에 따르는 질화물계 다이오드 소자를 개략적으로 나타내는 단면도이다.
도 3 내지 도 12는 본 개시의 일 실시 예에 따르는 질화물계 다이오드 소자의 제조 방법을 개략적으로 나타내는 단면도이다.
도 13은 본 개시의 다른 실시 예에 따르는 질화물계 다이오드 소자의 제조 방법을 개략적으로 나타내는 단면도이다.
(부호의 설명)
10 20: 질화물계 다이오드 소자,
110: 기판, 112: 질화물계 버퍼층,
120: 제2 질화물계 제2 반도체층, 125: 제2 질화물계 제2 반도체 패턴층,
130: 제2 질화물계 제1 반도체층, 135: 제2 질화물계 제1 반도체 패턴층,
140: 제1 질화물계 반도체층, 145: 제1 질화물계 반도체 패턴층,
152: 제1 전극 패턴층, 154: 제2 전극 패턴층,
160: 절연층, 162: 제1 컨택 패턴, 172: 제1 수직형 컨택층,
174: 전도성 접합층, 180: 제1 전극 패드,
182: 제2 컨택 패턴, 184: 절연층,
192: 제2 수직형 컨택층, 194: 제2 전극 패드,
262: 제2 컨택 패턴, 272: 제2 수직형 컨택층,
274: 전도성 접합층, 282: 제1 컨택 패턴, 284: 절연층,
292: 제1 수직형 컨택층, 294: 제2 전극 패드,
1200: 2DEG층.
이하, 첨부한 도면들을 참조하여, 본 개시의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 개시에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다.
본 명세서에서 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 본 명세서에서, '상부' 또는 '하부' 라는 용어는 관찰자의 시점에서 설정된 상대적인 개념으로, 관찰자의 시점이 달라지면, '상부' 가 '하부'를 의미할 수도 있고, '하부'가 '상부'를 의미할 수도 있다.
복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, 일 반도체층과 다른 반도체층 사이의 계면 영역이라 함은, 일 반도체층과 다른 반도체층의 경계면 뿐만 아니라, 상기 경계면과 인접하는 일 반도체층 또는 다른 반도체층의 표면으로부터 소정 깊이의 내부 영역을 포괄하는 것으로 해석될 수 있다.
본 명세서에서, 질화물계 반도체층은 일 예로서, AlxInyGa1-x-yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1) 과 같은 질화물을 포함할 수 있다. 상기 질화물계 반도체층은 일 예로서, 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 이용하여 형성할 수 있다.
본 명세서에서, n형 또는 p형으로 도핑된다는 의미는, n형은 도펀트가 약 1E16/cm3 이상, p형은 도펀트가 1E17/cm3 이상 질화물계 반도체층 내에 주입되는 것을 의미할 수 있다.
본 명세서에서, 질화물계 반도체층을 n형 또는 p형으로 도핑할 때, 일 예로서, n형으로 도핑하는 경우, 도펀트로서 실리콘(Si)을 적용할 수 있으며, p형으로 도핑하는 경우, 도펀트로서 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 등을 적용할 수 있다.
도 1은 본 개시의 제1 실시 예에 따르는 질화물계 다이오드 소자를 개략적으로 나타내는 단면도이다. 도 1을 참조하면, 질화물계 다이오드 소자(10)는 제1 질화물계 반도체 패턴층(145), 제2 질화물계 제1 반도체 패턴층(135), 제2 질화물계 제2 반도체 패턴층(125), 제1 전극 패턴층(152), 제2 전극 패턴층(154)를 포함할 수 있다. 제1 전극 패턴층(152)는 제1 수직형 컨택층(172) 및 전도성 접합층(174)에 의해 제1 전극 패드(180)와 전기적으로 연결될 수 있다. 제2 전극 패턴층(154)는 제2 수직형 컨택층(192)에 의해 제2 전극 패드(194)와 전기적으로 연결될 수 있다. 제1 전극 패드(180)는 제1 질화물계 반도체 패턴층(145)의 제1 면(145a)의 상부 방향에 배치되며, 제2 전극 패드(194)는 제1 질화물계 반도체 패턴층(145)의 제2 면(145b)의 상부 방향에 배치될 수 있다.
제1 질화물계 반도체 패턴층(145)는 서로 대향하는 제1 면(145a) 및 제2 면(145b)을 구비할 수 있다. 제2 질화물계 제1 반도체 패턴층(135)는 제1 질화물계 반도체 패턴층(145)의 제2 면(145b) 상에 배치될 수 있다. 제1 질화물계 반도체 패턴층(145)과 제2 질화물계 제1 반도체 패턴층(135)는 서로 다른 에너지 밴드갭을 구비할 수 있다. 이로 인해, 제1 질화물계 반도체 패턴층(145)과 제2 질화물계 제1 반도체 패턴층(135)의 계면에서는, 압전 효과 및 분극 효과에 따른 2DEG(two-dimensional electron gad)층(1200)이 형성될 수 있다. 일 예로서, 제1 질화물계 반도체 패턴층(145)은 AlGaN층이며, 제2 질화물계 제1 반도체 패턴층(135)은 GaN층일 수 있다.
제2 질화물계 제2 반도체 패턴층(125)가 제2 질화물계 제1 반도체 패턴층(135)의 일면 상에 배치될 수 있다. 일 실시 예에 있어서, 제2 질화물계 제1 반도체 패턴층(135)는 n형 또는 p형으로 도핑될 수 있으며, 제2 질화물계 제2 반도체 패턴층(125)은 도펀트에 의해 도핑되지 않을 수 있다.
일 예로서, 제1 질화물계 반도체 패턴층(145)이 AlGaN층이며, 제2 질화물계 제1 반도체 패턴층(135)이 n형 도핑되는 GaN층인 경우, 제2 질화물계 제2 반도체 패턴층(125)는 도펀트에 의해 도핑되지 않은 GaN층일 수 있다.
제1 전극 패턴층(152)는 제1 질화물계 반도체 패턴층(145)의 제1 면(145a) 상에 배치되고, 제1 질화물계 반도체 패턴층(145)과 쇼트키 접합을 이룰 수 있다. 제1 전극 패턴층(152)는 Ni, Au, Pd, 또는 Pt를 포함하는 금속층이거나, 또는 이들 금속층의 둘 이상의 적층 구조일 수 있다. 구체적인 일 예로서, 제1 질화물계 반도체 패턴층(145)가 AlGaN층일 때, 제1 전극 패턴층(152)는 Ni층과 Au층이 순차적으로 적층된 구조일 수 있다.
제2 전극 패턴층(154)는 제1 질화물계 반도체 패턴층(145)의 제1 면(145a) 상에서, 제1 전극 패턴층(152)과 이격하여 배치될 수 있다. 제2 전극 패턴층(154)는 제1 질화물계 반도체 패턴층(145)과 오믹 접합을 이룰 수 있다. 제2 전극 패턴층(154)는 Ti 및 Al 중 선택되는 적어도 하나의 금속층을 포함하는 계면층 및 상기 계면층 상에서 Ni, Au, Mo, 또는 W을 포함하는 금속층이거나, 또는 이들 금속층의 둘 이상의 적층 구조일 수 있다. 구체적인 일 예로서, 제1 질화물계 반도체 패턴층(145)가 AlGaN층일 때, 제2 전극 패턴층(154)는 Ti층, Al층, Ni층, 및 Au층이 순차적으로 적층된 구조일 수 있다.
도 1을 다시 참조하면, 제1 질화물계 반도체 패턴층(145)의 제1 면(145a) 상에는 제1 전극 패턴층(152) 및 제2 전극 패턴층(154)을 덮는 절연성 보호층(160)이 배치될 수 있다. 절연성 보호층(160) 내에는 제1 전극 패턴층(152)을 선택적으로 노출시키는 제1 컨택 패턴(162)이 형성될 수 있다. 제1 컨택 패턴(162)의 내부에는 제1 수직형 컨택층(172)이 배치될 수 있다. 한편, 제1 컨택 패턴(162) 외부의 절연성 보호층(160) 상에는 전도성 접합층(174)이 배치될 수 있다.
제1 전극 패드(180)는 제1 수직형 컨택층(172) 및 전도성 접합층(174)에 의해서, 제1 전극 패턴층(152)과 전기적으로 연결될 수 있다. 제1 수직형 컨택층(172)와 전도성 접합층(174)은 동일 물질을 포함할 수 있으며, 구체적인 예에서, 제1 수직형 컨택층(172)와 전도성 접합층(174)은 동일 물질로 형성될 수 있다. 제1 수직형 컨택층(172)와 전도성 접합층(174)는 일 예로서, 솔더 물질을 포함할 수 있다. 제1 수직형 컨택층(172)와 전도성 접합층(174)는 다른 예로서, Ti, Ni, Au, AuSn, Mo, W 또는 이들의 둘 이상의 결합을 포함할 수 있다.
제1 전극 패드(180)는 또한, 방열층으로 기능할 수 있다. 이를 위해, 제1 금속 패드(180)는 열전도율이 높은 Au, Mo, Cu, Al, AlN 또는 이들의 둘 이상의 결합을 포함할 수 있다. 제1 금속 패드(180)는 별도로 기판 형태로 준비된 후에, 전도성 접합층(174)에 의해, 절연성 보호층(160) 상에 접합될 수 있다.
제2 전극 패드(194)는 제2 수직형 컨택층(192)에 의해 제2 전극 패턴층(154)와 전기적으로 연결될 수 있다. 제2 수직형 컨택층(192)은, 제1 질화물계 반도체 패턴층(145), 제2 질화물계 제1 및 제2 반도체 패턴층(135, 125)을 관통하여 제2 전극 패턴층(154)을 노출시키는 제2 컨택 패턴(182)의 내부에 형성될 수 있다. 제2 수직형 컨택층(192)와 제2 전극 패드(194)는 동일한 물질을 포함할 수 있으며, 구체적인 예에서, 제2 수직형 컨택층(192)와 제2 전극 패드(194)는 동일 물질로 형성될 수 있다. 일 예로서, 제2 수직형 컨택층(192)와 제2 전극 패드(194)는 Ti, Al, Ni, Au, Mo, W층 이거나, 이들의 둘 이상의 적층 구조일 수 있다.
제2 컨택 패턴(182)의 내부 및 제2 질화물계 제2 반도체층(125)의 상부에는 절연층(184)가 배치될 수 있다. 절연층(184)은, 제2 수직형 컨택층(192) 또는 제2 전극 패드(194)와, 제1 질화물계 반도체 패턴층(145) 및 제2 질화물계 제1 및 제2 반도체 패턴층(135, 125) 사이의 전기적 절연을 이루도록 한다.
이하에서는, 상술한 질화물계 다이오드 소자의 동작 방식을 개략적으로 설명한다. 질화물계 다이오드 소자(10)는 제1 전극 패턴층(152)과 제1 질화물계 반도체 패턴층(145)이 쇼트키 접합을 이루는 쇼트키 장벽 다이오드일 수 있다.
제1 전극 패드(180)과 제2 전극 패드(194) 사이에서 순방향 바이어스가 인가되는 경우, 제1 전극 패턴층(152)과 제1 질화물계 반도체 패턴층(145) 사이의 쇼트키 장벽을 극복하여 전하가 이동할 수 있다. 상기 전하는 에너지 밴드 경사를 따라 제1 질화물계 반도체 패턴층(145)과 제2 질화물계 제1 반도체 패턴층(135)의 경계 영역으로 유동하여, 2DEG층(1200) 내로 이동할 수 있다. 이후에, 상기 전하는 2DEG층(1200)내에서 측면 방향으로 이동한 후에 제1 질화물계 반도체 패턴층(145)을 거쳐서 제2 전극 패턴층(154) 및 제2 전극 패드(194)로 이동하여, 순방향의 전류 흐름을 발생시킬 수 있다.
다르게는, 제1 전극 패드(180)과 제2 전극 패드(194) 사이에서 순방향 바이어스가 인가되는 경우, 제1 전극 패턴층(152)과 제1 질화물계 반도체 패턴층(145) 사이의 쇼트키 장벽을 극복하여 제1 질화물계 반도체 패턴층(145) 내로 전하가 이동한 후, 제1 질화물계 반도체 패턴층(145) 내에서 측면 방향으로 이동하여 제2 전극 패턴층(154) 및 제2 전극 패드(194)로 이동하여, 순방향의 전류 흐름을 발생시킬 수 있다.
반대로, 제1 전극 패드(180)과 제2 전극 패드(194) 사이에 역방향 바이어스가 인가되는 경우, 전하는 제1 전극 패턴층(152)과 제1 질화물계 반도체 패턴층(145) 사이의 쇼트키 장벽을 극복하지 못함으로써, 제1 전극 패드(180)과 제2 전극 패드(194) 사이에서 전도하지 못한다. 이로써, 전류 흐름이 발생하지 않는다. 상술한 동작 방법에 의해, 질화물계 다이오드 소자가 동작할 수 있다.
상술한 바와 같이, 본 실시 예의 질화물계 다이오드 소자 구조에서, 제1 전극 패드(180)과 제2 전극 패드(194)는 제1 질화물계 반도체 패턴층(145)를 기준으로 상하 방향으로 서로 반대쪽에 배치되고, 제1 및 제2 수직형 컨택층(172, 192)에 의해 제1 및 제2 전극 패턴층(152, 154)과 연결될 수 있다. 상하 방향으로, 하나의 평면 상에서 제1 전극 패드 및 제2 전극 패드 중 어느 하나만 배치시킬 수 있어서, 전극 패드의 효율적인 배치가 가능해진다. 그 결과, 전체 다이오드 소자의 크기를 감소시킬 수 있다.
한편, 전극 패드(180, 194)로서 열전도율이 높은 금속층을 적용함으로써, 전극 패드(180, 194)를 통한 질화물계 소자의 열 방출 능력을 개선할 수 있다. 이를 통해, 질화물계 소자의 고온 동작의 신뢰성을 향상시킬 수 있다.
도 2는 본 개시의 제2 실시 예에 따르는 질화물계 다이오드 소자를 개략적으로 나타내는 단면도이다. 도 2를 참조하면, 질화물계 다이오드 소자(20)는, 제1 실시 예에 따르는 질화물계 다이오드 소자(10)와 대비할 때, 제1 수직형 컨택층(172) 및 제2 수직형 컨택층(292)의 배치가 서로 차별된다. 이하에서는, 중복을 배제하기 위하여, 차별되는 구성을 중심으로 설명하기로 한다.
도 2를 참조하면, 제1 전극 패턴층(152)는 제1 질화물계 반도체 패턴층(145)와 쇼트키 접합을 이루며, 제2 전극 패턴층(154)는 제1 질화물계 반도체층(145)와 오믹 접합을 이룰 수 있다. 제1 질화물계 반도체 패턴층(145)의 제1 면(145a) 상에는 제1 전극 패턴층(152) 및 제2 전극 패턴층(154)을 덮는 절연성 보호층(160)이 배치될 수 있다.
도면을 참조하면, 제1 전극 패드(294)는 제1 질화물계 반도체 패턴층(145)의 제2 면(145b)의 상부 방향에 배치되며, 제2 전극 패드(280)는 제1 질화물계 반도체 패턴층(145)의 제1 면(145a)의 상부 방향에 배치될 수 있다.
제1 전극 패드(294)는 제1 수직형 컨택층(292)에 의하여 제1 전극 패턴층(152)와 전기적으로 연결될 수 있다. 제1 수직형 컨택층(292)는 제1 질화물계 반도체 패턴층(145), 제2 질화물계 제1 및 제2 반도체 패턴층(135, 125)을 관통하여 제1 전극 패턴층(152)을 노출시키는 제1 컨택 패턴(282) 내부에 형성될 수 있다.
제2 전극 패드(280)는 제2 수직형 컨택층(272) 및 전도성 접합층(274)에 의해 제2 전극 패턴층(154)과 전기적으로 연결될 수 있다. 제2 수직형 컨택층(272)는 절연성 보호층(160) 내에서 제2 전극 패턴층(154)을 선택적으로 노출시키는 제2 컨택 패턴(262)의 내부를 채우도록 형성될 수 있다. 전도성 접합층(274)는 제2 수직형 컨택층(272)과 동일 물질을 포함할 수 있다. 전도성 접합층(274)는 제2 전극 패드(280)와 접합할 수 있다. 제2 전극 패드(280)는 방열층으로 기능할 수 있다.
상술한 구조에서, 제1 전극 패드(180)과 제2 전극 패드(194)는 제1 질화물계 반도체 패턴층(145)를 기준으로 상하 방향으로 서로 반대쪽에 배치될 수 있다. 상하 방향으로, 하나의 평면 상에서 제1 전극 패드 및 제2 전극 패드 중 어느 하나만 배치시킬 수 있어서, 전극 패드의 효율적인 배치가 가능해진다. 그 결과, 전체 다이오드 소자의 크기를 감소시킬 수 있다.
도 3 내지 도 12는 본 개시의 일 실시 예에 따르는 질화물계 다이오드 소자의 제조 방법을 개략적으로 나타내는 단면도이다. 도 3을 참조하면, 기판(110) 상에 질화물계 버퍼층(112), 제2 질화물계 제2 반도체층(120), 제2 질화물계 제1 반도체층(130) 및 제1 질화물계 반도체층(140)을 순차적으로 형성한다. 질화물계 버퍼층(112), 제2 질화물계 제2 반도체층(120), 제2 질화물계 제1 반도체층(130) 및 제1 질화물계 반도체층(140)은 에피텍셜 공정에 의해 순차적으로 형성될 수 있다.
기판(110)은, 일 예로서, 질화물계 물질과는 다른 물질을 포함하는 이종 기판일 수 있다. 기판(110)은 일 예로서, 사파이어, Si, SiC 등의 재질을 포함할 수 있다. 기판(110)은 질화물계 반도체층을 에픽텍셜로 성장시키기 위한 성장 기판일 수 있다.
질화물계 버퍼층(112)은 일 예로서, 기판(110)과 기판(110) 상에 적층되는 질화물계 반도체층과의 격자 상수 차이를 감소시켜 기판(110)과 질화물계 반도체층 사이의 계면에서의 응력을 감소시키는 기능을 수행할 수 있다. 일 실시 예에서, 기판(110)이 사파이어 기판인 경우, 질화물계 버퍼층(112)은 GaN층일 수 있다.
제1 질화물계 반도체층(140)과 제2 질화물계 제1 및 제2 반도체층(120, 130)은 서로 다른 에너지 밴드갭을 구비할 수 있다. 제2 질화물계 제1 반도체층(130)은 도펀트에 의해 n형 또는 p형으로 도핑될 수 있으며, 제2 질화물계 제2 반도체층(120)은 도펀트에 의해 도핑되지 않을 수 있다. 일 실시 예에 있어서, 제1 질화물계 반도체층(140)이 AlGaN층, 제2 질화물계 제1 반도체층(130)이 n형으로 도핑된 GaN층, 제2 질화물계 제2 반도체층(120)이 도펀트에 의해 도핑되지 않은 GaN층일 수 있다.
도시되지 않았지만, 제1 질화물계 반도체층(140)과 제2 질화물계 제1 반도체층(120) 사이의 계면 영역에 2DEG층이 형성될 수 있다.
도 4를 참조하면, 메사 식각 공정을 수행하여, 제1 질화물계 반도체층(140), 제2 질화물계 제1 반도체층(130) 및 제2 질화물계 제2 반도체층(120)을 패터닝함으로써, 제1 질화물계 반도체 패턴층(145), 제2 질화물계 제1 반도체 패턴층(135) 및 제2 질화물계 제2 반도체 패턴층(125)을 형성한다.
도 5를 참조하면, 제1 질화물계 반도체 패턴층(145) 상에 제1 전극 패턴층(152)을 형성한다. 제1 전극 패턴층(152)는 제1 질화물계 반도체 패턴층(145)과 쇼트키 접합을 이룰 수 있다.
제1 전극 패턴층(152)는 Ni, Au, Pd, 및 Pt로 이루어지는 그룹에서 선택되는 적어도 하나의 금속층을 순차적으로 형성한 후에, 상기 금속층을 패터닝함으로써 형성할 수 있다. 구체적인 일 예에서, 제1 질화물계 반도체 패턴층(145)가 AlGaN층일 때, 제1 전극 패턴층(152)는 Ni층과 Au층이 순차적으로 적층된 구조일 수 있다.
도 6을 참조하면, 제1 전극 패턴층(152)과 인접하여, 제2 전극 패턴층(154)를 제1 전극 패턴층(152)을 형성한다. 제2 전극 패턴층(154)은 제1 질화물계 반도체 패턴층(145)과 오믹 접합을 이룰 수 있다. 제2 전극 패턴층(154)을 형성하는 과정은 다음과 같이 진행할 수 있다. 먼저, Ti 및 Al 중 선택되는 적어도 하나의 금속층을 포함하는 계면층을 형성하고, 상기 계면층 상에 Ni, Au, Mo, 및 W으로 이루어지는 그룹에서 선택되는 적어도 하나의 금속층을 형성한다. 이어서, 상기 금속층과 상기 계면층을 패터닝함으로써, 제2 전극 패턴층(154)을 형성할 수 있다. 구체적인 일 실시 예로서, 제1 질화물계 반도체 패턴층(145)이 AlGaN층일 때, 제2 전극 패턴층(154)는 Ti층, Al층, Ni층, 및 Au층이 순차적으로 적층된 구조일 수 있다.
도 7을 참조하면, 제1 전극 패턴층(152) 및 제2 전극 패턴층(154)를 덮는 절연성 보호층(160)을 기판(110) 상에 형성한다. 절연성 보호층(160)은 일 예로서, SiO2, SiN, Al2O3, PSG, BPSG 등과 같은 물질을 포함할 수 있다. 절연성 보호층(160)은 일 예로서, 화학적 기상 증착법, 코팅법 등과 같은 공정으로 형성할 수 있다.
도 8을 참조하면, 절연성 보호층(160)을 선택적으로 식각하여 제1 전극 패턴층(152)을 노출시키는 제1 컨택 패턴(162)을 형성한다.
도 9를 참조하면, 제1 컨택 패턴(162)을 채우며 절연성 보호층(160) 상에 위치하는 전도성 접합층(174)을 형성한다. 이를 위해, 일 예로서, Ti, Ni, Au, AuSn, Mo 또는 W층을 화학기상증착법, 스퍼터링법, 또는 코팅법에 의해 상기 절연성 보호층(160) 상에 형성하거나, 상술한 종류의 금속의 복층 구조를 화학기상증착법, 스퍼터링법, 또는 코팅법으로 형성할 수 있다. 제1 컨택 패턴(162) 내부에 형성되는 전도성 접합층(174)은 제1 수직형 컨택층(172)을 구성할 수 있다.
이어서, 전도성 접합층(174) 상에 제1 전극 패드(180)를 적층한다. 제1 전극 패드(180)는, 열전도율이 높은 Au, Mo, Cu, Al, AlN 또는 이들의 둘 이상의 결합을 포함할 수 있다. 제1 금속 패드(180)는 별도로 기판 형태로 준비된 후에, 전도성 접합층(174)에 의해, 절연성 보호층(160) 상에 접합될 수 있다.
도 10을 참조하면, 제2 질화물계 제2 반도체 패턴층(125)와 질화물계 버퍼층(112) 사이의 경계를 서로 분리시킨다. 이를 위해, 일 예로서, 레이저 리프트 오프 공정이 적용될 수 있다. 결과적으로, 기판(110) 및 질화물계 버퍼층(112)을 제2 질화물계 제2 반도체 패턴층(125)으로부터 제거하고, 제2 질화물계 제2 반도체 패턴층(125)을 외부로 노출시킬 수 있다.
도 11을 참조하면, 제2 질화물계 제2 반도체 패턴층(125), 제2 질화물계 제1 반도체 패턴층(135), 및 제1 질화물계 반도체 패턴층(145)을 선택적으로 식각하여 제2 전극 패턴층(154)를 노출시키는 제2 컨택 패턴(182)을 형성한다.
이어서, 제2 컨택 패턴(182)의 바닥면과 측벽면, 및 제2 질화물계 제2 반도체 패턴층(125)의 상부면에 절연층(184)을 형성한다. 절연층(184)은 제2 컨택 패턴(182)의 바닥면과 측벽면을 따라 소정의 두께를 가지도록 형성될 수 있으며, 제2 컨택 패턴(182)의 내부를 완전히 채우도록 형성되지 않는다.
도 12를 참조하면, 제2 컨택 패턴(182)의 바닥면에 형성된 절연층을 식각하여, 제2 전극 패턴층(154)를 노출시킨다. 이어서, 제2 컨택 패턴(182)의 내부를 채우고, 제2 컨택 패턴(182) 외부의 절연층(184) 상에 배치되는 전도층(192, 194)를 형성한다. 전도층(192, 194) 중에서 제2 컨택 패턴(182) 내부에 해당되는 부분은 제2 수직형 컨택층(192)을 형성하고, 전도층(192, 194) 중에서 제2 컨택 패턴 외부의 절연층(184) 상에 배치되는 부분은 제2 전극 패드(194)를 구성할 수 있다. 전도층(192, 194)는 일 예로서, Ti, Al, Ni, Au, Mo, W층 이거나, 이들의 둘 이상의 적층 구조일 수 있다. 전도층(192, 194)는 일 예로서, 화학기상증착법, 스퍼터링, 코팅법과 같은 공정을 수행함으로써, 형성될 수 있다.
상술한 공정을 거쳐서, 본 개시의 실시 예에 따르는 질화물계 다이오드 소자를 제조할 수 있다. 상술한 바와 같이, 본 제조 방법에서는 제1 전극 패턴층 및 제2 전극 패턴층과 각각 전기적으로 연결되는 제1 전극 패드 및 제2 전극 패드를, 수직형 컨택층을 이용하여, 상기 제1 질화물계 반도체 패턴층을 상하 방향으로 서로 반대쪽에 배치되도록 제조할 수 있다. 이와 같이, 상하 방향으로 제1 전극 패드 및 제2 전극 패드를 배치함으로써, 하나의 평면 상에서 제1 전극 패드 및 제2 전극 패드 중 어느 하나만 배치시킬 수 있어서, 전극 패드의 효율적인 배치가 가능해져서, 상기 전체 칩의 크기를 감소시킬 수 있다.
또한, 사파이어와 같은 열전도율이 좋지 않은 성장 기판을 제거하고, 열방출 효율이 우수한 전도성 전극 패드를 적층함으로써, 상기 전극 패드를 통한 질화물계 소자의 열 방출 능력을 개선할 수 있다. 이를 통해, 질화물계 소자의 고온 동작의 신뢰성을 향상시킬 수 있다. 또한, 상기 성장 기판을 적용하지 않음으로써, 상기 이종 성장 기판과 질화물계 반도체층과의 계면에서 격자 상수 차이로 발생하는 결함에 의한 동작 신뢰성 저하를 방지할 수 있다.
도 13은 본 개시의 다른 실시 예에 따르는 질화물계 다이오드 소자의 제조 방법을 개략적으로 나타내는 단면도이다. 본 제조 방법은 도 3 및 도 12와 관련되어 상술한 제조 방법에서, 제1 수직형 컨택층 및 제2 수직형 컨택층, 제1 전극 패드 및 제2 전극 패드의 제조 순서에 있어서, 차이점을 가진다.
구체적인 제조 방법에 있어서, 우선, 도 3 내지 도 7과 관련되어 상술한 공정을 진행한다. 이후에, 제2 전극 패턴층(154)을 노출시키는 제2 컨택 패턴(262)을 절연층(160) 내에 형성한다. 이어서, 제2 컨택 패턴(262)을 채우는 제2 수직형 컨택층(272)과 전도성 접합층(274)을 형성한다. 이어서, 전도성 접합층(274) 상에 제2 전극 패드(280)을 형성한다.
한편, 기판(110) 및 질화물계 버퍼층(112)을 제거한 후에, 제1 질화물계 반도체 패턴층(145), 제2 질화물계 제1 및 제2 반도체 패턴층(135, 125)을 관통하여 제1 전극 패턴층(152)을 노출시키는 제1 컨택 패턴(282)을 형성한다. 이후에, 제2 컨택 패턴(282)의 바닥면과 측벽면, 및 제2 질화물계 제2 반도체 패턴층(125)의 상부면에 절연층(284)을 소정 두께로 형성한다. 이어서, 제2 컨택 패턴(282)의 바닥면에 형성된 절연층(284)을 식각하여, 제2 전극 패턴층(154)를 노출시킨다. 이어서, 제2 컨택 패턴(282)의 내부를 채우고, 제2 컨택 패턴(282) 외부의 절연층(284) 상에 배치되는 전도층(292, 294)를 형성한다. 전도층(292, 294) 중에서 제2 컨택 패턴(282) 내부에 해당되는 부분은 제1 수직형 컨택층(292)을 형성하고, 전도층(292, 294) 중에서 제2 컨택 패턴 외부의 절연층(284) 상에 배치되는 부분은 제2 전극 패드(294)를 구성할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 서로 대향하는 제1 면 및 제2 면을 구비하는 제1 질화물계 반도체 패턴층;
    상기 제1 질화물계 반도체 패턴층의 제1 면 상에 배치되고, 상기 제1 질화물계 반도체 패턴층과 각각 쇼트키 접합 및 오믹 접합을 이루는 제1 전극 패턴층 및 제2 전극 패턴층;
    상기 제1 질화물계 반도체 패턴층의 제2 면 상에 배치되고, 상기 제1 질화물계 반도체 패턴층과 서로 다른 에너지 밴드갭을 구비하는 제2 질화물계 제1 반도체 패턴층;
    상기 제1 전극 패턴층과 제1 수직형 컨택층에 의해 전기적으로 연결되는 제1 전극 패드; 및
    상기 제2 전극 패턴층과 제2 수직형 컨택층에 의해 전기적으로 연결되는 제2 전극 패드를 포함하되,
    상기 제1 전극 패드와 상기 제2 전극 패드는 상기 제1 질화물계 반도체 패턴층을 기준으로 상하 방향으로 서로 반대쪽에 배치되는
    질화물계 다이오드 소자.
  2. 제1 항에 있어서,
    상기 제1 질화물계 반도체 패턴층과 상기 제2 질화물계 제1 반도체 패턴층의 계면 영역에 형성되는 2DEG층을 더 포함하는
    질화물계 다이오드 소자.
  3. 제1 항에 있어서,
    상기 제2 질화물계 제1 반도체 패턴층의 일 면 상에 배치되는 제2 질화물계 제2 반도체층을 더 포함하되,
    상기 제2 질화물계 제1 반도체 패턴층은 n형 또는 p형 도펀트에 의해 도핑되며,
    상기 제2 질화물계 제2 반도체 패턴층은 도펀트에 의해 도핑되지 않는
    질화물계 다이오드 소자.
  4. 제3 항에 있어서,
    상기 제1 전극 패드는 상기 제1 질화물계 반도체 패턴층의 상기 제1 면의 상부 방향에 배치되며,
    상기 제2 전극 패드는 상기 제1 질화물계 반도체 패턴층의 상기 제2 면의 상부 방향에 배치되는
    질화물계 다이오드 소자.
  5. 제4 항에 있어서,
    상기 제1 질화물계 반도체 패턴층의 상기 제1 면 상에서 상기 제1 전극 패턴층 및 상기 제2 전극 패턴층을 덮는 절연성 보호층을 더 포함하고,
    상기 제1 수직형 컨택층은 상기 절연성 보호층 내에서 상기 제1 전극 패턴층을 선택적으로 노출시키는 제1 컨택 패턴의 내부를 채우는
    질화물계 다이오드 소자.
  6. 제5 항에 있어서,
    상기 제1 수직형 컨택층 및 상기 절연성 보호층 상에 배치되는 전도성 접합층을 더 포함하되,
    상기 전도성 접합층은 상기 제1 수직형 컨택층과 동일 물질을 포함하며,
    상기 전도성 접합층은 상기 제1 전극 패드와 접합하는
    질화물계 다이오드 소자.
  7. 제6 항에 있어서,
    상기 제1 전극 패드는
    방열층으로 기능하는
    질화물계 다이오드 소자.
  8. 제4 항에 있어서,
    상기 제2 수직형 컨택층은
    상기 제1 질화물계 반도체 패턴층, 제2 질화물계 제1 및 제2 반도체 패턴층을 관통하여 상기 제2 전극 패턴층을 노출시키는 제2 컨택 패턴 내부에 형성되는
    질화물계 다이오드 소자.
  9. 제3 항에 있어서,
    상기 제1 전극 패드는 상기 제1 질화물계 반도체 패턴층의 상기 제2 면의 상부 방향에 배치되며,
    상기 제2 전극 패드는 상기 제1 질화물계 반도체 패턴층의 상기 제1 면의 상부 방향에 배치되는
    질화물계 다이오드 소자.
  10. 제9 항에 있어서,
    상기 제1 수직형 컨택층은
    상기 제1 질화물계 반도체 패턴층, 제2 질화물계 제1 및 제2 반도체 패턴층을 관통하여 상기 제1 전극 패턴층을 노출시키는 제1 컨택 패턴 내부에 형성되는
    질화물계 다이오드 소자.
  11. 제9 항에 있어서,
    상기 제1 질화물계 반도체 패턴층의 상기 제1 면 상에서 상기 제1 전극 패턴층 및 상기 제2 전극 패턴층을 덮는 보호층을 더 포함하고,
    상기 제2 수직형 컨택층은 상기 보호층 내에서 상기 제2 전극 패턴층을 선택적으로 노출시키는 제2 컨택 패턴의 내부를 채우는
    질화물계 다이오드 소자.
  12. 제11 항에 있어서,
    상기 제2 수직형 컨택층 및 상기 절연성 보호층 상에 배치되는 전도성 접합층을 더 포함하되,
    상기 전도성 접합층은 상기 제2 수직형 컨택층과 동일 물질을 포함하며,
    상기 전도성 접합층은 상기 제2 전극 패드와 접합하는
    질화물계 다이오드 소자.
  13. 제12 항에 있어서,
    상기 제2 전극 패드는 방열층으로 기능하는
    질화물계 다이오드 소자.
  14. 제1 항에 있어서,
    상기 제1 질화물계 반도체 패턴층은 AlGaN층이며,
    상기 제2 질화물계 제1 반도체 패턴층은 n형으로 도핑된 GaN층인
    질화물계 다이오드 소자.
  15. 제14 항에 있어서,
    상기 제1 전극 패턴층은 Ni, Au, Pd, 및 Pt로 이루어지는 그룹에서 선택되는 적어도 하나의 금속층을 포함하며,
    상기 제2 전극 패턴층은 Ti 및 Al 중 선택되는 적어도 하나를 포함하는 계면층 및 상기 계면층 상에서 Ni, Au, Mo, 및 W으로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는 금속층의 적층 구조인
    질화물계 다이오드 소자.
  16. (a) 기판 상에 도펀트에 의해 도핑되지 않은 제2 질화물계 제2 반도체 패턴층, n형 또는 p형 도펀트에 의해 도핑되는 제2 질화물계 제1 반도체 패턴층, 및 제1 질화물계 반도체 패턴층이 순차적으로 형성된 기판 구조물을 준비하되, 상기 제1 질화물계 반도체 패턴층과 상기 제2 질화물계 제1 및 제2 반도체 패턴층은 서로 다른 에너지 밴드갭을 가지는 물질을 포함하는 단계;
    (b) 상기 제1 질화물계 반도체 패턴층 상에서 상기 제1 질화물계 반도체 패턴층과 각각 쇼트키 접합 및 오믹 접합을 이루는 제1 전극 패턴층 및 제2 전극 패턴층을 형성하는 단계;
    (c) 상기 제1 전극 패턴층 및 상기 제2 전극 패턴층을 덮는 절연성 보호층을 상기 기판 상에 형성하는 단계;
    (d) 상기 절연성 보호층을 선택적으로 식각하여 상기 제1 전극 패턴층 및 상기 제2 전극 패턴층 중 선택되는 어느 하나를 노출시키는 제1 컨택 패턴을 형성하는 단계;
    (e) 상기 제1 컨택 패턴을 채우며 상기 절연성 보호층 상에 위치하는 전도성 접합층을 형성하고, 상기 전도성 접합층 상에 제1 전극 패드를 적층하는 단계;
    (f) 상기 기판을 상기 제2 질화물계 제2 반도체 패턴층로부터 분리하여 제거하고, 상기 제2 질화물계 제2 반도체 패턴층을 노출시키는 단계;
    (g) 상기 제2 질화물계 제2 반도체 패턴층, 상기 제2 질화물계 제1 반도체 패턴층, 및 상기 제1 질화물계 반도체 패턴층을 선택적으로 식각하여 상기 제1 전극 패턴층 및 상기 제2 전극 패턴층 중 선택되지 않은 나머지 하나를 노출시키는 제2 컨택 패턴을 형성하는 단계;
    (h) 상기 제2 컨택 패턴을 채우며, 상기 제1 전극 패턴층 및 상기 제2 전극 패턴층 중 선택되지 않은 나머지 하나와 전기적으로 연결되는 제2 전극 패드를 형성하는 단계를 포함하는
    질화물계 다이오드 소자의 제조 방법.
  17. 제16 항에 있어서,
    (a) 단계는
    사파이어 기판 상에 GaN 버퍼층, 상기 제2 질화물계 제2 반도체 패턴층으로서의 비도핑된 GaN층, 상기 제2 질화물계 제1 반도체 패턴층으로서의 n형 도핑된 GaN층, 및 상기 제1 질화물계 반도체 패턴층으로서의 AlGaN층을 순차적으로 에픽텍셜 성장시키는 단계를 포함하는
    질화물계 다이오드 소자의 제조 방법.
  18. 제16 항에 있어서,
    (b) 단계는
    상기 제1 전극 패턴층으로서, Ni, Au, Pd, 및 Pt로 이루어지는 그룹에서 선택되는 적어도 하나의 금속층을 포함하는 적층 구조를 형성하는 단계;
    상기 제2 전극 패턴층으로서, Ti 및 Al 중 선택되는 적어도 하나의 금속층을 포함하는 계면층 및 상기 계면층 상에서 Ni, Au, Mo, 및 W으로 이루어지는 그룹에서 선택되는 적어도 하나의 금속층을 포함하는 적층 구조를 형성하는 단계를 포함하는
    질화물계 다이오드 소자의 제조 방법.
  19. 제16 항에 있어서,
    (e) 단계는
    Ti, Ni, Au, AuSn, Mo 및 W 으로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는 물질층을 상기 전도성 접합층으로서 형성하는 단계; 및
    상기 전도성 접합층 상에 Au, Mo, Cu, 및 Al 로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는 기판을 접합하여, 상기 제1 전극 패드를 형성하는 단계를 포함하는
    질화물계 다이오드 소자의 제조 방법.
  20. 제16 항에 있어서,
    (h) 단계는
    (h1) 상기 제2 컨택 패턴의 바닥면과 측벽면을 따라 절연층을 형성하는 단계;
    (h2) 상기 제2 컨택 패턴의 바닥면에 형성된 절연층을 선택적으로 식각하여, 상기 제1 전극 패턴층 및 상기 제2 전극 패턴층 중 선택되지 않은 나머지 하나의 층을 노출시키는 단계; 및
    (h3) 상기 제2 컨택 패턴의 내부를 채우고 상기 제2 질화물계 제2 반도체 패턴층의 상부에 전도층을 형성하는 단계를 포함하는
    질화물계 다이오드 소자의 제조 방법.
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