WO2016181261A1 - 表示装置、表示モジュール、電子機器 - Google Patents

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WO2016181261A1
WO2016181261A1 PCT/IB2016/052556 IB2016052556W WO2016181261A1 WO 2016181261 A1 WO2016181261 A1 WO 2016181261A1 IB 2016052556 W IB2016052556 W IB 2016052556W WO 2016181261 A1 WO2016181261 A1 WO 2016181261A1
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semiconductor film
oxide semiconductor
insulating film
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豊高耕平
肥塚純一
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Semiconductor Energy Laboratory Co Ltd
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    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Definitions

  • One embodiment of the present invention relates to a display device, a display module, and an electronic device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of one embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • this invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • one embodiment of the present invention relates to a semiconductor device, a display device, a light-emitting device, a power storage device, a memory device, and a driving method thereof.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • a semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one embodiment of the semiconductor device.
  • An imaging device, a display device, a liquid crystal display device, a light emitting device, an electro-optical device, a power generation device (including a thin film solar cell, an organic thin film solar cell, and the like) and an electronic device may include a semiconductor device.
  • a technique for forming a transistor also referred to as a field effect transistor (FET) or a thin film transistor (TFT)) using a semiconductor thin film formed over a substrate having an insulating surface has attracted attention.
  • the transistor is widely applied to an electronic device such as an integrated circuit (IC) or a display device.
  • IC integrated circuit
  • a semiconductor material typified by silicon is widely known as a semiconductor thin film applicable to a transistor, but an oxide semiconductor has attracted attention as another material.
  • the transistor is used in a display device such as an active matrix organic electroluminescence (EL) display.
  • a display device such as an active matrix organic electroluminescence (EL) display.
  • Each pixel of the display device is provided with a transistor for driving the organic EL element.
  • the threshold voltage of the transistor varies depending on the manufacturing process, the display quality of the display is lowered.
  • Patent Document 1 a light emitting device in which a pixel is provided with a circuit that corrects threshold variation is disclosed (Patent Document 1).
  • a transistor using an oxide semiconductor film as an active layer As a transistor using an oxide semiconductor film as an active layer, a transistor having a structure in which a gate electrode and a source electrode and a gate electrode and a drain electrode partially overlap with each other is often manufactured.
  • parasitic capacitance is generated between the gate electrode and the source electrode and between the gate electrode and the drain electrode.
  • the parasitic capacitance increases the load capacitance of the scanning line and the data line, which hinders the production of a high-definition panel that requires a high frequency.
  • it is effective to provide a circuit for correcting variations in the threshold voltage of the transistor that drives the organic EL element in the pixel of the organic EL display.
  • the parasitic capacitance is large, the correction accuracy is reduced.
  • the electrical characteristics of the region where the semiconductor film does not overlap with the gate electrode and the source electrode, or the region where the semiconductor film does not overlap with the gate electrode and the drain electrode since it is difficult to reduce the resistance, the field-effect mobility or current driving capability of the transistor may be reduced.
  • an object of one embodiment of the present invention is to provide a display device with high display quality. Another object of one embodiment of the present invention is to provide a high-speed display device. Another object of one embodiment of the present invention is to provide a high-definition display device. Another object of one embodiment of the present invention is to provide a display device with low power consumption. Another object of one embodiment of the present invention is to provide a novel display device.
  • One embodiment of the present invention is a display device including a driving transistor, a switching transistor, a light-emitting element, a capacitor, and a current supply line.
  • One of the source and the drain of the driving transistor is electrically connected to the light emitting element, and the other of the source and the drain is electrically connected to the current supply line.
  • the driving transistor is a first transistor
  • the switching transistor is a second transistor.
  • the first transistor and the second transistor each include a first gate electrode, a first gate insulating film, a semiconductor film, a source electrode, and a drain electrode, and the semiconductor film is electrically connected to the source electrode.
  • the semiconductor film is electrically connected to the drain electrode, and the first gate insulating film is provided between the semiconductor film and the first gate electrode.
  • the semiconductor film has a region overlapping with the first gate electrode, the semiconductor film overlaps with the source electrode in part of the region, and the drain electrode in another part of the region. Overlap.
  • the semiconductor film has a region overlapping with the first gate electrode, and the semiconductor film does not overlap with the source electrode in the region and does not overlap with the drain electrode in the region.
  • the semiconductor device includes a plurality of switching transistors, and at least one of the switching transistors is a second transistor.
  • the switching transistors are all second transistors.
  • the display device includes a scanning line and a data line, one of the switching transistors is a selection transistor, and the gate of the selection transistor is electrically connected to the scanning line.
  • One of the source and the drain of the selection transistor is preferably electrically connected to the data line, and the selection transistor is preferably a second transistor.
  • the first transistor includes a second gate electrode and a second gate insulating film.
  • the second gate insulating film includes a semiconductor film and a second gate electrode.
  • the semiconductor film is provided between the first gate electrode and the second gate electrode, and is a unit in a capacitor element formed of the first gate electrode, the first gate insulating film, and the semiconductor film.
  • the capacitance per area is preferably larger than the capacitor formed by the second gate electrode, the second gate insulating film, and the semiconductor film.
  • the second transistor includes a second gate electrode and a second gate insulating film.
  • the second gate insulating film includes a semiconductor film and a second gate.
  • the semiconductor film is provided between the first gate electrode and the second gate electrode, and is formed of the first gate electrode, the first gate insulating film, and the semiconductor film. It is preferable that the capacitance per unit area is larger than that of the capacitor formed by the second gate electrode, the second gate insulating film, and the semiconductor film.
  • the semiconductor film includes a second region that overlaps with the second gate electrode, the semiconductor film does not overlap with the source electrode in the second region, and It is preferable that the drain electrode does not overlap with the second region.
  • the semiconductor film is an oxide semiconductor film
  • the oxide semiconductor film includes a first oxide semiconductor film on the gate electrode side and a second oxide on the first oxide semiconductor film.
  • the first oxide semiconductor film has an In atomic ratio of M (M represents Ti, Ga, Sn, Y, Zr, La, Ce, Nd, or Hf).
  • the second oxide semiconductor film preferably has a smaller atomic ratio of In than the first oxide semiconductor film.
  • the oxide semiconductor film preferably includes In, M, and Zn, and M is Ga.
  • the oxide semiconductor film preferably includes a crystal part, and the crystal part preferably includes a portion where the c-axis of the crystal part is parallel to the normal vector of the formation surface of the oxide semiconductor film.
  • the first oxide semiconductor film preferably includes a portion where the ratio of crystal parts is higher than that of the second oxide semiconductor film.
  • the first oxide semiconductor film preferably includes a portion with a lower hydrogen concentration than the second oxide semiconductor film.
  • a light emitting element is an organic electroluminescent element.
  • the display device includes a scan line and a data line. In a region where the scan line and the data line intersect, the display device includes a first transistor or a second line between the scan line and the data line.
  • a structure having an insulating film thicker than the first gate insulating film or the second gate insulating film of the transistor may be employed.
  • Another embodiment of the present invention is a display module including the display device and a touch sensor.
  • Another embodiment of the present invention is an electronic device including the pixel described in any one of the above structures, the display device, or the display module, and an operation key or a battery.
  • a display device with high display quality can be provided according to one embodiment of the present invention.
  • a high-speed display device can be provided.
  • a high-definition display device can be provided.
  • a display device with low power consumption can be provided.
  • a novel display device can be provided.
  • the circuit diagram of a pixel. Pixel timing chart The figure which shows typically operation
  • the circuit diagram of a pixel. Pixel timing chart The figure which shows typically operation
  • Pixel timing chart The figure which shows typically operation
  • 4A and 4B are a top view and cross-sectional views illustrating one embodiment of a transistor.
  • 4A and 4B are a top view and cross-sectional views illustrating one embodiment of a transistor.
  • 4A and 4B are a top view and cross-sectional views illustrating one embodiment of a transistor.
  • 4A and 4B are a top view and cross-sectional views illustrating one embodiment of a transistor.
  • 4A and 4B are a top view and cross-sectional views illustrating one embodiment of a transistor.
  • 4A and 4B are a top view and cross-sectional views illustrating one embodiment of a transistor.
  • 4A and 4B are a top view and cross-sectional views illustrating one embodiment of a transistor.
  • 4A and 4B are a top view and cross-sectional views illustrating one embodiment of a transistor.
  • 4A and 4B are a top view and cross-sectional views illustrating one embodiment of a transistor.
  • 10 is a cross-sectional view illustrating an example of a manufacturing process of a transistor.
  • 10 is a cross-sectional view illustrating an example of a manufacturing process of a transistor.
  • 10 is a cross-sectional view illustrating an example of a manufacturing process of a transistor.
  • 10 is a cross-sectional view illustrating an example of a manufacturing process of a transistor.
  • 10 is a cross-sectional view illustrating an example of a manufacturing process of a transistor.
  • FIGS. Sectional TEM image of CAAC-OS, planar TEM image and image analysis image thereof.
  • FIG. 6 shows changes in crystal parts of an In—Ga—Zn oxide due to electron irradiation.
  • 8A and 8B illustrate a method for forming a CAAC-OS.
  • FIG. 6 illustrates a crystal of InMZnO 4 .
  • 8A and 8B illustrate a method for forming a CAAC-OS.
  • FIG. 8A and 8B illustrate a method for forming a CAAC-OS.
  • 8A and 8B illustrate a method for forming an nc-OS.
  • FIG. 14 is a top view illustrating one embodiment of a display device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a display device.
  • FIG. 10 is a block diagram and a circuit diagram illustrating a display device.
  • 4A and 4B are a top view and cross-sectional views illustrating one embodiment of a transistor.
  • the figure explaining a display module. 10A and 10B each illustrate an electronic device.
  • 10A and 10B each illustrate an electronic device.
  • the circuit diagram of a pixel. The circuit diagram of a pixel.
  • the circuit diagram of a pixel The circuit diagram of a pixel.
  • the circuit diagram of a pixel. The circuit diagram of a pixel.
  • the circuit diagram of a pixel. The circuit diagram of a pixel.
  • the circuit diagram of a pixel. The circuit diagram of a pixel.
  • the circuit diagram of a pixel. The circuit diagram of a pixel.
  • the circuit diagram of a pixel. The circuit diagram of a pixel. 4A and 4B are a top view and cross-sectional views illustrating one embodiment of a transistor.
  • 4A and 4B are a top view and cross-sectional views illustrating one embodiment of a transistor.
  • a transistor is an element having at least three terminals including a gate, a drain, and a source.
  • a channel region is provided between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode), and a current flows through the drain, channel region, and source. It is something that can be done.
  • a channel region refers to a region through which a current mainly flows.
  • the functions of the source and drain may be switched when transistors with different polarities are used or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms source and drain can be used interchangeably.
  • source and drain of a transistor interchange with each other depending on the channel type of the transistor and the level of potential applied to each terminal.
  • a terminal to which a low potential is applied is called a source
  • a terminal to which a high potential is applied is called a drain
  • a terminal to which a high potential is applied is called a source.
  • the connection relationship between transistors may be described on the assumption that the source and the drain are fixed. However, the names of the source and the drain are actually switched according to the above-described potential relationship. .
  • “electrically connected” includes a case of being connected via “something having an electric action”.
  • the “thing having some electric action” is not particularly limited as long as it can exchange electric signals between connection targets.
  • “thing having some electric action” includes electrodes, wiring, switching elements such as transistors, resistance elements, inductors, capacitors, and other elements having various functions.
  • a silicon oxynitride film refers to a film having a higher oxygen content than nitrogen as the composition, and a silicon nitride oxide film has a nitrogen content as compared to oxygen as a composition. Refers to membranes with a lot of
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° to 10 °. Therefore, the case of ⁇ 5 ° to 5 ° is also included.
  • Very refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
  • the terms “film” and “layer” can be interchanged with each other depending on circumstances or circumstances.
  • the term “conductive layer” may be changed to the term “conductive film”.
  • the term “insulating film” may be changed to the term “insulating layer” in some cases.
  • the pixel includes a driving transistor, a switching transistor, a capacitor element, and a light emitting element.
  • the display device has a current supply line.
  • one of the source and the drain of the driving transistor is electrically connected to the light emitting element, and the other of the source and the drain of the driving transistor is electrically connected to the current supply line.
  • the driving transistor is a first transistor, and the switching transistor is a second transistor.
  • the first transistor and the second transistor each include a first gate electrode, a first insulating film, a semiconductor film, a source electrode, and a drain electrode.
  • the semiconductor film is electrically connected to the source electrode.
  • the semiconductor film is electrically connected to the drain electrode.
  • the first gate insulating film is provided between the semiconductor film and the first gate electrode.
  • the semiconductor film has a region overlapping with the first gate electrode, overlaps with the source electrode in part of the region, and overlaps with the drain electrode in another part of the region.
  • the semiconductor film has a region overlapping with the first gate electrode, does not overlap with the source bipolar electrode in the region, and does not overlap with the drain electrode in the region.
  • the display device When the display device includes a plurality of switching transistors, at least one of the switching transistors is a second transistor. In the case where the display device includes a plurality of switching transistors, it is preferable that all of the switching transistors are second transistors.
  • the display device includes a scan line and a data line.
  • One of the switching transistors is a selection transistor, the gate of the selection transistor is electrically connected to the scan line, and one of the source and the drain is It is preferable that the selection transistor is a second transistor electrically connected to the data line.
  • a structure in which a semiconductor film has a region overlapping with a first gate electrode, overlaps with a source electrode in part of the region, and overlaps with a drain electrode in another part of the region is Lov. Structure.
  • a transistor having the Lov structure is referred to as a Lov transistor. Therefore, the first transistor is a Lov transistor.
  • a structure in which the semiconductor film has a region overlapping with the first gate electrode, does not overlap with the source electrode in the region, and does not overlap with the drain electrode in the region is referred to as a Loff structure.
  • a transistor having a Loff structure is referred to as a Loff type transistor. Therefore, the second transistor is a Loff type transistor. Note that in this specification, a region that does not overlap with the first gate electrode, the source electrode, and the drain electrode in the semiconductor film is referred to as a Loff region.
  • the first transistor and the second transistor may have two gate electrodes.
  • the first transistor and the second transistor each include a first gate electrode, a first insulating film, a second gate electrode, a second insulating film, a semiconductor film, a source electrode, and a drain electrode.
  • the semiconductor film is electrically connected to the source electrode.
  • the semiconductor film is electrically connected to the drain electrode.
  • the first gate insulating film is provided between the semiconductor film and the first gate electrode.
  • the second gate insulating film is provided between the semiconductor film and the second gate electrode.
  • the semiconductor film is provided between the first gate electrode and the second gate electrode.
  • the semiconductor film in a structure having two gate electrodes, has a region overlapping with the first gate electrode, overlaps with the source electrode in part of the region, and is another part of the region.
  • a structure overlapping with the drain electrode in the portion is a Lov transistor.
  • the semiconductor film in the structure having two gate electrodes, has a region overlapping with the first gate electrode, does not overlap with the source electrode in the region, and does not overlap with the source electrode.
  • a structure that does not overlap with the transistor is a Loff type transistor.
  • the semiconductor film has a second region that overlaps with the second gate electrode, and overlaps with the source electrode in part of the second region, or part of the second region.
  • the structure may overlap with the drain electrode in FIG. Note that in the Loff transistor having two gate electrodes, the semiconductor film has a second region overlapping with the second gate electrode, does not overlap with the source electrode in the second region, and It is preferable that it does not overlap with the drain electrode in the region 2.
  • a gate electrode having a larger capacity per unit area in a capacitor formed of a gate electrode, a gate insulating film, and a semiconductor film is referred to as the first gate electrode. It is called a gate electrode.
  • a gate electrode facing the first gate electrode with the semiconductor film interposed therebetween is called a second gate electrode.
  • the semiconductor film functions as an electrode of a capacitor because the carrier concentration is increased by a voltage applied to the gate electrode. Therefore, the gate electrode, the gate insulating film, and the semiconductor film can be regarded as a capacitor element using the gate electrode and the semiconductor film as electrodes and the gate insulating film as an insulator.
  • the capacitance of the capacitor formed by the gate electrode, the gate insulating film, and the semiconductor film may be referred to as a gate oxide film capacitance or a gate capacitance.
  • the switching transistor or the selection transistor has a Loff structure with little parasitic capacitance, so that a load caused by driving is reduced.
  • a high-definition panel can be manufactured.
  • the panel can be driven at high speed.
  • the selection transistor when the display device is driven, after data is written to the capacitor element, when the selection transistor is turned off, the charge stored in the parasitic capacitance of the transistor flows to the capacitor element, and the data voltage stored in the capacitor element May decrease. In this case, it is necessary to increase the data voltage in advance in consideration of the decrease in voltage, but if the data voltage increases, the power consumption of the entire display device increases.
  • the selection transistor has a Loff structure with little parasitic capacitance, an increase in power consumption due to an increase in data voltage can be reduced.
  • the driving transistor supplies current to the light emitting element, if the threshold voltage of the driving transistor varies, the display quality is deteriorated. Therefore, a circuit and a driving method for correcting the variation in threshold value are required.
  • the correction accuracy of a circuit also referred to as a threshold correction circuit
  • the correction accuracy of a circuit for correcting a threshold provided in a pixel may be reduced due to a parasitic capacitance of a selection transistor or a switching transistor. At this time, by using a Loff type transistor with a small parasitic capacitance as the switching transistor or the selection transistor, it is possible to improve the accuracy of correcting the threshold variation.
  • the Loff region in the Loff transistor often has a high resistance when a process for reducing the resistance is not performed.
  • This high-resistance Loff region decreases the field-effect mobility or current driving capability of the Loff-type transistor.
  • the resistance since the range of the Loff region varies during the manufacturing process, the resistance also varies, and as a result, the degree to which the field-effect mobility or the current driving capability is decreased may vary.
  • the luminance of the light emitting element changes depending on the current supplied by the driving transistor. Therefore, the drive transistor is required to have high field effect mobility or current driving capability and good uniformity of field effect mobility or current driving capability. Therefore, in this configuration, a Lov transistor is used as the drive transistor.
  • the Lov transistor has a parasitic capacitance, it does not have a Loff region between the source and drain electrodes and the active region of the semiconductor film, so that there is no reduction in field effect mobility or current driving capability due to the Loff region. Therefore, the Lov transistor has high field effect mobility or current driving capability, and also has good field effect mobility or current driving capability.
  • a high-definition and high-speed display device can be manufactured.
  • a pixel can have various circuit configurations depending on its function.
  • the configuration of the five pixels of the present invention will be described below.
  • an example of a driving method for correcting the above-described threshold variation of the driving transistor will be described.
  • FIG. 1 shows an example of a circuit diagram of the pixel 10.
  • the pixel 10 includes a transistor 11, transistors 21 to 25, a capacitor element 12, and a light emitting element 14.
  • the transistor 11 is a driving transistor
  • the transistor 21 is a selection transistor
  • the transistors 22 to 25 are switching transistors.
  • the wirings 26 to 28 function as scan lines or gate lines.
  • the wiring SL has a function as a data line.
  • the wiring VL functions as a current supply line.
  • the wiring CL has a function as a cathode line.
  • the wiring ML has a function as a monitor line.
  • One of a source and a drain of the transistor 11 is electrically connected to the light-emitting element 14 with the transistor 24 interposed therebetween, and the other of the source and the drain is electrically connected to a wiring VL that functions as a current supply line.
  • the gate of the transistor 21 is electrically connected to the wiring 26 functioning as a scanning line, and one of the source and the drain is electrically connected to the wiring SL functioning as a data line.
  • the transistor 11 as a driving transistor is a Lov type transistor. Further, the transistor 21 which is a selection transistor and the transistors 22 to 25 which are switching transistors are all Loff type transistors. In FIG. 1, “Loff” is written for the Loff type transistor, and “Lov” is written for the Lov type transistor.
  • the potential of the pixel electrode of the light emitting element 14 is controlled according to the image signal Sig input to the pixel 10. Further, the luminance of the light emitting element 14 is determined by a potential difference between the pixel electrode and the common electrode.
  • the light-emitting element 14 when an organic electroluminescence element is used as the light-emitting element 14, one of the anode and the cathode functions as a pixel electrode, and the other functions as a common electrode.
  • FIG. 1 illustrates the configuration of the pixel 10 using the anode of the light emitting element 14 as a pixel electrode and the cathode of the light emitting element 14 as a common electrode. Note that the light-emitting element 14 has an equivalent function in other configuration examples.
  • the transistor 21 has a function of controlling a conduction state between the wiring SL and one of the pair of electrodes of the capacitor 12.
  • the other of the pair of electrodes of the capacitor 12 is connected to one of the source and the drain of the transistor 11.
  • the transistor 22 has a function of controlling a conduction state between the wiring 29 and the gate of the transistor 11.
  • the transistor 23 has a function of controlling a conduction state between one of the pair of electrodes of the capacitor 12 and the gate of the transistor 11.
  • the transistor 24 has a function of controlling a conduction state between one of the source and the drain of the transistor 11 and the anode of the light-emitting element 14.
  • the transistor 25 has a function of controlling electrical continuity between one of the source and the drain of the transistor 11 and the wiring ML.
  • the other of the source and the drain of the transistor 11 is connected to the wiring VL.
  • the transistor 21 is turned on or off according to the potential of the wiring 26 connected to the gate of the transistor 21.
  • Selection of ON or OFF in the transistor 22 is performed according to the potential of the wiring 26 connected to the gate of the transistor 22.
  • Selection of ON or OFF in the transistor 23 is performed according to the potential of the wiring 27 connected to the gate of the transistor 23.
  • Selection of ON or OFF in the transistor 24 is performed according to the potential of the wiring 27 connected to the gate of the transistor 24.
  • Selection of ON or OFF in the transistor 25 is performed according to the potential of the wiring 28 connected to the gate of the transistor 25.
  • FIG. 2 illustrates a timing chart of the potentials of the wiring 26, the wiring 27, and the wiring 28 connected to the pixel 10 illustrated in FIG. 1 and the potential of the image signal Sig supplied to the wiring SL.
  • the timing chart illustrated in FIG. 2 illustrates the case where all the transistors included in the pixel 10 illustrated in FIG. 1 are n-channel transistors. 3 to 5 schematically illustrate the operation of the pixel 10 in each period. However, in FIGS. 3 to 5, transistors other than the transistor 11 are illustrated as switches for easy understanding of the operation of the pixel 10.
  • a low-level potential is applied to the wiring 26
  • a high-level potential is applied to the wiring 27, and a high-level potential is applied to the wiring 28.
  • the transistor 23, the transistor 24, and the transistor 25 are turned on, and the transistor 21 and the transistor 22 are turned off.
  • the transistor 24 and the transistor 25 are turned on, the potential V0 of the wiring ML is supplied to one of a source and a drain of the transistor 11 and the other of the pair of electrodes of the capacitor 12 (illustrated as a node A).
  • the potential Vano is applied to the wiring VL, and the potential Vcat is applied to the wiring CL.
  • the potential Vano is preferably higher than the potential obtained by adding the threshold voltage Vthe of the light emitting element 14 to the potential V0.
  • the potential V0 is desirably lower than a potential obtained by adding the threshold voltage Vthe of the light emitting element 14 to the potential Vcat.
  • a high-level potential is applied to the wiring 26
  • a low-level potential is applied to the wiring 27, and a low-level potential is applied to the wiring 28. Accordingly, as illustrated in FIG. 3B, the transistor 21 and the transistor 22 are turned on, and the transistor 23, the transistor 24, and the transistor 25 are turned off.
  • the potential applied to the wiring 26 is preferably switched from the high level to the low level after the potential applied to the wiring 26 is switched from the low level to the high level.
  • the potential Vano is applied to the wiring VL, and the potential Vcat is applied to the wiring CL.
  • the wiring SL is supplied with the potential Vdata of the image signal Sig, and the wiring 29 is supplied with the potential V1.
  • the potential V1 is preferably higher than the potential obtained by adding the threshold voltage Vth of the transistor 11 to the potential V0 and lower than the potential obtained by adding the threshold voltage Vth of the transistor 11 to the potential Vano.
  • the light emitting element 14 does not emit light as long as the transistor 24 is off. Therefore, the range of values that can be set as the potential V0 can be widened, and the range of values that can be taken as V1-V0 can also be widened. Accordingly, since the degree of freedom in setting the value of V1-V0 is increased, even when the time required for acquiring the threshold voltage of the transistor 11 is shortened or when the acquisition period of the threshold voltage is limited, the transistor 11 can be accurately set. The threshold voltage can be acquired.
  • one of the pair of electrodes of the capacitor 12 (illustrated as a node C) is supplied with the potential Vdata of the image signal Sig supplied to the wiring SL through the transistor 21.
  • a low-level potential is applied to the wiring 26
  • a high-level potential is applied to the wiring 27, and a low-level potential is applied to the wiring 28. Accordingly, as illustrated in FIG. 4A, the transistor 23 and the transistor 24 are turned on, and the transistor 21, the transistor 22, and the transistor 25 are turned off.
  • the potential applied to the wiring 27 be switched from a low level to a high level after the potential applied to the wiring 26 is switched from a high level to a low level.
  • the potential Vano is applied to the wiring VL
  • the potential Vcat is applied to the wiring CL.
  • the potential Vdata is applied to the node B, so that the gate-source voltage of the transistor 11 becomes Vdata ⁇ V1 + Vth. Therefore, the gate-source voltage of the transistor 11 can be set to a value with the threshold voltage Vth taken into account.
  • variation in the threshold voltage Vth of the transistor 11 can be corrected. Therefore, variation in the current value supplied to the light emitting element 14 can be suppressed, and luminance unevenness of the display device can be reduced.
  • the transistors 21 to 25 have parasitic capacitance
  • the transistors 21 to 25 are changed from on to off or from off to on, the charge accumulated in the parasitic capacitance is discharged or the charge to the parasitic capacitance is discharged. Accumulation occurs.
  • the voltage applied to the capacitor 12 or the gate-source voltage of the transistor 11 may deviate from the value shown in the description of the driving method of this configuration example.
  • the transistor 21 since the transistor 21 is on in the period t12, electric charge is accumulated in the parasitic capacitance of the transistor 21. However, in the next period t13, since the transistor 21 is turned off, the charge stored in the parasitic capacitance is released. Similarly, when the transition from the period t12 to the period t13 occurs, the transistor 22 changes from on to off, so that charge is discharged from the parasitic capacitance of the transistor 22. On the other hand, the transistor 23 and the transistor 24 change from off to on when moving from the period t12 to the period t13, and thus charge accumulation in the parasitic capacitance occurs. Due to the discharge or accumulation of these charges, the voltage applied to the capacitor 12 or the gate-source voltage of the transistor 11 deviates from the value shown in the driving method of this configuration example.
  • the above deviation affects the correction of the threshold voltage variation of the transistor 11.
  • the transistors 21 to 25 included in the pixel 10 are Loff type transistors with little parasitic capacitance, so that the threshold voltage variation can be corrected with high accuracy.
  • the influence of variations in the threshold voltage of the transistor 24 on the current value supplied to the light-emitting element 14 can be reduced.
  • a high-level potential is applied to the gate of the transistor 24, the resistance between the source and the drain of the transistor 24 varies due to variations in the threshold voltage of the transistor 24.
  • the resistance between the source and drain of the transistor 24 is sufficiently higher than that of the light emitting element 14 or the like regardless of the threshold voltage Vth. Get smaller. Therefore, the influence of the variation in the threshold voltage of the transistor 24 on the current value of the light emitting element 14 is reduced.
  • the transistor 24 is turned on and off by making the high level potential applied to the wiring 27 sufficiently larger than the threshold voltage of the transistor 24 and making the low level potential applied to the wiring 27 sufficiently smaller than the threshold voltage of the transistor 24. Can be reliably switched.
  • a low-level potential is applied to the wiring 26
  • a low-level potential is applied to the wiring 27, and a high-level potential is applied to the wiring 28. Accordingly, as illustrated in FIG. 4B, the transistor 25 is turned on, and the transistor 21, the transistor 22, the transistor 23, and the transistor 24 are turned off.
  • the potential Vano is applied to the wiring VL, and the wiring ML is connected to the monitor circuit.
  • the drain current Id of the transistor 11 flows to the wiring ML not through the light emitting element 14 but through the transistor 25.
  • the monitor circuit generates a signal including the value of the drain current Id as information, using the drain current Id flowing through the wiring ML.
  • the drain current Id has a magnitude depending on the field effect mobility of the transistor 11 and the size (channel length, channel width) of the transistor 11.
  • the value of the potential Vdata of the image signal Sig supplied to the pixel 10 can be corrected using the signal. That is, the influence of variations in the field effect mobility of the transistor 11 can be reduced.
  • the transistor 24 changes from on to off, and the transistor 25 changes from off to on.
  • charge discharge from the parasitic capacitance of the transistor 24 and charge accumulation in the transistor 25 occur.
  • the potential of the node A changes, and the voltage applied to the capacitor 12 or the gate-source voltage of the transistor 11 may change.
  • the correction of the potential Vdata of the image signal Sig is shifted.
  • the transistors 24 and 25 are Loff type transistors with a small parasitic capacitance, and thus correction deviation can be reduced.
  • the operation in the period t14 may be performed after the operations in the periods t11 to t13 are repeated a plurality of times.
  • the image signal corresponding to the minimum gradation value 0 is written in the pixels 10 in the row in which the operation is performed, so that the light-emitting elements 14 are made to emit no light.
  • the operation in the period t14 may be performed in the pixels 10 in the next row.
  • the transistor 11 not only the characteristics of the transistor 11 but also the characteristics of the light emitting element 14 may be monitored.
  • An example of the operation in that case is shown in FIG.
  • the electric current of the light emitting element 14 can be taken out.
  • the transistor 25 can be monitored accurately by making it a Loff type transistor.
  • the transistor 11 is a driving transistor
  • the transistor 21 is a selection transistor
  • the transistors 22 to 25 are switching transistors.
  • the transistor 11 as a driving transistor is a Lov type transistor.
  • the transistor 21 and the switching transistor that are selection transistors are Loff type transistors.
  • the transistor 24 and the transistor 25 are Lov transistors.
  • “Loff” is written for the Loff type transistor
  • “Lov” is written for the Lov type transistor.
  • the transistor 24 may require high field effect mobility or current driving capability. Therefore, when the transistor 24 is a Lov transistor, a high-definition panel or a large panel can be manufactured.
  • the transistors 21 to 23 are Loff type transistors, it is possible to reduce the load capacitance of the wiring, improve the accuracy of threshold variation correction, and the like.
  • FIGS. 1 Another modification of the pixel 10 shown in FIG. 1 is shown in FIGS.
  • the transistor in the pixel 10 may have a dual gate structure having two gate electrodes.
  • the semiconductor film is provided between one of the gate electrodes of the transistor and the other of the gate electrodes of the transistor.
  • one electrode of the dual gate structure may be referred to as a first gate electrode or a second gate electrode.
  • the other electrode of the dual gate structure is the first gate electrode or the second gate electrode which is not one electrode of the dual gate structure.
  • FIG. 50 illustrates a pixel 10_3 in which the transistor in the pixel 10 has a dual-gate structure, and one of the gates of the transistor and the other of the gates of the transistor are electrically connected.
  • the transistor in the pixel 10 has a dual gate structure, one of the transistor gates is connected in the same manner as the gate of the transistor in the pixel 10, and the other gate of the transistor is connected to the source or drain of the transistor.
  • One or the other of the source and the drain of the transistor is electrically connected to the pixel 10_4.
  • the other of the gates of the transistors may be electrically connected to a terminal opposite to the source or the drain illustrated in FIG. In other words, a structure in which the terminal electrically connected to the other of the gates of the transistors in FIG. 51 is electrically connected to the drain if the source is the source may be used.
  • the transistor in the pixel 10 has a dual gate structure, one of the gates of the transistor is connected in the same manner as the gate of the transistor in the pixel 10, and the other gate of the transistor is electrically connected to the wiring.
  • a pixel 10_5 having the above structure is shown. 52, the other gate of the transistor 11 is electrically connected to the wiring 11L, the other gate of the transistor 21 is electrically connected to the wiring 21L, and the other gate of the transistor 22 is electrically connected to the wiring 22L.
  • the other gate of the transistor 23 is electrically connected to the wiring 23L, the other gate of the transistor 24 is electrically connected to the wiring 24L, and the other gate of the transistor 25 is electrically connected to the wiring 25L.
  • the wiring 11L and the wirings 21L to 25L may be electrically connected to any other wiring.
  • the wiring 11L and the wirings 21L to 25L may be partially or entirely electrically connected to each other.
  • the structure of the transistor in the pixel illustrated in FIGS. 1 and 50 to 52 may be replaced for each transistor.
  • the transistor in the pixel 10_2 illustrated in FIG. 6 can also have a dual gate structure.
  • the connection between the two gates can be the same as that of the transistor in FIGS.
  • FIG. 7 shows another example of a circuit diagram of the pixel 10A.
  • the pixel 10 ⁇ / b> A includes a transistor 11, transistors 31 to 34, a capacitor element 12, and a light emitting element 14.
  • the transistor 11 is a driving transistor
  • the transistor 31 is a selection transistor
  • the transistors 32 to 34 are switching transistors.
  • the wirings 36 to 38 function as scan lines or gate lines.
  • the wiring SL has a function as a data line.
  • the wiring VL functions as a current supply line.
  • the wiring CL has a function as a cathode line.
  • One of the source and the drain of the transistor 11 is electrically connected to the light-emitting element 14, and the other of the source and the drain of the transistor 11 is electrically connected to a wiring VL that functions as a current supply line.
  • the gate of the transistor 31 is electrically connected to the wiring 36 functioning as a scan line, and one of the source and the drain of the transistor 31 is electrically connected to the wiring SL functioning as a data line.
  • the transistor 11 as a driving transistor is a Lov type transistor.
  • the transistor 31 which is a selection transistor and the transistors 32 to 34 which are switching transistors are all Loff type transistors.
  • “Loff” is written for the Loff type transistor
  • “Lov” is written for the Lov type transistor.
  • the transistor 31 has a function of controlling a conduction state between the wiring SL and one of the pair of electrodes of the capacitor 12.
  • the other of the pair of electrodes of the capacitor 12 is connected to one of the source and the drain of the transistor 11.
  • the transistor 32 has a function of controlling a conduction state between the wiring 39 and the gate of the transistor 11.
  • the transistor 33 has a function of controlling a conduction state between one of the pair of electrodes of the capacitor 12 and the gate of the transistor 11.
  • the transistor 34 has a function of controlling a conduction state between one of the source and the drain of the transistor 11 and the anode of the light-emitting element 14.
  • the other of the source and the drain of the transistor 11 is connected to the wiring VL.
  • the selection of ON or OFF in the transistor 31 is determined by the potential of the wiring 36 connected to the gate of the transistor 31.
  • the on / off selection of the transistor 32 is determined by the potential of the wiring 36 connected to the gate of the transistor 32.
  • Selection of ON or OFF in the transistor 33 is determined by the potential of the wiring 37 connected to the gate of the transistor 33.
  • the on / off selection of the transistor 34 is determined by the potential of the wiring 38 connected to the gate of the transistor 34.
  • FIG. 8 illustrates the potential of the wirings 36 to 38 connected to the pixel 10 ⁇ / b> A illustrated in FIG. 7 and the potential Vdata supplied to the wiring SL with a timing chart. Note that the timing chart illustrated in FIG. 8 illustrates the case where the transistor 11 and the transistors 31 to 34 are n-channel transistors.
  • FIG. 9 schematically shows the operation of the pixel 10A in each period. However, in FIG. 9, transistors other than the transistor 11 are illustrated as switches for easy understanding of the operation of the pixel 10 ⁇ / b> A.
  • a low-level potential is applied to the wiring 36
  • a low-level potential is applied to the wiring 37
  • a high-level potential is applied to the wiring 38. Accordingly, as illustrated in FIG. 9A, the transistor 34 is turned on, and the transistor 11 and the transistors 31 to 33 are turned off.
  • the potential Vano is applied to the wiring VL, and the potential Vcat is applied to the wiring CL.
  • the potential Vano is higher than the potential obtained by adding the threshold voltage Vthe of the light emitting element 14 to the potential Vcat. In the description of this configuration example, it is assumed that the threshold voltage Vthe of the light emitting element 14 is zero.
  • one of the source and the drain of the transistor 11 (illustrated as the node A) becomes a potential obtained by adding the threshold voltage VLhe of the light-emitting element 14 to the potential Vcat.
  • the threshold voltage Vthe since it is assumed that the threshold voltage Vthe is 0, the potential of the node A is the potential Vcat.
  • a high level potential is applied to the wiring 36, a low level potential is applied to the wiring 37, and a low level potential is applied to the wiring 38. Accordingly, the transistor 31 and the transistor 32 are turned on, and the transistor 33 and the transistor 34 are turned off.
  • the potential applied to the wiring 36 is preferably switched from a low level to a high level before the potential applied to the wiring 38 is switched from a high level to a low level.
  • the potential variation at the node A can be reduced by switching the potential applied to the wiring 36.
  • the potential Vano is applied to the wiring VL, and the potential Vcat is applied to the wiring CL.
  • the wiring 39 is supplied with the potential V2, and the wiring SL is supplied with the potential Vdata of the image signal Sig.
  • the potential V2 is preferably higher than the potential obtained by adding the threshold voltage Vth of the transistor 11 and the threshold voltage Vthe of the light-emitting element 14 to the potential Vcat and lower than the potential obtained by adding the threshold voltage Vth of the transistor 11 to the potential Vano.
  • the potential V2 is applied to the gate (illustrated as the node B) of the transistor 11, so that the transistor 11 is turned on. Therefore, the charge of the capacitor 12 is released through the transistor 11, and the potential of the node A, which is the potential Vcat, starts to increase. Finally, when the potential of the node AM becomes the potential V2-Vth, that is, when the gate-source voltage of the transistor 11 decreases to the threshold voltage Vth, the transistor 11 is turned off.
  • a potential Vdata is applied to one electrode (illustrated as a node C) of the capacitor 12.
  • a low level potential is applied to the wiring 36, a high level potential is applied to the wiring 37, and a high level potential is applied to the wiring 38. Accordingly, the transistor 33 and the transistor 34 are turned on, and the transistor 31 and the transistor 32 are turned off.
  • the potential applied to the wiring 37 and the wiring 38 be switched from the low level to the high level after the potential applied to the wiring 36 is switched from the high level to the low level.
  • the potential Vano is applied to the wiring VL
  • the potential Vcat is applied to the wiring CL.
  • FIG. 9C illustrates the operation of the pixel 10A in the period t23.
  • the gate-source voltage of the transistor 11 is Vdata ⁇ V2 + Vth. Therefore, the gate-source voltage of the transistor 11 can be set to a value with the threshold voltage Vth taken into account.
  • the transistors 31 to 34 have parasitic capacitance
  • the charge accumulated in the parasitic capacitance is discharged or the charge to the parasitic capacitance is reduced. Since accumulation occurs, charge may flow to one or the other electrode of the capacitor 12 or the gate of the transistor 11. As a result, the voltage applied to the capacitor 12 or the gate-source voltage of the transistor 11 deviates from the value shown in the driving method of this configuration example.
  • the transistor 31 since the transistor 31 is on in the period t22, electric charge is accumulated in the parasitic capacitance of the transistor 31. Next, in the period t23, the transistor 31 is turned off, so that the charge stored in the parasitic capacitance is released. Similarly, when moving from the period t22 to the period t23, the transistor 32 changes from on to off, and thus charge is discharged from the parasitic capacitance of the transistor 32. On the other hand, since the transistor 33 and the transistor 34 change from off to on, charge is accumulated in the parasitic capacitance.
  • the transistors 31 to 34 included in the pixel 10A are Loff type transistors with little parasitic capacitance, so that the threshold voltage variation can be corrected with high accuracy.
  • the transistor 11 is a driving transistor
  • the transistor 31 is a selection transistor
  • the transistors 32 to 34 are switching transistors.
  • the transistor 11 as a driving transistor is a Lov type transistor.
  • the transistor 31 and the switching transistor which are selection transistors are Loff type transistors.
  • the transistor 34 is a Lov transistor. In FIG. 10, “Loff” is written for the Loff type transistor, and “Lov” is written for the Lov type transistor.
  • the transistor 34 may be required to have high field effect mobility or current driving capability. Therefore, when the transistor 34 is a Lov transistor, a high-definition panel or a large panel can be manufactured.
  • the transistors 31 to 33 are Loff type transistors, the load capacitance of the wiring is reduced, the accuracy of threshold variation correction is improved, and the like.
  • FIGS. 7 Another modification of the pixel 10A shown in FIG. 7 is shown in FIGS.
  • the transistor in the pixel 10A may have a dual gate structure having two gate electrodes.
  • the semiconductor film is provided between one of the gate electrodes of the transistor and the other of the gate electrodes of the transistor.
  • FIG. 53 shows a pixel 10A_3 in which the transistor in the pixel 10A has a dual gate structure, and one of the gates of the transistor is electrically connected to the other of the gates of the transistor.
  • the transistor in the pixel 10A has a dual gate structure, one of the transistor gates is connected in the same manner as the gate of the transistor in the pixel 10A, and the other gate of the transistor is connected to the source or drain of the transistor.
  • One pixel or the pixel 10A_4 electrically connected to the other of the source and the drain of the transistor is illustrated.
  • the other of the gates of the transistors may be electrically connected to a terminal opposite to the source or the drain illustrated in FIG. In other words, a structure in which the terminal electrically connected to the other of the gates of the transistors in FIG. 54 is electrically connected to the drain if the source is the source may be used.
  • the transistor in the pixel 10A has a dual gate structure, one of the gates of the transistor is connected in the same manner as the gate of the transistor in the pixel 10A, and the other gate of the transistor is electrically connected to the wiring.
  • a pixel 10A_5 having the above-described configuration is shown. 55, the other gate of the transistor 11 is electrically connected to the wiring 11L, the other gate of the transistor 31 is electrically connected to the wiring 31L, and the other gate of the transistor 32 is electrically connected to the wiring 32L.
  • the other gate of the transistor 33 is electrically connected to the wiring 33L, and the other gate of the transistor 34 is electrically connected to the wiring 34L.
  • the wiring 11L and the wirings 31L to 34L may be electrically connected to any other wiring.
  • the wiring 11L and the wirings 31L to 34L may be partially or entirely electrically connected to each other.
  • the structure of the transistor in the pixel illustrated in FIGS. 7 and 53 to 55 may be replaced for each transistor.
  • the transistor in the pixel 10A_2 illustrated in FIG. 10 can have a dual gate structure.
  • the connection between the two gates can be the same as, for example, the transistors in FIGS.
  • FIG. 11 shows an example of a circuit diagram of the pixel 10B.
  • the pixel 10 ⁇ / b> B includes a transistor 11, transistors 41 to 45, a capacitor element 12, a capacitor element 13, and a light emitting element 14.
  • the transistor 11 is a driving transistor
  • the transistor 41 is a selection transistor
  • the transistors 42 to 45 are switching transistors.
  • the wirings 46 to 49 function as scan lines or gate lines.
  • the wiring SL has a function as a data line.
  • the wiring VL functions as a current supply line.
  • the wiring CL has a function as a cathode line.
  • the wiring ML has a function as a monitor line.
  • One of a source and a drain of the transistor 11 is electrically connected to the light-emitting element 14, and the other of the source and the drain is electrically connected to a wiring VL that functions as a current supply line.
  • the gate of the transistor 41 is electrically connected to the wiring 48 functioning as a scan line, and one of the source and the drain is electrically connected to the wiring SL functioning as a data line.
  • the transistor 11 as a driving transistor is a Lov type transistor. Further, the transistor 41 which is a selection transistor and the transistors 42 to 45 which are switching transistors are all Loff type transistors. In FIG. 11, “Loff” is written for the Loff type transistor, and “Lov” is written for the Lov type transistor.
  • the transistor 41 has a function of controlling a conduction state between the wiring SL and one of the pair of electrodes of the capacitor 12.
  • the other of the pair of electrodes of the capacitor 12 is connected to the gate of the transistor 11.
  • the transistor 42 has a function of controlling a conduction state between the wiring 50 and the gate of the transistor 11.
  • the transistor 43 has a function of controlling a conduction state between one of the pair of electrodes of the capacitor 12 and one of the source and the drain of the transistor 11.
  • the transistor 44 has a function of controlling a conduction state between one of the source and the drain of the transistor 11 and the anode of the light-emitting element 14.
  • the transistor 45 has a function of controlling electrical continuity between one of the source and the drain of the transistor 11 and the wiring ML.
  • the other of the source and the drain of the transistor 11 is connected to the wiring VL.
  • One of the pair of electrodes included in the capacitor 13 is connected to one of the pair of electrodes of the capacitor 12, and the other is connected to one of the source and the drain of the transistor 11.
  • the transistor 41 is turned on or off according to the potential of the wiring 48 connected to the gate of the transistor 41.
  • the transistor 42 is turned on or off according to the potential of the wiring 47 connected to the gate of the transistor 42.
  • Selection of ON or OFF in the transistor 43 is performed according to the potential of the wiring 47 connected to the gate of the transistor 43.
  • Selection of ON or OFF in the transistor 44 is performed in accordance with the potential of the wiring 49 connected to the gate of the transistor 44.
  • the transistor 45 is turned on or off according to the potential of the wiring 46 connected to the gate of the transistor 45.
  • FIG. 12 illustrates a timing chart of the potentials of the wirings 46 to 49 connected to the pixel 10B illustrated in FIG. 11 and the potential of the image signal Sig supplied to the wiring SL.
  • the timing chart illustrated in FIG. 12 illustrates the case where all the transistors included in the pixel 10B illustrated in FIG. 11 are n-channel transistors. 13 to 15 schematically show the operation of the pixel 10B in each period. However, in FIGS. 13 to 15, transistors other than the transistor 11 are illustrated as switches for easy understanding of the operation of the pixel 10 ⁇ / b> B.
  • a high-level potential is applied to the wiring 46, a high-level potential is applied to the wiring 47, a low-level potential is applied to the wiring 48, and a low-level potential is applied to the wiring 49.
  • the transistor 42, the transistor 43, and the transistor 45 are turned on, and the transistor 41 and the transistor 44 are turned off.
  • the potential Vi2 of the wiring 50 is supplied to the gate (illustrated as the node B) of the transistor 11, and the potential Vi1 of the wiring ML is applied to one of the source and the drain of the transistor 11 (illustrated as the node A). Is given.
  • the potential Vano is applied to the wiring VL
  • the potential Vcat is applied to the wiring CL.
  • the potential Vi1 is preferably lower than a potential obtained by adding the threshold voltage Vthe of the light-emitting element 14 to the potential Vcat.
  • the potential Vi2 is preferably higher than the potential obtained by adding the threshold voltage Vth of the transistor 11 to the potential Vi1. Therefore, the gate-source voltage of the transistor 11 is Vi2-Vi1, and the transistor 11 is turned on.
  • the potential Vi2 is preferably lower than the potential obtained by adding the threshold voltage Vth of the transistor 11 to the potential Vano of the wiring VL.
  • a low level potential is applied to the wiring 46, a high level potential is applied to the wiring 47, a low level potential is applied to the wiring 48, and a low level potential is applied to the wiring 49. Accordingly, as illustrated in FIG. 13B, the transistor 42 and the transistor 43 are turned on, and the transistor 41, the transistor 44, and the transistor 45 are turned off. Through the above operation, the potential Vi ⁇ b> 2 is held at the gate of the transistor 11. Further, the potential Vano is applied to the wiring VL, and the potential Vcat is applied to the wiring CL.
  • the charge of the capacitor 12 is released through the transistor 11 which is on, and the potential of the node A, which is the potential Vi1, starts to increase. Finally, when the potential of the node A converges to Vi2-Vth and the gate-source voltage of the transistor 11 converges to the threshold voltage Vth, the transistor 11 is turned off.
  • the light-emitting element 14 does not emit light as long as the transistor 44 is off. Therefore, the range of values that can be set as the potential Vi1 can be increased, and the range of values that can be taken as Vi2-Vi1 can also be increased. Accordingly, the degree of freedom in setting the value of Vi2-Vi1 is increased, so that even when the time required for acquiring the threshold voltage of the transistor 11 is shortened or when the acquisition period of the threshold voltage is limited, the transistor 11 can be accurately set. The threshold voltage can be acquired.
  • a high level potential is applied to the wiring 46, a low level potential is applied to the wiring 47, a high level potential is applied to the wiring 48, and a low level potential is applied to the wiring 49.
  • the transistor 41 and the transistor 45 are turned on, and the transistor 42, the transistor 43, and the transistor 44 are turned off.
  • a potential Vdata of the image signal Sig is applied to the wiring SL, and the potential Vdata is applied to one of a pair of electrodes of the capacitor 12 (illustrated as a node C) through the transistor 41.
  • the transistor 42 Since the transistor 42 is off, the node B is in a floating state. Further, since the threshold voltage Vth is held in the capacitor 12, when the potential Vdata is applied to one of the pair of electrodes (node C) of the capacitor 12, the capacitance 12 The potential of the node B connected to the other of the pair of electrodes is Vdata + Vth. Further, the potential Vi1 of the wiring ML is supplied to the node A through the transistor 45. Therefore, the voltage Vdata ⁇ Vi1 is applied to the capacitor 13, and the gate-source voltage of the transistor 11 is Vth + Vdata ⁇ Vi1.
  • the potential applied to the wiring 47 is preferably switched from the low level to the high level after the potential applied to the wiring 47 is switched from the high level to the low level.
  • a low level potential is applied to the wiring 46
  • a low level potential is applied to the wiring 47
  • a low level potential is applied to the wiring 48
  • a high level potential is applied to the wiring 49. Accordingly, as illustrated in FIG. 14B, the transistor 44 is turned on, and the transistor 41, the transistor 42, the transistor 43, and the transistor 45 are turned off.
  • the potential Vano is applied to the wiring VL
  • the potential Vcat is applied to the wiring CL.
  • the threshold voltage Vth is held in the capacitor 12
  • the voltage Vdata ⁇ Vi1 is held in the capacitor 13
  • the gate-source voltage of the transistor 11 becomes Vdata + Vth ⁇ Vi1.
  • the anode of the light emitting element 14 becomes the potential Vel
  • the potential of the node B becomes the potential Vdata + Vth + Vel ⁇ Vi1.
  • the potential Vel is a potential that is set when a current is passed through the light emitting element 14 through the transistor 11. Specifically, it is set to a potential between the potential Vano and the potential Vcat.
  • the gate-source voltage of the transistor 11 can be set to a value with the threshold voltage Vth taken into account.
  • variation in the threshold voltage Vth of the transistor 11 can be suppressed. Therefore, variation in the current value supplied to the light-emitting element 14 can be suppressed, and uneven luminance in the display device can be reduced.
  • the transistors 41 to 45 have parasitic capacitance
  • the charge accumulated in the parasitic capacitance is discharged or the charge to the parasitic capacitance is discharged. Accumulation occurs.
  • the voltage applied to the capacitive element 12 or the capacitive element 13 or the gate-source voltage of the transistor 11 may deviate from the value shown in the driving method of this configuration example.
  • the transistor 41 is off, so that no charge is accumulated in the parasitic capacitance of the transistor 41.
  • the transistor 41 is turned on, so that charge is stored in the parasitic capacitance.
  • the transistor 45 changes from off to on, and charge accumulation in the parasitic capacitance of the transistor 45 occurs.
  • the transistor 43 and the transistor 44 change from on to off.
  • the transistor 41 and the transistor 45 change from on to off. Further, the transistor 44 changes from off to on.
  • the transistors 41 to 45 included in the pixel 10B are Loff type transistors with little parasitic capacitance, so that the threshold voltage variation can be corrected with high accuracy.
  • the influence of variations in threshold voltage of the transistor 44 on the current value supplied to the light-emitting element 14 can be reduced.
  • a high-level potential is applied to the gate of the transistor 44
  • the resistance between the source and the drain of the transistor 44 varies due to variations in the threshold voltage of the transistor 44.
  • the transistor 44 is turned on and off by setting the high level potential applied to the wiring 49 sufficiently higher than the threshold voltage of the transistor 44 and setting the low level potential applied to the wiring 49 sufficiently lower than the threshold voltage of the transistor 44. Can be reliably switched.
  • a high level potential is applied to the wiring 46, a low level potential is applied to the wiring 47, a low level potential is applied to the wiring 48, and a low level potential is applied to the wiring 49. Accordingly, as shown in FIG. 15, the transistor 45 is turned on, and the transistor 41, the transistor 42, the transistor 43, and the transistor 44 are turned off.
  • the potential Vano is applied to the wiring VL, and the wiring ML is connected to the monitor circuit.
  • the drain current Id of the transistor 11 flows to the wiring ML not through the light emitting element 14 but through the transistor 45.
  • the monitor circuit generates a signal including the value of the drain current Id as information, using the drain current Id flowing through the wiring ML.
  • the value of the potential Vdata of the image signal Sig supplied to the pixel 10B can be corrected using the signal.
  • the transistor 44 changes from on to off, and the transistor 45 changes from off to on.
  • charge discharge from the parasitic capacitance of the transistor 44 and charge accumulation in the transistor 45 occur.
  • the potential of the node A changes, and the voltage applied to the capacitor 12 or the capacitor 13 or the gate-source voltage of the transistor 11 may change.
  • the correction of the potential Vdata of the image signal Sig is shifted.
  • the transistors 44 and 45 are Loff type transistors with a small parasitic capacitance, so that the correction deviation can be reduced.
  • the operation in the period t35 may be performed after the operations in the periods t31 to t34 are repeated a plurality of times.
  • an image signal corresponding to the minimum gradation value 0 is written in the pixel 10B in the row in which the operation is performed, so that the light-emitting elements 14 are not emitting light.
  • the operation in the period t34 may be performed in the pixel 10B of the next row.
  • the transistor 11 is a driving transistor
  • the transistor 41 is a selection transistor
  • the transistors 42 to 45 are switching transistors.
  • the transistor 11 as a driving transistor is a Lov type transistor.
  • the transistor 41 and the switching transistor which are selection transistors the transistor 42 and the transistor 43 are Loff type transistors.
  • the transistor 44 and the transistor 45 are Lov transistors. In FIG. 16, “Loff” is written for the Loff type transistor, and “Lov” is written for the Lov type transistor.
  • the transistor 44 may be required to have high field effect mobility or current driving capability. Therefore, when the transistor 44 is a Lov transistor, a high-definition panel or a large panel can be manufactured. On the other hand, when the transistors 41 to 43 are Loff transistors, the load capacitance of the wiring is reduced and the accuracy of the threshold variation correcting circuit is improved.
  • FIGS. 10B Another modification of the pixel 10B shown in FIG. 11 is shown in FIGS.
  • the transistor in the pixel 10B may have a dual gate structure having two gate electrodes.
  • the semiconductor film is provided between one of the gate electrodes of the transistor and the other of the gate electrodes of the transistor.
  • FIG. 56 shows a pixel 10B_3 in which the transistor in the pixel 10B has a dual gate structure, and one of the gates of the transistor and the other of the gates of the transistor are electrically connected.
  • the transistor in the pixel 10B has a dual gate structure, one of the transistor gates is connected in the same manner as the gate of the transistor in the pixel 10B, and the other gate of the transistor is connected to the source or drain of the transistor.
  • One pixel or the pixel 10B_4 electrically connected to the other of the source and the drain of the transistor is illustrated.
  • the other of the gates of the transistors may be electrically connected to a terminal opposite to the source or the drain illustrated in FIG. In other words, a structure in which the terminal electrically connected to the other of the gates of the transistors in FIG. 57 is electrically connected to the drain if the source is the source may be used.
  • the transistor in the pixel 10B has a dual gate structure, one of the gates of the transistor is connected in the same manner as the gate of the transistor in the pixel 10B, and the other gate of the transistor is electrically connected to the wiring.
  • a pixel 10B_5 having the above-described configuration is shown.
  • the other gate of the transistor 11 is electrically connected to the wiring 11L
  • the other gate of the transistor 41 is electrically connected to the wiring 41L
  • the other gate of the transistor 42 is electrically connected to the wiring 42L.
  • the other gate of the transistor 43 is electrically connected to the wiring 43L
  • the other gate of the transistor 44 is electrically connected to the wiring 44L
  • the other gate of the transistor 45 is electrically connected to the wiring 45L.
  • the wiring 11L and the wirings 41L to 45L may be electrically connected to any other wiring.
  • the wiring 11L and the wirings 41L to 45L may be partially or entirely electrically connected to each other.
  • the structure of the transistor in the pixel illustrated in FIGS. 11 and 56 to 58 may be replaced for each transistor.
  • the transistor in the pixel 10B_2 illustrated in FIG. 16 can have a dual-gate structure.
  • the connection between the two gates can be the same as, for example, the transistors in FIGS.
  • FIG. 17 shows an example of a circuit diagram of the pixel 10C.
  • a pixel 10 ⁇ / b> C illustrated in FIG. 17 includes a transistor 61, a transistor 62, a transistor 11, a capacitor 12, and a light-emitting element 14.
  • the transistor 11 is a drive transistor
  • the transistor 61 is a selection transistor
  • the transistor 62 is a switching transistor.
  • the wiring 66 and the wiring 67 have a function as a scanning line or a gate line.
  • the wiring SL has a function as a data line.
  • the wiring VL functions as a current supply line.
  • the wiring CL has a function as a cathode line.
  • the wiring ML has a function as a monitor line.
  • One of a source and a drain of the transistor 11 is electrically connected to the light-emitting element 14, and the other of the source and the drain is electrically connected to a wiring VL that functions as a current supply line.
  • the gate of the transistor 61 is electrically connected to the wiring 66 functioning as a scan line, and one of the source and the drain is electrically connected to the wiring SL functioning as a data line.
  • the transistor 11 as a driving transistor is a Lov type transistor.
  • the transistor 61 as a selection transistor and the transistor 62 as a switching transistor are Loff type transistors.
  • “Loff” is written for the Loff type transistor
  • “Lov” is written for the Lov type transistor.
  • the transistor 61 has a function of controlling electrical continuity between the wiring SL and the gate of the transistor 11.
  • one of a source and a drain is electrically connected to the anode of the light-emitting element 14, and the other of the source and the drain is electrically connected to the wiring VL.
  • the transistor 62 has a function of controlling a conduction state between the wiring ML and one of the source and the drain of the transistor 11.
  • One of the pair of electrodes of the capacitor 12 is electrically connected to the gate of the transistor 11, and the other is electrically connected to the anode of the light-emitting element 14.
  • the transistor 61 is turned on or off in accordance with the potential of the wiring 66 electrically connected to the gate of the transistor 61.
  • the transistor 62 is switched in accordance with the potential of the wiring 67 electrically connected to the gate of the transistor 62.
  • the transistors 61 and 62 are Loff type transistors, parasitic capacitance is reduced, so that the capacitive load on the wiring is reduced. Therefore, for example, a high-definition panel can be manufactured and the panel can be driven at high speed.
  • the drain current of the transistor 11 can be supplied to the monitor circuit through the wiring ML.
  • the monitor circuit generates a signal including the value of the drain current as information, using the drain current flowing through the wiring ML. Further, the value of the potential Vdata of the image signal Sig supplied to the pixel 10C can be corrected using the signal.
  • the parasitic capacitance of the transistor is reduced, so that the correction accuracy is improved.
  • the variation in the threshold voltage and the field effect mobility of the transistor 11 can be corrected.
  • the transistor 62 when the transistor 62 is turned off, the structure is the same as that of the pixel shown in the pixel structure example 5, and thus the same driving method can be used.
  • the transistor 62 may be turned on.
  • the potential of the terminal of the transistor 11 connected to the light-emitting element 14 when the potential of the terminal is initialized, the potential of the terminal can be initialized by turning on the transistor 62 and applying the potential of the wiring ML. In this case, it is not necessary to change the potential of the wiring VL at the time of initialization.
  • the driving method described in the pixel configuration example 5 or a driving method using the driving method is used, by using a Loff type transistor as the transistor 61, the parasitic capacitance of the transistor is reduced, so that the correction accuracy is improved. To do.
  • FIGS. 17 Another modification of the pixel 10C shown in FIG. 17 is shown in FIGS.
  • the transistor in the pixel 10C may have a dual gate structure having two gate electrodes.
  • the semiconductor film is provided between one of the gate electrodes of the transistor and the other of the gate electrodes of the transistor.
  • FIG. 59A illustrates a pixel 10C_3 in which the transistor in the pixel 10C has a dual-gate structure, and one of the gates of the transistor and the other of the gates of the transistor are electrically connected.
  • the transistor in the pixel 10C has a dual gate structure, one of the gates of the transistors is connected in the same manner as the gate of the transistor in the pixel 10C, and the other gate of the transistor is connected to the source of the transistor.
  • the pixel 10C_4 is electrically connected to one of the drains or the other of the source and the drain of the transistor.
  • the other of the gates of the transistors may be electrically connected to a terminal opposite to the source or the drain illustrated in FIG.
  • a structure in which the terminal electrically connected to the other of the gates of the transistors in FIG. 59B is electrically connected to the drain if it is a source and to the source if it is a drain may be employed.
  • the transistor in the pixel 10C has a dual gate structure, one of the gates of the transistor is connected in the same manner as the gate of the transistor in the pixel 10C, and the other gate of the transistor is electrically connected to the wiring.
  • a pixel 10C_5 having the above-described configuration is shown. 60, the other gate of the transistor 11 is electrically connected to the wiring 11L, the other gate of the transistor 61 is electrically connected to the wiring 61L, and the other gate of the transistor 62 is electrically connected to the wiring 62L. is doing.
  • the wiring 11L, the wiring 61L, and the wiring 62L may be electrically connected to any other wiring. Further, the wiring 11L, the wiring 61L, and the wiring 62L may be partially or entirely electrically connected to each other.
  • the structure of the transistor in the pixel illustrated in FIGS. 17 and 59 to 60 may be replaced for each transistor.
  • FIG. 18 illustrates a configuration example of the pixel 10D of the display device which is one embodiment of the present invention.
  • the pixel 10 ⁇ / b> D includes a transistor 11, a transistor 71, a capacitor 12, and a light emitting element 14.
  • the transistor 11 is a drive transistor
  • the transistor 71 is a selection transistor
  • One of a source and a drain of the transistor 11 is electrically connected to the light-emitting element 14, and the other of the source and the drain is electrically connected to a wiring VL that functions as a current supply line.
  • the gate of the transistor 71 is electrically connected to the wiring 76 functioning as a scan line, and one of the source and the drain is electrically connected to the wiring SL functioning as a data line.
  • the transistor 11 as a driving transistor is a Lov type transistor.
  • the transistor 71 which is a selection transistor is a Loff type transistor. Note that in FIG. 18A, “Loff” is written for a Loff transistor and “Lov” is written for a Lov transistor.
  • a node between the transistor 11 and the 11 light-emitting element 14 is illustrated as a node A.
  • the gate of the transistor 11 is illustrated as a node B.
  • a gate of the transistor 71 is connected to the wiring 76.
  • One of a source and a drain of the transistor 71 is connected to the wiring SL.
  • the other of the source and the drain of the transistor 71 is connected to the node B.
  • the wiring 76 is a wiring having a function of giving (or transmitting) a signal for controlling on or off of the transistor 71 functioning as a switch.
  • the wiring 76 is on at an H level and off at an L level.
  • the wiring SL is a wiring having a function of giving (or transmitting) an initialization potential in the initialization period and the threshold voltage acquisition period.
  • the wiring SL is a wiring having a function of supplying (or transmitting) a video signal (or video signal voltage, data voltage, or the like) to the pixel 10D in the video signal writing period and the field effect mobility correction period. is there.
  • the video signal is a voltage for causing the light emitting element 14 to emit light with a desired gradation value.
  • the video signal may be represented by VIN .
  • the initialization potential applied to the wiring SL is a potential having a function for initializing the potential of one electrode of the capacitor 12.
  • the potential when the potential of the wiring SL is at the L level can be set as the initialization potential.
  • the gate of the transistor 11 is connected to the node B.
  • One of the source and the drain of the transistor 11 is connected to the node A.
  • the other of the source and the drain of the transistor 11 is connected to the wiring VL.
  • the transistor 71 and the transistor 11 are described as being n-channel type. In the following description, as an example, it represents the threshold voltage of the transistor 11 as a V TH.
  • the wiring VL is, for example, a wiring having a function of providing an initialization potential for initializing the potential of the other electrode of the capacitor 12 in the initialization period.
  • the wiring VL has a function of supplying a potential for allowing a current to flow according to the gate-source voltage (V GS ) of the transistor 11 in the threshold voltage acquisition period, the video signal writing period, the field effect mobility correction period, and the light emission period. Wiring.
  • the initialization potential applied to the wiring VL is a potential for initializing the potential of the other electrode of the capacitor 12.
  • the potential when the potential of the wiring VL is at the L level can be set as the initialization potential.
  • the potential for supplying current to the wiring VL in accordance with V GS of the transistor 11 is such that the voltage held at the electrodes at both ends of the capacitor 12 is the threshold voltage of the transistor 11. This is a potential for correcting the mobility and for causing the light emitting element 14 to emit light.
  • the potential when the potential of the wiring VL is at the H level can be set to a potential for allowing a current to flow according to V GS of the transistor 11.
  • the wiring 76 has a function as a scanning line. It can also be said that the wiring SL has a function as a data line. It can also be said that the wiring VL functions as a current supply line. In addition, the wiring CL has a function as a cathode line.
  • One electrode of the capacitor 12 is connected to the node B.
  • the other electrode of the capacitor 12 is connected to the node A.
  • One electrode of the light emitting element 14 is connected to the node A.
  • the other electrode of the light emitting element 14 is connected to the wiring CL.
  • FIG. 18B shows a timing chart for explaining the operation of the pixel 10D.
  • the timing chart in FIG. 18B is divided into a light emission period t51, an initialization period t52, a threshold voltage acquisition period t53, a video signal writing period, and a field effect mobility correction period t54.
  • the timing chart in FIG. 18B illustrates an example of changes in potentials of the wiring VL, the wiring SL, the node A, the node B, and the wiring 76.
  • the threshold voltage V TH of the transistor 11 the video signal voltage V IN , and the field effect mobility correction voltage ⁇ V of the transistor 11 are illustrated.
  • the wiring 76 is set to an H level, and the potential of the wiring SL is set as an initialization potential.
  • the potential of the wiring SL is transmitted to the node B, and the potential of the node B is decreased. Further, the potential at the node A also decreases.
  • the initialization period t52 an operation for initializing the voltage held in the node A is performed.
  • the potential of the wiring VL is set as an initialization potential.
  • a current flows through the transistor 11 and the potential of the node A further decreases.
  • the potentials at both ends of the capacitive element 12 are initialized.
  • the initialization period t52 is completed.
  • the potential of the wiring VL is set to a potential for allowing current to flow in accordance with V GS of the transistor 11. As the potential of the wiring VL increases, a current flows through the transistor 11 and the potential of the node A increases. That is, the charge accumulated in the capacitive element 12 is discharged.
  • the wiring 76 is at an H level, that is, the transistor 71 is on, the potential of the node B does not change.
  • the potential of the node A increases, the current flowing through the transistor 11 decreases as V GS of the transistor 11 becomes V TH, and the current stops. That is, the potential of the node A is a potential that is lower than the potential of the node B by V TH . That is, V TH of the transistor 11 can be acquired.
  • the wiring 76 is at an H level, that is, the transistor 71 is turned on, and the wiring SL is set to VIN .
  • the potential at node B changes to VIN .
  • the voltage across the capacitor 12 acts so that V IN is added to V TH .
  • the potential of the node A rises by ⁇ V because a current flows through the transistor 11 and charges are accumulated in the parasitic capacitance of the light emitting element 14. That is, the voltage across the capacitor 12 is V IN + V TH ⁇ V.
  • the change ⁇ V in the potential of the node A increases as the current flowing through the transistor 11 increases.
  • the magnitude of the current flowing through the transistor 11 is proportional to the field effect mobility of the transistor 11. Therefore, by changing the potential of the node A, it is possible to suppress the influence of variations in the field effect mobility of the transistor 102 of each pixel.
  • the field effect mobility may not be corrected in the video signal writing period and the field effect mobility correction period t54. In this case, it is not necessary to increase the potential of the node A through the transistor 11. Therefore, since the period during which the potential of the node A is raised can be omitted, unintentional light emission of the light-emitting element 14 can be suppressed.
  • the potential of the wiring VL does not need to be a potential for flowing current in accordance with V GS of the transistor 11.
  • the potential of the wiring VL be a potential that does not increase the potential of the node A, for example, the same potential as or lower than that of the wiring CL.
  • Such a configuration can be realized, for example, by providing a switch between the transistor 11 and the wiring VL and turning off the switch during the video signal writing period. With this structure, unintentional light emission of the light-emitting element can be suppressed when a video signal is written.
  • the wiring 76 is set at the L level, that is, the transistor 71 is turned off.
  • Node B becomes electrically floating. Since a current flows through the transistor 11 following the previous period, the potential of the node A is increased. Since the node B is in an electrically floating state, the potential of the node B increases as the potential of the node A increases while the voltage across the capacitor 12 is kept at V IN + V TH ⁇ V. Therefore, a current corresponding to the magnitudes of V TH and ⁇ V flows through the light emitting element 14. That is, the current flowing through the light emitting element 14 can reduce the influence of variations in V TH and ⁇ V.
  • the current flowing through the light-emitting element 14 can have a magnitude that includes the threshold voltage of the transistor 11 and the field-effect mobility of the transistor 11. By doing so, it is possible to reduce the influence of variation in the electrical characteristics of the transistor and suppress variation in luminance of the light-emitting element for each pixel.
  • the transistor 71 has a parasitic capacitance
  • the charge accumulated in the parasitic capacitance is released or the charge is accumulated in the parasitic capacitance when the transistor 71 is changed from on to off or from off to on.
  • the current flows through one or the other electrode of 12 or the gate of the transistor 11.
  • the voltage applied to the capacitive element 12 or the gate-source voltage of the transistor 11 may deviate from the value shown in the driving method of this configuration example. This deviation affects the threshold correction.
  • the transistor 71 is a Loff type transistor, and since the parasitic capacitance is small, the influence on threshold correction is small.
  • the transistor 71 is a Loff type transistor, the parasitic capacitance is reduced, so that the capacitive load on the wiring is reduced. Therefore, for example, a high-definition panel can be manufactured and the panel can be driven at high speed.
  • FIGS. 10D Another modification of the pixel 10D shown in FIG. 18 is shown in FIGS.
  • the transistor in the pixel 10D may have a dual gate structure having two gate electrodes.
  • the semiconductor film is provided between one of the gate electrodes of the transistor and the other of the gate electrodes of the transistor.
  • FIG. 61A illustrates a pixel 10D_3 in which a transistor in the pixel 10D has a dual gate structure, and one of the gates of the transistor and the other of the gates of the transistor are electrically connected.
  • the transistor in the pixel 10D has a dual gate structure, one of the transistor gates is connected in the same manner as the gate of the transistor in the pixel 10D, and the other gate of the transistor is connected to the source of the transistor.
  • the pixel 10D_4 which is electrically connected to one of the drains or the other of the source and the drain of the transistor is illustrated.
  • the other of the gates of the transistors may be electrically connected to a terminal opposite to the source or the drain illustrated in FIG.
  • a structure in which the terminal electrically connected to the other of the gates of the transistors in FIG. 61B is electrically connected to the drain if it is a source and to the source if it is a drain may be employed.
  • the transistor in the pixel 10D has a dual gate structure, one of the transistor gates is connected in the same manner as the gate of the transistor in the pixel 10D, and the other gate of the transistor is electrically connected to a wiring.
  • the pixel 10D_5 having a configuration connected to each other is shown.
  • the other gate of the transistor 11 is electrically connected to the wiring 11L
  • the other gate of the transistor 71 is electrically connected to the wiring 71L.
  • the wiring 11L and the wiring 71L may be electrically connected to any other wiring. Further, the wiring 11L and the wiring 71L may be electrically connected to each other.
  • FIG. 62A illustrates a pixel 10D_6 in which the transistor 11 in the pixel 10D is a p-channel transistor.
  • FIG. 62B shows a pixel 10D_7 in which the directions of the anode and the cathode of the light-emitting element 14 in the pixel 10D are switched.
  • FIG. 62C illustrates a pixel 10D_8 in which the transistor 11 in the pixel 10D is a p-channel transistor and the direction of the anode and the cathode of the light-emitting element 14 in the pixel 10D is switched.
  • the wiring AL has a function as an anode line or an anode line.
  • the transistor 11 When the light-emitting element 14 emits light, the potential of the wiring AL is higher than the potential of the wiring VL. Become. Further, in the pixel shown in the pixel configuration examples 1 to 5 or the modifications thereof, the transistor 11 may be a p-channel transistor. Further, in the pixels shown in the pixel configuration examples 1 to 5 or the modification examples thereof, the direction of the anode and the cathode of the light emitting element 14 may be switched. Further, in the pixels shown in the pixel configuration examples 1 to 5 or the modifications thereof, the direction of the anode and the cathode of the light-emitting element 14 may be switched, and the transistor 11 may be a p-channel transistor.
  • the configuration of the transistor in the pixel illustrated in FIGS. 18, 61, and 62 may be replaced for each transistor.
  • Embodiment 2 a structure and a manufacturing method of the Loff transistor and the Lov transistor described in Embodiment 1 will be described with reference to FIGS.
  • a Loff transistor and a Lov transistor having a structure in which a gate electrode is located below a semiconductor film will be described as a structure of the transistor.
  • a Loff type transistor and a Lov type transistor having a structure in which gate electrodes are above and below a semiconductor film also referred to as a dual gate structure
  • a Loff transistor and a Lov transistor having a structure in which the gate electrode is above the semiconductor film also referred to as a top gate structure
  • an oxide semiconductor film is used as a semiconductor film of a transistor and two oxide semiconductor films are stacked is described below; however, the type and stacked structure of the semiconductor film are not limited thereto.
  • amorphous silicon amorphous silicon, hydrogenated amorphous silicon, microcrystalline silicon, polycrystalline silicon, single crystal silicon, or the like may be used.
  • a compound semiconductor such as gallium arsenide or gallium nitride may be used.
  • the semiconductor film may have one layer or three or more layers.
  • FIG. 19A is a top view of the transistor 100 which is a Loff-type transistor
  • FIG. 19B corresponds to a cross-sectional view of a cross section taken along the dashed-dotted line X1-X2 in FIG.
  • FIG. 19C corresponds to a cross-sectional view of a cross section taken along dashed-dotted line Y1-Y2 in FIG.
  • some components such as an insulating film functioning as a gate insulating film
  • the direction of the alternate long and short dash line X1-X2 may be referred to as a channel length direction
  • the direction of the alternate long and short dash line Y1-Y2 may be referred to as a channel width direction.
  • some components may be omitted in the following drawings as in FIG. 19A.
  • the transistor 100 includes a conductive film 104 functioning as a first gate electrode over the substrate 102, an insulating film 106 over the substrate 102 and the conductive film 104, an insulating film 107 over the insulating film 106, and an oxide over the insulating film 107.
  • the insulating film 106 and the insulating film 107 function as a first gate insulating film. Therefore, the insulating film 106 functioning as the first gate insulating film and the insulating film 107 are provided between the oxide semiconductor film 108 and the conductive film 104 functioning as the first gate electrode.
  • insulating films 114 and 116 and an insulating film 118 are provided over the transistor 100, more specifically, over the conductive films 112 a and 112 b and the oxide semiconductor film 108.
  • the insulating films 114, 116, and 118 function as protective insulating films for the transistor 100.
  • the oxide semiconductor film 108 has a region overlapping with the conductive film 104, and does not overlap with the conductive film 112a in the region and does not overlap with the conductive film 112b in the region. Note that a region where the oxide semiconductor film 108 does not overlap with the conductive film 104, the conductive film 112a, and the conductive film 112b is referred to as a Loff region.
  • the Loff area corresponds to the area 122.
  • the transistor 100 which is a Loff transistor can be used as a switching transistor or a selection transistor in a circuit in a pixel that can be used for a display device as described in Embodiment 1. Since the transistor 100 has a small parasitic capacitance, a load during driving is reduced. As a result, a high-definition panel can be manufactured and the panel can be driven at high speed. In addition, when a circuit for correcting the threshold variation of the driving transistor is provided in the pixel, the correction accuracy is improved by using the transistor 100 having a small parasitic capacitance as a switching transistor or a selection transistor.
  • FIG. 20A is a top view of a transistor 200 that is a Lov transistor
  • FIG. 20B corresponds to a cross-sectional view of a cross section taken along the dashed-dotted line X1-X2 in FIG.
  • FIG. 20C corresponds to a cross-sectional view of a cross section taken along dashed-dotted line Y1-Y2 in FIG.
  • the direction of the alternate long and short dash line X1-X2 may be referred to as a channel length direction
  • the direction of the alternate long and short dash line Y1-Y2 may be referred to as a channel width direction.
  • the transistor 200 includes a conductive film 104 functioning as a first gate electrode over the substrate 102, an insulating film 106 over the substrate 102 and the conductive film 104, an insulating film 107 over the insulating film 106, and an oxide over the insulating film 107.
  • the insulating film 106 and the insulating film 107 function as a first gate insulating film. Therefore, the insulating film 106 functioning as the first gate insulating film and the insulating film 107 are provided between the oxide semiconductor film 108 and the conductive film 104 functioning as the first gate electrode.
  • insulating films 114 and 116 and an insulating film 118 are provided over the transistor 200, more specifically, over the conductive films 112 a and 112 b and the oxide semiconductor film 108.
  • the insulating films 114, 116, and 118 function as protective insulating films for the transistor 200.
  • the insulating film 106 and the insulating film 107 function as a first gate insulating film.
  • the oxide semiconductor film 108 has a region overlapping with the conductive film 104, overlaps with the conductive film 112a in part of the region, and overlaps with the conductive film 112b in another part of the region.
  • the transistor 200 which is a Lov transistor can be used as a driving transistor in a pixel circuit as described in Embodiment 1.
  • a gate driver that generates a gate signal
  • a display with a narrow frame width also referred to as a narrow frame
  • An apparatus can be provided.
  • the oxide semiconductor film 108 includes a first oxide semiconductor film 108a on the conductive film 104 side that functions as a first gate electrode, a second oxide semiconductor film 108b over the first oxide semiconductor film 108a, Have The insulating film 106 and the insulating film 107 have a function as a first gate insulating film of the transistors 100 and 200.
  • an In-M (M represents Ti, Ga, Sn, Y, Zr, La, Ce, Nd, or Hf) oxide or an In-M-Zn oxide is used. it can.
  • an In-M-Zn oxide is preferably used for the oxide semiconductor film 108.
  • the first oxide semiconductor film 108a includes a first region in which the atomic ratio of In is larger than the atomic ratio of M.
  • the second oxide semiconductor film 108b includes a second region in which the atomic ratio of In is smaller than that of the first oxide semiconductor film 108a. The second region has a thinner part than the first region.
  • the field-effect mobility of the transistors 100 and 200 (simply mobility or ⁇ FE may be referred to. Can be high).
  • the Loff type transistor Since the Loff type transistor has a series resistance in the Loff type transistor, the current (on current) when the transistor is turned on tends to be lower than that of the Lov type transistor. If the on-state current is small, a transistor for a display device may not be used. However, the resistance of the Loff region can be reduced by increasing the In atomic ratio of the first oxide semiconductor film 108a to be greater than the M atomic ratio. Accordingly, a reduction in on-state current can be suppressed, so that a Loff transistor can be applied to various semiconductor devices and display devices.
  • the electrical characteristics of the transistors 100 and 200 are likely to fluctuate during light irradiation.
  • the second oxide semiconductor film 108b is formed over the first oxide semiconductor film 108a.
  • the thickness of the channel region of the second oxide semiconductor film 108b is preferably smaller than the thickness of the first oxide semiconductor film 108a.
  • the second oxide semiconductor film 108b since the second oxide semiconductor film 108b includes the second region in which the atomic ratio of In is smaller than that of the first oxide semiconductor film 108a, the band gap ( Eg, also referred to as energy gap). Therefore, the oxide semiconductor film 108 having a stacked structure of the first oxide semiconductor film 108a and the second oxide semiconductor film 108b has high resistance due to the optical negative bias stress test.
  • the band gap Eg, also referred to as energy gap
  • the oxide semiconductor film having the above structure With the oxide semiconductor film having the above structure, the amount of light absorbed by the oxide semiconductor film 108 during light irradiation can be reduced. Therefore, variation in electrical characteristics of the transistors 100 and 200 during light irradiation can be suppressed. In the transistor of one embodiment of the present invention, excess oxygen is contained in the insulating film 114 or the insulating film 116; thus, variation in electric characteristics of the transistors 100 and 200 due to light irradiation can be further suppressed. it can.
  • the substrate 102 there is no particular limitation on the material of the substrate 102, but it is necessary that the substrate 102 have at least heat resistance to withstand heat treatment performed later.
  • a glass substrate, a ceramic substrate, a quartz substrate, a sapphire substrate, or the like may be used as the substrate 102.
  • a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, etc., and a semiconductor element provided on these substrates May be used as the substrate 102.
  • the sixth generation (1500 mm ⁇ 1850 mm), the seventh generation (1870 mm ⁇ 2200 mm), the eighth generation (2200 mm ⁇ 2400 mm), the ninth generation (2400 mm ⁇ 2800 mm), the tenth generation.
  • a large area substrate such as a generation (2950 mm ⁇ 3400 mm)
  • a large display device can be manufactured.
  • a flexible substrate may be used as the substrate 102, and the transistors 100 and 200 may be formed directly over the flexible substrate.
  • a separation layer may be provided between the substrate 102 and the transistors 100 and 200. The separation layer can be used to separate the substrate 102 from the substrate 102 and transfer it to another substrate after part or all of the transistor is completed thereover. At that time, the transistors 100 and 200 can be transferred to a substrate having poor heat resistance or a flexible substrate.
  • the conductive film 104 functioning as the first gate electrode, the conductive film 112a functioning as the source electrode, and the conductive film 112b functioning as the drain electrode chromium (Cr), copper (Cu), aluminum (Al), gold (Au), silver (Ag), zinc (Zn), molybdenum (Mo), tantalum (Ta), titanium (Ti), tungsten (W), manganese (Mn), nickel (Ni), iron (Fe), cobalt
  • a metal element selected from (Co) or an alloy containing the above-described metal element as a component can be formed using an alloy or the like in which the above-described metal elements are combined.
  • the conductive films 104, 112a, and 112b may have a single-layer structure or a stacked structure including two or more layers.
  • the conductive films 104, 112a, and 112b include indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, and indium tin oxide containing titanium oxide.
  • a light-transmitting conductive material such as indium zinc oxide or indium tin oxide to which silicon oxide is added can be used.
  • a Cu—X alloy film (X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti) may be applied to the conductive films 104, 112a, and 112b.
  • X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti
  • a Cu-X alloy film it can be processed by a wet etching process, and thus manufacturing costs can be suppressed.
  • a silicon oxide film, an oxide film, or the like is formed by a plasma enhanced chemical vapor deposition (PECVD) method, a sputtering method, or the like.
  • PECVD plasma enhanced chemical vapor deposition
  • Each insulating layer including one or more neodymium films can be used. Note that instead of the stacked structure of the insulating films 106 and 107, a single-layer insulating film selected from the above materials or an insulating film having three or more layers may be used.
  • the insulating film 106 functions as a blocking film that suppresses permeation of oxygen.
  • the insulating film 106 can suppress permeation of oxygen.
  • the insulating film 107 in contact with the oxide semiconductor film 108 functioning as a channel region of the transistors 100 and 200 is preferably an oxide insulating film, and includes a region containing oxygen in excess of the stoichiometric composition (oxygen) It is more preferable to have an excess region.
  • the insulating film 107 is an insulating film capable of releasing oxygen.
  • the insulating film 107 may be formed in an oxygen atmosphere.
  • oxygen may be introduced into the insulating film 107 after film formation to form an oxygen excess region.
  • an ion implantation method, an ion doping method, a plasma immersion ion implantation method, a plasma treatment, or the like can be used.
  • hafnium oxide has a higher dielectric constant than silicon oxide or silicon oxynitride. Accordingly, since the thickness of the insulating film 107 can be increased as compared with the case where silicon oxide is used, the leakage current due to the tunnel current can be reduced. That is, a transistor with a small off-state current can be realized. Further, hafnium oxide having a crystal structure has a higher dielectric constant than hafnium oxide having an amorphous structure. Therefore, in order to obtain a transistor with low off-state current, it is preferable to use hafnium oxide having a crystal structure. Examples of the crystal structure include a monoclinic system and a cubic system. Note that one embodiment of the present invention is not limited thereto.
  • a silicon nitride film is formed as the insulating film 106 and a silicon oxide film is formed as the insulating film 107. Since the silicon nitride film has a relative dielectric constant higher than that of the silicon oxide film and has a large film thickness necessary for obtaining the same capacitance as the silicon oxide film, the first gate insulating film of the transistors 100 and 200 is used. As described above, the insulating film can be physically thickened by including the silicon nitride film. Accordingly, a decrease in the withstand voltage of the transistors 100 and 200 can be suppressed, and further, the withstand voltage can be improved, thereby suppressing electrostatic breakdown of the transistors 100 and 200.
  • the oxide semiconductor film 108 any of the above materials can be used.
  • the oxide semiconductor film 108 is an In-M-Zn oxide
  • the atomic ratio of metal elements of a sputtering target used for forming the In-M-Zn oxide satisfies In ⁇ M and Zn ⁇ M. It is preferable.
  • the oxide semiconductor film 108 is an In-M-Zn oxide
  • a target including a polycrystalline In-M-Zn oxide is preferably used as the sputtering target.
  • the oxide semiconductor film 108 having crystallinity can be easily formed.
  • the atomic ratio of the oxide semiconductor film 108 to be formed includes a variation of plus or minus 40% of the atomic ratio of the metal element contained in the sputtering target as an error.
  • the oxide semiconductor film 108 has an energy gap of 2 eV or more, preferably 2.5 eV or more, more preferably 3 eV or more. In this manner, off-state current of the transistors 100 and 200 can be reduced by using an oxide semiconductor with a wide energy gap.
  • an oxide semiconductor film with an energy gap of 2 eV or more, preferably 2 eV or more and 3.0 eV or less is used for the first oxide semiconductor film 108a, and an energy gap of 2 e is used for the second oxide semiconductor film 108b. It is preferable to use an oxide semiconductor film with a thickness of 0.5 eV to 3.5 eV.
  • the energy gap of the second oxide semiconductor film 108b is preferably larger than that of the first oxide semiconductor film 108a.
  • the oxide semiconductor film 108b preferably has a structure in which the energy level at the lower end of the conduction band is closer to the vacuum level than the oxide semiconductor film 108a. With such a structure, the oxide semiconductor film 108a serves as a main current path. That is, the oxide semiconductor film 108a may function as a channel region, and the oxide semiconductor film 108b may function as an oxide insulating film.
  • each of the first oxide semiconductor film 108a and the second oxide semiconductor film 108b is 3 nm to 200 nm, preferably 3 nm to 100 nm, more preferably 3 nm to 50 nm. Note that it is preferable that the film thickness relationship described above is satisfied.
  • the second oxide semiconductor film 108b an oxide semiconductor film with low carrier density is used.
  • the second oxide semiconductor film 108b has a carrier density of 1 ⁇ 10 17 pieces / cm 3 or less, preferably 1 ⁇ 10 15 pieces / cm 3 or less, more preferably 1 ⁇ 10 13 pieces / cm 3 or less. More preferably, it is 1 ⁇ 10 11 pieces / cm 3 or less.
  • the present invention is not limited to these, and those having an appropriate atomic ratio may be used depending on required semiconductor characteristics and electrical characteristics (field effect mobility, threshold voltage, etc.).
  • the carrier density, impurity concentration, defect density, and atomic ratio of metal element to oxygen of the first oxide semiconductor film 108a and the second oxide semiconductor film 108b It is preferable to make the interatomic distance, density, etc. appropriate.
  • the first oxide semiconductor film 108a and the second oxide semiconductor film 108b an oxide semiconductor film with a low impurity concentration and a low density of defect states is used, so that even better electrical characteristics can be obtained.
  • a transistor having the same can be manufactured, which is preferable.
  • low impurity concentration and low defect level density are referred to as high purity intrinsic or substantially high purity intrinsic.
  • a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has few carrier generation sources, and thus can have a low carrier density. Therefore, a transistor in which a channel region is formed in the oxide semiconductor film rarely has electrical characteristics (also referred to as normally-on) in which the threshold voltage is negative.
  • a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has a low density of defect states, and thus may have a low density of trap states. Further, a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has an extremely small off-state current, a channel width of 1 ⁇ 10 6 ⁇ m, and a channel length L of 10 ⁇ m. When the voltage between the drain electrodes (drain voltage) is in the range of 1V to 10V, it is possible to obtain a characteristic that the off-current is less than the measurement limit of the semiconductor parameter analyzer, that is, 1 ⁇ 10 ⁇ 13 A or less.
  • a transistor in which a channel region is formed in the high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor film can have a small variation in electrical characteristics and can be a highly reliable transistor.
  • the charge trapped in the trap level of the oxide semiconductor film takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel region is formed in an oxide semiconductor film with a high trap state density may have unstable electrical characteristics.
  • impurities include hydrogen, nitrogen, alkali metals, and alkaline earth metals.
  • Hydrogen contained in the oxide semiconductor film reacts with oxygen bonded to metal atoms to become water, and forms oxygen vacancies in a lattice from which oxygen is released (or a portion from which oxygen is released). When hydrogen enters the oxygen vacancies, electrons serving as carriers may be generated. In addition, a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor including an oxide semiconductor film containing hydrogen is likely to be normally on. Therefore, it is preferable that hydrogen be reduced in the oxide semiconductor film 108 as much as possible.
  • the hydrogen concentration obtained by SIMS analysis is 2 ⁇ 10 20 atoms / cm 3 or less, preferably 5 ⁇ 10 19 atoms / cm 3 or less, more preferably 1 ⁇ 10 19. atoms / cm 3 or less, 5 ⁇ 10 18 atoms / cm 3 or less, preferably 1 ⁇ 10 18 atoms / cm 3 or less, more preferably 5 ⁇ 10 17 atoms / cm 3 or less, more preferably 1 ⁇ 10 16 atoms / cm 3 or less. cm 3 or less.
  • the first oxide semiconductor film 108a preferably includes a portion with a lower hydrogen concentration than the second oxide semiconductor film 108b. Since the first oxide semiconductor film 108a has a portion with a lower hydrogen concentration than the second oxide semiconductor film 108b, a highly reliable transistor can be obtained.
  • the concentration of silicon or carbon in the first oxide semiconductor film 108a and the concentration of silicon or carbon in the vicinity of the interface with the first oxide semiconductor film 108a are 2 ⁇ 10. 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the concentration of alkali metal or alkaline earth metal obtained by SIMS analysis is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less. To do. When an alkali metal and an alkaline earth metal are combined with an oxide semiconductor, carriers may be generated, and the off-state current of the transistor may be increased. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the first oxide semiconductor film 108a.
  • the nitrogen in the oxide semiconductor film is preferably reduced as much as possible.
  • the nitrogen concentration obtained by SIMS analysis is preferably 5 ⁇ 10 18 atoms / cm 3 or less.
  • the first oxide semiconductor film 108a and the second oxide semiconductor film 108b may each have a non-single-crystal structure.
  • the non-single crystal structure includes, for example, a CAAC-OS (C Axis Crystalline Oxide Semiconductor), a polycrystalline structure, a microcrystalline structure, or an amorphous structure, which will be described later.
  • CAAC-OS C Axis Crystalline Oxide Semiconductor
  • the amorphous structure has the highest density of defect states
  • the CAAC-OS has the lowest density of defect states.
  • the insulating films 114 and 116 have a function of supplying oxygen to the oxide semiconductor film 108.
  • the insulating film 118 functions as a protective insulating film for the transistors 100 and 200.
  • the insulating films 114 and 116 include oxygen.
  • the insulating film 114 is an insulating film that can transmit oxygen. Note that the insulating film 114 also functions as a damage reducing film for the oxide semiconductor film 108 when an insulating film 116 to be formed later is formed.
  • silicon oxide, silicon oxynitride, or the like with a thickness of 5 nm to 150 nm, preferably 5 nm to 50 nm can be used.
  • the insulating film 114 preferably has a small amount of defects.
  • the insulating film 114 can be formed using an oxide insulating film having a low level density due to nitrogen oxides.
  • the level density due to the nitrogen oxide can be formed between the energy (Ev_os) at the upper end of the valence band of the oxide semiconductor film and the energy (Ec_os) at the lower end of the conduction band of the oxide semiconductor film.
  • the oxide insulating film a silicon oxynitride film with a low emission amount of nitrogen oxide, an aluminum oxynitride film with a low emission amount of nitrogen oxide, or the like can be used.
  • a silicon oxynitride film with a small amount of released nitrogen oxide is a film in which the amount of released ammonia is larger than the amount of released nitrogen oxide in the temperature programmed desorption gas analysis method.
  • the amount of released ammonia is Is 1 ⁇ 10 18 pieces / cm 3 or more and 5 ⁇ 10 19 pieces / cm 3 or less.
  • the amount of ammonia released is the amount released by heat treatment at a film surface temperature of 50 ° C. to 650 ° C., preferably 50 ° C. to 550 ° C.
  • Nitrogen oxide (NO x , x is larger than 0 and 2 or less, preferably 1 or more and 2 or less), typically NO 2 or NO forms a level in the insulating film 114 or the like.
  • the level is located in the energy gap of the oxide semiconductor film 108. Therefore, when nitrogen oxide diffuses to the interface between the insulating film 114 and the oxide semiconductor film 108, the level may trap electrons on the insulating film 114 side. As a result, trapped electrons remain in the vicinity of the interface between the insulating film 114 and the oxide semiconductor film 108, so that the threshold voltage of the transistor is shifted in the positive direction.
  • Nitrogen oxide reacts with ammonia and oxygen in heat treatment. Since nitrogen oxide contained in the insulating film 114 reacts with ammonia contained in the insulating film 116 in the heat treatment, nitrogen oxide contained in the insulating film 114 is reduced. Therefore, electrons are hardly trapped at the interface between the insulating film 114 and the oxide semiconductor film 108.
  • the oxide insulating film as the insulating film 114, a shift in threshold voltage of the transistor can be reduced, and variation in electric characteristics of the transistor can be reduced.
  • the insulating film 114 has a g value of 2.037 or more in a spectrum obtained by measurement with an ESR of 100 K or less by heat treatment in a manufacturing process of the transistor, typically 300 ° C. or more and less than 350 ° C.
  • a first signal having a g value of 2.001 or more and 2.003 or less and a third signal having a g value of 1.964 or more and 1.966 or less are observed.
  • the split width of the first signal and the second signal and the split width of the second signal and the third signal are about 5 mT in the X-band ESR measurement.
  • a first signal having a g value of 2.037 or more and 2.039 or less a second signal having a g value of 2.001 or more and 2.003 or less, and a first signal having a g value of 1.964 or more and 1.966 or less.
  • the total density of the spins of the three signals is less than 1 ⁇ 10 18 spins / cm 3 , typically 1 ⁇ 10 17 spins / cm 3 or more and less than 1 ⁇ 10 18 spins / cm 3 .
  • the third signal equal to or less than .966 corresponds to a signal caused by nitrogen oxides (NO x , where x is greater than 0 and less than or equal to 2, preferably greater than or equal to 1 and less than or equal to 2).
  • nitrogen oxides include nitrogen monoxide and nitrogen dioxide. That is, a first signal having a g value of 2.037 to 2.039, a second signal having a g value of 2.001 to 2.003, and a first signal having a g value of 1.964 to 1.966. It can be said that the smaller the total density of the signal spins of 3, the smaller the content of nitrogen oxide contained in the oxide insulating film.
  • An oxide insulating film having a low level density caused by nitrogen oxides has a nitrogen concentration measured by SIMS of 6 ⁇ 10 20 atoms / cm 3 or less.
  • a substrate temperature is 220 ° C. or higher and 350 ° C. or lower, and a PECVD method using silane and dinitrogen monoxide is used to form an oxide insulating film having a low level density due to nitrogen oxides.
  • a film having high hardness can be formed.
  • the insulating film 116 is formed using an oxide insulating film containing more oxygen than that in the stoichiometric composition. Part of oxygen is released by heating from the oxide insulating film containing oxygen in excess of that in the stoichiometric composition.
  • An oxide insulating film containing oxygen in excess of the stoichiometric composition has an oxygen desorption amount of 1.0 ⁇ 10 18 in terms of oxygen atoms in TDS (Thermal Desorption Spectroscopy) analysis.
  • the surface temperature of the film at the time of the TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 500 ° C.
  • silicon oxide, silicon oxynitride, or the like with a thickness of 30 nm to 500 nm, preferably 50 nm to 400 nm can be used.
  • the insulating film 116 preferably has a small amount of defects.
  • the insulating films 114 and 116 can be formed using the same kind of insulating film, the interface between the insulating film 114 and the insulating film 116 may not be clearly confirmed. Therefore, in this embodiment mode, the interface between the insulating film 114 and the insulating film 116 is indicated by a broken line. Note that although a two-layer structure of the insulating film 114 and the insulating film 116 has been described in this embodiment mode, the present invention is not limited thereto, and for example, a single-layer structure of the insulating film 114 may be employed.
  • the insulating film 118 includes nitrogen.
  • the insulating film 118 includes nitrogen and silicon.
  • the insulating film 118 has a function of blocking oxygen, hydrogen, water, alkali metal, alkaline earth metal, or the like. By providing the insulating film 118, diffusion of oxygen from the oxide semiconductor film 108 to the outside, diffusion of oxygen contained in the insulating films 114 and 116, hydrogen from the outside to the oxide semiconductor film 108, Ingress of water and the like can be prevented.
  • a nitride insulating film can be used as the insulating film 118. Examples of the nitride insulating film include silicon nitride, silicon nitride oxide, aluminum nitride, and aluminum nitride oxide.
  • an oxide insulating film having a blocking effect of oxygen, hydrogen, water, or the like may be provided instead of the nitride insulating film having a blocking effect of oxygen, hydrogen, water, alkali metal, alkaline earth metal, or the like.
  • the oxide insulating film having a blocking effect of oxygen, hydrogen, water, and the like include aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, and hafnium oxynitride.
  • various films such as the conductive film, the insulating film, and the oxide semiconductor film described above can be formed by a sputtering method or a PECVD method, but other methods such as a thermal CVD (Chemical Vapor Deposition) method can be used. May be formed.
  • a thermal CVD method a MOCVD (Metal Organic Chemical Vapor Deposition) method or an ALD (Atomic Layer Deposition) method may be used.
  • the thermal CVD method has an advantage that no defect is generated due to plasma damage because it is a film forming method that does not use plasma.
  • film formation may be performed by sending a source gas and an oxidant into the chamber at the same time, making the inside of the chamber under atmospheric pressure or reduced pressure, reacting in the vicinity of the substrate or on the substrate and depositing on the substrate. .
  • film formation may be performed by setting the inside of the chamber to atmospheric pressure or reduced pressure, sequentially introducing source gases for reaction into the chamber, and repeating the order of introducing the gases.
  • each switching valve also referred to as a high-speed valve
  • An active gas such as argon or nitrogen
  • a second source gas is introduced.
  • the inert gas becomes a carrier gas, and the inert gas may be introduced at the same time when the second raw material gas is introduced.
  • the second raw material gas may be introduced after the first raw material gas is exhausted by evacuation.
  • the first source gas is adsorbed on the surface of the substrate to form a first layer, reacts with a second source gas introduced later, and the second layer is stacked on the first layer.
  • a thin film is formed.
  • the thermal CVD method such as the MOCVD method or the ALD method can form various films such as the conductive film, the insulating film, the oxide semiconductor film, and the metal oxide film of the above-described embodiment, for example, an In—Ga—ZnO film.
  • Is used trimethylindium, trimethylgallium, and dimethylzinc are used.
  • the chemical formula of trimethylindium is In (CH 3 ) 3 .
  • the chemical formula of trimethylgallium is Ga (CH 3 ) 3 .
  • the chemical formula of dimethylzinc is Zn (CH 3 ) 2 .
  • Triethylgallium (chemical formula Ga (C 2 H 5 ) 3 ) can be used instead of trimethylgallium, and diethylzinc (chemical formula Zn (C 2 H 5 ) is used instead of dimethylzinc. 2 ) can also be used.
  • hafnium oxide film when a hafnium oxide film is formed by a film formation apparatus using ALD, a liquid containing a solvent and a hafnium precursor compound (hafnium amide such as hafnium alkoxide or tetrakisdimethylamide hafnium (TDMAH)) is vaporized.
  • hafnium amide such as hafnium alkoxide or tetrakisdimethylamide hafnium (TDMAH)
  • gases that is, source gas and ozone (O 3 ) as an oxidizing agent are used.
  • source gas and ozone (O 3 ) as an oxidizing agent are used.
  • the chemical formula of tetrakisdimethylamide hafnium is Hf [N (CH 3 ) 2 ] 4 .
  • Other material liquids include tetrakis (ethylmethylamide) hafnium.
  • a source gas obtained by vaporizing a liquid such as trimethylaluminum (TMA)
  • TMA trimethylaluminum
  • H 2 a solvent and an aluminum precursor compound
  • gases of O Two kinds of gases of O are used.
  • trimethylaluminum is Al (CH 3 ) 3 .
  • Other material liquids include tris (dimethylamido) aluminum, triisobutylaluminum, aluminum tris (2,2,6,6-tetramethyl-3,5-heptanedionate) and the like.
  • hexachlorodisilane is adsorbed on the film formation surface, chlorine contained in the adsorbate is removed, and an oxidizing gas (O 2 , monoxide) Dinitrogen) radicals are supplied to react with the adsorbate.
  • oxidizing gas O 2 , monoxide
  • tungsten film is formed by a film forming apparatus using ALD
  • an initial tungsten film is formed by repeatedly introducing WF 6 gas and B 2 H 6 gas successively, and then WF 6 gas and H 2.
  • a tungsten film is formed using a gas.
  • SiH 4 gas may be used instead of B 2 H 6 gas.
  • an oxide semiconductor film such as an In—Ga—ZnO film is formed by a film formation apparatus using ALD
  • In (CH 3 ) 3 gas and O 3 gas are sequentially introduced and In—O is sequentially introduced.
  • Ga (CH 3 ) 3 gas and O 3 gas are sequentially introduced repeatedly to form a GaO layer, and then Zn (CH 3 ) 2 gas and O 3 gas are successively introduced repeatedly to form ZnO.
  • a mixed compound layer such as an In—Ga—O layer, an In—Zn—O layer, or a Ga—Zn—O layer may be formed by mixing these gases.
  • O 3 may be used of H 2 O gas obtained by bubbling with an inert gas such as Ar in place of the gas, but better to use an O 3 gas containing no H are preferred.
  • In (C 2 H 5 ) 3 gas may be used instead of In (CH 3 ) 3 gas.
  • Ga (C 2 H 5 ) 3 gas may be used instead of Ga (CH 3 ) 3 gas.
  • Zn (C 2 H 5 ) 2 gas may be used instead of Zn (CH 3 ) 2 gas.
  • the Loff transistor having this structure may have a structure in which the conductive film 112a is provided on the inner side and the conductive film 112b is provided on the outer side, as in the transistor 150 illustrated in the top view in FIG.
  • FIG. 21A-2 corresponds to a cross-sectional view of a cross section taken along dashed-dotted line X1-X2-X3 in FIG.
  • the Lov transistor may have a structure in which the conductive film 112a is provided on the inner side and the conductive film 112b is provided on the outer side, as in the transistor 153 illustrated in the top view in FIG. Note that FIG.
  • FIGS. 21A-1 and 21A-2 and FIGS. 22A-1 and 22A-2 corresponds to a cross-sectional view of a cross section taken along dashed-dotted line X1-X2-X3 in FIG.
  • a structure in which the conductive film 112a and the conductive film 112b are interchanged in FIGS. 21A-1 and 21A-2 and FIGS. 22A-1 and 22A-2 may be employed.
  • the transistor 100 illustrated in FIG. 19 has a structure in which the oxide semiconductor film 108b is reduced.
  • the transistor 100 in FIG. Good like the transistor 152 illustrated in FIG. 21C, a structure having a channel protective layer 125 may be employed.
  • the Lov transistor may have a structure in which the oxide semiconductor film 108b is not reduced or very small.
  • a Lov transistor may have a channel protective layer 125 like a transistor 155 illustrated in FIG.
  • FIG. 23A is a top view of a transistor 170 which is a transistor of one embodiment of the present invention
  • FIG. 23B is a cross-sectional view of a cross section taken along dashed-dotted line X1-X2 in FIG.
  • FIG. 23C corresponds to a cross-sectional view of a cross section taken along the dashed-dotted line Y1-Y2 in FIG.
  • the transistor 170 includes a conductive film 104 functioning as a first gate electrode over the substrate 102, an insulating film 106 over the substrate 102 and the conductive film 104, an insulating film 107 over the insulating film 106, and an oxidation over the insulating film 107.
  • the insulating film 106 and the insulating film 107 function as a first gate insulating film. Therefore, the insulating film 106 functioning as the first gate insulating film and the insulating film 107 are provided between the oxide semiconductor film 108 and the conductive film 104 functioning as the first gate electrode.
  • the insulating films 114, 116, and 118 function as a second gate insulating film of the transistor 170.
  • the conductive film 120a is electrically connected to the conductive film 112b through the opening 142c provided in the insulating films 114, 116, and 118.
  • the conductive film 120a functions as a pixel electrode used for a display device, for example.
  • the conductive film 120b functions as a second gate electrode (also referred to as a back gate electrode).
  • the insulating films 114, 116, and 118 functioning as the second gate insulating film are provided between the oxide semiconductor film 108 and the conductive film 120b functioning as the second gate electrode.
  • the oxide semiconductor film 108 is provided between the conductive film 104 and the conductive film 120b.
  • the oxide semiconductor film 108 has a region overlapping with the conductive film 104, and does not overlap with the conductive film 112a in the above region and does not overlap with the conductive film 112b in the above region.
  • the oxide semiconductor film 108 includes a second region overlapping with the conductive film 120b, does not overlap with the conductive film 112a in the second region, and does not overlap with the conductive film 112b in the second region. Note that the Loff region corresponds to the region 122.
  • the conductive film 104 and the conductive film 112b are drawn with the same width; however, the width, the shape, and the like may be the same or different between the conductive film 112b and the conductive film 104. .
  • the transistor 171 includes a conductive film 104 functioning as a first gate electrode over the substrate 102, an insulating film 106 over the substrate 102 and the conductive film 104, an insulating film 107 over the insulating film 106, and an oxidation over the insulating film 107.
  • the insulating film 106 and the insulating film 107 function as a first gate insulating film. Therefore, the insulating film 106 functioning as the first gate insulating film and the insulating film 107 are provided between the oxide semiconductor film 108 and the conductive film 104 functioning as the first gate electrode.
  • the insulating films 114, 116, and 118 function as a second gate insulating film of the transistor 171.
  • the conductive film 120a is electrically connected to the conductive film 112b through the opening 142c provided in the insulating films 114, 116, and 118.
  • the conductive film 120a functions as a pixel electrode used for a display device, for example.
  • the conductive film 120b functions as a second gate electrode (also referred to as a back gate electrode).
  • the insulating films 114, 116, and 118 functioning as the second gate insulating film are provided between the oxide semiconductor film 108 and the conductive film 120b functioning as the second gate electrode.
  • the oxide semiconductor film 108 is provided between the conductive film 104 and the conductive film 120b.
  • the oxide semiconductor film 108 has a region overlapping with the conductive film 104, and does not overlap with the conductive film 112a in the region and does not overlap with the conductive film 112b in the region.
  • the oxide semiconductor film 108 includes a second region overlapping with the conductive film 120b, overlaps with the conductive film 112a in part of the second region, and conductive in another part of the second region. It overlaps with the film 112b.
  • the gate electrode having a larger capacitance per unit area is used as the first gate.
  • the gate electrode on the opposite side across the semiconductor film is the second gate electrode. Note that the gate electrode and the semiconductor film may function as an electrode of the capacitor, and the gate insulating film may function as an insulator of the capacitor.
  • the insulating film 106 is a silicon nitride film having a thickness of 400 nm
  • the insulating film 107 is a silicon oxide film having a thickness of 50 nm
  • the insulating films 114 and 116 are a silicon oxide film and an insulating film having a thickness of 400 nm.
  • 118 is a 50 nm silicon nitride film.
  • the relative dielectric constant of the silicon oxide film is 3.9, and the relative dielectric constant of the silicon nitride film is 7.
  • the capacitance per unit area of the capacitor element in which the conductive film 104 and the oxide semiconductor film 108 are electrodes and the insulating film 106 and the insulating film 107 are insulators is the conductive film 112b and the oxide semiconductor film 108. Is larger than a capacitor having an insulating film 106 and an insulating film 107 as insulators. Therefore, it can be said that the conductive film 104 is the first gate electrode. In addition, it can be said that the insulating film 106 and the insulating film 107 are first gate insulating films.
  • the oxide semiconductor film 108 has a region overlapping with the conductive film 104, and does not overlap with the conductive film 112a in the region and does not overlap with the conductive film 112b in the region.
  • Reference numeral 171 denotes a Loff type transistor.
  • the transistor 172 includes the conductive film 104 functioning as the first gate electrode over the substrate 102, the insulating film 106 over the substrate 102 and the conductive film 104, the insulating film 107 over the insulating film 106, and the oxidation over the insulating film 107.
  • the insulating film 106 and the insulating film 107 function as a first gate insulating film. Therefore, the insulating film 106 functioning as the first gate insulating film and the insulating film 107 are provided between the oxide semiconductor film 108 and the conductive film 104 functioning as the first gate electrode.
  • the insulating films 114, 116, and 118 function as the second gate insulating film of the transistor 172.
  • the conductive film 120a is electrically connected to the conductive film 112b through the opening 142c provided in the insulating films 114, 116, and 118.
  • the conductive film 120a functions as a pixel electrode used for a display device, for example.
  • the conductive film 120b functions as a second gate electrode (also referred to as a back gate electrode).
  • the insulating films 114, 116, and 118 functioning as the second gate insulating film are provided between the oxide semiconductor film 108 and the conductive film 120b functioning as the second gate electrode.
  • the oxide semiconductor film 108 is provided between the conductive film 104 and the conductive film 120b.
  • the oxide semiconductor film 108 has a region overlapping with the conductive film 104, overlaps with the conductive film 112a in part of the region, and overlaps with the conductive film 112b in another part of the region.
  • the oxide semiconductor film 108 includes a second region overlapping with the conductive film 120b, overlaps with the conductive film 112a in part of the second region, and conductive in another part of the second region. It overlaps with the film 112b.
  • the conductive film 120b is formed in the openings 142a and 142b provided in the insulating films 106, 107, 114, 116, and 118. 1 is connected to the conductive film 104 functioning as a gate electrode.
  • the same potential is applied to the conductive film 120b and the conductive film 104.
  • the present invention is not limited to this.
  • a structure in which only one of the opening 142a and the opening 142b is formed and the conductive film 120b and the conductive film 104 are connected, or the conductive film 120b without the openings 142a and 142b is provided.
  • the conductive film 104 may not be connected. Note that in the case where the conductive film 120b and the conductive film 104 are not connected to each other, different potentials can be applied to the conductive film 120b and the conductive film 104, respectively.
  • the oxide semiconductor film 108 includes a conductive film 104 functioning as a first gate electrode and a second gate electrode. It is located so as to face each of the functioning conductive films 120b, and is sandwiched between the conductive films functioning as two gate electrodes.
  • the length of the conductive film 120b functioning as the second gate electrode in the channel width direction is longer than the length of the oxide semiconductor film 108 in the channel width direction, and the entire oxide semiconductor film 108 includes insulating films 114, 116, The conductive film 120 b is covered with the film 118.
  • the conductive film 120b functioning as the second gate electrode and the conductive film 104 functioning as the first gate electrode are connected to each other through openings 142a and 142b provided in the insulating films 106, 107, 114, 116, and 118. Therefore, the side surface in the channel width direction of the oxide semiconductor film 108 faces the conductive film 120b functioning as the second gate electrode with the insulating films 114, 116, and 118 interposed therebetween.
  • the conductive film 104 functioning as the first gate electrode and the conductive film 120b functioning as the second gate electrode are formed of the insulating film 106 functioning as the first gate insulating film, Insulating films 106, 107 functioning as first gate insulating films and second gate insulating films are connected in openings provided in 107 and insulating films 114, 116, 118 functioning as second gate insulating films.
  • the oxide semiconductor film 108 is surrounded by the functioning insulating films 114, 116, and 118.
  • the oxide semiconductor film 108 included in the transistor 170 is electrically formed by an electric field of the conductive film 104 functioning as the first gate electrode and the conductive film 120b functioning as the second gate electrode. Can be enclosed.
  • a device structure of a transistor that electrically surrounds an oxide semiconductor film in which a channel region is formed by an electric field of the first gate electrode and the second gate electrode is referred to as a surrounded channel (s-channel) structure. Can be called.
  • the transistor 170 Since the transistor 170 has an s-channel structure, an electric field for inducing a channel can be effectively applied to the oxide semiconductor film 108 by the conductive film 104 functioning as the first gate electrode. Current driving capability is improved, and high on-current characteristics can be obtained. Further, since the on-state current can be increased, the transistor 170 can be miniaturized. In addition, since the transistor 170 has a structure surrounded by the conductive film 104 functioning as the first gate electrode and the conductive film 120b functioning as the second gate electrode, the mechanical strength of the transistor 170 can be increased.
  • transistor 170 the transistor 171, or the transistor 172
  • those described in the above description of the transistor 100 can be used.
  • FIG. 26A is a top view of a transistor 160 which is a Loff transistor
  • FIG. 26B corresponds to a cross-sectional view of a cross section taken along dashed-dotted line X1-X2 in FIG.
  • FIG. 26C corresponds to a cross-sectional view of a cross section taken along the dashed-dotted line Y1-Y2 in FIG.
  • the transistor 160 includes an oxide semiconductor film 108 over the substrate 102, a conductive film 112a functioning as a source electrode electrically connected to the oxide semiconductor film 108, and a drain electrically connected to the oxide semiconductor film 108.
  • the conductive film 112b functioning as an electrode, the conductive film 112a, the conductive film 112b, the insulating film 107 over the oxide semiconductor film 108, the insulating film 106 over the insulating film 107, and the first gate electrode over the insulating film 107 And a conductive film 104 that functions.
  • the insulating film 106 and the insulating film 107 function as a first gate insulating film. Therefore, the insulating film 106 and the insulating film 107 functioning as the first gate insulating film are provided between the oxide semiconductor film 108 and the conductive film 104 functioning as the first gate electrode.
  • insulating films 114 and 116 and an insulating film 118 are provided over the transistor 160, more specifically, over the insulating film 107, the conductive films 112 a and 112 b, and the conductive film 104.
  • the insulating films 114, 116, and 118 function as protective insulating films for the transistor 160.
  • the oxide semiconductor film 108 has a region overlapping with the conductive film 104, does not overlap with the conductive film 112a in the above region, and does not overlap with the conductive film 112b in the above region.
  • the Loff region corresponds to the region 122.
  • parasitic capacitance between the first gate electrode and the source electrode and between the first gate electrode and the drain electrode can be reduced.
  • FIG. 27A is a top view of the transistor 161 which is a Lov transistor
  • FIG. 27B is a cross-sectional view of a cross section taken along the dashed-dotted line X1-X2 in FIG.
  • FIG. 27C corresponds to a cross-sectional view of a cross section taken along dashed-dotted line Y1-Y2 in FIG.
  • the transistor 161 includes an oxide semiconductor film 108 over the substrate 102, a conductive film 112a functioning as a source electrode electrically connected to the oxide semiconductor film 108, and a drain electrically connected to the oxide semiconductor film 108.
  • the conductive film 112b functioning as an electrode, the conductive film 112a, the conductive film 112b, the insulating film 107 over the oxide semiconductor film 108, the insulating film 106 over the insulating film 107, and the first gate electrode over the insulating film 107 And a conductive film 104 that functions.
  • the insulating film 106 and the insulating film 107 function as a first gate insulating film. Therefore, the insulating film 106 and the insulating film 107 functioning as the first gate insulating film are provided between the oxide semiconductor film 108 and the conductive film 104 functioning as the first gate electrode.
  • insulating films 114 and 116 and an insulating film 118 are provided over the transistor 161, more specifically, over the insulating film 107, the conductive films 112 a and 112 b, and the conductive film 104.
  • the insulating films 114, 116, and 118 function as protective insulating films for the transistor 161.
  • the oxide semiconductor film 108 has a region overlapping with the conductive film 104, overlaps with the conductive film 112a in part of the region, and overlaps with the conductive film 112b in another part of the region.
  • a top gate Loff transistor and a Lov transistor using a polycrystalline silicon film as a semiconductor film will be described with reference to FIGS.
  • a transistor using a polycrystalline silicon film as a semiconductor film described below may have a bottom gate structure or a dual gate structure instead of a top gate structure.
  • FIG. 63A is a top view of the transistor 180 which is a Loff transistor
  • FIG. 63B corresponds to a cross-sectional view of a cross section taken along dashed-dotted line X1-X2 in FIG. 63A
  • 63C corresponds to a cross-sectional view of a cross section taken along dashed-dotted line Y1-Y2 in FIG. 63A
  • FIG. 64A is a top view of the transistor 181 that is a Lov transistor
  • FIG. 64B is a cross-sectional view taken along the dashed-dotted line X1-X2 in FIG.
  • FIG. 64C corresponds to a cross-sectional view of a cross section taken along dashed-dotted line Y1-Y2 in FIG.
  • the transistor 180 and the transistor 181 include a polycrystalline silicon film 308 over the substrate 102, a conductive film 312 a functioning as a source electrode electrically connected to the polycrystalline silicon film 308, and a drain electrode electrically connected to the polycrystalline silicon film 308.
  • a conductive film 312b functioning as an insulating film
  • an insulating film 306 functioning as a first gate insulating film over the conductive film 312a, the conductive film 312b, and the polycrystalline silicon film 308
  • a first gate electrode over the insulating film 306.
  • a conductive film 304. Therefore, the insulating film 306 functioning as the first gate insulating film is provided between the polycrystalline silicon film 308 functioning as the semiconductor film and the conductive film 304 functioning as the first gate electrode.
  • An insulating film 314 is provided over the insulating film 306 and the conductive film 304.
  • the conductive film 316a is electrically connected to the conductive film 312a through an opening 318a provided in the insulating film 306 and the insulating film 314.
  • the conductive film 316b is electrically connected to the conductive film 312b through an opening 318b provided in the insulating film 306 and the insulating film 314.
  • the polycrystalline silicon film 308 has a region overlapping with the conductive film 304, does not overlap with the conductive film 312a in the region, and does not overlap with the conductive film 312b in the region.
  • the polycrystalline silicon film 308 has a region overlapping with the conductive film 304, overlaps with the conductive film 312a in part of the region, and overlaps with the conductive film 312b in another part of the region.
  • a silicon film that has been polycrystallized by various methods can be used.
  • a crystallization method there are a laser crystallization method using laser light, a crystallization method using a catalytic element, and the like.
  • a crystallization method using a catalytic element and a laser crystallization method can be used in combination.
  • a thermal crystallization method using an electric furnace, a lamp annealing crystallization method using infrared light, a crystallization method using a catalytic element, A crystallization method combined with high-temperature annealing at about 950 ° C. may be used.
  • the conductive film 316a and the conductive film 316b are formed, for example, by doping a polycrystalline silicon film with impurities.
  • a polycrystalline silicon film with impurities In the case of a p-channel transistor, an impurity imparting p-type conductivity is doped, and in the case of an n-channel transistor, an impurity imparting n-type conductivity is doped.
  • the polycrystalline silicon film doped with impurities as described above functions as a conductive film.
  • the impurity element imparting p-type conductivity include boron (B), aluminum (Al), and gallium (Ga).
  • the impurity element imparting n-type conductivity include phosphorus (P), arsenic (As), and antimony (Sb).
  • the conductive film 316a and the conductive film 316b may be provided with a low-concentration impurity region (LDD: Lightly Doped Drain).
  • the low concentration impurity region is preferably provided in contact with the semiconductor film. Note that in this specification, even if an n-type or p-type impurity is doped, the polycrystalline silicon film 308 may be used as long as it has a function as an active layer of a transistor.
  • the conductive film 304, the conductive film 312a, or the conductive film 312b can be formed using a material used for the conductive film 104, the conductive film 112a, or the conductive film 112b.
  • a material used for the insulating film 306 or the insulating film 314 a material used for the insulating film 106, the insulating film 107, the insulating film 114, the insulating film 116, or the insulating film 118 can be used. Note that materials such as each insulating film and each conductive film are not limited to those described in this embodiment mode.
  • FIGS. 28 to 30 are cross-sectional views illustrating a method for manufacturing a transistor.
  • the bottom-gate Loff transistor and the Lov transistor can be separately formed by changing the pattern of the first gate electrode, the oxide semiconductor, the source electrode, or the drain electrode. Therefore, a Loff transistor and a Lov transistor can be manufactured using the same manufacturing method. Therefore, a manufacturing process described below can be applied to both a Loff transistor and a Lov transistor in the following.
  • 28 to 30 are cross-sectional views of the Loff type transistor, and the right side is a cross-sectional view of the Lov type transistor.
  • (M-1) is used for the cross-sectional view of the Loff-type transistor
  • (M-2) is used for the cross-sectional view of the Lov-type transistor.
  • M is one of the letters A, B, C or D.
  • a film (an insulating film, an oxide semiconductor film, a conductive film, or the like) included in the transistors 100 and 200 is formed using a sputtering method, a chemical vapor deposition (CVD) method, a vacuum evaporation method, or a pulsed laser deposition (PLD) method.
  • CVD chemical vapor deposition
  • PLD pulsed laser deposition
  • it can be formed by a coating method or a printing method.
  • a sputtering method and a plasma enhanced chemical vapor deposition (PECVD) method are typical, but a thermal CVD method may be used.
  • PECVD plasma enhanced chemical vapor deposition
  • an MOCVD metal organic chemical deposition
  • ALD atomic layer deposition
  • the inside of a chamber is set to atmospheric pressure or reduced pressure, and a raw material gas and an oxidant are simultaneously sent into the chamber, reacted in the vicinity of the substrate or on the substrate, and deposited on the substrate.
  • the thermal CVD method is a film forming method that does not generate plasma, and thus has an advantage that no defect is generated due to plasma damage.
  • film formation is performed by setting the inside of the chamber to atmospheric pressure or reduced pressure, sequentially introducing raw material gases for reaction into the chamber, and repeating the order of introducing the gases. For example, by switching each switching valve (also referred to as a high-speed valve), two or more kinds of source gases are sequentially supplied to the chamber, and at the same time or after the first source gas so as not to mix a plurality of kinds of source gases.
  • An inert gas (such as argon or nitrogen) is introduced, and the second source gas is introduced.
  • the inert gas becomes a carrier gas, and the inert gas may be introduced at the same time when the second raw material gas is introduced.
  • the second raw material gas may be introduced after the first raw material gas is exhausted by evacuation.
  • the first source gas is adsorbed on the surface of the substrate to form a first monoatomic layer, and reacts with a second source gas introduced later, so that the second monoatomic layer becomes the first monoatomic layer.
  • a thin film is formed by being stacked on the atomic layer.
  • a conductive film is formed over the substrate 102, and the conductive film is processed by a lithography process and an etching process, so that the conductive film 104 functioning as a first gate electrode is formed.
  • insulating films 106 and 107 functioning as first gate insulating films are formed over the conductive film 104 (see FIGS. 28A-1 and 28A-2).
  • the conductive film 104 functioning as the first gate electrode can be formed by a sputtering method, a chemical vapor deposition (CVD) method, a vacuum evaporation method, or a pulsed laser deposition (PLD) method. Alternatively, it can be formed by a coating method or a printing method.
  • CVD chemical vapor deposition
  • PLD pulsed laser deposition
  • a sputtering method or a plasma enhanced chemical vapor deposition (PECVD) method is typical, but a thermal CVD method such as the metal organic chemical vapor deposition (MOCVD) method described above, or an atomic layer deposition ( (ALD) method may be used.
  • MOCVD metal organic chemical vapor deposition
  • ALD atomic layer deposition
  • a glass substrate is used as the substrate 102, and a tungsten film with a thickness of 100 nm is formed as the conductive film 104 functioning as the first gate electrode by a sputtering method.
  • the insulating films 106 and 107 functioning as the first gate insulating film can be formed by a sputtering method, a PECVD method, a thermal CVD method, a vacuum evaporation method, a PLD method, or the like.
  • a 400-nm-thick silicon nitride film is formed as the insulating film 106 and a 50-nm-thick silicon oxynitride film is formed as the insulating film 107 by PECVD.
  • the insulating film 106 can have a stacked structure of silicon nitride films. Specifically, the insulating film 106 can have a three-layer structure including a first silicon nitride film, a second silicon nitride film, and a third silicon nitride film. As an example of the three-layer structure, it can be formed as follows.
  • the first silicon nitride film for example, silane having a flow rate of 200 sccm, nitrogen having a flow rate of 2000 sccm, and ammonia gas having a flow rate of 100 sccm are supplied as source gases to the reaction chamber of the PE-CVD apparatus, and the pressure in the reaction chamber is controlled to 100 Pa. Then, a power of 2000 W may be supplied using a 27.12 MHz high frequency power source so that the thickness is 50 nm.
  • silane having a flow rate of 200 sccm, nitrogen having a flow rate of 2000 sccm, and ammonia gas having a flow rate of 2000 sccm are supplied as source gases to the reaction chamber of the PECVD apparatus, and the pressure in the reaction chamber is controlled to 100 Pa;
  • a thickness of 300 nm may be formed by supplying 2000 W of power using a 12 MHz high frequency power source.
  • silane having a flow rate of 200 sccm and nitrogen having a flow rate of 5000 sccm are supplied as source gases to the reaction chamber of the PECVD apparatus, the pressure in the reaction chamber is controlled to 100 Pa, and a high frequency power source of 27.12 MHz is used. Then, the power may be formed so as to have a thickness of 50 nm by supplying power of 2000 W.
  • the substrate temperature at the time of forming the first silicon nitride film, the second silicon nitride film, and the third silicon nitride film can be 350 ° C.
  • the insulating film 106 has a three-layer structure of a silicon nitride film, for example, when a conductive film containing copper (Cu) is used for the conductive film 104, the following effects can be obtained.
  • the first silicon nitride film can suppress diffusion of copper (Cu) element from the conductive film 104.
  • the second silicon nitride film has a function of releasing hydrogen and can improve the withstand voltage of the insulating film functioning as the first gate insulating film.
  • the third silicon nitride film emits less hydrogen from the third silicon nitride film and can suppress diffusion of hydrogen released from the second silicon nitride film.
  • the insulating film 107 is formed using an insulating film containing oxygen in order to improve interface characteristics with the oxide semiconductor film 108 (more specifically, the first oxide semiconductor film 108a) to be formed later. preferable.
  • the first oxide semiconductor film 108 a is formed over the insulating film 107.
  • the second oxide semiconductor film 108b is formed over the first oxide semiconductor film 108a (see FIGS. 28B-1 and 28B-2).
  • a stacked oxide semiconductor film is formed by forming the oxide semiconductor film.
  • a mask is formed over the oxide semiconductor film of the previous layer by a lithography process, and the island-shaped oxide semiconductor film 108 is formed by processing the stacked oxide semiconductor film into a desired region.
  • a rare gas typically argon
  • oxygen, a rare gas, and a mixed gas of oxygen are used as appropriate as the sputtering gas.
  • a mixed gas it is preferable to increase the oxygen gas ratio relative to the rare gas.
  • oxygen gas or argon gas used as a sputtering gas is a gas having a dew point of ⁇ 40 ° C. or lower, preferably ⁇ 80 ° C. or lower, more preferably ⁇ 100 ° C. or lower, more preferably ⁇ 120 ° C. or lower.
  • an adsorption vacuum exhaust pump such as a cryopump is used as a chamber in the sputtering apparatus so as to remove water or the like that is an impurity for the oxide semiconductor film 108 as much as possible. It is preferable to perform high vacuum evacuation (from about 5 ⁇ 10 ⁇ 7 Pa to about 1 ⁇ 10 ⁇ 4 Pa) using Alternatively, it is preferable to combine a turbo molecular pump and a cold trap so that a gas, particularly a gas containing carbon or hydrogen, does not flow backward from the exhaust system into the chamber.
  • a conductive film 112 functioning as a source electrode and a drain electrode is formed over the insulating film 107 and the oxide semiconductor film 108a (see FIGS. 28C-1 and 28C-2).
  • a stacked film of a tungsten film with a thickness of 50 nm and an aluminum film with a thickness of 400 nm is formed as the conductive film 112 by a sputtering method.
  • the conductive film 112 may have a three-layer structure of a tungsten film with a thickness of 50 nm, an aluminum film with a thickness of 400 nm, and a titanium film with a thickness of 100 nm.
  • masks 140a and 140b are formed in desired regions over the conductive film 112 (see FIGS. 28D-1 and 28D-2).
  • the masks 140a and 140b are formed by applying a photosensitive resin film and patterning the photosensitive resin film by a lithography process.
  • the conductive film 112 and the second oxide semiconductor film 108b are processed using the etching gas 138 over the conductive film 112 and the masks 140a and 140b (FIGS. 29A-1 and 29A-2). reference).
  • the conductive film 112 and the second oxide semiconductor film 108b are processed using a dry etching apparatus.
  • the method for forming the conductive film 112 is not limited thereto, and the conductive film 112 and the second oxide semiconductor film 108b can be formed using a wet etching apparatus by using a chemical solution for the etching gas 138, for example. It may be processed.
  • the conductive film 112 and the second oxide semiconductor film 108b were processed using a dry etching apparatus rather than the conductive film 112 and the second oxide semiconductor film 108b were processed using a wet etching apparatus. This is more preferable because a finer pattern can be formed.
  • the oxide semiconductor film 108 includes a first oxide semiconductor film 108a and a second oxide semiconductor film 108b having a depression (see FIGS. 29B-1 and 29B-2). ).
  • a chemical solution may be applied over the second oxide semiconductor film 108b and the conductive films 112a and 112b to clean the surface (back channel side) of the second oxide semiconductor film 108b.
  • the cleaning method include cleaning using a chemical solution such as phosphoric acid.
  • a chemical solution such as phosphoric acid.
  • impurities attached to the surface of the second oxide semiconductor film 108b eg, elements contained in the conductive films 112a and 112b
  • the cleaning is not necessarily performed, and in some cases, the cleaning may not be performed.
  • the second oxide semiconductor film 108b includes a second region having a thickness smaller than that of the first oxide semiconductor film 108a when the conductive films 112a and 112b are formed and / or in the cleaning step.
  • insulating films 114 and 116 are formed over the oxide semiconductor film 108 and the conductive films 112a and 112b (see FIGS. 29C-1 and 29C-2).
  • the insulating film 116 is preferably formed continuously without being exposed to the air.
  • the insulating film 114 and the insulating film are formed by continuously forming the insulating film 116 by adjusting one or more of the flow rate, pressure, high frequency power, and substrate temperature of the source gas without opening to the atmosphere.
  • the concentration of impurities derived from atmospheric components can be reduced at the interface 116, and oxygen contained in the insulating films 114 and 116 can be transferred to the oxide semiconductor film 108, so that the amount of oxygen vacancies in the oxide semiconductor film 108 can be reduced. Can be reduced.
  • a silicon oxynitride film can be formed by a PECVD method.
  • a deposition gas and an oxidation gas containing silicon as the source gas.
  • the deposition gas containing silicon include silane, disilane, trisilane, and fluorinated silane.
  • the oxidizing gas include dinitrogen monoxide and nitrogen dioxide.
  • the flow rate of the oxidizing gas is more than 20 times and less than 100 times, preferably 40 times or more and 80 times or less, and the pressure in the processing chamber is less than 100 Pa, preferably 50 Pa or less with respect to the flow rate of the deposition gas.
  • the insulating film 114 contains nitrogen and has a small amount of defects.
  • the temperature at which the substrate 102 is held is 220 ° C.
  • silane with a flow rate of 50 sccm and dinitrogen monoxide with a flow rate of 2000 sccm are used as source gases
  • the pressure in the processing chamber is 20 Pa
  • parallel plates A silicon oxynitride film is formed by a PECVD method in which high-frequency power supplied to the electrode is 13.56 MHz and 100 W (power density is 1.6 ⁇ 10 ⁇ 2 W / cm 2 ).
  • a substrate placed in a processing chamber evacuated by a PECVD apparatus is held at 180 ° C. or higher and 350 ° C. or lower, and a raw material gas is introduced into the processing chamber so that the pressure in the processing chamber is 100 Pa or higher and 250 Pa or lower. , more preferably not more than 200Pa than 100 Pa, the electrode provided in the processing chamber 0.17 W / cm 2 or more 0.5 W / cm 2 or less, more preferably 0.25 W / cm 2 or more 0.35 W / cm 2 or less of A silicon oxide film or a silicon oxynitride film is formed depending on conditions for supplying high-frequency power.
  • the oxygen content in the insulating film 116 is higher than the stoichiometric composition.
  • a film formed at the above substrate temperature since the bonding force between silicon and oxygen is weak, part of oxygen in the film is released by heat treatment in a later step. As a result, an oxide insulating film containing more oxygen than that in the stoichiometric composition and from which part of oxygen is released by heating can be formed.
  • the step of forming the insulating film 116 is performed at a temperature of 180 ° C. or higher and 350 ° C. or lower with a PECVD apparatus, and the temperature of the step of forming the insulating film 116 is highest during the manufacturing steps of the transistors 100 and 200. preferable.
  • the insulating film 116 is formed at a temperature of 350 ° C.
  • the transistors 100 and 200 can be directly formed over a flexible substrate or the like.
  • the insulating film 114 serves as a protective film of the oxide semiconductor film 108. Therefore, the insulating film 116 can be formed using high-frequency power with high power density while reducing damage to the oxide semiconductor film 108.
  • the amount of defects in the insulating film 116 can be reduced by increasing the flow rate of the deposition gas containing silicon with respect to the oxidizing gas under the deposition conditions of the insulating film 116.
  • An oxide insulating layer with a small amount of defects that is preferably 1.5 ⁇ 10 17 spins / cm 3 or less can be formed. As a result, the reliability of the transistor can be improved.
  • heat treatment may be performed after the insulating films 114 and 116 are formed.
  • nitrogen oxides contained in the insulating films 114 and 116 can be reduced.
  • part of oxygen contained in the insulating films 114 and 116 is moved to the oxide semiconductor film 108 by the heat treatment, so that the amount of oxygen vacancies contained in the oxide semiconductor film 108 can be reduced.
  • the temperature of heat treatment for the insulating films 114 and 116 is typically 150 ° C to 350 ° C inclusive.
  • the heat treatment may be performed in an atmosphere of nitrogen, oxygen, ultra-dry air (air with a water content of 20 ppm or less, preferably 1 ppm or less, preferably 10 ppb or less), or a rare gas (such as argon or helium).
  • a rare gas such as argon or helium.
  • an electric furnace, an RTA apparatus, or the like can be used for the heat treatment in which hydrogen, water, or the like is preferably not contained in the nitrogen, oxygen, ultra-dry air, or the rare gas.
  • heat treatment is performed at 350 ° C. for one hour in a nitrogen atmosphere. Note that in the step of forming the transistors 100 and 200, the temperature at which the insulating film 116 is formed needs to be highest, and a temperature equivalent to the temperature at which the insulating film 116 is formed may be performed in different steps.
  • the oxide conductive film 131 is formed over the insulating film 116 (see FIGS. 29D-1 and 29D-2).
  • the oxide conductive film 131 includes oxygen and a metal (at least one selected from indium, zinc, titanium, aluminum, tungsten, tantalum, and molybdenum).
  • the oxide conductive film 131 can be formed by a sputtering method.
  • the thickness of the oxide conductive film 131 is preferably 1 nm to 20 nm, or 2 nm to 10 nm.
  • ITSO indium tin oxide to which silicon oxide with a thickness of 5 nm is added is used as the oxide conductive film 131.
  • oxygen 139 is added to the insulating films 114 and 116 and the oxide semiconductor film 108 through the oxide conductive film 131. (See FIGS. 30A-1 and A-2).
  • oxygen 139 can be effectively added to the insulating films 114 and 116 and the oxide semiconductor film 108 by applying a bias to the substrate side.
  • the bias for example, the power density may be 1 W / cm 2 or more and 5 W / cm 2 or less.
  • the oxide conductive film 131 is removed with an etchant 142 (see FIGS. 30B-1 and 30B-2).
  • a dry etching method As a method for removing the oxide conductive film 131, a dry etching method, a wet etching method, a method in which the dry etching method and the wet etching method are combined, or the like can be given.
  • the etchant 142 is an etching gas
  • the etchant 142 is a chemical solution.
  • the oxide conductive film 131 is removed by a wet etching method.
  • the insulating film 118 is formed over the insulating film 116 (see FIGS. 30C-1 and 30C-2).
  • heat treatment is performed before the insulating film 118 is formed or after the insulating film 118 is formed, so that excess oxygen contained in the insulating films 114 and 116 is diffused into the oxide semiconductor film 108. Oxygen deficiency can be compensated.
  • excess oxygen contained in the insulating films 114 and 116 can be diffused into the oxide semiconductor film 108 to fill oxygen vacancies in the oxide semiconductor film 108. .
  • the substrate temperature be 180 ° C. or higher and 350 ° C. or lower because a dense film can be formed.
  • a silicon nitride film is formed as the insulating film 118 by a PECVD method
  • a deposition gas containing silicon, nitrogen, and ammonia as a source gas.
  • ammonia is dissociated in the plasma and active species are generated.
  • the active species breaks the bond between silicon and hydrogen contained in the deposition gas containing silicon and the triple bond of nitrogen. As a result, the bonding between silicon and nitrogen is promoted, the bonding between silicon and hydrogen is small, the defects are few, and a dense silicon nitride film can be formed.
  • the flow rate ratio of nitrogen to ammonia is preferably 5 or more and 50 or less and 10 or more and 50 or less.
  • a silicon nitride film with a thickness of 50 nm is formed using a silane, nitrogen, and ammonia as source gases using a PECVD apparatus.
  • the flow rates are 50 sccm for silane, 5000 sccm for nitrogen, and 100 sccm for ammonia.
  • the processing chamber pressure is 100 Pa
  • the substrate temperature is 350 ° C.
  • high frequency power of 1000 W is supplied to the parallel plate electrodes using a high frequency power source of 27.12 MHz.
  • PECVD apparatus is a PECVD apparatus of a parallel plate type electrode area is 6000 cm 2, which is in terms 1.7 ⁇ 10 -1 W / cm 2 to the power per unit area power supplied (power density).
  • the transistor 100 illustrated in FIG. 19 and the transistor 200 illustrated in FIG. 20 can be formed.
  • FIG. 31 is a cross-sectional view illustrating a method for manufacturing a transistor.
  • 31A, 31C, 31E, and 31G are cross-sectional views in the channel length direction during the manufacture of the transistor 170.
  • FIGS. 31B, 31D, 31F, and 31H are transistors. It is sectional drawing of the channel width direction in the middle of preparation of 170.
  • FIG. 31A, 31C, 31E, and 31G are cross-sectional views in the channel length direction during the manufacture of the transistor 170.
  • FIGS. 31B, 31D, 31F, and 31H are transistors. It is sectional drawing of the channel width direction in the middle of preparation of 170.
  • the dual-gate Loff transistor and the Lov transistor can be separately formed by changing the pattern of the first gate electrode, the second gate electrode, the oxide semiconductor, the source electrode, the drain electrode, and the like. is there. Therefore, a Loff transistor and a Lov transistor can be manufactured using the same manufacturing method. Therefore, a manufacturing process described below can be applied to both a Loff transistor and a Lov transistor in the following.
  • steps similar to those for manufacturing the transistors 100 and 200 described above are performed, and the conductive film 104, the insulating films 106 and 107, the oxide semiconductor film 108, and the conductive film are formed over the substrate 102.
  • Films 112a and 112b and insulating films 114, 116, and 118 are formed (see FIGS. 31A and 31B).
  • a mask is formed over the insulating film 118 by a lithography process, and an opening 142 c is formed in a desired region of the insulating films 114, 116, and 118. Further, a mask is formed over the insulating film 118 by a lithography process, and openings 142 a and 142 b are formed in desired regions of the insulating films 106, 107, 114, 116, and 118. Note that the opening 142c is formed so as to reach the conductive film 112b. The openings 142a and 142b are formed so as to reach the conductive film 104, respectively (see FIGS. 31C and 31D).
  • the openings 142a and 142b and the opening 142c may be formed in the same process or in different processes. In the case where the openings 142a and 142b and the opening 142c are formed in the same process, for example, a gray-tone mask or a half-tone mask can be used. Further, the openings 142a and 142b may be formed in a plurality of times. For example, the insulating films 106 and 107 are processed, and then the insulating films 114, 116, and 118 are processed.
  • a conductive film 120 is formed over the insulating film 118 so as to cover the openings 142a, 142b, and 142c (see FIGS. 31E and 31F).
  • the conductive film 120 for example, a material containing one kind selected from indium (In), zinc (Zn), and tin (Sn) can be used.
  • the conductive film 120 includes indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium tin oxide (ITO), A light-transmitting conductive material such as indium zinc oxide or indium tin oxide added with silicon oxide (ITSO) can be used.
  • the conductive film 120 can be formed by, for example, a sputtering method. In this embodiment, an ITSO film with a thickness of 110 nm is formed by a sputtering method.
  • a mask is formed over the conductive film 120 by a lithography process, and the conductive film 112 is processed into a desired shape, so that the conductive films 120a and 120b are formed (see FIGS. 31G and 31H).
  • Examples of a method for forming the conductive films 120a and 120b include a dry etching method, a wet etching method, or a method in which the dry etching method and the wet etching method are combined.
  • the conductive film 120 is processed into the conductive films 120a and 120b by a wet etching method.
  • the transistor 170 illustrated in FIG. 23 can be manufactured.
  • FIG. 24 can be manufactured using a similar process.
  • FIG. 23 and FIG. 24 are different in the shape of the conductive film 120b functioning as the second gate electrode.
  • a transistor 172 which is a Lov transistor illustrated in FIG. 25 can be manufactured using a similar process.
  • a transistor 170 illustrated in FIG. 23 and a transistor 172 illustrated in FIG. 25 are different in the shape of the conductive film 104 functioning as the first gate electrode and the conductive film 120b functioning as the second gate electrode.
  • FIG. 32 illustrates a method for manufacturing the transistor 172 illustrated in FIGS.
  • An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor.
  • a non-single-crystal oxide semiconductor a CAAC-OS (c-axis-aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), a pseudo-amorphous oxide semiconductor (a-like oxide OS) : Amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
  • oxide semiconductors are classified into amorphous oxide semiconductors and other crystalline oxide semiconductors.
  • a crystalline oxide semiconductor include a single crystal oxide semiconductor, a CAAC-OS, a polycrystalline oxide semiconductor, and an nc-OS.
  • Amorphous structures are generally isotropic, have no heterogeneous structure, are metastable, have no fixed atomic arrangement, have a flexible bond angle, have short-range order, but long-range order It is said that it does not have.
  • a stable oxide semiconductor cannot be called a complete amorphous oxide semiconductor.
  • an oxide semiconductor that is not isotropic (for example, has a periodic structure in a minute region) cannot be called a complete amorphous oxide semiconductor.
  • an a-like OS is not isotropic but has an unstable structure having a void (also referred to as a void). In terms of being unstable, a-like OS is physically similar to an amorphous oxide semiconductor.
  • CAAC-OS First, the CAAC-OS will be described.
  • a CAAC-OS is a kind of oxide semiconductor having a plurality of c-axis aligned crystal parts (also referred to as pellets).
  • CAAC-OS is analyzed by X-ray diffraction (XRD: X-Ray Diffraction)
  • XRD X-ray Diffraction
  • CAAC-OS having an InGaZnO 4 crystal classified into the space group R-3m is subjected to structural analysis by an out-of-plane method
  • a diffraction angle (2 ⁇ ) as illustrated in FIG. Shows a peak near 31 °. Since this peak is attributed to the (009) plane of the InGaZnO 4 crystal, in CAAC-OS, the crystal has a c-axis orientation, and the plane on which the c-axis forms a CAAC-OS film (formation target) It can also be confirmed that it faces a direction substantially perpendicular to the upper surface.
  • a peak may also appear when 2 ⁇ is around 36 °.
  • the peak where 2 ⁇ is around 36 ° is attributed to the crystal structure classified into the space group Fd-3m. Therefore, the CAAC-OS preferably does not show the peak.
  • FIG. 33E shows a diffraction pattern obtained when an electron beam with a probe diameter of 300 nm is incident on the same sample in a direction perpendicular to the sample surface.
  • a ring-shaped diffraction pattern is confirmed from FIG. Therefore, it can be seen that the a-axis and the b-axis of the pellet included in the CAAC-OS have no orientation even by electron diffraction using an electron beam with a probe diameter of 300 nm.
  • the first ring in FIG. 33E is considered to be caused by the (010) plane and the (100) plane of the InGaZnO 4 crystal.
  • the second ring in FIG. 33E is considered to be due to the (110) plane and the like.
  • FIG. 34A shows a high-resolution TEM image of a cross section of the CAAC-OS observed from a direction substantially parallel to the sample surface.
  • a spherical aberration correction function was used for observation of the high-resolution TEM image.
  • a high-resolution TEM image using the spherical aberration correction function is particularly referred to as a Cs-corrected high-resolution TEM image.
  • the Cs-corrected high resolution TEM image can be observed, for example, with an atomic resolution analytical electron microscope JEM-ARM200F manufactured by JEOL Ltd.
  • FIG. 34A shows a pellet that is a region where metal atoms are arranged in a layered manner. It can be seen that the size of one pellet is 1 nm or more and 3 nm or more. Therefore, the pellet can also be referred to as a nanocrystal (nc).
  • the CAAC-OS can also be referred to as an oxide semiconductor including CANC (C-Axis aligned nanocrystals).
  • CANC C-Axis aligned nanocrystals
  • FIGS. 34B and 34C show Cs-corrected high-resolution TEM images of the plane of the CAAC-OS observed from the direction substantially perpendicular to the sample surface.
  • FIGS. 34D and 34E are images obtained by performing image processing on FIGS. 34B and 34C, respectively.
  • an image processing method will be described.
  • an FFT image is obtained by performing Fast Fourier Transform (FFT) processing on FIG.
  • FFT Fast Fourier Transform
  • IFFT inverse fast Fourier transform
  • the image acquired in this way is called an FFT filtered image.
  • the FFT filtered image is an image obtained by extracting periodic components from the Cs-corrected high-resolution TEM image, and shows a lattice arrangement.
  • FIG. 34D the portion where the lattice arrangement is disturbed is indicated by a broken line.
  • a region surrounded by a broken line is one pellet.
  • the location shown with the broken line is the connection part of a pellet and a pellet. Since the broken line has a hexagonal shape, it can be seen that the pellet has a hexagonal shape.
  • the shape of a pellet is not necessarily a regular hexagonal shape, and is often a non-regular hexagonal shape.
  • FIG. 34 (E) a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned is indicated by a dotted line, and the change in the orientation of the lattice arrangement is shown. It is indicated by a broken line.
  • a clear crystal grain boundary cannot be confirmed even in the vicinity of the dotted line.
  • the CAAC-OS has a c-axis alignment and a crystal structure in which a plurality of pellets (nanocrystals) are connected in the ab plane direction to have a strain. Therefore, the CAAC-OS can also be referred to as CAAcrystal (c-axis-aligned ab-plane-anchored crystal).
  • the CAAC-OS is an oxide semiconductor with high crystallinity. Since the crystallinity of an oxide semiconductor may be deteriorated by entry of impurities, generation of defects, or the like, in reverse, the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies).
  • the impurity means an element other than the main components of the oxide semiconductor, such as hydrogen, carbon, silicon, or a transition metal element.
  • an element such as silicon which has a stronger bonding force with oxygen than a metal element included in an oxide semiconductor, disturbs the atomic arrangement of the oxide semiconductor by depriving the oxide semiconductor of oxygen, thereby reducing crystallinity. It becomes a factor.
  • heavy metals such as iron and nickel, argon, carbon dioxide, and the like have large atomic radii (or molecular radii), which disturbs the atomic arrangement of the oxide semiconductor and decreases crystallinity.
  • an oxide semiconductor has impurities or defects, characteristics may fluctuate due to light, heat, or the like.
  • an impurity contained in the oxide semiconductor might serve as a carrier trap or a carrier generation source.
  • oxygen vacancies in the oxide semiconductor may serve as carrier traps or may serve as carrier generation sources by capturing hydrogen.
  • a CAAC-OS with few impurities and oxygen vacancies is an oxide semiconductor with low carrier density. Specifically, less than 8 ⁇ 10 11 atoms / cm 3, preferably 1 ⁇ 10 11 / cm less than 3, more preferably less than 1 ⁇ 10 10 atoms / cm 3, 1 ⁇ 10 -9 / cm 3 or An oxide semiconductor having the above carrier density can be obtained. Such an oxide semiconductor is referred to as a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor.
  • the CAAC-OS has a low impurity concentration and a low density of defect states. That is, it can be said that the oxide semiconductor has stable characteristics.
  • nc-OS is analyzed by XRD.
  • XRD X-ray diffraction
  • FIG. 35B shows a diffraction pattern (nanobeam electron diffraction pattern) obtained when an electron beam with a probe diameter of 1 nm is incident on the same sample. From FIG. 35B, a plurality of spots are observed in the ring-shaped region. Therefore, nc-OS does not confirm order when an electron beam with a probe diameter of 50 nm is incident, but confirms order when an electron beam with a probe diameter of 1 nm is incident.
  • the nc-OS has a highly ordered region, that is, a crystal in a thickness range of less than 10 nm. Note that there are some regions where a regular electron diffraction pattern is not observed because the crystal faces in various directions.
  • FIG. 35D shows a Cs-corrected high-resolution TEM image of a cross section of the nc-OS observed from a direction substantially parallel to the formation surface.
  • the nc-OS has a region in which a crystal part can be confirmed, such as a portion indicated by an auxiliary line, and a region in which a clear crystal part cannot be confirmed in a high-resolution TEM image.
  • a crystal part included in the nc-OS has a size of 1 nm to 10 nm, particularly a size of 1 nm to 3 nm in many cases. Note that an oxide semiconductor in which the size of a crystal part is greater than 10 nm and less than or equal to 100 nm is sometimes referred to as a microcrystalline oxide semiconductor.
  • the nc-OS may not be able to clearly confirm a crystal grain boundary in a high-resolution TEM image.
  • the nanocrystal may have the same origin as the pellet in the CAAC-OS. Therefore, the crystal part of nc-OS is sometimes referred to as a pellet below.
  • the nc-OS has a periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different pellets. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
  • nc-OS is an oxide semiconductor having RANC (Random Aligned nanocrystals), or an oxide having NANC (Non-Aligned nanocrystals). It can also be called a semiconductor.
  • the nc-OS is an oxide semiconductor that has higher regularity than an amorphous oxide semiconductor. Therefore, the nc-OS has a lower density of defect states than an a-like OS or an amorphous oxide semiconductor. Note that the nc-OS does not have regularity in crystal orientation between different pellets. Therefore, the nc-OS has a higher density of defect states than the CAAC-OS.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and an amorphous oxide semiconductor.
  • FIG. 36 shows a high-resolution cross-sectional TEM image of the a-like OS.
  • FIG. 36A is a high-resolution cross-sectional TEM image of the a-like OS at the start of electron irradiation.
  • FIG. 36B is a high-resolution cross-sectional TEM image of the a-like OS after irradiation with electrons (e ⁇ ) of 4.3 ⁇ 10 8 e ⁇ / nm 2 .
  • electrons (e ⁇ ) of 4.3 ⁇ 10 8 e ⁇ / nm 2 .
  • the a-like OS Since it has a void, the a-like OS has an unstable structure.
  • the a-like OS has an unstable structure as compared with the CAAC-OS and the nc-OS, a change in structure due to electron irradiation is shown.
  • a-like OS, nc-OS, and CAAC-OS are prepared. Each sample is an In—Ga—Zn oxide.
  • a high-resolution cross-sectional TEM image of each sample is acquired.
  • Each sample has a crystal part by a high-resolution cross-sectional TEM image.
  • a unit cell of an InGaZnO 4 crystal has a structure in which three In—O layers and six Ga—Zn—O layers have a total of nine layers stacked in the c-axis direction.
  • the spacing between these adjacent layers is about the same as the lattice spacing (also referred to as d value) of the (009) plane, and the value is determined to be 0.29 nm from crystal structure analysis. Therefore, in the following, a portion where the interval between lattice fringes is 0.28 nm or more and 0.30 nm or less is regarded as a crystal part of InGaZnO 4 .
  • the lattice fringes correspond to the ab plane of the InGaZnO 4 crystal.
  • FIG. 37 shows an example in which the average size of the crystal parts (22 to 30 locations) of each sample was investigated. Note that the length of the lattice stripes described above is the size of the crystal part. From FIG. 37, it can be seen that in the a-like OS, the crystal part becomes larger in accordance with the cumulative dose of electrons related to the acquisition of the TEM image and the like. From FIG. 37, the crystal part (also referred to as the initial nucleus), which was about 1.2 nm in the initial observation by TEM, has a cumulative electron (e ⁇ ) irradiation dose of 4.2 ⁇ 10 8 e ⁇ / nm. In FIG. 2 , it can be seen that the crystal has grown to a size of about 1.9 nm.
  • FIG. 37 indicates that the crystal part sizes of the nc-OS and the CAAC-OS are approximately 1.3 nm and 1.8 nm, respectively, regardless of the cumulative electron dose.
  • a Hitachi transmission electron microscope H-9000NAR was used for electron beam irradiation and TEM observation.
  • the electron beam irradiation conditions were an acceleration voltage of 300 kV, a current density of 6.7 ⁇ 10 5 e ⁇ / (nm 2 ⁇ s), and an irradiation region diameter of 230 nm.
  • the crystal part may be grown by electron irradiation.
  • the crystal part is hardly grown by electron irradiation. That is, it can be seen that the a-like OS has an unstable structure as compared with the nc-OS and the CAAC-OS.
  • the a-like OS has a lower density than the nc-OS and the CAAC-OS.
  • the density of the a-like OS is 78.6% or more and less than 92.3% of the density of the single crystal having the same composition.
  • the density of the nc-OS and the density of the CAAC-OS are 92.3% or more and less than 100% of the density of the single crystal having the same composition.
  • An oxide semiconductor that is less than 78% of the density of a single crystal is difficult to form.
  • the density of single crystal InGaZnO 4 having a rhombohedral structure is 6.357 g / cm 3 .
  • the density of a-like OS is 5.0 g / cm 3 or more and less than 5.9 g / cm 3.
  • the density of the nc-OS and the density of the CAAC-OS is 5.9 g / cm 3 or more and 6.3 g / less than cm 3 .
  • oxide semiconductors have various structures and various properties.
  • the oxide semiconductor may be a stacked film including two or more of an amorphous oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS, for example.
  • FIG. 38A is a schematic diagram of a film formation chamber.
  • the CAAC-OS can be formed by a sputtering method.
  • the substrate 5220 and the target 5230 are arranged to face each other.
  • a heating mechanism 5260 is provided below the substrate 5220.
  • the target 5230 is bonded to the backing plate.
  • a plurality of magnets are arranged at positions facing the target 5230 via the backing plate.
  • a sputtering method that uses a magnetic field to increase the deposition rate is called a magnetron sputtering method.
  • a distance d (also referred to as a target-substrate distance (T-S distance)) between the substrate 5220 and the target 5230 is 0.01 m or more and 1 m or less, preferably 0.02 m or more and 0.5 m or less.
  • the film formation chamber is mostly filled with a film forming gas (for example, oxygen, argon, or a mixed gas containing oxygen at a ratio of 5% by volume or more), and is 0.01 Pa to 100 Pa, preferably 0.1 Pa to 10 Pa. Controlled.
  • a high-density plasma region is formed in the vicinity of the target 5230 by a magnetic field.
  • ions 5201 are generated by ionizing the deposition gas.
  • the ion 5201 is, for example, an oxygen cation (O + ) or an argon cation (Ar + ).
  • the target 5230 has a polycrystalline structure having a plurality of crystal grains, and any one of the crystal grains includes a cleavage plane.
  • FIG. 39 illustrates a crystal structure of InMZnO 4 (the element M is, for example, aluminum, gallium, yttrium, or tin) included in the target 5230.
  • FIG. 39 shows the crystal structure of InMZnO 4 when observed from the direction parallel to the b-axis.
  • a repulsive force is generated between two adjacent M—Zn—O layers because the oxygen atom has a negative charge. Therefore, the InMZnO 4 crystal has a cleavage plane in the opening of two adjacent M-Zn-O layers.
  • the ions 5201 generated in the high-density plasma region are accelerated toward the target 5230 by the electric field and eventually collide with the target 5230.
  • the pellet 5200 which is a flat or pellet-like sputtered particle is peeled off from the cleavage plane (see FIG. 38A).
  • the pellet 5200 is a portion sandwiched between two cleavage planes shown in FIG. Therefore, when only the pellet 5200 is extracted, the cross section becomes as shown in FIG. 38B and the upper surface becomes as shown in FIG. 38C.
  • the structure of the pellet 5200 may be distorted by the impact of the collision of the ions 5201.
  • the particles 5203 are also ejected from the target 5230 as the pellet 5200 is peeled off.
  • a particle 5203 has an aggregate of one atom or several atoms. Therefore, the particles 5203 can also be referred to as atomic particles.
  • the pellet 5200 is a sputtered particle in the form of a flat plate or a pellet having a triangular plane, for example, a regular triangular plane.
  • the pellet 5200 is a flat or pellet-like sputtered particle having a hexagonal plane, for example, a regular hexagonal plane.
  • the shape of the pellet 5200 is not limited to a triangle or a hexagon.
  • the thickness of the pellet 5200 is determined according to the type of deposition gas.
  • the pellet 5200 has a thickness of 0.4 nm to 1 nm, preferably 0.6 nm to 0.8 nm.
  • the pellet 5200 has a width of 1 nm to 3 nm, preferably 1.2 nm to 2.5 nm.
  • the ion 5201 is caused to collide with the target 5230 including an In-M-Zn oxide. Then, the pellet 5200 having three layers of an M—Zn—O layer, an In—O layer, and an M—Zn—O layer is peeled off.
  • the particles 5203 are also ejected from the target 5230 as the pellet 5200 is peeled off.
  • a particle 5203 has an aggregate of one atom or several atoms. Therefore, the particles 5203 can also be referred to as atomic particles.
  • the surface When the pellet 5200 passes through the plasma 5240, the surface may be negatively or positively charged.
  • the pellet 5200 may receive a negative charge from O 2 ⁇ in the plasma 5240.
  • oxygen atoms on the surface of the pellet 5200 may be negatively charged.
  • the pellet 5200 may grow by being combined with indium, the element M, zinc, oxygen, or the like in the plasma 5240 when passing through the plasma 5240.
  • the pellets 5200 and the particles 5203 that have passed through the plasma 5240 reach the surface of the substrate 5220. Note that part of the particles 5203 has a small mass and may be discharged to the outside by a vacuum pump or the like.
  • the first pellet 5200 is deposited on the substrate 5220. Since the pellet 5200 has a flat plate shape, the pellet 5200 is deposited with the planar side facing the surface of the substrate 5220 (see FIG. 40A). At this time, the charge on the surface of the pellet 5200 on the substrate 5220 side is released through the substrate 5220.
  • the second pellet 5200 reaches the substrate 5220. At this time, since the surface of the first pellet 5200 and the surface of the second pellet 5200 are charged, forces that repel each other are generated (see FIG. 40B).
  • the second pellet 5200 is deposited on the surface of the substrate 5220 slightly away from the first pellet 5200 (see FIG. 40C).
  • innumerable pellets 5200 are deposited on the surface of the substrate 5220 by a thickness corresponding to one layer.
  • a region where the pellet 5200 is not deposited is generated between the pellet 5200 and another pellet 5200.
  • the particle 5203 reaches the surface of the substrate 5220 (see FIG. 40D).
  • the particles 5203 cannot be deposited on an active region such as the surface of the pellet 5200. Therefore, the pellet 5200 is deposited so as to fill an undeposited region. Then, the particles 5203 grow in the horizontal direction between the pellets 5200 (also referred to as lateral growth), whereby the pellets 5200 are connected. In this manner, the particles 5203 are deposited until a region where the pellet 5200 is not deposited is filled.
  • This mechanism is similar to the deposition mechanism of the atomic layer deposition (ALD) method.
  • one of the particles 5203 is bonded to one side surface of the first M-Zn-O layer.
  • one particle 5203 is bonded to one side surface of the In—O layer.
  • FIG. 41C there is a case where one particle 5203 is bonded and bonded to one side surface of the second M-Zn-O layer (second mechanism). Note that FIG. 41A, FIG. 41B, and FIG. 41C may be connected by simultaneous occurrence (third mechanism).
  • the above three types are considered as the mechanism of the lateral growth of the particles 5203 between the pellets 5200.
  • the particles 5203 grow laterally between the pellets 5200 by other mechanisms.
  • the formation of crystal grain boundaries is suppressed by filling the spaces between the plurality of pellets 5200 while laterally growing the particles 5203.
  • the particles 5203 smoothly connect between the plurality of pellets 5200, different crystal structures are formed from single crystals and polycrystals.
  • a crystal structure having strain is formed between minute crystal regions (pellets 5200).
  • the region between the crystal regions is a distorted crystal region, it is considered inappropriate to refer to the region as an amorphous structure.
  • a first layer having the same thickness as the pellet 5200 is formed.
  • a new first pellet 5200 is deposited on the first layer.
  • a second layer is then formed. Further, by repeating this, a thin film structure having a stacked body is formed (see FIG. 38D).
  • the manner in which the pellets 5200 are deposited also varies depending on the surface temperature of the substrate 5220 and the like.
  • the pellet 5200 undergoes migration on the surface of the substrate 5220.
  • the proportion of the pellet 5200 and another pellet 5200 that are connected without the particle 5203 interposed therebetween increases, so that a CAAC-OS with high orientation is obtained.
  • the surface temperature of the substrate 5220 in forming the CAAC-OS is 100 ° C. or higher and lower than 500 ° C., preferably 140 ° C. or higher and lower than 450 ° C., more preferably 170 ° C. or higher and lower than 400 ° C. Accordingly, it can be seen that even when a large-area substrate of the eighth generation or higher is used as the substrate 5220, warping or the like hardly occurs.
  • the pellet 5200 when the surface temperature of the substrate 5220 is low, the pellet 5200 is less likely to cause migration on the surface of the substrate 5220. As a result, the pellets 5200 are stacked to form an nc-OS (nanocrystalline Oxide Semiconductor) with low orientation (see FIG. 42). In the nc-OS, since the pellet 5200 is negatively charged, the pellet 5200 may be deposited at a constant interval. Therefore, although the orientation is low, a slight regularity results in a dense structure as compared with an amorphous oxide semiconductor.
  • nc-OS nanocrystalline Oxide Semiconductor
  • one large pellet may be formed when the gap between pellets is extremely small.
  • the inside of one large pellet has a single crystal structure.
  • the size of the pellet may be 10 nm to 200 nm, 15 nm to 100 nm, or 20 nm to 50 nm when viewed from above.
  • the pellet 5200 is deposited on the surface of the substrate 5220 by the above model. Even when the formation surface does not have a crystal structure, a CAAC-OS film can be formed, which indicates that the growth mechanism is different from that of epitaxial growth.
  • the CAAC-OS and the nc-OS can form a film evenly even when the glass substrate has a large area.
  • the CAAC-OS can be formed even when the surface of the substrate 5220 (formation surface) has an amorphous structure (eg, amorphous silicon oxide).
  • the pellets 5200 are arranged along the shape.
  • FIG. 43 is a top view illustrating an example of the display device.
  • a display device 700 illustrated in FIG. 43 includes a pixel portion 702 provided over a first substrate 701, a source driver circuit portion 704 and a gate driver circuit portion 706 provided over the first substrate 701, a pixel portion 702,
  • the sealant 712 is disposed so as to surround the source driver circuit portion 704 and the gate driver circuit portion 706, and the second substrate 705 is provided so as to face the first substrate 701.
  • the first substrate 701 and the second substrate 705 are sealed with a sealant 712. That is, the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 are sealed with the first substrate 701, the sealant 712, and the second substrate 705.
  • a display element is provided between the first substrate 701 and the second substrate 705.
  • the display device 700 is electrically connected to the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 in a region different from the region surrounded by the sealant 712 on the first substrate 701.
  • a connected FPC terminal portion 708 FPC: Flexible printed circuit
  • an FPC 716 is connected to the FPC terminal portion 708, and various signals are supplied to the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 by the FPC 716.
  • a signal line 710 is connected to each of the pixel portion 702, the source driver circuit portion 704, the gate driver circuit portion 706, and the FPC terminal portion 708.
  • Various signals and the like supplied by the FPC 716 are supplied to the pixel portion 702, the source driver circuit portion 704, the gate driver circuit portion 706, and the FPC terminal portion 708 through the signal line 710.
  • a plurality of gate driver circuit portions 706 may be provided in the display device 700.
  • the display device 700 an example in which the source driver circuit portion 704 and the gate driver circuit portion 706 are formed over the same first substrate 701 as the pixel portion 702 is shown; however, the display device 700 is not limited to this structure.
  • only the gate driver circuit portion 706 may be formed on the first substrate 701, or only the source driver circuit portion 704 may be formed on the first substrate 701.
  • a substrate on which a source driver circuit, a gate driver circuit, or the like is formed for example, a driver circuit substrate formed of a single crystal semiconductor film or a polycrystalline semiconductor film
  • a connection method of a separately formed drive circuit board is not particularly limited, and a COG (Chip On Glass) method, a wire bonding method, or the like can be used.
  • the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 included in the display device 700 include a plurality of transistors, and the transistor of one embodiment of the present invention can be used.
  • the display device 700 can include various elements.
  • the element include a liquid crystal element, an EL (electroluminescence) element (an EL element including an organic substance and an inorganic substance, an organic EL element, an inorganic EL element), an LED (white LED, red LED, green LED, blue LED, etc.), Display elements using transistors (transistors that emit light in response to current), electron-emitting devices, electronic ink, electrophoretic devices, grating light valves (GLV), plasma displays (PDP), and MEMS (micro electro mechanical systems) , Digital micromirror device (DMD), DMS (digital micro shutter), MIRASOL (registered trademark), IMOD (interference modulation) element, shutter type MEMS display element, optical interference type MEMS display element, elect Wetting element, a piezoelectric ceramic display, display using carbon nanotubes, such as, contrast, brightness, reflectance, etc.
  • EL electroluminescence
  • LED white LED, red LED, green LED, blue LED, etc.
  • An example of a display device using an EL element is an EL display.
  • a display device using an electron-emitting device there is a field emission display (FED), a SED type flat display (SED: Surface-conduction Electron-emitter Display), or the like.
  • FED field emission display
  • SED SED type flat display
  • a display device using a liquid crystal element there is a liquid crystal display (a transmissive liquid crystal display, a transflective liquid crystal display, a reflective liquid crystal display, a direct view liquid crystal display, a projection liquid crystal display) and the like.
  • An example of a display device using electronic ink or an electrophoretic element is electronic paper.
  • part or all of the pixel electrode may have a function as a reflective electrode.
  • part or all of the pixel electrode may have aluminum, silver, or the like.
  • a memory circuit such as an SRAM can be provided under the reflective electrode. Thereby, power consumption can be further reduced.
  • the color elements controlled by the pixels when performing color display are not limited to three colors of RGB (R represents red, G represents green, and B represents blue).
  • RGB red
  • G represents green
  • B represents blue
  • it may be composed of four pixels: an R pixel, a G pixel, a B pixel, and a W (white) pixel.
  • one color element may be configured by two colors of RGB, and two different colors may be selected and configured depending on the color element.
  • one or more colors such as yellow, cyan, and magenta may be added to RGB.
  • the size of the display area may be different for each dot of the color element.
  • the disclosed invention is not limited to a display device for color display, and can be applied to a display device for monochrome display.
  • a colored layer (also referred to as a color filter) may be used to display a full color display device using white light (W) in a backlight (organic EL element, inorganic EL element, LED, fluorescent lamp, or the like).
  • white light W
  • a backlight organic EL element, inorganic EL element, LED, fluorescent lamp, or the like.
  • red (R), green (G), blue (B), yellow (Y), and the like can be used in appropriate combination for the colored layer.
  • the colored layer the color reproducibility can be increased as compared with the case where the colored layer is not used.
  • white light in a region having no colored layer may be directly used for display by arranging a region having a colored layer and a region having no colored layer.
  • a decrease in luminance due to the colored layer can be reduced during bright display, and power consumption can be reduced by about 20% to 30%.
  • a self-luminous element such as an organic EL element or an inorganic EL element
  • R, G, B, Y, and white (W) may be emitted from elements having respective emission colors.
  • W white
  • power consumption may be further reduced as compared with the case where a colored layer is used.
  • FIGS. 44 is a cross-sectional view taken along one-dot chain line QR shown in FIG. 43 and has a configuration using an EL element as a display element.
  • a display device 700 illustrated in FIG. 44 includes a lead wiring portion 711, a pixel portion 702, a source driver circuit portion 704, and an FPC terminal portion 708. Further, the lead wiring portion 711 includes a signal line 710. In addition, the pixel portion 702 includes a transistor 750 and a capacitor 790. In addition, the source driver circuit portion 704 includes a transistor 752.
  • the above-described transistor can be used.
  • a transistor including an oxide semiconductor film which is highly purified and suppresses formation of oxygen vacancies can be used.
  • the transistor can reduce a current value in an off state (off-state current value). Therefore, the holding time of an electric signal such as an image signal can be increased, and the writing interval can be set longer in the power-on state. Therefore, since the frequency of the refresh operation can be reduced, there is an effect of suppressing power consumption.
  • the transistor exemplified in the above embodiment can be used as the transistor in the pixel portion.
  • a transistor used for the driver circuit portion it is preferable to use a Lov transistor having higher field effect mobility. Note that a Loff type transistor may be used for the driver circuit portion, or a Loff type transistor and a Lov type transistor may be mixed.
  • a Loff transistor and a Lov transistor can be separately formed by changing a pattern of a first gate electrode, a second gate electrode, a semiconductor film, a source electrode, a drain electrode, or the like.
  • the drive transistor, the selection transistor, the switching transistor, and the driver transistor used for the drive circuit portion can be formed on the same substrate. In other words, it is not necessary to use a semiconductor device formed of a silicon wafer or the like as a separate driving circuit, so that the number of parts of the display device can be reduced. Further, by using a switching transistor that functions as a switch in the pixel portion or a Loff type transistor as a selection transistor, parasitic capacitance can be reduced, so that the time constant during the switching operation of the pixel portion can be reduced. Accordingly, a display device with a large panel size or high definition can be manufactured.
  • the capacitor 790 has a structure having a dielectric between a pair of electrodes. More specifically, a conductive film formed in the same step as the conductive film functioning as the first gate electrode of the transistor 750 is used as one electrode of the capacitor 790, and a transistor is used as the other electrode of the capacitor 790. A conductive film functioning as a source electrode and a drain electrode 750 is used. As the dielectric sandwiched between the pair of electrodes, an insulating film functioning as a first gate insulating film of the transistor 750 is used.
  • insulating films 764, 766, 768, an oxide semiconductor film 767, and a planarization insulating film 770 are provided over the transistor 750, the transistor 752, and the capacitor 790.
  • the insulating films 764, 766, and 768 can be formed using a material and a manufacturing method similar to those of the insulating films 114, 116, and 118 described in the above embodiment, respectively.
  • the oxide semiconductor film 767 can be formed using a material and a manufacturing method similar to those of the oxide semiconductor film 117 described in the above embodiment.
  • an organic material having heat resistance such as polyimide resin, acrylic resin, polyimide amide resin, benzocyclobutene resin, polyamide resin, or epoxy resin can be used. Note that the planarization insulating film 770 may be formed by stacking a plurality of insulating films formed using these materials. Further, the planarization insulating film 770 may be omitted.
  • the signal line 710 is formed in the same process as the conductive film functioning as the source electrode and the drain electrode of the transistors 750 and 752.
  • the signal line 710 may be a conductive film formed in a step different from that of the source and drain electrodes of the transistors 750 and 752, for example, a conductive film functioning as a first gate electrode.
  • a material containing a copper element is used as the signal line 710, signal delay due to wiring resistance is small and display on a large screen is possible.
  • the FPC terminal portion 708 includes a connection electrode 760, an anisotropic conductive film 780, and an FPC 716.
  • the connection electrode 760 is formed in the same step as the conductive film functioning as the source and drain electrodes of the transistors 750 and 752.
  • the connection electrode 760 is electrically connected to a terminal included in the FPC 716 through an anisotropic conductive film 780.
  • first substrate 701 and the second substrate 705 for example, glass substrates can be used.
  • a flexible substrate may be used as the first substrate 701 and the second substrate 705.
  • the flexible substrate include a plastic substrate.
  • a structure body 778 is provided between the first substrate 701 and the second substrate 705.
  • the structure body 778 is a columnar spacer obtained by selectively etching an insulating film, and is provided to control the distance (cell gap) between the first substrate 701 and the second substrate 705.
  • a spherical spacer may be used as the structure body 778.
  • the structure body 778 is provided on the first substrate 701 side; however, the present invention is not limited to this.
  • a structure in which the structure body 778 is provided on the second substrate 705 side or a structure in which the structure body 778 is provided on both the first substrate 701 and the second substrate 705 may be employed.
  • a light-blocking film 738 functioning as a black matrix, a colored film 736 functioning as a color filter, and an insulating film 734 in contact with the light-blocking film 738 and the colored film 736 are provided.
  • a display device 700 illustrated in FIG. 44 includes a light-emitting element 782.
  • the light-emitting element 782 includes a conductive film 784, an EL layer 786, and a conductive film 788.
  • the display device 700 illustrated in FIG. 44 can display an image when the EL layer 786 included in the light-emitting element 782 emits light.
  • the conductive film 784 is connected to a conductive film functioning as a source electrode and a drain electrode of the transistor 750.
  • the conductive film 784 is formed over the planarization insulating film 770 and functions as a pixel electrode, that is, one electrode of a display element.
  • a conductive film that transmits visible light or a conductive film that reflects visible light can be used.
  • a material containing one kind selected from indium (In), zinc (Zn), and tin (Sn) may be used.
  • As the conductive film having reflectivity in visible light for example, a material containing aluminum or silver is preferably used.
  • an insulating film 730 is provided over the planarization insulating film 770 and the conductive film 784.
  • the insulating film 730 covers part of the conductive film 784.
  • the light-emitting element 782 has a top emission structure. Therefore, the conductive film 788 has a light-transmitting property and transmits light emitted from the EL layer 786.
  • the top emission structure is illustrated, but is not limited thereto. For example, a bottom emission structure in which light is emitted to the conductive film 784 side or a dual emission structure in which light is emitted to both the conductive film 784 and the conductive film 788 can be used.
  • a colored film 736 is provided at a position overlapping with the light emitting element 782, and a light shielding film 738 is provided at a position overlapping with the insulating film 730, the lead wiring portion 711, and the source driver circuit portion 704. Further, the coloring film 736 and the light shielding film 738 are covered with an insulating film 734. A space between the light emitting element 782 and the insulating film 734 is filled with a sealing film 732. Note that in the display device 700 illustrated in FIG. 44, the structure in which the colored film 736 is provided is illustrated, but the present invention is not limited to this. For example, in the case where the EL layer 786 is formed by separate coating, the coloring film 736 may not be provided.
  • a Loff transistor is illustrated as the transistor 750 in which the conductive film 784 of the light-emitting element 782 is connected to one of the source electrode and the drain electrode.
  • a Lov transistor may be used as the transistor 750.
  • the light emitting element and the Loff type transistor are connected, but the pixel configuration examples 1, 2, and 3 according to the first embodiment are modified example 1 In the configuration examples 4 and 5, the light emitting element and the Lov transistor are connected.
  • a display device illustrated in FIG. 45A includes a region having a pixel of a display element (hereinafter referred to as a pixel portion 502) and a circuit portion (hereinafter referred to as a pixel portion 502) that is disposed outside the pixel portion 502 and has a circuit for driving the pixel. , A driver circuit portion 504), a circuit having a function of protecting an element (hereinafter referred to as a protection circuit 506), and a terminal portion 507. Note that the protection circuit 506 may be omitted.
  • the pixel portion 502 includes pixels 501 for driving a plurality of display elements arranged in X rows (X is a natural number of 2 or more) and Y columns (Y is a natural number of 2 or more). Further, the pixel described in Embodiment 1 can be used as the pixel 501.
  • the driving circuit unit 504 outputs a signal for selecting a pixel (scanning signal) (hereinafter referred to as a gate driver 504a) and a circuit for supplying a signal (data signal) for driving a display element of the pixel (hereinafter referred to as a data signal). And a driver circuit such as a source driver 504b).
  • Part or all of the peristaltic circuit portion 504 is preferably formed over the same substrate as the pixel portion 502. Thereby, the number of parts and the number of terminals can be reduced.
  • part or all of the driver circuit portion 504 is formed by COG or TAB (Tape Automated Bonding). Can be implemented.
  • the gate driver 504a includes a shift register and the like.
  • the gate driver 504a receives a signal for driving the shift register via the terminal portion 507, and outputs a signal.
  • the gate driver 504a receives a start pulse signal, a clock signal, and the like and outputs a pulse signal.
  • the gate driver 504a has a function of controlling the potential of a wiring to which a scan signal is supplied (hereinafter referred to as scan lines GL_1 to GL_X).
  • scan lines GL_1 to GL_X a plurality of gate drivers 504a may be provided, and the scanning lines GL_1 to GL_X may be divided and controlled by the plurality of gate drivers 504a.
  • the gate driver 504a has a function of supplying an initialization signal.
  • the present invention is not limited to this, and the gate driver 504a can supply another signal.
  • FIG. 45A illustrates an example in which one pixel and two wirings are electrically connected, but any number of wirings that are electrically connected to one pixel may be used. For example, three wirings, three wirings, five wirings, or six wirings may be electrically connected. Further, a configuration in which seven or more wirings are electrically connected to one pixel may be employed. The number of wirings electrically connected to one pixel differs depending on the configuration of the pixel.
  • the source driver 504b includes a shift register and the like. In addition to a signal for driving the shift register, the source driver 504b receives a signal (image signal) as a source of a data signal through the terminal portion 507.
  • the source driver 504b has a function of generating a data signal to be written to the pixel 501 based on the image signal.
  • the source driver 504b has a function of controlling output of a data signal in accordance with a pulse signal obtained by inputting a start pulse, a clock signal, or the like.
  • the source driver 504b has a function of controlling the potential of a wiring to which a data signal is supplied (hereinafter referred to as data lines DL_1 to DL_Y).
  • the source driver 504b has a function of supplying an initialization signal.
  • the present invention is not limited to this, and the source driver 504b can supply another signal.
  • the source driver 504b is configured using, for example, a plurality of analog switches.
  • the source driver 504b can output a signal obtained by time-dividing the image signal as a data signal by sequentially turning on the plurality of analog switches. Further, the source driver 504b may be configured using a shift register or the like.
  • Each of the plurality of pixels 501 receives a pulse signal through one of a plurality of scanning lines GL to which a scanning signal is applied, and receives a data signal through one of the plurality of data lines DL to which a data signal is applied. Is done. Also.
  • Each of the plurality of pixels 501 is controlled to write and hold data of a data signal by the gate driver 504a.
  • the pixel 501 in the m-th row and the n-th column receives a pulse signal from the gate driver 504a via the scanning line GL_m (m is a natural number equal to or less than X), and the data line DL_n (n is a value corresponding to the potential of the scanning line GL_m).
  • a data signal is input from the source driver 504b via a natural number less than or equal to Y.
  • the protection circuit 506 illustrated in FIG. 45A is connected to, for example, the scanning line GL that is a wiring between the gate driver 504a and the pixel 501.
  • the protection circuit 506 is connected to the data line DL that is a wiring between the source driver 504 b and the pixel 501.
  • the protection circuit 506 can be connected to a wiring between the gate driver 504 a and the terminal portion 507.
  • the protection circuit 506 can be connected to a wiring between the source driver 504 b and the terminal portion 507.
  • the terminal portion 507 is a portion where a terminal for inputting a power supply, a control signal, and an image signal from an external circuit to the display device is provided.
  • the protection circuit 506 is a circuit that brings a wiring into a conductive state when a potential outside a certain range is applied to the wiring to which the protection circuit 506 is connected.
  • the configuration of the protection circuit 506 is not limited thereto, and for example, a configuration in which the protection circuit 506 is connected to the gate driver 504a or a configuration in which the protection circuit 506 is connected to the source driver 504b may be employed. Alternatively, the protection circuit 506 may be connected to the terminal portion 507.
  • FIG. 45A illustrates an example in which the driver circuit portion 504 is formed using the gate driver 504a and the source driver 504b; however, the present invention is not limited to this structure.
  • the gate driver 504a may be formed, and a substrate on which a separately prepared source driver circuit is formed (for example, a driver circuit substrate formed using a single crystal semiconductor film or a polycrystalline semiconductor film) may be mounted.
  • the pixel illustrated in Embodiment 1 can be used. Note that the number of wirings that electrically connect the gate driver 504a or the source driver 504b and the pixel varies with the configuration of each pixel.
  • the pixel 501 can have a structure illustrated in FIG.
  • a pixel 501 illustrated in FIG. 45B includes transistors 552 and 554, a capacitor 562, and a light-emitting element 572.
  • transistors 552 and 554, a capacitor 562, and a light-emitting element 572 For example, a Loff transistor can be used as the transistor 552, and a Lov transistor can be used as the transistor 554.
  • the transistor 552 can be referred to as a selection transistor, and the transistor 554 can be referred to as a drive transistor.
  • One of a source electrode and a drain electrode of the transistor 552 is electrically connected to a wiring to which a data signal is supplied (hereinafter referred to as a data line DL_n). Further, the gate electrode of the transistor 552 is electrically connected to a wiring to which a gate signal is supplied (hereinafter referred to as a scanning line GL_m).
  • the transistor 552 has a function of controlling data writing of the data signal by being turned on or off.
  • One of the pair of electrodes of the capacitor 562 is electrically connected to a wiring to which a potential is applied (hereinafter referred to as a potential supply line VL_a), and the other is electrically connected to the other of the source electrode and the drain electrode of the transistor 552. Is done.
  • the potential supply line VL_a may be referred to as a current supply line.
  • the capacitor 562 functions as a storage capacitor that stores written data.
  • One of an anode and a cathode of the light-emitting element 572 is electrically connected to the potential supply line VL_b, and the other is electrically connected to one of a source electrode and a drain electrode of the transistor 554.
  • the other of the source electrode and the drain electrode of the transistor 554 is electrically connected to the potential supply line VL_a. Further, the gate electrode of the transistor 554 is electrically connected to the other of the source electrode and the drain electrode of the transistor 552.
  • the light-emitting element 572 for example, an organic electroluminescence element (also referred to as an organic EL element) or the like can be used.
  • the light-emitting element 572 is not limited thereto, and an inorganic EL element made of an inorganic material may be used.
  • one of the potential supply line VL_a and the potential supply line VL_b is supplied with the high power supply potential VDD, and the other is supplied with the low power supply potential VSS.
  • the pixels 501 in each row are sequentially selected by the gate driver 504a illustrated in FIG. 45A, the transistors 552 are turned on, and data signal data is written.
  • the pixel 501 in which data is written is in a holding state when the transistor 552 is turned off. Further, the amount of current flowing between the source electrode and the drain electrode of the transistor 554 is controlled in accordance with the potential of the written data signal, and the light-emitting element 572 emits light with luminance corresponding to the amount of flowing current. By sequentially performing this for each row, an image can be displayed.
  • a parasitic capacitance C GD is generated in a region 580 where the GL_m line and the DL_n line overlap with each other as illustrated in FIG. Similarly to the parasitic capacitance of the transistor, if the parasitic capacitance CGD is large, the rise time is delayed, so that it is difficult to increase the definition of the panel. Therefore, it is preferable to reduce the capacitance between the GL_m line and the DL_n line.
  • an insulating film in the same layer as the insulating film 106 is interposed between the GL_m line and the DL_n line.
  • 106A and an insulating film 107A of the same layer as the insulating film 107 exist. It is preferable to insert an insulating film between the GL_m line and the DL_n line because the parasitic capacitance of the transistor can be reduced.
  • FIG. 46A shows a top view of the vicinity of the region 580 in FIG.
  • a cross-sectional view along Z1-Z2 in FIG. 46A is shown in FIG.
  • FIGS. 46A and 46B when the insulating film 106A, the insulating film 107A, and the insulating film 121 are stacked between the GL_m line and the DL_n line, the GL_m line and the DL_n line are insulated.
  • the thickness of the insulating film between the GL_m line and the DL_n line becomes thicker and the parasitic capacitance C GD between the GL_m line and the DL_n line becomes smaller than in the case of only the film 106A and the insulating film 107A.
  • a silicon oxide film, a silicon oxynitride film, a silicon nitride oxide film, a silicon nitride film, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, or the like can be used as the insulating film 121.
  • the insulating film 121 can be formed by a sputtering method, a CVD method (including a thermal CVD method, an MOCVD method, a PECVD method, or the like), an MBE method, an ALD method, a PLD method, or the like.
  • a CVD method including a thermal CVD method, an MOCVD method, a PECVD method, or the like
  • MBE method an MBE method
  • ALD method a PLD method
  • PLD method a PLD method, or the like.
  • a CVD method preferably a PECVD method, because the coverage can be improved.
  • thermal CVD, MOCVD or ALD is preferred.
  • a silicon carbonitride film can be used as the insulating film 121.
  • SiCN film silicon carbonitride film
  • USG Undoped Silicate Glass
  • BPSG Borosphorus Silicate Glass
  • BSG Borosicate Glass
  • USG, BPSG, and the like may be formed using an atmospheric pressure CVD method.
  • HSQ hydrogen silsesquioxane
  • a coating method for example, HSQ (hydrogen silsesquioxane) or the like may be formed using a coating method.
  • the insulating film 121 may be a stack of two or more layers.
  • USG may be stacked over an insulating film containing nitrogen and silicon.
  • a display module 8000 shown in FIG. 47 includes a touch panel 8004 connected to the FPC 8003, a display panel 8006 connected to the FPC 8005, a backlight 8007, a frame 8009, a printed circuit board 8010, and a battery between the upper cover 8001 and the lower cover 8002. 8011.
  • the display device of one embodiment of the present invention can be used for the display panel 8006, for example.
  • the shapes and dimensions of the upper cover 8001 and the lower cover 8002 can be changed as appropriate in accordance with the sizes of the touch panel 8004 and the display panel 8006.
  • a resistive touch panel or a capacitive touch panel can be used by being superimposed on the display panel 8006.
  • the counter substrate (sealing substrate) of the display panel 8006 can have a touch panel function.
  • an optical sensor can be provided in each pixel of the display panel 8006 to provide an optical touch panel.
  • the backlight 8007 has a light source 8008. Note that although the structure in which the light source 8008 is provided over the backlight 8007 is illustrated in FIG. For example, a light source 8008 may be provided at the end of the backlight 8007 and a light diffusing plate may be used. Note that in the case of using a self-luminous light-emitting element such as an organic EL element, or in the case of a reflective panel or the like, the backlight 8007 may not be provided.
  • the frame 8009 has a function as an electromagnetic shield for blocking electromagnetic waves generated by the operation of the printed board 8010 in addition to a protective function of the display panel 8006.
  • the frame 8009 may have a function as a heat sink.
  • the printed board 8010 includes a power supply circuit, a signal processing circuit for outputting a video signal and a clock signal.
  • a power supply for supplying power to the power supply circuit an external commercial power supply may be used, or a power supply using a battery 8011 provided separately may be used.
  • the battery 8011 can be omitted when a commercial power source is used.
  • the display module 8000 may be additionally provided with a member such as a polarizing plate, a retardation plate, or a prism sheet.
  • 48A to 48G illustrate electronic devices. These electronic devices include a housing 9000, a display portion 9001, a speaker 9003, operation keys 9005 (including a power switch or operation switch), a connection terminal 9006, and a sensor 9007 (force, displacement, position, speed, acceleration, angular velocity, Includes functions to measure rotation speed, distance, light, liquid, magnetism, temperature, chemical, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared ), A microphone 9008, and the like.
  • operation keys 9005 including a power switch or operation switch
  • connection terminal 9006 includes a connection terminal 9006
  • a sensor 9007 force, displacement, position, speed, acceleration, angular velocity, Includes functions to measure rotation speed, distance, light, liquid, magnetism, temperature, chemical, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared
  • a microphone 9008 and the
  • the electronic devices illustrated in FIGS. 48A to 48G can have a variety of functions. For example, a function for displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function for displaying a calendar, date or time, a function for controlling processing by various software (programs), Wireless communication function, function for connecting to various computer networks using the wireless communication function, function for transmitting or receiving various data using the wireless communication function, and reading and displaying the program or data recorded on the recording medium It can have a function of displaying on the section. Note that functions that the electronic device illustrated in FIGS. 48A to 48G can have are not limited to these, and can have various functions. Although not illustrated in FIGS.
  • the electronic device may have a plurality of display portions.
  • the electronic device is equipped with a camera, etc., to capture still images, to capture moving images, to store captured images on a recording medium (externally or built into the camera), and to display captured images on the display unit And the like.
  • FIGS. 48A to 48G Details of the electronic devices illustrated in FIGS. 48A to 48G are described below.
  • FIG. 48A is a perspective view showing a portable information terminal 9100.
  • FIG. A display portion 9001 included in the portable information terminal 9100 has flexibility. Therefore, the display portion 9001 can be incorporated along the curved surface of the curved housing 9000. Further, the display portion 9001 includes a touch sensor and can be operated by touching the screen with a finger, a stylus, or the like. For example, an application can be activated by touching an icon displayed on the display unit 9001.
  • FIG. 48B is a perspective view showing the portable information terminal 9101.
  • the portable information terminal 9101 has one or a plurality of functions selected from, for example, a telephone, a notebook, an information browsing device, or the like. Specifically, it can be used as a smartphone. Note that the portable information terminal 9101 is illustrated with the speaker 9003, the connection terminal 9006, the sensor 9007, and the like omitted, but can be provided at the same position as the portable information terminal 9100 illustrated in FIG. Further, the portable information terminal 9101 can display characters and image information on the plurality of surfaces. For example, three operation buttons 9050 (also referred to as operation icons or simply icons) can be displayed on one surface of the display portion 9001.
  • three operation buttons 9050 also referred to as operation icons or simply icons
  • information 9051 indicated by a broken-line rectangle can be displayed on another surface of the display portion 9001.
  • a display for notifying an incoming call such as an e-mail, SNS (social networking service), a telephone call, a title such as an e-mail or SNS, a sender name such as an e-mail or SNS, a date and time, and a time , Battery level, antenna reception strength and so on.
  • an operation button 9050 or the like may be displayed instead of the information 9051 at a position where the information 9051 is displayed.
  • FIG. 48C is a perspective view showing the portable information terminal 9102.
  • the portable information terminal 9102 has a function of displaying information on three or more surfaces of the display portion 9001.
  • information 9052, information 9053, and information 9054 are displayed on different planes.
  • the user of the portable information terminal 9102 can check the display (information 9053 here) in a state where the portable information terminal 9102 is stored in the chest pocket of clothes.
  • the telephone number or name of the caller of the incoming call is displayed at a position where it can be observed from above portable information terminal 9102.
  • the user can check the display and determine whether to receive a call without taking out the portable information terminal 9102 from the pocket.
  • FIG. 48D is a perspective view showing a wristwatch-type portable information terminal 9200.
  • the portable information terminal 9200 can execute various applications such as a mobile phone, electronic mail, text browsing and creation, music playback, Internet communication, and computer games.
  • the display portion 9001 is provided with a curved display surface, and can perform display along the curved display surface.
  • the portable information terminal 9200 can execute short-range wireless communication with a communication standard. For example, it is possible to talk hands-free by communicating with a headset capable of wireless communication.
  • the portable information terminal 9200 includes a connection terminal 9006 and can directly exchange data with other information terminals via a connector. Charging can also be performed through the connection terminal 9006. Note that the charging operation may be performed by wireless power feeding without using the connection terminal 9006.
  • FIG. 48E, 48F, and 48G are perspective views showing a foldable portable information terminal 9201.
  • FIG. 48E is a perspective view of a state in which the portable information terminal 9201 is expanded
  • FIG. 48F is a state in the middle of changing from one of the expanded state or the folded state of the portable information terminal 9201 to the other.
  • FIG. 48G is a perspective view of the portable information terminal 9201 folded.
  • the portable information terminal 9201 is excellent in portability in the folded state, and in the expanded state, the portable information terminal 9201 is excellent in display listability due to a seamless wide display area.
  • a display portion 9001 included in the portable information terminal 9201 is supported by three housings 9000 connected by a hinge 9055.
  • the portable information terminal 9201 By bending between the two housings 9000 via the hinge 9055, the portable information terminal 9201 can be reversibly deformed from the expanded state to the folded state.
  • the portable information terminal 9201 can be bent with a curvature radius of 1 mm to 150 mm.
  • 49A to 49G illustrate electronic devices. These electronic devices include a housing 5000, a display portion 5001, a speaker 5003, an LED lamp 5004, operation keys 5005 (including a power switch or operation switch), a connection terminal 5006, a sensor 5007 (force, displacement, position, speed, Measure acceleration, angular velocity, number of rotations, distance, light, liquid, magnetism, temperature, chemical, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, smell or infrared A microphone 5008, and the like.
  • operation keys 5005 including a power switch or operation switch
  • connection terminal 5006 a sensor 5007 (force, displacement, position, speed, Measure acceleration, angular velocity, number of rotations, distance, light, liquid, magnetism, temperature, chemical, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, smell or infrared A microphone 5008, and the like.
  • FIG. 49A illustrates a mobile computer which can include a switch 5009, an infrared port 5010, and the like in addition to the above components.
  • FIG. 49B illustrates a portable image playback device (eg, a DVD playback device) provided with a recording medium, which includes a second display portion 5002, a recording medium reading portion 5011, and the like in addition to the above components. it can.
  • FIG. 49C illustrates a goggle type display which can include a second display portion 5002, a support portion 5012, an earphone 5013, and the like in addition to the above components.
  • FIG. 49D illustrates a portable game machine that can include the memory medium reading portion 5011 and the like in addition to the above objects.
  • FIG. 49B illustrates a portable image playback device (eg, a DVD playback device) provided with a recording medium, which includes a second display portion 5002, a recording medium reading portion 5011, and the like in addition to the above components. it can.
  • FIG. 49C
  • FIG. 49E illustrates a digital camera with a television receiving function, which can include an antenna 5014, a shutter button 5015, an image receiving portion 5016, and the like in addition to the above objects.
  • FIG. 49F illustrates a portable game machine that can include the second display portion 5002, the recording medium reading portion 5011, and the like in addition to the above objects.
  • FIG. 49G illustrates a portable television receiver that can include a charger 5017 and the like capable of transmitting and receiving signals in addition to the above components.
  • the electronic devices illustrated in FIGS. 49A to 49G can have a variety of functions. For example, a function for displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function for displaying a calendar, date or time, a function for controlling processing by various software (programs), Wireless communication function, function for connecting to various computer networks using the wireless communication function, function for transmitting or receiving various data using the wireless communication function, and reading and displaying programs or data recorded on the recording medium It can have a function of displaying on the section. Further, in an electronic device having a plurality of display units, one display unit mainly displays image information and another one display unit mainly displays character information, or the plurality of display units consider parallax.
  • a function of displaying a three-dimensional image, etc. by displaying the obtained image. Furthermore, in an electronic device having an image receiving unit, a function for capturing a still image, a function for capturing a moving image, a function for correcting a captured image automatically or manually, and a captured image on a recording medium (externally or incorporated in a camera) A function of saving, a function of displaying a photographed image on a display portion, and the like can be provided. Note that the functions of the electronic devices illustrated in FIGS. 49A to 49G are not limited to these, and can have various functions.
  • the electronic device described in this embodiment includes a display portion for displaying some information.
  • the display device described in Embodiments 4 and 5 can be applied to the display portion.
  • the electronic device described in this embodiment includes a display portion for displaying some information.

Landscapes

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Abstract

表示品位の高い表示装置を提供する。 スイッチングトランジスタと、駆動トランジスタと、発光素子と、容量素子と、電流供給線と、を有 する表示装置。駆動トランジスタのソースまたはドレインの一方は、発光素子と電気的に接続され、 ソースまたはドレインの他方は、 電流供給線と電気的に接続される。 駆動トランジスタにおいて、 半 導体膜は、 第１のゲート電極と重なる領域を有し、 半導体膜は、 上記領域の一部でソース電極と重な り、且つ、上記領域の別の一部でドレイン電極と重なる。また、スイッチングトランジスタにおいて、 半導体膜は、第１のゲート電極と重なる領域を有し、半導体膜は、上記領域でソース電極と重ならず、 且つ、上記領域でドレイン電極と重ならない。

Description

表示装置、表示モジュール、電子機器
本発明の一態様は、表示装置、表示モジュール、電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半導体装置を有している場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（電界効果トランジスタ（ＦＥＴ）、または薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコンを代表とする半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
上記トランジスタはアクティブマトリックス方式の有機エレクトロルミネッセンス（ＥＬ）ディスプレイなどの表示装置に用いられる。表示装置の各画素には、有機ＥＬ素子を駆動するためのトランジスタが設けられているが、上記トランジスタの閾値電圧が製造工程に依存してばらつくとディスプレイの表示品位が低下する。表示品位の低下を防ぐため、画素に閾値ばらつきを補正する回路を設けた発光装置が開示されている（特許文献１）。
特開２０１３−２１０６４５号公報
酸化物半導体膜を活性層として用いるトランジスタとして、ゲート電極とソース電極およびゲート電極とドレイン電極が一部重なる構造のトランジスタが作製されることが多い。しかし、上記トランジスタを有機ＥＬディスプレイの画素のトランジスタに用いた場合、ゲート電極とソース電極およびゲート電極とドレイン電極の間に寄生容量が発生する。寄生容量は、走査線やデータ線の負荷容量が増大させるため、高い周波数を必要とする高精細パネル作製の妨げになる。また、有機ＥＬディスプレイの画素に、有機ＥＬ素子を駆動するトランジスタの閾値電圧のばらつきを補正するための回路を設けることが有効であるが、寄生容量が大きいと補正の精度が低減してしまう。
一方、ゲート電極とソース電極またはゲート電極とドレイン電極が重ならない構造のトランジスタでは、半導体膜がゲート電極およびソース電極と重ならない領域、または半導体膜がゲート電極およびドレイン電極と重ならない領域、の電気抵抗を下げることが難しいため、トランジスタの電界効果移動度または電流駆動能力が低下してしまう場合がある。
上記問題に鑑み、本発明の一態様は、表示品位の高い表示装置を提供することを課題の１つとする。また、本発明の一態様は、高速駆動の表示装置を提供することを課題の１つとする。また、本発明の一態様は、高精細な表示装置を提供することを課題の１つとする。また、本発明の一態様は、消費電力の低い表示装置を提供することを課題の１つとする。また、本発明の一態様は、新規な表示装置を提供することを課題の１つとする。
なお、上記の課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。上記以外の課題は、明細書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽出することが可能である。
本発明の一態様は、駆動トランジスタと、スイッチングトランジスタと、発光素子と、容量素子と、電流供給線と、を有する表示装置である。駆動トランジスタのソースまたはドレインの一方は、発光素子と電気的に接続され、ソースまたはドレインの他方は、電流供給線と電気的に接続される。駆動トランジスタは、第１のトランジスタであり、スイッチングトランジスタは、第２のトランジスタである。
第１のトランジスタおよび第２のトランジスタは、第１のゲート電極と、第１のゲート絶縁膜と、半導体膜と、ソース電極と、ドレイン電極と、を有し、半導体膜は、ソース電極と電気的に接続し、半導体膜は、ドレイン電極と電気的に接続し、第１のゲート絶縁膜は、半導体膜と第１のゲート電極の間に設けられる。
第１のトランジスタにおいて、半導体膜は、第１のゲート電極と重なる領域を有し、半導体膜は、上記領域の一部でソース電極と重なり、且つ、上記領域の別の一部でドレイン電極と重なる。第２のトランジスタにおいて、半導体膜は、第１のゲート電極と重なる領域を有し、半導体膜は、上記領域でソース電極と重ならず、且つ、上記領域でドレイン電極と重ならない。
上記構成において、複数のスイッチングトランジスタを有し、スイッチングトランジスタのうち少なくとも一つは、第２のトランジスタである、ことが好ましい。
また、上記構成において、複数のスイッチングトランジスタを有し、スイッチングトランジスタは、全て第２のトランジスタである、ことが好ましい。
また、上記各構成において、表示装置は、走査線と、データ線と、を有し、スイッチングトランジスタのうち一つは、選択トランジスタであり、選択トランジスタのゲートは走査線と電気的に接続され、選択トランジスタのソースまたはドレインの一方は、データ線と電気的に接続され、選択トランジスタは、第２のトランジスタである、ことが好ましい。
また、上記各構成において、第１のトランジスタは第２のゲート電極と、第２のゲート絶縁膜を有し、第１のトランジスタにおいて、第２のゲート絶縁膜は半導体膜と第２のゲート電極の間に設けられ、半導体膜は第１のゲート電極と第２のゲート電極の間に設けられ、第１のゲート電極、第１のゲート絶縁膜、および半導体膜で形成される容量素子における単位面積当たりの容量が、第２のゲート電極、第２のゲート絶縁膜、および半導体膜で形成される容量素子より大きい、ことが好ましい。
また、上記各構成において、第２のトランジスタは、第２のゲート電極と、第２のゲート絶縁膜を有し、第２のトランジスタにおいて、第２のゲート絶縁膜は半導体膜と第２のゲート電極の間に設けられ、半導体膜は第１のゲート電極と第２のゲート電極の間に設けられ、第１のゲート電極、第１のゲート絶縁膜、および半導体膜で形成される容量素子における単位面積当たりの容量が、第２のゲート電極、第２のゲート絶縁膜、および半導体膜で形成される容量素子より大きい、ことが好ましい。
また、上記構成の第２のトランジスタにおいて、半導体膜は、第２のゲート電極と重なる第２の領域を有し、半導体膜は、上記第２の領域でソース電極と重ならず、且つ、上記第２の領域でドレイン電極と重ならない、ことが好ましい。
また、上記各構成において、半導体膜は酸化物半導体膜であり、上記酸化物半導体膜は、ゲート電極側の第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、を有し、第１の酸化物半導体膜は、Ｉｎの原子数比がＭ（Ｍは、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆを表す）の原子数比より多く、第２の酸化物半導体膜は、第１の酸化物半導体膜よりもＩｎの原子数比が少ない、ことが好ましい。
また、酸化物半導体膜は、Ｉｎと、Ｍと、さらにＺｎを有し、Ｍは、Ｇａである、ことが好ましい。また、酸化物半導体膜は、結晶部を有し、結晶部は、結晶部のｃ軸が酸化物半導体膜の被形成面の法線ベクトルに平行である部分を有することが好ましい。また、第１の酸化物半導体膜は、第２の酸化物半導体膜よりも結晶部の占める割合が高い部分を有することが好ましい。また、第１の酸化物半導体膜は、第２の酸化物半導体膜よりも水素濃度が少ない部分を有することが好ましい。
また、上記各構成において、発光素子は有機エレクトロルミネッセンス素子であることが好ましい。
また、上記各構成において、表示装置は、走査線と、データ線と、を有し、走査線とデータ線が交わる領域において、走査線とデータ線の間に、第１のトランジスタまたは第２のトランジスタの第１のゲート絶縁膜または第２のゲート絶縁膜より膜厚の厚い絶縁膜を有する構成としてもよい。
また、本発明の他の一態様は、上記表示装置とタッチセンサとを有する表示モジュールである。また、本発明の他の一態様は、上記各構成にいずれか一つに記載の画素、上記表示装置、または上記表示モジュールと、操作キーまたはバッテリとを有する電子機器である。
本発明の一態様により、本発明の一態様により、表示品位の高い表示装置を提供することができる。また、本発明の一態様により、高速駆動の表示装置を提供することができる。また、本発明の一態様により、高精細な表示装置を提供することができる。また、本発明の一態様により、消費電力の低い表示装置を提供することができる。また、本発明の一態様により、新規な表示装置を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
画素の回路図。 画素のタイミングチャート。 画素の動作を模式的に示す図。 画素の動作を模式的に示す図。 画素と選択回路の接続構成を示す図。 画素の回路図。 画素の回路図。 画素のタイミングチャート。 画素の動作を模式的に示す図。 画素の回路図。 画素の回路図。 画素のタイミングチャート。 画素の動作を模式的に示す図。 画素の動作を模式的に示す図。 画素の動作を模式的に示す図。 画素の回路図。 画素の回路図。 画素の回路図およびタイミングチャート。 トランジスタの一態様を示す上面図及び断面図。 トランジスタの一態様を示す上面図及び断面図。 トランジスタの一態様を示す上面図及び断面図。 トランジスタの一態様を示す上面図及び断面図。 トランジスタの一態様を示す上面図及び断面図。 トランジスタの一態様を示す上面図及び断面図。 トランジスタの一態様を示す上面図及び断面図。 トランジスタの一態様を示す上面図及び断面図。 トランジスタの一態様を示す上面図及び断面図。 トランジスタの作製工程の一例を示す断面図。 トランジスタの作製工程の一例を示す断面図。 トランジスタの作製工程の一例を示す断面図。 トランジスタの作製工程の一例を示す断面図。 トランジスタの作製工程の一例を示す断面図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ　ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 ＣＡＡＣ−ＯＳの成膜方法を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 ＣＡＡＣ−ＯＳの成膜方法を説明する図。 ＣＡＡＣ−ＯＳの成膜方法を説明する図。 ｎｃ−ＯＳの成膜方法を説明する図。 表示装置の一態様を示す上面図。 表示装置の一態様を示す断面図。 表示装置を説明するブロック図及び回路図。 トランジスタの一態様を示す上面図及び断面図。 表示モジュールを説明する図。 電子機器を説明する図。 電子機器を説明する図。 画素の回路図。 画素の回路図。 画素の回路図。 画素の回路図。 画素の回路図。 画素の回路図。 画素の回路図。 画素の回路図。 画素の回路図。 画素の回路図。 画素の回路図。 画素の回路図。 画素の回路図。 トランジスタの一態様を示す上面図及び断面図。 トランジスタの一態様を示す上面図及び断面図。
　以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
　また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
　また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
なお、トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
　また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
　また、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
　また、本明細書等において、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
　また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
　また、本明細書等において、「膜」という用語と、「層」という用語とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、本発明の一態様の表示装置が有する画素について、図１乃至図１８を参照して説明する。画素は、駆動トランジスタとスイッチングトランジスタと容量素子と発光素子を有する。また、表示装置は電流供給線を有する。また、駆動トランジスタのソースまたはドレインの一方は、発光素子と電気的に接続され、駆動トランジスタのソースまたはドレインの他方は、電流供給線と電気的に接続される。駆動トランジスタは、第１のトランジスタであり、スイッチングトランジスタは、第２のトランジスタである。
第１のトランジスタおよび第２のトランジスタは、第１のゲート電極、第１の絶縁膜、半導体膜、ソース電極およびドレイン電極、を有する。半導体膜はソース電極と電気的に接続する。また、半導体膜はドレイン電極と電気的に接続する。また、第１のゲート絶縁膜は半導体膜と第１のゲート電極の間に設けられる。
第１のトランジスタにおいて、半導体膜は、第１のゲート電極と重なる領域を有し、上記領域の一部においてソース電極と重なり、且つ、上記領域の別の一部においてドレイン電極と重なる。また、第２のトランジスタにおいて、半導体膜は、第１のゲート電極と重なる領域を有し、上記領域においてソース重極と重ならず、且つ、上記領域においてドレイン電極と重ならない。
また、表示装置は、複数のスイッチングトランジスタを有する場合、上記スイッチングトランジスタのうち少なくとも一つは、第２のトランジスタである。また、表示装置は、複数のスイッチングトランジスタを有する場合、上記スイッチングトランジスタは、全て第２のトランジスタである、ことが好ましい。また、表示装置は走査線と、データ線と、を有し、スイッチングトランジスタの一つは、選択トランジスタであり、選択トランジスタのゲートは走査線と電気的に接続され、ソースまたはドレインの一方は、データ線と電気的に接続され、選択トランジスタは、第２のトランジスタである、ことが好ましい。
本明細書中において、半導体膜が、第１のゲート電極と重なる領域を有し、上記領域の一部においてソース電極と重なり、且つ、上記領域の別の一部においてドレイン電極と重なる構造をＬｏｖ構造とする。また、Ｌｏｖ構造を有するトランジスタをＬｏｖ型のトランジスタと呼ぶ。従って、第１のトランジスタはＬｏｖ型のトランジスタである。また、本明細書中において、半導体膜が、第１のゲート電極と重なる領域を有し、上記領域においてソース電極と重ならず、且つ、上記領域においてドレイン電極と重ならない構造をＬｏｆｆ構造とする。また、Ｌｏｆｆ構造を有するトランジスタをＬｏｆｆ型のトランジスタと呼ぶ。従って、第２のトランジスタは、Ｌｏｆｆ型のトランジスタである。なお、本明細書中において、半導体膜の中で第１のゲート電極、ソース電極、およびドレイン電極と重ならない領域のことをＬｏｆｆ領域と呼ぶ。
また、第１のトランジスタおよび第２のトランジスタは、２つのゲート電極を有する構成としてもよい。その場合、第１のトランジスタおよび第２のトランジスタは、第１のゲート電極、第１の絶縁膜、第２のゲート電極、第２の絶縁膜、半導体膜、ソース電極およびドレイン電極、を有する。半導体膜はソース電極と電気的に接続する。また、半導体膜はドレイン電極と電気的に接続する。また、第１のゲート絶縁膜は半導体膜と第１のゲート電極の間に設けられる。また、第２のゲート絶縁膜は半導体膜と第２のゲート電極の間に設けられる。また、半導体膜は第１のゲート電極と第２のゲート電極の間に設けられる。
本明細書中では、２つのゲート電極を有する構成において、半導体膜が、第１のゲート電極と重なる領域を有し、上記領域の一部においてソース電極と重なり、且つ、上記領域の別の一部においてドレイン電極と重なる構造をＬｏｖ型のトランジスタとする。
また、本明細書中では、２つのゲート電極を有する構成において、半導体膜が、第１のゲート電極と重なる領域を有し、上記領域においてソース電極と重ならず、且つ、上記領域においてドレイン電極と重ならない構造をＬｏｆｆ型のトランジスタとする。上記の構造であれば、半導体膜が、第２のゲート電極と重なる第２の領域を有し、上記第２の領域の一部においてソース電極と重なる、または、上記第２の領域の一部においてドレイン電極と重なる、構造であってもよい。なお、２つのゲート電極を有するＬｏｆｆ型のトランジスタにおいて、半導体膜が、第２のゲート電極と重なる第２の領域を有し、上記第２の領域においてソース電極と重ならず、且つ、上記第２の領域においてドレイン電極と重ならない、ことが好ましい。
また、本明細書中では、２つのゲート電極が存在する場合、ゲート電極、ゲート絶縁膜、半導体膜で形成される容量素子における、単位面積当たりの容量が大きい方のゲート電極を、第１のゲート電極、という。また、半導体膜を挟んで第１のゲート電極と向かい合うゲート電極を第２のゲート電極、という。なお、半導体膜はゲート電極に印加された電圧によりキャリア濃度が増え、容量素子の電極として機能する場合がある。従って、ゲート電極、ゲート絶縁膜、半導体膜は、ゲート電極、半導体膜を電極とし、ゲート絶縁膜を絶縁体とする容量素子と見なすことが出来る。また、ゲート電極、ゲート絶縁膜、半導体膜で形成される容量素子の容量は、ゲート酸化膜容量またはゲート容量という場合がある。
本発明の一態様の画素において、スイッチングトランジスタまたは選択トランジスタを寄生容量の少ないＬｏｆｆ構造とすることにより、駆動に伴う負荷が軽減する。それにより、例えば高精細パネルの作製が可能となる。また、パネルの高速駆動が可能となる。
また、表示装置の駆動時において、容量素子にデータを書き込まれた後、選択トランジスタがオフする際に、トランジスタの寄生容量に貯められた電荷が容量素子に流れ、容量素子に貯められたデータ電圧が減少する場合がある。この場合、電圧の減少分を考慮して予めデータ電圧を高くする必要があるが、データ電圧が高くなると表示装置全体の消費電力が高くなってしまう。選択トランジスタを寄生容量の少ないＬｏｆｆ構造とした場合、データ電圧上昇に起因する消費電力の上昇を低減させることが出来る。
また、駆動トランジスタが発光素子に電流を供給する際に、駆動トランジスタの閾値電圧がばらついていると、表示品位が低下してしまう。そのため、閾値のばらつきを補正するための回路や駆動方法が必要となる。ただし、画素に設けられた閾値を補正する回路（閾値補正回路ともいう）は、選択トランジスタまたはスイッチングトランジスタの寄生容量により、補正の精度が低下してしまう場合がある。このとき、スイッチングトランジスタまたは選択トランジスタとして、寄生容量の少ないＬｏｆｆ型のトランジスタを用いる事で、閾値ばらつきの補正精度を向上させることが出来る。
ただし、Ｌｏｆｆ型のトランジスタにおけるＬｏｆｆ領域は、低抵抗化のための処理を行わない場合、抵抗が高い場合が多い。この抵抗の高いＬｏｆｆ領域は、Ｌｏｆｆ型のトランジスタの電界効果移動度または電流駆動能力を低下させてしまう。また、Ｌｏｆｆ領域の範囲は作製工程時にばらついてしまうため、抵抗もばらついてしまい、結果として電界効果移動度または電流駆動能力が低下する程度もばらつく場合がある。発光素子の輝度は駆動トランジスタにより供給される電流に依存して変化する。そのため、駆動トランジスタには、電界効果移動度または電流駆動能力が高いこと、電界効果移動度または電流駆動能力の均一性が良いこと、が要求される。そこで、本構成では駆動トランジスタとしてＬｏｖ型トランジスタを用いる。Ｌｏｖ型のトランジスタは寄生容量を持つが、ソース電極およびドレイン電極と半導体膜の活性領域の間にＬｏｆｆ領域を持たないため、Ｌｏｆｆ領域による電界効果移動度または電流駆動能力の低下が無い。そのため、Ｌｏｖ型のトランジスタは電界効果移動度または電流駆動能力が高く、且つ電界効果移動度または電流駆動能力の均一性もよい。
上記の様にトランジスタが作り分けられた画素を用いることにより、高精細で高速な表示装置を作製することが出来る。
画素はその機能に応じて、様々な回路構成を取ることが出来る。以下に、本発明の５つの画素の構成を説明する。なお、構成例１、２、３、５に関しては、上述した駆動トランジスタの閾値ばらつきを補正する駆動方法の例について説明する。
＜画素の構成例１＞
図１に、画素１０の回路図の一例を示す。画素１０は、トランジスタ１１と、トランジスタ２１乃至２５と、容量素子１２と、発光素子１４を有する。
ここで、トランジスタ１１は駆動トランジスタであり、トランジスタ２１は選択トランジスタ、トランジスタ２２乃至トランジスタ２５はスイッチングトランジスタである。
本構成例において、配線２６乃至配線２８は走査線またはゲート線としての機能を有する。また、配線ＳＬはデータ線としての機能を有する。また、配線ＶＬは電流供給線としての機能を有する。また、配線ＣＬはカソード線としての機能を有する。また、配線ＭＬはモニター線としての機能を有する。
トランジスタ１１のソースまたはドレインの一方は、トランジスタ２４を間に介して、発光素子１４と電気的に接続し、ソースまたはドレインの他方は電流供給線として機能する配線ＶＬと電気的に接続する。また、トランジスタ２１のゲートは走査線として機能する配線２６と電気的に接続し、ソースまたはドレインの一方はデータ線として機能する配線ＳＬと電気的に接続する。
駆動トランジスタであるトランジスタ１１は、Ｌｏｖ型のトランジスタである。また、選択トランジスタであるトランジスタ２１、スイッチングトランジスタであるトランジスタ２２乃至トランジスタ２５は全て、Ｌｏｆｆ型のトランジスタである。なお、図１において、Ｌｏｆｆ型のトランジスタには「Ｌｏｆｆ」、Ｌｏｖ型のトランジスタには「Ｌｏｖ」と記している。
発光素子１４の画素電極は、画素１０に入力される画像信号Ｓｉｇに従ってその電位が制御される。また、発光素子１４の輝度は、画素電極と共通電極の間の電位差によって定まる。例えば、有機エレクトロルミネッセンス素子を発光素子１４として用いる場合、陽極と陰極のいずれか一方が画素電極として機能し、他方が共通電極として機能する。図１では、発光素子１４の陽極を画素電極として用い、発光素子１４の陰極を共通電極として用いた画素１０の構成を例示している。なお、発光素子１４は他の構成例においても同等の機能を有する。
トランジスタ２１は、配線ＳＬと、容量素子１２の一対の電極のうちの一方との間の導通状態を制御する機能を有する。容量素子１２の一対の電極のうちの他方は、トランジスタ１１のソースまたはドレインの一方に接続される。トランジスタ２２は、配線２９と、トランジスタ１１のゲートとの間の導通状態を制御する機能を有する。トランジスタ２３は、容量素子１２の一対の電極のうちの一方と、トランジスタ１１のゲートとの間の導通状態を制御する機能を有する。トランジスタ２４は、トランジスタ１１のソースまたはドレインの一方と、発光素子１４の陽極との間の導通状態を制御する機能を有する。トランジスタ２５は、トランジスタ１１のソースまたはドレインの一方と、配線ＭＬとの間の導通状態を制御する機能を有する。
さらに、図１では、トランジスタ１１のソースまたはドレインの他方は配線ＶＬに接続されている。
また、トランジスタ２１におけるオンまたはオフの選択は、トランジスタ２１のゲートに接続された配線２６の電位に従って行われる。トランジスタ２２におけるオンまたはオフの選択は、トランジスタ２２のゲートに接続された配線２６の電位に従って行われる。トランジスタ２３におけるオンまたはオフの選択は、トランジスタ２３のゲートに接続された配線２７の電位に従って行われる。トランジスタ２４におけるオンまたはオフの選択は、トランジスタ２４のゲートに接続された配線２７の電位に従って行われる。トランジスタ２５におけるオンまたはオフの選択は、トランジスタ２５のゲートに接続された配線２８の電位に従って行われる。
次いで、図１に示す画素１０の動作の一例について説明する。
図２に、図１に示す画素１０に接続される配線２６、配線２７、配線２８の電位と、配線ＳＬに供給される画像信号Ｓｉｇの電位のタイミングチャートを例示する。なお、図２に示すタイミングチャートは、図１に示す画素１０に含まれるトランジスタが全てｎチャネル型である場合を例示するものである。また、図３乃至図５に、各期間における、画素１０の動作を模式的に示す。ただし、図３乃至図５では、画素１０の動作を分かりやすく示すために、トランジスタ１１以外のトランジスタを、スイッチとして図示する。
まず、期間ｔ１１では、配線２６にローレベルの電位が与えられ、配線２７にハイレベルの電位が与えられ、配線２８にハイレベルの電位が与えられる。よって、図３（Ａ）に示すように、トランジスタ２３、トランジスタ２４、トランジスタ２５がオンとなり、トランジスタ２１、トランジスタ２２はオフとなる。トランジスタ２４およびトランジスタ２５がオンになることで、トランジスタ１１のソースまたはドレインの一方および容量素子１２の一対の電極のうちの他方（ノードＡとして図示する）に、配線ＭＬの電位Ｖ０が与えられる。
また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。電位Ｖａｎｏは、電位Ｖ０に発光素子１４の閾値電圧Ｖｔｈｅを加算した電位よりも高くすることが望ましい。また、電位Ｖ０は、電位Ｖｃａｔに発光素子１４の閾値電圧Ｖｔｈｅを加算した電位よりも、低いことが望ましい。電位Ｖ０を上記値に設定することで、期間ｔ１１において発光素子１４に電流が流れるのを防ぐことができる。
次いで、配線２７にローレベルの電位が与えられることで、トランジスタ２３及びトランジスタ２４がオフになり、ノードＡは電位Ｖ０に保持される。
次いで、期間ｔ１２では、配線２６にハイレベルの電位が与えられ、配線２７にローレベルの電位が与えられ、配線２８にローレベルの電位が与えられる。よって、図３（Ｂ）に示すように、トランジスタ２１およびトランジスタ２２がオンとなり、トランジスタ２３、トランジスタ２４及びトランジスタ２５がオフとなる。
なお、期間ｔ１１から期間ｔ１２に移行する際、配線２６に与える電位をローレベルからハイレベルに切り替えた後に、配線２８に与える電位をハイレベルからローレベルに切り替えることが望ましい。このような動作を行うことによって、配線２６に与えられる電位の切り替えによる、ノードＡの電位の変動を低減させることができる。
また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。そして、配線ＳＬには画像信号Ｓｉｇの電位Ｖｄａｔａが与えられ、配線２９には電位Ｖ１が与えられる。電位Ｖ１は、電位Ｖ０にトランジスタ１１の閾値電圧Ｖｔｈを加算した電位よりも高く、電位Ｖａｎｏにトランジスタ１１の閾値電圧Ｖｔｈを加算した電位より低いことが望ましい。
なお、図１に示す画素構成では、電位Ｖ１を、発光素子１４の閾値電圧Ｖｔｈｅを電位Ｖｃａｔに加算した値より高くしても、トランジスタ２４がオフである限り、発光素子１４は発光しない。そのため、電位Ｖ０として設定できる値の幅を広げることが可能となり、Ｖ１−Ｖ０として取りうる値の幅も広げることが可能となる。したがって、Ｖ１−Ｖ０の値の設定の自由度が上がるため、トランジスタ１１の閾値電圧の取得に要する時間を短縮した場合、または閾値電圧の取得期間に制限がある場合においても、正確にトランジスタ１１の閾値電圧の取得を行うことができる。
上記動作により、トランジスタ１１のゲート（ノードＢとして図示する）に、ノードＡの電位にトランジスタの閾値電圧Ｖｔｈを加算した電位よりも、高い電位Ｖ１が入力され、トランジスタ１１がオンとなる。よって、トランジスタ１１を介して容量素子１２の電荷が放出され、電位Ｖ０だったノードＡの電位が上昇を始める。そして、最終的にはノードＡの電位がＶ１−Ｖｔｈに収束し、トランジスタ１１のゲート—ソース間電圧が閾値電圧Ｖｔｈに収束すると、トランジスタ１１がオフになる。
また、容量素子１２の一対の電極のうちの一方（ノードＣとして図示する）には、配線ＳＬに与えられた画像信号Ｓｉｇの電位Ｖｄａｔａが、トランジスタ２１を介して与えられる。
次いで、期間ｔ１３では、配線２６にローレベルの電位が与えられ、配線２７にハイレベルの電位が与えられ、配線２８にローレベルの電位が与えられる。よって、図４（Ａ）に示すように、トランジスタ２３及びトランジスタ２４がオンとなり、トランジスタ２１、トランジスタ２２及びトランジスタ２５がオフとなる。
なお、期間ｔ１２から期間ｔ１３に移行する際、配線２６に与える電位がハイレベルからローレベルに切り替えられてから、配線２７に与える電位をローレベルからハイレベルに切り替えることが望ましい。上記構成により、配線２６に与える電位の切り替えによるノードＡにおける電位の変動を低減させることができる。
また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。
上記動作により、ノードＢに電位Ｖｄａｔａが与えられるため、トランジスタ１１のゲート—ソース間電圧がＶｄａｔａ−Ｖ１＋Ｖｔｈとなる。よって、トランジスタ１１のゲート—ソース間電圧を、閾値電圧Ｖｔｈが加味された値に設定することができる。上記構成により、トランジスタ１１の閾値電圧Ｖｔｈのばらつきを補正することができる。よって、発光素子１４に供給する電流値のばらつきを抑えることができ、表示装置の輝度ムラを低減することができる。
但し、トランジスタ２１乃至トランジスタ２５に寄生容量が存在する場合、トランジスタ２１乃至トランジスタ２５をオンからオフまたはオフからオンに変化させる時に、寄生容量に蓄積された電荷の放出、或いは寄生容量への電荷の蓄積が起きる。これにより、容量素子１２に印加される電圧またはトランジスタ１１のゲート—ソース間電圧が本構成例の駆動方法の説明で示した値からずれる場合がある。
例えば、期間ｔ１２において、トランジスタ２１はオンしているため、トランジスタ２１の寄生容量には電荷が蓄積されている。しかし、次の期間ｔ１３において、トランジスタ２１はオフするために寄生容量に蓄えられていた電荷は放出される。同様に、期間ｔ１２から期間ｔ１３に移る際に、トランジスタ２２はオンからオフに変化するため、トランジスタ２２の寄生容量から電荷の放出が起きる。一方、トランジスタ２３およびトランジスタ２４は期間ｔ１２から期間ｔ１３に移る際に、オフからオンへ変化するため、寄生容量への電荷の蓄積が起きる。これらの電荷の放出または蓄積により、容量素子１２に印加される電圧またはトランジスタ１１のゲート—ソース間電圧が本構成例の駆動方法にて示した値からずれる。
上記のずれが、トランジスタ１１の閾値電圧ばらつきの補正に影響を与える。本発明の構成では、画素１０に含まれるトランジスタ２１乃至トランジスタ２５は寄生容量の少ないＬｏｆｆ型のトランジスタであるため、閾値電圧ばらつきの補正を精度良く行う事が出来る。
なお、配線２７に与える電位の変動を大きくしておくことで、トランジスタ２４の閾値電圧のばらつきが発光素子１４に供給する電流値に与える影響を小さくすることができる。トランジスタ２４のゲートにハイレベルの電位が与えられた際に、トランジスタ２４の閾値電圧のばらつきにより、トランジスタ２４のソース—ドレイン間の抵抗もばらついてしまう。しかし、配線２７に与えるハイレベルの電位をトランジスタ２４の閾値電圧Ｖｔｈよりも十分大きくすることで、閾値電圧Ｖｔｈに関わらずトランジスタ２４のソース—ドレイン間の抵抗が発光素子１４などに比べて十分に小さくなる。従って、トランジスタ２４の閾値電圧のばらつきが発光素子１４の電流値に与える影響は小さくなる。また、配線２７に与えるハイレベルの電位をトランジスタ２４の閾値電圧よりも十分大きくし、配線２７に与えるローレベルの電位をトランジスタ２４の閾値電圧よりも十分小さくしてやることで、トランジスタ２４のオンとオフの切り替えを確実に行うことができる。
次いで、期間ｔ１４では、配線２６にローレベルの電位が与えられ、配線２７にローレベルの電位が与えられ、配線２８にハイレベルの電位が与えられる。よって、図４（Ｂ）に示すように、トランジスタ２５がオンとなり、トランジスタ２１、トランジスタ２２、トランジスタ２３及びトランジスタ２４がオフとなる。
また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＭＬは、モニター回路に接続される。
上記動作により、トランジスタ１１のドレイン電流Ｉｄが、発光素子１４ではなく、トランジスタ２５を介して配線ＭＬに流れる。モニター回路は、配線ＭＬに流れたドレイン電流Ｉｄを用いて、当該ドレイン電流Ｉｄの値を情報として含む信号を生成する。このドレイン電流Ｉｄは、トランジスタ１１の電界効果移動度やトランジスタ１１のサイズ（チャネル長、チャネル幅）などに依存した大きさとなっている。そして、本発明の一態様にかかる表示装置では、上記信号を用いて、画素１０に供給される画像信号Ｓｉｇの電位Ｖｄａｔａの値を、補正することができる。つまり、トランジスタ１１の電界効果移動度のばらつきの影響を低減することが出来る。
ただし、期間ｔ１３から期間ｔ１４に移る際に、トランジスタ２４はオンからオフに、トランジスタ２５はオフからオンに変化する。その際に、トランジスタ２４の寄生容量からの電荷放出、およびトランジスタ２５への電荷の蓄積、が起きる。それにより、ノードＡの電位が変化し、容量素子の１２に印加された電圧またはトランジスタ１１のゲート—ソース間電圧が変化してしまう場合がある。そうすると、画像信号Ｓｉｇの電位Ｖｄａｔａの補正がずれてしまう。本構成例では、トランジスタ２４、および２５は寄生容量の少ないＬｏｆｆ型のトランジスタであるため、補正のずれを低減することが出来る。
なお、図１に示す画素１０を有する表示装置では、期間ｔ１３の動作の後に期間ｔ１４の動作を常に行う必要はない。例えば、表示装置において、期間ｔ１１乃至期間ｔ１３の動作を複数回繰り返した後に、期間ｔ１４の動作を行うようにしても良い。また、一行の画素１０において期間ｔ１４の動作を行った後、最小の階調値０に対応する画像信号を、当該動作を行った一行の画素１０に書き込むことで、発光素子１４を非発光の状態にした後、次の行の画素１０において、期間ｔ１４の動作を行うようにしても良い。
なお、トランジスタ１１の特性だけでなく、発光素子１４の特性もモニターしてもよい。その場合の動作の例を、図５に示す。このとき、画像信号Ｓｉｇの電位Ｖｄａｔａを制御することなどにより、トランジスタ１１には、電流が流れないようにしておくことが望ましい。これにより、発光素子１４の電流を取り出すことが出来る。その結果、発光素子１４の電流特性の劣化やばらつきの状態を取得することが出来る。この場合もトランジスタ２５をＬｏｆｆ型のトランジスタにすることにより、精度よくモニターすることが可能となる。
［画素の構成例１の変形例１］
ここで、図１の画素１０の変形例について図６を用いて説明する。図６に示す画素１０＿２において、トランジスタ１１は駆動トランジスタであり、トランジスタ２１は選択トランジスタ、トランジスタ２２乃至トランジスタ２５はスイッチングトランジスタである。
駆動トランジスタであるトランジスタ１１は、Ｌｏｖ型のトランジスタである。また、選択トランジスタであるトランジスタ２１、および、スイッチングトランジスタのうち、トランジスタ２２およびトランジスタ２３はＬｏｆｆ型のトランジスタである。また、スイッチングトランジスタのうち、トランジスタ２４およびトランジスタ２５はＬｏｖ型のトランジスタである。なお、図６において、Ｌｏｆｆ型のトランジスタには「Ｌｏｆｆ」、Ｌｏｖ型のトランジスタには「Ｌｏｖ」と記している。
高精細パネルまたは大型のパネルなどにおいて、トランジスタ２４には高い電界効果移動度または電流駆動能力が要求される場合がある。従って、トランジスタ２４をＬｏｖ型のトランジスタとすることで、高精細パネルまたは大型のパネルの作製が可能となる。他方、トランジスタ２１乃至トランジスタ２３をＬｏｆｆ型のトランジスタとすることで、配線の負荷容量低減や、閾値ばらつき補正の精度向上、などが実現する。
［画素の構成例１の変形例２］
図１に示す画素１０の別の変形例を図５０乃至図５２に示す。画素１０内のトランジスタは２つのゲート電極を有するデュアルゲート構造であってもよい。デュアルゲート構造において、半導体膜はトランジスタのゲート電極の一方と上記トランジスタのゲート電極の他方の間に設けられる。なお、本明細書中において、デュアルゲート構造の一方の電極を第１のゲート電極、または第２のゲート電極という場合がある。この時、デュアルゲート構造の他方の電極は第１のゲート電極、または第２のゲート電極のうち、デュアルゲート構造の一方の電極でない方の電極である。
図５０に、画素１０内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方と上記トランジスタのゲートの他方を電気的に接続させた画素１０＿３を示す。また、図５１に、画素１０内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方を画素１０内のトランジスタのゲートと同じように接続し、トランジスタのゲートの他方を上記トランジスタのソースまたはドレインの一方、または上記トランジスタのソースまたはドレインの他方と電気的に接続させた画素１０＿４を示す。なお、トランジスタのゲートの他方を、図５１に示したソースまたはドレインとは反対の端子と電気的に接続させる構成としてもよい。換言すれば、図５１においてトランジスタのゲートの他方と電気的に接続している端子が、ソースであればドレインと、ドレインであればソースと電気的に接続させる構成としてもよい。
また、図５２に、画素１０内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方を画素１０内のトランジスタのゲートと同じように接続し、上記トランジスタのゲートの他方を配線と電気的に接続した構成の画素１０＿５を示す。図５２において、トランジスタ１１のゲートの他方は配線１１Ｌと電気的に接続し、トランジスタ２１のゲートの他方は配線２１Ｌと電気的に接続し、トランジスタ２２のゲートの他方は配線２２Ｌと電気的に接続し、トランジスタ２３のゲートの他方は配線２３Ｌと電気的に接続し、トランジスタ２４のゲートの他方は配線２４Ｌと電気的に接続し、トランジスタ２５のゲートの他方は配線２５Ｌと電気的に接続している。なお、配線１１Ｌ、配線２１Ｌ乃至配線２５Ｌは他のどのような配線と電気的に接続してもよい。また、配線１１Ｌ、配線２１Ｌ乃至配線２５Ｌは一部または全部が互いに電気的に接続していてもよい。
図１、図５０乃至図５２に示す画素内のトランジスタの構成は、トランジスタ毎に置き換えてもよい。また、図６に示す画素１０＿２内のトランジスタも同様にデュアルゲート構造とすることが出来る。画素１０＿２内のトランジスタをデュアルゲート構造にする場合には、２つのゲートの接続を、例えば、図５０乃至図５２内のトランジスタと同じにすることが出来る。
＜画素の構成例２＞
図７に、画素１０Ａの回路図の別の一例を示す。画素１０Ａは、トランジスタ１１と、トランジスタ３１乃至トランジスタ３４と、容量素子１２と、発光素子１４とを有する。
ここで、トランジスタ１１は駆動トランジスタであり、トランジスタ３１は選択トランジスタ、トランジスタ３２乃至トランジスタ３４はスイッチングトランジスタである。
本構成例において、配線３６乃至配線３８は走査線またはゲート線としての機能を有する。また、配線ＳＬはデータ線としての機能を有する。また、配線ＶＬは電流供給線としての機能を有する。また、配線ＣＬはカソード線としての機能を有する。
トランジスタ１１のソースまたはドレインの一方は発光素子１４と電気的に接続し、トランジスタ１１のソースまたはドレインの他方は電流供給線として機能する配線ＶＬと電気的に接続する。また、トランジスタ３１のゲートは、走査線として機能する配線３６と電気的に接続し、トランジスタ３１のソースまたはドレインの一方は、データ線をして機能する配線ＳＬと電気的に接続する。
駆動トランジスタであるトランジスタ１１は、Ｌｏｖ型のトランジスタである。また、選択トランジスタであるトランジスタ３１、スイッチングトランジスタであるトランジスタ３２乃至トランジスタ３４は全て、Ｌｏｆｆ型のトランジスタである。なお、図７において、Ｌｏｆｆ型のトランジスタには「Ｌｏｆｆ」、Ｌｏｖ型のトランジスタには「Ｌｏｖ」と記している。
トランジスタ３１は、配線ＳＬと、容量素子１２の一対の電極のうちの一方との間の導通状態を制御する機能を有する。容量素子１２の一対の電極のうちの他方は、トランジスタ１１のソースまたはドレインの一方に接続される。トランジスタ３２は、配線３９と、トランジスタ１１のゲートとの間の導通状態を制御する機能を有する。トランジスタ３３は、容量素子１２の一対の電極のうちの一方と、トランジスタ１１のゲートとの間の導通状態を制御する機能を有する。トランジスタ３４は、トランジスタ１１のソースまたはドレインの一方と、発光素子１４の陽極との間の導通状態を制御する機能を有する。
さらに、図７では、トランジスタ１１のソースまたはドレインの他方は配線ＶＬに接続されている。
また、トランジスタ３１におけるオンまたはオフの選択は、トランジスタ３１のゲートに接続された配線３６の電位により定まる。トランジスタ３２におけるオンまたはオフの選択は、トランジスタ３２のゲートに接続された配線３６の電位により定まる。トランジスタ３３におけるオンまたはオフの選択は、トランジスタ３３のゲートに接続された配線３７の電位により定まる。トランジスタ３４におけるオンまたはオフの選択は、トランジスタ３４のゲートに接続された配線３８の電位により定まる。
次いで、図７に示す画素１０Ａの動作の一例について説明する。
図８に、図７に示す画素１０Ａに接続される、配線３６乃至配線３８の電位と、配線ＳＬに供給される電位Ｖｄａｔａとを、タイミングチャートで例示する。なお、図８に示すタイミングチャートは、トランジスタ１１と、トランジスタ３１乃至トランジスタ３４がｎチャネル型である場合を例示している。また、図９に、各期間における、画素１０Ａの動作を模式的に示す。ただし、図９では、画素１０Ａの動作を分かりやすく示すために、トランジスタ１１以外のトランジスタを、スイッチとして図示する。
まず、期間ｔ２１では、配線３６にローレベルの電位が与えられ、配線３７にローレベルの電位が与えられ、配線３８にハイレベルの電位が与えられる。よって、図９（Ａ）に示すように、トランジスタ３４がオンとなり、トランジスタ１１と、トランジスタ３１乃至トランジスタ３３がオフとなる。
また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。電位Ｖａｎｏは、発光素子１４の閾値電圧Ｖｔｈｅを電位Ｖｃａｔに加算した電位よりも高いものとする。なお、本構成例の説明では、発光素子１４の閾値電圧Ｖｔｈｅは０であるものと仮定する。
上記動作により、トランジスタ１１のソースまたはドレインの一方（ノードＡとして図示する）が、電位Ｖｃａｔに発光素子１４の閾値電圧ＶＬｈｅを加算した電位となる。図９（Ａ）では、閾値電圧Ｖｔｈｅが０であるものと仮定しているので、ノードＡの電位は電位Ｖｃａｔとなる。
次いで、期間ｔ２２では、配線３６にハイレベルの電位が与えられ、配線３７にローレベルの電位が与えられ、配線３８にローレベルの電位が与えられる。よって、トランジスタ３１及びトランジスタ３２がオンとなり、トランジスタ３３及びトランジスタ３４がオフとなる。
なお、期間ｔ２１から期間ｔ２２に移行する際、配線３６に与える電位がローレベルからハイレベルに切り替えられてから、配線３８に与える電位をハイレベルからローレベルに切り替えることが望ましい。上記構成により、配線３６に与える電位の切り替えによって、ノードＡにおける電位の変動を低減させることができる。
また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。そして、配線３９には電位Ｖ２が与えられ、配線ＳＬには画像信号Ｓｉｇの電位Ｖｄａｔａが与えられる。なお、電位Ｖ２は、電位Ｖｃａｔにトランジスタ１１の閾値電圧Ｖｔｈ及び発光素子１４の閾値電圧Ｖｔｈｅを加算した電位よりも高く、電位Ｖａｎｏにトランジスタ１１の閾値電圧Ｖｔｈを加算した電位より低いことが望ましい。
上記動作により、トランジスタ１１のゲート（ノードＢとして図示する）に電位Ｖ２が与えられるため、トランジスタ１１がオンになる。よって、トランジスタ１１を介して容量素子１２の電荷が放出され、電位ＶｃａｔだったノードＡの電位が上昇を始める。そして、最終的には、ノードＡＭの電位が電位Ｖ２−Ｖｔｈとなると、すなわちトランジスタ１１のゲート—ソース間電圧が閾値電圧Ｖｔｈまで小さくなると、トランジスタ１１がオフになる。また、容量素子１２の一方の電極（ノードＣとして図示する）には、電位Ｖｄａｔａが与えられる。
次いで、期間ｔ２３では、配線３６にローレベルの電位が与えられ、配線３７にハイレベルの電位が与えられ、配線３８にハイレベルの電位が与えられる。よって、トランジスタ３３及びトランジスタ３４がオンとなり、トランジスタ３１及びトランジスタ３２がオフとなる。
なお、期間ｔ２２から期間ｔ２３に移行する際、配線３６に与える電位がハイレベルからローレベルに切り替えられてから、配線３７及び配線３８に与える電位をローレベルからハイレベルに切り替えることが望ましい。上記構成により、配線３６に与える電位の切り替えによって、ノードＡにおける電位の変動を低減させることができる。
また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。
図９（Ｃ）に、期間ｔ２３における画素１０Ａの動作を示す。期間ｔ２３では、上記動作により、ノードＢに電位Ｖｄａｔａが与えられるため、トランジスタ１１のゲート—ソース間電圧がＶｄａｔａ−Ｖ２＋Ｖｔｈとなる。よって、トランジスタ１１のゲート—ソース間電圧を、閾値電圧Ｖｔｈが加味された値に設定することができる。上記構成により、トランジスタ１１の閾値電圧Ｖｔｈのばらつきが、発光素子１７に供給する電流値に影響を及ぼすのを防ぐことができる。または、トランジスタ１１が劣化して、閾値電圧Ｖｔｈが変化しても、上記変化が発光素子１４に供給する電流値に影響を及ぼすのを防ぐことができる。よって、表示ムラを低減でき、高い画質の表示を行うことができる。
但し、トランジスタ３１乃至トランジスタ３４に寄生容量が存在する場合、トランジスタ３１乃至トランジスタ３４をオンからオフまたはオフからオンに変化させる時に、寄生容量に蓄積された電荷の放出、或いは寄生容量への電荷の蓄積が起きるため、容量素子１２の一方、または他方の電極、またはトランジスタ１１のゲートに電荷が流れる場合がある。これにより、容量素子１２に印加される電圧またはトランジスタ１１のゲート—ソース間電圧が本構成例の駆動方法にて示した値からずれる。
例えば、期間ｔ２２において、トランジスタ３１はオンしているため、トランジスタ３１の寄生容量には電荷が蓄積されている。次に、期間ｔ２３において、トランジスタ３１はオフするために寄生容量に蓄えられていた電荷は放出される。同様に、期間ｔ２２から期間ｔ２３に移る際に、トランジスタ３２はオンからオフに変化するため、トランジスタ３２の寄生容量から電荷の放出が起きる。一方、トランジスタ３３およびトランジスタ３４はオフからオンへ変化するため、寄生容量への電荷の蓄積が起きる。
これらの電荷の放出または蓄積により、容量素子１２に印加される電圧またはトランジスタ１１のゲート—ソース間電圧が本構成例の駆動方法にて示した値からずれる。上記のずれにより、トランジスタ１１における閾値電圧ばらつきの補正精度が悪くなる場合がある。本発明の構成において、画素１０Ａに含まれるトランジスタ３１乃至トランジスタ３４は寄生容量の少ないＬｏｆｆ型のトランジスタであるため、閾値電圧ばらつきの補正を精度良く行う事が出来る。
［画素の構成例２の変形例１］
ここで、図７の画素１０Ａの変形例について図１０を用いて説明する。図１０に示す画素１０Ａ＿２において、トランジスタ１１は駆動トランジスタであり、トランジスタ３１は選択トランジスタ、トランジスタ３２乃至トランジスタ３４はスイッチングトランジスタである。
駆動トランジスタであるトランジスタ１１は、Ｌｏｖ型のトランジスタである。また、選択トランジスタであるトランジスタ３１、スイッチングトランジスタのうち、トランジスタ３２およびトランジスタ３３はＬｏｆｆ型のトランジスタである。また、スイッチングトランジスタのうち、トランジスタ３４はＬｏｖ型のトランジスタである。なお、図１０において、Ｌｏｆｆ型のトランジスタには「Ｌｏｆｆ」、Ｌｏｖ型のトランジスタには「Ｌｏｖ」と記している。
高精細パネルまたは大型パネルにおいて、トランジスタ３４には高い電界効果移動度または電流駆動能力が要求される場合がある。従って、トランジスタ３４をＬｏｖ型のトランジスタとすることで、高精細パネルまたは大型パネルの作製が可能となる。他方、トランジスタ３１乃至トランジスタ３３をＬｏｆｆ型のトランジスタとすることで、配線の負荷容量低減や、閾値ばらつき補正の精度向上、などが実現する。
［画素の構成例２の変形例２］
図７に示す画素１０Ａの別の変形例を図５３乃至図５５に示す。画素１０Ａ内のトランジスタは２つのゲート電極を有するデュアルゲート構造であってもよい。デュアルゲート構造において、半導体膜はトランジスタのゲート電極の一方と上記トランジスタのゲート電極の他方の間に設けられる。
図５３に、画素１０Ａ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方と上記トランジスタのゲートの他方を電気的に接続させた画素１０Ａ＿３を示す。また、図５４に、画素１０Ａ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方を画素１０Ａ内のトランジスタのゲートと同じように接続し、トランジスタのゲートの他方を上記トランジスタのソースまたはドレインの一方、または上記トランジスタのソースまたはドレインの他方と電気的に接続させた画素１０Ａ＿４を示す。なお、トランジスタのゲートの他方が、図５４に示したソースまたはドレインと反対の端子と電気的に接続する構成としてもよい。換言すれば、図５４においてトランジスタのゲートの他方と電気的に接続している端子が、ソースであればドレインと、ドレインであればソースと電気的に接続する構成としてもよい。
また、図５５に、画素１０Ａ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方を画素１０Ａ内のトランジスタのゲートと同じように接続し、上記トランジスタのゲートの他方を配線と電気的に接続した構成の画素１０Ａ＿５を示す。図５５において、トランジスタ１１のゲートの他方は配線１１Ｌと電気的に接続し、トランジスタ３１のゲートの他方は配線３１Ｌと電気的に接続し、トランジスタ３２のゲートの他方は配線３２Ｌと電気的に接続し、トランジスタ３３のゲートの他方は配線３３Ｌと電気的に接続し、トランジスタ３４のゲートの他方は配線３４Ｌと電気的に接続している。なお、配線１１Ｌ、配線３１Ｌ乃至配線３４Ｌは他のどのような配線と電気的に接続してもよい。また、配線１１Ｌ、配線３１Ｌ乃至配線３４Ｌは一部または全部が互いに電気的に接続していてもよい。
図７、図５３乃至図５５に示す画素内のトランジスタの構成は、トランジスタ毎に置き換えてもよい。また、図１０に示す画素１０Ａ＿２内のトランジスタも同様にデュアルゲート構造とすることが出来る。画素１０Ａ＿２内のトランジスタをデュアルゲート構造にする場合には、２つのゲートの接続を、例えば、図５３乃至図５５内のトランジスタと同じにすることが出来る。
＜画素の構成例３＞
図１１に、画素１０Ｂの回路図の一例を示す。画素１０Ｂは、トランジスタ１１と、トランジスタ４１乃至トランジスタ４５と、容量素子１２と、容量素子１３と、発光素子１４と、を有する。
ここで、トランジスタ１１は駆動トランジスタであり、トランジスタ４１は選択トランジスタ、トランジスタ４２乃至トランジスタ４５はスイッチングトランジスタである。
本構成例において、配線４６乃至配線４９は走査線またはゲート線としての機能を有する。また、配線ＳＬはデータ線としての機能を有する。また、配線ＶＬは電流供給線としての機能を有する。また、配線ＣＬはカソード線としての機能を有する。また、配線ＭＬはモニター線としての機能を有する。
トランジスタ１１のソースまたはドレインの一方は発光素子１４と電気的に接続し、ソースまたはドレインの他方は電流供給線として機能する配線ＶＬと電気的に接続する。また、トランジスタ４１のゲートは走査線として機能する配線４８と電気的に接続し、ソースまたはドレインの一方はデータ線として機能する配線ＳＬと電気的に接続する。
駆動トランジスタであるトランジスタ１１は、Ｌｏｖ型のトランジスタである。また、選択トランジスタであるトランジスタ４１、スイッチングトランジスタであるトランジスタ４２乃至トランジスタ４５は全て、Ｌｏｆｆ型のトランジスタである。なお、図１１において、Ｌｏｆｆ型のトランジスタには「Ｌｏｆｆ」、Ｌｏｖ型のトランジスタには「Ｌｏｖ」と記している。
トランジスタ４１は、配線ＳＬと、容量素子１２の一対の電極のうちの一方との間の導通状態を制御する機能を有する。容量素子１２の一対の電極のうちの他方は、トランジスタ１１のゲートに接続されている。トランジスタ４２は、配線５０と、トランジスタ１１のゲートとの間の導通状態を制御する機能を有する。トランジスタ４３は、容量素子１２の一対の電極のうちの一方と、トランジスタ１１のソースまたはドレインの一方との間の導通状態を制御する機能を有する。トランジスタ４４は、トランジスタ１１のソースまたはドレインの一方と、発光素子１４の陽極との間の導通状態を制御する機能を有する。トランジスタ４５は、トランジスタ１１のソースまたはドレインの一方と、配線ＭＬとの間の導通状態を制御する機能を有する。
さらに、図１１では、トランジスタ１１のソースまたはドレインの他方は配線ＶＬに接続されている。容量素子１３が有する一対の電極は、一方が、容量素子１２の一対の電極のうちの一方に接続され、他方が、トランジスタ１１のソースまたはドレインの一方に接続されている。
また、トランジスタ４１におけるオンまたはオフの選択は、トランジスタ４１のゲートに接続された配線４８の電位に従って行われる。トランジスタ４２におけるオンまたはオフの選択は、トランジスタ４２のゲートに接続された配線４７の電位に従って行われる。トランジスタ４３におけるオンまたはオフの選択は、トランジスタ４３のゲートに接続された配線４７の電位に従って行われる。トランジスタ４４におけるオンまたはオフの選択は、トランジスタ４４のゲートに接続された配線４９の電位に従って行われる。トランジスタ４５におけるオンまたはオフの選択は、トランジスタ４５のゲートに接続された配線４６の電位に従って行われる。
次いで、図１１に示す画素１０Ｂの動作の一例について説明する。
図１２に、図１１に示す画素１０Ｂに接続される配線４６乃至配線４９の電位と、配線ＳＬに供給される画像信号Ｓｉｇの電位のタイミングチャートを例示する。なお、図１２に示すタイミングチャートは、図１１に示す画素１０Ｂに含まれるトランジスタが全てｎチャネル型である場合を例示するものである。また、図１３乃至図１５に、各期間における、画素１０Ｂの動作を模式的に示す。ただし、図１３乃至図１５では、画素１０Ｂの動作を分かりやすく示すために、トランジスタ１１以外のトランジスタを、スイッチとして図示する。
まず、期間ｔ３１では、配線４６にハイレベルの電位が与えられ、配線４７にハイレベルの電位が与えられ、配線４８にローレベルの電位が与えられ、配線４９にローレベルの電位が与えられる。よって、図１３（Ａ）に示すように、トランジスタ４２、トランジスタ４３、トランジスタ４５がオンとなり、トランジスタ４１、トランジスタ４４はオフとなる。上記動作により、トランジスタ１１のゲート（ノードＢとして図示する）には、配線５０の電位Ｖｉ２が与えられ、トランジスタ１１のソースまたはドレインの一方（ノードＡとして図示する）には、配線ＭＬの電位Ｖｉ１が与えられる。
また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。
なお、電位Ｖｉ１は、電位Ｖｃａｔに発光素子１４の閾値電圧Ｖｔｈｅを加算した電位よりも低いことが望ましい。また、電位Ｖｉ２は、トランジスタ１１の閾値電圧Ｖｔｈを電位Ｖｉ１に加算した電位よりも、高いことが望ましい。よって、トランジスタ１１のゲート—ソース間電圧はＶｉ２−Ｖｉ１となり、トランジスタ１１はオンになる。また、電位Ｖｉ２は、トランジスタ１１の閾値電圧Ｖｔｈを配線ＶＬの電位Ｖａｎｏに加算した電位よりも、低いことが望ましい。
次いで、期間ｔ３２では、配線４６にローレベルの電位が与えられ、配線４７にハイレベルの電位が与えられ、配線４８にローレベルの電位が与えられ、配線４９にローレベルの電位が与えられる。よって、図１３（Ｂ）に示すように、トランジスタ４２、トランジスタ４３がオンとなり、トランジスタ４１、トランジスタ４４、トランジスタ４５はオフとなる。上記動作により、トランジスタ１１のゲートに、電位Ｖｉ２が保持される。また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。
上記動作により、オンであるトランジスタ１１を介して容量素子１２の電荷が放出され、電位Ｖｉ１だった、ノードＡの電位が上昇を始める。そして、最終的には、ノードＡの電位がＶｉ２−Ｖｔｈに収束し、トランジスタ１１のゲート—ソース間電圧が閾値電圧Ｖｔｈに収束すると、トランジスタ１１がオフになる。
なお、図１１に示す画素構成では、電位Ｖｉ２を、電位Ｖｃａｔに発光素子１４の閾値電圧Ｖｔｈｅを加算した値より高くしても、トランジスタ４４がオフである限り、発光素子１４は発光しない。そのため、電位Ｖｉ１として設定できる値の幅を広げることが可能となり、Ｖｉ２−Ｖｉ１として取りうる値の幅も広げることが可能となる。したがって、Ｖｉ２−Ｖｉ１の値の設定の自由度が上がるため、トランジスタ１１の閾値電圧の取得に要する時間を短縮した場合、または閾値電圧の取得期間に制限がある場合においても、正確にトランジスタ１１の閾値電圧の取得を行うことができる。
次いで、期間ｔ３３では、配線４６にハイレベルの電位が与えられ、配線４７にローレベルの電位が与えられ、配線４８にハイレベルの電位が与えられ、配線４９にローレベルの電位が与えられる。よって、図１４（Ａ）に示すように、トランジスタ４１、トランジスタ４５がオンとなり、トランジスタ４２、トランジスタ４３、トランジスタ４４はオフとなる。そして、配線ＳＬには画像信号Ｓｉｇの電位Ｖｄａｔａが与えられ、上記電位Ｖｄａｔａは、トランジスタ４１を介して、容量素子１２の一対の電極のうちの一方（ノードＣとして図示する）に与えられる。
トランジスタ４２がオフであるため、ノードＢはフローティングの状態にある。また、容量素子１２には閾値電圧Ｖｔｈが保持されているため、容量素子１２の一対の電極のうちの一方（ノードＣ）に電位Ｖｄａｔａが与えられると、電荷保存の法則に従い、容量素子１２の一対の電極のうちの他方に接続された、ノードＢの電位は、Ｖｄａｔａ＋Ｖｔｈとなる。また、配線ＭＬの電位Ｖｉ１が、トランジスタ４５を介してノードＡに与えられる。よって、容量素子１３には電圧Ｖｄａｔａ−Ｖｉ１が印加され、トランジスタ１１のゲート—ソース間電圧は、Ｖｔｈ＋Ｖｄａｔａ−Ｖｉ１となる。
なお、期間ｔ３２から期間ｔ３３に移行する際、配線４７に与える電位がハイレベルからローレベルに切り替えられてから、配線４８に与える電位をローレベルからハイレベルに切り替えることが望ましい。上記構成により、配線４８に与える電位の切り替えによって、ノードＢにおける電位の変動を防ぐことができる。
次いで、期間ｔ３４では、配線４６にローレベルの電位が与えられ、配線４７にローレベルの電位が与えられ、配線４８にローレベルの電位が与えられ、配線４９にハイレベルの電位が与えられる。よって、図１４（Ｂ）に示すように、トランジスタ４４がオンとなり、トランジスタ４１、トランジスタ４２、トランジスタ４３及びトランジスタ４５がオフとなる。
また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。
上記動作により、容量素子１２に閾値電圧Ｖｔｈが保持され、容量素子１３に電圧Ｖｄａｔａ−Ｖｉ１が保持され、トランジスタ１１のゲート—ソース間電圧はＶｄａｔａ＋Ｖｔｈ−Ｖｉ１となる。
また、発光素子１４の陽極は電位Ｖｅｌとなり、ノードＢの電位は電位Ｖｄａｔａ＋Ｖｔｈ＋Ｖｅｌ−Ｖｉ１となる。なお、電位Ｖｅｌは、トランジスタ１１を介して、発光素子１４に電流を流す際に設定される電位である。具体的には、電位Ｖａｎｏと電位Ｖｃａｔの間の電位に設定されることとなる。
よって、トランジスタ１１のゲート—ソース間電圧を、閾値電圧Ｖｔｈが加味された値に設定することができる。上記構成により、トランジスタ１１の閾値電圧Ｖｔｈのばらつきを抑制することができるので、発光素子１４に供給する電流値のばらつきを抑え、表示装置の輝度ムラを低減することができる。
但し、トランジスタ４１乃至トランジスタ４５に寄生容量が存在する場合、トランジスタ４１乃至トランジスタ４５をオンからオフまたはオフからオンに変化させる時に、寄生容量に蓄積された電荷の放出、或いは寄生容量への電荷の蓄積が起きる。これにより、容量素子１２または容量素子１３に印加される電圧またはトランジスタ１１のゲート—ソース間電圧が本構成例の駆動方法にて示した値からずれる場合がある。
例えば、期間ｔ３２において、トランジスタ４１はオフしているため、トランジスタ４１の寄生容量には電荷が蓄積されていない。次に、期間ｔ３３において、トランジスタ４１はオンするために寄生容量に電荷が蓄えられる。同様に、期間ｔ３２から期間ｔ３３に移る際に、トランジスタ４５はオフからオンに変化するため、トランジスタ４５の寄生容量への電荷の蓄積が起きる。また、期間ｔ３２から期間ｔ３３に移る際に、トランジスタ４３およびトランジスタ４４はオンからオフへ変化する。
また、期間ｔ３３から期間ｔ３４に移る際に、トランジスタ４１およびトランジスタ４５はオンからオフへ変化する。また、トランジスタ４４はオフからオンへ変化する。
これらの電荷の放出及び蓄積により、容量素子１２に印加される電圧またはトランジスタ１１のゲート—ソース間電圧が本構成例の駆動方法にて示した値からずれる。上記のずれが、トランジスタ１１の閾値電圧ばらつきの補正に影響を与える。本発明の構成において、画素１０Ｂに含まれるトランジスタ４１乃至トランジスタ４５は寄生容量の少ないＬｏｆｆ型のトランジスタであるため、閾値電圧ばらつきの補正を精度良く行う事が出来る。
なお、配線４９に与える電位の変動を大きくしておくことで、トランジスタ４４の閾値電圧のばらつきが発光素子１４に供給する電流値に与える影響を小さくすることができる。トランジスタ４４のゲートにハイレベルの電位が与えられた際に、トランジスタ４４の閾値電圧のばらつきにより、トランジスタ４４のソース—ドレイン間の抵抗もばらついてしまう。しかし、配線４９に与えるハイレベルの電位をトランジスタ４４の閾値電圧Ｖｔｈよりも十分大きくすることで、閾値電圧Ｖｔｈに関わらずトランジスタ４４のソース—ドレイン間の抵抗が発光素子１４などに比べて十分に小さくなる。そのため、トランジスタ４４の閾値電圧のばらつきが発光素子１４の電流値に与える影響は小さくなる。また、配線４９に与えるハイレベルの電位をトランジスタ４４の閾値電圧よりも十分大きくし、配線４９に与えるローレベルの電位をトランジスタ４４の閾値電圧よりも十分小さくしてやることで、トランジスタ４４のオンとオフの切り替えを確実に行うことができる。
次いで、期間ｔ３５では、配線４６にハイレベルの電位が与えられ、配線４７にローレベルの電位が与えられ、配線４８にローレベルの電位が与えられ、配線４９にローレベルの電位が与えられる。よって、図１５に示すように、トランジスタ４５がオンとなり、トランジスタ４１、トランジスタ４２、トランジスタ４３及びトランジスタ４４がオフとなる。
また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＭＬは、モニター回路に接続される。
上記動作により、トランジスタ１１のドレイン電流Ｉｄが、発光素子１４ではなく、トランジスタ４５を介して配線ＭＬに流れる。モニター回路は、配線ＭＬに流れたドレイン電流Ｉｄを用いて、当該ドレイン電流Ｉｄの値を情報として含む信号を生成する。そして、本発明の一態様にかかる表示装置では、上記信号を用いて、画素１０Ｂに供給される画像信号Ｓｉｇの電位Ｖｄａｔａの値を、補正することができる。
ただし、期間ｔ３４から期間ｔ３５に移る際に、トランジスタ４４はオンからオフに、トランジスタ４５はオフからオンに変化する。その際に、トランジスタ４４の寄生容量からの電荷放出、およびトランジスタ４５への電荷の蓄積、が起きる。それにより、ノードＡの電位が変化し、容量素子１２または容量素子１３に印加された電圧、またはトランジスタ１１のゲート—ソース間電圧が変化してしまう場合がある。そうすると、画像信号Ｓｉｇの電位Ｖｄａｔａの補正がずれてしまう。本構成例では、トランジスタ４４、および４５は寄生容量の少ないＬｏｆｆ型のトランジスタであるため、補正のずれを低減することが出来る。
なお、図１１に示す画素１０Ｂを有する表示装置では、期間ｔ３４の動作の後に期間ｔ３４の動作を常に行う必要はない。例えば、表示装置において、期間ｔ３１乃至期間ｔ３４の動作を複数回繰り返した後に、期間ｔ３５の動作を行うようにしても良い。また、一行の画素１０Ｂにおいて期間ｔ３５の動作を行った後、最小の階調値０に対応する画像信号を、当該動作を行った一行の画素１０Ｂに書き込むことで、発光素子１４を非発光の状態にした後、次の行の画素１０Ｂにおいて、期間ｔ３４の動作を行うようにしても良い。
［画素の構成例３の変形例１］
ここで、図１１の画素１０Ｂの変形例について図１６を用いて説明する。図１６に示す画素１０Ｂ＿２において、トランジスタ１１は駆動トランジスタであり、トランジスタ４１は選択トランジスタ、トランジスタ４２乃至トランジスタ４５はスイッチングトランジスタである。
駆動トランジスタであるトランジスタ１１は、Ｌｏｖ型のトランジスタである。また、選択トランジスタであるトランジスタ４１、スイッチングトランジスタのうち、トランジスタ４２およびトランジスタ４３はＬｏｆｆ型のトランジスタである。また、スイッチングトランジスタのうちトランジスタ４４およびトランジスタ４５はＬｏｖ型のトランジスタである。なお、図１６において、Ｌｏｆｆ型のトランジスタには「Ｌｏｆｆ」、Ｌｏｖ型のトランジスタには「Ｌｏｖ」と記している。
高精細パネルまたは大型パネルにおいて、トランジスタ４４に高い電界効果移動度または電流駆動能力が要求される場合がある。従って、トランジスタ４４をＬｏｖ型のトランジスタとすることで、高精細パネルまたは大型パネルの作製が可能となる。他方、トランジスタ４１乃至トランジスタ４３をＬｏｆｆ型のトランジスタとすることで、配線の負荷容量低減や、閾値ばらつき補正回路の精度向上、などが実現する。
［画素の構成例３の変形例２］
図１１に示す画素１０Ｂの別の変形例を図５６乃至図５８に示す。画素１０Ｂ内のトランジスタは２つのゲート電極を有するデュアルゲート構造であってもよい。デュアルゲート構造において、半導体膜はトランジスタのゲート電極の一方と上記トランジスタのゲート電極の他方の間に設けられる。
図５６に、画素１０Ｂ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方と上記トランジスタのゲートの他方を電気的に接続させた画素１０Ｂ＿３を示す。また、図５７に、画素１０Ｂ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方を画素１０Ｂ内のトランジスタのゲートと同じように接続し、トランジスタのゲートの他方を上記トランジスタのソースまたはドレインの一方、または上記トランジスタのソースまたはドレインの他方と電気的に接続させた画素１０Ｂ＿４を示す。なお、トランジスタのゲートの他方が、図５７に示したソースまたはドレインと反対の端子と電気的に接続する構成としてもよい。換言すれば、図５７においてトランジスタのゲートの他方と電気的に接続している端子が、ソースであればドレインと、ドレインであればソースと電気的に接続する構成としてもよい。
また、図５８に、画素１０Ｂ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方を画素１０Ｂ内のトランジスタのゲートと同じように接続し、上記トランジスタのゲートの他方を配線と電気的に接続した構成の画素１０Ｂ＿５を示す。図５８において、トランジスタ１１のゲートの他方は配線１１Ｌと電気的に接続し、トランジスタ４１のゲートの他方は配線４１Ｌと電気的に接続し、トランジスタ４２のゲートの他方は配線４２Ｌと電気的に接続し、トランジスタ４３のゲートの他方は配線４３Ｌと電気的に接続し、トランジスタ４４のゲートの他方は配線４４Ｌと電気的に接続し、トランジスタ４５のゲートの他方は配線４５Ｌと電気的に接続している。なお、配線１１Ｌ、配線４１Ｌ乃至配線４５Ｌは他のどのような配線と電気的に接続してもよい。また、配線１１Ｌ、配線４１Ｌ乃至配線４５Ｌは一部または全部が互いに電気的に接続していてもよい。
図１１、図５６乃至図５８に示す画素内のトランジスタの構成は、トランジスタ毎に置き換えてもよい。また、図１６に示す画素１０Ｂ＿２内のトランジスタも同様にデュアルゲート構造とすることが出来る。画素１０Ｂ＿２内のトランジスタをデュアルゲート構造にする場合には、２つのゲートの接続を、例えば、図５６乃至図５８内のトランジスタと同じにすることが出来る。
＜画素の構成例４＞
図１７に、画素１０Ｃの回路図の一例を示す。図１７に示す画素１０Ｃは、トランジスタ６１と、トランジスタ６２と、トランジスタ１１と、容量素子１２と、発光素子１４と、を有する。
ここで、トランジスタ１１は駆動トランジスタであり、トランジスタ６１は選択トランジスタ、トランジスタ６２はスイッチングトランジスタである。
本構成例において、配線６６および配線６７は走査線またはゲート線としての機能を有する。また、配線ＳＬはデータ線としての機能を有する。また、配線ＶＬは電流供給線としての機能を有する。また、配線ＣＬはカソード線としての機能を有する。また、配線ＭＬはモニター線としての機能を有する。
トランジスタ１１のソースまたはドレインの一方は発光素子１４と電気的に接続し、ソースまたはドレインの他方は電流供給線として機能する配線ＶＬと電気的に接続する。また、トランジスタ６１のゲートは走査線として機能する配線６６と電気的に接続し、ソースまたはドレインの一方はデータ線として機能する配線ＳＬと電気的に接続する。
駆動トランジスタであるトランジスタ１１は、Ｌｏｖ型のトランジスタである。また、選択トランジスタであるトランジスタ６１およびスイッチングトランジスタであるトランジスタ６２は、Ｌｏｆｆ型のトランジスタである。なお、図１７において、Ｌｏｆｆ型のトランジスタには「Ｌｏｆｆ」、Ｌｏｖ型のトランジスタには「Ｌｏｖ」と記している。
トランジスタ６１は、配線ＳＬと、トランジスタ１１のゲートとの間の導通状態を制御する機能を有する。トランジスタ１１は、ソースまたはドレインの一方が、発光素子１４の陽極に電気的に接続され、ソースまたはドレインの他方が配線ＶＬに電気的に接続される。トランジスタ６２は、配線ＭＬと、トランジスタ１１のソースまたはドレインの一方の間の導通状態を制御する機能を有する。容量素子１２の一対の電極のうち一方は、トランジスタ１１のゲートに電気的に接続され、他方は発光素子１４の陽極に電気的に接続される。
また、トランジスタ６１におけるオンまたはオフの選択は、トランジスタ６１のゲートに電気的に接続された配線６６の電位にしたがって行われる。また、トランジスタ６２のスイッチングは、トランジスタ６２のゲートに電気的に接続された配線６７の電位にしたがって行われる。
トランジスタ６１、トランジスタ６２をＬｏｆｆ型のトランジスタとすることにより、寄生容量が少なくなるため、配線の容量負荷が軽減する。そのため、例えば高精細なパネルの作製、パネルの高速駆動等が可能となる。
また、トランジスタ６２をオンにすることにより、トランジスタ１１のドレイン電流を、配線ＭＬを介してモニター回路に供給することが出来る。モニター回路は、配線ＭＬに流れたドレイン電流を用いて、当該ドレイン電流の値を情報として含む信号を生成する。また、上記信号を用いて、画素１０Ｃに供給される画像信号Ｓｉｇの電位Ｖｄａｔａの値を、補正することができる。この際、トランジスタ６２としてＬｏｆｆ型のトランジスタを用いる事により、トランジスタの寄生容量が低減するため、補正の精度が向上する。
また、画素の構成例５にて説明する駆動方法を用いて、トランジスタ１１の閾値電圧および電界効果移動度のばらつきの補正を行う事が出来る。例えば、トランジスタ６２をオフにすることで、画素の構成例５で示す画素と同等の構成となるため、同じ駆動方法を用いる事が出来る。ただし、駆動方法の中でトランジスタ６２をオンにしてもよい場合がある。例えば、発光素子１４とつながるトランジスタ１１の端子の電位を初期化する際に、トランジスタ６２をオンにして、配線ＭＬの電位を与えることにより、上記端子の電位を初期化する事が出来る。この場合、初期化の際に配線ＶＬの電位を変化させる必要がなくなる。画素の構成例５で説明する駆動方法、もしくは、それを応用した駆動方法を用いる時、トランジスタ６１として、Ｌｏｆｆ型のトランジスタを用いる事により、トランジスタの寄生容量が低減するため、補正の精度が向上する。
［画素の構成例４の変形例］
図１７に示す画素１０Ｃの別の変形例を図５９および図６０に示す。画素１０Ｃ内のトランジスタは２つのゲート電極を有するデュアルゲート構造であってもよい。デュアルゲート構造において、半導体膜はトランジスタのゲート電極の一方と上記トランジスタのゲート電極の他方の間に設けられる。
図５９（Ａ）に、画素１０Ｃ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方と上記トランジスタのゲートの他方を電気的に接続させた画素１０Ｃ＿３を示す。また、図５９（Ｂ）に、画素１０Ｃ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方を画素１０Ｃ内のトランジスタのゲートと同じように接続し、トランジスタのゲートの他方を上記トランジスタのソースまたはドレインの一方と、または上記トランジスタのソースまたはドレインの他方と電気的に接続させた画素１０Ｃ＿４を示す。なお、トランジスタのゲートの他方が、図５９（Ｂ）に示したソースまたはドレインと反対の端子と電気的に接続する構成としてもよい。換言すれば、図５９（Ｂ）においてトランジスタのゲートの他方と電気的に接続している端子が、ソースであればドレインと、ドレインであればソースと電気的に接続する構成としてもよい。
また、図６０に、画素１０Ｃ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方を画素１０Ｃ内のトランジスタのゲートと同じように接続し、上記トランジスタのゲートの他方を配線と電気的に接続した構成の画素１０Ｃ＿５を示す。図６０において、トランジスタ１１のゲートの他方は配線１１Ｌと電気的に接続し、トランジスタ６１のゲートの他方は配線６１Ｌと電気的に接続し、トランジスタ６２のゲートの他方は配線６２Ｌと電気的に接続している。なお、配線１１Ｌ、配線６１Ｌおよび配線６２Ｌは他のどのような配線と電気的に接続してもよい。また、配線１１Ｌ、配線６１Ｌおよび配線６２Ｌは一部または全部が互いに電気的に接続していてもよい。
図１７、図５９乃至図６０に示す画素内のトランジスタの構成は、トランジスタ毎に置き換えてもよい。
＜画素の構成例５＞
図１８には、本発明の一態様である表示装置の画素１０Ｄの構成例を示す。画素１０Ｄは、トランジスタ１１、トランジスタ７１、容量素子１２、および発光素子１４を有する。
ここで、トランジスタ１１は駆動トランジスタであり、トランジスタ７１は選択トランジスタである。
トランジスタ１１のソースまたはドレインの一方は発光素子１４と電気的に接続し、ソースまたはドレインの他方は電流供給線として機能する配線ＶＬと電気的に接続する。また、トランジスタ７１のゲートは走査線として機能する配線７６と電気的に接続し、ソースまたはドレインの一方はデータ線として機能する配線ＳＬと電気的に接続する。
駆動トランジスタであるトランジスタ１１は、Ｌｏｖ型のトランジスタである。また、選択トランジスタであるトランジスタ７１は、Ｌｏｆｆ型のトランジスタである。なお、図１８（Ａ）において、Ｌｏｆｆ型のトランジスタには「Ｌｏｆｆ」、Ｌｏｖ型のトランジスタには「Ｌｏｖ」と記している。
図１８（Ａ）の画素１０Ｄでは、トランジスタ１１と１１発光素子１４との間のノードをノードＡとして示している。また、図１８（Ａ）の画素１０Ｄでは、トランジスタ１１のゲートをノードＢとして示している。
トランジスタ７１のゲートは、配線７６に接続される。トランジスタ７１のソースまたはドレインの一方は、配線ＳＬに接続される。トランジスタ７１のソースまたはドレインの他方は、ノードＢに接続される。
配線７６は、スイッチとして機能するトランジスタ７１のオンまたはオフを制御する信号を与える（または伝える）機能を有する配線である。例えばトランジスタ７１がｎチャネル型の場合、配線７６がＨレベルでオン状態、Ｌレベルでオフ状態である。
配線ＳＬは、初期化期間および閾値電圧取得期間において、初期化電位を与える（または伝える）機能を有する配線である。また配線ＳＬは、一例としては、ビデオ信号書き込み期間および電界効果移動度補正期間において、画素１０Ｄにビデオ信号（又は映像信号電圧、データ電圧などともいう）を与える（または伝える）機能を有する配線である。
ビデオ信号は、発光素子１４を所望の階調値で発光させるための電圧である。ビデオ信号は、ＶＩＮで表す場合がある。
配線ＳＬに与える初期化電位は、容量素子１２の一方の電極の電位を初期化するための機能を有する電位である。配線ＳＬの電位が、Ｌレベルの際の電位を初期化電位とすることができる。
トランジスタ１１のゲートは、ノードＢに接続される。トランジスタ１１のソースまたはドレインの一方は、ノードＡに接続される。トランジスタ１１のソースまたはドレインの他方は、配線ＶＬに接続される。
なお以下の説明においてトランジスタ７１およびトランジスタ１１は、ｎチャネル型であるとして説明する。また以下の説明においては、一例として、トランジスタ１１の閾値電圧をＶＴＨとして表す。
配線ＶＬは、例えば、初期化期間において、容量素子１２の他方の電極の電位を初期化するための初期化電位を与える機能を有する配線である。また、配線ＶＬは、閾値電圧取得期間、ビデオ信号書き込み期間、電界効果移動度補正期間および発光期間において、トランジスタ１１のゲート—ソース間電圧（ＶＧＳ）に従って電流を流すための電位を与える機能を有する配線である。
配線ＶＬに与える初期化電位は、容量素子１２の他方の電極の電位を初期化するための電位である。配線ＶＬの電位が、Ｌレベルの際の電位を初期化電位とすることができる。
配線ＶＬに与える、トランジスタ１１のＶＧＳに従って電流を流すための電位は、容量素子１２の両端の電極に保持される電圧をトランジスタ１１の閾値電圧にするため、トランジスタ１１に電流を流して電界効果移動度を補正するため、および発光素子１４を発光させるため、の電位である。配線ＶＬの電位が、Ｈレベルの際の電位をトランジスタ１１のＶＧＳに従って電流を流すための電位とすることができる。
配線７６は走査線としての機能を有する、という事も出来る。また、配線ＳＬはデータ線としての機能を有する、という事も出来る。また、配線ＶＬは電流供給線としての機能を有する、という事も出来る。また、配線ＣＬはカソード線としての機能を有する。
容量素子１２の一方の電極は、ノードＢに接続される。容量素子１２の他方の電極は、ノードＡに接続される。
発光素子１４の一方の電極は、ノードＡに接続される。発光素子１４の他方の電極は、配線ＣＬに接続される。
次いで、図１８（Ａ）の画素１０Ｄの動作の一例について説明する。
図１８（Ｂ）には、画素１０Ｄの動作を説明するタイミングチャートを示す。
図１８（Ｂ）のタイミングチャートは、発光期間ｔ５１、初期化期間ｔ５２、閾値電圧取得期間ｔ５３、ビデオ信号書き込み期間及び電界効果移動度補正期間ｔ５４に分けて示している。
図１８（Ｂ）のタイミングチャートは、配線ＶＬ、配線ＳＬ、ノードＡ、ノードＢ、配線７６の電位の変化の一例を表している。
また図１８（Ｂ）中では、トランジスタ１１の閾値電圧であるＶＴＨ、ビデオ信号の電圧ＶＩＮ、トランジスタ１１の電界効果移動度補正用の電圧ΔＶを図示している。
まず初期化期間ｔ５２では、前の発光期間ｔ５１にノードＢに保持された電位を初期化する動作を行う。まず例えば、配線７６をＨレベルとして、配線ＳＬの電位を初期化電位とする。トランジスタ７１をオン状態とすることで配線ＳＬの電位がノードＢに伝わり、ノードＢの電位が低下する。また、追従してノードＡの電位も低下する。
また初期化期間ｔ５２では、ノードＡに保持された電圧を初期化する動作を行う。まず例えば、配線ＶＬの電位を初期化電位とする。配線ＶＬの電位が低下することに伴い、トランジスタ１１に電流が流れ、ノードＡの電位がさらに低下する。その結果、容量素子１２の両端の電位が初期化される。初期化期間ｔ５２が完了する。
次いで閾値電圧取得期間ｔ５３では、容量素子１２の両端の電極にＶＴＨを保持させるため、トランジスタ１１に電流を流し、ノードＡの電位を上昇させる動作を行う。まず、配線ＶＬの電位は、トランジスタ１１のＶＧＳに従って電流を流すための電位とする。配線ＶＬの電位の上昇によってトランジスタ１１に電流が流れ、ノードＡの電位が上昇する。つまり、容量素子１２に蓄積されている電荷が放電される。
このとき、配線７６をＨレベル、つまりトランジスタ７１はオン状態のため、ノードＢの電位は変化しない。ノードＡの電位の上昇は、トランジスタ１１のＶＧＳがＶＴＨとなることでトランジスタ１１を流れる電流が小さくなって、電流が止まる。つまりノードＡの電位は、ノードＢの電位からＶＴＨだけ低下した電位となる。つまり、トランジスタ１１のＶＴＨを取得できたこととなる。
次いでビデオ信号書き込み期間及び電界効果移動度補正期間ｔ５４では、配線７６をＨレベル、つまりトランジスタ７１をオン状態として配線ＳＬをＶＩＮとする。ノードＢの電位は、ＶＩＮに変化する。容量素子１２の両端の電圧は、ＶＴＨにＶＩＮが足しあわされるように作用する。ノードＡの電位は、トランジスタ１１に電流が流れることで、発光素子１４の寄生容量に電荷が蓄積されるため、ΔＶだけ上昇する。つまり、容量素子１２の両端の電圧がＶＩＮ＋ＶＴＨ−ΔＶとなる。
ノードＡの電位の変化ΔＶは、トランジスタ１１に流れる電流が大きいほど変化が大きくなる。トランジスタ１１を流れる電流の大きさは、トランジスタ１１の電界効果移動度に比例する。そのため、ノードＡの電位を変化させることで、画素ごとのトランジスタの１０２の電界効果移動度のばらつきの影響を抑えることができる。
なおビデオ信号書き込み期間及び電界効果移動度補正期間ｔ５４において、電界効果移動度の補正を行わない構成としてもよい。この場合、トランジスタ１１を介してノードＡの電位を上昇させる必要がなくなる。従って、ノードＡの電位を上昇させる期間を省略できるため、意図しない発光素子１４の発光を抑制することができる。
電界効果移動度の補正を行わない構成とする場合、配線ＶＬの電位は、トランジスタ１１のＶＧＳに従って電流を流すための電位としなくてもよい。一例としては、配線ＶＬの電位をノードＡの電位が上昇しないような電位、例えば配線ＣＬと同じ電位あるいはそれ以下の電位とする構成とすることが好ましい。当該構成とすることで、ビデオ信号を書き込む際に、意図しない発光素子の発光を抑制することができる。
また別の一例としては、配線ＶＬとトランジスタ１１の間を電気的に浮遊状態とすることも有効である。このような構成は、例えば、トランジスタ１１と配線ＶＬの間にスイッチを設け、ビデオ信号書き込み期間にスイッチをオフにすることで実現できる。当該構成とすることで、ビデオ信号を書き込む際に、意図しない発光素子の発光を抑制することができる。
次いで発光期間ｔ５１は、配線７６をＬレベル、つまりトランジスタ７１をオフにする。ノードＢが電気的に浮遊状態となる。前の期間に引き続き、トランジスタ１１に電流が流れるため、ノードＡの電位が上昇する。ノードＢが電気的に浮遊状態のため、容量素子１２の両端の電圧がＶＩＮ＋ＶＴＨ−ΔＶを保ったまま、ノードＡの電位の上昇につれてノードＢの電位も上昇する。そのため、発光素子１４には、ＶＴＨ、ΔＶの大きさに応じた電流が流れる。つまり、発光素子１４に流れる電流は、ＶＴＨ、ΔＶのばらつきの影響を低減できたこととなる。
以上説明した構成では、発光素子１４に流れる電流は、トランジスタ１１の閾値電圧、及びトランジスタ１１の電界効果移動度を含む大きさとすることができる。このようにすることで、トランジスタの電気特性のばらつきの影響を低減し、画素ごとの発光素子の輝度のばらつきを抑制することができる。
但し、トランジスタ７１に寄生容量が存在する場合、トランジスタ７１をオンからオフまたはオフからオンに変化させる時に寄生容量に蓄積された電荷が放出、或いは寄生容量への電荷の蓄積が起きるため、容量素子１２の一方、または他方の電極、またはトランジスタ１１のゲートに流れる。これにより、容量素子１２に印加される電圧またはトランジスタ１１のゲート—ソース間電圧が本構成例の駆動方法にて示した値からずれる場合がある。このずれが、閾値の補正に影響を与える。本構成例においてトランジスタ７１はＬｏｆｆ型のトランジスタであり、寄生容量は少ないため、閾値補正に与える影響は少なくなる。
また、トランジスタ７１をＬｏｆｆ型のトランジスタとすることにより、寄生容量が少なくなるため、配線の容量負荷が軽減する。そのため、例えば高精細なパネルの作製、パネルの高速駆動等が可能となる。
［画素の構成例５の変形例］
図１８に示す画素１０Ｄの別の変形例を図６１および図６２に示す。画素１０Ｄ内のトランジスタは２つのゲート電極を有するデュアルゲート構造であってもよい。デュアルゲート構造において、半導体膜はトランジスタのゲート電極の一方と上記トランジスタのゲート電極の他方の間に設けられる。
図６１（Ａ）に、画素１０Ｄ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方と上記トランジスタのゲートの他方を電気的に接続させた画素１０Ｄ＿３を示す。また、図６１（Ｂ）に、画素１０Ｄ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方を画素１０Ｄ内のトランジスタのゲートと同じように接続し、トランジスタのゲートの他方を上記トランジスタのソースまたはドレインの一方、または上記トランジスタのソースまたはドレインの他方と電気的に接続させた画素１０Ｄ＿４を示す。なお、トランジスタのゲートの他方が、図６１（Ｂ）に示したソースまたはドレインと反対の端子と電気的に接続する構成としてもよい。換言すれば、図６１（Ｂ）においてトランジスタのゲートの他方と電気的に接続している端子が、ソースであればドレインと、ドレインであればソースと電気的に接続する構成としてもよい。
また、図６１（Ｃ）に、画素１０Ｄ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方を画素１０Ｄ内のトランジスタのゲートと同じように接続し、上記トランジスタのゲートの他方を配線と電気的に接続した構成の画素１０Ｄ＿５を示す。図６１（Ｃ）において、トランジスタ１１のゲートの他方は配線１１Ｌと電気的に接続し、トランジスタ７１のゲートの他方は配線７１Ｌと電気的に接続している。なお、配線１１Ｌおよび配線７１Ｌは他のどのような配線と電気的に接続してもよい。また、配線１１Ｌおよび配線７１Ｌは互いに電気的に接続していてもよい。
また、図６２（Ａ）に、画素１０Ｄ内のトランジスタ１１をｐチャネル型のトランジスタとした画素１０Ｄ＿６を示す。また、図６２（Ｂ）に、画素１０Ｄ内の発光素子１４の陽極と陰極の向きを入れ替えた画素１０Ｄ＿７を示す。また、図６２（Ｃ）に、画素１０Ｄ内のトランジスタ１１をｐチャネル型のトランジスタとし、画素１０Ｄ内の発光素子１４の陽極と陰極の向きを入れ替えた画素１０Ｄ＿８を示す。また、図６２（Ｂ）、（Ｃ）の構成において、配線ＡＬは陽極線またはアノード線としての機能を有し、発光素子１４が発光する際、配線ＡＬの電位は配線ＶＬの電位よりも高くなる。また、画素の構成例１乃至構成例５またはそれらの変形例で示した画素において、トランジスタ１１をｐチャネル型のトランジスタとする構成にしてもよい。また、画素の構成例１乃至構成例５またはそれらの変形例で示した画素において、発光素子１４の陽極と陰極の向きを入れ替える構成にしてもよい。また、画素の構成例１乃至構成例５またはそれらの変形例で示した画素において、発光素子１４の陽極と陰極の向きを入れ替え、トランジスタ１１をｐチャネル型のトランジスタとする構成にしてもよい。
図１８、図６１および図６２に示す画素内のトランジスタの構成は、トランジスタ毎に置き換えてもよい。
本実施の形態において、様々な画素の構成と駆動方法について説明を行ったが、画素の構成および駆動方法はこれらに限定されない。
また、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１に記載のＬｏｆｆ型のトランジスタ及びＬｏｖ型のトランジスタの構成及び作製方法について、図１９乃至図３２を参照して説明する。また、本実施の形態では、トランジスタの構成として、ゲート電極が半導体膜の下側にある構造（ボトムゲート構造ともいう）のＬｏｆｆ型のトランジスタ及びＬｏｖ型のトランジスタについて説明を行う。また、ゲート電極が半導体膜の上側と下側にある構造（デュアルゲート構造ともいう）のＬｏｆｆ型のトランジスタ及びＬｏｖ型のトランジスタについて説明を行う。また、ゲート電極が半導体膜の上側にある構造（トップゲート構造ともいう）のＬｏｆｆ型のトランジスタ及びＬｏｖ型のトランジスタについて説明を行う。
なお、以下ではトランジスタの半導体膜として酸化物半導体膜を用い、且つ酸化物半導体膜が２層積層された例を示すが、半導体膜の種類及び積層構造はこれに限らない。半導体膜に用いる材料としてアモルファスシリコン、水素化アモルファスシリコン、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いてもよい。また、半導体膜に用いる材料として、砒化ガリウムや窒化ガリウム等の化合物半導体を用いてもよい。また、半導体膜は、１層でもよいし、３層以上でもよい。
＜トランジスタの構成例１＞
本構成例では、ボトムゲート構造のＬｏｆｆ型のトランジスタ、およびＬｏｖ型のトランジスタについて説明する。
はじめに、Ｌｏｆｆ型のトランジスタの構成について説明する。
図１９（Ａ）はＬｏｆｆ型のトランジスタであるトランジスタ１００の上面図であり、図１９（Ｂ）は、図１９（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図１９（Ｃ）は、図１９（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。なお、図１９（Ａ）において、煩雑になることを避けるため、トランジスタ１００の構成要素の一部（ゲート絶縁膜として機能する絶縁膜等）を省略して図示している。また、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。なお、トランジスタの上面図においては、以降の図面においても図１９（Ａ）と同様に、構成要素の一部を省略して図示する場合がある。
トランジスタ１００は、基板１０２上の第１のゲート電極として機能する導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８に電気的に接続されるソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、を有する。なお、絶縁膜１０６上および絶縁膜１０７は第１のゲート絶縁膜として機能する。従って、第１のゲート絶縁膜として機能する絶縁膜１０６上および絶縁膜１０７は、酸化物半導体膜１０８と第１のゲート電極として機能する導電膜１０４の間に設けられている。
また、トランジスタ１００上、より詳しくは、導電膜１１２ａ、１１２ｂ及び酸化物半導体膜１０８上には絶縁膜１１４、１１６、及び絶縁膜１１８が設けられる。絶縁膜１１４、１１６、１１８は、トランジスタ１００の保護絶縁膜としての機能を有する。
トランジスタ１００において、酸化物半導体膜１０８は、導電膜１０４と重なる領域を有し、上記領域において導電膜１１２ａと重ならず、且つ、上記領域において導電膜１１２ｂと重ならない。なお、酸化物半導体膜１０８が導電膜１０４、導電膜１１２ａ、および導電膜１１２ｂと重ならない領域をＬｏｆｆ領域と呼ぶ。Ｌｏｆｆ領域は領域１２２に該当する。
Ｌｏｆｆ型のトランジスタにすることにより、第１のゲート電極とソース電極および第１のゲート電極とドレイン電極の間の寄生容量を低減することが出来る。
Ｌｏｆｆ型のトランジスタであるトランジスタ１００は、実施の形態１にて示したように表示装置に用いる事が出来る画素中の回路におけるスイッチングトランジスタまたは選択トランジスタとして用いることができる。トランジスタ１００は寄生容量が少ないため、駆動時の負荷が軽減する。それにより、高精細パネルの作製やパネルの高速駆動が可能となる。また、画素の中に駆動トランジスタの閾値ばらつきを補正する回路を設ける場合、寄生容量の少ないトランジスタ１００をスイッチングトランジスタまたは選択トランジスタとして用いる事で補正の精度が向上する。
次に、Ｌｏｖ型のトランジスタについて説明する。
　図２０（Ａ）はＬｏｖ型のトランジスタであるトランジスタ２００の上面図であり、図２０（Ｂ）は、図２０（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図２０（Ｃ）は、図２０（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における断面の断面図に相当する。また、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。
　トランジスタ２００は、基板１０２上の第１のゲート電極として機能する導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８に電気的に接続されるソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、を有する。なお、絶縁膜１０６上および絶縁膜１０７は第１のゲート絶縁膜として機能する。従って、第１のゲート絶縁膜として機能する絶縁膜１０６上および絶縁膜１０７は、酸化物半導体膜１０８と第１のゲート電極として機能する導電膜１０４の間に設けられている。
また、トランジスタ２００上、より詳しくは、導電膜１１２ａ、１１２ｂ及び酸化物半導体膜１０８上には絶縁膜１１４、１１６、及び絶縁膜１１８が設けられる。絶縁膜１１４、１１６、１１８は、トランジスタ２００の保護絶縁膜としての機能を有する。絶縁膜１０６上および絶縁膜１０７は第１のゲート絶縁膜として機能する。
トランジスタ２００において、酸化物半導体膜１０８は、導電膜１０４と重なる領域を有し、上記領域の一部において導電膜１１２ａと重なり、且つ、上記領域の別の一部において導電膜１１２ｂと重なる。
Ｌｏｖ型のトランジスタであるトランジスタ２００は、実施の形態１にて示したように画素の回路における駆動トランジスタとして用いることができる。また、例えば、トランジスタ２００を、ゲート信号を生成するゲートドライバ（とくに、ゲートドライバが有するシフトレジスタの出力端子に接続されるデマルチプレクサ）に用いることで、額縁幅の狭い（狭額縁ともいう）表示装置を提供することができる。
次に、活性層として用いる酸化物半導体膜について説明する。
　酸化物半導体膜１０８は、第１のゲート電極として機能する導電膜１０４側の第１の酸化物半導体膜１０８ａと、第１の酸化物半導体膜１０８ａ上の第２の酸化物半導体膜１０８ｂと、を有する。また、絶縁膜１０６及び絶縁膜１０７は、トランジスタ１００、２００の第１のゲート絶縁膜としての機能を有する。
　酸化物半導体膜１０８としては、Ｉｎ−Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆを表す）酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物を用いることができる。とくに、酸化物半導体膜１０８としては、Ｉｎ−Ｍ−Ｚｎ酸化物を用いると好ましい。
　また、第１の酸化物半導体膜１０８ａは、Ｉｎの原子数比がＭの原子数比より多い第１の領域を有する。また、第２の酸化物半導体膜１０８ｂは、第１の酸化物半導体膜１０８ａよりもＩｎの原子数比が少ない第２の領域を有する。また、第２の領域は、第１の領域よりも薄い部分を有する。
　第１の酸化物半導体膜１０８ａにＩｎの原子数比がＭの原子数比より多い第１の領域を有することで、トランジスタ１００、２００の電界効果移動度（単に移動度、またはμＦＥという場合がある）を高くすることができる。
Ｌｏｆｆ型のトランジスタはＬｏｆｆ領域が直列抵抗になるため、Ｌｏｖ型のトランジスタと比べて、トランジスタをオンにした時の電流（オン電流）が低下する傾向にある。オン電流が小さいと、表示装置用のトランジスタをして使用できなくなる場合がある。しかし、第１の酸化物半導体膜１０８ａのＩｎの原子数比をＭの原子数比より多くすることで、Ｌｏｆｆ領域の抵抗を下げることが出来る。これにより、オン電流の低下を抑えることが出来るため、Ｌｏｆｆ型のトランジスタを様々な半導体装置、表示装置に適用することが可能となる。
一方で、Ｉｎの原子数比がＭの原子数比より多い第１の領域を有する第１の酸化物半導体膜１０８ａとすることで、光照射時にトランジスタ１００、２００の電気特性が変動しやすくなる。しかしながら、本発明の一態様のトランジスタにおいては、第１の酸化物半導体膜１０８ａ上に第２の酸化物半導体膜１０８ｂが形成されている。また、第２の酸化物半導体膜１０８ｂのチャネル領域の膜厚が第１の酸化物半導体膜１０８ａの膜厚よりも小さい、ことが好ましい。
また、第２の酸化物半導体膜１０８ｂは、第１の酸化物半導体膜１０８ａよりもＩｎの原子数比が少ない第２の領域を有するため、第１の酸化物半導体膜１０８ａよりもバンドギャップ（Ｅｇ、エネルギーギャップ、ともいう）が大きくなる。したがって、第１の酸化物半導体膜１０８ａと、第２の酸化物半導体膜１０８ｂとの積層構造である酸化物半導体膜１０８は、光負バイアスストレス試験による耐性が高くなる。
上記構成の酸化物半導体膜とすることで、光照射時における酸化物半導体膜１０８の光吸収量を低減させることができる。したがって、光照射時におけるトランジスタ１００、２００の電気特性の変動を抑制することができる。また、本発明の一態様のトランジスタにおいては、絶縁膜１１４または絶縁膜１１６中に過剰の酸素を含有する構成のため、光照射におけるトランジスタ１００、２００の電気特性の変動をさらに、抑制することができる。
以下に、本実施の形態のトランジスタに含まれるその他の構成要素について、詳細に説明する。
＜基板＞
基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０２として用いてもよい。また、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。なお、基板１０２として、ガラス基板を用いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型の表示装置を作製することができる。
また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００、２００を形成してもよい。または、基板１０２とトランジスタ１００、２００の間に剥離層を設けてもよい。剥離層は、その上にトランジスタを一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１００、２００は耐熱性の劣る基板や可撓性の基板にも転載できる。
＜第１のゲート電極、ソース電極、及びドレイン電極として機能する導電膜＞
第１のゲート電極として機能する導電膜１０４、及びソース電極として機能する導電膜１１２ａ、及びドレイン電極として機能する導電膜１１２ｂとしては、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した金属元素を成分とする合金が、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる。
また、導電膜１０４、１１２ａ、１１２ｂは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電膜１０４、１１２ａ、１１２ｂには、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。
また、導電膜１０４、１１２ａ、１１２ｂには、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用いることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが可能となる。
＜第１のゲート絶縁膜として機能する絶縁膜＞
トランジスタ１００、２００の第１のゲート絶縁膜として機能する絶縁膜１０６、１０７としては、プラズマ化学気相堆積（ＰＥＣＶＤ：（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ））法、スパッタリング法等により、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を、それぞれ用いることができる。なお、絶縁膜１０６、１０７の積層構造とせずに、上述の材料から選択された単層の絶縁膜、または３層以上の絶縁膜を用いてもよい。
また、絶縁膜１０６は、酸素の透過を抑制するブロッキング膜としての機能を有する。例えば、絶縁膜１０７、１１４、１１６及び／または酸化物半導体膜１０８中に過剰の酸素を供給する場合において、絶縁膜１０６は酸素の透過を抑制することができる。
なお、トランジスタ１００，２００のチャネル領域として機能する酸化物半導体膜１０８と接する絶縁膜１０７は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域（酸素過剰領域）を有することがより好ましい。別言すると、絶縁膜１０７は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１０７に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて絶縁膜１０７を形成すればよい。または、成膜後の絶縁膜１０７に酸素を導入して、酸素過剰領域を形成してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。
また、絶縁膜１０７として、酸化ハフニウムを用いる場合、以下の効果を奏する。酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁膜１０７の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。すなわち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
なお、本実施の形態では、絶縁膜１０６として窒化シリコン膜を形成し、絶縁膜１０７として酸化シリコン膜を形成する。窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、酸化シリコン膜と同等の静電容量を得るのに必要な膜厚が大きいため、トランジスタ１００、２００の第１のゲート絶縁膜として、窒化シリコン膜を含むことで絶縁膜を物理的に厚膜化することができる。よって、トランジスタ１００、２００の絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、トランジスタ１００，２００の静電破壊を抑制することができる。
＜酸化物半導体膜＞
酸化物半導体膜１０８としては、先に示す材料を用いることができる。酸化物半導体膜１０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。また、酸化物半導体膜１０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、スパッタリングターゲットとしては、多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いると好ましい。多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いることで、結晶性を有する酸化物半導体膜１０８を形成しやすくなる。なお、成膜される酸化物半導体膜１０８の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される酸化物半導体膜１０８の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
例えば、第１の酸化物半導体膜１０８ａとしては、上述のＩｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等のスパッタリングターゲットを用いて形成すればよい。また、第２の酸化物半導体膜１０８ｂとしては、上述のＩｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２等を用いて形成すればよい。なお、第２の酸化物半導体膜１０８ｂに用いるスパッタリングターゲットの金属元素の原子数比としては、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たす必要はなく、Ｉｎ≧Ｍ、Ｚｎ＜Ｍを満たす組成でもよい。具体的には、Ｉｎ：Ｍ：Ｚｎ＝１：３：２等が挙げられる。
また、酸化物半導体膜１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタ１００、２００のオフ電流を低減することができる。とくに、第１の酸化物半導体膜１０８ａには、エネルギーギャップが２ｅＶ以上、好ましくは２ｅＶ以上３．０ｅＶ以下の酸化物半導体膜を用い、第２の酸化物半導体膜１０８ｂには、エネルギーギャップが２．５ｅＶ以上３．５ｅＶ以下の酸化物半導体膜を用いると、好適である。また、第１の酸化物半導体膜１０８ａよりも第２の酸化物半導体膜１０８ｂのエネルギーギャップが大きい方が好ましい。また、酸化物半導体膜１０８ｂが、酸化物半導体膜１０８ａよりも伝導帯下端のエネルギー準位が真空準位に近い構成である、ことが好ましい。このような構成を有することで、酸化物半導体膜１０８ａが主な電流経路となる。すなわち、酸化物半導体膜１０８ａが、チャネル領域としての機能を有し、酸化物半導体膜１０８ｂが、酸化物絶縁膜としての機能を有する、場合がある。
また、第１の酸化物半導体膜１０８ａ、及び第２の酸化物半導体膜１０８ｂの厚さは、それぞれ３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。なお、先に記載の膜厚の関係を満たすと好ましい。
また、第２の酸化物半導体膜１０８ｂとしては、キャリア密度の低い酸化物半導体膜を用いる。例えば、第２の酸化物半導体膜１０８ｂは、キャリア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下、より好ましくは１×１０１１個／ｃｍ３以下とする。
しかし、これらに限られず、必要とする半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な原子数比のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、第１の酸化物半導体膜１０８ａ、及び第２の酸化物半導体膜１０８ｂのキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
なお、第１の酸化物半導体膜１０８ａ、及び第２の酸化物半導体膜１０８ｂとしては、それぞれ不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができ好ましい。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとすることができる。なお、酸化物半導体膜のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、またはアルカリ土類金属等がある。
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体膜を用いたトランジスタはノーマリオン特性となりやすい。このため、酸化物半導体膜１０８は水素ができる限り低減されていることが好ましい。具体的には、酸化物半導体膜１０８において、ＳＩＭＳ分析により得られる水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
また、第１の酸化物半導体膜１０８ａは、第２の酸化物半導体膜１０８ｂよりも水素濃度が少ない部分を有すると好ましい。第１の酸化物半導体膜１０８ａの方が、第２の酸化物半導体膜１０８ｂよりも水素濃度が少ない部分を有すことにより、信頼性の高いトランジスタとすることができる。
また、第１酸化物半導体膜１０８ａにおいて、第１４族元素の一つであるシリコンや炭素が含まれると、第１の酸化物半導体膜１０８ａにおいて酸素欠損が増加し、ｎ型化してしまう。このため、第１の酸化物半導体膜１０８ａにおけるシリコンや炭素の濃度と、第１の酸化物半導体膜１０８ａとの界面近傍のシリコンや炭素の濃度（ＳＩＭＳ分析により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、第１の酸化物半導体膜１０８ａにおいて、ＳＩＭＳ分析により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、第１の酸化物半導体膜１０８ａのアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。
また、第１の酸化物半導体膜１０８ａに窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜を用いたトランジスタはノーマリオン特性となりやすい。従って、該酸化物半導体膜において、窒素はできる限り低減されていることが好ましい、例えば、ＳＩＭＳ分析により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、第１の酸化物半導体膜１０８ａ、及び第２の酸化物半導体膜１０８ｂは、それぞれ非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ　Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
＜トランジスタの保護絶縁膜として機能する絶縁膜＞
絶縁膜１１４、１１６は、酸化物半導体膜１０８に酸素を供給する機能を有する。また、絶縁膜１１８は、トランジスタ１００、２００の保護絶縁膜としての機能を有する。また、絶縁膜１１４、１１６は、酸素を有する。また、絶縁膜１１４は、酸素を透過することのできる絶縁膜である。なお、絶縁膜１１４は、後に形成する絶縁膜１１６を形成する際の、酸化物半導体膜１０８へのダメージ緩和膜としても機能する。
絶縁膜１１４としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜１１４は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁膜１１４に含まれる欠陥密度が多いと、該欠陥に酸素が結合してしまい、絶縁膜１１４における酸素の透過量が減少してしまう。
なお、絶縁膜１１４においては、外部から絶縁膜１１４に入った酸素が全て絶縁膜１１４の外部に移動せず、絶縁膜１１４にとどまる酸素もある。また、絶縁膜１１４に酸素が入ると共に、絶縁膜１１４に含まれる酸素が絶縁膜１１４の外部へ移動することで、絶縁膜１１４において酸素の移動が生じる場合もある。絶縁膜１１４として酸素を透過することができる酸化物絶縁膜を形成すると、絶縁膜１１４上に設けられる、絶縁膜１１６から脱離する酸素を、絶縁膜１１４を介して酸化物半導体膜１０８に移動させることができる。
また、絶縁膜１１４は、窒素酸化物に起因する準位密度が低い酸化物絶縁膜を用いて形成することができる。なお、当該窒素酸化物に起因する準位密度は、酸化物半導体膜の価電子帯の上端のエネルギー（Ｅｖ＿ｏｓ）と酸化物半導体膜の伝導帯の下端のエネルギー（Ｅｃ＿ｏｓ）の間に形成され得る場合がある。上記酸化物絶縁膜として、窒素酸化物の放出量が少ない酸化窒化シリコン膜、または窒素酸化物の放出量が少ない酸化窒化アルミニウム膜等を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
窒素酸化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）、代表的にはＮＯ２またはＮＯは、絶縁膜１１４などに準位を形成する。当該準位は、酸化物半導体膜１０８のエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁膜１１４及び酸化物半導体膜１０８の界面に拡散すると、当該準位が絶縁膜１１４側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁膜１１４及び酸化物半導体膜１０８界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。
また、窒素酸化物は、加熱処理においてアンモニア及び酸素と反応する。絶縁膜１１４に含まれる窒素酸化物は、加熱処理において、絶縁膜１１６に含まれるアンモニアと反応するため、絶縁膜１１４に含まれる窒素酸化物が低減される。このため、絶縁膜１１４及び酸化物半導体膜１０８の界面において、電子がトラップされにくい。
絶縁膜１１４として、上記酸化物絶縁膜を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
なお、トランジスタの作製工程の加熱処理、代表的には３００℃以上３５０℃未満の加熱処理により、絶縁膜１１４は、１００Ｋ以下のＥＳＲで測定して得られたスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに第２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満であり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）起因のシグナルに相当する。窒素酸化物の代表例としては、一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルのスピンの密度の合計が少ないほど、酸化物絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。
また、窒素酸化物に起因する準位密度が低い酸化物絶縁膜は、ＳＩＭＳで測定される窒素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下である。
基板温度が２２０℃以上３５０℃以下であり、シラン及び一酸化二窒素を用いたＰＥＣＶＤ法を用いて、窒素酸化物に起因する準位密度が低い酸化物絶縁膜を形成することで、緻密であり、且つ硬度の高い膜を形成することができる。
絶縁膜１１６は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
絶縁膜１１６としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜１１６は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。なお、絶縁膜１１６は、絶縁膜１１４と比較して酸化物半導体膜１０８から離れているため、絶縁膜１１４より、欠陥密度が多くともよい。
また、絶縁膜１１４、１１６は、同種の材料の絶縁膜を用いることができるため、絶縁膜１１４と絶縁膜１１６の界面が明確に確認できない場合がある。したがって、本実施の形態においては、絶縁膜１１４と絶縁膜１１６の界面は、破線で図示している。なお、本実施の形態においては、絶縁膜１１４と絶縁膜１１６の２層構造について説明したが、これに限定されず、例えば、絶縁膜１１４の単層構造としてもよい。
絶縁膜１１８は、窒素を有する。また、絶縁膜１１８は、窒素及びシリコンを有する。また、絶縁膜１１８は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜１１８を設けることで、酸化物半導体膜１０８からの酸素の外部への拡散と、絶縁膜１１４、１１６に含まれる酸素の外部への拡散と、外部から酸化物半導体膜１０８への水素、水等の入り込みを防ぐことができる。絶縁膜１１８としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
なお、上記記載の、導電膜、絶縁膜、酸化物半導体膜などの様々な膜は、スパッタリング法やＰＥＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次チャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、上記実施形態の導電膜、絶縁膜、酸化物半導体膜、金属酸化膜などの様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−ＺｎＯ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−ＺｎＯ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスにかえて、Ｚｎ（Ｃ２Ｈ５）２ガスを用いても良い。
図１９、図２０と異なるボトムゲート構造のトランジスタの例を図２１、図２２に示す。本構成のＬｏｆｆ型のトランジスタは、図２１（Ａ−１）の上面図に示すトランジスタ１５０のように、内側に導電膜１１２ａ、外側に導電膜１１２ｂが配置される構造でもあってもよい。なお、図２１（Ａ−２）は図２１（Ａ−１）状の一点鎖線Ｘ１−Ｘ２−Ｘ３間における切断面の断面図に相当する。また、Ｌｏｖ型のトランジスタは、図２２（Ａ−１）の上面図に示すトランジスタ１５３のように、内側に導電膜１１２ａ、外側に導電膜１１２ｂが配置される構造でもあってもよい。なお、図２２（Ａ−２）は図２２（Ａ−１）状の一点鎖線Ｘ１−Ｘ２−Ｘ３間における切断面の断面図に相当する。また、図２１（Ａ−１）、（Ａ−２）、図２２（Ａ−１）、（Ａ−２）において、導電膜１１２ａ、導電膜１１２ｂが入れ替わった構造であってもよい。
また、図１９に示すトランジスタ１００は酸化物半導体膜１０８ｂが膜減りしている構造であるが、図２１（Ｂ）に示すトランジスタ１５１のように膜減りがない、または極めて少ない構造であってもよい。また、図２１（Ｃ）に示すトランジスタ１５２の様に、チャネル保護層１２５を有する構造であってもよい。また、図２２（Ｂ）に示すトランジスタ１５４の様に、Ｌｏｖ型のトランジスタにおいて、酸化物半導体膜１０８ｂの膜減りがない、または極めて少ない構造であってもよい。また、図２２（Ｃ）に示すトランジスタ１５５の様に、Ｌｏｖ型のトランジスタがチャネル保護層１２５を有する構造であってもよい。
＜トランジスタの構成例２＞
次に、デュアルゲート構造のＬｏｆｆ型のトランジスタ及びＬｏｖ型のトランジスタについて、図２３乃至図２５を用いて説明する。
まず、Ｌｏｆｆ型のトランジスタについて説明する。
図２３（Ａ）は、本発明の一態様のトランジスタであるトランジスタ１７０の上面図であり、図２３（Ｂ）は、図２３（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図２３（Ｃ）は、図２３（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
トランジスタ１７０は、基板１０２上の第１のゲート電極として機能する導電膜１０４と、基板１０２および導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、酸化物半導体膜１０８に電気的に接続されるソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、導電膜１１２ａ、導電膜１１２ｂおよび酸化物半導体膜１０８上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、絶縁膜１１６上の絶縁膜１１８と、絶縁膜１１８上の導電膜１２０ａと、絶縁膜１１８上の導電膜１２０ｂと、を有する。なお、絶縁膜１０６および絶縁膜１０７は第１のゲート絶縁膜として機能する。従って、第１のゲート絶縁膜として機能する絶縁膜１０６上および絶縁膜１０７は、酸化物半導体膜１０８と第１のゲート電極として機能する導電膜１０４の間に設けられている。
また、絶縁膜１１４、１１６、１１８は、トランジスタ１７０の第２のゲート絶縁膜として機能する。また、導電膜１２０ａは、絶縁膜１１４、１１６、１１８に設けられる開口部１４２ｃを介して、導電膜１１２ｂと電気的に接続される。また、トランジスタ１７０において、導電膜１２０ａは、例えば、表示装置に用いる画素電極としての機能を有する。また、トランジスタ１７０において、導電膜１２０ｂは、第２のゲート電極（バックゲート電極ともいう）として機能する。従って、第２のゲート絶縁膜として機能する絶縁膜１１４、１１６、１１８は、酸化物半導体膜１０８と第２のゲート電極として機能する導電膜１２０ｂの間に設けられている。また、酸化物半導体膜１０８は導電膜１０４と導電膜１２０ｂの間に設けられている。
トランジスタ１７０において、酸化物半導体膜１０８は、導電膜１０４と重なる領域を有し、上記領域において導電膜１１２ａと重ならず、且つ、上記領域において導電膜１１２ｂと重ならない。また、酸化物半導体膜１０８は導電膜１２０ｂと重なる第２の領域を有し、上記第２の領域において導電膜１１２ａと重ならず、且つ、上記第２の領域において導電膜１１２ｂと重ならない。なお、Ｌｏｆｆ領域は領域１２２に該当する。
図２３（Ｂ）では導電膜１０４と導電膜１１２ｂが同じ幅で描かれているが、幅や形状などは、導電膜１１２ｂと導電膜１０４で同じであってもよいし、異なっていてもよい。
Ｌｏｆｆ構造のトランジスタの別の構成について図２４を用いて説明する。
トランジスタ１７１は、基板１０２上の第１のゲート電極として機能する導電膜１０４と、基板１０２および導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、酸化物半導体膜１０８に電気的に接続されるソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、導電膜１１２ａ、導電膜１１２ｂおよび酸化物半導体膜１０８上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、絶縁膜１１６上の絶縁膜１１８と、絶縁膜１１８上の導電膜１２０ａと、絶縁膜１１８上の導電膜１２０ｂと、を有する。なお、絶縁膜１０６および絶縁膜１０７は第１のゲート絶縁膜として機能する。従って、第１のゲート絶縁膜として機能する絶縁膜１０６上および絶縁膜１０７は、酸化物半導体膜１０８と第１のゲート電極として機能する導電膜１０４の間に設けられている。
また、絶縁膜１１４、１１６、１１８は、トランジスタ１７１の第２のゲート絶縁膜として機能する。また、導電膜１２０ａは、絶縁膜１１４、１１６、１１８に設けられる開口部１４２ｃを介して、導電膜１１２ｂと電気的に接続される。また、トランジスタ１７１において、導電膜１２０ａは、例えば、表示装置に用いる画素電極としての機能を有する。また、トランジスタ１７１において、導電膜１２０ｂは、第２のゲート電極（バックゲート電極ともいう）として機能する。従って、第２のゲート絶縁膜として機能する絶縁膜１１４、１１６、１１８は、酸化物半導体膜１０８と第２のゲート電極として機能する導電膜１２０ｂの間に設けられている。また、酸化物半導体膜１０８は導電膜１０４と導電膜１２０ｂの間に設けられている。
トランジスタ１７１において、酸化物半導体膜１０８は、導電膜１０４と重なる領域を有し、上記領域において導電膜１１２ａと重ならず、且つ、上記領域において導電膜１１２ｂと重ならない。また、酸化物半導体膜１０８は導電膜１２０ｂと重なる第２の領域を有し、上記第２の領域の一部において導電膜１１２ａと重なり、且つ、上記第２の領域の別の一部において導電膜１１２ｂと重なる。
また、本明細書中では、２つゲート電極がある場合、ゲート電極、ゲート絶縁膜、および半導体膜で形成される容量素子において、単位面積当たりの容量が大きい方のゲート電極を第１のゲート電極、とし、半導体膜を挟んで反対側のゲート電極を第２のゲート電極、とする。なお、ゲート電極、および半導体膜は容量素子の電極、ゲート絶縁膜は容量素子の絶縁体として機能する、場合がある。
例えば、図２４において、絶縁膜１０６は厚さ４００ｎｍの窒化シリコン膜、絶縁膜１０７は５０ｎｍの酸化シリコン膜、絶縁膜１１４、絶縁膜１１６は２層合わせて厚さ４００ｎｍの酸化シリコン膜、絶縁膜１１８は５０ｎｍの窒化シリコン膜であるとする。また、酸化シリコン膜の比誘電率を３．９、窒化シリコン膜の比誘電率を７とする。このとき、単位面積当たりの容量は、導電膜１０４、酸化物半導体膜１０８を電極とし、絶縁膜１０６、絶縁膜１０７を絶縁体とする容量素子の方が、導電膜１１２ｂ、酸化物半導体膜１０８を電極とし、絶縁膜１０６、絶縁膜１０７を絶縁体とする容量素子よりも、大きい。従って、導電膜１０４は第１のゲート電極であるといえる。また、絶縁膜１０６、絶縁膜１０７が、第１のゲート絶縁膜であるといえる。従って、酸化物半導体膜１０８は、導電膜１０４と重なる領域を有し、上記領域において導電膜１１２ａと重ならず、且つ、上記領域において導電膜１１２ｂと重ならないため、上記膜構成の場合、トランジスタ１７１はＬｏｆｆ型のトランジスタである。
次にＬｏｖ構造のトランジスタ１７２について図２５を用いて説明する。
トランジスタ１７２は、基板１０２上の第１のゲート電極として機能する導電膜１０４と、基板１０２および導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、酸化物半導体膜１０８に電気的に接続されるソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、導電膜１１２ａ、導電膜１１２ｂおよび酸化物半導体膜１０８上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、絶縁膜１１６上の絶縁膜１１８と、絶縁膜１１８上の導電膜１２０ａと、絶縁膜１１８上の導電膜１２０ｂと、を有する。なお、絶縁膜１０６および絶縁膜１０７は第１のゲート絶縁膜として機能する。従って、第１のゲート絶縁膜として機能する絶縁膜１０６上および絶縁膜１０７は、酸化物半導体膜１０８と第１のゲート電極として機能する導電膜１０４の間に設けられている。
また、絶縁膜１１４、１１６、１１８は、トランジスタ１７２の第２のゲート絶縁膜としての機能を有する。また、導電膜１２０ａは、絶縁膜１１４、１１６、１１８に設けられる開口部１４２ｃを介して、導電膜１１２ｂと電気的に接続される。また、トランジスタ１７２において、導電膜１２０ａは、例えば、表示装置に用いる画素電極としての機能を有する。また、トランジスタ１７２において、導電膜１２０ｂは、第２のゲート電極（バックゲート電極ともいう）として機能する。従って、第２のゲート絶縁膜として機能する絶縁膜１１４、１１６、１１８は、酸化物半導体膜１０８と第２のゲート電極として機能する導電膜１２０ｂの間に設けられている。また、酸化物半導体膜１０８は導電膜１０４と導電膜１２０ｂの間に設けられる。
トランジスタ１７２において、酸化物半導体膜１０８は、導電膜１０４と重なる領域を有し、上記領域の一部において導電膜１１２ａと重なり、且つ、上記領域の別の一部において導電膜１１２ｂと重なる。また、酸化物半導体膜１０８は導電膜１２０ｂと重なる第２の領域を有し、上記第２の領域の一部において導電膜１１２ａと重なり、且つ、上記第２の領域の別の一部において導電膜１１２ｂと重なる。
また、図２３（Ｃ）、図２４（Ｃ）、図２５（Ｃ）に示すように導電膜１２０ｂは、絶縁膜１０６、１０７、１１４、１１６、１１８に設けられる開口部１４２ａ、１４２ｂにおいて、第１のゲート電極として機能する導電膜１０４に接続される。よって、導電膜１２０ｂと導電膜１０４とは、同じ電位が与えられる。
なお、本実施の形態においては、開口部１４２ａ、１４２ｂを設け、導電膜１２０ｂと導電膜１０４を接続する構成について例示したが、これに限定されない。例えば、開口部１４２ａまたは開口部１４２ｂのいずれか一方の開口部のみを形成し、導電膜１２０ｂと導電膜１０４を接続する構成、または開口部１４２ａ及び開口部１４２ｂを設けずに、導電膜１２０ｂと導電膜１０４を接続しない構成としてもよい。なお、導電膜１２０ｂと導電膜１０４を接続しない構成の場合、導電膜１２０ｂと導電膜１０４には、それぞれ異なる電位を与えることができる。
また、図２３（Ｂ）、図２４（Ｂ）、図２５（Ｂ）に示すように、酸化物半導体膜１０８は、第１のゲート電極として機能する導電膜１０４と、第２のゲート電極として機能する導電膜１２０ｂのそれぞれと対向するように位置し、２つのゲート電極として機能する導電膜に挟まれている。第２のゲート電極として機能する導電膜１２０ｂのチャネル幅方向の長さは、酸化物半導体膜１０８のチャネル幅方向の長さよりも長く、酸化物半導体膜１０８の全体は、絶縁膜１１４、１１６、１１８を介して導電膜１２０ｂに覆われている。また、第２のゲート電極として機能する導電膜１２０ｂと第１のゲート電極として機能する導電膜１０４とは、絶縁膜１０６、１０７、１１４、１１６、１１８に設けられる開口部１４２ａ、１４２ｂにおいて接続されるため、酸化物半導体膜１０８のチャネル幅方向の側面は、絶縁膜１１４、１１６、１１８を介して第２のゲート電極として機能する導電膜１２０ｂと対向している。
別言すると、トランジスタ１７０のチャネル幅方向において、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する導電膜１２０ｂは、第１のゲート絶縁膜として機能する絶縁膜１０６、１０７及び第２のゲート絶縁膜として機能する絶縁膜１１４、１１６、１１８に設けられる開口部において接続すると共に、第１のゲート絶縁膜として機能する絶縁膜１０６、１０７及び第２のゲート絶縁膜として機能する絶縁膜１１４、１１６、１１８を介して酸化物半導体膜１０８を囲む構成である。
このような構成を有することで、トランジスタ１７０に含まれる酸化物半導体膜１０８を、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する導電膜１２０ｂの電界によって電気的に囲むことができる。トランジスタ１７０のように、第１のゲート電極及び第２のゲート電極の電界によって、チャネル領域が形成される酸化物半導体膜を電気的に囲むトランジスタのデバイス構造をｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ１７０は、ｓ−ｃｈａｎｎｅｌ構造を有するため、第１のゲート電極として機能する導電膜１０４によってチャネルを誘起させるための電界を効果的に酸化物半導体膜１０８に印加することができるため、トランジスタ１７０の電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ１７０を微細化することが可能となる。また、トランジスタ１７０は、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する導電膜１２０ｂによって囲まれた構造を有するため、トランジスタ１７０の機械的強度を高めることができる。
なお、トランジスタ１７０、トランジスタ１７１またはトランジスタ１７２の構成要素については、先に示すトランジスタ１００の説明で示したものを用いることが出来る。
＜トランジスタの構成例３＞
次に、トップゲート構造のＬｏｆｆ型のトランジスタ及びＬｏｖ型のトランジスタについて、図２６および図２７を用いて説明する。なお、先に説明した機能と同様の機能を有する場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
図２６（Ａ）は、Ｌｏｆｆ型のトランジスタであるトランジスタ１６０の上面図であり、図２６（Ｂ）は、図２６（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図２６（Ｃ）は、図２６（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
トランジスタ１６０は、基板１０２上の酸化物半導体膜１０８と、酸化物半導体膜１０８に電気的に接続されるソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、導電膜１１２ａ、導電膜１１２ｂおよび酸化物半導体膜１０８上の絶縁膜１０７と、絶縁膜１０７上の絶縁膜１０６と、絶縁膜１０７上の第１のゲート電極として機能する導電膜１０４と、を有する。なお、絶縁膜１０６および絶縁膜１０７は第１のゲート絶縁膜として機能する。従って、第１のゲート絶縁膜として機能する絶縁膜１０６および絶縁膜１０７は、酸化物半導体膜１０８と第１のゲート電極として機能する導電膜１０４の間に設けられている。
また、トランジスタ１６０上、より詳しくは、絶縁膜１０７、導電膜１１２ａ、１１２ｂ及び、導電膜１０４上には絶縁膜１１４、１１６、及び絶縁膜１１８が設けられる。絶縁膜１１４、１１６、１１８は、トランジスタ１６０の保護絶縁膜としての機能を有する。
トランジスタ１６０において、酸化物半導体膜１０８は、導電膜１０４と重なる領域を有し、上記領域おいて導電膜１１２ａと重ならず、且つ、上記領域において導電膜１１２ｂと重ならない。なお、Ｌｏｆｆ領域は領域１２２に該当する。
上記の構成にすることにより、第１のゲート電極とソース電極および第１のゲート電極とドレイン電極の間の寄生容量を低減することが出来る。
また、図２７（Ａ）は、Ｌｏｖ型のトランジスタであるトランジスタ１６１の上面図であり、図２７（Ｂ）は、図２７（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図２７（Ｃ）は、図２７（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
トランジスタ１６１は、基板１０２上の酸化物半導体膜１０８と、酸化物半導体膜１０８に電気的に接続されるソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、導電膜１１２ａ、導電膜１１２ｂおよび酸化物半導体膜１０８上の絶縁膜１０７と、絶縁膜１０７上の絶縁膜１０６と、絶縁膜１０７上の第１のゲート電極として機能する導電膜１０４と、を有する。なお、絶縁膜１０６および絶縁膜１０７は第１のゲート絶縁膜として機能する。従って、第１のゲート絶縁膜として機能する絶縁膜１０６および絶縁膜１０７は、酸化物半導体膜１０８と第１のゲート電極として機能する導電膜１０４の間に設けられている。
また、トランジスタ１６１上、より詳しくは、絶縁膜１０７、導電膜１１２ａ、１１２ｂ及び、導電膜１０４上には絶縁膜１１４、１１６、及び絶縁膜１１８が設けられる。絶縁膜１１４、１１６、１１８は、トランジスタ１６１の保護絶縁膜としての機能を有する。
トランジスタ１６１において、酸化物半導体膜１０８は、導電膜１０４と重なる領域を有し、上記領域の一部において導電膜１１２ａと重なり、且つ、上記領域の別の一部において導電膜１１２ｂと重なる。
なお、トランジスタ１６０またはトランジスタ１６１の構成要素については、先に示すトランジスタ１００の説明で示したものを用いることが出来る。
＜トランジスタの構成例４＞
次に、半導体膜として多結晶シリコン膜を用いた、トップゲート構造のＬｏｆｆ型のトランジスタ及びＬｏｖ型のトランジスタについて、図６３および図６４を用いて説明する。なお、以下で説明する半導体膜として多結晶シリコン膜を用いたトランジスタは、トップゲート構造ではなく、ボトムゲート構造、或いはデュアルゲート構造であってもよい。
図６３（Ａ）は、Ｌｏｆｆ型のトランジスタであるトランジスタ１８０の上面図であり、図６３（Ｂ）は、図６３（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図６３（Ｃ）は、図６３（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。また、図６４（Ａ）は、Ｌｏｖ型のトランジスタであるトランジスタ１８１の上面図であり、図６４（Ｂ）は、図６４（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図６４（Ｃ）は、図６４（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
トランジスタ１８０およびトランジスタ１８１は、基板１０２上の多結晶シリコン膜３０８、多結晶シリコン膜３０８と電気的に接続するソース電極として機能する導電膜３１２ａ、多結晶シリコン膜３０８と電気的に接続するドレイン電極として機能する導電膜３１２ｂと、導電膜３１２ａ、導電膜３１２ｂおよび多結晶シリコン膜３０８上の第１のゲート絶縁膜として機能する絶縁膜３０６と、絶縁膜３０６上の第１のゲート電極として機能する導電膜３０４と、を有する。従って、第１のゲート絶縁膜として機能する絶縁膜３０６は、半導体膜として機能する多結晶シリコン膜３０８と第１のゲート電極として機能する導電膜３０４の間に設けられている。また、絶縁膜３０６、及び、導電膜３０４上には絶縁膜３１４が設けられる。また、導電膜３１６ａは、絶縁膜３０６および絶縁膜３１４に設けられる開口部３１８ａを介して、導電膜３１２ａと電気的に接続する。また、導電膜３１６ｂは、絶縁膜３０６および絶縁膜３１４に設けられる開口部３１８ｂを介して、導電膜３１２ｂと電気的に接続する。
トランジスタ１８０において、多結晶シリコン膜３０８は、導電膜３０４と重なる領域を有し、上記領域おいて導電膜３１２ａと重ならず、且つ、上記領域において導電膜３１２ｂと重ならない。トランジスタ１８１において、多結晶シリコン膜３０８は、導電膜３０４と重なる領域を有し、上記領域の一部において導電膜３１２ａと重なり、且つ、上記領域の別の一部において導電膜３１２ｂと重なる。
多結晶シリコン膜３０８は、様々な方法により多結晶化されたシリコン膜を用いる事が出来る。結晶化方法として、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法などがある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、基板１０２として石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニールを組み合わせた結晶化法を用いても良い。
導電膜３１６ａおよび導電膜３１６ｂは、例えば、多結晶シリコン膜に不純物をドーピングすることにより形成される。ｐチャネル型のトランジスタであれば、ｐ型の導電性を付与する不純物、ｎチャネル型のトランジスタであれば、ｎ型の導電性を付与する不純物がドーピングされている。上記の様に不純物がドーピングされた多結晶シリコン膜は導電膜としての機能を有する。ｐ型の導電性を付与する不純物元素として、例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）などがある。また、ｎ型の導電性を付与する不純物元素として、例えば、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、などがある。なお、導電膜３１６ａおよび導電膜３１６ｂは、低濃度不純物領域（ＬＤＤ：Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）が設けられていてもよい。低濃度不純物領域は半導体膜と接するように設けられることが好ましい。なお、本明細書中においては、ｎ型或いはｐ型の不純物がドーピングされていても、トランジスタの活性層としての機能を有する膜であれば、多結晶シリコン膜３０８である、という場合がある。
また、導電膜３０４、導電膜３１２ａまたは導電膜３１２ｂとして、導電膜１０４、導電膜１１２ａまたは導電膜１１２ｂに用いられる材料などを用いることが出来る。また、絶縁膜３０６または絶縁膜３１４の材料として、絶縁膜１０６、絶縁膜１０７、絶縁膜１１４、絶縁膜１１６、または絶縁膜１１８に用いられる材料などを用いることが出来る。なお、各絶縁膜、各導電膜などの材料は本実施の形態に示したものに限定されない。
＜トランジスタの作製方法１＞
次に、ボトムゲート構造のＬｏｆｆ型のトランジスタ１００及びＬｏｖ型のトランジスタ２００の作製方法について、図２８乃至図３０を用いて以下詳細に説明する。なお、図２８乃至図３０は、トランジスタの作製方法を説明する断面図である。
なお、ボトムゲート構造のＬｏｆｆ型のトランジスタとＬｏｖ型のトランジスタは第１のゲート電極、酸化物半導体、ソース電極またはドレイン電極のパターンを変えることにより作り分けることが可能である。従って、同じ作製方法を用いて、Ｌｏｆｆ型のトランジスタとＬｏｖ型のトランジスタを作製することができる。そのため、以下で説明する作製工程は以下ではＬｏｆｆ型のトランジスタとＬｏｖ型のトランジスタの両方に適用できる。以下では、Ｌｏｆｆ型のトランジスタとＬｏｖ型のトランジスタの違いとして断面形状の違いのみを示す。図２８乃至図３０の左側に示す図がＬｏｆｆ型のトランジスタの断面図、右側に示す図がＬｏｖ型のトランジスタの断面図である。また、Ｌｏｆｆ型のトランジスタの断面図には（Ｍ−１）、Ｌｏｖ型のトランジスタの断面図には（Ｍ−２）という符号が用いられている。Ｍは文字Ａ，Ｂ、ＣまたはＤのいずれかである。
なお、トランジスタ１００，２００を構成する膜（絶縁膜、酸化物半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学堆積）法やＡＬＤ（原子層成膜）法を使ってもよい。
　熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば、それぞれのスイッチングバルブ（高速バルブともよぶ。）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。
このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを作製する場合に適している。
まず、基板１０２上に導電膜を形成し、該導電膜をリソグラフィ工程及びエッチング工程を行い加工して、第１のゲート電極として機能する導電膜１０４を形成する。次に、導電膜１０４上に第１のゲート絶縁膜として機能する絶縁膜１０６、１０７を形成する（図２８（Ａ−１）、（Ａ−２）参照）。
第１のゲート電極として機能する導電膜１０４は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、を用いて形成することができる。または、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、先に説明した有機金属化学気相堆積（ＭＯＣＶＤ）法等の熱ＣＶＤ法、又は原子層堆積（ＡＬＤ）法を用いてもよい。
本実施の形態では、基板１０２としてガラス基板を用い、第１のゲート電極として機能する導電膜１０４として厚さ１００ｎｍのタングステン膜をスパッタリング法で形成する。
第１のゲート絶縁膜として機能する絶縁膜１０６、１０７は、スパッタリング法、ＰＥＣＶＤ法、熱ＣＶＤ法、真空蒸着法、ＰＬＤ法等を用いて形成することができる。本実施の形態では、ＰＥＣＶＤ法により、絶縁膜１０６として厚さ４００ｎｍの窒化シリコン膜を形成し、絶縁膜１０７として厚さ５０ｎｍの酸化窒化シリコン膜を形成する。
なお、絶縁膜１０６としては、窒化シリコン膜の積層構造とすることができる。具体的には、絶縁膜１０６を、第１の窒化シリコン膜と、第２の窒化シリコン膜と、第３の窒化シリコン膜との３層積層構造とすることができる。該３層積層構造の一例としては、以下のように形成することができる。
第１の窒化シリコン膜としては、例えば、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥ−ＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すればよい。
第２の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素、及び流量２０００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが３００ｎｍとなるように形成すればよい。
第３の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、及び流量５０００ｓｃｃｍの窒素を原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すればよい。
なお、上記第１の窒化シリコン膜、第２の窒化シリコン膜、及び第３の窒化シリコン膜形成時の基板温度は３５０℃とすることができる。
絶縁膜１０６を、窒化シリコン膜の３層の積層構造とすることで、例えば、導電膜１０４に銅（Ｃｕ）を含む導電膜を用いる場合において、以下の効果を奏する。
第１の窒化シリコン膜は、導電膜１０４からの銅（Ｃｕ）元素の拡散を抑制することができる。第２の窒化シリコン膜は、水素を放出する機能を有し、第１のゲート絶縁膜として機能する絶縁膜の耐圧を向上させることができる。第３の窒化シリコン膜は、第３の窒化シリコン膜からの水素放出が少なく、且つ第２の窒化シリコン膜からの放出される水素の拡散を抑制することができる。
絶縁膜１０７としては、後に形成される酸化物半導体膜１０８（より具体的には、第１の酸化物半導体膜１０８ａ）との界面特性を向上させるため、酸素を含む絶縁膜で形成されると好ましい。
次に、絶縁膜１０７上に、第１の酸化物半導体膜１０８ａを形成する。その後、第１の酸化物半導体膜１０８ａ上に、第２の酸化物半導体膜１０８ｂを形成する（図２８（Ｂ−１）、（Ｂ−２）参照）。
本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１（原子数比））を用いて、スパッタリング法により第１の酸化物半導体膜を成膜し、その後真空中で連続して、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２（原子数比））を用いて、スパッタリング法により第２の酸化物半導体膜を成膜することで、積層の酸化物半導体膜を形成する。次に、該先層の酸化物半導体膜上にリソグラフィ工程によりマスクを形成し、該積層の酸化物半導体膜を所望の領域に加工することで島状の酸化物半導体膜１０８を形成する。
なお、スパッタリング法で酸化物半導体膜１０８を形成する場合、スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお、混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで酸化物半導体膜１０８に水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング法で酸化物半導体膜１０８を形成する場合、スパッタリング装置におけるチャンバーは、酸化物半導体膜１０８にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好ましい。
次に、絶縁膜１０７及び酸化物半導体膜１０８ａ上にソース電極及びドレイン電極として機能する導電膜１１２を形成する（図２８（Ｃ−１）、（Ｃ−２）参照）。
本実施の形態では、導電膜１１２として、厚さ５０ｎｍのタングステン膜と、厚さ４００ｎｍのアルミニウム膜との積層膜をスパッタリング法により成膜する。なお、本実施の形態においては、導電膜１１２の２層の積層構造としたが、これに限定されない。例えば、導電膜１１２として、厚さ５０ｎｍのタングステン膜と、厚さ４００ｎｍのアルミニウム膜と、厚さ１００ｎｍのチタン膜との３層の積層構造としてもよい。
次に、導電膜１１２上の所望の領域にマスク１４０ａ、１４０ｂを形成する（図２８（Ｄ−１）、（Ｄ−２）参照）。
本実施の形態においては、マスク１４０ａ、１４０ｂとしては、感光性の樹脂膜を塗布し、該感光性の樹脂膜をリソグラフィ工程によりパターニングすることで形成する。
次に、導電膜１１２、及びマスク１４０ａ、１４０ｂ上からエッチングガス１３８を用いて、導電膜１１２及び第２の酸化物半導体膜１０８ｂを加工する（図２９（Ａ−１）、（Ａ−２）参照）。
本実施の形態においては、ドライエッチング装置を用い、導電膜１１２、及び第２の酸化物半導体膜１０８ｂを加工する。ただし、導電膜１１２の形成方法としては、これに限定されず、例えば、エッチングガス１３８に薬液を用いることで、ウエットエッチング装置を用いて、導電膜１１２、及び第２の酸化物半導体膜１０８ｂを加工してもよい。ただし、ウエットエッチング装置を用いて、導電膜１１２、及び第２の酸化物半導体膜１０８ｂを加工するよりも、ドライエッチング装置を用いて導電膜１１２、及び第２の酸化物半導体膜１０８ｂを加工した方が、より微細なパターンを形成することができるため、好適である。
次に、マスク１４０ａ、１４０ｂを除去することで、第２の酸化物半導体膜１０８ｂ上のソース電極として機能する導電膜１１２ａと、第２の酸化物半導体膜１０８上のドレイン電極として機能する導電膜１１２ｂと、が形成される。また、酸化物半導体膜１０８は、第１の酸化物半導体膜１０８ａと、凹部を有する第２の酸化物半導体膜１０８ｂとが形成される（図２９（Ｂ−１）、（Ｂ−２）参照）。
また、第２の酸化物半導体膜１０８ｂ、及び導電膜１１２ａ、１１２ｂ上から、薬液を塗布し、第２の酸化物半導体膜１０８ｂの表面（バックチャネル側）を洗浄してもよい。
該洗浄の方法としては、例えば、リン酸等の薬液を用いた洗浄が挙げられる。リン酸等の薬液を用いて洗浄を行うことで、第２の酸化物半導体膜１０８ｂの表面に付着した不純物（例えば、導電膜１１２ａ、１１２ｂに含まれる元素等）を除去することができる。なお、該洗浄は、必ずしも行う必要はなく、場合によっては、洗浄を行わなくてもよい。
また、導電膜１１２ａ、１１２ｂの形成時、及び／または上記洗浄工程において、第２の酸化物半導体膜１０８ｂは、第１の酸化物半導体膜１０８ａよりも膜厚の薄い第２の領域を有する。
次に、酸化物半導体膜１０８、及び導電膜１１２ａ、１１２ｂ上に絶縁膜１１４、１１６を形成する（図２９（Ｃ−１）、（Ｃ−２）参照）。
なお、絶縁膜１１４を形成した後、大気に曝すことなく、連続的に絶縁膜１１６を形成することが好ましい。絶縁膜１１４を形成後、大気開放せず、原料ガスの流量、圧力、高周波電力及び基板温度の一以上を調整して、絶縁膜１１６を連続的に形成することで、絶縁膜１１４と絶縁膜１１６の界面において大気成分由来の不純物濃度を低減することができるとともに、絶縁膜１１４、１１６に含まれる酸素を酸化物半導体膜１０８に移動させることが可能となり、酸化物半導体膜１０８の酸素欠損量を低減することが可能となる。
例えば、絶縁膜１１４として、ＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成することができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、一酸化二窒素、二酸化窒素等がある。また、上記の堆積性気体の流量に対して酸化性気体の流量を２０倍より大きく１００倍未満、好ましくは４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、好ましくは５０Ｐａ以下とするＰＥＣＶＤ法を用いることで、絶縁膜１１４が、窒素を含み、且つ欠陥量の少ない絶縁膜となる。
本実施の形態においては、絶縁膜１１４として、基板１０２を保持する温度を２２０℃とし、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室内の圧力を２０Ｐａとし、平行平板電極に供給する高周波電力を１３．５６ＭＨｚ、１００Ｗ（電力密度としては１．６×１０−２Ｗ／ｃｍ２）とするＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成する。
絶縁膜１１６としては、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上３５０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。
絶縁膜１１６の成膜条件として、上記圧力の反応室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、絶縁膜１１６中における酸素含有量が化学量論的組成よりも多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素の結合力が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁膜を形成することができる。
また、絶縁膜１１６を形成する工程は、ＰＥＣＶＤ装置にて１８０℃以上３５０℃以下の温度で実施され、トランジスタ１００、２００の作製工程中において、絶縁膜１１６を形成する工程の温度が最も高くなると好ましい。例えば、絶縁膜１１６を形成する温度を３５０℃で実施することで、トランジスタ１００、２００を直接フレキシブル基板等への形成が可能となる。
なお、絶縁膜１１６の形成工程において、絶縁膜１１４が酸化物半導体膜１０８の保護膜となる。したがって、酸化物半導体膜１０８へのダメージを低減しつつ、パワー密度の高い高周波電力を用いて絶縁膜１１６を形成することができる。
なお、絶縁膜１１６の成膜条件において、酸化性気体に対するシリコンを含む堆積性気体の流量を増加することで、絶縁膜１１６の欠陥量を低減することが可能である。代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が６×１０１７ｓｐｉｎｓ／ｃｍ３未満、好ましくは３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは１．５×１０１７ｓｐｉｎｓ／ｃｍ３以下である欠陥量の少ない酸化物絶縁層を形成することができる。この結果トランジスタの信頼性を高めることができる。
また、絶縁膜１１４、１１６を形成した後、加熱処理を行ってもよい。該加熱処理により、絶縁膜１１４、１１６に含まれる窒素酸化物を低減することができる。また、上記加熱処理により、絶縁膜１１４、１１６に含まれる酸素の一部を酸化物半導体膜１０８に移動させ、酸化物半導体膜１０８に含まれる酸素欠損量を低減することができる。
絶縁膜１１４、１１６への加熱処理の温度は、代表的には、１５０℃以上３５０℃以下、以下とする。加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい該加熱処理には、電気炉、ＲＴＡ装置等を用いることができる。
本実施の形態では、窒素雰囲気で、３５０℃、１時間の加熱処理を行う。なお、トランジスタ１００、２００を形成する工程において、絶縁膜１１６を形成する温度が最も高くなればよく、絶縁膜１１６の形成する温度と同等の温度を異なる工程で行ってもよい。
次に、絶縁膜１１６上に酸化物導電膜１３１を形成する（図２９（Ｄ−１）、（Ｄ−２）参照）。
酸化物導電膜１３１は、酸素と、金属（インジウム、亜鉛、チタン、アルミニウム、タングステン、タンタル、またはモリブデンの中から選ばれる少なくとも１以上）と、を有する。
酸化物導電膜１３１の一例としては、酸化窒化タンタル膜、酸化チタン膜、インジウム錫酸化物（以下ＩＴＯともいう）膜、酸化アルミニウム膜、酸化物半導体膜（例えば、ＩＧＺＯ膜（Ｉｎ：ＧａＺｎ＝１：４：５（原子数比））等）を用いることができる。また、酸化物導電膜１３１としては、スパッタリング法を用いて形成することができる。また、酸化物導電膜１３１の厚さとしては、１ｎｍ以上２０ｎｍ以下、または２ｎｍ以上１０ｎｍ以下とすると好ましい。本実施の形態では、酸化物導電膜１３１として、厚さ５ｎｍの酸化シリコンを添加したインジウム錫酸化物（以下ＩＴＳＯと呼ぶ）を用いる。
次に、酸化物導電膜１３１を介して絶縁膜１１４、１１６及び酸化物半導体膜１０８に酸素１３９を添加する。（図３０（Ａ−１）、（Ａ−２）参照）。
酸化物導電膜１３１を介して絶縁膜１１４、１１６及び酸化物半導体膜１０８に酸素１３９を添加する方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。また、酸素１３９を添加する際に、基板側にバイアスを印加することで効果的に酸素１３９を絶縁膜１１４、１１６及び酸化物半導体膜１０８に添加することができる。上記バイアスとしては、例えば、電力密度を１Ｗ／ｃｍ２以上５Ｗ／ｃｍ２以下とすればよい。絶縁膜１１６上に酸化物導電膜１３１を設けて酸素を添加することで、酸化物導電膜１３１が絶縁膜１１６から酸素が脱離することを抑制する保護膜として機能する。このため、絶縁膜１１４、１１６及び酸化物半導体膜１０８により多くの酸素を添加することができる。
次に、エッチャント１４２により、酸化物導電膜１３１を除去する（図３０（Ｂ−１）、（Ｂ−２）参照）。
酸化物導電膜１３１の除去方法としては、ドライエッチング法、ウエットエッチング法、またはドライエッチング法とウエットエッチング法を組み合わせる方法等が挙げられる。なお、ドライエッチング法の場合には、エッチャント１４２は、エッチングガスであり、ウエットエッチング法の場合には、エッチャント１４２は、薬液である。本実施の形態においては、ウエットエッチング法を用いて、酸化物導電膜１３１を除去する。
次に、絶縁膜１１６上に絶縁膜１１８を形成する（図３０（Ｃ−１）、（Ｃ−２）参照）。
なお、絶縁膜１１８の形成前、または絶縁膜１１８の形成後に加熱処理を行って、絶縁膜１１４、１１６に含まれる過剰酸素を酸化物半導体膜１０８中に拡散させ、酸化物半導体膜１０８中の酸素欠損を補填することができる。あるいは、絶縁膜１１８を加熱成膜とすることで、絶縁膜１１４、１１６に含まれる過剰酸素を酸化物半導体膜１０８中に拡散させ、酸化物半導体膜１０８中の酸素欠損を補填することができる。
絶縁膜１１８をＰＥＣＶＤ法で形成する場合、基板温度は１８０℃以上３５０℃以下にすることで、緻密な膜を形成できるため好ましい。
例えば、絶縁膜１１８としてＰＥＣＶＤ法により窒化シリコン膜を形成する場合、シリコンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いることが好ましい。窒素と比較して少量のアンモニアを用いることで、プラズマ中でアンモニアが解離し、活性種が発生する。該活性種が、シリコンを含む堆積性気体に含まれるシリコン及び水素の結合、及び窒素の三重結合を切断する。この結果、シリコン及び窒素の結合が促進され、シリコン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成することができる。一方、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性気体及び窒素の分解が進まず、シリコン及び水素結合が残存してしまい、欠陥が増大した、且つ粗な窒化シリコン膜が形成されてしまう。これらのため、原料ガスにおいて、アンモニアに対する窒素の流量比を５以上５０以下、１０以上５０以下とすることが好ましい。
本実施の形態においては、絶縁膜１１８として、ＰＥＣＶＤ装置を用いて、シラン、窒素、及びアンモニアを原料ガスとして用いて、厚さ５０ｎｍの窒化シリコン膜を形成する。流量は、シランが５０ｓｃｃｍ、窒素が５０００ｓｃｃｍであり、アンモニアが１００ｓｃｃｍである。処理室の圧力を１００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚの高周波電源を用いて１０００Ｗの高周波電力を平行平板電極に供給する。ＰＥＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のＰＥＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると１．７×１０−１Ｗ／ｃｍ２である。
以上の工程で図１９に示すトランジスタ１００及び図２０に示すトランジスタ２００を形成することができる。
＜トランジスタの作製方法２＞
次に、本発明の一態様であるデュアルゲート構造のトランジスタ１７０の作製方法について、図３１を用いて以下詳細に説明する。なお、図３１は、トランジスタの作製方法を説明する断面図である。また、図３１（Ａ）（Ｃ）（Ｅ）（Ｇ）は、トランジスタ１７０の作製途中のチャネル長方向の断面図であり、図３１（Ｂ）（Ｄ）（Ｆ）（Ｈ）は、トランジスタ１７０の作製途中のチャネル幅方向の断面図である。
なお、デュアルゲート構造のＬｏｆｆ型のトランジスタとＬｏｖ型のトランジスタは第１のゲート電極、第２のゲート電極、酸化物半導体、ソース電極、ドレイン電極などのパターンを変えることにより作り分けることが可能である。従って、同じ作製方法を用いて、Ｌｏｆｆ型のトランジスタとＬｏｖ型のトランジスタを作製することができる。そのため、以下で説明する作製工程は以下ではＬｏｆｆ型のトランジスタとＬｏｖ型のトランジスタの両方に適用できる。
　まず、先に示すトランジスタ１００、２００の作製方法と同様の工程（図２８乃至図３０に示す工程）を行い、基板１０２上に導電膜１０４、絶縁膜１０６、１０７、酸化物半導体膜１０８、導電膜１１２ａ、１１２ｂ、及び絶縁膜１１４、１１６、１１８を形成する（図３１（Ａ）（Ｂ）参照）。
次に、絶縁膜１１８上にリソグラフィ工程によりマスクを形成し、絶縁膜１１４、１１６、１１８の所望の領域に開口部１４２ｃを形成する。また、絶縁膜１１８上にリソグラフィ工程によりマスクを形成し、絶縁膜１０６、１０７、１１４、１１６、１１８の所望の領域に開口部１４２ａ、１４２ｂを形成する。なお、開口部１４２ｃは、導電膜１１２ｂに達するように形成される。また、開口部１４２ａ、１４２ｂは、それぞれ導電膜１０４に達するように形成される（図３１（Ｃ）（Ｄ）参照）。
なお、開口部１４２ａ、１４２ｂと開口部１４２ｃは、同じ工程で形成してもよく、異なる工程で形成してもよい。開口部１４２ａ、１４２ｂと開口部１４２ｃを同じ工程で形成する場合、例えば、グレートーンマスクまたはハーフトーンマスクを用いて形成することができる。また、開口部１４２ａ、１４２ｂを複数回に分けて形成してもよい。例えば、絶縁膜１０６、１０７を加工し、その後、絶縁膜１１４、１１６、１１８を加工する。
次に、開口部１４２ａ、１４２ｂ、１４２ｃを覆うように絶縁膜１１８上に導電膜１２０を形成する（図３１（Ｅ）（Ｆ）参照）。
導電膜１２０としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いることができる。とくに、導電膜１２０としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物（ＩＴＳＯ）などの透光性を有する導電性材料を用いることができる。また、導電膜１２０としては、例えば、スパッタリング法を用いて形成することができる。本実施の形態においては、膜厚１１０ｎｍのＩＴＳＯ膜をスパッタリング法で形成する。
次に、導電膜１２０上にリソグラフィ工程によりマスクを形成し、導電膜１１２を所望の形状に加工することで、導電膜１２０ａ、１２０ｂを形成する（図３１（Ｇ）（Ｈ）参照）。
導電膜１２０ａ、１２０ｂの形成方法については、ドライエッチング法、ウエットエッチング法、またはドライエッチング法とウエットエッチング法を組み合わせる方法等が挙げられる。本実施の形態においては、ウエットエッチング法を用いて、導電膜１２０を導電膜１２０ａ、１２０ｂへと加工する。
以上の工程で図２３に示すトランジスタ１７０を作製することができる。
また、同様の工程を用いて、図２４に示すトランジスタ１７１を作成することができる。図２３と図２４は第２のゲート電極として機能する導電膜１２０ｂの形状が異なる。
また、同様の工程を用いて、図２５に示すＬｏｖ型のトランジスタであるトランジスタ１７２を作成することができる。図２３に示すトランジスタ１７０と図２５に示すトランジスタ１７２は第１のゲート電極として機能する導電膜１０４、および第２のゲート電極として機能する導電膜１２０ｂの形状が異なる。図２３に示すトランジスタ１７０の作製方法について図３１を用いて説明したが、図２５に示すトランジスタ１７２の作製方法に関して、図３１に対応する図は図３２である。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本発明の一態様のトランジスタに含まれる酸化物半導体の構造について、詳細に説明を行う。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
逆の見方をすると、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ　ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ　ＯＳは、物性的に非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３３（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３３（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図３３（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３３（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３３（Ｅ）に示す。図３３（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図３３（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図３３（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図３４（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ　Ａｂｅｒｒａｔｉｏｎ　Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図３４（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの膜を被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、図３４（Ｂ）および図３４（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３４（Ｄ）および図３４（Ｅ）は、それぞれ図３４（Ｂ）および図３４（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図３４（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ　Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図３４（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図３４（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子間の結合距離が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ　ｃｒｙｓｔａｌ）と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満であり、１×１０−９個／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３５（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図３５（Ｂ）に示す。図３５（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図３５（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図３５（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ　Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ　ＯＳ＞
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図３６に、ａ−ｌｉｋｅ　ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図３６（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ　ＯＳの高分解能断面ＴＥＭ像である。図３６（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ　ＯＳの高分解能断面ＴＥＭ像である。図３６（Ａ）および図３６（Ｂ）より、ａ−ｌｉｋｅ　ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ　ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ　ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図３７は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図３７より、ａ−ｌｉｋｅ　ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図３７より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図３７より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ　ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ　ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ　ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜成膜方法＞
以下では、ＣＡＡＣ−ＯＳの成膜方法の一例について説明する。
図３８（Ａ）は、成膜室内の模式図である。ＣＡＡＣ−ＯＳは、スパッタリング法により成膜することができる。
図３８（Ａ）に示すように、基板５２２０とターゲット５２３０とは向かい合うように配置している。基板５２２０とターゲット５２３０との間にはプラズマ５２４０がある。また、基板５２２０の下部には加熱機構５２６０が設けられている。図示しないが、ターゲット５２３０は、バッキングプレートに接着されている。バッキングプレートを介してターゲット５２３０と向かい合う位置には、複数のマグネットが配置される。マグネットの磁場を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
基板５２２０とターゲット５２３０との距離ｄ（ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ましくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで、ターゲット５２３０に一定以上の電圧を印加することで、放電が始まり、プラズマ５２４０が確認される。なお、ターゲット５２３０の近傍には磁場によって、高密度プラズマ領域が形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン５２０１が生じる。イオン５２０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ＋）などである。
ターゲット５２３０は、複数の結晶粒を有する多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。一例として、図３９に、ターゲット５２３０に含まれるＩｎＭＺｎＯ４（元素Ｍは、例えばアルミニウム、ガリウム、イットリウムまたはスズ）の結晶構造を示す。なお、図３９は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。ＩｎＭＺｎＯ４の結晶では、酸素原子が負の電荷を有することにより、近接する二つのＭ−Ｚｎ−Ｏ層の間に斥力が生じている。そのため、ＩｎＭＺｎＯ４の結晶は、近接する二つのＭ−Ｚｎ−Ｏ層の開に劈開面を有する。
高密度プラズマ領域で生じたイオン５２０１は、電界によってターゲット５２３０側に加速され、やがてターゲット５２３０と衝突する。このとき、劈開面から平板状またはペレット状のスパッタ粒子であるペレット５２００が剥離する（図３８（Ａ）参照。）。ペレット５２００は、図３９に示す二つの劈開面に挟まれた部分である。よって、ペレット５２００のみ抜き出すと、その断面は図３８（Ｂ）のようになり、上面は図３８（Ｃ）のようになることがわかる。なお、ペレット５２００は、イオン５２０１の衝突の衝撃によって、構造に歪みが生じる場合がある、なお、ペレット５２００の剥離に伴い、ターゲット５２３０から粒子５２０３も弾き出される。粒子５２０３は、原子１個または原子数個の集合体を有する。そのため、粒子５２０３を原子状粒子（ａｔｏｍｉｃ　ｐａｒｔｉｃｌｅｓ）と呼ぶこともできる。
ペレット５２００は、三角形、例えば正三角形の平面を有する平板状またはペレット状のスパッタ粒子である。または、ペレット５２００は、六角形、例えば正六角形の平面を有する平板状またはペレット状のスパッタ粒子である。ただし、ペレット５２００の形状は、三角形、六角形に限定されない、例えば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三角形）が２個合わさった四角形（例えば、ひし形）となる場合もある。
ペレット５２００は、成膜ガスの種類などに応じて厚さが決定する。例えば、ペレット５２００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎｍ以下とする。また、例えば、ペレット５２００は、幅を１ｎｍ以上３ｎｍ以下、好ましくは１．２ｎｍ以上２．５ｎｍ以下とする。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物を有するターゲット５２３０にイオン５２０１を衝突させる。そうすると、Ｍ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層およびＭ−Ｚｎ−Ｏ層の３層を有するペレット５２００が剥離する。なお、ペレット５２００の剥離に伴い、ターゲット５２３０から粒子５２０３も弾き出される。粒子５２０３は、原子１個または原子数個の集合体を有する。そのため、粒子５２０３を原子状粒子（ａｔｏｍｉｃ　ｐａｒｔｉｃｌｅｓ）と呼ぶこともできる。
ペレット５２００は、プラズマ５２４０を通過する際に、表面が負または正に帯電する場合がある。例えば、ペレット５２００がプラズマ５２４０中にあるＯ２−から負の電荷を受け取る場合がある。その結果、ペレット５２００の表面の酸素原子が負に帯電する場合がある。また、ペレット５２００は、プラズマ５２４０を通過する際に、プラズマ５２４０中のインジウム、元素Ｍ、亜鉛または酸素などと結合することで成長する場合がある。
プラズマ５２４０を通過したペレット５２００および粒子５２０３は、基板５２２０の表面に達する。なお、粒子５２０３の一部は、質量が小さいため真空ポンプなどによって外部に排出される場合がある。
次に、基板５２２０の表面におけるペレット５２００および粒子５２０３の堆積について図４０を用いて説明する。
まず、一つ目のペレット５２００が基板５２２０に堆積する。ペレット５２００は平板状であるため、平面側を基板５２２０の表面に向けて堆積する（図４０（Ａ）参照。）。このとき、ペレット５２００の基板５２２０側の表面の電荷が、基板５２２０を介して抜ける。
次に、二つ目のペレット５２００が、基板５２２０に達する。このとき、一つ目のペレット５２００の表面、および二つ目のペレット５２００の表面が電荷を帯びているため、互いに反発し合う力が生じる（図４０（Ｂ）参照。）。
その結果、二つ目のペレット５２００は、一つ目のペレット５２００上を避け、基板５２２０の表面の少し離れた場所に堆積する（図４０（Ｃ）参照。）。これを繰り返すことで、基板５２２０の表面には、無数のペレット５２００が一層分の厚みだけ堆積する。また、ペレット５２００と別のペレット５２００との間には、ペレット５２００の堆積していない領域が生じる。
次に、粒子５２０３が基板５２２０の表面に達する（図４０（Ｄ）参照。）。
粒子５２０３は、ペレット５２００の表面などの活性な領域には堆積することができない。そのため、ペレット５２００の堆積していない領域を埋めるように堆積する。そして、ペレット５２００間で粒子５２０３が横方向に成長（ラテラル成長ともいう。）することで、ペレット５２００間を連結させる。このように、ペレット５２００の堆積していない領域を埋めるまで粒子５２０３が堆積する。このメカニズムは、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法の堆積メカニズムに類似する。
なお、ペレット５２００間で粒子５２０３がラテラル成長するメカニズムは複数の可能性がある。例えば、図４０（Ｅ）に示すように、一層目のＭ−Ｚｎ−Ｏ層の側面から連結するメカニズムがある。この場合、一層目のＭ−Ｚｎ−Ｏ層が形成された後で、Ｉｎ−Ｏ層、二層目のＭ−Ｚｎ−Ｏ層の順に、一層ずつ連結していく（第１のメカニズム）。
または、例えば、図４１（Ａ）に示すように、まず一層目のＭ−Ｚｎ−Ｏ層の一側面につき粒子５２０３の一つが結合する。次に、図４１（Ｂ）に示すようにＩｎ−Ｏ層の一側面につき一つの粒子５２０３が結合する。次に、図４１（Ｃ）に示すように二層目のＭ−Ｚｎ−Ｏ層の一側面につき一つの粒子５２０３が結合することで連結する場合もある（第２のメカニズム）。なお、図４１（Ａ）、図４１（Ｂ）および図４１（Ｃ）が同時に起こることで連結する場合もある（第３のメカニズム）。
以上に示したように、ペレット５２００間における粒子５２０３のラテラル成長のメカニズムとしては、上記３種類が考えられる。ただし、そのほかのメカニズムによってペレット５２００間で粒子５２０３がラテラル成長する可能性もある。
したがって、複数のペレット５２００がそれぞれ異なる方向を向いている場合でも、複数のペレット５２００間を粒子５２０３がラテラル成長しながら埋めることにより、結晶粒界の形成が抑制される。また、複数のペレット５２００間を、粒子５２０３が滑らかに結びつけるため、単結晶とも多結晶とも異なる結晶構造が形成される。言い換えると、微小な結晶領域（ペレット５２００）間に歪みを有する結晶構造が形成される。このように、結晶領域間を埋める領域は、歪んだ結晶領域であるため、該領域を指して非晶質構造と呼ぶのは適切ではないと考えられる。
粒子５２０３が、ペレット５２００間を埋め終わると、ペレット５２００と同程度の厚さを有する第１の層が形成される。第１の層の上には新たな一つ目のペレット５２００が堆積する。そして、第２の層が形成される。さらに、これが繰り返されることで、積層体を有する薄膜構造が形成される（図３８（Ｄ）参照。）。
なお、ペレット５２００の堆積の仕方は、基板５２２０の表面温度などによっても変化する。例えば、基板５２２０の表面温度が高いと、ペレット５２００が基板５２２０の表面でマイグレーションを起こす。その結果、ペレット５２００と別のペレット５２００とが、粒子５２０３を介さずに連結する割合が増加するため、配向性の高いＣＡＡＣ−ＯＳとなる。ＣＡＡＣ−ＯＳを成膜する際の基板５２２０の表面温度は、１００℃以上５００℃未満、好ましくは１４０℃以上４５０℃未満、さらに好ましくは１７０℃以上４００℃未満である。したがって、基板５２２０として第８世代以上の大面積基板を用いた場合でも、反りなどはほとんど生じないことがわかる。
一方、基板５２２０の表面温度が低いと、ペレット５２００が基板５２２０の表面でマイグレーションを起こしにくくなる。その結果、ペレット５２００同士が積み重なることで配向性の低いｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などとなる（図４２参照。）。ｎｃ−ＯＳでは、ペレット５２００が負に帯電していることにより、ペレット５２００は一定間隔を空けて堆積する可能性がある。したがって、配向性は低いものの、僅かに規則性を有することにより、非晶質酸化物半導体と比べて緻密な構造となる。
また、ＣＡＡＣ−ＯＳにおいて、ペレット同士の隙間が極めて小さくなることで、一つの大きなペレットが形成される場合がある。一つの大きなペレットの内部は単結晶構造を有する。例えば、ペレットの大きさが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、または２０ｎｍ以上５０ｎｍ以下となる場合がある。
以上のようなモデルにより、ペレット５２００が基板５２２０の表面に堆積していくと考えられる。被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳの成膜が可能であることから、エピタキシャル成長とは異なる成長機構であることがわかる。また、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳは、大面積のガラス基板などであっても均一な成膜が可能である。例えば、基板５２２０の表面（被形成面）の構造が非晶質構造（例えば非晶質酸化シリコン）であっても、ＣＡＡＣ−ＯＳを成膜することは可能である。
また、被形成面である基板５２２０の表面に凹凸がある場合でも、その形状に沿ってペレット５２００が配列することがわかる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態においては、先の実施の形態で例示したトランジスタを有する表示装置の一例について、図４３および図４４を用いて以下説明を行う。
図４３は、表示装置の一例を示す上面図である。図４３に示す表示装置７００は、第１の基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドライバ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と、第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、第１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すなわち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は、第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお、図４３には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設けられる。
また、表示装置７００は、第１の基板７０１上のシール材７１２によって囲まれている領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６とそれぞれ電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔ）が設けられる。また、ＦＰＣ端子部７０８には、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６に各種信号等が供給される。また、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８には、信号線７１０が各々接続されている。ＦＰＣ７１６により供給される各種信号等は、信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８に与えられる。
また、表示装置７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示装置７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成しても良い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成しても良い。この場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に実装する構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方法、ワイヤボンディング方法などを用いることができる。
また、表示装置７００が有する画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６は、複数のトランジスタを有しており、本発明の一態様のトランジスタを適用することができる。
また、表示装置７００は、様々な素子を有することが出来る。該素子の一例としては、液晶素子、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子、など、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ　Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ　Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、表示装置７００における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素よって、異なる２色を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色光（Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルタともいう。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、ホワイト（Ｗ）を、それぞれの発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よりも、さらに消費電力を低減できる場合がある。
本実施の形態においては、表示素子としてＥＬ素子を用いる構成について、図４４を用いて説明する。なお、図４４は、図４３に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子としてＥＬ素子を用いた構成である。
まず、図４４に示す共通部分について最初に説明し、次に異なる部分について以下説明する。
図４４に示す表示装置７００は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。また、引き回し配線部７１１は、信号線７１０を有する。また、画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。また、ソースドライバ回路部７０４は、トランジスタ７５２を有する。
トランジスタ７５０及びトランジスタ７５２は、先に示すトランジスタを用いることができる。
本実施の形態で用いるトランジスタとして、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有するトランジスタを用いる事が出来る。該トランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、画素部のトランジスタには先の実施の形態で例示したトランジスタを用いる事が出来る。一方、駆動回路部に用いるトランジスタとしては、より電界効果移動度の大きいＬｏｖ型のトランジスタを用いる事が好ましい。ただし、駆動回路部にＬｏｆｆ型のトランジスタを用いてもよいし、Ｌｏｆｆ型のトランジスタとＬｏｖ型のトランジスタを混在させてもよい。
例えば、Ｌｏｆｆ型のトランジスタとＬｏｖ型のトランジスタは第１のゲート電極、第２のゲート電極、半導体膜、ソース電極またはドレイン電極等のパターンを変えることにより作り分けることが可能であるため、画素部の、駆動トランジスタ、選択トランジスタ、スイッチングトランジスタ、および駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、表示装置の部品点数を削減することができる。また、画素部のスイッチとして機能するスイッチングトランジスタまたは選択トランジスタとしてＬｏｆｆ型のトランジスタを用いる事により、寄生容量を少なくすることが出来るため、画素部のスイッチング動作時における時定数を小さくすることが出来る。これにより、パネルサイズが大きい、または高精細な表示装置を作製することが出来る。
容量素子７９０は、一対の電極間に誘電体を有する構造である。より詳しくは、容量素子７９０の一方の電極としては、トランジスタ７５０の第１のゲート電極として機能する導電膜と同一工程で形成された導電膜を用い、容量素子７９０の他方の電極としては、トランジスタ７５０のソース電極及びドレイン電極として機能する導電膜を用いる。また、一対の電極間に挟持される誘電体としては、トランジスタ７５０の第１のゲート絶縁膜として機能する絶縁膜を用いる。
また、図４４において、トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上に、絶縁膜７６４、７６６、７６８、酸化物半導体膜７６７、及び平坦化絶縁膜７７０が設けられている。
絶縁膜７６４、７６６、７６８としては、それぞれ先の実施の形態に示す絶縁膜１１４、１１６、１１８と、同様の材料及び作製方法により形成することができる。また、酸化物半導体膜７６７としては、先の実施の形態に示す酸化物半導体膜１１７と同様の材料及び作製方法により形成することができる。また、平坦化絶縁膜７７０としては、ポリイミド樹脂、アクリル樹脂、ポリイミドアミド樹脂、ベンゾシクロブテン樹脂、ポリアミド樹脂、エポキシ樹脂等の耐熱性を有する有機材料を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜７７０を形成してもよい。また、平坦化絶縁膜７７０を設けない構成としてもよい。
また、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程で形成される。なお、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極と異なる工程で形成された導電膜、例えば第１のゲート電極として機能する導電膜としてもよい。信号線７１０として、例えば、銅元素を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となる。
また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程で形成される。また、接続電極７６０は、ＦＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いることができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられる。
また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構造体７７８は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設けられる。なお、構造体７７８として、球状のスペーサを用いていても良い。また、本実施の形態においては、構造体７７８を第１の基板７０１側に設ける構成について例示したが、これに限定されない。例えば、第２の基板７０５側に構造体７７８を設ける構成、または第１の基板７０１及び第２の基板７０５双方に構造体７７８を設ける構成としてもよい。
また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する絶縁膜７３４が設けられる。
図４４に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電膜７８４、ＥＬ層７８６、及び導電膜７８８を有する。図４４に示す表示装置７００は、発光素子７８２が有するＥＬ層７８６が発光することによって、画像を表示することができる。
また、導電膜７８４は、トランジスタ７５０が有するソース電極及びドレイン電極として機能する導電膜に接続される。導電膜７８４は、平坦化絶縁膜７７０上に形成され画素電極、すなわち表示素子の一方の電極として機能する。導電膜７８４としては、可視光において透光性のある導電膜、または可視光において反射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよい。
また、図４４に示す表示装置７００には、平坦化絶縁膜７７０及び導電膜７８４上に絶縁膜７３０が設けられる。絶縁膜７３０は、導電膜７８４の一部を覆う。なお、発光素子７８２はトップエミッション構造である。したがって、導電膜７８８は透光性を有し、ＥＬ層７８６が発する光を透過する。なお、本実施の形態においては、トップエミッション構造について、例示するが、これに限定されない。例えば、導電膜７８４側に光を射出するボトムエミッション構造や、導電膜７８４及び導電膜７８８の双方に光を射出するデュアルエミッション構造にも適用することができる。
また、発光素子７８２と重なる位置に、着色膜７３６が設けられ、絶縁膜７３０と重なる位置、引き回し配線部７１１、及びソースドライバ回路部７０４に遮光膜７３８が設けられている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、図４４に示す表示装置７００においては、着色膜７３６を設ける構成について例示したが、これに限定されない。例えば、ＥＬ層７８６を塗り分けにより形成する場合においては、着色膜７３６を設けない構成としてもよい。
なお、画素部７０２を構成する画素として、実施の形態１に記載の画素を用いる事が出来る。また、図４４において、発光素子７８２の導電膜７８４がソース電極またはドレイン電極の一方に接続されるトランジスタ７５０としてＬｏｆｆ型のトランジスタが例示されているが、トランジスタ７５０としてＬｏｖ型のトランジスタを用いてもよい。例えば、実施の形態１の画素の構成例１、２，３では、発光素子とＬｏｆｆ型のトランジスタが接続されているが、実施の形態１の画素の構成例１、２，３の変形例１、および、構成例４，５では発光素子とＬｏｖ型のトランジスタが接続されている
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、本発明の一態様の画素を有する表示装置について、図４５を用いて説明を行う。
図４５（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部５０２という）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（以下、駆動回路部５０４という）と、素子の保護機能を有する回路（以下、保護回路５０６という）と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された複数の表示素子を駆動するための画素５０１を有する。また、実施の形態１で説明した画素を画素５０１として用いる事が出来る。
＜駆動回路部＞
駆動回路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するための回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
馭動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５０４の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回路部５０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）によって、実装することができる。
ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲートドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０４ａは、別の信号を供給することも可能である。
なお、図４５（Ａ）には１つの画素と２本の配線が電気的に接続している例を示しているが、１つの画素と電気的に接続する配線は何本でもよい。例えば、３本の配線、３本の配線、５本の配線、または６本の配線が電気的に接続する構成でもよい。また、１つの画素に対して、７本以上の配線が電気的に接続する構成としてもよい。１つの画素と電気的に接続する配線の数は画素の構成によって異なる。
ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与えられる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有する。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
複数の画素５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介してデータ信号が入力される。また。複数の画素５０１のそれぞれは、ゲートドライバ５０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列目の画素５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ５０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
＜保護回路＞
図４５（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素５０１の間の配線である走査線ＧＬに接続される。または、保護回路５０６は、ソースドライバ５０４ｂと画素５０１の間の配線であるデータ線ＤＬに接続される。または、保護回路５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続することができる。または、保護回路５０６は、ソースドライバ５０４ｂと端子部５０７との間の配線に接続することができる。なお、端子部５０７は、外部の回路から表示装置に電源及び制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。
図４５（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路５０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ　Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。ただし、保護回路５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４ａに保護回路５０６を接続した構成、またはソースドライバ５０４ｂに保護回路５０６を接続した構成とすることもできる。あるいは、端子部５０７に保護回路５０６を接続した構成とすることもできる。
また、図４５（Ａ）においては、ゲートドライバ５０４ａとソースドライバ５０４ｂによって駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装する構成としても良い。
また、図４５（Ａ）に示す画素５０１は、実施の形態１で例示した画素を用いる事が出来る。なお、ゲートドライバ５０４ａまたはソースドライバ５０４ｂと画素を電気的に接続する配線の数は各画素の構成に伴い変化する。
また、画素５０１は図４５（Ｂ）に示す構成とすることができる。
図４５（Ｂ）に示す画素５０１は、トランジスタ５５２、５５４と、容量素子５６２と、発光素子５７２と、を有する。例えば、トランジスタ５５２にＬｏｆｆ型のトランジスタ、トランジスタ５５４にＬｏｖ型のトランジスタを適用することができる。また、トランジスタ５５２を選択トランジスタ、トランジスタ５５４を駆動トランジスタという事が出来る。
トランジスタ５５２のソース電極またはドレイン電極の一方は、データ信号が与えられる配線（以下、データ線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ５５２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電気的に接続される。
トランジスタ５５２は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ＿ａという）に電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。なお、電位供給線ＶＬ＿ａは電流供給線という場合がある。
容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
発光素子５７２のアノードまたはカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、トランジスタ５５４のソース電極及びドレイン電極の一方に電気的に接続される。
トランジスタ５５４のソース電極またはドレイン電極の他方は、電位供給線ＶＬ＿ａに電気的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子５７２としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いても良い。
なお、電位供給線ＶＬ＿ａまたは電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
図４５（Ｂ）の画素５０１を有する表示装置では、例えば、図４５（Ａ）に示すゲートドライバ５０４ａにより各行の画素５０１を順次選択し、トランジスタ５５２をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素５０１は、トランジスタ５５２がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
図４５（Ｂ）に示すＧＬ＿ｍ線とＤＬ＿ｎ線が重なる領域５８０において、寄生容量ＣＧＤが生じる。トランジスタの寄生容量と同様に、寄生容量ＣＧＤが大きいと立ち上がり時間が遅くなるため、パネルの高精細化などが難しくなる。従って、ＧＬ＿ｍ線とＤＬ＿ｎ線の間の容量を低減させることが好ましい。
ＧＬ＿ｍ線は導電膜１０４と同じ層で形成され、ＤＬ＿ｎ線が導電膜１１２ａおよび導電膜１１２ｂと同じ層で形成される場合、ＧＬ＿ｍ線とＤＬ＿ｎ線の間に、絶縁膜１０６と同じ層の絶縁膜１０６Ａ、および、絶縁膜１０７と同じ層の絶縁膜１０７Ａが存在する。ＧＬ＿ｍ線とＤＬ＿ｎ線の間にさらに絶縁膜を挿入することはトランジスタの寄生容量を低減させることが出来るため好ましい。
図４６（Ａ）に図４５（Ｂ）の領域５８０付近の上面図を示す。また、図４６（Ａ）のＺ１−Ｚ２断面図を図４６（Ｂ）に示す。例えば、図４６（Ａ）、（Ｂ）に示すように、ＧＬ＿ｍ線とＤＬ＿ｎ線の間を絶縁膜１０６Ａ、絶縁膜１０７Ａおよび絶縁膜１２１の積層構造とすると、ＧＬ＿ｍ線とＤＬ＿ｎ線の間が絶縁膜１０６Ａおよび絶縁膜１０７Ａだけの場合よりも、ＧＬ＿ｍ線とＤＬ＿ｎ線の間の絶縁膜の厚さが厚くなり、ＧＬ＿ｍ線とＤＬ＿ｎ線の間の寄生容量ＣＧＤが小さくなる。また、寄生容量ＣＧＤを小さくするためには、絶縁膜１２１として誘電率の低い材料を用いることが好ましい。
絶縁膜１２１は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いる事が出来る。
絶縁膜１２１はスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはＰＥＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
また、絶縁膜１２１としてシリコン炭窒化膜（ＳｉＣＮ膜）を用いることができる。また、ＵＳＧ（Ｕｎｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｎ　Ｐｈｏｓｐｈｏｒｕｓ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）等を用いることができる。ＵＳＧ、ＢＰＳＧ等は、常圧ＣＶＤ法を用いて形成すればよい。また、例えば、ＨＳＱ（水素シルセスキオキサン）等を塗布法を用いて形成してもよい。
なお、絶縁膜１２１は２層以上の積層としてもよい。例えば、窒素およびシリコンを有する絶縁膜の上にＵＳＧを積層してもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、本発明の一態様の表示装置を有する表示モジュール及び電子機器について、図４７、図４８及び図４９を用いて説明を行う。
図４７に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された表示パネル８００６、バックライト８００７、フレーム８００９、プリント基板８０１０、バッテリ８０１１を有する。
本発明の一態様の表示装置は、例えば、表示パネル８００６に用いることができる。
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライト８００７は、光源８００８を有する。なお、図４７において、バックライト８００７上に光源８００８を配置する構成について例示したが、これに限定さない。例えば、バックライト８００７の端部に光源８００８を配置し、さらに光拡散板を用いる構成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射型パネル等の場合においては、バックライト８００７を設けない構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリ８０１１による電源であってもよい。バッテリ８０１１は、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００は、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
図４８（Ａ）乃至図４８（Ｇ）は、電子機器を示す図である。これらの電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有することができる。
図４８（Ａ）乃至図４８（Ｇ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信または受信を行う機能、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する機能、等を有することができる。なお、図４８（Ａ）乃至図４８（Ｇ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。また、図４８（Ａ）乃至図４８（Ｇ）には図示していないが、電子機器には、複数の表示部を有する構成としてもよい。また、該電子機器にカメラ等を設け、静止画を撮影する機能、動画を撮影する機能、撮影した画像を記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
図４８（Ａ）乃至図４８（Ｇ）に示す電子機器の詳細について、以下説明を行う。
図４８（Ａ）は、携帯情報端末９１００を示す斜視図である。携帯情報端末９１００が有する表示部９００１は、可撓性を有する。そのため、湾曲した筐体９０００の湾曲面に沿って表示部９００１を組み込むことが可能である。また、表示部９００１はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部９００１に表示されたアイコンに触れることで、アプリケーションを起動することができる。
図４８（Ｂ）は、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えば電話機、手帳又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。具体的には、スマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を省略して図示しているが、図４８（Ａ）に示す携帯情報端末９１００と同様の位置に設けることができる。また、携帯情報端末９１０１は、文字や画像情報をその複数の面に表示することができる。例えば、３つの操作ボタン９０５０（操作アイコンまたは単にアイコンともいう）を表示部９００１の一の面に表示することができる。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することができる。なお、情報９０５１の一例としては、電子メールやＳＮＳ（ソーシャル・ネットワーキング・サービス）や電話などの着信を知らせる表示、電子メールやＳＮＳなどの題名、電子メールやＳＮＳなどの送信者名、日時、時刻、バッテリの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている位置に、情報９０５１の代わりに、操作ボタン９０５０などを表示してもよい。
図４８（Ｃ）は、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば、携帯情報端末９１０２の使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、その表示（ここでは情報９０５３）を確認することができる。具体的には、着信した電話の発信者の電話番号又は氏名等を、携帯情報端末９１０２の上方から観察できる位置に表示する。使用者は、携帯情報端末９１０２をポケットから取り出すことなく、表示を確認し、電話を受けるか否かを判断できる。
図４８（Ｄ）は、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６を有し、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また接続端子９００６を介して充電を行うこともできる。なお、充電動作は接続端子９００６を介さずに無線給電により行ってもよい。
図４８（Ｅ）（Ｆ）（Ｇ）は、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図４８（Ｅ）が携帯情報端末９２０１を展開した状態の斜視図であり、図４８（Ｆ）が携帯情報端末９２０１を展開した状態または折り畳んだ状態の一方から他方に変化する途中の状態の斜視図であり、図４８（Ｇ）が携帯情報端末９２０１を折り畳んだ状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では、継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。ヒンジ９０５５を介して２つの筐体９０００間を屈曲させることにより、携帯情報端末９２０１を展開した状態から折りたたんだ状態に可逆的に変形させることができる。例えば、携帯情報端末９２０１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる。
図４９（Ａ）乃至図４９（Ｇ）は、電子機器を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することができる。
図４９（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。図４９（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図４９（Ｃ）はゴーグル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、イヤホン５０１３、等を有することができる。図４９（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。図４９（Ｅ）はテレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シャッターボタン５０１５、受像部５０１６、等を有することができる。図４９（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図４９（Ｇ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することができる。
図４９（Ａ）乃至図４９（Ｇ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図４９（Ａ）乃至図４９（Ｇ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。該表示部に、実施の形態４、５で示した表示装置を適用することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
ＡＬ　　配線
ＣＬ　　配線
ＭＬ　　配線
ＳＬ　　配線
ｔ１１　　期間
ｔ１２　　期間
ｔ１３　　期間
ｔ１４　　期間
ｔ２１　　期間
ｔ２２　　期間
ｔ２３　　期間
ｔ３１　　期間
ｔ３２　　期間
ｔ３３　　期間
ｔ３４　　期間
ｔ３５　　期間
ｔ５１　　発光期間
ｔ５２　　初期化期間
ｔ５３　　閾値電圧取得期間
ｔ５４　　ビデオ信号書き込み期間及び電界効果移動度補正期間
ＶＬ　　配線
１０　　画素
１０＿２　　画素
１０＿３　　画素
１０＿４　　画素
１０＿５　　画素
１０Ａ　　画素
１０Ａ＿２　　画素
１０Ａ＿３　　画素
１０Ａ＿４　　画素
１０Ａ＿５　　画素
１０Ｂ　　画素
１０Ｂ＿２　　画素
１０Ｂ＿３　　画素
１０Ｂ＿４　　画素
１０Ｂ＿５　　画素
１０Ｃ　　画素
１０Ｃ＿３　　画素
１０Ｃ＿４　　画素
１０Ｃ＿５　　画素
１０Ｄ　　画素
１０Ｄ＿３　　画素
１０Ｄ＿４　　画素
１０Ｄ＿５　　画素
１０Ｄ＿６　　画素
１０Ｄ＿７　　画素
１０Ｄ＿８　　画素
１１　　トランジスタ
１１Ｌ　　配線
１２　　容量素子
１３　　容量素子
１４　　発光素子
１７　　発光素子
２１　　トランジスタ
２１Ｌ　　配線
２２　　トランジスタ
２２Ｌ　　配線
２３　　トランジスタ
２３Ｌ　　配線
２４　　トランジスタ
２４Ｌ　　配線
２５　　トランジスタ
２５Ｌ　　配線
２６　　配線
２７　　配線
２８　　配線
２９　　配線
３１　　トランジスタ
３１Ｌ　　配線
３２　　トランジスタ
３２Ｌ　　配線
３３　　トランジスタ
３３Ｌ　　配線
３４　　トランジスタ
３４Ｌ　　配線
３６　　配線
３７　　配線
３８　　配線
３９　　配線
４１　　トランジスタ
４１Ｌ　　配線
４２　　トランジスタ
４２Ｌ　　配線
４３　　トランジスタ
４３Ｌ　　配線
４４　　トランジスタ
４４Ｌ　　配線
４５　　トランジスタ
４５Ｌ　　配線
４６　　配線
４７　　配線
４８　　配線
４９　　配線
５０　　配線
６１　　トランジスタ
６１Ｌ　　配線
６２　　トランジスタ
６２Ｌ　　配線
６６　　配線
６７　　配線
７１　　トランジスタ
７１Ｌ　　配線
７６　　配線
１００　　トランジスタ
１０２　　基板
１０４　　導電膜
１０６　　絶縁膜
１０６Ａ　　絶縁膜
１０７　　絶縁膜
１０７Ａ　　絶縁膜
１０８　　酸化物半導体膜
１０８ａ　　酸化物半導体膜
１０８ｂ　　酸化物半導体膜
１１２　　導電膜
１１２ａ　　導電膜
１１２ｂ　　導電膜
１１４　　絶縁膜
１１６　　絶縁膜
１１７　　酸化物半導体膜
１１８　　絶縁膜
１２０　　導電膜
１２０ａ　　導電膜
１２０ｂ　　導電膜
１２１　　絶縁膜
１２２　　領域
１２５　　チャネル保護層
１３１　　酸化物導電膜
１３８　　エッチングガス
１３９　　酸素
１４０ａ　　マスク
１４０ｂ　　マスク
１４２　　エッチャント
１４２ａ　　開口部
１４２ｂ　　開口部
１４２ｃ　　開口部
１５０　　トランジスタ
１５１　　トランジスタ
１５２　　トランジスタ
１５３　　トランジスタ
１５４　　トランジスタ
１５５　　トランジスタ
１６０　　トランジスタ
１６１　　トランジスタ
１７０　　トランジスタ
１７１　　トランジスタ
１７２　　トランジスタ
１８０　　トランジスタ
１８１　　トランジスタ
２００　　トランジスタ
３０４　　導電膜
３０６　　絶縁膜
３０８　　多結晶シリコン膜
３１２ａ　　導電膜
３１２ｂ　　導電膜
３１４　　絶縁膜
３１６ａ　　導電膜
３１６ｂ　　導電膜
３１８ａ　　開口部
３１８ｂ　　開口部
５０１　　画素
５０２　　画素部
５０４　　駆動回路部
５０４ａ　　ゲートドライバ
５０４ｂ　　ソースドライバ
５０６　　保護回路
５０７　　端子部
５５２　　トランジスタ
５５４　　トランジスタ
５６２　　容量素子
５７２　　発光素子
５８０　　領域
７００　　表示装置
７０１　　基板
７０２　　画素部
７０４　　ソースドライバ回路部
７０５　　基板
７０６　　ゲートドライバ回路部
７０８　　ＦＰＣ端子部
７１０　　信号線
７１１　　配線部
７１２　　シール材
７１６　　ＦＰＣ
７３０　　絶縁膜
７３２　　封止膜
７３４　　絶縁膜
７３６　　着色膜
７３８　　遮光膜
７５０　　トランジスタ
７５２　　トランジスタ
７６０　　接続電極
７６４　　絶縁膜
７６６　　絶縁膜
７６７　　酸化物半導体膜
７６８　　絶縁膜
７７０　　平坦化絶縁膜
７７８　　構造体
７８０　　異方性導電膜
７８２　　発光素子
７８４　　導電膜
７８６　　ＥＬ層
７８８　　導電膜
７９０　　容量素子
５０００　　筐体
５００１　　表示部
５００２　　表示部
５００３　　スピーカ
５００４　　ＬＥＤランプ
５００５　　操作キー
５００６　　接続端子
５００７　　センサ
５００８　　マイクロフォン
５００９　　スイッチ
５０１０　　赤外線ポート
５０１１　　記録媒体読込部
５０１２　　支持部
５０１３　　イヤホン
５０１４　　アンテナ
５０１５　　シャッターボタン
５０１６　　受像部
５０１７　　充電器
５２００　　ペレット
５２０１　　イオン
５２０３　　粒子
５２２０　　基板
５２３０　　ターゲット
５２４０　　プラズマ
５２６０　　加熱機構
８０００　　表示モジュール
８００１　　上部カバー
８００２　　下部カバー
８００３　　ＦＰＣ
８００４　　タッチパネル
８００５　　ＦＰＣ
８００６　　表示パネル
８００７　　バックライト
８００８　　光源
８００９　　フレーム
８０１０　　プリント基板
８０１１　　バッテリ
９０００　　筐体
９００１　　表示部
９００３　　スピーカ
９００５　　操作キー
９００６　　接続端子
９００７　　センサ
９００８　　マイクロフォン
９０５０　　操作ボタン
９０５１　　情報
９０５２　　情報
９０５３　　情報
９０５４　　情報
９０５５　　ヒンジ
９１００　　携帯情報端末
９１０１　　携帯情報端末
９１０２　　携帯情報端末
９２００　　携帯情報端末
９２０１　　携帯情報端末

Claims (16)

  1. 　駆動トランジスタと、スイッチングトランジスタと、発光素子と、容量素子と、電流供給線と、を有し、
    　前記駆動トランジスタのソースまたはドレインの一方は、前記発光素子と電気的に接続され、
    　前記駆動トランジスタのソースまたはドレインの他方は、前記電流供給線と電気的に接続され、
    　前記駆動トランジスタは、第１のトランジスタであり、
    　前記スイッチングトランジスタは、第２のトランジスタであり、
    　前記第１のトランジスタおよび前記第２のトランジスタは、第１のゲート電極と、第１のゲート絶縁膜と、半導体膜と、ソース電極と、ドレイン電極と、を有し、
    　前記半導体膜は、前記ソース電極と電気的に接続し、
    　前記半導体膜は、前記ドレイン電極と電気的に接続し、
    　前記第１のゲート絶縁膜は、前記半導体膜と前記第１のゲート電極の間に設けられ、
    　前記第１のトランジスタにおいて、
    　前記半導体膜は、前記第１のゲート電極と重なる領域を有し、
    　前記半導体膜は、前記領域の一部で前記ソース電極と重なり、且つ、前記領域の別の一部で前記ドレイン電極と重なり、
    　前記第２のトランジスタにおいて、
    　前記半導体膜は、前記第１のゲート電極と重なる領域を有し、
    　前記半導体膜は、前記領域で前記ソース電極と重ならず、且つ、前記領域で前記ドレイン電極と重ならない、
    　表示装置。
  2. 　請求項１において
    　複数の前記スイッチングトランジスタを有し、
    　前記スイッチングトランジスタのうち少なくとも一つは、前記第２のトランジスタである、
    　表示装置。
  3. 　請求項１において
    　複数の前記スイッチングトランジスタを有し、
    　前記スイッチングトランジスタは、全て前記第２のトランジスタである、
    　表示装置。
  4. 　請求項１において、
    　走査線と、データ線と、を有し、
    　前記スイッチングトランジスタのうち一つは、選択トランジスタであり、
    　前記選択トランジスタのゲートは、前記走査線と電気的に接続され、
    　前記選択トランジスタのソースまたはドレインの一方は、前記データ線と電気的に接続され、
    　前記選択トランジスタは前記第２のトランジスタである、
    　表示装置。
  5. 　請求項１において、
    　前記第１のトランジスタは、第２のゲート電極と、第２のゲート絶縁膜を有し、
    　前記第１のトランジスタにおいて、
    　前記第２のゲート絶縁膜は、前記半導体膜と前記第２のゲート電極の間に設けられ、
    　前記半導体膜は前記第１のゲート電極と前記第２のゲート電極の間に設けられ、
    　前記第１のゲート電極、前記第１のゲート絶縁膜、および前記半導体膜で形成される容量素子における単位面積当たりの容量が、前記第２のゲート電極、前記第２のゲート絶縁膜、および前記半導体膜で形成される容量素子より大きい、
    　表示装置。
  6. 　請求項１において、
    　前記第２のトランジスタは、第２のゲート電極と、第２のゲート絶縁膜を有し、
    　前記第２のトランジスタにおいて、
    　前記第２のゲート絶縁膜は、前記半導体膜と前記第２のゲート電極の間に設けられ、
    　前記半導体膜は前記第１のゲート電極と前記第２のゲート電極の間に設けられ、
    　前記第１のゲート電極、前記第１のゲート絶縁膜、および前記半導体膜で形成される容量素子における単位面積当たりの容量が、前記第２のゲート電極、前記第２のゲート絶縁膜、および前記半導体膜で形成される容量素子より大きい、
    　表示装置。
  7. 　請求項６において、
    　前記第２のトランジスタにおいて、
    　前記半導体膜は、前記第２のゲート電極と重なる第２の領域を有し、
    　前記半導体膜は、前記第２の領域で前記ソース電極と重ならず、且つ、前記第２の領域で前記ドレイン電極と重ならない、
    　表示装置。
  8. 　請求項１において、
    　前記半導体膜は酸化物半導体膜であり、
    　前記酸化物半導体膜は、
    　前記第１のゲート電極側の第１の酸化物半導体膜と、
    　前記第１の酸化物半導体膜上の第２の酸化物半導体膜と、を有し、
    　前記第１の酸化物半導体膜は、
    　Ｉｎの原子数比がＭ（Ｍは、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆを表す）の原子数比より多く、
    　前記第２の酸化物半導体膜は、
    　前記第１の酸化物半導体膜よりも前記Ｉｎの原子数比が少ない、
    　表示装置。
  9. 　請求項８において、
    　前記酸化物半導体膜は、
    　前記Ｉｎと、前記Ｍと、さらにＺｎを有し、
    　前記Ｍは、Ｇａである、
    　表示装置。
  10. 　請求項８において、
    　前記酸化物半導体膜は、
    　結晶部を有し、
    　前記結晶部は、前記結晶部のｃ軸が前記酸化物半導体膜の被形成面の法線ベクトルに平行である部分を有する、
    　表示装置。
  11. 　請求項８において、
    　前記第１の酸化物半導体膜は、前記第２の酸化物半導体膜よりも前記結晶部の占める割合が高い部分を有する、
    　表示装置。
  12. 　請求項８において、
    　前記第１の酸化物半導体膜は、前記第２の酸化物半導体膜よりも水素濃度が少ない部分を有する、
    　表示装置。
  13. 　請求項１において、
    　前記発光素子は有機エレクトロルミネッセンス素子である、
    　表示装置。
  14. 　請求項１において、
    　走査線と、データ線と、を有し、
    　前記走査線と前記データ線が交わる領域において、前記走査線と前記データ線の間に、前記第１のトランジスタまたは前記第２のトランジスタの前記第１のゲート絶縁膜または前記第２のゲート絶縁膜より膜厚の厚い絶縁膜を有する、
    　表示装置。
  15. 　請求項１に記載の表示装置と、
    　タッチセンサと、
    　を有する、
    　表示モジュール。
  16. 　請求項１５に記載の表示モジュールと、
    　操作キーまたはバッテリと、を有する、
    　電子機器。
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