WO2016174733A1 - 半導体装置 - Google Patents

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Definitions

  • the present invention relates to a semiconductor device.
  • the stacked solid-state imaging device has two substrates (pixel wafer and readout wafer).
  • the pixel wafer has a plurality of pixels.
  • the reading wafer has a circuit for reading signals from a plurality of pixels.
  • a method for connecting two wafers has been studied. For example, there is a first method in which two wafers are connected to each pixel by a fine bump electrode. Alternatively, there is a second method in which two wafers are connected around the pixel for each line. In the first method, a finer bump electrode is required.
  • bump electrodes solder bump electrodes, copper (Cu) bump electrodes, gold (Au) bump electrodes, and the like have been studied. In particular, an electrode structure using a fine gold (Au) bump electrode has been studied as an electrode of a stacked solid-state imaging device.
  • a gold (Au) bump electrode there are electrolytic plating and electroless plating.
  • electroplating an electric field is generated by current flowing through the seed layer, and a metal structure is formed only on the seed layer surface exposed to the plating bath.
  • electroless plating a metal structure is formed only on the metal surface exposed to the plating bath. The variation in height in the wafer surface of the bump electrode formed by electroless plating that can pattern the seed layer before plating is smaller than that of electrolytic plating.
  • Electrolytic plating rate is fast, but the rate within the wafer surface depends on the electric field distribution. Since there is a step of removing the seed layer after electrolytic plating, electrolytic plating is not suitable for forming a fine structure. On the other hand, although the rate of electroless plating is slow, the variation in the height of the bump electrodes in the wafer surface is small. Electroless plating is suitable for forming a fine structure because the seed layer can be patterned before plating.
  • connection failure of the bump electrodes occurs.
  • connection failure of a bump electrode is demonstrated.
  • FIG. 9 is a plan view of the substrate 800 and a cross-sectional view of the connection portion 900.
  • the substrate 800 is one of the two substrates constituting the solid-state imaging device.
  • the connection unit 900 electrically connects the substrate 800 and another substrate.
  • the connection unit 900 includes a bump 901 and a base electrode 902.
  • the bump 901 is disposed on the surface of the base electrode 902.
  • the base electrode 902 is disposed on the surface of the substrate 800.
  • connection portion 900 the substrate 800 and the connection portion 900 are schematically shown.
  • the ratio between the width of the substrate 800 and the height of the connection portion 900 is different from that in an actual solid-state imaging device.
  • a large number of connection portions 900 are arranged on the surface of the substrate 800 with high density.
  • the connection part 900 is drawn as an aggregate of a plurality of connection parts.
  • the bump 901 after electroless plating has a variation in height.
  • the variation in the height of the bump 901 in the central region A11 of the substrate 800 is small.
  • the variation in the height of the bump 901 in the peripheral area A12 surrounding the central area A11 is large.
  • the height of the bump 901 in the peripheral area A12 is on average smaller than the height of the bump 901 in the central area A11.
  • the height of the bump 901 in the peripheral area A12 tends to decrease from the center of the substrate 800 toward the outside.
  • the difference between the height of the bump 901 in the central area A11 and the height of the bump 901 in the outermost part of the peripheral area A12 is about several hundred nm. This difference is about 5% with respect to the height of the bump 901 in the central region A11.
  • the substrate 800 and another substrate are connected via the connection unit 900. Due to variations in the height of the bump 901 in the peripheral area A12, the bump 901 arranged in the peripheral area A12 may not be connected to another substrate. That is, the connection failure of the bump 901 in the peripheral area A12 occurs.
  • the central area A11 and the peripheral area A12 are pixel areas in which pixels are arranged. For this reason, defective pixels due to poor connection occur in the peripheral region A12.
  • CMP chemical mechanical polishing
  • the bump electrode is etched by a chemical called slurry simultaneously with mechanical polishing by the polishing pad. Thereby, the surface above the bump electrode is flattened.
  • Another method is a method using a cutting tool (see Patent Document 1). In this method, the upper surface of the bump electrode is flattened by cutting the upper portion of the bump electrode with a cutting tool.
  • the above method for flattening the surface of the bump electrode has the following problems.
  • CMP chemical mechanical polishing
  • the top of the bump electrode is directly polished by a polishing pad. Since a rotational force is applied to the boundary between the bump electrode and the base electrode, the bump electrode may be peeled off from the base electrode. The smaller the bump electrode, the smaller the area of the boundary portion. For this reason, when the bump electrode is fine, the bump electrode is easily peeled off from the base electrode.
  • the bump electrode is made of a soft material such as gold (Au), burrs are generated at the top of the bump electrode after polishing.
  • Chemical mechanical polishing (CMP) is a method of planarizing a surface by polishing. For this reason, the chemical mechanical polishing method (CMP) is not very suitable as a method for aligning the heights of bump electrodes having different heights.
  • the bump electrode may be peeled off from the base electrode as in the case of chemical mechanical polishing (CMP). Further, as in the case of chemical mechanical polishing (CMP), burrs are generated at the top of the bump electrode.
  • CMP chemical mechanical polishing
  • cutting marks by the cutting tool affect the electrical characteristics of the solid-state imaging device. When the bump electrode is fine, the influence on the electrical characteristics of the solid-state imaging device is noticeable. This is due to small variations in height between cuts. The number of cuts can be increased to eliminate the cut marks. However, as the number of times of cutting increases, a burr in the rotational direction tends to occur at the top of the bump electrode.
  • the semiconductor device includes a plurality of first connection portions, a plurality of second connection portions, a first substrate, and a second substrate.
  • the plurality of first connection portions electrically connect the first wiring and the second wiring.
  • the plurality of second connection portions electrically connect the first wiring and the second wiring.
  • the first substrate has a first surface and the first wiring, and includes a first semiconductor material.
  • the first surface includes a first region where the plurality of first connection portions are disposed and a second region where the plurality of second connection portions are disposed.
  • the second substrate has a second surface and the second wiring, and includes a second semiconductor material. The second surface is opposite to the first surface.
  • the second surface includes a third region in which the plurality of first connection portions are disposed and a fourth region in which the plurality of second connection portions are disposed.
  • Each of the plurality of first connection portions includes a first bump and a first base electrode.
  • the first base electrode is disposed between any one of the first region and the third region and the first bump.
  • Each of the plurality of second connection portions has a second bump and a second base electrode.
  • the second base electrode is disposed between any one of the second region and the fourth region and the second bump.
  • the second region surrounds the first region.
  • the fourth region surrounds the third region.
  • the height of the second base electrode in the thickness direction of the first substrate is greater than the height of the first base electrode in the thickness direction.
  • the diameter of the second bump may be smaller than the diameter of the first bump.
  • the semiconductor device further includes a plurality of third connection portions that electrically connect the first wiring and the second wiring. May be.
  • the first surface may further include a fifth region in which the plurality of third connection portions are disposed.
  • the second surface may further include a sixth region in which the plurality of third connection portions are disposed.
  • Each of the plurality of third connection portions includes a third bump and a third base electrode.
  • the third base electrode is disposed between any one of the fifth region and the sixth region and the third bump.
  • the fifth region surrounds the first region and the second region.
  • the sixth region surrounds the third region and the fourth region.
  • the height of the third base electrode in the thickness direction may be greater than the height of the second base electrode in the thickness direction.
  • the height of the second connection portion in the thickness direction is greater than the height of the first connection portion in the thickness direction. Also good.
  • the height of the second base electrode in the thickness direction of the first substrate is larger than the height of the first base electrode in the thickness direction. For this reason, the connection failure of a connection part can be reduced.
  • 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. It is a top view of the 1st substrate and the 2nd substrate in the semiconductor device of a 1st embodiment of the present invention. It is the top view of the board
  • 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. It is sectional drawing of the semiconductor device of the modification of the 1st Embodiment of this invention. It is sectional drawing of the semiconductor device of the 2nd Embodiment of this invention.
  • FIG. 1 shows a configuration of a semiconductor device 10 according to the first embodiment of the present invention.
  • FIG. 1 shows a cross section of the semiconductor device 10.
  • the semiconductor device 10 includes a first substrate 100, a second substrate 200, a first connection unit 300, and a second connection unit 400.
  • the first substrate 100 and the second substrate 200 are connected via the first connection unit 300 and the second connection unit 400.
  • the first substrate 100 and the second substrate 200 are stacked in the thickness direction D1 of the first substrate 100.
  • the semiconductor device 10 has a plurality of first connection portions 300. In FIG. 1, one first connection unit 300 is shown as a representative.
  • the semiconductor device 10 has a plurality of second connection portions 400. In FIG. 1, one second connection part 400 is shown as a representative.
  • the dimensions of the parts constituting the semiconductor device 10 do not follow the dimensions shown in FIG.
  • the dimensions of the parts constituting the semiconductor device 10 may be arbitrary.
  • the height of the portion constituting the semiconductor device 10 is shown as the length of the first substrate 100 in the thickness direction D1.
  • the first substrate 100 includes a first semiconductor layer 110 and a first wiring layer 120.
  • the first semiconductor layer 110 and the first wiring layer 120 overlap with the thickness direction D1 of the first substrate 100. Further, the first semiconductor layer 110 and the first wiring layer 120 are in contact with each other.
  • the first semiconductor layer 110 is made of a first semiconductor material. That is, the first substrate 100 includes the first semiconductor material.
  • the first semiconductor material is silicon (Si).
  • the first semiconductor layer 110 has a surface 110a and a surface 110b. The surface 110a and the surface 110b face in opposite directions. The surface 110 a is in contact with the first wiring layer 120.
  • the surface 110 b constitutes one of the main surfaces of the first substrate 100.
  • the main surface is the widest surface among a plurality of surfaces constituting the surface of the substrate.
  • the first wiring layer 120 includes a first wiring 121, a first via 122, and a first interlayer insulating film 123.
  • first wiring 121 there are a plurality of first wirings 121, but a symbol of one first wiring 121 is shown as a representative.
  • first vias 122 there are a plurality of first vias 122, but a symbol of one first via 122 is shown as a representative.
  • the first wiring layer 120 has a surface 120a (first surface) and a surface 120b.
  • the surface 120 a faces the second substrate 200.
  • the surface 120 a is in contact with the first connection part 300 and the second connection part 400.
  • the surface 120 b is in contact with the first semiconductor layer 110.
  • the surface 120 a constitutes one of the main surfaces of the first substrate 100.
  • the first wiring 121 and the first via 122 are made of a first conductive material.
  • the first conductive material is a metal such as aluminum (Al) and copper (Cu).
  • the first wiring 121 is a thin film on which a wiring pattern is formed.
  • the first wiring 121 transmits a signal. Only one layer of the first wiring 121 may be formed, or a plurality of layers of the first wiring 121 may be formed. In the example shown in FIG. 1, two layers of first wirings 121 are formed.
  • the first via 122 connects the first wirings 121 of different layers.
  • portions other than the first wiring 121 and the first via 122 are constituted by the first interlayer insulating film 123.
  • the first interlayer insulating film 123 is made of a first insulating material.
  • the first insulating material is silicon dioxide (SiO2).
  • At least one of the first semiconductor layer 110 and the first wiring layer 120 may include a circuit element such as a transistor.
  • the first substrate 100 has a surface 120a (first surface) and a first wiring 121, and includes a first semiconductor material.
  • the surface 120a includes a first region A1 in which the plurality of first connection portions 300 are disposed and a second region A2 in which the plurality of second connection portions 400 are disposed.
  • the second substrate 200 includes a second semiconductor layer 210 and a second wiring layer 220.
  • the second semiconductor layer 210 and the second wiring layer 220 overlap with the thickness direction D1 of the first substrate 100. Further, the second semiconductor layer 210 and the second wiring layer 220 are in contact with each other.
  • the second semiconductor layer 210 is made of a second semiconductor material. That is, the second substrate 200 includes the second semiconductor material.
  • the second semiconductor material is silicon (Si).
  • the second semiconductor layer 210 has a surface 210a and a surface 210b. The surface 210a and the surface 210b face in opposite directions. The surface 210 a is in contact with the second wiring layer 220.
  • the surface 210b constitutes one of the main surfaces of the second substrate 200.
  • the second wiring layer 220 includes a second wiring 221, a second via 222, and a second interlayer insulating film 223.
  • FIG. 1 there are a plurality of second wirings 221, but a symbol of one second wiring 221 is shown as a representative.
  • FIG. 1 there are a plurality of second vias 222, but a symbol of one second via 222 is shown as a representative.
  • the second wiring layer 220 has a surface 220a (second surface) and a surface 220b.
  • the surface 220 a faces the first substrate 100.
  • the surface 220 a is in contact with the first connection part 300 and the second connection part 400.
  • the surface 220b is in contact with the second semiconductor layer 210.
  • the surface 220a constitutes one of the main surfaces of the second substrate 200.
  • the second wiring 221 and the second via 222 are made of a second conductive material.
  • the second conductive material is a metal such as aluminum (Al) and copper (Cu).
  • the second wiring 221 is a thin film on which a wiring pattern is formed.
  • the second wiring 221 transmits a signal. Only one layer of the second wiring 221 may be formed, or a plurality of layers of the second wiring 221 may be formed. In the example shown in FIG. 1, a two-layer second wiring 221 is formed.
  • the second via 222 connects the second wirings 221 of different layers.
  • portions other than the second wiring 221 and the second via 222 are configured by the second interlayer insulating film 223.
  • the second interlayer insulating film 223 is made of a second insulating material.
  • the second insulating material is silicon dioxide (SiO2).
  • At least one of the second semiconductor layer 210 and the second wiring layer 220 may include a circuit element such as a transistor.
  • the second substrate 200 has a surface 220a (second surface) and a second wiring 221 and includes a second semiconductor material.
  • the surface 220a faces the surface 120a.
  • the surface 220a includes a third region A3 in which the plurality of first connection portions 300 are disposed, and a fourth region A4 in which the plurality of second connection portions 400 are disposed.
  • the first connection unit 300 and the second connection unit 400 are disposed between the first substrate 100 and the second substrate 200.
  • the first connection portion 300 is disposed in the first region A1 on the surface 120a, and is disposed in the third region A3 on the surface 220a.
  • the second connecting portion 400 is disposed in the second region A2 on the surface 120a, and is disposed in the fourth region A4 on the surface 220a.
  • the first connection unit 300 and the second connection unit 400 electrically connect the first wiring 121 and the second wiring 221.
  • the first connection unit 300 includes a first bump 301, a first base electrode 302a, and a first base electrode 302b.
  • the first bump 301, the first base electrode 302a, and the first base electrode 302b are made of a third conductive material.
  • the third conductive material is a metal such as gold (Au), aluminum (Al), and copper (Cu).
  • the first bump 301 is disposed between the first base electrode 302a and the first base electrode 302b.
  • the first bump 301 is in contact with the first base electrode 302a and the first base electrode 302b.
  • the first base electrode 302a and the first base electrode 302b are arranged between any one of the first region A1 and the third region A3 and the first bump 301.
  • the first base electrode 302 a is disposed between the first region A ⁇ b> 1 and the first bump 301.
  • the first base electrode 302a is in contact with the first region A1.
  • the first base electrode 302a is in contact with the first via 122 in the first region A1.
  • the first base electrode 302 b is disposed between the third region A ⁇ b> 3 and the first bump 301.
  • the first base electrode 302b is in contact with the third region A3.
  • the first base electrode 302b is in contact with the second via 222 in the third region A3.
  • the second connection portion 400 includes a second bump 401, a second base electrode 402a, and a second base electrode 402b.
  • the second bump 401, the second base electrode 402a, and the second base electrode 402b are made of a fourth conductive material.
  • the fourth conductive material is a metal such as gold (Au), aluminum (Al), and copper (Cu).
  • the second bump 401 is disposed between the second base electrode 402a and the second base electrode 402b.
  • the second bump 401 is in contact with the second base electrode 402a and the second base electrode 402b.
  • the second base electrode 402a and the second base electrode 402b are disposed between any one of the second region A2 and the fourth region A4 and the second bump 401.
  • the second base electrode 402 a is disposed between the second region A ⁇ b> 2 and the second bump 401.
  • the second base electrode 402a is in contact with the second region A2.
  • the second base electrode 402a is in contact with the first via 122 in the second region A2.
  • the second base electrode 402 b is disposed between the fourth region A ⁇ b> 4 and the second bump 401.
  • the second base electrode 402b is in contact with the fourth region A4.
  • the second base electrode 402b is in contact with the second via 222 in the fourth region A4.
  • the height H21 of the second base electrode 402a in the thickness D1 direction of the first substrate 100 is larger than the height H11 of the first base electrode 302a in the thickness direction D1.
  • the first base electrode 302a and the second base electrode 402a have a first layer formed at the same time.
  • the second base electrode 402a further includes a second layer formed on the first layer.
  • the height H22 of the second bump 401 in the thickness D1 direction of the first substrate 100 is smaller than the height H12 of the first bump 301 in the thickness direction D1.
  • What is the sum of the height H11 of the first base electrode 302a and the height H12 of the first bump 301 and the sum of the height H21 of the second base electrode 402a and the height H22 of the second bump 401? Are almost identical.
  • the height H13 of the first base electrode 302b in the thickness D1 direction of the first substrate 100 and the height H23 of the second base electrode 402b in the thickness direction D1 are substantially the same.
  • the height of the first connection portion 300 in the thickness D1 direction of the first substrate 100 and the height of the second connection portion 400 in the thickness direction D1 are substantially the same.
  • the height of the first connection portion 300 is the sum of the height H11 of the first base electrode 302a, the height H12 of the first bump 301, and the height H13 of the first base electrode 302b.
  • the height of the second connection portion 400 is the sum of the height H21 of the second base electrode 402a, the height H22 of the second bump 401, and the height H23 of the second base electrode 402b.
  • the diameter L2 of the second bump 401 is smaller than the diameter L1 of the first bump 301.
  • the diameter L1 of the first bump 301 and the diameter L2 of the second bump 401 are diameters in a cross section parallel to the surface 120a.
  • the diameter L1 of the first bump 301 and the diameter L2 of the second bump 401 are different depending on the position in the thickness direction D1 of the first substrate 100, the same in the thickness direction D1 of the first substrate 100.
  • the diameter L2 of the second bump 401 is smaller than the diameter L1 of the first bump 301.
  • the maximum diameter of the second bump 401 is smaller than the minimum diameter of the first bump 301.
  • the first base electrode 302b and the second base electrode 402b may not be arranged. That is, the first bump 301 and the second bump 401 may contact the surface 220a.
  • the first base electrode 302a may be disposed in the third region A3, and the first base electrode 302b may be disposed in the first region A1.
  • the second base electrode 402a may be disposed in the fourth region A4, and the second base electrode 402b may be disposed in the second region A2.
  • FIG. 2 is a plan view of the first substrate 100 and the second substrate 200.
  • FIG. 2 shows the positions of the first region A1 and the second region A2 on the surface 120a and the positions of the third region A3 and the fourth region A4 on the surface 220a.
  • the first area A1 is an area including the center of the surface 120a.
  • the second region A2 surrounds the first region A1. That is, the second area A2 is a peripheral area of the first area A1.
  • the area of the second region A2 is smaller than the area of the first region A1.
  • the third region A3 is a region including the center of the surface 220a.
  • the fourth region A4 surrounds the third region A3. That is, the fourth area A4 is a peripheral area of the third area A3.
  • the area of the fourth region A4 is smaller than the area of the third region A3.
  • a plurality of first connection portions 300 are arranged in the first region A1 and the third region A3.
  • the third area A3 is opposed to the first area A1.
  • a plurality of second connection portions 400 are arranged in the second region A2 and the fourth region A4.
  • the fourth area A4 is opposed to the second area A2.
  • FIG. 3 is a plan view of the first substrate 100 and a cross-sectional view of the connection portion.
  • the first bump 301, the first base electrode 302a, the second bump 401, and the second base electrode 402a before the first substrate 100 and the second substrate 200 are bonded to each other. And a cross section is shown.
  • FIG. 3 schematically shows the first substrate 100 and the connection portion.
  • the ratio between the width of the first substrate 100 and the height of the connection portion is different from that in the actual semiconductor device 10.
  • a large number of connection portions are arranged on the surface of the first substrate 100 with high density.
  • the connection portion is depicted as an aggregate of a plurality of connection portions.
  • the height H22 of the second bump 401 is smaller than the height H12 of the first bump 301 on average.
  • the height H22 of the second bump 401 decreases from the center of the first substrate 100 toward the outside.
  • the height H21 of the second base electrode 402a is greater than the height H11 of the first base electrode 302a. Therefore, the sum of the height H21 of the second base electrode 402a and the height H22 of the second bump 401 is the sum of the height H11 of the first base electrode 302a and the height H12 of the first bump 301. Average larger than total.
  • the sum of the height H21 of the second base electrode 402a and the height H22 of the second bump 401 in the outermost portion of the second region A2 is the height H11 of the first base electrode 302a and the first bump.
  • the height H21 of the second base electrode 402a is set to be equal to or greater than the sum of the height H12 of 301.
  • the height H22 of the second bump 401 is the height H12 of the first bump 301 in the outermost part of the second region A2. Smaller than 0.2 ⁇ m.
  • the height H21 of the second base electrode 402a is 0.2 ⁇ m or more larger than the height H11 of the first base electrode 302a.
  • FIG. 4 shows a state of the semiconductor device 10 before the first substrate 100 and the second substrate 200 are bonded.
  • FIG. 4 shows a cross section of the semiconductor device 10.
  • the sum of the height H21 of the second base electrode 402a and the height H22 of the second bump 401 is the height H11 of the first base electrode 302a and the height H12 of the first bump 301. Is greater than the sum of The height H13 of the first base electrode 302b and the height H23 of the second base electrode 402b are substantially the same. For this reason, the height of the second connection portion 400 in the thickness direction D1 of the first substrate 100 is larger than the height of the first connection portion 300 in the thickness direction.
  • the second bump 401 comes into contact with the second base electrode 402b before the first bump 301 comes into contact with the first base electrode 302b. .
  • the upper portion of the second bump 401 is crushed by the load. For this reason, the height H22 of the second bump 401 is reduced.
  • the first bump 301 comes into contact with the first base electrode 302b.
  • the first substrate 100 and the second substrate 200 are electrically connected by the first connection portion 300 and the second connection portion 400. Therefore, it is possible to reduce connection failure in the connection portion.
  • the difference between the height H21 of the second base electrode 402a and the height H11 of the first base electrode 302a may be small. If the height H21 of the second base electrode 402a is higher than the height H11 of the first base electrode 302a, the difference in height between the first bump 301 and the second bump 401 becomes small. Accordingly, the first bump 301 is likely to be in contact with the first base electrode 302b, and the second bump 401 is likely to be in contact with the second base electrode 402b.
  • the area of the second region A2 is smaller than the area of the first region A1, and the area of the fourth region A4 is smaller than the area of the third region A3.
  • the number of the plurality of second connection portions 400 is smaller than the number of the plurality of first connection portions 300. Therefore, the load necessary for the second bump 401 to be crushed is smaller than the load necessary for the first bump 301 to be crushed. Furthermore, since the diameter L2 of the second bump 401 is smaller than the diameter L1 of the first bump 301, a load necessary for the second bump 401 to be crushed is reduced.
  • FIG. 5 shows a configuration of a semiconductor device 11 according to a modification of the first embodiment.
  • FIG. 5 shows a cross section of the semiconductor device 11.
  • the diameter L1 of the first bump 301 and the diameter L2 of the second bump 401 are substantially the same.
  • the diameter L1 of the first bump 301 and the diameter L2 of the second bump 401 are different depending on the position in the thickness direction D1 of the first substrate 100, the same in the thickness direction D1 of the first substrate 100.
  • the diameter L1 of the first bump 301 and the diameter L2 of the second bump 401 are substantially the same.
  • the configuration shown in FIG. 5 is the same as the configuration shown in FIG.
  • the semiconductor devices 10 and 11 include the plurality of first connection portions 300, the plurality of second connection portions 400, the first substrate 100, and the second substrate 200. And have.
  • Each of the plurality of first connection portions 300 includes a first bump 301 and a first base electrode 302a.
  • Each of the plurality of second connection portions 400 includes a second bump 401 and a second base electrode 402a.
  • the semiconductor device includes a first semiconductor layer 110, a first via 122, a first interlayer insulating film 123, a second semiconductor layer 210, a second via 222, The structure corresponding to at least one of the second interlayer insulating film 223, the first base electrode 302b, and the second base electrode 402b may not be provided.
  • the semiconductor device according to each aspect of the present invention may include three or more substrates. In the case where the semiconductor device has three or more substrates, the two adjacent substrates correspond to the first substrate 100 and the second substrate 200.
  • the height H21 of the second base electrode 402a in the thickness direction D1 of the first substrate 100 is larger than the height H11 of the first base electrode 302a in the thickness direction D1. For this reason, the connection failure of a connection part can be reduced.
  • the diameter L2 of the second bump 401 may be smaller than the diameter L1 of the first bump 301. Thereby, a load required when the first substrate 100 and the second substrate 200 are bonded is reduced.
  • FIG. 6 shows the configuration of the semiconductor device 12 according to the second embodiment of the present invention.
  • FIG. 6 shows a cross section of the semiconductor device 12.
  • the semiconductor device 12 includes a first substrate 100, a second substrate 200, a first connection unit 300, a second connection unit 400, and a third connection unit 500.
  • the first substrate 100 and the second substrate 200 are connected via the first connection unit 300, the second connection unit 400, and the third connection unit 500.
  • the first substrate 100 and the second substrate 200 are stacked in the thickness direction D1 of the first substrate 100.
  • the semiconductor device 12 has a plurality of third connection portions 500.
  • one third connection portion 500 is shown as a representative.
  • the surface 120a includes a fifth region A5 in which a plurality of third connection portions 500 are arranged.
  • the surface 220a includes a sixth region A6 in which the plurality of third connection portions 500 are disposed.
  • the third connection unit 500 is disposed between the first substrate 100 and the second substrate 200.
  • the third connection portion 500 is disposed in the fifth region A5 on the surface 120a, and is disposed in the sixth region A6 on the surface 220a.
  • the third connection unit 500 electrically connects the first wiring 121 and the second wiring 221.
  • the third connection unit 500 includes a third bump 501, a third base electrode 502a, and a third base electrode 502b.
  • the third bump 501, the third base electrode 502 a, and the third base electrode 502 b are made of a fourth conductive material.
  • the fourth conductive material is a metal such as gold (Au), aluminum (Al), and copper (Cu).
  • the third bump 501 is disposed between the third base electrode 502a and the third base electrode 502b.
  • the third bump 501 is in contact with the third base electrode 502a and the third base electrode 502b.
  • the third base electrode 502a and the third base electrode 502b are disposed between any one of the fifth region A5 and the sixth region A6 and the third bump 501.
  • the third base electrode 502a is disposed between the fifth region A5 and the third bump 501.
  • the third base electrode 502a is in contact with the fifth region A5.
  • the third base electrode 502a is in contact with the first via 122 in the fifth region A5.
  • the third base electrode 502 b is disposed between the sixth region A ⁇ b> 6 and the third bump 501.
  • the third base electrode 502b is in contact with the sixth region A6.
  • the third base electrode 502b is in contact with the second via 222 in the sixth region A6.
  • the height H31 of the third base electrode 502a in the thickness D1 direction of the first substrate 100 is larger than the height H21 of the second base electrode 402a in the thickness direction D1.
  • the second base electrode 402a and the third base electrode 502a have a first layer formed at the same time.
  • the second base electrode 402a and the third base electrode 502a further include a second layer that is formed simultaneously with the first layer.
  • the third base electrode 502a further includes a third layer formed as the second layer.
  • the height H32 of the third bump 501 in the thickness D1 direction of the first substrate 100 is smaller than the height H22 of the second bump 401 in the thickness direction D1.
  • the sum of the height H21 of the second base electrode 402a and the height H22 of the second bump 401 and the sum of the height H31 of the third base electrode 502a and the height H32 of the third bump 501 are: Are almost identical.
  • the height H23 of the second base electrode 402b in the thickness D1 direction of the first substrate 100 and the height H33 of the third base electrode 502b in the thickness direction D1 are substantially the same.
  • the height of the second connection portion 400 in the thickness D1 direction of the first substrate 100 and the height of the third connection portion 500 in the thickness direction D1 are substantially the same.
  • the height of the second connection portion 400 is the sum of the height H21 of the second base electrode 402a, the height H22 of the second bump 401, and the height H23 of the second base electrode 402b.
  • the height of the third connection portion 500 is the sum of the height H31 of the third base electrode 502a, the height H32 of the third bump 501 and the height H33 of the third base electrode 502b.
  • the diameter L3 of the third bump 501, the diameter L2 of the second bump 401, and the diameter L1 of the first bump 301 are substantially the same.
  • the diameter L2 of the second bump 401 may be smaller than the diameter L1 of the first bump 301.
  • the diameter L3 of the third bump 501 may be smaller than the diameter L2 of the second bump 401.
  • the third base electrode 502b may not be arranged. That is, the third bump 501 may contact the surface 220a.
  • the first base electrode 302a may be disposed in the third region A3, and the first base electrode 302b may be disposed in the first region A1.
  • the second base electrode 402a may be disposed in the fourth region A4, and the second base electrode 402b may be disposed in the second region A2.
  • the third base electrode 502a may be disposed in the sixth region A6, and the third base electrode 502b may be disposed in the fifth region A5.
  • FIG. 7 is a plan view of the first substrate 100 and the second substrate 200.
  • the first area A1 is an area including the center of the surface 120a.
  • the second region A2 surrounds the first region A1. That is, the second area A2 is a peripheral area of the first area A1.
  • the fifth region A5 surrounds the first region A1 and the second region A2. That is, the fifth area A5 is a peripheral area of the second area A2.
  • the area of the second region A2 and the area of the fifth region A5 are smaller than the area of the first region A1.
  • the third region A3 is a region including the center of the surface 220a.
  • the fourth region A4 surrounds the third region A3. That is, the fourth area A4 is a peripheral area of the third area A3.
  • the sixth region A6 surrounds the third region A3 and the fourth region A4. That is, the sixth area A6 is a peripheral area of the fifth area A5.
  • the area of the fourth region A4 and the area of the sixth region A6 are smaller than the area of the third region A3.
  • a plurality of first connection portions 300 are arranged in the first region A1 and the third region A3.
  • the third area A3 is opposed to the first area A1.
  • a plurality of second connection portions 400 are arranged in the second region A2 and the fourth region A4.
  • the fourth area A4 is opposed to the second area A2.
  • a plurality of third connection portions 500 are arranged in the fifth region A5 and the sixth region A6.
  • the sixth area A6 faces the fifth area A5.
  • the height H31 of the third base electrode 502a in the thickness direction D1 of the first substrate 100 is larger than the height H21 of the second base electrode 402a in the thickness direction D1.
  • the height of two types of connection portions can be set, and in the second embodiment, the height of three types of connection portions can be set. For this reason, in 2nd Embodiment, the height of a connection part can be set more finely. As a result, it is possible to further reduce the connection failure of the connection portion.
  • FIG. 8 shows the configuration of the solid-state imaging device 13 according to the third embodiment of the present invention.
  • the solid-state imaging device 13 is an example of a semiconductor device.
  • FIG. 8 shows a cross section of the solid-state imaging device 13.
  • the solid-state imaging device 13 includes a first substrate 100, a second substrate 200, a first connection unit 300, a second connection unit 400, a microlens ML, and a color filter. CF.
  • the first substrate 100 and the second substrate 200 are connected via the first connection unit 300 and the second connection unit 400.
  • the first substrate 100 and the second substrate 200 are stacked in the thickness direction D1 of the first substrate 100.
  • the second semiconductor layer 210 includes a photoelectric conversion unit 211. Although there are a plurality of photoelectric conversion units 211 in FIG. 8, a symbol of one photoelectric conversion unit 211 is shown as a representative.
  • the photoelectric conversion unit 211 is made of a second semiconductor material having an impurity concentration different from that of the second semiconductor material constituting the second semiconductor layer 210.
  • the color filter CF is disposed on the surface 210b, and the microlens ML is disposed on the color filter CF.
  • the microlens ML is disposed on the color filter CF.
  • FIG. 8 there are a plurality of microlenses ML, but a symbol of one microlens ML is shown as a representative. Further, in FIG. 8, there are a plurality of color filters CF, but a reference numeral of one color filter CF is shown as a representative.
  • the light from the subject that has passed through the imaging lens disposed optically in front of the solid-state imaging device 13 enters the microlens ML.
  • the micro lens ML forms an image of light that has passed through the imaging lens.
  • the color filter CF transmits light having a wavelength corresponding to a predetermined color.
  • the light transmitted through the microlens ML and the color filter CF is incident on the second semiconductor layer 210.
  • the light incident on the second semiconductor layer 210 travels through the second semiconductor layer 210 and enters the photoelectric conversion unit 211.
  • the photoelectric conversion unit 211 converts incident light into a signal.
  • the solid-state imaging device 13 may include a third connection unit 500 illustrated in FIG.
  • the height H21 of the second base electrode 402a in the thickness direction D1 of the first substrate 100 is larger than the height H11 of the first base electrode 302a in the thickness direction D1. For this reason, the connection failure of a connection part can be reduced.
  • Solid-state imaging device 100 1st board

Landscapes

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Abstract

半導体装置は、複数の第１の接続部と、複数の第２の接続部と、第１の基板と、第２の基板とを有する。前記複数の第１の接続部のそれぞれは、第１のバンプと第１の下地電極とを有する。前記複数の第２の接続部のそれぞれは、第２のバンプと第２の下地電極とを有する。前記第１の基板の第１の面は、前記複数の第１の接続部が配置される第１の領域と、前記複数の第２の接続部が配置される第２の領域とを含む。前記第２の基板の第２の面は、前記複数の第１の接続部が配置される第３の領域と、前記複数の第２の接続部が配置される第４の領域とを含む。前記第１の面において、前記第２の領域は前記第１の領域を囲む。前記第２の面において、前記第４の領域は前記第３の領域を囲む。前記第１の基板の厚さ方向における前記第２の下地電極の高さは、前記厚さ方向における前記第１の下地電極の高さよりも大きい。

Description

半導体装置
　本発明は、半導体装置に関する。
　積層型の固体撮像装置は２枚の基板（画素ウエハおよび読み出しウエハ）を有する。画素ウエハは、複数の画素を有する。読み出しウエハは、複数の画素からの信号を読み出す回路を有する。２枚のウエハの接続方法が検討されている。例えば、微細なバンプ電極により画素毎に２枚のウエハを接続する第１の方法がある。あるいは、ライン毎に画素周辺で２枚のウエハを接続する第２の方法がある。第１の方法では、より微細なバンプ電極が必要である。バンプ電極として、半田バンプ電極、銅（Ｃｕ）バンプ電極、および金（Ａｕ）バンプ電極などが検討されている。特に、積層型の固体撮像装置の電極として、微細な金（Ａｕ）バンプ電極を用いた電極構造が検討されている。
　金（Ａｕ）バンプ電極の形成方法として、電解メッキと無電解メッキとがある。電解メッキでは、シード層に電流が流れることにより電界が発生し、かつ、メッキ浴に曝露されているシード層面のみに金属の構造物が形成される。無電解メッキでは、メッキ浴に曝露されている金属面のみに金属の構造物が形成される。メッキが行われる前にシード層をパターニングできる無電解メッキにより形成されたバンプ電極のウエハ面内における高さのばらつきは、電解メッキに比べると小さい。
　電解メッキのレートは速いが、ウエハ面内のレートが電界分布に依存する。電解メッキ後のシード層の除去工程があるため、電解メッキは微細構造の形成に適していない。一方、無電解メッキのレートは遅いが、ウエハ面内のバンプ電極の高さのばらつきが小さい。また、無電解メッキは、メッキ前にシード層をパターニングできるため、微細構造の形成に適している。
　しかしながら、無電解メッキにより形成されたバンプ電極を介して２枚の基板が積層された固体撮像装置において、バンプ電極の接続不良が発生する。以下では、バンプ電極の接続不良について説明する。
　図９は、基板８００の平面図と接続部９００の断面図とである。基板８００は、固体撮像装置を構成する２枚の基板の１つである。接続部９００は、基板８００と他の基板とを電気的に接続する。接続部９００は、バンプ９０１と下地電極９０２とを有する。バンプ９０１は、下地電極９０２の表面に配置されている。下地電極９０２は、基板８００の表面に配置されている。
　図９では、基板８００と接続部９００とは、模式的に示されている。例えば、基板８００の幅と接続部９００の高さとの比は、実際の固体撮像装置におけるその比と異なる。多数の接続部９００が基板８００の表面に高密度に配置される。図９では、接続部９００は複数の接続部の集合体として描かれている。
　無電解メッキ後のバンプ９０１には高さのばらつきがある。基板８００の中心領域Ａ１１におけるバンプ９０１の高さのばらつきは小さい。しかし、中心領域Ａ１１を囲む周辺領域Ａ１２におけるバンプ９０１の高さのばらつきは大きい。周辺領域Ａ１２におけるバンプ９０１の高さは、中心領域Ａ１１におけるバンプ９０１の高さよりも平均的に小さい。周辺領域Ａ１２におけるバンプ９０１の高さは、基板８００の中心から外側に向かって小さくなる傾向がある。中心領域Ａ１１におけるバンプ９０１の高さと、周辺領域Ａ１２の最も外側の部分におけるバンプ９０１の高さとの差は、約数百ｎｍである。この差は、中心領域Ａ１１におけるバンプ９０１の高さに対して約５％である。
　基板８００と他の基板とは、接続部９００を介して接続される。周辺領域Ａ１２におけるバンプ９０１の高さのばらつきにより、周辺領域Ａ１２に配置されたバンプ９０１が他の基板と接続されない場合がある。つまり、周辺領域Ａ１２におけるバンプ９０１の接続不良が発生する。固体撮像装置において、中心領域Ａ１１と周辺領域Ａ１２とは、画素が配置される画素領域である。このため、周辺領域Ａ１２において接続不良による欠陥画素が発生する。
　無電解メッキ後の画素領域におけるバンプ電極の高さのばらつきを小さくする幾つかの方法が検討されている。１つの方法は、化学的機械的研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）である。この方法では、研磨パッドによる機械的な研磨と同時に、スラリーと呼ばれる化学薬品によりバンプ電極がエッチングされる。これによって、バンプ電極上部の表面が平坦化される。他の１つの方法は、バイト切削装置を用いる方法である（特許文献１参照）。この方法では、バンプ電極上部をバイトで切削することにより、バンプ電極上部の表面が平坦化される。
日本国特開２００９－０９４５４５号公報
　しかしながら、バンプ電極上部の表面を平坦にする上記の方法には以下の不具合がある。化学的機械的研磨法（ＣＭＰ）では、バンプ電極の頭頂部が研磨パッドにより直接研磨される。バンプ電極と下地電極との境界部分に回転方向の力が加わるため、バンプ電極が下地電極から剥がれることがある。バンプ電極がより小さくなるほど境界部分の面積は小さくなる。このため、バンプ電極が微細である場合、バンプ電極が下地電極から剥がれやすい。さらに、バンプ電極が金（Ａｕ）などの柔らかい材料で構成される場合、研磨後のバンプ電極の頭頂部にバリが発生する。化学的機械的研磨法（ＣＭＰ）は、研磨により表面を平坦化する方法である。このため、化学的機械的研磨法（ＣＭＰ）は、高さが異なるバンプ電極の高さを揃える方法としてあまり適していない。
　バイト切削装置を用いる方法では、化学的機械的研磨法（ＣＭＰ）と同様にバンプ電極が下地電極から剥がれることがある。さらに、化学的機械的研磨法（ＣＭＰ）と同様に、バンプ電極の頭頂部にバリが発生する。加えて、バイトによる切削痕が固体撮像装置の電気特性に影響する。バンプ電極が微細である場合、固体撮像装置の電気特性への影響が顕著に現れる。切削毎の小さな高さばらつきが原因である。切削痕を解消するために切削回数を増やすことはできる。しかし、切削回数が増えると、バンプ電極の頭頂部に回転方向のバリが発生しやすい。
　本発明は、接続部の接続不良を低減することができる半導体装置を提供することを目的とする。
　本発明の第１の態様によれば、半導体装置は、複数の第１の接続部と、複数の第２の接続部と、第１の基板と、第２の基板とを有する。前記複数の第１の接続部は、第１の配線と第２の配線とを電気的に接続する。前記複数の第２の接続部は、前記第１の配線と前記第２の配線とを電気的に接続する。前記第１の基板は、第１の面と前記第１の配線とを有し、かつ、第１の半導体材料を含む。前記第１の面は、前記複数の第１の接続部が配置される第１の領域と、前記複数の第２の接続部が配置される第２の領域とを含む。前記第２の基板は、第２の面と前記第２の配線とを有し、かつ、第２の半導体材料を含む。前記第２の面は前記第１の面と対向する。前記第２の面は、前記複数の第１の接続部が配置される第３の領域と、前記複数の第２の接続部が配置される第４の領域とを含む。前記複数の第１の接続部のそれぞれは、第１のバンプと第１の下地電極とを有する。前記第１の下地電極は、前記第１の領域と前記第３の領域とのいずれか１つと前記第１のバンプとの間に配置される。前記複数の第２の接続部のそれぞれは、第２のバンプと第２の下地電極とを有する。前記第２の下地電極は、前記第２の領域と前記第４の領域とのいずれか１つと前記第２のバンプとの間に配置される。前記第１の面において、前記第２の領域は前記第１の領域を囲む。前記第２の面において、前記第４の領域は前記第３の領域を囲む。前記第１の基板の厚さ方向における前記第２の下地電極の高さは、前記厚さ方向における前記第１の下地電極の高さよりも大きい。
　本発明の第２の態様によれば、第１の態様において、前記第２のバンプの径は、前記第１のバンプの径よりも小さくてもよい。
　本発明の第３の態様によれば、第１の態様において、前記半導体装置は、前記第１の配線と前記第２の配線とを電気的に接続する複数の第３の接続部をさらに有してもよい。前記第１の面は、前記複数の第３の接続部が配置される第５の領域をさらに含んでもよい。前記第２の面は、前記複数の第３の接続部が配置される第６の領域をさらに含んでもよい。前記複数の第３の接続部のそれぞれは、第３のバンプと第３の下地電極とを有する。前記第３の下地電極は、前記第５の領域と前記第６の領域とのいずれか１つと前記第３のバンプとの間に配置される。前記第１の面において、前記第５の領域は前記第１の領域と前記第２の領域とを囲む。前記第２の面において、前記第６の領域は前記第３の領域と前記第４の領域とを囲む。前記厚さ方向における前記第３の下地電極の高さは、前記厚さ方向における前記第２の下地電極の高さよりも大きくてもよい。
　本発明の第４の態様によれば、第１の態様において、前記厚さ方向における前記第２の接続部の高さは、前記厚さ方向における前記第１の接続部の高さよりも大きくてもよい。
　上記の各態様によれば、第１の基板の厚さ方向における第２の下地電極の高さは、その厚さ方向における第１の下地電極の高さよりも大きい。このため、接続部の接続不良を低減することができる。
本発明の第１の実施形態の半導体装置の断面図である。 本発明の第１の実施形態の半導体装置における第１の基板と第２の基板との平面図である。 本発明の第１の実施形態の半導体装置における基板の平面図と接続部の断面図とである。 本発明の第１の実施形態の半導体装置の断面図である。 本発明の第１の実施形態の変形例の半導体装置の断面図である。 本発明の第２の実施形態の半導体装置の断面図である。 本発明の第２の実施形態の半導体装置における第１の基板と第２の基板との平面図である。 本発明の第３の実施形態の固体撮像装置の断面図である。 従来技術における基板の平面図と接続部の断面図とである。
　図面を参照し、本発明の実施形態を説明する。
　（第１の実施形態）
　図１は、本発明の第１の実施形態の半導体装置１０の構成を示している。図１では半導体装置１０の断面が示されている。図１に示すように、半導体装置１０は、第１の基板１００と、第２の基板２００と、第１の接続部３００と、第２の接続部４００とを有する。第１の基板１００と第２の基板２００とは、第１の接続部３００と第２の接続部４００とを介して接続されている。第１の基板１００と第２の基板２００とは、第１の基板１００の厚さ方向Ｄ１に積層されている。
　半導体装置１０は、複数の第１の接続部３００を有する。図１では、代表として１つの第１の接続部３００が示されている。半導体装置１０は、複数の第２の接続部４００を有する。図１では、代表として１つの第２の接続部４００が示されている。
　半導体装置１０を構成する部分の寸法は、図１に示される寸法に従うわけではない。半導体装置１０を構成する部分の寸法は任意であってよい。図１では、半導体装置１０を構成する部分の高さは、第１の基板１００の厚さ方向Ｄ１の長さとして示される。
　第１の基板１００は、第１の半導体層１１０と、第１の配線層１２０とを有する。第１の半導体層１１０と第１の配線層１２０とは、第１の基板１００の厚さ方向Ｄ１に重なっている。また、第１の半導体層１１０と第１の配線層１２０とは互いに接触している。
　第１の半導体層１１０は、第１の半導体材料で構成されている。つまり、第１の基板１００は、第１の半導体材料を含む。例えば、第１の半導体材料は、シリコン（Ｓｉ）である。第１の半導体層１１０は、面１１０ａと面１１０ｂとを有する。面１１０ａと面１１０ｂとは、反対方向を向いている。面１１０ａは、第１の配線層１２０と接触している。面１１０ｂは、第１の基板１００の主面の１つを構成する。主面は、基板の表面を構成する複数の面のうち最も広い面である。
　第１の配線層１２０は、第１の配線１２１と、第１のビア１２２と、第１の層間絶縁膜１２３とを有する。図１では複数の第１の配線１２１が存在するが、代表として１つの第１の配線１２１の符号が示されている。図１では複数の第１のビア１２２が存在するが、代表として１つの第１のビア１２２の符号が示されている。
　第１の配線層１２０は、面１２０ａ（第１の面）と面１２０ｂとを有する。面１２０ａは第２の基板２００と対向する。面１２０ａは、第１の接続部３００および第２の接続部４００と接触している。面１２０ｂは第１の半導体層１１０と接触している。面１２０ａは第１の基板１００の主面の１つを構成する。
　第１の配線１２１と第１のビア１２２とは、第１の導電材料で構成されている。例えば、第１の導電材料は、アルミニウム（Ａｌ）および銅（Ｃｕ）等の金属である。第１の配線１２１は、配線パターンが形成された薄膜である。第１の配線１２１は、信号を伝送する。１層のみの第１の配線１２１が形成されていてもよいし、複数層の第１の配線１２１が形成されていてもよい。図１に示す例では、２層の第１の配線１２１が形成されている。
　第１のビア１２２は、異なる層の第１の配線１２１を接続する。第１の配線層１２０において、第１の配線１２１および第１のビア１２２以外の部分は、第１の層間絶縁膜１２３で構成されている。第１の層間絶縁膜１２３は、第１の絶縁材料で構成されている。例えば、第１の絶縁材料は、二酸化珪素（ＳｉＯ２）である。
　第１の半導体層１１０と第１の配線層１２０との少なくとも一方は、トランジスタ等の回路要素を有してもよい。
　第１の基板１００は、面１２０ａ（第１の面）と第１の配線１２１とを有し、かつ、第１の半導体材料を含む。面１２０ａは、複数の第１の接続部３００が配置される第１の領域Ａ１と、複数の第２の接続部４００が配置される第２の領域Ａ２とを含む。
　第２の基板２００は、第２の半導体層２１０と、第２の配線層２２０とを有する。第２の半導体層２１０と第２の配線層２２０とは、第１の基板１００の厚さ方向Ｄ１に重なっている。また、第２の半導体層２１０と第２の配線層２２０とは互いに接触している。
　第２の半導体層２１０は、第２の半導体材料で構成されている。つまり、第２の基板２００は、第２の半導体材料を含む。例えば、第２の半導体材料は、シリコン（Ｓｉ）である。第２の半導体層２１０は、面２１０ａと面２１０ｂとを有する。面２１０ａと面２１０ｂとは、反対方向を向いている。面２１０ａは、第２の配線層２２０と接触している。面２１０ｂは、第２の基板２００の主面の１つを構成する。
　第２の配線層２２０は、第２の配線２２１と、第２のビア２２２と、第２の層間絶縁膜２２３とを有する。図１では複数の第２の配線２２１が存在するが、代表として１つの第２の配線２２１の符号が示されている。図１では複数の第２のビア２２２が存在するが、代表として１つの第２のビア２２２の符号が示されている。
　第２の配線層２２０は、面２２０ａ（第２の面）と面２２０ｂとを有する。面２２０ａは第１の基板１００と対向する。面２２０ａは、第１の接続部３００および第２の接続部４００と接触している。面２２０ｂは第２の半導体層２１０と接触している。面２２０ａは第２の基板２００の主面の１つを構成する。
　第２の配線２２１と第２のビア２２２とは、第２の導電材料で構成されている。例えば、第２の導電材料は、アルミニウム（Ａｌ）および銅（Ｃｕ）等の金属である。第２の配線２２１は、配線パターンが形成された薄膜である。第２の配線２２１は、信号を伝送する。１層のみの第２の配線２２１が形成されていてもよいし、複数層の第２の配線２２１が形成されていてもよい。図１に示す例では、２層の第２の配線２２１が形成されている。
　第２のビア２２２は、異なる層の第２の配線２２１を接続する。第２の配線層２２０において、第２の配線２２１および第２のビア２２２以外の部分は、第２の層間絶縁膜２２３で構成されている。第２の層間絶縁膜２２３は、第２の絶縁材料で構成されている。例えば、第２の絶縁材料は、二酸化珪素（ＳｉＯ２）である。
　第２の半導体層２１０と第２の配線層２２０との少なくとも一方は、トランジスタ等の回路要素を有してもよい。
　第２の基板２００は、面２２０ａ（第２の面）と第２の配線２２１とを有し、かつ、第２の半導体材料を含む。面２２０ａは面１２０ａと対向する。面２２０ａは、複数の第１の接続部３００が配置される第３の領域Ａ３と、複数の第２の接続部４００が配置される第４の領域Ａ４とを含む。
　第１の接続部３００と第２の接続部４００とは、第１の基板１００と第２の基板２００との間に配置されている。第１の接続部３００は、面１２０ａにおいて第１の領域Ａ１に配置され、かつ、面２２０ａにおいて第３の領域Ａ３に配置されている。第２の接続部４００は、面１２０ａにおいて第２の領域Ａ２に配置され、かつ、面２２０ａにおいて第４の領域Ａ４に配置されている。第１の接続部３００と第２の接続部４００とは、第１の配線１２１と第２の配線２２１とを電気的に接続する。
　第１の接続部３００は、第１のバンプ３０１と、第１の下地電極３０２ａと、第１の下地電極３０２ｂとを有する。第１のバンプ３０１と、第１の下地電極３０２ａと、第１の下地電極３０２ｂとは、第３の導電材料で構成されている。例えば、第３の導電材料は、金（Ａｕ）、アルミニウム（Ａｌ）、および銅（Ｃｕ）等の金属である。
　第１のバンプ３０１は、第１の下地電極３０２ａと第１の下地電極３０２ｂとの間に配置されている。第１のバンプ３０１は、第１の下地電極３０２ａおよび第１の下地電極３０２ｂと接触している。第１の下地電極３０２ａと第１の下地電極３０２ｂとは、第１の領域Ａ１と第３の領域Ａ３とのいずれか１つと第１のバンプ３０１との間に配置されている。図１では、第１の下地電極３０２ａは、第１の領域Ａ１と第１のバンプ３０１との間に配置されている。第１の下地電極３０２ａは、第１の領域Ａ１と接触している。第１の下地電極３０２ａは、第１の領域Ａ１において、第１のビア１２２と接触している。図１では、第１の下地電極３０２ｂは、第３の領域Ａ３と第１のバンプ３０１との間に配置されている。第１の下地電極３０２ｂは、第３の領域Ａ３と接触している。第１の下地電極３０２ｂは、第３の領域Ａ３において、第２のビア２２２と接触している。
　第２の接続部４００は、第２のバンプ４０１と、第２の下地電極４０２ａと、第２の下地電極４０２ｂとを有する。第２のバンプ４０１と、第２の下地電極４０２ａと、第２の下地電極４０２ｂとは、第４の導電材料で構成されている。例えば、第４の導電材料は、金（Ａｕ）、アルミニウム（Ａｌ）、および銅（Ｃｕ）等の金属である。
　第２のバンプ４０１は、第２の下地電極４０２ａと第２の下地電極４０２ｂとの間に配置されている。第２のバンプ４０１は、第２の下地電極４０２ａおよび第２の下地電極４０２ｂと接触している。第２の下地電極４０２ａと第２の下地電極４０２ｂとは、第２の領域Ａ２と第４の領域Ａ４とのいずれか１つと第２のバンプ４０１との間に配置されている。図１では、第２の下地電極４０２ａは、第２の領域Ａ２と第２のバンプ４０１との間に配置されている。第２の下地電極４０２ａは、第２の領域Ａ２と接触している。第２の下地電極４０２ａは、第２の領域Ａ２において、第１のビア１２２と接触している。図１では、第２の下地電極４０２ｂは、第４の領域Ａ４と第２のバンプ４０１との間に配置されている。第２の下地電極４０２ｂは、第４の領域Ａ４と接触している。第２の下地電極４０２ｂは、第４の領域Ａ４において、第２のビア２２２と接触している。
　第１の基板１００の厚さＤ１方向における第２の下地電極４０２ａの高さＨ２１は、その厚さ方向Ｄ１における第１の下地電極３０２ａの高さＨ１１よりも大きい。例えば、第１の下地電極３０２ａと第２の下地電極４０２ａとは、同時に形成される第１の層を有する。第２の下地電極４０２ａは、第１の層に形成された第２の層をさらに有する。
　第１の基板１００の厚さＤ１方向における第２のバンプ４０１の高さＨ２２は、その厚さ方向Ｄ１における第１のバンプ３０１の高さＨ１２よりも小さい。第１の下地電極３０２ａの高さＨ１１と第１のバンプ３０１の高さＨ１２との合計と、第２の下地電極４０２ａの高さＨ２１と第２のバンプ４０１の高さＨ２２との合計とは、ほぼ同一である。
　第１の基板１００の厚さＤ１方向における第１の下地電極３０２ｂの高さＨ１３と、その厚さ方向Ｄ１における第２の下地電極４０２ｂの高さＨ２３とは、ほぼ同一である。このため、第１の基板１００の厚さＤ１方向における第１の接続部３００の高さと、その厚さ方向Ｄ１における第２の接続部４００の高さとは、ほぼ同一である。第１の接続部３００の高さは、第１の下地電極３０２ａの高さＨ１１と、第１のバンプ３０１の高さＨ１２と、第１の下地電極３０２ｂの高さＨ１３との合計である。第２の接続部４００の高さは、第２の下地電極４０２ａの高さＨ２１と、第２のバンプ４０１の高さＨ２２と、第２の下地電極４０２ｂの高さＨ２３との合計である。
　第２のバンプ４０１の径Ｌ２は、第１のバンプ３０１の径Ｌ１よりも小さい。第１のバンプ３０１の径Ｌ１と第２のバンプ４０１の径Ｌ２とは、面１２０ａに平行な断面における径である。第１のバンプ３０１の径Ｌ１と第２のバンプ４０１の径Ｌ２とが、第１の基板１００の厚さ方向Ｄ１の位置に応じて異なる場合、第１の基板１００の厚さ方向Ｄ１の同一位置において、第２のバンプ４０１の径Ｌ２は、第１のバンプ３０１の径Ｌ１よりも小さい。第２のバンプ４０１の最大径は第１のバンプ３０１の最小径よりも小さい。
　第１の下地電極３０２ｂと第２の下地電極４０２ｂとが配置されなくてもよい。つまり、第１のバンプ３０１と第２のバンプ４０１とが面２２０ａに接触してもよい。第１の下地電極３０２ａが第３の領域Ａ３に配置され、かつ、第１の下地電極３０２ｂが第１の領域Ａ１に配置されてもよい。第２の下地電極４０２ａが第４の領域Ａ４に配置され、かつ、第２の下地電極４０２ｂが第２の領域Ａ２に配置されてもよい。
　図２は、第１の基板１００と第２の基板２００との平面図である。図２では、面１２０ａにおける第１の領域Ａ１と第２の領域Ａ２との位置と、面２２０ａにおける第３の領域Ａ３と第４の領域Ａ４との位置とが示されている。
　第１の領域Ａ１は、面１２０ａの中心を含む領域である。面１２０ａにおいて、第２の領域Ａ２は第１の領域Ａ１を囲む。つまり、第２の領域Ａ２は、第１の領域Ａ１の周辺領域である。第２の領域Ａ２の面積は、第１の領域Ａ１の面積よりも小さい。第３の領域Ａ３は、面２２０ａの中心を含む領域である。面２２０ａにおいて、第４の領域Ａ４は第３の領域Ａ３を囲む。つまり、第４の領域Ａ４は、第３の領域Ａ３の周辺領域である。第４の領域Ａ４の面積は、第３の領域Ａ３の面積よりも小さい。
　第１の領域Ａ１と第３の領域Ａ３とに複数の第１の接続部３００が配置される。第３の領域Ａ３は、第１の領域Ａ１と対向する。第２の領域Ａ２と第４の領域Ａ４とに複数の第２の接続部４００が配置される。第４の領域Ａ４は、第２の領域Ａ２と対向する。
　図３は、第１の基板１００の平面図と接続部の断面図とである。図３では、第１の基板１００と第２の基板２００とが接合される前の第１のバンプ３０１と、第１の下地電極３０２ａと、第２のバンプ４０１と、第２の下地電極４０２ａとの断面が示されている。
　図３では、第１の基板１００と接続部とは、模式的に示されている。例えば、第１の基板１００の幅と接続部の高さとの比は、実際の半導体装置１０におけるその比と異なる。多数の接続部が第１の基板１００の表面に高密度に配置される。図３では、接続部は、複数の接続部の集合体として描かれている。
　第１の基板１００と第２の基板２００とが接合される前、第２のバンプ４０１の高さＨ２２は、第１のバンプ３０１の高さＨ１２よりも平均的に小さい。第２のバンプ４０１の高さＨ２２は、第１の基板１００の中心から外側に向かって小さくなる。第１の実施形態では、第２の下地電極４０２ａの高さＨ２１は、第１の下地電極３０２ａの高さＨ１１よりも大きい。このため、第２の下地電極４０２ａの高さＨ２１と第２のバンプ４０１の高さＨ２２との合計は、第１の下地電極３０２ａの高さＨ１１と第１のバンプ３０１の高さＨ１２との合計よりも平均的に大きい。
　第２の領域Ａ２の最も外側の部分において第２の下地電極４０２ａの高さＨ２１と第２のバンプ４０１の高さＨ２２との合計が第１の下地電極３０２ａの高さＨ１１と第１のバンプ３０１の高さＨ１２との合計以上となるように第２の下地電極４０２ａの高さＨ２１が設定される。例えば、第１のバンプ３０１の高さＨ１２が４μｍである場合、第２の領域Ａ２の最も外側の部分では第２のバンプ４０１の高さＨ２２の高さは第１のバンプ３０１の高さＨ１２よりも０．２μｍ小さい。この場合、第２の下地電極４０２ａの高さＨ２１は、第１の下地電極３０２ａの高さＨ１１よりも０．２μｍ以上大きい。
　図４は、第１の基板１００と第２の基板２００とが接合される前の半導体装置１０の状態を示している。図４では半導体装置１０の断面が示されている。
　図４では、第２の下地電極４０２ａの高さＨ２１と第２のバンプ４０１の高さＨ２２との合計は、第１の下地電極３０２ａの高さＨ１１と第１のバンプ３０１の高さＨ１２との合計よりも大きい。第１の下地電極３０２ｂの高さＨ１３と第２の下地電極４０２ｂの高さＨ２３とは、ほぼ同一である。このため、第１の基板１００の厚さ方向Ｄ１における第２の接続部４００の高さは、その厚さ方向における第１の接続部３００の高さよりも大きい。
　第１の基板１００と第２の基板２００とが接合されるとき、第１のバンプ３０１が第１の下地電極３０２ｂと接触する前に第２のバンプ４０１が第２の下地電極４０２ｂと接触する。荷重により、第２のバンプ４０１の上部が潰れる。このため、第２のバンプ４０１の高さＨ２２が小さくなる。この結果、図１に示すように第１のバンプ３０１が第１の下地電極３０２ｂと接触する。第１の基板１００と第２の基板２００とが、第１の接続部３００と第２の接続部４００とによって電気的に接続される。したがって、接続部の接続不良を低減することができる。
　第２の下地電極４０２ａの高さＨ２１と第１の下地電極３０２ａの高さＨ１１との差は、小さくてもよい。第２の下地電極４０２ａの高さＨ２１が第１の下地電極３０２ａの高さＨ１１よりも高ければ、第１のバンプ３０１と第２のバンプ４０１との高さの差が小さくなる。これによって、第１のバンプ３０１が第１の下地電極３０２ｂと接触しやすく、かつ、第２のバンプ４０１が第２の下地電極４０２ｂと接触しやすい。
　第２の領域Ａ２の面積は、第１の領域Ａ１の面積よりも小さく、かつ、第４の領域Ａ４の面積は、第３の領域Ａ３の面積よりも小さい。このため、複数の第２の接続部４００の数は、複数の第１の接続部３００の数よりも少ない。したがって、第２のバンプ４０１が潰れるために必要な荷重は、第１のバンプ３０１が潰れるために必要な荷重よりも小さい。さらに、第２のバンプ４０１の径Ｌ２が第１のバンプ３０１の径Ｌ１よりも小さいことにより、第２のバンプ４０１が潰れるために必要な荷重が低減される。
　図５は、第１の実施形態の変形例の半導体装置１１の構成を示している。図５では半導体装置１１の断面が示されている。
　図５に示す構成について、図１に示す構成と異なる点を説明する。図５では、第１のバンプ３０１の径Ｌ１と第２のバンプ４０１の径Ｌ２とは、ほぼ同一である。第１のバンプ３０１の径Ｌ１と第２のバンプ４０１の径Ｌ２とが、第１の基板１００の厚さ方向Ｄ１の位置に応じて異なる場合、第１の基板１００の厚さ方向Ｄ１の同一位置において、第１のバンプ３０１の径Ｌ１と第２のバンプ４０１の径Ｌ２とが、ほぼ同一である。
　上記の点以外の点については、図５に示す構成は、図１に示す構成と同様である。
　上記のように、第１の実施形態の半導体装置１０，１１は、複数の第１の接続部３００と、複数の第２の接続部４００と、第１の基板１００と、第２の基板２００とを有する。複数の第１の接続部３００のそれぞれは、第１のバンプ３０１と第１の下地電極３０２ａとを有する。複数の第２の接続部４００のそれぞれは、第２のバンプ４０１と第２の下地電極４０２ａとを有する。
　本発明の各態様の半導体装置は、第１の半導体層１１０と、第１のビア１２２と、第１の層間絶縁膜１２３と、第２の半導体層２１０と、第２のビア２２２と、第２の層間絶縁膜２２３と、第１の下地電極３０２ｂと、第２の下地電極４０２ｂとの少なくとも１つに対応する構成を有していなくてもよい。本発明の各態様の半導体装置は、３枚以上の基板を有してもよい。半導体装置が３枚以上の基板を有する場合、隣接する２枚の基板が第１の基板１００と第２の基板２００とに対応する。
　第１の実施形態では、第１の基板１００の厚さ方向Ｄ１における第２の下地電極４０２ａの高さＨ２１は、その厚さ方向Ｄ１における第１の下地電極３０２ａの高さＨ１１よりも大きい。このため、接続部の接続不良を低減することができる。
　第２のバンプ４０１の径Ｌ２は、第１のバンプ３０１の径Ｌ１よりも小さくてもよい。これによって、第１の基板１００と第２の基板２００とが接合されるときに必要な荷重が低減される。
　（第２の実施形態）
　図６は、本発明の第２の実施形態の半導体装置１２の構成を示している。図６では半導体装置１２の断面が示されている。図６に示すように、半導体装置１２は、第１の基板１００と、第２の基板２００と、第１の接続部３００と、第２の接続部４００と、第３の接続部５００とを有する。第１の基板１００と第２の基板２００とは、第１の接続部３００と、第２の接続部４００と、第３の接続部５００とを介して接続されている。第１の基板１００と第２の基板２００とは、第１の基板１００の厚さ方向Ｄ１に積層されている。
　図６に示す構成について、図１に示す構成と異なる点を説明する。半導体装置１２は、複数の第３の接続部５００を有する。図６では、代表として１つの第３の接続部５００が示されている。
　面１２０ａは、複数の第３の接続部５００が配置される第５の領域Ａ５を含む。面２２０ａは、複数の第３の接続部５００が配置される第６の領域Ａ６を含む。
　第３の接続部５００は、第１の基板１００と第２の基板２００との間に配置されている。第３の接続部５００は、面１２０ａにおいて第５の領域Ａ５に配置され、かつ、面２２０ａにおいて第６の領域Ａ６に配置されている。第３の接続部５００は、第１の配線１２１と第２の配線２２１とを電気的に接続する。
　第３の接続部５００は、第３のバンプ５０１と、第３の下地電極５０２ａと、第３の下地電極５０２ｂとを有する。第３のバンプ５０１と、第３の下地電極５０２ａと、第３の下地電極５０２ｂとは、第４の導電材料で構成されている。例えば、第４の導電材料は、金（Ａｕ）、アルミニウム（Ａｌ）、および銅（Ｃｕ）等の金属である。
　第３のバンプ５０１は、第３の下地電極５０２ａと第３の下地電極５０２ｂとの間に配置されている。第３のバンプ５０１は、第３の下地電極５０２ａおよび第３の下地電極５０２ｂと接触している。第３の下地電極５０２ａと第３の下地電極５０２ｂとは、第５の領域Ａ５と第６の領域Ａ６とのいずれか１つと第３のバンプ５０１との間に配置されている。図６では、第３の下地電極５０２ａは、第５の領域Ａ５と第３のバンプ５０１との間に配置されている。第３の下地電極５０２ａは、第５の領域Ａ５と接触している。第３の下地電極５０２ａは、第５の領域Ａ５において、第１のビア１２２と接触している。図６では、第３の下地電極５０２ｂは、第６の領域Ａ６と第３のバンプ５０１との間に配置されている。第３の下地電極５０２ｂは、第６の領域Ａ６と接触している。第３の下地電極５０２ｂは、第６の領域Ａ６において、第２のビア２２２と接触している。
　第１の基板１００の厚さＤ１方向における第３の下地電極５０２ａの高さＨ３１は、その厚さ方向Ｄ１における第２の下地電極４０２ａの高さＨ２１よりも大きい。例えば、第２の下地電極４０２ａと第３の下地電極５０２ａとは、同時に形成される第１の層を有する。第２の下地電極４０２ａと第３の下地電極５０２ａとは、第１の層に同時に形成される第２の層をさらに有する。第３の下地電極５０２ａは、第２の層に形成された第３の層をさらに有する。
　第１の基板１００の厚さＤ１方向における第３のバンプ５０１の高さＨ３２は、その厚さ方向Ｄ１における第２のバンプ４０１の高さＨ２２よりも小さい。第２の下地電極４０２ａの高さＨ２１と第２のバンプ４０１の高さＨ２２との合計と、第３の下地電極５０２ａの高さＨ３１と第３のバンプ５０１の高さＨ３２との合計とは、ほぼ同一である。
　第１の基板１００の厚さＤ１方向における第２の下地電極４０２ｂの高さＨ２３と、その厚さ方向Ｄ１における第３の下地電極５０２ｂの高さＨ３３とは、ほぼ同一である。このため、第１の基板１００の厚さＤ１方向における第２の接続部４００の高さと、その厚さ方向Ｄ１における第３の接続部５００の高さとは、ほぼ同一である。第２の接続部４００の高さは、第２の下地電極４０２ａの高さＨ２１と、第２のバンプ４０１の高さＨ２２と、第２の下地電極４０２ｂの高さＨ２３との合計である。第３の接続部５００の高さは、第３の下地電極５０２ａの高さＨ３１と、第３のバンプ５０１の高さＨ３２と、第３の下地電極５０２ｂの高さＨ３３との合計である。
　第３のバンプ５０１の径Ｌ３と、第２のバンプ４０１の径Ｌ２と、第１のバンプ３０１の径Ｌ１とは、ほぼ同一である。第２のバンプ４０１の径Ｌ２は、第１のバンプ３０１の径Ｌ１よりも小さくてもよい。第３のバンプ５０１の径Ｌ３は、第２のバンプ４０１の径Ｌ２よりも小さくてもよい。
　第３の下地電極５０２ｂが配置されなくてもよい。つまり、第３のバンプ５０１が面２２０ａに接触してもよい。第１の下地電極３０２ａが第３の領域Ａ３に配置され、かつ、第１の下地電極３０２ｂが第１の領域Ａ１に配置されてもよい。第２の下地電極４０２ａが第４の領域Ａ４に配置され、かつ、第２の下地電極４０２ｂが第２の領域Ａ２に配置されてもよい。第３の下地電極５０２ａが第６の領域Ａ６に配置され、かつ、第３の下地電極５０２ｂが第５の領域Ａ５に配置されてもよい。
　上記以外の点については、図６に示す構成は図１に示す構成と同様である。
　図７は、第１の基板１００と第２の基板２００との平面図である。図７では、面１２０ａにおける第１の領域Ａ１と第２の領域Ａ２と第５の領域Ａ５との位置と、面２２０ａにおける第３の領域Ａ３と第４の領域Ａ４と第６の領域Ａ６との位置とが示されている。
　第１の領域Ａ１は、面１２０ａの中心を含む領域である。面１２０ａにおいて、第２の領域Ａ２は第１の領域Ａ１を囲む。つまり、第２の領域Ａ２は、第１の領域Ａ１の周辺領域である。面１２０ａにおいて、第５の領域Ａ５は第１の領域Ａ１と第２の領域Ａ２とを囲む。つまり、第５の領域Ａ５は、第２の領域Ａ２の周辺領域である。第２の領域Ａ２の面積と第５の領域Ａ５の面積とは、第１の領域Ａ１の面積よりも小さい。
　第３の領域Ａ３は、面２２０ａの中心を含む領域である。面２２０ａにおいて、第４の領域Ａ４は第３の領域Ａ３を囲む。つまり、第４の領域Ａ４は、第３の領域Ａ３の周辺領域である。面２２０ａにおいて、第６の領域Ａ６は第３の領域Ａ３と第４の領域Ａ４とを囲む。つまり、第６の領域Ａ６は、第５の領域Ａ５の周辺領域である。第４の領域Ａ４の面積と第６の領域Ａ６の面積とは、第３の領域Ａ３の面積よりも小さい。
　第１の領域Ａ１と第３の領域Ａ３とに複数の第１の接続部３００が配置される。第３の領域Ａ３は、第１の領域Ａ１と対向する。第２の領域Ａ２と第４の領域Ａ４とに複数の第２の接続部４００が配置される。第４の領域Ａ４は、第２の領域Ａ２と対向する。第５の領域Ａ５と第６の領域Ａ６とに複数の第３の接続部５００が配置される。第６の領域Ａ６は、第５の領域Ａ５と対向する。
　第２の実施形態では、第１の基板１００の厚さ方向Ｄ１における第３の下地電極５０２ａの高さＨ３１は、その厚さ方向Ｄ１における第２の下地電極４０２ａの高さＨ２１よりも大きい。第１の実施形態では２種類の接続部の高さが設定でき、第２の実施形態では３種類の接続部の高さが設定できる。このため、第２の実施形態では、接続部の高さをより細かく設定することができる。この結果、接続部の接続不良をさらに低減することができる。
　（第３の実施形態）
　図８は、本発明の第３の実施形態の固体撮像装置１３の構成を示している。固体撮像装置１３は、半導体装置の１つの例である。図８では固体撮像装置１３の断面が示されている。図８に示すように、固体撮像装置１３は、第１の基板１００と、第２の基板２００と、第１の接続部３００と、第２の接続部４００と、マイクロレンズＭＬと、カラーフィルタＣＦとを有する。第１の基板１００と第２の基板２００とは、第１の接続部３００と第２の接続部４００とを介して接続されている。第１の基板１００と第２の基板２００とは、第１の基板１００の厚さ方向Ｄ１に積層されている。
　図８に示す構成について、図１に示す構成と異なる点を説明する。第２の半導体層２１０は、光電変換部２１１を有する。図８では複数の光電変換部２１１が存在するが、代表として１つの光電変換部２１１の符号が示されている。例えば、光電変換部２１１は、第２の半導体層２１０を構成する第２の半導体材料とは不純物濃度が異なる第２の半導体材料で構成されている。
　面２１０ｂにカラーフィルタＣＦが配置され、かつ、カラーフィルタＣＦ上にマイクロレンズＭＬが配置されている。図８では複数のマイクロレンズＭＬが存在するが、代表として１つのマイクロレンズＭＬの符号が示されている。また、図８では複数のカラーフィルタＣＦが存在するが、代表として１つのカラーフィルタＣＦの符号が示されている。
　固体撮像装置１３の光学的前方に配置された撮像レンズを通過した、被写体からの光がマイクロレンズＭＬに入射する。マイクロレンズＭＬは、撮像レンズを透過した光を結像する。カラーフィルタＣＦは、所定の色に対応した波長の光を透過させる。
　マイクロレンズＭＬとカラーフィルタＣＦとを透過した光は、第２の半導体層２１０に入射する。第２の半導体層２１０に入射した光は、第２の半導体層２１０内を進んで光電変換部２１１に入射する。光電変換部２１１は、入射した光を信号に変換する。
　上記以外の点については、図８に示す構成は図１に示す構成と同様である。
　固体撮像装置１３は、図６に示す第３の接続部５００を有してもよい。
　第３の実施形態では、第１の基板１００の厚さ方向Ｄ１における第２の下地電極４０２ａの高さＨ２１は、その厚さ方向Ｄ１における第１の下地電極３０２ａの高さＨ１１よりも大きい。このため、接続部の接続不良を低減することができる。
　以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
　本発明の各実施形態によれば、接続部の接続不良を低減することができる。
　１０，１１，１２　半導体装置
　１３　固体撮像装置
　１００　第１の基板
　１１０　第１の半導体層
　１２０　第１の配線層
　１２１　第１の配線
　１２２　第１のビア
　１２３　第１の層間絶縁膜
　２００　第２の基板
　２１０　第２の半導体層
　２１１　光電変換部
　２２０　第２の配線層
　２２１　第２の配線
　２２２　第２のビア
　２２３　第２の層間絶縁膜
　３００　第１の接続部
　３０１　第１のバンプ
　３０２ａ，３０２ｂ　第１の下地電極
　４００　第２の接続部
　４０１　第２のバンプ
　４０２ａ，４０２ｂ　第２の下地電極
　５００　第３の接続部
　５０１　第３のバンプ
　５０２ａ，５０２ｂ　第３の下地電極

Claims (4)

  1. 　第１の配線と第２の配線とを電気的に接続する複数の第１の接続部と、
    　前記第１の配線と前記第２の配線とを電気的に接続する複数の第２の接続部と、
    　第１の面と前記第１の配線とを有し、かつ、第１の半導体材料を含み、前記第１の面は、前記複数の第１の接続部が配置される第１の領域と、前記複数の第２の接続部が配置される第２の領域とを含む第１の基板と、
    　第２の面と前記第２の配線とを有し、かつ、第２の半導体材料を含み、前記第２の面は前記第１の面に対向し、前記第２の面は、前記複数の第１の接続部が配置される第３の領域と、前記複数の第２の接続部が配置される第４の領域とを含む第２の基板と、
    　を有し、
    　前記複数の第１の接続部のそれぞれは、
    　第１のバンプと、
    　前記第１の領域と前記第３の領域とのいずれか１つと前記第１のバンプとの間に配置された第１の下地電極と、
    　を有し、
    　前記複数の第２の接続部のそれぞれは、
    　第２のバンプと、
    　前記第２の領域と前記第４の領域とのいずれか１つと前記第２のバンプとの間に配置された第２の下地電極と、
    　を有し、
    　前記第１の面において、前記第２の領域は前記第１の領域を囲み、
    　前記第２の面において、前記第４の領域は前記第３の領域を囲み、
    　前記第１の基板の厚さ方向における前記第２の下地電極の高さは、前記厚さ方向における前記第１の下地電極の高さよりも大きい
    　半導体装置。
  2. 　前記第２のバンプの径は、前記第１のバンプの径よりも小さい
    　請求項１に記載の半導体装置。
  3. 　前記半導体装置は、前記第１の配線と前記第２の配線とを電気的に接続する複数の第３の接続部をさらに有し、
    　前記第１の面は、前記複数の第３の接続部が配置される第５の領域をさらに含み、
    　前記第２の面は、前記複数の第３の接続部が配置される第６の領域をさらに含み、
    　前記複数の第３の接続部のそれぞれは、
    　第３のバンプと、
    　前記第５の領域と前記第６の領域とのいずれか１つと前記第３のバンプとの間に配置された第３の下地電極と、
    　を有し、
    　前記第１の面において、前記第５の領域は前記第１の領域と前記第２の領域とを囲み、
    　前記第２の面において、前記第６の領域は前記第３の領域と前記第４の領域とを囲み、
    　前記厚さ方向における前記第３の下地電極の高さは、前記厚さ方向における前記第２の下地電極の高さよりも大きい
    　請求項１に記載の半導体装置。
  4. 　前記厚さ方向における前記第２の接続部の高さは、前記厚さ方向における前記第１の接続部の高さよりも大きい
    　請求項１に記載の半導体装置。
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