JP2011003586A - 半導体素子及びその製造方法 - Google Patents
半導体素子及びその製造方法 Download PDFInfo
- Publication number
- JP2011003586A JP2011003586A JP2009143267A JP2009143267A JP2011003586A JP 2011003586 A JP2011003586 A JP 2011003586A JP 2009143267 A JP2009143267 A JP 2009143267A JP 2009143267 A JP2009143267 A JP 2009143267A JP 2011003586 A JP2011003586 A JP 2011003586A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- insulating
- layer
- insulating member
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】半導体素子10において、複数の電極パッド13の上方に、中央部Aより中間部Bで、更に中間部Bより端部Cで膜厚が厚くなるように形成した絶縁部材15を設ける。各電極パッド13に接続するアンダーバンプメタル17は、それぞれ絶縁部材15から突出させ、その先端にそれぞれバンプ18を形成する。
【選択図】図1
Description
図28はリフロー処理の説明図であって、(A)は半導体素子を回路基板上に配置した状態の一例を示す模式図、(B)はリフロー処理中の状態の一例を示す模式図、(C)はリフロー処理後の状態の一例を示す模式図である。
図1及び図2に示す半導体素子10は、シリコン(Si)基板等の半導体基板11上に形成された配線層12を有している。配線層12の上には、複数の電極パッド13が形成されている。
半導体素子10の半導体基板11には、図3に示すように、例えば、STI(Shallow Trench Isolation)法を用いて素子分離領域11Aが形成されている。そして、その素子分離領域11Aによって画定された素子領域11Bに、MOS(Metal Oxide Semiconductor)トランジスタ11Cが形成されている。
第2配線層12Bには、上記第1配線層12Aの絶縁層12g上に、層間絶縁膜12hが形成され、この層間絶縁膜12hには、ビア12i及び配線12j,12kが形成されている。ビア12i及び配線12jは、MOSトランジスタ11Cのソース・ドレイン領域11cに電気的に接続された、上記第1配線層12Aの配線12dに電気的に接続されている。
ビア12i及び配線12jは、デュアルダマシン法を用いて一括で形成することができる。そのほか、まず層間絶縁膜(層間絶縁膜12hの下層部)を形成してそこにビア12iを形成し、次いでその上に更に層間絶縁膜(層間絶縁膜12hの上層部)を形成してシングルダマシン法により配線12j,12kを形成するようにしてもよい。
一部の領域を残してカバー膜14及び絶縁部材15が形成された複数の電極パッド13にはそれぞれ、図1に示すように、シード層16を介してアンダーバンプメタル(UBM)17が接続されている。
なお、複数のアンダーバンプメタル17の上端位置P2が均一であることには、上端位置P2が同一である場合のほか、上端位置P2が略同一である場合(例えば、製造上の公差範囲内である場合)を含むものとする。
これら複数のバンプ18は、例えば、いずれも略球状に形成され、サイズ(直径d、及びアンダーバンプメタル17からの高さh)が均一になるように形成される。即ち、複数のバンプ18は、体積が均一で、厚さ方向Tにおける上端位置P3が均一になるように形成される。
図4は半導体素子の回路基板への配置工程の一例の断面模式図、図5はリフロー処理工程の一例の断面模式図、図6はアンダーフィル充填工程の一例の断面模式図である。
回路基板20は、スルーホール21aが形成されたコア基板21、及びコア基板21の両面に形成された配線層22を有している。
このような構造を有する回路基板20に、フラックス転写後の半導体素子10が実装される。
仮に、複数のバンプ18のサイズを一定としたまま、絶縁部材15の薄い所のバンプ18の上端位置を、厚い所のものより低い位置(電極パッド13側)にすると、低いバンプ18と回路基板20との間で未接続(オープン不良)が発生し易くなる。
続いて、半導体素子10の形成方法の一例について説明する。
上記の図3に示したような配線層12及び複数の電極パッド13を形成したウェーハ(半導体基板11)上に、各電極パッド13の表面領域上の一部を除き、各電極パッド13に通じる開口部14aを有するカバー膜14を形成する。
図9は第1絶縁膜を形成する工程の一例の要部断面模式図である。
例えば、第1絶縁層15aにポリイミド膜を用いる場合には、まず全面に、第1絶縁膜150aとしてポリイミドをスピンコーティング法により塗布する。なお、第1絶縁膜150aとして塗布するポリイミドは、スピンコーティング法のほか、印刷法によって塗布することも可能である。
第1絶縁膜150aを形成した後は、第1絶縁膜150aの露光、比較的低温条件での熱処理(プリキュア)、及び現像を行い、各電極パッド13のカバー膜14が形成されていない領域に開口部151aを形成する。その後、比較的高温条件での熱処理(ポストキュア)を行い、第1絶縁膜150aを硬化する。これにより、カバー膜14を被覆し、各電極パッド13に通じる開口部151aを有する第1絶縁層15aが形成される。
第1絶縁層15aの形成後は、全面に第2絶縁膜150bを形成する。
例えば、第2絶縁層15bにポリイミド膜を用いる場合には、全面に第2絶縁膜150bとしてポリイミドをスピンコーティング法或いは印刷法により塗布する。
第2絶縁膜150bを形成した後は、第2絶縁膜150bの露光、プリキュア及び現像を行い、各電極パッド13のカバー膜14が形成されていない領域に開口部151bを形成すると共に、中央部Aの第2絶縁膜150bを除去する。
第2絶縁層15bの形成後は、全面に第3絶縁膜150cを形成する。第3絶縁層15cにポリイミド膜を用いる場合には、全面に第3絶縁膜150cとしてポリイミドをスピンコーティング法或いは印刷法により塗布する。
第3絶縁膜150cを形成した後は、第3絶縁膜150cの露光、プリキュア及び現像を行い、各電極パッド13のカバー膜14が形成されていない領域に開口部151cを形成すると共に、中央部A及び中間部Bの第3絶縁膜150cを除去する。
第3絶縁膜150cの現像後は、ポストキュアを行って第3絶縁膜150cを硬化し、中央部A及び中間部Bを除く、端部Cの第2絶縁層15b上に形成された第3絶縁層15cが形成される。
絶縁部材15の形成後は、全面にシード層16を形成する。シード層16は、Cu,Ni,Ti等を、例えば、スパッタ法により堆積することによって、形成することができる。絶縁部材15の表面、及び絶縁部材15の開口部151cから露出していた電極パッド13は、シード層16により被覆される。
シード層16の形成後は、シード層16上の全面に、レジスト50を形成する。レジスト50は、塗布法等を用いて形成することができる。
レジスト50の形成後は、その露光及び現像を行い、各電極パッド13の領域に対応する領域に、それぞれ開口部51を形成する。
レジスト50に複数の開口部51を形成した後は、各開口部51内にそれぞれ、アンダーバンプメタル17を形成する。アンダーバンプメタル17は、Cu,Ni等を、例えば、シード層16を用いた電解メッキ法により堆積することによって、形成することができる。
アンダーバンプメタル17の形成後は、アンダーバンプメタル17上にそれぞれ、バンプ18を形成する。バンプ18は、例えば、半田を、アンダーバンプメタル17同様、電解メッキ法により堆積することによって、形成することができる。
バンプ18の形成後は、ウェット処理により、レジスト50を選択的に除去する。
図21はシード層除去工程の一例の要部断面模式図である。
このようにしてシード層16の除去まで行った後、リフロー処理を行うと、各バンプ18が溶融し、それぞれ略球状で、且つ、上端位置P3の均一な複数のバンプ18が得られるようになる。その後は、ウェーハのダイシングを行い、上記の図1に示したような個々の半導体素子10に個片化する。
以上、半導体素子10、回路基板20、及び半導体素子10を回路基板20に実装した半導体装置1について説明した。
図22に示す半導体素子10aは、バンプ18が形成されていない中央部Xと、複数のバンプ18が形成されている外周部Yとを有している。
なお、以上述べた絶縁部材15において、第2,第3絶縁層15b,15cの中央部A,X側の端部(段差部)を、隣接するバンプ18間に設ける場合には、次の図24に示すような例に従って設けることが可能である。
また、図24(D)に示すように、第3絶縁層15cの端部を、半導体素子10,10a,10bの中央部A,X側のバンプ18aが形成されているアンダーバンプメタル17及びシード層16の下側に潜らせて配置するようにすることもできる。
ところで、以上の説明では、例えばバンプ18をマトリクス状に配置した半導体素子10を例にとると、図2に示したように、第1絶縁層15aが露出する中央部Aの周囲の中間部Bに、第2絶縁層15bを、一周、同じ幅で露出させるようにした。更に、その中間部Bの周囲の端部Cに、第3絶縁層15cを、一周、同じ幅で露出させるようにした。
図25は絶縁部材の第1変形例の平面模式図である。
図26に示す絶縁部材15Bは、同様に第1,第2,第3絶縁層15a,15b,15cを有しており、コーナー部C1の最も膜厚が厚くなる部分の面積を、上記絶縁部材15Aよりも更に増加させた構造を有している。これにより、半導体素子10のコーナー部C1に発生する応力を、より一層効果的に抑えることが可能になる。
図27に示す絶縁部材15Cは、同様に第1,第2,第3絶縁層15a,15b,15cを有しており、半導体素子10平面の辺部C2において、最も膜厚が厚くなる部分の面積を増加させた構造を有している。
なお、上記の絶縁部材15,15A,15B,15Cの構成、及びそれらの組み合わせは、図22及び図23に示したペリフェラル型の半導体素子10a,10bについても同様に適用可能である。
10,10a,10b 半導体素子
11 半導体基板
11A 素子分離領域
11B 素子領域
11C MOSトランジスタ
11a ゲート絶縁膜
11b ゲート電極
11c ソース・ドレイン領域
11d 側壁絶縁膜
12,22 配線層
12A 第1配線層
12B 第2配線層
12C 第3配線層
12D 第4配線層
12E 第5配線層
12F 第6配線層
12a,12c,12h,12p 層間絶縁膜
12b プラグ
12d,12e,12j,12k,22a 配線
12f,12g,12m,12n,22b 絶縁層
12i,12r,22c ビア
13 電極パッド
14 カバー膜
14a,51,151a,151b,151c 開口部
15,15A,15B,15C 絶縁部材
15a 第1絶縁層
15b 第2絶縁層
15c 第3絶縁層
16 シード層
17 アンダーバンプメタル
17a 突出部
18,18a,18b バンプ
20 回路基板
21 コア基板
21a スルーホール
21b 導電層
21c 中心部
22d 電極部
30 予備半田層
40 アンダーフィル
50 レジスト
150a 第1絶縁膜
150b 第2絶縁膜
150c 第3絶縁膜
A,X 中央部
B 中間部
C 端部
Y 外周部
C1 コーナー部
C2 辺部
T 厚さ方向
P1,P2,P3 上端位置
t 厚さ
d 直径
h 高さ
D1,D2 間隔
Claims (6)
- 半導体基板の主面に形成された複数の電極パッドと、
前記電極パッドが形成された位置を開口して、前記主面上に形成されたカバー膜と、
前記電極パッドが形成された位置を開口して、前記カバー膜上に形成された絶縁部材と、
前記開口内及び開口より突出して形成されたアンダーバンプメタルと、
前記アンダーバンプメタルの先端に形成されたバンプと、
を含み、
前記絶縁部材は、前記半導体基板の中心から外周にむけて厚く形成されていることを特徴とする半導体素子。 - 前記絶縁部材は、前記半導体基板の中心から外周にむけて環状に段階的に厚く形成されていることを特徴とする請求項1に記載の半導体素子。
- 前記絶縁部材は、複数の絶縁層の積層構造からなることを特徴とする請求項1に記載の半導体素子。
- 前記アンダーバンプメタルの先端位置は、前記半導体基板主面より均一の高さに形成されていることを特徴とする請求項1に記載の半導体素子。
- 半導体基板の主面上に複数の電極パッドを形成する工程と、
前記電極パッドが形成された位置を開口して、前記主面上にカバー膜を形成する工程と、
前記電極パッドが形成された位置を開口して、前記カバー膜上に複数の絶縁層を積層して絶縁部材を形成する工程と、
前記開口内及び開口より突出してアンダーバンプメタルを形成する工程と、
前記アンダーバンプメタルの先端にバンプを形成する工程と、
を含み、
前記絶縁部材を形成する工程において、前記半導体基板の中心から外周にむけて前記絶縁層の積層部を厚く形成することを特徴とする半導体素子の製造方法。 - 前記複数の絶縁層を積層して絶縁部材を形成する工程において、
前記カバー膜全面に前記電極パッドが形成された位置を開口して、第1の絶縁層を形成し、
前記第1の絶縁層上に、前記半導体基板の中心を開口した第1の開口部を有する第2の絶縁層を形成し、
前記第2の絶縁層上に、前記半導体基板の中心を開口し、前記第1の開口部より大きい第2の開口部を有する第3の絶縁層を形成することを特徴とする請求項5に記載の半導体素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009143267A JP5375354B2 (ja) | 2009-06-16 | 2009-06-16 | 半導体素子及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009143267A JP5375354B2 (ja) | 2009-06-16 | 2009-06-16 | 半導体素子及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011003586A true JP2011003586A (ja) | 2011-01-06 |
JP5375354B2 JP5375354B2 (ja) | 2013-12-25 |
Family
ID=43561352
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009143267A Expired - Fee Related JP5375354B2 (ja) | 2009-06-16 | 2009-06-16 | 半導体素子及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5375354B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103325819A (zh) * | 2012-03-23 | 2013-09-25 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
WO2016174733A1 (ja) * | 2015-04-28 | 2016-11-03 | オリンパス株式会社 | 半導体装置 |
WO2021251128A1 (ja) * | 2020-06-08 | 2021-12-16 | ローム株式会社 | 半導体素子、および、半導体装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10321634A (ja) * | 1997-05-22 | 1998-12-04 | Citizen Watch Co Ltd | 突起電極の製造方法 |
JP2004063729A (ja) * | 2002-07-29 | 2004-02-26 | Fujitsu Ltd | 電極構造及びその形成方法 |
JP2007096198A (ja) * | 2005-09-30 | 2007-04-12 | Fujikura Ltd | 半導体装置及びその製造方法並びに電子装置 |
-
2009
- 2009-06-16 JP JP2009143267A patent/JP5375354B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10321634A (ja) * | 1997-05-22 | 1998-12-04 | Citizen Watch Co Ltd | 突起電極の製造方法 |
JP2004063729A (ja) * | 2002-07-29 | 2004-02-26 | Fujitsu Ltd | 電極構造及びその形成方法 |
JP2007096198A (ja) * | 2005-09-30 | 2007-04-12 | Fujikura Ltd | 半導体装置及びその製造方法並びに電子装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103325819A (zh) * | 2012-03-23 | 2013-09-25 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
JP2013197575A (ja) * | 2012-03-23 | 2013-09-30 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
WO2016174733A1 (ja) * | 2015-04-28 | 2016-11-03 | オリンパス株式会社 | 半導体装置 |
JPWO2016174733A1 (ja) * | 2015-04-28 | 2018-02-22 | オリンパス株式会社 | 半導体装置 |
US10056344B2 (en) | 2015-04-28 | 2018-08-21 | Olympus Corporation | Semiconductor device |
WO2021251128A1 (ja) * | 2020-06-08 | 2021-12-16 | ローム株式会社 | 半導体素子、および、半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP5375354B2 (ja) | 2013-12-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9066457B2 (en) | Semiconductor device, method of manufacturing the same, and method of manufacturing wiring board | |
US9893029B2 (en) | Semiconductor device and method for manufacturing the same | |
JP5582811B2 (ja) | 半導体装置及びその製造方法 | |
US7364998B2 (en) | Method for forming high reliability bump structure | |
JP5387407B2 (ja) | 半導体装置 | |
US11063009B2 (en) | Semiconductor device | |
KR100368029B1 (ko) | 반도체장치 | |
US8304905B2 (en) | Semiconductor device | |
JP2012204788A (ja) | 半導体装置及び半導体装置の製造方法 | |
TWI720233B (zh) | 半導體裝置及其製造方法 | |
US9622347B2 (en) | Wiring substrate, semiconductor device, method of manufacturing wiring substrate, and method of manufacturing semiconductor device | |
US20110221071A1 (en) | Electronic device and manufacturing method of electronic device | |
JP2010192478A (ja) | 半導体装置の製造方法 | |
JP4097660B2 (ja) | 半導体装置 | |
JP2012080043A (ja) | 半導体装置及び半導体装置の製造方法 | |
US7964963B2 (en) | Semiconductor package and method for manufacturing semiconductor package | |
US8349736B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP5375354B2 (ja) | 半導体素子及びその製造方法 | |
TWI473227B (zh) | 基板之連接結構及其製法 | |
WO2015123952A1 (zh) | 半导体封装结构及其形成方法 | |
JP6152434B2 (ja) | 半導体装置 | |
US11476211B2 (en) | Semiconductor package and manufacturing method thereof | |
JP5873146B2 (ja) | 半導体装置 | |
TWI574597B (zh) | 無核心層封裝基板與其製造方法 | |
US20200152587A1 (en) | Package on package structure and method for forming the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120305 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120918 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130827 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130909 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |