WO2016167089A1 - 回路基板 - Google Patents

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WO2016167089A1
WO2016167089A1 PCT/JP2016/059098 JP2016059098W WO2016167089A1 WO 2016167089 A1 WO2016167089 A1 WO 2016167089A1 JP 2016059098 W JP2016059098 W JP 2016059098W WO 2016167089 A1 WO2016167089 A1 WO 2016167089A1
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chip
terminal capacitor
pair
wiring pattern
circuit board
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PCT/JP2016/059098
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French (fr)
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田中　大介
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Murata Manufacturing Co Ltd
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Murata Manufacturing Co Ltd
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    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits

Definitions

  • the present invention relates to a circuit board on which a chip three-terminal capacitor is mounted.
  • Patent Document 1 discloses a circuit board on which a chip three-terminal capacitor in which equivalent series inductance (residual inductance) is reduced is mounted.
  • FIG. 11A shows the internal structure of the chip three-terminal capacitor 100.
  • the chip three-terminal capacitor 100 has a substantially rectangular parallelepiped outer shape.
  • a plurality of through internal electrodes 101 and a plurality of ground internal electrodes 102 are alternately stacked.
  • the through internal electrode 101 and the ground internal electrode 102 serve as a pair of capacitors.
  • the through internal electrode 101 reaches the other end from one end in the longitudinal direction of the chip three-terminal capacitor 100.
  • Each of the through internal electrodes 101 is connected to one external terminal 103 at one end and is connected to the other external terminal 104 at the other end.
  • Each of the ground internal electrodes 102 has a substantially cross-shaped planar shape, and is exposed on a pair of side surfaces orthogonal to the width direction.
  • the ground internal electrode 102 is connected to one ground terminal 105 at a portion exposed on one side surface, and is connected to the other ground terminal 106 at a portion exposed on the other side surface.
  • the chip three-terminal capacitor 100 actually has four terminals. Since a lead-type three-terminal capacitor intended to reduce the equivalent series inductance has three terminals, even a chip capacitor is conventionally expressed as “three terminals”.
  • the through via 107 penetrates the chip three-terminal capacitor 100 in the thickness direction.
  • the through via 107 is electrically connected to the through internal electrode 101 at an intersection with the through internal electrode 101, and passes through the opening 25 provided in the ground internal electrode 102. Insulated.
  • FIG. 11B shows a perspective view of a conductor portion of a circuit board on which the chip three-terminal capacitor 100 is mounted.
  • Power supply wiring patterns 110 and 111 and ground wiring patterns 120 and 121 are arranged on the surface of the circuit board.
  • the power supply wiring patterns 110 and 111 are arranged along one virtual straight line and are separated from each other.
  • the power supply wiring pattern 111 is connected to the power supply terminal of the integrated circuit element 130 mounted on the circuit board.
  • the ground wiring patterns 120 and 121 are arranged along one virtual straight line that is orthogonal to the virtual straight line along which the power supply wiring patterns 110 and 111 extend. Has been.
  • a power plane 115 and a ground plane 125 are arranged in different layers inside the circuit board.
  • the power supply wiring patterns 110 and 111 are connected to the power supply plane 115 through vias 116 and 118, respectively.
  • the ground wiring patterns 120 and 121 are connected to the ground plane 125 through vias 122 and 123, respectively.
  • a via 117 is disposed at a location where the power supply wiring patterns 110 and 111 are separated. The via 117 extends from the power supply plane 115 toward the surface.
  • the chip three-terminal capacitor 100 is surface-mounted on the circuit board.
  • the external terminals 103 and 104 of the chip three-terminal capacitor 100 are connected to the power wiring patterns 110 and 111, the ground terminals 105 and 106 are connected to the ground wiring patterns 120 and 121, respectively, and the through via 107 is connected to the via 117. Is done.
  • the equivalent series inductance formed between the power supply wiring pattern and the ground layer can be reduced.
  • the chip three-terminal capacitor described in Patent Document 1 has a through via extending in the thickness direction.
  • a technique for reducing the equivalent series inductance by using a general chip three-terminal capacitor having no through via is desired.
  • An object of the present invention is to provide a circuit board capable of reducing an equivalent series inductance using a general chip three-terminal capacitor.
  • a circuit board provides: A wiring board having a first conductor pattern and a second conductor pattern disposed therein; A wiring pattern provided on the surface of the wiring board; A pair of conductive lands arranged on the surface of the wiring board so as to sandwich the wiring pattern; and A chip three-terminal capacitor mounted on the wiring board; A conductive first via electrically connecting the wiring pattern to the first conductor pattern; A second via electrically connecting each of the pair of lands to the second conductor pattern;
  • the chip three-terminal capacitor has a planar shape in which the dimension in the longitudinal direction is longer than the dimension in the width direction, and a pair of electrodes constituting the capacitance is provided therein, and one of the pair of electrodes Connected first terminals are provided at both ends in the longitudinal direction of the chip three-terminal capacitor, and second terminals connected to the other of the pair of electrodes are provided at both ends in the width direction.
  • the chip three-terminal capacitor is mounted on the wiring board so that the longitudinal direction thereof is along the wiring pattern, the pair of first terminals are connected to the wiring pattern, and the pair of second terminals are , Each connected to a pair of lands, The first via is disposed at a position overlapping the chip three-terminal capacitor.
  • the chip three-terminal capacitor is mounted on the wiring board in such a manner that its longitudinal direction is along the wiring pattern, the wiring pattern is not divided immediately below the chip three-terminal capacitor. For this reason, the equivalent series inductance of the wiring pattern can be reduced.
  • the distance from the virtual straight line connecting the centers of the pair of second vias to the center of the first via is not more than 1 ⁇ 2 of the longitudinal dimension of the chip three-terminal capacitor.
  • the first via and the second via are arranged so that an imaginary straight line connecting the centers of the pair of second vias is in contact with the first via.
  • the equivalent series inductance of the current path including the first via and the second via can be further reduced.
  • the circuit board according to the fourth aspect of the present invention in addition to the configuration of the circuit board according to the first to third aspects,
  • the wiring pattern and the first conductor pattern are connected, overlap with the chip three-terminal capacitor, and have at least one third via disposed at a position different from the first via.
  • the equivalent series inductance of the current path connecting the wiring pattern and the first conductor pattern can be reduced.
  • the pair of second vias are disposed inside the chip three-terminal capacitor in plan view.
  • the equivalent series inductance of the current path including the first via and the second via can be further reduced.
  • the wiring pattern is narrower at the portion sandwiched between the pair of lands than the portion overlapping the end portion in the longitudinal direction of the chip three-terminal capacitor, and the first portion at the narrowed portion. Vias are arranged.
  • the equivalent series inductance of the wiring pattern can be reduced compared to a configuration in which the entire wiring pattern is thin.
  • the chip three-terminal capacitor is mounted on the wiring board in such a manner that its longitudinal direction is along the wiring pattern, the wiring pattern is not divided immediately below the chip three-terminal capacitor. For this reason, the equivalent series inductance of the wiring pattern can be reduced.
  • FIG. 1 is a perspective view showing a structure of a conductor portion of a circuit board according to the first embodiment.
  • 2A is a perspective view of a chip three-terminal capacitor mounted on the circuit board according to the first embodiment
  • FIG. 2B is a perspective view showing an internal structure of the chip three-terminal capacitor.
  • FIG. 3 is a plan view of the chip three-terminal capacitor and the wiring board.
  • 4A and 4B are cross-sectional views taken along one-dot chain lines 4A-4A and 4B-4B in FIG. 3, respectively.
  • FIG. 5 is a perspective view showing a structure of a conductor portion of a circuit board according to a comparative example.
  • 6A is an equivalent circuit diagram of a part of the circuit board according to the first embodiment
  • FIG. 6B is an equivalent circuit diagram of a part of the circuit board according to the comparative example shown in FIG.
  • FIG. 7 is a graph showing a simulation result of impedance by the electromagnetic field simulator.
  • 8A, 8B, and 8C show a chip three-terminal capacitor mounted on a circuit board according to Example 2, Example 3, and Example 4, respectively, and a circuit board wiring pattern, land, first via
  • FIG. 6 is a plan view of a second via.
  • FIG. 9 is a perspective view of a conductor portion of a circuit board according to the fifth embodiment.
  • FIG. 10 is a plan view of the chip three-terminal capacitor mounted on the circuit board according to the sixth embodiment and the wiring patterns and lands provided on the surface of the circuit board.
  • FIG. 11A is a perspective view showing an internal structure of a conventional chip three-terminal capacitor
  • FIG. 11B is a perspective view of a conductor portion of a circuit board on which the conventional chip three-terminal capacitor is mounted.
  • circuit substrate a dielectric substrate on which a conductor pattern for connecting components is formed
  • circuit substrate a substrate composed of the wiring substrate and components mounted thereon
  • FIG. 1 shows a perspective view of a conductor portion of a circuit board according to an embodiment.
  • the dielectric portion is not shown.
  • the chip three-terminal capacitor 10 and the integrated circuit element 30 are mounted on the surface of the circuit board.
  • a first conductor pattern 21 is disposed inside the circuit board.
  • the second conductor pattern 22 is disposed at a position deeper than the first conductor pattern 21.
  • a wiring pattern 23 extending in a straight line is provided on the surface of the wiring board.
  • the wiring pattern 23 is connected to the integrated circuit element 30 at one end thereof.
  • a pair of conductive lands 24 are provided on the surface of the wiring board so as to sandwich the wiring pattern 23.
  • a conductive first via 26 is disposed at a location sandwiched between the pair of lands 24.
  • the first via 26 electrically connects the wiring pattern 23 to the first conductor pattern 21.
  • the pair of lands 24 are electrically connected to the second conductor pattern 22 by the respective conductive second vias 28.
  • the second via 28 is insulated from the first conductor pattern 21 by passing through the opening 25 provided in the first conductor pattern 21.
  • the wiring pattern 23 is electrically connected to the first conductor pattern 21 by at least one third via 27 disposed at a position different from the first via 26. In the example shown in FIG. 1, two third vias 27 are arranged so as to sandwich the first via 26.
  • the chip three-terminal capacitor 10 has a planar shape in which the dimension in the longitudinal direction is longer than the dimension in the width direction.
  • a pair of electrodes is provided inside the chip three-terminal capacitor 10, and a capacitance is constituted by the pair of electrodes.
  • First terminals 11 are provided at both ends of the chip three-terminal capacitor 10 in the longitudinal direction, and a pair of second terminals 12 are provided at both ends in the width direction.
  • One of the pair of electrodes constituting the capacitance is connected to the first terminal 11, and the other is connected to the second terminal 12.
  • the chip three-terminal capacitor 10 is surface-mounted on the wiring board with the longitudinal direction thereof along the wiring pattern 23.
  • a pair of first terminals 11 are connected to one wiring pattern 23, and a pair of second terminals 12 are connected to a pair of lands 24, respectively.
  • the first via 26 is disposed at a position overlapping the chip three-terminal capacitor 10.
  • the second conductor pattern 22 is dropped to the ground potential, and a power supply voltage is applied to the first conductor pattern 21.
  • the wiring pattern 23 is connected to the power supply terminal of the integrated circuit element 30.
  • the chip three-terminal capacitor 10 functions as a bypass capacitor (decoupling capacitor) inserted between the ground wiring and the power supply wiring.
  • FIG. 2A shows a perspective view of the chip three-terminal capacitor 10.
  • the chip three-terminal capacitor 10 has a substantially rectangular parallelepiped outer shape.
  • First terminals 11 are provided at both ends of the chip three-terminal capacitor 10 in the longitudinal direction.
  • the first terminal 11 covers the entire region of the pair of end surfaces orthogonal to the longitudinal direction, and wraps around the upper surface, the bottom surface, and the region in the vicinity of the end portions of the side surfaces.
  • the second terminals 12 are provided on a pair of side surfaces orthogonal to the width direction.
  • the second terminal 12 is disposed substantially in the center with respect to the longitudinal direction of the side surface. Furthermore, the second terminal 12 wraps around from the edge of the top surface and the bottom surface to a part of the region inward.
  • FIG. 2B shows the internal structure of the chip three-terminal capacitor 10.
  • a plurality of plate-like first electrodes 13 and a plurality of second electrodes 14 are alternately stacked.
  • the first electrode 13 and the second electrode 14 that are adjacent to each other are insulated from each other by a dielectric layer.
  • the first electrode 13 and the second electrode 14 constitute a capacitance.
  • the first electrode 13 extends from one end face in the longitudinal direction of the chip three-terminal capacitor 10 to the other end face, and is connected to the first terminal 11.
  • the second electrode 14 is exposed on a pair of side surfaces orthogonal to the width direction, and is connected by the second terminal 12.
  • a power supply voltage is applied to the first electrode 13 from the first conductor pattern 21 via the first via 26, the third via 27, and the wiring pattern 23 (FIG. 1).
  • the second electrode 14 is dropped to the ground potential via the land 24, the second via 28, and the second conductor pattern 22 (FIG. 1).
  • FIG. 3 shows a plan view of the chip three-terminal capacitor 10 and the wiring board.
  • the chip three-terminal capacitor 10 is mounted on the wiring board such that its longitudinal direction follows the wiring pattern 23.
  • the wiring pattern 23 continues immediately below the chip three-terminal capacitor 10 from one end in the longitudinal direction to the other end.
  • a pair of lands 24 sandwich the wiring pattern 23.
  • the pair of lands 24 are connected to the pair of second terminals 12, respectively.
  • a second via 28 is disposed at a position overlapping each land 24.
  • a first via 26 and at least one third via 27 are disposed at a position overlapping the wiring pattern 23.
  • the first via 26 is disposed so as to contact a virtual straight line connecting the centers of the pair of second vias 28.
  • the length L of the chip three-terminal capacitor 10 is 1.6 mm, and the width W1 is 0.8 mm.
  • the width W2 of the wiring pattern 23 is 0.4 mm, and the diameter D1 of the first via 26, the second via 28, and the third via 27 is 0.3 mm.
  • the interval G between the wiring pattern 23 and the land 24 is set to the minimum clearance of the pattern design rule.
  • the minimum clearance is, for example, in the range of 0.1 mm to 0.2 mm.
  • FIG. 4A is a cross-sectional view taken along one-dot chain line 4A-4A in FIG.
  • a wiring pattern 23 is provided on the surface of the wiring substrate 20 made of a dielectric. Lands 24 are respectively provided on both sides of the wiring pattern 23.
  • a first conductor pattern 21 is disposed inside the wiring board 20, and a second conductor pattern 22 is disposed at a deeper position.
  • the first via 26 connects the wiring pattern 23 to the first conductor pattern 21.
  • a pair of second vias 28 respectively connect the pair of lands 24 to the second conductor pattern 22.
  • the second via 28 vertically penetrates the opening 25 provided in the first conductor pattern 21.
  • the chip three-terminal capacitor 10 is surface-mounted on the wiring board 20.
  • the pair of second terminals 12 are connected to the pair of lands 24, respectively.
  • a plurality of first electrodes 13 and a plurality of second electrodes 14 are alternately stacked.
  • Each of the second electrodes 14 is connected to the second terminal 12 at both ends thereof.
  • FIG. 4B shows a cross-sectional view taken along one-dot chain line 4B-4B in FIG.
  • a wiring pattern 23 is provided on the surface of the wiring board 20.
  • the first terminal 11 of the chip three-terminal capacitor 10 is connected to the wiring pattern 23.
  • the wiring pattern 23 passes directly below the chip three-terminal capacitor 10 in the longitudinal direction of the chip three-terminal capacitor 10.
  • a first electrode 13 in the chip three-terminal capacitor 10 is connected to the first terminal 11.
  • the wiring pattern 23 is connected to the first conductor pattern 21 via the first via 26 and at least one third via 27.
  • FIG. 5 shows a perspective view of a conductor portion of a circuit board according to a comparative example.
  • the wiring pattern 23 passes directly below the chip three-terminal capacitor 10 in the longitudinal direction.
  • the wiring pattern 23 is divided in the length direction immediately below the chip three-terminal capacitor 10. One part of the divided wiring pattern 23 is connected to one first terminal 11 of the chip three-terminal capacitor 10, and the other part is connected to the other first terminal 11.
  • the first via 26 (FIG. 1) is not provided.
  • FIG. 6A shows an equivalent circuit diagram of a part of the circuit board according to the first embodiment.
  • the chip three-terminal capacitor 10 itself has an equivalent series inductance L1 inserted in series with the capacitance.
  • the first via 26 has an equivalent series inductance L2, and each of the pair of second vias 28 has an equivalent series inductance L3.
  • the wiring pattern 23 has an equivalent series inductance L4.
  • Each of the third vias 27 has an equivalent series inductance L5.
  • the equivalent series inductances L2, L3, L4, and L5 degrade the electrical characteristics of the electric circuit formed on the circuit board.
  • FIG. 6B shows an equivalent circuit diagram of a part of the circuit board according to the comparative example shown in FIG.
  • the wiring pattern 23 is divided immediately below the chip three-terminal capacitor 10. Since the first via 26 is not disposed, the equivalent series inductance L2 (FIG. 6A) does not exist.
  • the electrical signal propagating through the wiring pattern 23 is detoured to the equivalent series inductance L5 possessed by the third via 27 and the equivalent series inductance L1 possessed by the chip three terminal capacitor 10 at the parting position immediately below the chip three terminal capacitor 10. For this reason, the electrical signal propagating through the wiring pattern 23 passes through the bypass path inductance, that is, the equivalent series inductance L1 or L5, in addition to the equivalent series inductance L4.
  • the power supply wiring patterns 110 and 111 are separated from each other immediately below the chip three-terminal capacitor 100. For this reason, as in the comparative example shown in FIG. 5, the electrical signal propagating toward the integrated circuit element 130 via the power supply wiring patterns 110 to 111 passes through the bypass path inductance.
  • Example 1 As shown in FIG. 6A, the wiring pattern 23 (FIG. 1) is not divided immediately below the chip three-terminal capacitor 10. An electric signal that propagates through the wiring pattern 23 without detouring does not pass through the equivalent series inductances L1 and L5. For this reason, stable power supply to the integrated circuit element 30 becomes possible.
  • FIG. 11A and FIG. 11B a chip three-terminal capacitor 100 having a special structure provided with a through via 107 must be used.
  • a general one without the through via 107 FIG. 11A
  • the conventional example shown in FIGS. 11A and 11B is disadvantageous in terms of downsizing the chip three-terminal capacitor 100 because the through via 107 is incorporated in the chip three-terminal capacitor 100. Furthermore, since the through via 107 is disposed, the area of the portion where the through internal electrode 101 and the ground internal electrode 102 (FIG. 11A) face each other is reduced. This is also disadvantageous in increasing the capacitance. On the other hand, since the through via 107 is not disposed in the chip three-terminal capacitor 10 mounted on the circuit board according to the first embodiment, it is advantageous in terms of downsizing and increasing the capacity of the chip three-terminal capacitor 10.
  • the first via 26 and the second via 26 so that the straight line connecting the centers of the second vias 28 is in contact with the first via 26.
  • a via 28 is disposed.
  • the distance between the first via 26 and the second via 28 is narrowed.
  • the magnetic flux caused by the current flowing through the first via 26 and the magnetic flux caused by the current flowing in the opposite direction through the second via 28 efficiently cancel each other.
  • the combined inductance of the equivalent series inductances L2 and L3 is reduced. Since the deterioration of the performance of the bypass capacitor due to the equivalent series inductances L1, L2, and L3 is suppressed, more stable power supply can be performed.
  • Fig. 7 shows the simulation results of impedance using an electromagnetic simulator.
  • the simulation result shows the impedance when the power supply side is viewed from the integrated circuit element 30 shown in FIG.
  • the simulation was performed under the condition that the wiring pattern 23 was terminated at 50 ⁇ .
  • the horizontal axis in FIG. 7 represents the frequency in the unit “MHz”, and the vertical axis represents the impedance in the unit “ ⁇ ”.
  • the thick solid line, thin broken line, and thick broken line in the graph of FIG. 7 indicate the impedance of the circuit board according to the first embodiment shown in FIG. 1, the comparative example shown in FIG. 5, and the conventional example shown in FIG. 11B, respectively.
  • the dimensions of common components are the same in any circuit board to be simulated.
  • the effect of the equivalent series inductance hardly appears, so the impedance decreases as the frequency increases.
  • the resonance frequency of the equivalent series inductance and the capacitance is exceeded, the influence of the equivalent series inductance increases, and the impedance increases as the frequency increases.
  • the resonance frequency of the circuit board according to Example 1 is higher than the resonance frequency of the circuit board according to the comparative example shown in FIG. This is because the equivalent series inductance is reduced. Further, in the range higher than the resonance frequency, the impedance of the circuit board according to Example 1 is lower than the impedance of the circuit board according to the comparative example shown in FIG. It was confirmed by simulation that the equivalent series inductance is reduced by employing the structure of Example 1.
  • the resonance frequency of the circuit board of the conventional example is higher. Further, in the range higher than the resonance frequency, the impedance of the circuit board of the conventional example is lower.
  • a chip three-terminal capacitor 100 having a special structure having the through via 107 shown in FIG. 11A must be used for the circuit board according to the conventional example.
  • the circuit board according to the first embodiment can use the chip three-terminal capacitor 10 (FIGS. 2A and 2B) having a general structure.
  • the circuit board according to the first embodiment is superior to the conventional circuit board shown in FIG. 11B in that a general chip three-terminal capacitor can be used.
  • Embodiments 2 to 4 will be described with reference to FIGS. 8A to 8C.
  • differences from the first embodiment will be described, and description of common configurations will be omitted.
  • FIG. 8A shows a plan view of the chip three-terminal capacitor 10 mounted on the circuit board according to the second embodiment, the wiring pattern 23 of the circuit board, the land 24, the first via 26, and the second via 28.
  • FIG. 8A In order to reduce the equivalent series inductance, it is preferable to bring the first via 26 and the second via 28 close to each other. However, when it is difficult to arrange the first via 26 so that the first via 26 is in contact with a straight line passing through the centers of the two second vias 28 in relation to other conductor patterns. There is also.
  • the first via 26 is arranged at a position deviating from a straight line passing through the centers of the two second vias 28.
  • the first via 26 is arranged at a position overlapping the chip three-terminal capacitor 10. Since the wiring pattern 23 is continuous from one end portion in the longitudinal direction of the chip three-terminal capacitor 10 to the other end portion, the arrangement of the first vias 26 is provided as compared with the case where the wiring pattern 23 is divided. High degree of freedom.
  • the distance D2 from the straight line passing through the centers of the two second vias 28 to the center of the first via 26 is set to 1 / of the length L of the chip three-terminal capacitor 10. More preferably, it is 4 or less.
  • FIG. 8B shows a plan view of the chip three-terminal capacitor 10 mounted on the circuit board according to the third embodiment, and the wiring pattern 23, land 24, first via 26, and second via 28 of the circuit board.
  • the second via 28 is disposed inside the chip three-terminal capacitor 10 in plan view.
  • the insertion depth D3 of the land 24 from the edge to the inside of the chip three-terminal capacitor 10 is set to at least the diameter D1 of the second via 28. Must be on the same level as
  • the width W3 In order to set the insertion depth D3 to be at least as large as the diameter D1 of the second via 28 and to set the distance G between the wiring pattern 23 and the land 24 to the minimum clearance based on the pattern design rule, In some cases, the width W3 must be narrower than the width W1 of the wiring pattern 23 (FIG. 3) of the first embodiment. As an example, when the width W1 of the chip three-terminal capacitor 10 is 0.8 mm, the width W3 of the wiring pattern 23, the diameter D1 of the first via 26, the second via 28, and the third via 27, and the insertion depth The lengths D3 are all 0.2 mm, and the gap G is 0.1 mm.
  • the first via 26 and the second via 28 can be brought closer to each other. Thereby, the equivalent series inductance can be further reduced.
  • FIG. 8C shows a plan view of the chip three-terminal capacitor 10 mounted on the circuit board according to the fourth embodiment, and the wiring pattern 23, land 24, first via 26, and second via 28 of the circuit board.
  • the second via 28 is disposed inside the chip three-terminal capacitor 10 as in the third embodiment shown in FIG. 8B.
  • the width W3 of the portion sandwiched between the lands 24 of the wiring pattern 23 overlaps both ends of the chip three-terminal capacitor 10 in the longitudinal direction. It is thinner than the width W2.
  • the width W2 and the width W3 are 0.4 mm and 0.2 mm, respectively.
  • the first via 26 is disposed in the narrowed portion of the wiring pattern 23.
  • the portion other than the portion sandwiched between the lands 24 of the wiring pattern 23 can be made thick without being limited by the interval between the two lands 24.
  • the equivalent series inductance L4 (FIG. 6A) of the wiring pattern 23 can be reduced.
  • FIG. 9 is a perspective view of the conductor portion of the circuit board according to the fifth embodiment.
  • the wiring pattern 23 (FIG. 1) along the longitudinal direction of the chip three-terminal capacitor 10 is connected to the integrated circuit element 30.
  • one land 24 is connected to the integrated circuit element 30 through the wiring pattern 32.
  • the wiring pattern 23 is connected to the second conductor pattern 22 via the first via 26 and the third via 27.
  • the pair of lands 24 are connected to the first conductor pattern 21 via a pair of second vias 28, respectively.
  • the wiring pattern 23 is dropped to the ground potential via the first via 26, the third via 27, and the second conductor pattern 22.
  • a power supply voltage is applied to the land 24 from the first conductor pattern 21 through the second via 28.
  • the first electrode 13 (FIG. 2B) connected to the first terminal 11 of the chip three-terminal capacitor 10 is dropped to the ground potential, and the second terminal A power supply voltage is applied to the second electrode 14 (FIG. 2B) connected to 12.
  • the equivalent series inductance inserted in series with the chip three-terminal capacitor 10 can be reduced. As a result, stable power supply to the integrated circuit element 30 becomes possible.
  • FIG. 10 is a plan view of the chip three-terminal capacitor 10 mounted on the circuit board according to the sixth embodiment, and the wiring pattern 23 and the land 24 provided on the surface of the circuit board.
  • one second via 28 is connected to one land 24, and one first via 26 is arranged between the two lands 24.
  • a plurality of second vias 28 are connected to one land 24, and a plurality of first vias 26 are arranged between the two lands 24.
  • four second vias 28 are connected to one land 24, and four first vias 26 are arranged between the two lands 24.
  • the equivalent series inductance can be reduced by increasing the number of the first vias 26 and the second vias 28.
  • the equivalent series inductance can also be reduced by making the via thicker. However, if the first via 26 and the second via 28 are thicker than the other vias, the procedure for drilling the vias becomes complicated. By increasing the number of first vias 26 and second vias 28, the equivalent series inductance can be reduced while keeping the thicknesses of the first and second vias 26 and 28 the same as other vias. It becomes possible.
  • a configuration is adopted in which one of the first electrode 13 and the second electrode 14 (FIG. 2B) of the chip three-terminal capacitor 10 is dropped to the ground potential and the power supply voltage is applied to the other.
  • one of the first electrode 13 and the second electrode 14 may be dropped to the ground potential, and an electrical signal other than the power supply voltage may be applied to the other.

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Abstract

配線基板の内部に第１、第２の導体パターンが配置され、表面に配線パターンが設けられている。配線パターンを挟むように一対のランドが配置されている。第１のビアが、配線パターンを第１の導体パターンに接続し、第２のビアが、ランドを第２の導体パターンに接続する。チップ三端子コンデンサが、幅方向の寸法よりも長手方向の寸法の方が長い平面形状を有する。チップ三端子コンデンサの長手方向の両端に第１の端子が設けられており、幅方向の両端に第２の端子が設けられている。チップ三端子コンデンサは、その長手方向が配線パターンに沿う姿勢で配線基板に実装されており、第１の端子が配線パターンに接続され、第２の端子がランドに接続されている。第１のビアは、チップ三端子コンデンサと重なる位置に配置されている。

Description

回路基板
　本発明は、チップ三端子コンデンサを実装した回路基板に関する。
　高周波特性に優れたバイパスコンデンサとして、チップ三端子コンデンサが利用されている。下記の特許文献１に、等価直列インダクタンス（残留インダクタンス）の低減を図ったチップ三端子コンデンサを実装した回路基板が開示されている。
　図１１Ａ及び図１１Ｂを参照して、特許文献１に開示されたチップ三端子コンデンサ及び回路基板について説明する。
　図１１Ａに、チップ三端子コンデンサ１００の内部構造を示す。チップ三端子コンデンサ１００は、ほぼ直方体の外形を有する。複数の貫通内部電極１０１と複数のグランド内部電極１０２とが交互に積層されている。貫通内部電極１０１とグランド内部電極１０２とが、コンデンサの一対の電極として作用する。貫通内部電極１０１は、チップ三端子コンデンサ１００の長手方向の一端から他端に達する。貫通内部電極１０１の各々が、一方の端部において一方の外部端子１０３に接続され、他方の端部において他方の外部端子１０４に接続されている。
　グランド内部電極１０２の各々は、ほぼ十字状の平面形状を有し、幅方向と直交する一対の側面に露出している。グランド内部電極１０２は、一方の側面に露出した部分において一方のグランド端子１０５に接続され、他方の側面に露出した部分において他方のグランド端子１０６に接続されている。
　チップ三端子コンデンサ１００は、実際には４つの端子を有している。等価直列インダクタンスを低下させることを目的としたリードタイプの三端子コンデンサが３つの端子を有していたため、チップ化されたコンデンサにおいても、慣習的に「三端子」と表記される。
　貫通ビア１０７がチップ三端子コンデンサ１００を厚さ方向に貫通する。貫通ビア１０７は、貫通内部電極１０１との交差箇所において、貫通内部電極１０１に電気的に接続されており、グランド内部電極１０２に設けられた開口２５を通過することによって、グランド内部電極１０２からは絶縁されている。
　図１１Ｂに、チップ三端子コンデンサ１００が実装される回路基板の導体部分の斜視図を示す。回路基板の表面に、電源配線パターン１１０、１１１、及びグランド配線パターン１２０、１２１が配置されている。電源配線パターン１１０、１１１は、１本の仮想直線に沿って配置されており、相互に分断されている。電源配線パターン１１１は、回路基板に実装された集積回路素子１３０の電源端子に接続されている。グランド配線パターン１２０、１２１は、電源配線パターン１１０、１１１が沿う仮想直線と直交する１本の仮想直線に沿って配置されており、電源配線パターン１１０、１１１の分断箇所と同じ箇所で相互に分断されている。
　回路基板の内部の相互に異なる層に、電源プレーン１１５及びグランドプレーン１２５が配置されている。電源配線パターン１１０、１１１が、それぞれビア１１６、１１８を介して電源プレーン１１５に接続されている。グランド配線パターン１２０、１２１が、それぞれビア１２２、１２３を介してグランドプレーン１２５に接続されている。電源配線パターン１１０と１１１との分断箇所に、ビア１１７が配置されている。ビア１１７は、電源プレーン１１５から表面に向かって延びる。
　チップ三端子コンデンサ１００が、回路基板に表面実装される。チップ三端子コンデンサ１００の外部端子１０３、１０４が、それぞれ電源配線パターン１１０、１１１に接続され、グランド端子１０５、１０６が、それぞれグランド配線パターン１２０、１２１に接続され、貫通ビア１０７がビア１１７に接続される。
　チップ三端子コンデンサ１００内に貫通ビア１０７を設けることにより、電源配線パターンとグランド層との間に形成される等価直列インダクタンスを低減させることができる。
特開２００１－１５８８５号公報
　特許文献１に記載されたチップ三端子コンデンサは、その厚さ方向に延びる貫通ビアを有する。貫通ビアを持たない一般的なチップ三端子コンデンサを用いて、等価直列インダクタンスを低減させる技術が望まれている。
　本発明の目的は、一般的なチップ三端子コンデンサを用いて、等価直列インダクタンスを低減させることが可能な回路基板を提供することである。
　本発明の第１の観点による回路基板は、
　内部に第１の導体パターンと第２の導体パターンとが配置された配線基板と、
　前記配線基板の表面に設けられた配線パターンと、
　前記配線基板の表面に、前記配線パターンを挟むように配置された一対の導電性のランドと、
　前記配線基板に実装されたチップ三端子コンデンサと、
　前記配線パターンを前記第１の導体パターンに電気的に接続する導電性の第１のビアと、
　一対の前記ランドの各々を前記第２の導体パターンに電気的に接続する第２のビアと
を有し、
　前記チップ三端子コンデンサは、幅方向の寸法よりも長手方向の寸法の方が長い平面形状を有し、静電容量を構成する一対の電極が内部に設けられ、一対の前記電極のうち一方に接続された第１の端子が前記チップ三端子コンデンサの前記長手方向の両端に設けられており、前記一対の前記電極のうち他方に接続された第２の端子が、幅方向の両端に設けられており、
　前記チップ三端子コンデンサは、その長手方向が前記配線パターンに沿う姿勢で前記配線基板に実装されており、一対の前記第１の端子が前記配線パターンに接続され、一対の前記第２の端子が、それぞれ一対の前記ランドに接続されており、
　前記第１のビアは、前記チップ三端子コンデンサと重なる位置に配置されている。
　チップ三端子コンデンサは、その長手方向が配線パターンに沿う姿勢で配線基板に実装されるため、配線パターンはチップ三端子コンデンサの直下で分断されない。このため、配線パターンの等価直列インダクタンスを小さくすることができる。
　本発明の第２の観点による回路基板においては、第１の観点による回路基板の構成に加えて、
　平面視において、一対の前記第２のビアの中心同士を結ぶ仮想直線から、前記第１のビアの中心までの距離が、前記チップ三端子コンデンサの前記長手方向の寸法の１／２以下である。
　第１のビアと第２のビアとの間隔が狭くなるため、第１のビアを流れる電流による磁束と、第２のビアを逆方向に流れる磁束とが打ち消し合う。このため、第１のビア及び第２のビアを含む電流経路の等価直列インダクタンスを小さくすることができる。
　本発明の第３の観点による回路基板においては、第１または第２の観点による回路基板の構成に加えて、
　平面視において、一対の前記第２のビアの中心同士を結ぶ仮想直線が、前記第１のビアに接触するように、前記第１のビア及び前記第２のビアが配置されている。
　第１のビアと第２のビアとの間隔がより狭くなるため、第１のビア及び第２のビアを含む電流経路の等価直列インダクタンスを、より小さくすることができる。
　本発明の第４の観点による回路基板は、第１乃至第３の観点による回路基板の構成に加えて、
　前記配線パターンと前記第１の導体パターンとを接続し、前記チップ三端子コンデンサと重なり、前記第１のビアとは異なる位置に配置された少なくとも１つの第３のビアを有する。
　配線パターンと第１の導体パターンとが第１のビア及び第３のビアで接続されるため、配線パターンと第１の導体パターンとを接続する電流経路の等価直列インダクタンスを小さくすることができる。
　本発明の第５の観点による回路基板においては、第１乃至第４の観点による回路基板の構成に加えて、
　一対の前記第２のビアが、平面視において、前記チップ三端子コンデンサの内側に配置されている。
　第１のビアと第２のビアとの間隔がより狭くなるため、第１のビア及び第２のビアを含む電流経路の等価直列インダクタンスを、より小さくすることができる。
　本発明の第６の観点による回路基板においては、第５の観点による回路基板の構成に加えて、
　前記配線パターンが、一対の前記ランドに挟まれている部分において、前記チップ三端子コンデンサの前記長手方向の端部と重なっている部分よりも細くなっており、細くなっている部分に前記第１のビアが配置されている。
　配線パターンの全体が細くなっている構成に比べて、配線パターンの等価直列インダクタンスを小さくすることができる。
　チップ三端子コンデンサは、その長手方向が配線パターンに沿う姿勢で配線基板に実装されるため、配線パターンはチップ三端子コンデンサの直下で分断されない。このため、配線パターンの等価直列インダクタンスを小さくすることができる。
図１は、実施例１による回路基板の導体部分の構造を示す斜視図である。 図２Ａは、実施例１による回路基板に実装されるチップ三端子コンデンサの斜視図であり、図２Ｂは、チップ三端子コンデンサの内部構造を示す斜視図である。 図３は、チップ三端子コンデンサ及び配線基板の平面図である。 図４Ａ及び図４Ｂは、それぞれ図３の一点鎖線４Ａ－４Ａ及び４Ｂ－４Ｂにおける断面図である。 図５は、比較例による回路基板の導体部分の構造を示す斜視図である。 図６Ａは、実施例１による回路基板の一部の等価回路図であり、図６Ｂは、図５に示した比較例による回路基板の一部の等価回路図である。 図７は、電磁界シミュレータによるインピーダンスのシミュレーション結果を示すグラフである。 図８Ａ、図８Ｂ、及び図８Ｃは、それぞれ実施例２、実施例３、及び実施例４による回路基板に実装されるチップ三端子コンデンサ、及び回路基板の配線パターン、ランド、第１のビア、及び第２のビアの平面図である。 図９は、実施例５による回路基板の導体部分の斜視図である。 図１０は、実施例６による回路基板に実装されるチップ三端子コンデンサ、及び回路基板の表面に設けられた配線パターン、ランドの平面図である。 図１１Ａは、従来のチップ三端子コンデンサの内部構造を示す斜視図であり、図１１Ｂは、従来のチップ三端子コンデンサが実装される回路基板の導体部分の斜視図である。
　図１～図４Ｂを参照して、実施例１による回路基板の構成について説明する。本明細書において、部品間を接続するための導体パターンが形成された誘電体基板を「配線基板」といい、配線基板と、それに実装された部品とから構成される基板を「回路基板」という。
　図１に、実施例による回路基板の導体部分の斜視図を示す。図１において、誘電体部分は示されていない。回路基板の表面に、チップ三端子コンデンサ１０及び集積回路素子３０が実装される。回路基板の内部に、第１の導体パターン２１が配置されている。第１の導体パターン２１より深い位置に、第２の導体パターン２２が配置されている。
　配線基板の表面に、直線状に延びる配線パターン２３が設けられている。配線パターン２３は、その一端において集積回路素子３０に接続されている。配線パターン２３を挟むように、配線基板の表面に、一対の導電性のランド２４が設けられている。
　一対のランド２４に挟まれた箇所に、導電性の第１のビア２６が配置されている。第１のビア２６は、配線パターン２３を第１の導体パターン２１に電気的に接続する。一対のランド２４が、それぞれ導電性の第２のビア２８によって、第２の導体パターン２２に電気的に接続されている。第２のビア２８は、第１の導体パターン２１に設けられた開口２５を通過することにより、第１の導体パターン２１から絶縁されている。配線パターン２３は、第１のビア２６とは異なる位置に配置された少なくとも１つの第３のビア２７によって、第１の導体パターン２１に電気的に接続されている。図１に示した例では、第１のビア２６を挟むように２つの第３のビア２７が配置されている。
　チップ三端子コンデンサ１０は、幅方向の寸法よりも長手方向の寸法の方が長い平面形状を有する。チップ三端子コンデンサ１０の内部に一対の電極が設けられており、一対の電極によって静電容量が構成される。チップ三端子コンデンサ１０の長手方向の両端に、第１の端子１１が設けられており、幅方向の両端に、一対の第２の端子１２が設けられている。静電容量を構成する一対の電極のうち一方が第１の端子１１に接続されており、他方が第２の端子１２に接続されている。チップ三端子コンデンサ１０の詳細な構造については、後に図２Ａ及び図２Ｂを参照して説明する。
　チップ三端子コンデンサ１０は、その長手方向が配線パターン２３に沿う姿勢で配線基板に表面実装される。一対の第１の端子１１が１本の配線パターン２３に接続され、一対の第２の端子１２が、それぞれ一対のランド２４に接続される。第１のビア２６は、チップ三端子コンデンサ１０と重なる位置に配置される。
　一例として、第２の導体パターン２２はグランド電位に落とされ、第１の導体パターン２１に電源電圧が与えられる。配線パターン２３は、集積回路素子３０の電源端子に接続される。チップ三端子コンデンサ１０は、グランド配線と電源配線との間に挿入されたバイパスコンデンサ（デカップリングコンデンサ）として働く。
　図２Ａに、チップ三端子コンデンサ１０の斜視図を示す。チップ三端子コンデンサ１０は、ほぼ直方体の外形を有する。チップ三端子コンデンサ１０の長手方向の両端に、それぞれ第１の端子１１が設けられている。第１の端子１１は、長手方向と直交する一対の端面の全域を覆うとともに、上面、底面、及び側面の端部近傍の領域まで回り込んでいる。幅方向と直交する一対の側面に、第２の端子１２が設けられている。第２の端子１２は、側面の長手方向に関してほぼ中央に配置されている。さらに、第２の端子１２は、上面及び底面の縁から内側に向かう一部の領域まで回り込んでいる。
　図２Ｂに、チップ三端子コンデンサ１０の内部構造を示す。平板状の複数の第１の電極１３と複数の第２の電極１４とが、交互に積み重ねられている。相互に隣り合う第１の電極１３と第２の電極１４とは、誘電体層によって相互に絶縁されている。第１の電極１３と第２の電極１４とにより、静電容量が構成される。
　第１の電極１３は、チップ三端子コンデンサ１０の長手方向の一方の端面から他方の端面まで達し、第１の端子１１に接続されている。第２の電極１４は、幅方向と直交する一対の側面に露出しており、第２の端子１２で接続されている。第１の導体パターン２１から第１のビア２６、第３のビア２７、及び配線パターン２３（図１）を経由して、第１の電極１３に電源電圧が与えられる。第２の電極１４は、ランド２４、第２のビア２８、及び第２の導体パターン２２（図１）を経由してグランド電位に落とされる。
　図３に、チップ三端子コンデンサ１０、及び配線基板の平面図を示す。チップ三端子コンデンサ１０は、その長手方向が配線パターン２３に沿う姿勢で配線基板に実装されている。配線パターン２３は、チップ三端子コンデンサ１０の直下を、長手方向の一方の端部から他方の端部まで連続する。一対のランド２４が配線パターン２３を挟む。一対のランド２４は、それぞれ一対の第２の端子１２に接続される。ランド２４の各々と重なる位置に、第２のビア２８が配置されている。配線パターン２３と重なる位置に、第１のビア２６及び少なくとも１つの第３のビア２７が配置されている。第１のビア２６は、一対の第２のビア２８の中心同士を結ぶ仮想直線に接触するように配置されている。
　一例として、チップ三端子コンデンサ１０の長さＬは１．６ｍｍであり、幅Ｗ１は０．８ｍｍである。配線パターン２３の幅Ｗ２は０．４ｍｍであり、第１のビア２６、第２のビア２８、及び第３のビア２７の直径Ｄ１は０．３ｍｍである。配線パターン２３とランド２４との間隔Ｇは、パターン設計ルールの最小クリアランスに設定される。最小クリアランスは、例えば０．１ｍｍ以上０．２ｍｍ以下の範囲である。
　図４Ａに、図３の一点鎖線４Ａ－４Ａにおける断面図を示す。誘電体からなる配線基板２０の表面に、配線パターン２３が設けられている。配線パターン２３の両側に、それぞれランド２４が設けられている。配線基板２０の内部に、第１の導体パターン２１が配置されており、それよりも深い位置に第２の導体パターン２２が配置されている。第１のビア２６が、配線パターン２３を第１の導体パターン２１に接続する。一対の第２のビア２８が、それぞれ一対のランド２４を第２の導体パターン２２に接続する。第１の導体パターン２１に設けられた開口２５を、第２のビア２８が上下に貫通する。
　チップ三端子コンデンサ１０が配線基板２０に表面実装される。一対の第２の端子１２が、それぞれ一対のランド２４に接続されている。チップ三端子コンデンサ１０の内部において、複数の第１の電極１３と複数の第２の電極１４とが交互に積み重ねられている。第２の電極１４の各々は、その両端において第２の端子１２に接続されている。
　図４Ｂに、図３の一点鎖線４Ｂ－４Ｂにおける断面図を示す。配線基板２０の表面に配線パターン２３が設けられている。チップ三端子コンデンサ１０の第１の端子１１が、配線パターン２３に接続されている。配線パターン２３は、チップ三端子コンデンサ１０の直下を、チップ三端子コンデンサ１０の長手方向に通過している。チップ三端子コンデンサ１０内の第１の電極１３が第１の端子１１に接続されている。配線パターン２３は、第１のビア２６、及び少なくとも１つの第３のビア２７を介して第１の導体パターン２１に接続されている。
　次に、上記実施例１の優れた効果について、図１１Ａ及び図１１Ｂに示した従来例、及び図５に示した比較例と比較しながら説明する。
　図５に、比較例による回路基板の導体部分の斜視図を示す。図１に示した実施例１では、配線パターン２３がチップ三端子コンデンサ１０の直下を、長手方向に通過している。図５に示した比較例では、チップ三端子コンデンサ１０の直下において、配線パターン２３が長さ方向に分断されている。分断された配線パターン２３の一方の部分が、チップ三端子コンデンサ１０の一方の第１の端子１１に接続され、他方の部分が、他方の第１の端子１１に接続される。第１のビア２６（図１）は設けられていない。
　図６Ａに、実施例１による回路基板の一部の等価回路図を示す。チップ三端子コンデンサ１０自体が、キャパシタンスに直列に挿入された等価直列インダクタンスＬ１を持つ。第１のビア２６が等価直列インダクタンスＬ２を持ち、一対の第２のビア２８の各々が等価直列インダクタンスＬ３を持つ。配線パターン２３が等価直列インダクタンスＬ４を持つ。第３のビア２７の各々が、等価直列インダクタンスＬ５を持つ。等価直列インダクタンスＬ２、Ｌ３、Ｌ４、Ｌ５が、回路基板に形成されている電気回路の電気的特性を劣化させる。
　図６Ｂに、図５に示した比較例による回路基板の一部の等価回路図を示す。比較例においては、チップ三端子コンデンサ１０の直下において、配線パターン２３が分断されている。第１のビア２６が配置されていないため、等価直列インダクタンスＬ２（図６Ａ）は存在しない。
　配線パターン２３を伝搬する電気信号は、チップ三端子コンデンサ１０の直下の分断箇所において、第３のビア２７が持つ等価直列インダクタンスＬ５とチップ三端子コンデンサ１０が持つ等価直列インダクタンスＬ１とに迂回する。このため、配線パターン２３を伝搬する電気信号は、等価直列インダクタンスＬ４に加えて、迂回経路のインダクタンス、すなわち等価直列インダクタンスＬ１またはＬ５を経由する。
　図１１Ｂに示した従来例においても、チップ三端子コンデンサ１００の直下において、電源配線パターン１１０と１１１とが相互に分断されている。このため、図５に示した比較例と同様に、電源配線パターン１１０から１１１を経由して集積回路素子１３０に向かって伝搬する電気信号は、迂回経路のインダクタンスを経由する。
　これに対し実施例１においては、図６Ａに示したように、配線パターン２３（図１）が、チップ三端子コンデンサ１０の直下で分断されていない。配線パターン２３を、迂回することなく伝搬する電気信号は、等価直列インダクタンスＬ１及びＬ５を経由しない。このため、集積回路素子３０に対して安定した電源の供給が可能になる。
　図１１Ａ及び図１１Ｂに示した従来例では、チップ三端子コンデンサ１００として、貫通ビア１０７が設けられた特殊な構造のものを用いなければならない。これに対し、実施例１による回路基板に実装されるチップ三端子コンデンサ１０として、貫通ビア１０７（図１１Ａ）が設けられていない一般的なものを用いることができる。
　さらに、図１１Ａ及び図１１Ｂに示した従来例では、チップ三端子コンデンサ１００内に貫通ビア１０７を組み込むために、チップ三端子コンデンサ１００の小型化の点で不利である。さらに、貫通ビア１０７が配置されるために、貫通内部電極１０１とグランド内部電極１０２（図１１Ａ）との対向する部分の面積が小さくなる。このため、キャパシタンスを大きくする点でも不利である。これに対し、実施例１の回路基板に実装されるチップ三端子コンデンサ１０には、貫通ビア１０７が配置されないため、チップ三端子コンデンサ１０の小型化、及び大容量化の点で有利である。
　さらに、実施例１による回路基板では、図３に示すように、第２のビア２８の中心同士を結ぶ直線が、第１のビア２６に接触するように、第１のビア２６及び第２のビア２８が配置されている。第２のビア２８の中心同士を結ぶ直線から離れて第１のビア２６が配置される場合に比べて、第１のビア２６と第２のビア２８との間隔が狭くなる。このため、第１のビア２６を流れる電流による磁束と、第２のビア２８を逆方向に流れる電流による磁束とが効率的に打ち消し合う。磁束が打ち消し合うことにより、等価直列インダクタンスＬ２及びＬ３の合成インダクタンスが小さくなる。等価直列インダクタンスＬ１、Ｌ２、及びＬ３によるバイパスコンデンサの性能の低下が抑制されるため、より安定した電源の供給が可能になる。
　図７に、電磁界シミュレータによるインピーダンスのシミュレーション結果を示す。シミュレーション結果は、図１に示した集積回路素子３０から電源側を見たときのインピーダンスを示す。配線パターン２３を５０Ωで終端した条件でシミュレーションを行った。図７の横軸は周波数を単位「ＭＨｚ」で表し、縦軸はインピーダンスを単位「Ω」で表す。図７のグラフ中の太い実線、細い破線、及び太い破線が、それぞれ図１に示した実施例１、図５に示した比較例、図１１Ｂに示した従来例による回路基板のインピーダンスを示す。シミュレーション対象のいずれの回路基板においても、共通の構成部分の寸法は同一である。
　約１００ＭＨｚより低い周波数の範囲では、等価直列インダクタンスの影響がほとんど現れないため、周波数が上昇するに従ってインピーダンスが低下する。等価直列インダクタンスとキャパシタンスとの共振周波数を超えると、等価直列インダクタンスの影響が大きくなり、周波数が上昇するに従って、インピーダンスが高くなる。
　実施例１による回路基板の共振周波数は、図５に示した比較例による回路基板の共振周波数より高い。これは、等価直列インダクタンスが小さくなったためである。また、共振周波数より高い範囲において、実施例１による回路基板のインピーダンスが、図５に示した比較例による回路基板のインピーダンスより低い。実施例１の構造を採用することにより、等価直列インダクタンスが小さくなることがシミュレーションにより確認された。
　実施例１による回路基板と、図１１Ｂに示した従来例の回路基板とを比較すると、従来例の回路基板の共振周波数の方が高い。さらに、共振周波数より高い範囲において、従来例の回路基板のインピーダンスの方が低い。ところが、従来例による回路基板には、図１１Ａに示した貫通ビア１０７を有する特殊な構造のチップ三端子コンデンサ１００を用いなければならない。これに対し、実施例１による回路基板は、一般的な構造のチップ三端子コンデンサ１０（図２Ａ、図２Ｂ）を使用することができる。実施例１による回路基板は、一般的なチップ三端子コンデンサを使用することができるという点で、図１１Ｂに示した従来例の回路基板よりも優れている。
　次に、図８Ａ～図８Ｃを参照して、実施例２～実施例４について説明する。以下、実施例１との相違点について説明し、共通の構成については説明を省略する。
　図８Ａに、実施例２による回路基板に実装されるチップ三端子コンデンサ１０、及び回路基板の配線パターン２３、ランド２４、第１のビア２６、及び第２のビア２８の平面図を示す。等価直列インダクタンスを小さくするために、第１のビア２６と第２のビア２８とを近付けることが好ましい。ところが、他の導体パターンとの関係で、第１のビア２６が、２つの第２のビア２８の中心を通過する直線と接触するように、第１のビア２６を配置することが困難な場合もある。
　実施例２においては、第１のビア２６が、２つの第２のビア２８の中心を通過する直線から外れた位置に配置されている。ただし、第１のビア２６と第２のビア２８とをなるべく近付けるために、第１のビア２６が、チップ三端子コンデンサ１０と重なる位置に配置されている。配線パターン２３が、チップ三端子コンデンサ１０の長手方向の一方の端部から他方の端部まで連続しているため、配線パターン２３が分断されている場合に比べて、第１のビア２６の配置の自由度が高い。等価直列インダクタンスをより小さくするために、２つの第２のビア２８の中心を通過する直線から、第１のビア２６の中心までの距離Ｄ２を、チップ三端子コンデンサ１０の長さＬの１／４以下とすることがより好ましい。
　図８Ｂに、実施例３による回路基板に実装されるチップ三端子コンデンサ１０、及び回路基板の配線パターン２３、ランド２４、第１のビア２６、及び第２のビア２８の平面図を示す。実施例２においては、平面視において、第２のビア２８がチップ三端子コンデンサ１０の内側に配置されている。第２のビア２８を、チップ三端子コンデンサ１０の内側に配置するために、チップ三端子コンデンサ１０の縁から内部への、ランド２４の挿入深さＤ３を、少なくとも第２のビア２８の直径Ｄ１と同程度にしなければならない。
　挿入深さＤ３を、少なくとも第２のビア２８の直径Ｄ１と同程度にし、かつ配線パターン２３とランド２４との間隔Ｇを、パターン設計ルールに基づく最小クリアランス程度とするために、配線パターン２３の幅Ｗ３を、実施例１の配線パターン２３（図３）の幅Ｗ１よりも細くしなければならない場合もある。一例として、チップ三端子コンデンサ１０の幅Ｗ１が０．８ｍｍの場合、配線パターン２３の幅Ｗ３、第１のビア２６、第２のビア２８、及び第３のビア２７の直径Ｄ１、及び挿入深さＤ３が、すべて０．２ｍｍであり、間隔Ｇが０．１ｍｍである。
　実施例３においては、第１のビア２６と第２のビア２８とを、より近付けることができる。これにより、等価直列インダクタンスをより小さくすることができる。
　図８Ｃに、実施例４による回路基板に実装されるチップ三端子コンデンサ１０、及び回路基板の配線パターン２３、ランド２４、第１のビア２６、及び第２のビア２８の平面図を示す。第２のビア２８が、図８Ｂに示した実施例３と同様に、チップ三端子コンデンサ１０の内側に配置されている。配線パターン２３とランド２４との間に十分なクリアランスを確保するために、配線パターン２３の、ランド２４に挟まれた部分の幅Ｗ３が、チップ三端子コンデンサ１０の長手方向の両端と重なっている部分の幅Ｗ２よりも細くなっている。一例として、幅Ｗ２及び幅Ｗ３は、それぞれ０．４ｍｍ及び０．２ｍｍである。第１のビア２６は、配線パターン２３の細くなっている部分に配置される。
　実施例４においては、２つのランド２４の間隔に制約されることなく、配線パターン２３の、ランド２４に挟まれた部分以外の部分を太くすることができる。配線パターン２３を太くすることにより、配線パターン２３の等価直列インダクタンスＬ４（図６Ａ）を小さくすることができる。
　次に、図９を参照して、実施例５による回路基板について説明する。以下、実施例１との相違点について説明し、共通の構成については説明を省略する。
　図９に、実施例５による回路基板の導体部分の斜視図を示す。実施例１による回路基板においては、チップ三端子コンデンサ１０の長手方向に沿う配線パターン２３（図１）が集積回路素子３０に接続されている。実施例５においては、一方のランド２４が配線パターン３２を介して集積回路素子３０に接続されている。配線パターン２３は、第１のビア２６及び第３のビア２７を介して第２の導体パターン２２に接続されている。一対のランド２４は、それぞれ一対の第２のビア２８を介して第１の導体パターン２１に接続されている。
　配線パターン２３が第１のビア２６、第３のビア２７、及び第２の導体パターン２２を介してグランド電位に落とされる。第１の導体パターン２１から第２のビア２８を介して、ランド２４に電源電圧が与えられる。実施例５では、実施例１の場合とは反対に、チップ三端子コンデンサ１０の第１の端子１１に接続された第１の電極１３（図２Ｂ）がグランド電位に落とされ、第２の端子１２に接続された第２の電極１４（図２Ｂ）に電源電圧が印加される。
　実施例５においても、第１のビア２６と第２のビア２８とを近付けることにより、チップ三端子コンデンサ１０に直列に挿入される等価直列インダクタンスを小さくすることができる。これにより、集積回路素子３０への、安定した電源の供給が可能になる。
　次に、図１０を参照して、実施例６による回路基板について説明する。以下、実施例１との相違点について説明し、共通の構成については説明を省略する。
　図１０に、実施例６による回路基板に実装されるチップ三端子コンデンサ１０、及び回路基板の表面に設けられた配線パターン２３、ランド２４の平面図を示す。実施例１においては、図３に示すように、１つのランド２４に１つの第２のビア２８が接続されており、２つのランド２４の間に、１つの第１のビア２６が配置されている。実施例６においては、図１０に示すように、１つのランド２４に複数の第２のビア２８が接続されており、２つのランド２４の間に、複数の第１のビア２６が配置されている。図１０に示した例では、１つのランド２４に４本の第２のビア２８が接続されており、２つのランド２４の間に、４本の第１のビア２６が配置されている。
　第１のビア２６及び第２のビア２８の本数を増やすことにより、等価直列インダクタンスを小さくすることができる。ビアを太くすることによっても、等価直列インダクタンスを小さくすることができる。ただし、第１のビア２６及び第２のビア２８を、他のビアよりも太くすると、ビアの穴あけ加工の手順が複雑化してしまう。第１のビア２６及び第２のビア２８の本数を増やすことにより、第１のビア２６及び第２のビア２８の太さを他のビアと同一にしたまま、等価直列インダクタンスを小さくすることが可能になる。
　上記実施例１～実施例６では、チップ三端子コンデンサ１０の第１の電極１３及び第２の電極１４（図２Ｂ）の一方をグランド電位に落とし、他方に電源電圧を与える構成が採用される。その他の構成として、第１の電極１３及び第２の電極１４の一方をグランド電位に落とし、他方に電源電圧以外の電気信号を与えてもよい。
　各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
１０　チップ三端子コンデンサ
１１　第１の端子
１２　第２の端子
１３　第１の電極
１４　第２の電極
２０　配線基板
２１　第１の導体パターン
２２　第２の導体パターン
２３　配線パターン
２４　ランド
２５　開口
２６　第１のビア
２７　第３のビア
２８　第２のビア
３０　集積回路素子
３２　配線パターン
１００　チップ三端子コンデンサ
１０１　貫通内部電極
１０２　グランド内部電極
１０３、１０４　外部端子
１０５、１０６　グランド端子
１０７　貫通ビア
１１０、１１１　電源配線パターン
１１５　電源プレーン
１１６、１１７、１１８　ビア
１２０、１２１　グランド配線パターン
１２２、１２３　ビア
１３０　集積回路素子

Claims (6)

  1. 　内部に第１の導体パターンと第２の導体パターンとが配置された配線基板と、
    　前記配線基板の表面に設けられた配線パターンと、
    　前記配線基板の表面に、前記配線パターンを挟むように配置された一対の導電性のランドと、
    　前記配線基板に実装されたチップ三端子コンデンサと、
    　前記配線パターンを前記第１の導体パターンに電気的に接続する導電性の第１のビアと、
    　一対の前記ランドの各々を前記第２の導体パターンに電気的に接続する第２のビアと
    を有し、
    　前記チップ三端子コンデンサは、幅方向の寸法よりも長手方向の寸法の方が長い平面形状を有し、静電容量を構成する一対の電極が内部に設けられ、一対の前記電極のうち一方に接続された第１の端子が前記チップ三端子コンデンサの前記長手方向の両端に設けられており、前記一対の前記電極のうち他方に接続された第２の端子が、幅方向の両端に設けられており、
    　前記チップ三端子コンデンサは、その長手方向が前記配線パターンに沿う姿勢で前記配線基板に実装されており、一対の前記第１の端子が前記配線パターンに接続され、一対の前記第２の端子が、それぞれ一対の前記ランドに接続されており、
    　前記第１のビアは、前記チップ三端子コンデンサと重なる位置に配置されている回路基板。
  2. 　平面視において、一対の前記第２のビアの中心同士を結ぶ仮想直線から、前記第１のビアの中心までの距離が、前記チップ三端子コンデンサの前記長手方向の寸法の１／２以下である請求項１に記載の回路基板。
  3. 　平面視において、一対の前記第２のビアの中心同士を結ぶ仮想直線が、前記第１のビアに接触するように、前記第１のビア及び前記第２のビアが配置されている請求項１または２に記載の回路基板。
  4. 　さらに、前記配線パターンと前記第１の導体パターンとを接続し、前記チップ三端子コンデンサと重なり、前記第１のビアとは異なる位置に配置された少なくとも１つの第３のビアを有する請求項１乃至３のいずれか１項に記載の回路基板。
  5. 　一対の前記第２のビアは、平面視において、前記チップ三端子コンデンサの内側に配置されている請求項１乃至４のいずれか１項に記載の回路基板。
  6. 　前記配線パターンは、一対の前記ランドに挟まれている部分において、前記チップ三端子コンデンサの前記長手方向の端部と重なっている部分よりも細くなっており、細くなっている部分に前記第１のビアが配置されている請求項１乃至５のいずれか１項に記載の回路基板。
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