WO2016129097A1 - ハーフブリッジパワー半導体モジュール及びその製造方法 - Google Patents

ハーフブリッジパワー半導体モジュール及びその製造方法 Download PDF

Info

Publication number
WO2016129097A1
WO2016129097A1 PCT/JP2015/053941 JP2015053941W WO2016129097A1 WO 2016129097 A1 WO2016129097 A1 WO 2016129097A1 JP 2015053941 W JP2015053941 W JP 2015053941W WO 2016129097 A1 WO2016129097 A1 WO 2016129097A1
Authority
WO
WIPO (PCT)
Prior art keywords
power semiconductor
bridge
wiring conductor
low
semiconductor device
Prior art date
Application number
PCT/JP2015/053941
Other languages
English (en)
French (fr)
Inventor
智 谷本
Original Assignee
株式会社日産アーク
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社日産アーク filed Critical 株式会社日産アーク
Priority to EP15881972.2A priority Critical patent/EP3258491A4/en
Priority to US15/550,939 priority patent/US10396057B2/en
Priority to CN201580075987.6A priority patent/CN107210290B/zh
Priority to JP2016574592A priority patent/JP6603676B2/ja
Priority to PCT/JP2015/053941 priority patent/WO2016129097A1/ja
Publication of WO2016129097A1 publication Critical patent/WO2016129097A1/ja

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0618Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/4501Shape
    • H01L2224/45012Cross-sectional shape
    • H01L2224/45014Ribbon connectors, e.g. rectangular cross-section
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494Connecting portions
    • H01L2224/4943Connecting portions the connecting portions being staggered
    • H01L2224/49431Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/83801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Definitions

  • the present invention relates to a high-density half-bridge power semiconductor module capable of remarkably reducing parasitic inductance generated in a main current path without increasing thermal resistance, and a method for manufacturing the same.
  • a half-bridge power semiconductor module (hereinafter sometimes abbreviated as a power module) in which a half-bridge circuit in which two power semiconductor devices are connected in series and a midpoint of connection is used as an output terminal is housed in one package.
  • a power module in which a half-bridge circuit in which two power semiconductor devices are connected in series and a midpoint of connection is used as an output terminal is housed in one package.
  • Patent Documents 1 and 2 the power module parasitics in an “adjacent antiparallel flow” arrangement in which the direction of the main current flowing through the front-side conductor of the insulating plate and the direction of the main current flowing through the back-side conductor of the insulating plate are reversed. Inductance is reduced.
  • the power modules of Patent Documents 1 and 2 have a structure in which another insulating substrate is further provided on the back side of the back side conductor in order to dissipate the heat generated inside from the back side of the insulating plate.
  • the thermal resistance increased. This problem becomes more serious when the cooling method is water cooling.
  • the present invention has been made in view of the above problems, and provides a structure of a high-density half-bridge power semiconductor module capable of reducing parasitic inductance generated in a main current path without increasing thermal resistance, and a method for manufacturing the same.
  • the purpose is that.
  • a half-bridge power semiconductor module includes a positive wiring conductor, a bridge wiring conductor, and a negative wiring conductor, which are disposed on or above one insulating plate and electrically insulated from each other. It has an insulated wiring board provided.
  • the back electrodes of the high-side power semiconductor device and the low-side power semiconductor device are joined to the positive wiring conductor and the bridge wiring conductor, respectively.
  • An upright bridge terminal is joined on the bridge wiring conductor.
  • the upright high-side terminal is located between the high-side semiconductor device and the upright bridge terminal and joined on the positive electrode wiring conductor.
  • the upright low-side terminal is located between the low-side semiconductor device and the upright bridge terminal and joined to the negative wiring conductor.
  • At least the standing bridge terminal and the standing high side terminal, and the standing bridge terminal and the standing low side terminal are arranged close to each other in parallel.
  • the surface electrodes of the high-side power semiconductor device and the low-side power semiconductor device are connected to the standing bridge terminal and the standing low-side terminal via the high-side connection means and the low-side connection means.
  • FIG. 1A (a) is a plan view showing the structure of the half-bridge power semiconductor module 1 according to the first embodiment, and FIG. 1A (b) is taken along the line AA ′ in FIG. 1A (a).
  • FIG. 1A (c) is a cross-sectional view taken along the line BB ′ of FIG. 1A (a).
  • FIG. 1B (a) is a cross-sectional view taken along the line C-C ′ in FIG. 1A (a), and
  • FIG. 1B (b) is a circuit representation of the half-bridge power semiconductor module 1.
  • 2 (a) to 2 (c) are plan views illustrating first to third steps relating to the method of manufacturing the half-bridge power semiconductor module 1 of FIG.
  • FIGS. 3A (a) and 3 (b) show the main current ILH that flows when the high-side power semiconductor device (switch) 13HT of FIG. 1 is turned on, and FIGS. 3A (c) and 3 (d) show the low side of FIG.
  • the main current (circulating current) ILL that flows through the built-in diode of the power semiconductor device (switch) 13LT is shown.
  • 3B (a) and 3 (b) show the main current ILL that flows when the low-side power semiconductor device (switch) 13LT of FIG. 1 is turned on, and FIGS. 3B (c) and 3 (d) show the high side of FIG.
  • FIG. 4A (a) is a plan view showing the structure of the half-bridge power semiconductor module 2 according to the second embodiment, and FIG. 4A (b) is taken along the line AA ′ in FIG. 4A (a).
  • FIG. 4A (c) is a cross-sectional view taken along the line BB ′ of FIG. 4A (a).
  • FIG. 4B (a) is a cross-sectional view taken along the line C-C ′ of FIG. 4A (a), and
  • FIG. 4B (b) is a circuit representation diagram of the half-bridge power semiconductor module 2.
  • FIG. 4A (a) is a plan view showing the structure of the half-bridge power semiconductor module 2 according to the second embodiment, and FIG. 4A (b) is taken along the line AA ′ in FIG. 4A (a).
  • FIG. 4A (c) is a cross-sectional view taken along the line BB ′ of FIG. 4A (a).
  • FIG. 4B (a) is a cross-sectional view
  • FIG. 5A is a plan view showing the structure of the half-bridge power semiconductor module 3 according to the third embodiment
  • FIG. 5B is a plan view showing the structure of the insulated wiring board 15 in FIG.
  • FIG. 5C is a circuit representation diagram of the half-bridge power semiconductor module 3.
  • 6A shows the main current ILH that flows when the high-side power semiconductor device (switch) 13HT of FIG. 5 is turned on
  • FIG. 6B shows the low-side power semiconductor device (diode) 13LT of FIG.
  • FIG. 6C shows the main current ILL that flows when the low-side power semiconductor device (switch) 13LT of FIG. 5 is turned on
  • FIG. 7A is a plan view showing a structure of a half-bridge power semiconductor module 3-1 according to a modification of the third embodiment
  • FIG. 7B is an insulated wiring board 15 of FIG. 7A. It is a top view which shows the structure.
  • FIG. 8A (a) is a plan view showing the structure of the half-bridge power semiconductor module 4 according to the fourth embodiment
  • FIG. 8A (b) is a plan view showing the structure of the insulated wiring board 15 of FIG. 8A (a).
  • FIG. 8B (a) is a cross-sectional view taken along the line AA ′ in FIG. 8A (a), and FIG.
  • FIG. 9A shows the main current ILH that flows when the high-side power semiconductor device (switch) 13HT of FIG. 8A is turned on
  • FIG. 9B shows the low-side power semiconductor device (switch) 13LT of FIG. 8A
  • FIG. 9C shows the main current ILH that flows when the low-side power semiconductor device (switch) 13LT of FIG. 8A is turned on
  • FIG. 9A shows the main current ILH that flows when the low-side power semiconductor device (switch) 13LT of FIG. 8A is turned on
  • FIG. 9C shows the main current ILH that flows when the low-side power semiconductor device (switch) 13LT of FIG. 8A is turned on
  • FIG. 9D shows the main current (circulating current) ILL that flows through the built-in diode.
  • FIG. 8B shows a main current (circulating current) ILH flowing through the built-in diode of the high-side power semiconductor device (switch) 13HT of FIG. 8A.
  • FIG. 10 is a cross-sectional view of the main part showing the structure of a half-bridge power module 1000 according to the comparative example.
  • FIG. 1A (a) is a plan view
  • FIG. 1A (b) is a cross-sectional view taken along the line AA ′ in FIG. 1A (a)
  • FIG. 1A (c) is a cross-sectional view along line BB in FIG. 1A (a)
  • FIG. 1B (a) is a cross-sectional view taken along the line CC ′ of FIG. 1A (a).
  • FIG. 1B (b) is a circuit representation diagram of the half-bridge power semiconductor module 1.
  • 2A to 2C are plan views showing main manufacturing steps of the half-bridge power semiconductor module 1.
  • the half-bridge power semiconductor module 1 includes an insulating wiring substrate 15 having a laminated structure, a high-side power semiconductor device (switch) 13HT and a low-side power semiconductor device that are disposed on the surface of the insulating wiring substrate 15 so as to be electrically insulated from each other.
  • switch 13LT, bridge terminal 14B, high side terminal 14H, low side terminal 14L, high side power semiconductor device (switch) 13HT and high side connection means 18BT for connecting bridge terminal 14B, bridge terminal 14B, Low-side power semiconductor device (switch) 13LT and low-side connection means 18LT for connecting.
  • connection means 18BT and the low-side connection means 18LT is a bonding wire as shown in FIG. 1, but other connection means such as a bonding ribbon or a lead frame can be used.
  • connection means 18BT and 18LT have as large a cross-sectional area as possible, as long as processing constraints, mechanical strength, and long-term fatigue resistance are not impaired. Optimized to have a large surface area, low ground height, and a large number (in the case of bonding wires).
  • the insulated wiring board 15 includes a single insulating plate 16 and a plurality of wiring conductors (12H, 12B, 12L, 12HG, 12HS, 12LG, 12LS) disposed on the surface of the insulating plate 16 so as to be electrically insulated from each other.
  • the plurality of wiring conductors include a positive wiring conductor 12H, a bridge wiring conductor 12B, a negative wiring conductor 12L, a gate signal wiring conductor (12HG, 12LG), and a source signal wiring conductor (12HS, 12LS). Each of these wiring conductors is bonded directly onto the surface of the insulating plate 16 by a copper bonding method or an active metal bonding method.
  • FIG. 2A is a plan view of the insulating wiring board 15. As shown in FIGS. 1A (a) and 2 (a), the negative electrode wiring conductor 12L is surrounded by the bridge wiring conductor 12B through a gap as viewed from the normal direction of the main surface of the insulating plate 16. A low side terminal 14L is joined to the negative electrode wiring conductor 12L. At the boundary (see FIG. 2A) between the positive electrode wiring conductor 12H and the bridge wiring conductor 12B, convex portions that protrude from each other are provided in the respective regions. The high side terminal 14H is joined to the convex portion of the positive electrode wiring conductor 12H, and the bridge terminal 14B is joined to the convex portion of the bridge wiring conductor 12B.
  • the depth (x) of the convex portion of the positive electrode wiring conductor 12H, the horizontal distance (y) between the tip of the convex portion and the negative electrode wiring conductor 12L, and the length of the negative electrode wiring conductor 12L ( z) is an important design parameter of the insulated wiring board 15.
  • x, y, and z are designed based on given requirements so that the sum (x + y + z) is minimized.
  • the insulated wiring board 15 includes a thermal strain relaxation conductor 22 attached to the back surface of the insulating plate 16 from the viewpoint of preventing the board from warping due to thermal stress that occurs during the manufacturing process of the power module.
  • the insulating plate 16 is made of, for example, a ceramic plate such as silicon nitride (SiN), aluminum nitride (AlN), alumina, or an insulation pressure resistant resin sheet attached to a base plate.
  • a ceramic plate such as silicon nitride (SiN), aluminum nitride (AlN), alumina, or an insulation pressure resistant resin sheet attached to a base plate.
  • the thickness of the insulating plate 16 is in the range of 0.2 to 1.5 mm.
  • a SiN plate it is possible to implement a thickness of about 0.31 mm while considering the mechanical strength.
  • Each wiring conductor (12H, 12B, 12L, 12HG, 12HS, 12LG, 12LS) on the above surface has a flat plate shape, and is made of, for example, a metal plate piece such as Cu or Al and has oxidation resistance. Therefore, it is desirable that the surface is Ni-plated. It is desirable that the surface of the bridge terminal 14B, the high side terminal 14H, and the low side terminal 14L be Ni-plated.
  • each of the high-side power semiconductor device 13HT and the low-side power semiconductor device 13LT includes a unipolar power switching element including a reverse conducting diode, such as a MOSFET or a junction FET. Etc.
  • a control signal for switching between a state in which the front surface electrode and the back surface electrode are in conduction (on state) and a state in which the surface electrode is shut off (off state).
  • a gate electrode ).
  • a surface electrode (source electrode) is formed on the surface of the high-side power semiconductor device 13HT, and a back electrode (drain electrode) is formed on the back surface.
  • the back electrode is ohmic-connected (hereinafter simply referred to as “connection”) to the positive electrode wiring conductor 12H with solder or the like.
  • connection the surface electrode of the high side power semiconductor device 13HT is connected to the bridge terminal 14B via the high side connection means 18BT (for example, a plurality of bonding wires in FIG. 1A).
  • a surface electrode (source electrode) and a back electrode (drain or collector electrode) are also formed in the low-side power semiconductor device 13LT.
  • the back electrode is connected to the bridge wiring conductor 12B with solder or the like.
  • the surface electrode of the low-side power semiconductor device 13LT is connected to the low-side terminal 14L via low-side connection means 18BT (for example, a plurality of bonding wires in FIG. 1A).
  • each semiconductor device 13HT, 13LT
  • the gate electrode disposed on the surface of each semiconductor device 13HT, 13LT
  • the gate signal wiring conductors 12HG, 12LG or the gate signal
  • the gate signal connection means 18HG, 18LG bonding wire as an example in FIG. 1A. Terminals 14HG and 14LG) are connected.
  • the source electrode on the surface of each semiconductor device (13HT, 13LT) is connected to source signal wiring conductors 12HS, 12LS (or source signal terminal 14HS) via source signal connection means 18HS, 18LS (bonding wires as an example in FIG. 1). , 14LS).
  • a bonding ribbon or a lead frame can be used as the gate signal connection unit and the source signal connection unit.
  • Each of the bridge terminal 14B, the high side terminal 14H, the low side terminal 14L, the gate signal terminals 14HG and 14LG, and the source signal terminals 14HS and 14LS is an upright terminal that rises vertically from the surface of the insulating wiring board 15.
  • the cross-section of the main part of each terminal is L-shaped.
  • the bridge terminal 14B is connected to the bridge wiring conductor 12B and stands up from the bridge wiring conductor 12B.
  • the high side terminal 14H and the low side terminal 14L are connected to the positive electrode wiring conductor 12H and the negative electrode wiring conductor 12L, respectively, and stand up from the positive electrode wiring conductor 12H and the negative electrode wiring conductor 12L.
  • the bridge terminal 14B corresponds to an “erected bridge terminal”
  • the high side terminal 14H corresponds to an “erected high side terminal”
  • the low side terminal 14L corresponds to an “erected low side terminal”
  • the gate signal terminals 14HG and 14LG corresponds to a “standing type gate signal terminal”
  • the source signal terminals 14HS and 14LS correspond to a “standing type source signal terminal”.
  • the high side terminal 14H is disposed between the high side power semiconductor device 13HT and the bridge terminal 14B, and is disposed close to and parallel to the bridge terminal 14B.
  • the low side terminal 14L is disposed between the low side power semiconductor device 13LT and the bridge terminal 14B, and is disposed close to and parallel to the bridge terminal 14B. It is desirable to sandwich an insulating member (not shown) between the high side terminal 14H and the bridge terminal 14B and between the bridge terminal 14B and the low side terminal 14L from the viewpoint of preventing discharge and preventing contact.
  • the gate signal terminal 14HG and the source signal terminal 14HS are connected to the gate signal wiring conductor 12HG and the source signal wiring conductor 12HS on the surface of the insulating wiring board 15, and are flat plates standing from the wiring conductor. This is an upright terminal.
  • the gate signal terminal 14LG and the source signal terminal 14LS are plate-like standing terminals that are connected to the gate signal wiring conductor 12LG and the source signal wiring conductor 12LS and are erected from the wiring conductor.
  • the gate signal terminals (14HG, 14LG) are arranged close to and parallel to the pair of source signal terminals (14LG, 14LS), respectively. This arrangement has a desirable effect of reducing the parasitic inductance of the gate signal line.
  • the high-side power semiconductor device 13HT and the low-side power semiconductor device 13LT are controlled to be turned on exclusively.
  • the high-side power semiconductor device 13HT and the low-side power semiconductor device 13LT can be simultaneously turned on (grounded).
  • the positive electrode conductor 12H, the bridge conductor 12B, the negative conductor 12L, the gate signal conductors (12HG, 12LG) and the source signal conductors (12HS, 12LS) are formed on the surface.
  • Such an insulated wiring board 15 and each upright terminal can be obtained by placing an order with a ceramic substrate manufacturer or a sheet metal working manufacturer with a drawing.
  • each of the upright terminals (14H, 14H,. 14B, 14L, 14HG, 14HS, 14LS, and 14LS) are joined to predetermined positions of the surface wiring conductors 12H, 12B, 12L, 14HG, 14HS, 14LG, and 14LS of the insulating wiring board 15.
  • a positioning jig made of carbon or the like in order to accurately position each upright terminal.
  • the joining method is not limited to silver brazing. Soldering, bonding using a conductive adhesive, bonding using submicron conductor particles such as Ag and Cu, laser welding, solid phase (or liquid phase) diffusion bonding, and the like can also be used.
  • each power semiconductor device (13HT, 13LT) chip that has been sufficiently cleaned using a reduced pressure reflow device is replaced with a predetermined one of the positive electrode wiring conductor 12H and the bridge wiring conductor 12B. Solder to the position of. At this time, it is desirable to use a positioning jig made of carbon or the like in order to accurately position each power semiconductor device (13HT, 13LT) chip.
  • the bonding method is not limited to soldering, but bonding using a conductive adhesive, bonding using submicron conductor particles such as Ag and Cu, and solid phase (or liquid phase) diffusion bonding may also be used. it can.
  • the bonding process temperature is desirably a material that is 30 ° C. lower than the heat resistance temperature of the power semiconductor device (13HT, 13LT) and the heat resistance temperature of the bonding material used in the second step.
  • the surface electrode (source electrode, gate electrode) and the wiring conductors (12B, 12L, 12HG, 12HS, 12LG, 12LS) of each power semiconductor device (13HT, 13LT) using a wire bond apparatus are connected by bonding wires (18BT, 18HG, 18HS, 18LT, 18LG, 18LS) as an example of surface bonding means. Not only the bonding wire but also other surface connecting means such as a bonding ribbon and a lead frame may be used. Thus, the half bridge power semiconductor module 1 shown in FIG. 1A is completed.
  • each power semiconductor device (13HT, 13LT) chip can be bonded simultaneously using the same bonding material.
  • the upper limit of the bonding process temperature is the heat-resistant temperature of the power semiconductor device (13HT, 13LT).
  • each of the upright terminals is provided between the second step (FIG. 2B) and the third step (FIG. 2C).
  • An electroless Ni plating process is performed on the bonded insulating wiring board 15, and the surface of each wiring conductor (12 B, 12 L, 12 HG, 12 HS, 12 LG, 12 LS) and each upright terminal (14 H, 14 B, 14 L, 14 HG, 14HS, 14LS, and 14LS) can be added with a step of coating Ni plating.
  • the first benefit of the high-speed switching drive is to increase the conversion efficiency by reducing the switching loss of the power semiconductor device, but the second is that the switching frequency (or carrier frequency) can be increased without reducing the conversion efficiency.
  • the benefits of are more important in practice. This is because if the switching frequency is increased, the volume of large passive components such as coupling capacitors and reactors is reduced, which leads to reduction in the size and price of the power converter.
  • a power module in which one or a plurality of half bridge (power) circuits are housed in one package is widely used.
  • This half-bridge (power) circuit will be described simply. In this circuit, two power semiconductor device chips are connected in series in the forward direction, and the connection midpoint is used as an output terminal.
  • a large surge voltage (or jumping voltage) is generated at the moment of turning off the power semiconductor device that has been turned on, and switching loss increases.
  • the power semiconductor device is destroyed by this surge voltage.
  • In order to escape from this threat if a power semiconductor device having a higher breakdown voltage specification is adopted, conduction loss increases and manufacturing cost also increases.
  • FIG. 10 is a cross-sectional view of an essential part of a comparative example in which this electromagnetic method is applied to reduce the parasitic inductance inside the half-bridge power module 1000.
  • the half-bridge power module 1000 uses an insulating wiring board 115 having a two-layer insulating plate and a three-layer conductor plate structure. That is, the insulated wiring board 115 includes a first insulating plate 116 and a second insulating plate 121, and surface wiring conductors (112 H, 112 B, 112 L 1, 112 L 2) are provided on the surface of the first insulating plate 116, and the first insulating plate 116 is provided.
  • the intermediate wiring conductor 117 ⁇ / b> L is provided between the second insulating plate 121 and the thermal strain relaxation conductor 122 is provided on the back surface of the second insulating plate 121.
  • Connection conductors 120L1, 120L2 are embedded in openings that penetrate the first insulating plate.
  • the connecting conductor 120L1 connects the surface wiring conductor 112L1 and the intermediate wiring conductor 117L
  • the connecting conductor 120L2 connects the surface wiring conductor 112L2 and the intermediate wiring conductor 117L.
  • the high side terminal 114H is provided on the surface wiring conductor 112H
  • the low side terminal 114L is provided on the surface wiring conductor 112L1
  • the bridge terminal 114B is provided on the surface wiring conductor 112B.
  • the back electrode (drain electrode) of the high-side power semiconductor device (switching element) 113HT is bonded to the surface wiring conductor 112H, and the back electrode (drain electrode) of the low-side power semiconductor device (switching element) 113LT is bonded to the surface wiring conductor 112B. ing.
  • the surface electrode of the high side power semiconductor device 113HT is connected to the surface wiring conductor 112B through the bonding wire 118B.
  • the surface electrode of the low-side power semiconductor device 113LT is connected to the surface wiring conductor 112L2 via the bonding wire 118L.
  • the intermediate wiring conductor 117 ⁇ / b> L and the second insulating plate 121 are inserted between the first insulating plate 116 and the thermal stress relaxation conductor 122. Therefore, the thermal resistance of the insulating wiring board 115 increases as compared with a simple insulating board in which a conductor plate is attached to both surfaces of a single-layer insulating board widely used today. For this reason, there existed a problem that the heat dissipation of a power semiconductor device (113HT, 113LT) worsened, and junction temperature became high. The degree of influence on the thermal resistance of the second insulating plate 121 is greater than that of the intermediate wiring conductor 117L. This is because the thermal conductivity of the second insulating plate 121 is extremely low.
  • the main currents flowing through each of the positive electrode wiring conductor 12H and the high-side connection means (a plurality of bonding wires in FIG. 1A) 18BT are equal in magnitude, opposite in direction, and dispersed and closely parallel. Further, the main currents flowing through each of the bridge wiring conductor 12B and the plurality of bonding wires 18LT are equal in magnitude, and their directions are opposite and distributed in parallel and close to each other.
  • the bridge terminal 14B and the high side terminal 14H, and the bridge terminal 14B and the low side terminal 14L are arranged close to each other in parallel.
  • the main currents that flow through each of the high-side terminal 14H and the bridge terminal 14B are equal in magnitude, flow in the opposite direction and are distributed in close proximity to each other.
  • the main currents flowing through each of the low-side terminal 17L and the bridge terminal 14B have the same magnitude, and the directions of the main currents are reversed and dispersed, and flow in close proximity to each other.
  • the direction of the main current flowing through the positive electrode wiring conductor 12H and the direction of the main current flowing through the high side terminal 14H are substantially perpendicular.
  • the direction of the main current flowing in the negative electrode conductor 21L and the direction of the main current flowing in the low-side terminal 17L are substantially perpendicular.
  • the half-bridge power semiconductor module 1 in FIG. 1A can realize a parasitic inductance that is equal to or lower than that of the half-bridge power module 1000 in FIG.
  • the half-bridge power semiconductor module 1 of FIG. 1A includes a single-layer insulating plate 16, thereby realizing a single-layer insulation while realizing a parasitic inductance that is equal to or lower than that of the half-bridge power module 1000 of FIG. 10.
  • a thermal resistance equivalent to that of a conventional half-bridge power semiconductor module using an insulated wiring board having a plate can be achieved.
  • the reason why the half bridge power semiconductor module 1 of the first embodiment can achieve the same thermal resistance as the conventional half bridge power semiconductor module will be described in detail.
  • most of the Joule heat generated in the power semiconductor device propagates vertically toward a radiator coupled to the lower part of the insulating wiring substrate.
  • the sum of the thermal resistances of the members constituting this propagation path is the thermal resistance of the insulated wiring board.
  • the thermal resistance Rth_sub of the insulated wiring board shown in Equation (1) is the same as that of a conventional half-bridge power semiconductor module using an insulated wiring board having a single-layer insulating plate.
  • the thermal resistance Rth_sub of the comparative example (FIG. 10) can be expressed by Expression (2).
  • Rth_Cm and Rth_I2 are thermal resistances of the intermediate wiring conductor 117L and the second insulating plate 121, respectively.
  • Rth-sub Rth_C1 + Rth_I1 + (Rth_Cm + Rth_I2) + Rth_C2 (2)
  • the thermal resistance of the half-bridge power semiconductor module 1 of the first embodiment is the same as that of the intermediate wiring conductor 117L and the second resistance compared to the comparative example (FIG. 10). It can be said that the thermal resistance (Rth_Cm + Rth_I2) of the insulating plate 121 is reduced. Therefore, it is understood mathematically that it has excellent thermal performance.
  • the first reason is as follows. As shown in FIGS. 3A (a) and 3 (b), for example, when the high-side power semiconductor device 13HT is turned on, the main current ILH indicated by an arrow and a dotted line flows through the half-bridge power semiconductor module 1.
  • the main current ILH enters the module from the high side terminal 14H, flows through the positive wiring conductor 12H, turns back at the high side power semiconductor device 13HT, and passes from the bridge terminal 14B via the high side connection means (plural bonding wires) 18BT. Go out of the module.
  • the main current ILH having the same magnitude and the opposite direction spreads at almost all points including the main current terminals 14H and 14B, and the proximity position.
  • the configuration of the “close proximity antiparallel flow” of the main current (ILL) is achieved in almost the entire area of the main current flow path.
  • the parasitic inductance Ls generated in the flow path of the main current that flows when the high-side power semiconductor device 13HT is turned on can be ideally reduced electromagnetically.
  • the main current ILL shown in FIGS. 3A (c) and 3 (d) indicates the main current (circulating current) that flows when the diode built in the low-side power semiconductor device (switch) 13LT is in reverse conduction, and FIG. ) And (b) indicate the main current that flows when the low-side power semiconductor device (switch) 13LT is turned on, and the main current ILH illustrated in FIGS. 3B (c) and 3 (d) indicates the high-side power semiconductor device.
  • the main current (circulating current) that flows when the diode built in 13HT is reverse conducting is shown.
  • the main currents (ILH, ILL) are thus expanded to achieve “close proximity anti-parallel flow” and parasitic inductance generated in the main current flow path. It can be said that Ls is ideally reduced electromagnetically.
  • the close antiparallel flow is realized in units of the high side region and the low side region. It can be said that close antiparallel flow is achieved even in the transient operation state (the moment of turn-on and turn-off) that shifts to the steady operation state.
  • close antiparallel flow shown in FIGS. 3B (a) to 3 (d) occurs simultaneously. More precisely, a transition occurs in which the close antiparallel flow in FIGS. 3B (a) and (b) decreases while the tangential antiparallel flow in FIGS. 3B (c) and (d) increases.
  • the main current (ILL) indicates the flow of the main current (load current) when the low-side power semiconductor device 113LT is turned on.
  • the main current (ILL) is input to the power module from the bridge terminal 114B, and the surface wiring conductor 112B, the low-side power semiconductor device 113LT, the bonding wire 118L, the surface wiring conductor 112L2, the connection conductor 120L2, the intermediate wiring conductor 117L, the connection conductor 120L1, And output from the low-side terminal 114L via the surface wiring conductor 112L1.
  • the main current (ILL) flowing on the front surface side of the insulating substrate 115 and the main current (ILL) flowing on the back surface side are opposite to each other.
  • the main current has the effect of “close proximity anti-parallel flow”, a low parasitic inductance Ls can be realized.
  • the main current (ILL) flows only in the intermediate wiring conductor 117L. Therefore, since there is no effect of the “close proximity antiparallel flow” of the main current, a large parasitic inductance Ls is generated in the second section G2.
  • the main current (ILH) is input to the power module from the high side terminal 114H, and is output from the bridge terminal 114B via the surface wiring conductor 112H, the high side power semiconductor device 113HT, the bonding wire 118B, and the surface wiring conductor 112B.
  • the main current (ILH) does not flow through the intermediate wiring conductor 117L at all, and there is no “proximity antiparallel flow” effect. That is, when the herside semiconductor device 113H is turned on, the current path (114H, 112H, 113HT, 118B, 112B, 114B) of the main current (ILH) has a high parasitic inductance Ls.
  • the second section G2 has a large parasitic inductance.
  • the parasitic inductance Ls can be effectively reduced as compared with the comparative example under any load condition.
  • the second reason why a low parasitic inductance can be realized is that the flow path of the main current is shorter than that of the comparative example.
  • the comparative example (FIG. 10)
  • the flow path of the main current becomes long. Since the short current flow path has an effect of reducing the parasitic inductance, the first embodiment can make the parasitic inductance smaller than that of the comparative example.
  • the effect that the dimension of a module can be made small is also acquired by making the flow path of the main current shorter than the comparative example.
  • the third reason why a low parasitic inductance can be realized is that the distance between two main currents flowing in antiparallel (the forward current and the backward current) is narrower than that of the comparative example.
  • the two main currents of the comparative example (FIG. 10) sandwich the insulating plate 116.
  • the two main currents of the first embodiment (FIG. 1A (b)) do not sandwich the insulating plate 16.
  • two main currents forward current and return current
  • this proximity effect can make the parasitic inductance smaller than that of the comparative example.
  • the second embodiment is an example in which the present invention is applied to a half-bridge power semiconductor module 2 widely used in a DC-DC converter called a step-down chopper or a step-up chopper, one of which is a diode and the other is a transistor. .
  • FIG. 4A (a) is a plan view of the half-bridge power semiconductor module 2
  • FIG. 4A (b) is a cross-sectional view taken along the line AA ′ of FIG. 4A (a).
  • FIG. 4B is a cross-sectional view taken along the line BB ′ in FIG. 4A (a).
  • 4B (a) is a cross-sectional view taken along the line C-C ′ of FIG. 4A (a)
  • FIG. 4B (b) is a circuit representation of the half-bridge power semiconductor module 2.
  • the half-bridge power semiconductor module 2 includes a high-side power semiconductor device (switch) 13HD on the high side and a high-speed reflux power diode 13LD on the low side.
  • the high-speed reflux power diode 13LD is a Schottky diode or a high-speed pn diode.
  • the back electrode (cathode electrode) of the high-speed reflux power diode 13LD is die-bonded to the surface of the bridge wiring conductor 12B with solder or the like.
  • the surface electrode (anode electrode) of the high-speed reflux power diode 13LD is connected to the low-side terminal 14L by low-side connection means (a plurality of bonding wires in FIG. 4A (a)) 18LD.
  • connection means such as a bonding ribbon or a lead frame may be used for the low side connection means 18LD.
  • the high-side power semiconductor device (switch) 13HT may be a unipolar switch or a bipolar switch that does not include a reverse conducting diode.
  • the half-bridge power semiconductor module 2 includes an insulating wiring board 15 having the same single-layer insulating plate 16 as the half-bridge power semiconductor module 1. Since the high-speed reflux power diode 13LD does not have a gate electrode, the insulated wiring board 15 does not have a low-side gate signal wiring conductor (12LG) and a source signal wiring conductor (12LS). Except for this point, the insulated wiring board 15 has the same configuration as the wiring board 15 of FIG. 1A (a). The half-bridge power semiconductor module 2 also does not have low-side bonding wires (18LG, 18LS) and gate / source signal terminals (14LG, 14LS).
  • the positive electrode of the DC power source is connected to the high side terminal 14H
  • the negative electrode of the DC power source is connected to the low side terminal 14L
  • the energy storage is connected in series between the bridge terminal 14B and the low side terminal 14L.
  • Coil and smoothing capacitor are connected. The stepped-down DC voltage is output from both ends of the smoothing capacitor.
  • the half-bridge power semiconductor module 2 of FIGS. 4A and 4B can be manufactured by the same method as the manufacturing method of the first embodiment described with reference to FIGS. 2 (a) to 2 (c).
  • the insulating wiring board 15 in FIGS. 2A to 2C is replaced with the insulating wiring board 15 having the configuration shown in FIG. 4A, and the low-side power semiconductor device (switch) 13LT is replaced with the high-speed reflux power diode 13LD.
  • the wire 18LT is replaced with the bonding wire 18LD, and the wiring conductors (12LG, 12LS), the bonding wires (18LG, 18LS), and the signal terminals (14LG, 14LS) are deleted.
  • the main current (load current) ILH that flows when the high-side power semiconductor device 13H is turned on is the same as that shown in FIGS. 3A (a) and (b), and has the same effect as that described in the first embodiment. can get.
  • a commutation main current (return current) ILL as shown by a broken line in FIG. 4A flows in the low-side region including the high-speed reflux power diode (low-side power semiconductor device) 13LD. .
  • the flow of this commutation main current (return current) ILL is close antiparallel flow as in FIGS. 3A (c) and 3 (d), and it can be seen that the parasitic inductance is also reduced in the low side region.
  • the main currents (ILH, ILL) shown by the broken lines in FIGS. 3A, 3B, and 4A are the high-side region and the low-side region.
  • the effect of reducing the parasitic inductance is undeniably exhibited.
  • an effect is obtained that the surge voltage of the high-side power semiconductor device 13H at the moment of turn-off becomes small. Further, it is possible to reduce the current and voltage ringing that occurs in the main circuit at the moment of turn-on or turn-off.
  • the power semiconductor device (switch) has a high-speed reflux power diode FWD (Schottky diode or high-speed pn diode). May need to be installed in antiparallel.
  • FWD Schottky diode or high-speed pn diode
  • FWD Schottky diode or high-speed pn diode
  • At least one of a high-side power semiconductor device and a low-side power semiconductor device includes a power switching element (13HT, 13LT) and a power diode for reflux (13HD, 13LD) connected in antiparallel to the power switching element. ). If the power switching element (13HT, 13LT) incorporates a reverse conducting diode, the rated operating voltage of the power diode (13HD, 13LD) is the operation of the built-in reverse conducting diode in order to achieve the intended purpose. It is assumed that the power diode is selected to be sufficiently lower than the voltage.
  • FIG. 5 shows the configuration of the half-bridge power semiconductor module 3 according to the third embodiment.
  • FIG. 5A is a plan view of the half-bridge power semiconductor module 3
  • FIG. 5B is a plan view of the insulating wiring board 15 used in FIG. 5A.
  • c) is a circuit representation of the half-bridge power semiconductor module 3.
  • the cross-sectional structure taken along line A1-A1 ′ and line A2-A2 ′ drawn in FIG. 5A is substantially the same as the AA ′ cross-sectional view in FIG. 4A (b), and FIG.
  • the cross-sectional structure taken along line B1-B1 ′ and line B2-B2 ′ in FIG. 4 is substantially the same as the cross-sectional view of FIG.
  • the half-bridge power semiconductor module 3 is formed by bridge-connecting a high-side region and a low-side region that are built on an insulating wiring substrate 15 having a single insulating layer (single layer). Has a basic configuration.
  • a high side power semiconductor device (switch) 13HT and a high side power semiconductor device (diode) 13HD which are connected in reverse parallel are arranged.
  • the back electrodes (drain electrode, cathode electrode) of the high-side power semiconductor device (switch) 13HT and the high-side power semiconductor device (diode) 13HD are electrically and mechanically soldered or the like at predetermined positions of the positive electrode wiring conductor 12H. It is joined.
  • the main surface electrodes (drain electrode, cathode electrode) of the high side power semiconductor device (switch) 13HT and the high side power semiconductor device (diode) 13HD are bridge terminals 14B via high side connection means 18BT, 18BD such as bonding wires. Wired to the instep.
  • the positive electrode wiring conductor 12H is divided by the slit 26H into a switch region 12H (T) where the high-side power semiconductor device (switch) 13HT is placed and a diode region 12H (D) where the high-side power semiconductor device (diode) 13HD is placed. Has been.
  • a low-side power semiconductor device (switch) 13LT and a low-side power semiconductor device (diode) 13LD which are connected in reverse parallel are arranged.
  • the back electrodes of the low-side power semiconductor device (switch) 13LT and the low-side power semiconductor device (diode) 13LD are electrically and mechanically joined to predetermined positions of the bridge wiring conductor 12B with solder or the like.
  • the main surface electrodes (drain electrode, cathode electrode) of the low-side power semiconductor device (switch) 13LT and the low-side power semiconductor device (diode) 13LD are connected to the negative electrode terminal 14L via low-side connection means 18LT, 18LD such as bonding wires. It is connected to.
  • the bridge wiring conductor 12B is divided by the slit 26B into a switch region 12B (T) where the low-side power semiconductor device (switch) 13LT is placed and a diode region 12B (D) where the low-side power semiconductor device (diode) 13LD is placed. Yes.
  • the slit 26H has a center line of the main current flowing in one direction through the positive electrode conductor 12H (T) (or 12H (D)) and the high-side connection means (a plurality of bonding wires in the drawing) 18HT (or 18HD).
  • the barycentric line of the main current flowing in the reverse direction can be brought close (or coincident), and the parasitic inductance in the high side region can be further reduced.
  • the slit 26B is close to the center line of the load current flowing through the bridge wiring conductor 12B (T) (or 12B (D)) and the center line of the reverse load current flowing through the plurality of bonding wires 18LT (or 18LD). (Or match), and the parasitic inductance in the low side region can be further reduced.
  • FIGS. 1A and 1B or FIGS. 4A and 4B Other structural members are the same as those in FIGS. 1A and 1B or FIGS. 4A and 4B, and a description thereof will be omitted.
  • the manufacturing process of the half bridge power semiconductor module 3 according to the third embodiment is not different from the manufacturing process of the half bridge power semiconductor module 1 described with reference to FIG.
  • the half-bridge power semiconductor module 3 according to the third embodiment has a configuration in which various wiring conductors and thermal strain relaxation conductors 22 are pasted on both surfaces of a single-layer insulating plate 16 as in the first and second embodiments.
  • An insulated wiring board 15 is provided. Therefore, the thermal resistance is lower than that of the insulated wiring board 115 of the comparative example (FIG. 10) composed of two layers of insulating plates and three layers of conductors, and a thermal resistance that is exactly the same as that of the conventional power semiconductor module is realized.
  • FIG. 6A to 6D indicate the flow of main currents (ILH, ILL) that flow in the steady operation state of the half-bridge power semiconductor module 3 according to the third embodiment. That is, FIG. 6A shows the main current (ILH) that flows when the high-side power semiconductor device (switch) 13HT is turned on, and FIG. 6B shows the low-side power diode 13LD in reverse conduction (switching). 6C shows the main current (ILL) that flows when the low-side power semiconductor device (switch) 13LT is turned on, and FIG. 6C shows the main current (ILL) that flows when the low-side power semiconductor device (switch) 13LT is turned on.
  • FIG. 6A shows the main current (ILH, ILL) that flows when the high-side power semiconductor device (switch) 13HT is turned on
  • FIG. 6B shows the low-side power diode 13LD in reverse conduction (switching).
  • 6C shows the main current (ILL) that flows when the low-side power semiconductor device (sw
  • d) shows the main current (ILH) that flows when the high-side power diode 13HD is reverse conducting (commutated).
  • the half-bridge power semiconductor module 3 achieves close antiparallel flow conditions in all four basic steady-state operating conditions, whether on the insulated wiring board 15 or on the main terminals (14H, 14B, 14L). It is confirmed that
  • the third embodiment simultaneously reduces the parasitic inductance and the thermal resistance inside the power module.
  • the main current ILH (FIG. 6A) decreases while the main current ILL of the power diode 13LD in FIG. 6B (FIG. 6B). So that the main currents (ILH, ILL) flow simultaneously. Even in such a transient state, each of the main currents (ILH, ILL) achieves close antiparallel flow in the high-side and low-side regions. For this reason, the parasitic inductance is reduced even in a transient state, and as a result, an effect of suppressing the generation of a surge voltage applied to the high-side power semiconductor device (switch) 13HT can be achieved.
  • the main current ILL decreases while the main current ILH of the power diode 13HD (FIG. 6D) increases.
  • the main currents (ILH, ILL) flow simultaneously. Even in such a transient state, each of the main currents (ILH, ILL) achieves close antiparallel flow in the high-side and low-side regions. For this reason, the parasitic inductance is reduced, and as a result, the effect of suppressing the generation of a surge voltage applied to the low-side power semiconductor device (switch) 13LT can be achieved.
  • the parasitic inductance is kept low even when the power semiconductor devices (switches) 13HT and 13LT are turned on. That is, in the third embodiment half bridge power semiconductor module 3, the parasitic inductance is suppressed to be low both at the moment when the power semiconductor devices (switches) 13HT and 13LT are turned on and at the moment when they are turned off. For this reason, current ringing and voltage ringing caused by a sudden change in the parasitic inductance and the main current can be suppressed.
  • FIG. 7A is a plan view showing a configuration of a half-bridge power semiconductor module 3-1 according to the first modification
  • FIG. 7B is an insulated wiring used in the half-bridge power semiconductor module 3-1
  • 2 is a plan view of a substrate 15.
  • FIG. The cross-sectional structure of the main part is basically the same as that shown in FIGS. 1A (b), 1A (c), and 1B (a), and is not shown. Further, the circuit representation diagram is also the same as FIG.
  • the first difference is that the arrangement of the low-side power semiconductor device (switch) 13LT and the low-side power semiconductor device (diode) 13LD is switched. By switching the positions, the arrangement on the high side and the low side is substantially symmetrical with respect to the input / output terminals (14H, 14B, 14L). For this reason, according to the modification 1, compared with the half bridge power semiconductor module 3, the effect that the total balance of the parasitic inductance of a high side and a low side can be taken favorably is acquired.
  • the low-side gate signal terminal 14LG and the source signal terminal 14LS move to the lower part, and a space above the bridge wiring conductor 12B (D) is vacated.
  • the advantage that the vertical dimension of the insulated wiring board (module) 15 can be made small arises.
  • Half-bridge power semiconductor modules are often used for applications that continuously output power pulses of the same polarity, such as a DC-DC converter that performs PWM modulation and a PWM inverter that outputs a sine wave waveform.
  • a DC-DC converter that performs PWM modulation
  • a PWM inverter that outputs a sine wave waveform.
  • the operation of turning on or off the switch on one side (for example, high side) and commutating to the diode on the other side (for example, low side) is repeated.
  • the parasitic inductance of the half-bridge power semiconductor module 3 (FIG. 5) of the third embodiment is greater than that of the half-bridge power semiconductor module 3-1 (FIG. 7) of the first modification.
  • the best embodiment and its modification should be selected according to the application. This guideline applies in common to the entire embodiment.
  • FIG. 8A and 8B show the structure of the half-bridge power semiconductor module 4 according to the fourth embodiment.
  • the half-bridge power semiconductor module 4 is an example in which the layout of the first embodiment (FIGS. 1A and 1B) is changed, but the layout of the modules of the second and third embodiments can be changed based on the same idea. I want to refuse that first.
  • 8A (a) is a plan view
  • FIG. 8B (a) is a cross-sectional view taken along line AA ′ in FIG. 8A (a)
  • FIG. 8B (b) is a line segment B in FIG. 8A (a).
  • 8B (c) is a cross-sectional view taken along line CC ′ in FIG. 8A (a)
  • FIG. 8B (d) is a line DD ′ in FIG. 8A (a). It is sectional drawing cut
  • FIG. 8A (b) is a plan view of the insulated wiring board 15 alone. Since the circuit representation is the same as FIG. 1B (b), drawing is omitted. 8 with the same symbols as those in FIG. 1 are the same as those in FIG. 1, and therefore the description thereof will be omitted or only a brief description will be given.
  • the insulated wiring board 15 is provided with various wiring conductors (the positive wiring conductor 12H, the bridge wiring conductor 12B, the negative wiring conductors 12L, 12HG, 12HS, 12LG, and 12LS) attached to the surface of the insulating plate 16 and the back surface of the insulating board 16. It is a single-layer insulated wiring board provided with the affixed heat-strained wiring conductor 22. As shown in FIG. 8A (b), the bridge wiring conductor 12B is branched into a high side region and a low side region.
  • Each of the high-side power semiconductor device (switch) 13HT and the low-side power semiconductor device (switch) 13LT includes a reverse conducting diode.
  • the back surface of the high-side power semiconductor device (switch) 13HT is joined to the positive wiring conductor 12H, and the back surface of the low-side power semiconductor device (switch) 13LT is joined to the bridge wiring conductor 12B.
  • the bridge terminal 14B is an upright terminal and is joined to the bridge wiring conductor 12B in the high side region and the low side region.
  • the high side terminal 14H is an upright terminal, is joined to the positive electrode conductor 12H, is close to the bridge terminal 14B, and is located between the bridge terminal 14B and the high side power semiconductor device (switch) 13HT.
  • the low side terminal 14L is an upright terminal, is joined to the negative electrode conductor 12L, is close to the bridge terminal 14B, and is located between the bridge terminal 14B and the low side power semiconductor device (switch) 13LT.
  • the high side connection means 18BT connects the surface electrode (source or emitter electrode) of the high side power semiconductor device (switch) 13HT and the instep of the upright bridge terminal 14B.
  • the low side connection means 18LT connects the surface electrode (source or emitter electrode) of the low side power semiconductor device (switch) 13LT and the instep of the standing low side terminal 14L.
  • the half-bridge power semiconductor module 4 according to the fourth embodiment can be manufactured by the manufacturing process described with reference to FIG. 2, the description of the manufacturing process is omitted.
  • the half-bridge power semiconductor module 4 As shown in FIGS. 8B (a) to 8 (d), the half-bridge power semiconductor module 4 according to the fourth embodiment has an insulating structure in which various wiring conductors and thermal strain relaxation conductors 22 are attached to both surfaces of a single-layer insulating plate 16. A wiring board 15 is provided. Therefore, the thermal resistance is lower than that of the insulated wiring board 115 of the comparative example (FIG. 10) consisting of two layers of insulating plates and three layers of conductors, and the thermal resistance is exactly the same as that of the conventional power semiconductor module. I can say that.
  • 9A to 9D indicate the main currents (ILH, ILL) that flow in the four steady-state operating states of the half-bridge power semiconductor module 4. It can be seen that the half-bridge power semiconductor module 3 satisfies the condition of close antiparallel flow on the insulated wiring board 15 and the main terminals 14H, 14B, and 14L in all steady operation states. Therefore, it can be said that the half bridge power semiconductor module 4 according to the fourth embodiment achieves a low parasitic inductance equivalent to that of the half bridge power semiconductor module 1 of the first embodiment.
  • the parasitic inductance of the main circuit Since the parasitic inductance of the main circuit is reduced, the surge voltage generated at the moment when the internal power semiconductor device (switch) is turned off can be significantly reduced. Furthermore, current ringing and voltage ringing caused by a sudden change in the parasitic inductance and the main current can be suppressed.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Inverter Devices (AREA)
  • Power Conversion In General (AREA)

Abstract

 ハーフブリッジパワー半導体モジュール1は、正極配線導体12H、ブリッジ配線導体12B、及び負極配線導体21Lと、を備えた絶縁配線基板15を有する。正極配線導体12H及びブリッジ配線導体12Bの上に、ハイサイドパワー半導体装置13HT及びローサイドパワー半導体装置13LTの裏面電極が接合されている。ハイサイドパワー半導体装置13HT及びローサイドパワー半導体装置13LTの表面電極は、接続手段18BT、18LTを介して、ブリッジ配線導体12B及び負極配線導体21Lに接続されている。正極配線導体12H及びブリッジ配線導体を流れる主電流と接続手段18BT及び18LTを流れる主電流が近接逆平行通流の関係にある。

Description

ハーフブリッジパワー半導体モジュール及びその製造方法
 本発明は、熱抵抗を増大させることなく、主電流の経路に生じる寄生インダクタンスを顕著に低減できる高密度ハーフブリッジパワー半導体モジュール及びその製造方法に関する。
 2つのパワー半導体装置を直列に接続して、その接続中点を出力端子にしたハーフブリッジ回路を、1パッケージ内に収納したハーフブリッジパワー半導体モジュール(以下、パワーモジュールと略称する場合がある)が広く知られている(特許文献1及び2参照)。特許文献1及び2では、絶縁板の表面側導体を流れる主電流の向きと絶縁板の裏面側導体を流れる主電流の向きを逆向きする「近接逆平行通流」配置にしてパワーモジュールの寄生インダクタンスを低減させている。
特開2002-112559号 特開2002-373971号
 しかしながら、特許文献1及び2のパワーモジュールでは、内部で発生した熱を絶縁板の裏面側から放熱するために裏面側導体の裏面側に更に他の絶縁基板を設ける構造になるため、パワーモジュールの熱抵抗が増大してしまうという問題があった。この問題は冷却の方式が水冷の場合にはより深刻になる。
 本発明は、上記課題に鑑みてなされたものであり、熱抵抗を増大させることなく、主電流の経路に生じる寄生インダクタンスを低減できる高密度ハーフブリッジパワー半導体モジュールの構造及びその製造方法を提供することを目的としている。
 本発明の一態様に係わるハーフブリッジパワー半導体モジュールは、1枚の絶縁板の上或いはその上方に互いに電気的に絶縁して配置された、正極配線導体、ブリッジ配線導体、及び負極配線導体とを備えた絶縁配線基板を有する。正極配線導体及びブリッジ配線導体の上に、それぞれハイサイドパワー半導体装置及びローサイドパワー半導体装置の裏面電極が接合されている。ブリッジ配線導体の上には起立型ブリッジ端子が接合されている。起立型ハイサイド端子はハイサイド半導体装置と起立型ブリッジ端子の間に位置しかつ正極配線導体の上に接合されている。起立型ローサイド端子はローサイド半導体装置と起立型ブリッジ端子の間に位置しかつ負極配線導体の上に接合されている。少なくとも起立型ブリッジ端子と起立型ハイサイド端子、起立型ブリッジ端子と起立型ローサイド端子の各々は近接平行配置されている。ハイサイドパワー半導体装置及びローサイドパワー半導体装置の表面電極は、ハイサイド接続手段及びローサイド接続手段を介して、起立型ブリッジ端子及び起立型ローサイド端子に接続されている。
図1A(a)は、第1実施形態に係わるハーフブリッジパワー半導体モジュール1の構造を示す平面図であり、図1A(b)は、図1A(a)のA-A’切断面に沿った断面図であり、図1A(c)は、図1A(a)のB-B’切断面に沿った断面図である。 図1B(a)は、図1A(a)のC-C’切断面に沿った断面図であり、図1B(b)は、ハーフブリッジパワー半導体モジュール1の回路表現図である。 図2(a)~図2(c)は、図1のハーフブリッジパワー半導体モジュール1の製造方法に係わる第1工程~第3工程をそれぞれ説明する平面図である。 図3A(a)及び(b)は、図1のハイサイドパワー半導体装置(スイッチ)13HTがターンオンしたときに流れる主電流ILHを示し、図3A(c)及び(d)は、図1のローサイドパワー半導体装置(スイッチ)13LTの内蔵ダイオードに流れる主電流(環流電流)ILLを示す。 図3B(a)及び(b)は、図1のローサイドパワー半導体装置(スイッチ)13LTがターンオンしたときに流れる主電流ILLを示し、図3B(c)及び(d)は、図1のハイサイドパワー半導体装置(スイッチ)13HTの内蔵ダイオードに流れる主電流(環流電流)ILHを示す。 図4A(a)は、第2施形態に係わるハーフブリッジパワー半導体モジュール2の構造を示す平面図であり、図4A(b)は、図4A(a)のA-A’切断面に沿った断面図であり、図4A(c)は、図4A(a)のB-B’切断面に沿った断面図である。 図4B(a)は、図4A(a)のC-C’切断面に沿った断面図であり、図4B(b)は、ハーフブリッジパワー半導体モジュール2の回路表現図である。 図5(a)は、第3施形態に係わるハーフブリッジパワー半導体モジュール3の構造を示す平面図であり、図5(b)は、図5(a)の絶縁配線基板15の構造を示す平面図であり、図5(c)は、ハーフブリッジパワー半導体モジュール3の回路表現図である。 図6(a)は、図5のハイサイドパワー半導体装置(スイッチ)13HTがターンオンしたときに流れる主電流ILHを示し、図6(b)は、図5のローサイドパワー半導体装置(ダイオード)13LTに流れる主電流(環流電流)ILLを示し、図6(c)は、図5のローサイドパワー半導体装置(スイッチ)13LTがターンオンしたときに流れる主電流ILLを示し、図6(d)は、図5のハイサイドパワー半導体装置(ダイオード)13HDに流れる主電流(環流電流)ILHを示す。 図7(a)は、第3施形態の変形例に係わるハーフブリッジパワー半導体モジュール3-1の構造を示す平面図であり、図7(b)は、図7(a)の絶縁配線基板15の構造を示す平面図である。 図8A(a)は、第4施形態に係わるハーフブリッジパワー半導体モジュール4の構造を示す平面図であり、図8A(b)は、図8A(a)の絶縁配線基板15の構造を示す平面図である。 図8B(a)は、図8A(a)のA-A’切断面に沿った断面図であり、図8B(b)は、図8A(a)のB-B’切断面に沿った断面図であり、図8B(c)は、図8A(a)のC-C’切断面に沿った断面図であり、図8B(d)は、図8A(a)のD-D’切断面に沿った断面図である。 図9(a)は、図8Aのハイサイドパワー半導体装置(スイッチ)13HTがターンオンしたときに流れる主電流ILHを示し、図9(b)は、図8Aのローサイドパワー半導体装置(スイッチ)13LTの内蔵ダイードに流れる主電流(環流電流)ILLを示し、図9(c)は、図8Aのローサイドパワー半導体装置(スイッチ)13LTがターンオンしたときに流れる主電流ILHを示し、図9(d)は、図8Aのハイサイドパワー半導体装置(スイッチ)13HTの内蔵ダイードに流れる主電流(環流電流)ILHを示す。 図10は、比較例に係わるハーフブリッジパワーモジュール1000の構造を示す要部断面図である。
 以下、実施形態及びその変形例を複数の図面を参照して説明する。ただし、以下では、ハーフブリッジパワー半導体モジュールの構成を模式的に説明するが、これらの模式図では理解を容易にするために、厚さと平面寸法との関係や各層の厚さの比率等は誇張して描いている。また原則として同一部材には同一符号を付して再度の説明は省略する。
(第1実施形態)
 図1A、図1B、図2を参照して、第1実施形態に係わるハーフブリッジパワー半導体モジュール1の構造を説明する。図1A(a)は平面図であり、図1A(b)は図1A(a)のA-A’切断線に沿った断面図、図1A(c)は図1A(a)のB-B’切断線に沿った断面図、図1B(a)は図1A(a)のC-C’切断線に沿った断面図である。図1B(b)は、ハーフブリッジパワー半導体モジュール1の回路表現図である。図2(a)~(c)はハーフブリッジパワー半導体モジュール1の主要な製造工程を示す平面図である。
 ハーフブリッジパワー半導体モジュール1は、積層構造を有する絶縁配線基板15と、絶縁配線基板15の表面に、互いに電気的に絶縁して配置されたハイサイドパワー半導体装置(スイッチ)13HT及びローサイドパワー半導体装置(スイッチ)13LTと、ブリッジ端子14Bと、ハイサイド端子14Hと、ローサイド端子14Lと、ハイサイドパワー半導体装置(スイッチ)13HTとブリッジ端子14Bとを接続するハイサイド接続手段18BTと、ブリッジ端子14Bとローサイドパワー半導体装置(スイッチ)13LTを接続するローサイド接続手段18LTと、を備える。
 ハイサイド接続手段18BT及びローサイド接続手段18LTの一例は、図1に示したように、ボンディングワイヤーであるが、ボンディングリボンやリードフレームなど他の接続手段を用いることができる。ここで、電気抵抗及び寄生インダクタンスを極力軽減する観点から、加工上の制約、機械的強度、長期疲労耐性が損なわれない限りにおいて、接続手段18BT、18LTは可能な限り、断面積が大きく、かつ、表面積が大きく、対地高が低く、(ボンディングワイヤーの場合)本数が多く、なるように最適化される。
[絶縁配線基板15]
 絶縁配線基板15は、1枚の絶縁板16と、絶縁板16の表面に互いに電気的に絶縁して配置された複数の配線導体(12H、12B、12L、12HG、12HS、12LG、12LS)と、を備える。複数の配線導体には、正極配線導体12H、ブリッジ配線導体12B、負極配線導体12L、ゲート信号配線導体(12HG、12LG)、ソース信号配線導体(12HS、12LS)が含まれる。これら各配線導体は絶縁板16の表面上に直接銅接合法あるいは活性金属接合法などで接合されている。
 図2(a)は絶縁配線基板15の平面図である。図1A(a)及び図2(a)に示すように、負極配線導体12Lは、絶縁板16の主面の法線方向から見て、空隙を介してブリッジ配線導体12Bに包囲されている。負極配線導体12Lにはローサイド端子14Lが接合されている。正極配線導体12Hとブリッジ配線導体12Bの境界部(図2(a)参照)には、それぞれの領域に相互に突起しあう凸部が設けられている。正極配線導体12Hの凸部にはハイサイド端子14Hが、ブリッジ配線導体12Bの凸部にはブリッジ端子14Bが接合されている。
 図2(a)に示すように、正極配線導体12Hの凸部の深さ(x)と、この凸部先端と負極配線導体12Lとの水平距離(y)、負極配線導体12Lの長さ(z)は絶縁配線基板15の重要な設計パラメータである。x、y、zは、その合算値(x+y+z)が最小になるように、与えられた要件の基で設計される。ブリッジ端子14Bは水平距離(y)の中点に配置される。また、y=0とする設計も可能である。
 絶縁配線基板15は、パワーモジュールの製造工程の途中で起こる熱応力による基板の反りを防止する観点から、絶縁板16の裏面に添付された熱歪み緩和導体22を備えることが望ましい。
 絶縁板16は、例えば、窒化ケイ素(SiN)、窒化アルミニウム(AlN)、アルミナ等のセラミック板、或いは、ベースプレートに貼付した絶縁耐圧性樹脂シートからなる。絶縁板16の熱抵抗を極力軽減するために、絶縁板16の厚みは絶縁耐圧と機械的強度、長期疲労耐性の満足する最小の厚みに設定することが望ましい。たとえば、1.2kVの瞬時耐圧が求められる場合、絶縁板16の厚みは0.2~1.5mmの範囲である。具体的に、SiN板の場合、機械的強度の考慮しつつ、0.31mm位の薄さが実施可能である。
 上記の表面の各配線導体(12H、12B、12L、12HG、12HS、12LG、12LS)は、平板状の形状を有し、例えば、CuやAlなどの金属板片からなり、耐酸化性を持たせるために表面がNiめっきされていることが望ましい。ブリッジ端子14B、ハイサイド端子14H、及びローサイド端子14Lについても、表面がNiめっきされていることが望ましい。
 [ハイサイドパワー半導体装置13HT及びローサイドパワー半導体装置13LT]
 第1実施形態において、図1A(c)に示すように、ハイサイドパワー半導体装置13HT及びローサイドパワー半導体装置13LTの各々は、逆導通ダイオードを内蔵するユニポーラ型パワースイッチング素子、たとえば、MOSFETや接合FETなどである。ハイサイドパワー半導体装置13HT及びローサイドパワー半導体装置13LTの各々は、表面電極と裏面電極との間が導通する状態(オン状態)と、遮断された状態(オフ状態)とを切り替えるための制御信号(ゲート信号)が入力されるゲート電極を有する。
 ハイサイドパワー半導体装置13HTの表面には表面電極(ソース電極)が形成され、裏面には裏面電極(ドレイン電極)が形成されている。裏面電極は、はんだなどで正極配線導体12Hにオーミック接続(以後、単に「接続」と略す)されている。一方、ハイサイドパワー半導体装置13HTの表面電極はハイサイド接続手段18BT(例えば、図1Aでは複数のボンディングワイヤー)を介して、ブリッジ端子14Bに接続されている。
 同様に、ローサイドパワー半導体装置13LTにも表面電極(ソース電極)と裏面電極(ドレインまたはコレクタ電極)が形成されている。裏面電極は、はんだなどでブリッジ配線導体12Bに接続されている。一方、ローサイドパワー半導体装置13LTの表面電極は、ローサイド接続手段18BT(例えば、図1Aでは複数のボンディングワイヤー)を介して、ローサイド端子14Lに接続されている。
 更に、各半導体装置(13HT、13LT)表面に配置されたゲート電極は、ゲート信号接続手段18HG、18LG(図1Aでは一例としてボンディングワイヤー)を介して、ゲート信号配線導体12HG、12LG(またはゲート信号端子14HG、14LG)を接続されている。同様に、各半導体装置(13HT、13LT)表面のソース電極は、ソース信号接続手段18HS、18LS(図1では一例としてボンディングワイヤー)を介して、ソース信号配線導体12HS、12LS(またはソース信号端子14HS、14LS)に接続されている。なお、ゲート信号接続手段及びソース信号接続手段として、ボンディングワイヤーの他に、ボンディングリボンやリードフレームを用いることができる。
[ブリッジ端子14B、ハイサイド端子14H、ローサイド端子14L]
 ブリッジ端子14B、ハイサイド端子14H、ローサイド端子14L、ゲート信号端子14HG、14LG、ソース信号端子14HS、14LSの各端子は絶縁配線基板15の表面から垂直に起ち上っている起立型端子である。繰り返しになるが、図1A(b)、(c)及び図1B(a)の断面図を参照すれば分かるように、各端子の要部断面はL字型をしている。ブリッジ端子14Bは、ブリッジ配線導体12Bに接続され、ブリッジ配線導体12Bから起立している。同様にハイサイド端子14Hとローサイド端子14Lは、それぞれ正極配線導体12H、負極配線導体12Lに接続され、正極配線導体12H、負極配線導体12Lから起立している。ブリッジ端子14Bは「起立型ブリッジ端子」に相当し、ハイサイド端子14Hは「起立型ハイサイド端子」に相当し、ローサイド端子14Lは「起立型ローサイド端子」に相当し、ゲート信号端子14HG、14LGは「起立型ゲート信号端子」に相当し、ソース信号端子14HS、14LSは「起立型ソース信号端子」に相当する。
 ハイサイド端子14Hは、ハイサイドパワー半導体装置13HTとブリッジ端子14Bの間に配置されていて、ブリッジ端子14Bに対して近接し且つ平行に配置さている。ローサイド端子14Lは、ローサイドパワー半導体装置13LTとブリッジ端子14Bの間に配置されていて、ブリッジ端子14Bに対して近接し且つ平行に配置さている。ハイサイド端子14Hとブリッジ端子14Bの間、及びブリッジ端子14Bとローサイド端子14Lの間に、放電防止と接触防止の観点から、絶縁部材(図示せず)を挟持することが望ましい。
 図2(c)に示すように、ハイサイドパワー半導体装置13HTとハイサイド端子14Hの距離(h)、及びローサイドパワー半導体装置13LTとローサイド端子14Lの距離(l)は、ハーブリッジパワー半導体モジュール1の大きさ、寄生インダクタンスの大きさ、放熱性能、組立容易性を規定する重要な設計パラメータである。図2(c)の構造を成立させるためには、少なくともh>xかつl>zでなければならない。ハイサイド領域の寄生インダクタンスとローサイド領域の寄生インダクタンスのアンバランスを少なくするために、h=lであることが望ましい。また、寄生インダクタンスとモジュールサイズを小さくするために、他の設計要件が許す限り、距離(h)及び距離(l)はできるだけ小さいことが望ましい。
 ゲート信号端子14HGとソース信号端子14HSは、図1(d)に示されるように、絶縁配線基板15表面のゲート信号配線導体12HG、ソース信号配線導体12HSに接続され、同配線導体から起立した平板状の起立型端子である。ゲート信号端子14LGとソース信号端子14LSは、ゲート信号配線導体12LG、ソース信号配線導体12LSに接続され、同配線導体から起立した平板状の起立型端子である。ゲート信号端子(14HG、14LG)は対となるソース信号端子(14LG、14LS)に対してそれぞれ近接し且つ平行に配置されている。この配置はゲート信号線路の寄生インダクタンスを低減する望ましい効果を奏している。
 本実施形態において、ハイサイドパワー半導体装置13HT及びローサイドパワー半導体装置13LTは、排他的にターンオンするように制御されることを想定している。ただし、ハイサイドパワー半導体装置13HTとローサイドパワー半導体装置13LTを同時にターンオンさせる(地絡させる)ことは可能である。
[ハーフブリッジパワー半導体モジュール1の製造方法]
 次に、図2(a)~図2(c)を用いて、図1A及び図1Bのハーフブリッジパワー半導体モジュール1の製造方法の一例を説明する。
 第1工程において、図2(a)に示すように、表面に正極配線導体12H、ブリッジ配線導体12B、負極配線導体12L、ゲート信号配線導体(12HG、12LG)及びソース信号配線導体(12HS、12LS)、裏面に熱歪み緩和導体22(図示せず)を備えた絶縁配線基板15と、図示は省略するが、各起立型端子(14H、14B、14L、14HG、14HS、14LG、14LS)を用意し、アセトン、イソプロパノールなどの有機溶剤で十分に洗浄する。なお、この様な絶縁配線基板15や各起立型端子はセラミック基板メーカや板金加工メーカに図面を添えて発注すれば入手することができる。
 つづいて、第2工程において、図2(b)に示すように、銀ろう(例えばAg-24%Cu-15%In合金など)と減圧高温接合装置を用いて、各起立型端子(14H、14B、14L、14HG、14HS、14LS、14LS)を絶縁配線基板15の表面配線導体12H、12B、12L、14HG、14HS、14LG、14LSの所定の位置に接合する。この時、各起立型端子の正確な位置決めを行うために、カーボン等でできた位置決め治具を使用するのが望ましい。接合方法は銀ろう付けに限定するものではない。はんだ付けや導電性接着剤を用いた接合、AgやCu等のサブミクロン導体粒子を用いた接合、レーザー溶接、固相(または液相)拡散接合なども用いることができる。
 つづいて、第3工程において、図2(c)に示すように、減圧リフロー装置を用いて、十分洗浄した各パワー半導体装置(13HT、13LT)チップを正極配線導体12H、ブリッジ配線導体12Bの所定の位置にはんだ付けする。この時、各パワー半導体装置(13HT、13LT)チップの正確な位置決めを行うために、カーボン等でできた位置決め治具を使用するのが望ましい。接合の方法ははんだ付けに限定するものではなく、導電性接着剤を用いた接合、AgやCu等のサブミクロン導体粒子を用いた接合、固相(または液相)拡散接合なども用いることができる。接合のプロセス温度はパワー半導体装置(13HT、13LT)の耐熱温度及び前記第2工程で使用した接合材の耐熱温度より30℃以上低い材料であることが望ましい。
 最後に第4工程において、ワイヤボンド装置を用いて、各パワー半導体装置(13HT、13LT)の表面電極(ソース電極、ゲート電極)と各配線導体(12B、12L、12HG、12HS、12LG、12LS)とを、表面接合手段一例としてのボンディングワイヤー(18BT、18HG、18HS、18LT、18LG、18LS)で接続する。ボンディングワイヤーに限らず、ボンディングリボンやリードフレームなどのその他の表面接続手段を用いても構わない。こうして、図1Aに示すハーフブリッジパワー半導体モジュール1が完成する。
 第1実施形態に係る製造方法の一変形例(第1変形例)として、第2工程の各起立型端子(14H、14B、14L、14HG、14HS、14LG、14LS)の接合と第3工程の各パワー半導体装置(13HT、13LT)チップの接合を同じ接合材を使用して同時に実施することも可能である。この場合、製造工程が短縮化され、製造コストが縮減されるという利点が生まれる。接合のプロセス温度はパワー半導体装置(13HT、13LT)の耐熱温度が上限となる。
 第1実施形態に係る製造方法の他の変形例(第2変形例)として、第2工程(図2(b))と第3工程(図2(c))の間に各起立型端子を接合させた絶縁配線基板15に対して無電解Niめっき処理を行い、各配線導体(12B、12L、12HG、12HS、12LG、12LS)の表面と各起立型端子(14H、14B、14L、14HG、14HS、14LS、14LS)の表面にNiめっきを被覆する工程を付加することもできる。
[比較例]
 次に、図10に示す比較例を参照して、図1Aのハーフブリッジパワー半導体モジュール1より得られる作用及び効果を説明する。
 炭化珪素(SiC)や窒化ガリウム(GaN)のワイドバンドギャップ半導体を用いたパワー半導体装置(MOSFET、JFET、SBDなど)や、スーパージャンクション構造のパワーSi-MOSFETの出現によって、昨今、600V~1.7kVの高電圧領域において、高速スイッチングさせて駆動する次世代電力変換器(インバータやコンバータ)の開発が盛んになってきている。高速スイッチング駆動ができるのはこれらパワー半導体装置が高電圧領域でユニポーラ動作するデバイスだからである。
 高速スイッチング駆動の第1の恩恵は、パワー半導体装置のスイッチング損失を低減して、変換効率を高めることであるが、変換効率を落とさずに、スイッチング周波数(またはキャリア周波数)を上げられるという第2の恩恵の方が実用上はより重要である。なぜなら、スイッチング周波数が上がれば、結合キャパシタやリアクトルなどの大型受動部品の体積が小さくなり、それは電力変換器の寸法や価格の縮減に繋がるからである。
 ところで、モータやインダクタ、トランスなど大きな誘導性の負荷を制御する電力変換器の主回路として、1パッケージ内に1つまたは複数のハーフブリッジ(パワー)回路を収納したパワーモジュールが広く用いられている。このハーフブリッジ(パワー)回路をごく簡単に説明すると、2つのパワー半導体装置チップを順方向に直列接続にして、その接続中点を出力端子にした回路である。
 ところが、このハーフブリッジ(パワー)回路を高速でスイッチングさせようとすると、以下のような問題が生じる場合がある。
 (1)ターンオンしていたパワー半導体装置をターンオフする瞬間に大きなサージ電圧(または跳ね上がり電圧)が発生してスイッチング損失が増大する。
 (2)このサージ電圧でパワー半導体装置を破壊する。
 (3)この脅威から逃れるために、より高耐圧仕様のパワー半導体装置を採用すると導通損失が増大する上に、製造コストも増大する。
 上記問題の原因は、主電流(負荷電流)の流れるモジュール配線経路に生じる寄生インダクタンス(自己インダクタンス)Lsと急速な電流変化(di/dt)との干渉が引き起こす逆起電圧(=-Ls×di/dt)である。
 配線の寄生インダクタンスを軽減する方法として、近接させた往復配線に逆方向の電流を流すことによって起こる相互コンダクタンス効果を用いて、寄生インダクタンスを減殺する電磁気学的方法がある(特許文献1及び2参照)。即ち、表面にブリッジ回路を形成した絶縁配線基板の裏面に、ハイサイド電位またはローサイド電位のいずれかと同電位にした平行配線板を設けて、平行配線板に表面の主電流と逆向きの主電流を流して、「近接逆平行通流」を形成する方法である。
 図10は、この電磁気学的方法を、ハーフブリッジパワーモジュール1000内部の寄生インダクタンス低減に適用した比較例の要部断面図である。ハーフブリッジパワーモジュール1000は2層絶縁板3層導体板構造の絶縁配線基板115を用いている。すなわち、絶縁配線基板115は第1絶縁板116と第2絶縁板121を備え、第1絶縁板116の表面に、表面配線導体(112H、112B、112L1、112L2)を設け、第1絶縁板116と第2絶縁板121の間には中間配線導体117Lを設け、第2絶縁板121の裏面に熱歪み緩和導体122を設けている。第1絶縁板116を貫通する開口に接続導体(120L1、120L2)が埋め込まれている。接続導体120L1は表面配線導体112L1と中間配線導体117Lを接続し、接続導体120L2は表面配線導体112L2と中間配線導体117Lを接続している。
 ハイサイド端子114Hは表面配線導体112Hに設けられ、ローサイド端子114Lは表面配線導体112L1に設けられ、ブリッジ端子114Bは表面配線導体112Bに設けられている。
 ハイサイドパワー半導体装置(スイッチング素子)113HTの裏面電極(ドレイン電極)は表面配線導体112Hに接合され、ローサイドパワー半導体装置(スイッチング素子)113LTの裏面電極(ドレイン電極)は表面配線導体112Bに接合されている。ハイサイドパワー半導体装置113HTの表面電極はボンディングワイヤー118Bを介して表面配線導体112Bに接続されている。ローサイドパワー半導体装置113LTの表面電極はボンディングワイヤー118Lを介して表面配線導体112L2に接続されている。
 しかし、図10のパワーモジュール1000の構造においては、第1絶縁板116と熱応力緩和導体122のとの間に中間配線導体117Lと第2絶縁板121が挿入されている。よって、今日広く用いられている単層絶縁板の両面に導体板を貼り付けた単純な絶縁基板と比較すると、絶縁配線基板115の熱抵抗が増大してしまう。このため、パワー半導体装置(113HT、113LT)の放熱性が悪くなり接合温度が高くなるという問題があった。熱抵抗に与える影響度は、中間配線導体117Lより第2絶縁板121が大きい。これは第2絶縁板121の熱伝導度が著しく低いからである。
[第1実施形態による作用効果]
 正極配線導体12H及びハイサイド接続手段(図1Aでは複数のボンディングワイヤー)18BTの各々に流れる主電流は、その大きさが等しく、その向きが逆方向であり且つ分散して近接平行している。また、ブリッジ配線導体12B及び複数のボンディングワイヤー18LTの各々に流れる主電流は、その大きさが等しく、その向きが逆方向且つ分散して近接平行している。
 ブリッジ端子14Bとハイサイド端子14H、及びブリッジ端子14Bとローサイド端子14Lは、互いに近接して平行に配置されている。ハイサイド端子14H及びブリッジ端子14Bの各々に流れる主電流は、その大きさが等しく、その向きが逆方向且つ分散して近接平行に流れる。ローサイド端子17L及びブリッジ端子14Bの各々に流れる主電流は、その大きさが等しく、その向きが逆方向且つ分散して近接平行に流れる。
 更に、正極配線導体12Hに流れる主電流の向きとハイサイド端子14Hに流れる主電流の向きは略直角を成している。負極配線導体21Lに流れる主電流の向きとローサイド端子17Lに流れる主電流の向きは略直角を成している。
 このような主電流の向きを形成することにより、図1Aのハーフブリッジパワー半導体モジュール1は、図10のハーフブリッジパワーモジュール1000と同等またはそれ以上に低い寄生インダクタンスを実現することができる。
 更に、図1Aのハーフブリッジパワー半導体モジュール1は、単層の絶縁板16を備えることにより、図10のハーフブリッジパワーモジュール1000と同等またはそれ以上に低い寄生インダクタンスを実現しながら、単層の絶縁板を備える絶縁配線基板を用いた従前のハーフブリッジパワー半導体モジュールと同等の熱抵抗(絶縁配線基板の熱抵抗)を達成することができる。
 ここで、第1実施形態のハーフブリッジパワー半導体モジュール1が従前のハーフブリッジパワー半導体モジュールと同等の熱抵抗を達成することができる理由を詳しく説明する。一般に、パワー半導体装置で発生したジュール熱の大部分は絶縁配線基板の下部に結合された放熱器に向かって垂直に伝播する。この伝播経路を構成する部材の熱抵抗の総和が絶縁配線基板の熱抵抗である。
 第1実施形態のハーフブリッジパワー半導体モジュール1は、図1A(b)の断面構造を参照すれば明白なように、従前のハーフブリッジパワー半導体モジュールと同じ垂直構造を有する。つまり、単層の絶縁板16を備える絶縁配線基板15を用いている。よって、第1実施形態に係わる絶縁配線基板15の熱抵抗は、従前の絶縁配線基板の熱抵抗と同じであると言うことができる。配線導体(12H、12B)の熱抵抗をRth_C1、絶縁板16の熱抵抗をRth_I1、熱歪み緩和導体22の熱抵抗をRth_C2とすると、絶縁配線基板15の熱抵抗Rth_subはこれらの直列接続抵抗となる。
 Rth-sub=Rth_C1+Rth_I1+Rth_C2・・・・(1)
 式(1)に示す絶縁配線基板の熱抵抗Rth_subは、単層の絶縁板を備える絶縁配線基板を用いた従前のハーフブリッジパワー半導体モジュールと同じである。
 これに対して、比較例(図10)の熱抵抗Rth_subは、式(2)で表すことができる。Rth_Cm、Rth_I2はそれぞれ中間配線導体117Lと第2絶縁板121の熱抵抗である。
 Rth-sub=Rth_C1+Rth_I1+(Rth_Cm+Rth_I2)+Rth_C2・・・・(2)
 式(1)と式(2)を比較すると明らかなように、第1実施形態のハーフブリッジパワー半導体モジュール1の熱抵抗は、比較例(図10)に比べて、中間配線導体117Lと第2絶縁板121の熱抵抗(Rth_Cm+Rth_I2)だけ低減されていると言うことができる。よって、熱的に優れた性能を備えていることが数式的にも理解される。
 つぎに、第1実施形態のハーフブリッジパワー半導体モジュール1が、比較例(図10)と同等またはそれ以上に低い寄生インダクタンスを実現できる3つの理由を、図3A及び図3Bを用いて、説明する。
 まず、第1の理由は次のとおりである。図3A(a)及び(b)に示すように、たとえば、ハイサイドパワー半導体装置13HTがターンオンしているときは、ハーフブリッジパワー半導体モジュール1には矢印及び点線で示す主電流ILHが流れる。主電流ILHは、ハイサイド端子14Hからモジュールに入り、正極配線導体12Hを流れ、ハイサイドパワー半導体装置13HTで折り返し、ハイサイド接続手段(複数のボンディングワイヤー)18BTを経由して、ブリッジ端子14Bからモジュール外に出る。このように、ハイサイドパワー半導体装置13Hがターンオンしているとき、主電流端子14H、14Bを含むほぼ全ての地点において、大きさが同じ且つ向きが逆となる主電流ILHが拡がって、近接位置で逆平行循環している。すなわち、主電流(ILL)の「近接逆平行通流」の構成が主電流の流路のほぼ全域で達成されていると言うことができる。これにより、ハイサイドパワー半導体装置13HTがターンオンしているときに流れる主電流の流路に発生する寄生インダクタンスLsを電磁気学的に理想的に低減することができる。
 図3A(c)及び(d)に示す主電流ILLはローサイドパワー半導体装置(スイッチ)13LTに内蔵されたダイオードが逆導通しているときに流れる主電流(環流電流)を示し、図3B(a)及び(b)に示す主電流ILLはローサイドパワー半導体装置(スイッチ)13LTがターンオンしたときに流れる主電流を示し、図3B(c)及び(d)に示す主電流ILHはハイサイドパワー半導体装置(スイッチ)13HTに内蔵されたダイオードが逆導通しているときに流れる主電流(環流電流)を示している。ハーフブリッジパワー半導体モジュール1のその他の動作状態にいても、このように、主電流(ILH、ILL)が拡がって「近接逆平行通流」を達成し、主電流の流路に発生する寄生インダクタンスLsを電磁気学的に理想的に低減していると言うことができる。
 さらには、上述のように図3A及び図3Bに示したすべての定常動作状態において、近接逆平行通流をハイサイド領域単位及びローサイド領域単位で実現していることから、ある定常動作状態から他の定常動作状態に移行する過渡動作状態(ターンオン、ターンオフする瞬間)であっても近接逆平行通流を達成していると言うことができる。たとえば、ローサイドパワー半導体装置13LTがターンオフする瞬間の過渡状態は、図3B(a)~(d)に示す近接逆平行通流が同時に起こる。もう少し厳密に言うと、図3B(a)及び(b)の近接逆平行通流が減少しつつ、図3B(c)及び(d)の接逆平行通流が増加するような遷移が起きる。この様な過渡状態であっても、ハイサイド及びローサイドに分岐した主電流がそれぞれのサイドにおいて、近接逆平行通流を実現していることが分かる。他の過渡状態、すなわち、ローサイドパワー半導体装置13LTがターンオンする瞬間、ハイサイドパワー半導体装置13HTがターンオフ或いはターンオンする瞬間も同様である。この作用によって、過渡状態で発生する電圧サージのみならず電流のリンギングもまた極めて効果的に低減することができる。
 これに対して、比較例(図10)のパワーモジュールの構造においては、主電流の「近接逆平行通流」が不完全になる区間が必然的に生じる。このため、寄生インダクタンスLsの低減が抑制される、その結果として、電圧サージの低減も思うようにできないという問題がある。この影響は抵抗成分が優勢な負荷の場合やパワーモジュールを並列接続して使用する場合には深刻になってくる。
 図10の矢印破線ILLは、ローサイドパワー半導体装置113LTがターンオンしているときの主電流(負荷電流)の流れを示す。主電流(ILL)は、ブリッジ端子114Bからパワーモジュールに入力され、表面配線導体112B、ローサイドパワー半導体装置113LT、ボンディングワイヤー118L、表面配線導体112L2、接続導体120L2、中間配線導体117L、接続導体120L1、及び表面配線導体112L1を経由してローサイド端子114Lから出力される。ここで、図10の第1区間G1では、絶縁基板115の表面側に流れる主電流(ILL)と裏面側に流れる主電流(ILL)とが逆向きとなる。よって、主電流の「近接逆平行通流」の効果があるため、低い寄生インダクタンスLsを実現できる。しかし、第1区間G1に隣接する第2区間G2で、主電流(ILL)は、中間配線導体117Lだけに流れる。よって、主電流の「近接逆平行通流」の効果が無いため、第2区間G2に大きな寄生インダクタンスLsが生じることになる。
 図10の矢印破線ILHは、ハイサイドパワー半導体装置113HTがターンオンしているときの主電流(負荷電流)の流れを示す。主電流(ILH)は、ハイサイド端子114Hからパワーモジュールに入力され、表面配線導体112H、ハイサイドパワー半導体装置113HT、ボンディングワイヤー118B、表面配線導体112Bを経由して、ブリッジ端子114Bから出力される。ここで注目すべきは、中間配線導体117Lに主電流(ILH)が一切流れず、「近接逆平行通流」の効果が無い点である。すなわち、ハーサイド半導体装置113Hがターンオンしているとき、主電流(ILH)の電流経路(114H、112H、113HT、118B、112B、114B)は寄生インダクタンスLsが高い状態になっている。
 同様に、ハイサイドパワー半導体装置113HTあるいはローサイドパワー半導体装置113LTが転流モード(逆導通モード)にあるときも第2区間G2は大きな寄生インダクタンスになっている。
 以上説明したように、第1実施形態では比較例の「近接逆平行通流」が成立しない区間G2が存在しない。このため、第1実施形態はどのような負荷条件であっても、比較例より寄生インダクタンスLsを効果的に削減することができる。
 低い寄生インダクタンスを実現できる第2の理由は、主電流の流路が比較例より短いからである。比較例(図10)では、中間配線導体117Lに主電流を流すために、第1絶縁板116に2つの接続口(接続導体120L1、120L2)を設ける必要がある。このため、接続口を持たない第1実施形態(図1A(b))と比べると主電流の流路は長くなる。短い電流流路は寄生インダクタンスを縮減する効果があるため、第1実施形態は比較例よりも寄生インダクタンスを小さくすることができる。また、主電流の流路を比較例より短くしたことにより、モジュールの寸法を小さくできるという効果も合わせて得られる。
 低い寄生インダクタンスを実現できる第3の理由は、逆平行させて流れる2つの主電流(往路電流と復路電流)の距離が比較例よりも狭いからである。比較例(図10)の2つの主電流は絶縁板116を挟んでいる。一方、第1実施形態(図1A(b))の2つの主電流は絶縁板16を挟んでいない。第1実施形態は、絶縁板116の厚みに相当する分だけ、2つの主電流(往路電流と復路電流)を近接させることができる。第1実施形態は、この近接効果によって、比較例よりも寄生インダクタンスを小さくすることができる。
 以上述べた作用効果は、後述する他の実施形態及び変形例においても共通する。
(第2実施形態)
 第1実施形態では、ハイサイドパワー半導体装置13HT及びローサイドパワー半導体装置13LTがともにスイッチング素子(すなわち、MOSFETやJFETなどのトランジスタ)であるハーフブリッジパワー半導体モジュールの場合を示した。しかしながら、ハイサイドパワー半導体装置またはローサイドパワー半導体装置の一方がダイオード、他方がトランジスタであるハーフブリッジパワー半導体モジュールであっても、同様にして、寄生インダクタンスLsを低減し、その結果として、トランジスタのターンオンで発生するサージ電圧を低減することができる。
 第2実施形態は、本発明を降圧チョッパーや昇圧チョッパーと呼ばれるDC-DC変換器等に広く用いられている、一方がダイオード、他方がトランジスタであるハーフブリッジパワー半導体モジュール2に適用した例である。
 図4A及び図4Bを参照して、第2実施形態に係わるハーフブリッジパワー半導体モジュール2の構成を説明する。図4A(a)はハーフブリッジパワー半導体モジュール2の平面図であり、図4A(b)は図4A(a)のA-A’切断線に沿って切断した断面図であり、図4A(c)は図4A(a)のB-B’切断線に沿って切断した断面図である。図4B(a)は図4A(a)のC-C’切断線に沿って切断した断面図であり、図4B(b)はハーフブリッジパワー半導体モジュール2の回路表現図である。
 ハーフブリッジパワー半導体モジュール2は、ハイサイドにハイサイドパワー半導体装置(スイッチ)13HDを備え、ローサイドに高速還流パワーダイオード13LDを備えている。高速還流パワーダイオード13LDはショットキーダイオードまたは高速pnダイオードである。高速還流パワーダイオード13LDの裏面電極(カソード電極)はブリッジ配線導体12Bの表面に、はんだ等によってダイボンドされている。一方、高速還流パワーダイオード13LDの表面電極(アノード電極)は、ローサイド接続手段(図4A(a)では複数のボンディングワイヤー)18LDによってローサイド端子14Lに接続されている。ローサイド接続手段18LDにはボンディングリボンあるいはリードフレーム等その他の接続手段を用いてもよい。ハイサイドパワー半導体装置(スイッチ)13HTは逆導通ダイオードを内蔵していないユニポーラ型スイッチでもバイポーラ型スイッチでも構わない。
 ハーフブリッジパワー半導体モジュール2は、ハーフブリッジパワー半導体モジュール1と同じ単層絶縁板16を具有する絶縁配線基板15を備える。高速還流パワーダイオード13LDはゲート電極を有しないため、絶縁配線基板15は、ローサイドのゲート信号配線導体(12LG)及びソース信号配線導体(12LS)を有さない。絶縁配線基板15は、この点を除き、図1A(a)の配線基板15と同じ構成である。また、ハーフブリッジパワー半導体モジュール2はローサイドのボンディングワイヤー(18LG、18LS)、及びゲート/ソース信号端子(14LG、14LS)も存在しない。
 その他の符号に対応する構成は図1A及び図1Bと同じなので、説明は省略する。なお、降圧チョッパーでは、通常、ハイサイド端子14Hに直流電源の正極が接続され、ローサイド端子14Lに直流電源の負極が接続され、ブリッジ端子14Bとローサイド端子14Lの間には直列接続にしたエネルギー蓄積用コイルと平滑コンデンサが接続される。降圧された直流電圧はこの平滑コンデンサの両端から出力される。
 次に、図4A及び図4Bのハーフブリッジパワー半導体モジュール2は、図2(a)~(c)を参照して説明した、第1実施形態の製造方法と同じ方法によって製造することができる。ただし、図2(a)~(c)の絶縁配線基板15を図4A(a)の構成の絶縁配線基板15に置き換え、ローサイドパワー半導体装置(スイッチ)13LTを高速還流パワーダイオード13LDに置き換え、ボンディングワイヤー18LTをボンディングワイヤー18LDに置き換え、そして、配線導体(12LG、12LS)、ボンディングワイヤー(18LG、18LS)、及び信号端子(14LG、14LS)を削除するものとする。
 第2実施形態による作用効果を説明する。ハイサイドパワー半導体装置13Hがターンオンしているときに流れる主電流(負荷電流)ILHは、図3A(a)及び(b)と同じであり、第1実施形態で説明した効果と同様な効果が得られる。また、ハイサイドパワー半導体装置13Hがターンオフした後、高速還流パワーダイオード(ローサイドパワー半導体装置)13LDを含むローサイド領域には、図4Aの破線で示すような転流主電流(還流電流)ILLが流れる。この転流主電流(還流電流)ILLの流れは図3A(c)及び(d)と同様に近接逆平行通流であり、ローサイド領域においても寄生インダクタンスの低減が図られているのが分かる。
 さらに、ハイサイドパワー半導体装置13HTがターンオン或いはターンオフする瞬間の過渡状態では、図3A(a)、(b)及び図4Aの破線に示した主電流(ILH、ILL)がハイサイド領域とローサイド領域とで同時に流れるが、この間もハイサイド及びローサイドそれぞれの領域において近接逆平行通流が実現されているから、寄生インダクタンスの低減の作用が遺憾なく発揮される。これによって、ターンオフした瞬間のハイサイドパワー半導体装置13Hのサージ電圧が小さくなるという効果が得られる。また、ターンオン或いはターンオフする瞬間に主回路で起こる電流、電圧のリンギングも低減できるという効果が得られる。
(第3実施形態)
 ハーフブリッジパワー半導体モジュールに使用するハイサイドパワー半導体装置(スイッチ)或いはローサイドパワー半導体装置(スイッチ)の属性によっては、パワー半導体装置(スイッチ)に高速還流パワーダイオードFWD(ショットキーダイオードまたは高速pnダイオード)を逆並列に設置する必要がある場合がある。これに該当するのは、たとえば、IGBTのように逆導通させることが原理的に困難なバイポーラパワー半導体装置の場合、ユニポーラ型であってもパワー半導体装置(スイッチ)に逆導通型ダイオードが内蔵されていない場合、パワー半導体装置(スイッチ)に内蔵されている逆導通型ダイオードの電流定格では容量が足らない場合、あるいは、何らかの理由で内蔵ダイオードを逆導通させたくない場合、などである。本発明は、以下に述べるようにこのような場合でも適用可能である。
 第3実施形態においては、ハイサイドパワー半導体装置及びローサイドパワー半導体装置の少なくとも一方が、パワースイッチング素子(13HT、13LT)とパワースイッチング素子に逆並列に接続された還流用のパワーダイオード(13HD、13LD)とを備える構成となっている。もしパワースイッチング素子(13HT、13LT)が逆導通ダイオードを内蔵している場合には、所期の目的を達成するために、パワーダイオード(13HD、13LD)の定格動作電圧が内蔵逆導通ダイオードの動作電圧よりも十分低くなるようパワーダイオードが選択されているものとする。
 図5は、第3実施形態に係わるハーフブリッジパワー半導体モジュール3の構成を示す。図5(a)はハーフブリッジパワー半導体モジュール3の平面図であり、図5(b)は図5(a)の中で使用している絶縁配線基板15単体の平面図であり、図5(c)はハーフブリッジパワー半導体モジュール3の回路表現図である。図5(a)に引いた線分A1-A1’及び線分A2-A2’に切った断面構造は、図4A(b)のA-A’断面図と略同じであり、図5(a)の線分B1-B1’及び線分B2-B2’に切った断面構造は、前記図4(c)B-B’断面図と略同じであるため、断面の図示は省略する。
 ハーフブリッジパワー半導体モジュール3は、第1及び第2実施形態と同様に、一枚の絶縁層(単層)を備える絶縁配線基板15の上に築かれたハイサイド領域とローサイド領域をブリッジ接続した基本構成を有する。
 具体的には、ハーフブリッジパワー半導体モジュール3のハイサイド領域には、逆並列接続されたハイサイドパワー半導体装置(スイッチ)13HTとハイサイドパワー半導体装置(ダイオード)13HDとが配置されている。ハイサイドパワー半導体装置(スイッチ)13HT及びハイサイドパワー半導体装置(ダイオード)13HDの裏面電極(ドレイン電極、カソード電極)は、正極配線導体12Hの所定の位置に、はんだなどで電気的且つ機械的に接合されている。ハイサイドパワー半導体装置(スイッチ)13HT及びハイサイドパワー半導体装置(ダイオード)13HDの表面主電極(ドレイン電極、カソード電極)は、ボンディングワイヤーなどのハイサイド接続手段18BT、18BDを介して、ブリッジ端子14Bの足甲に結線されている。正極配線導体12Hは、スリット26Hによって、ハイサイドパワー半導体装置(スイッチ)13HTを置くスイッチ領域12H(T)と、ハイサイドパワー半導体装置(ダイオード)13HDを置くダイオード領域12H(D)と、に分割されている。
 同様に、ハーフブリッジパワー半導体モジュール3のローサイド領域には、逆並列接続されたローサイドパワー半導体装置(スイッチ)13LTとローサイドパワー半導体装置(ダイオード)13LDとが配置されている。ローサイドパワー半導体装置(スイッチ)13LT及びローサイドパワー半導体装置(ダイオード)13LDの裏面電極は、はんだなどでブリッジ配線導体12Bの所定の位置に電気的且つ機械的に接合されている。ローサイドパワー半導体装置(スイッチ)13LT及びローサイドパワー半導体装置(ダイオード)13LDの表面主電極(ドレイン電極、カソード電極)は、ボンディングワイヤーなどのローサイド接続手段18LT、18LDを介して、負極端子14Lの足甲に結線されている。ブリッジ配線導体12Bは、スリット26Bによって、ローサイドパワー半導体装置(スイッチ)13LTを置くスイッチ領域12B(T)と、ローサイドパワー半導体装置(ダイオード)13LDを置くダイオード領域12B(D)と、に分割されている。
 スリット(26H、26B)を設けることにより、次のような作用効果が生まれる。すなわち、スリット26Hは、正極配線導体12H(T)(または12H(D))を一方向に流れる主電流の重心線とハイサイド接続手段(図中では複数のボンディングワイヤー)18HT(または18HD)を逆方向に流れる主電流の重心線を近接(或いは一致)させ、ハイサイド領域の寄生インダクタンスを一層低減させることができる。同様に、スリット26Bは、ブリッジ配線導体12B(T)(または12B(D))を流れる負荷電流の重心線と複数のボンディングワイヤー18LT(または18LD)を流れる逆向きの負荷電流の重心線を近接(或いは一致)させ、ローサイド領域の寄生インダクタンスをさらに一層低減させることができる。
 その他の構成部材は、図1A及び図1B、或いは図4A及び図4Bと同じであり、説明を省略する。
 また、第3実施形態に係るハーフブリッジパワー半導体モジュール3の製造工程は、図2を用いて説明したハーフブリッジパワー半導体モジュール1の製造工程と変わるところがないので説明を省略する。
 第3実施形態に係るハーフブリッジパワー半導体モジュール3は、第1実施形態、第2実施形態と同様に、単層の絶縁板16の両面に各種配線導体と熱歪み緩和導体22を張り付けた構成の絶縁配線基板15を備える。よって、2層の絶縁板と3層の導体層からなる比較例(図10)の絶縁配線基板115より熱抵抗が低く、従前のパワー半導体モジュールと全く同等の低い熱抵抗を実現している。
 図6(a)~(d)の矢印破線は、第3実施形態に係るハーフブリッジパワー半導体モジュール3の定常動作状態において流れる主電流(ILH、ILL)の流れを示している。すなわち、図6(a)は、ハイサイドパワー半導体装置(スイッチ)13HTがターンオンしているときに流れる主電流(ILH)を示し、図6(b)は、ローサイドパワーダイオード13LDが逆導通(転流)しているときに流れる主電流(ILL)を示し、図6(c)は、ローサイドパワー半導体装置(スイッチ)13LTがターンオンしているときに流れる主電流(ILL)を示し、図6(d)は、ハイサイドパワーダイオード13HDが逆導通(転流)したているときに流れる主電流(ILH)を示す。ハーフブリッジパワー半導体モジュール3は、4つの基本定常動作状態すべてにおいて、絶縁配線基板15上であっても、主端子(14H,14B、14L)であっても、近接逆平行通流条件を達成していることが確認される。
 このように、第3実施形態は第1実施形態と第2実施形態と同様に、パワーモジュール内部の寄生インダクタンスと熱抵抗を同時に低減していると言うことができる。
 ハイサイドパワー半導体装置(スイッチ)13HTがターンオフする瞬間は、主電流ILH(図6(a))は減少しつつ、図6(b)のパワーダイオード13LDの主電流ILL(図6(b))は増加するように、主電流(ILH、ILL)が同時に流れる。このような過渡状態であっても、主電流(ILH、ILL)の各々は、ハイサイド及びローサイドの各領域で近接逆平行通流を達成している。このため、過渡状態でも寄生インダクタンスが小さくなり、結果としてハイサイドパワー半導体装置(スイッチ)13HTに印加されるサージ電圧の発生を抑制するという効果を奏することができる。
 一方、ローサイドパワー半導体装置(スイッチ)13LTがターンオフする瞬間も、主電流ILL(図6(c))は減少しつつ、パワーダイオード13HDの主電流ILH(図6(d))は増加するように、主電流(ILH、ILL)が同時に流れる。このような過渡状態であっても、主電流(ILH、ILL)の各々は、ハイサイド及びローサイドの各領域で近接逆平行通流を達成している。このため、寄生インダクタンスが小さくなり、結果としてローサイドパワー半導体装置(スイッチ)13LTに印加されるサージ電圧の発生を抑制するという効果を奏することができる。
 更に、ハイサイド及びローサイドの各領域で近接逆平行通流を達成しているため、パワー半導体装置(スイッチ)13HT、13LTがターンオンする瞬間も寄生インダクタンスが低い状態が維持されている。つまり、第3実施の形態ハーフブリッジパワー半導体モジュール3はパワー半導体装置(スイッチ)13HT、13LTがターンオンする瞬間もターンオフする瞬間も寄生インダクタンスが低く抑制されている。このため、寄生インダクタンスと主電流の急激変化で引き起こされる電流リンギングや電圧リンギングを抑制することができる。
(変形例1)
 ここで、第3実施形態に係わる変形例1を説明する。図7(a)は、変形例1に係わるハーフブリッジパワー半導体モジュール3-1の構成を示す平面図であり、図7(b)はハーフブリッジパワー半導体モジュール3-1に使用している絶縁配線基板15の平面図である。要部断面構造は、図1A(b)、図1A(c)、及び図1B(a)と基本的に変わらないから、図示を省略する。また、回路表現図も図5(c)と同じであるから、図示を省略する。
 ハーフブリッジパワー半導体モジュール3(図5)と変形例1に係わるハーフブリッジパワー半導体モジュール3-1(図7)との相違点を説明する。第1の相違は、ローサイドパワー半導体装置(スイッチ)13LTとローサイドパワー半導体装置(ダイオード)13LDの配置が入れ替わっていることである。この位置の入れ替わりにより、ハイサイド側とローサイド側の配置が入出力端子(14H、14B、14L)を境に略左右対称に配置されている。このため、変形例1によれば、ハーフブリッジパワー半導体モジュール3と比べて、ハイサイドとローサイドの寄生インダクタンスの総合バランスが良好に取れるという効果が得られる。
 また、第1の相違に起因して、次に示す第2の相違が生まれる。すなわち、ローサイドのゲート信号端子14LGとソース信号端子14LSが下部に移動し、ブリッジ配線導体12B(D)上部のスペースが空く。これにより、絶縁配線基板(モジュール)15の縦寸法が小さくできるという利点が生じる。
 ハーフブリッジパワー半導体モジュールは、PWM変調を行うDC-DCコンバータや正弦波波形を出力するPWMインバータのように、同極性の電力パルスを連続して出力する用途にしばしば用いられる。この場合、一方のサイド(例えばハイサイド)のスイッチをターンオン或いはターンオフし、他方のサイド(例えばローサイド)のダイオードに転流させる動作を繰り返す。このような動作モードの場合には、変形例1のハーフブリッジパワー半導体モジュール3-1(図7)よりも、第3実施形態のハーフブリッジパワー半導体モジュール3(図5)の方が、寄生インダクタンスのアンバランスの悪影響は少なく、優れている。この例で分かるように、用途によって最良の実施形態やその変形例を選ぶべきである。この指針は実施形態全体に共通して適用される。
 変形例1のハーフブリッジパワー半導体モジュール3-1の製造工程は第1実施形態(図2)と同じなので説明は省略する。
(第4実施形態)
 第1乃至第3実施形態及びその変形例においては、ハイサイド領域とローサイド領域の中央にブリッジ端子14Bを配置する構成であった。しかし、本発明はこのようなレイアウトに限定されるものではない。第4実施形態は、本発明がブリッジ端子14Bを中央に配置しない構成でも実現可能であることを示す一例である。
 図8A及び図8Bは、第4実施形態にかかるハーフブリッジパワー半導体モジュール4の構造を示す。ハーフブリッジパワー半導体モジュール4は、第1実施例(図1A及び図1B)のレイアウトを変更した一例であるが、2実施形態や第3実施形態のモジュールのレイアウト変更も同様の思想に基づいて可能であることを始めに断っておきたい。図8A(a)は平面図であり、図8B(a)は図8A(a)の線分A-A’で切断した断面図、図8B(b)は図8A(a)の線分B-B’切断した断面図、図8B(c)は図8A(a)の線分C-C’で切断した断面図、図8B(d)は図8A(a)の線分D-D’で切断した断面図である。図8A(b)は絶縁配線基板15単独の平面図である。回路表現図は前記図1B(b)と同じなので描画を省略する。図1と同じ記号を付した図8の各要素は図1の各要素と同じであるから説明は省略するか、簡単な説明に留める。
 絶縁配線基板15は、絶縁板16の表面に貼付された各種配線導体(正極配線導体12H、ブリッジ配線導体12B、負極配線導体12L、12HG、12HS、12LG、12LS)と、絶縁板16の裏面に貼付された熱歪み配線導体22とを備える、単層の絶縁配線基板である。図8A(b)に示すように、ブリッジ配線導体12Bは、ハイサイド領域、ローサイド領域に分岐して存在している。
 ハイサイドパワー半導体装置(スイッチ)13HT及びローサイドパワー半導体装置(スイッチ)13LTの各々は、逆導通ダイオードを内蔵している。ハイサイドパワー半導体装置(スイッチ)13HTの裏面は、正極配線導体12Hに接合され、ローサイドパワー半導体装置(スイッチ)13LTの裏面は、ブリッジ配線導体12Bに接合されている。
 ブリッジ端子14Bは、起立型端子であって、ハイサイド領域およびローサイド領域のブリッジ配線導体12Bに接合されている。ハイサイド端子14Hは、起立型端子であって、正極配線導体12Hに接合され、ブリッジ端子14Bに近接し、かつ、ブリッジ端子14Bとハイサイドパワー半導体装置(スイッチ)13HTの間に所在する。ローサイド端子14Lは、起立型端子であって、負極配線導体12Lに接合され、ブリッジ端子14Bに近接し、かつ、ブリッジ端子14Bとローサイドパワー半導体装置(スイッチ)13LTの間に所在する。
 ハイサイド接続手段18BTは、ハイサイドパワー半導体装置(スイッチ)13HTの表面電極(ソースまたはエミッタ電極)と起立型ブリッジ端子14Bの足甲を接続する。ローサイド接続手段18LTは、ローサイドパワー半導体装置(スイッチ)13LTの表面電極(ソースまたはエミッタ電極)と起立型ローサイド端子14Lの足甲を接続する。
 第4実施形態に係るハーフブリッジパワー半導体モジュール4は、図2を用いて説明した製造工程で製作できるので製造工程の説明は省略する。
 第4実施形態に係るハーフブリッジパワー半導体モジュール4は、図8B(a)~(d)に示すように、単層の絶縁板16の両面に各種配線導体と熱歪み緩和導体22を張り付けた絶縁配線基板15を備える。よって、2層の絶縁板と3層の導体層からなる比較例(図10)の絶縁配線基板115より熱抵抗が低く、従前のパワー半導体モジュールと全く同等の低い熱抵抗を実現していると言える。
 図9(a)~(d)に記載された矢印及び破線は、ハーフブリッジパワー半導体モジュール4の4つの定常動作状態において流れる主電流(ILH、ILL)を示す。全定常動作状態において、絶縁配線基板15上、及び主端子14H,14B、14Lで、ハーフブリッジパワー半導体モジュール3は近接逆平行通流の条件を満足していることが分かる。よって、第4実施形態に係るハーフブリッジパワー半導体モジュール4は、第1実施形態のハーフブリッジパワー半導体モジュール1と同等の低寄生インダクタンスを達成していると言える。
 主回路の寄生インダクタンスが小さくなったため、内部のパワー半導体装置(スイッチ)がターンオフする瞬間に発生するサージ電圧を顕著に低減することができる。さらには、寄生インダクタンスと主電流の急激変化で引き起こされる電流リンギングや電圧リンギングを抑制することができる。
 以上、実施例に沿って本発明の内容を説明したが、本発明はこれらの記載に限定されるものではなく、種々の変形及び改良が可能であることは、当業者には自明である。
 1~4、3-1 ハーフブリッジパワー半導体モジュール
 12H、12H(T)、12H(D) 正極配線導体
 12L、12L(T)、12L(D) 負極配線導体
 12B、12B(T)、12B(D) ブリッジ配線導体
 12HG、12LG ゲート(ベース)信号配線導体
 12HS、12LS ソース(エミッタ)信号配線導体
 13HT ハイサイドパワー半導体装置(スイッチ)
 13HD ハイサイドパワー半導体装置(ダイオードFWD)
 13LT ローサイドパワー半導体装置(スイッチ)
 13LD ローサイドパワー半導体装置(ダイオードFWD)
 14H 起立型ハイサイド端子
 14L 起立型ローサイド端子
 14B 起立型ブリッジ端子
 14HG、14LG 起立型ゲート信号端子
 14HS、14LS 起立型ソース信号端子
 15 絶縁配線基板
 16 絶縁板
 18BT、18BD ハイサイド接続手段(複数のボンディングワイヤーなど)
 18LT、18LD ローサイド接続手段(複数のボンディングワイヤーなど)
 18HG、18LG ゲート信号接続手段(複数のボンディングワイヤーなど)
 18HS、18LS ソース信号接続手段(複数のボンディングワイヤーなど)
 ILH、ILL 主電流

Claims (18)

  1.  1枚の絶縁板と、前記絶縁板の上或いはその上方に互いに電気的に絶縁して配置された、正極配線導体、ブリッジ配線導体、及び負極配線導体と、を備えた絶縁配線基板と、
     前記正極配線導体の上にその裏面電極が接合された1以上のハイサイドパワー半導体装置と、
     前記ブリッジ配線導体の上にその裏面電極が接合された1以上のローサイドパワー半導体装置と、
     前記ブリッジ配線導体に接続された起立型ブリッジ端子と、
     前記ハイサイドパワー半導体装置と前記ブリッジ端子の間に配置され、前記正極配線導体に接続された起立型ハイサイド端子と、
     前記ブリッジ端子と前記ローサイドパワー半導体装置の間に配置され、前記負極配線導体に接続された起立型ローサイド端子と、
     前記ハイサイドパワー半導体装置の表面主電極と前記起立型ブリッジ端子を接続するハイサイド接続手段と、
     前記ローサイドパワー半導体装置の表面主電極と前記起立型ローサイド端子を接続するローサイド接続手段と、
    を備えることを特徴とするハーフブリッジパワー半導体モジュール。
  2.  前記正極配線導体及び前記ハイサイド接続手段の各々に流れる主電流は、その大きさが等しく、その向きが逆方向であり且つ略平行であることを特徴とする請求項1記載のハーフブリッジパワー半導体モジュール。
  3.  前記ブリッジ配線導体及び前記ローサイド接続手段の各々に流れる主電流は、その大きさが等しく、その向きが逆方向且つ平行であることを特徴とする請求項1又は2に記載のハーフブリッジパワー半導体モジュール。
  4.  前記起立型ブリッジ端子、前記起立型ハイサイド端子、及び前記起立型ローサイド端子は、互いに近接して平行に配置されていることを特徴とする請求項1~3のいずれか一項に記載のハーフブリッジパワー半導体モジュール。
  5.  前記起立型ハイサイド端子及び前記起立型ブリッジ端子の各々に流れる主電流は、その大きさが等しく、その向きが逆方向且つ平行であることを特徴とする請求項1~4のいずれか一項に記載のハーフブリッジパワー半導体モジュール。
  6.  前記起立型ローサイド端子及び前記起立型ブリッジ端子の各々に流れる主電流は、その大きさが等しく、その向きが逆方向且つ平行であることを特徴とする請求項1~5のいずれか一項に記載のハーフブリッジパワー半導体モジュール。
  7.  前記ハイサイドパワー半導体装置と前記起立型ハイサイド端子の距離と、前記ローサイドパワー半導体装置と前記起立型ローサイド端子の距離とが等距離であることを特徴とする請求項1~6のいずれか一項に記載のハーフブリッジパワー半導体モジュール。
  8.  前記ハイサイドパワー半導体装置と前記ローサイドパワー半導体装置の少なくともいずれか一方がスイッチングパワー素子であることを特徴とする請求項1~7のいずれか一項に記載のハーフブリッジパワー半導体モジュール。
  9.  前記絶縁配線基板は、前記絶縁板の上に配置されたゲート信号配線導体及びソース信号配線導体を更に備え、
     前記ハーフブリッジパワー半導体モジュールは、
     前記ゲート信号配線導体に接続された起立型ゲート信号端子と、
     前記ソース信号配線導体に接続された起立型ソース信号端子と、
     前記ハイサイドパワー半導体装置及び前記ローサイドパワー半導体装置の少なくとも一方のゲート電極と前記ゲート信号配線導体または前記起立型ゲート信号端子とを接続するゲート信号接続手段と、
     前記ハイサイドパワー半導体装置及び該ローサイドパワー半導体装置の少なくとも一方のソース電極と前記ソース信号配線導体または前記起立型ソース信号端子とを接続するソース信号接続手段と、を更に備え、
     前記ゲート信号接続手段と前記ソース信号接続手段は互いに平行に配置され、前記起立型ゲート信号端子と前記起立型ソース信号端子は互いに平行に配置され、ゲート信号電流が等量で逆平行に通流するよう配置されていることを特徴とする請求項1~8のいずれか一項に記載のハーフブリッジパワー半導体モジュール。
  10.  前記ハイサイドパワー半導体装置及び前記ローサイドパワー半導体装置の少なくとも一方が、パワースイッチング素子と前記パワースイッチング素子に逆並列に接続されたパワーダイオードとを備えることを特徴とする請求項1~9のいずれか一項に記載のハーフブリッジパワー半導体モジュール。
  11.  前記正極配線導体及び前記ブリッジ配線導体の少なくとも一方には、前記パワースイッチング素子と前記パワーダイオードの間を仕切るスリットが形成されていることを特徴とする請求項10に記載のハーフブリッジパワー半導体モジュール。
  12. (実施形態3、3-1)
     2以上の前記ハイサイドパワー半導体装置は、前記正極配線導体及び前記ハイサイド接続手段の各々に流れる主電流の重心を一致させるように、前記ブリッジ配線導体及び前記ローサイド接続手段が一方向に配列されていることを特徴とする請求項10~11のいずれか一項記載のハーフブリッジパワー半導体モジュール。
  13.  2以上の前記ローサイドパワー半導体装置は、前記ブリッジ配線導体及び前記ローサイド接続手段の各々に流れる主電流の重心を一致させるように、前記ブリッジ配線導体及び前記ローサイド接続手段が一方向に配列されていることを特徴とする請求項10~12のいずれか一項記載のハーフブリッジパワー半導体モジュール。
  14.  前記絶縁板の主面の法線方向から見て、前記負極配線導体は、空隙を介して前記ブリッジ配線導体に包囲されていることを特徴とする請求項1~8のいずれか一項に記載のハーフブリッジパワー半導体モジュール。
  15.  前記起立型ハイサイド端子及び前記起立型ローサイド端子は、それぞれ、前記絶縁板の主面の法線方向に起立した平板状のベース部と、ベース部から分岐した複数の歯部とからなり、複数の歯部の先端が前記正極配線導体及び前記負極配線導体に接続していることを特徴とする請求項1~8のいずれか一項に記載のハーフブリッジパワー半導体モジュール。
  16.  1枚の絶縁板と、前記絶縁板の上或いはその上方に互いに電気的に絶縁して配置された、正極配線導体、ブリッジ配線導体、及び負極配線導体と、を備えた絶縁配線基板と、
     前記正極配線導体の上にその裏面電極が接合された1以上のハイサイドパワー半導体装置と、
     前記ブリッジ配線導体の上にその裏面電極が接合された1以上のローサイドパワー半導体装置と、
     前記ブリッジ配線導体に接続された起立型ブリッジ端子と、
     前記ハイサイドパワー半導体装置と前記ブリッジ端子の間に配置され、前記正極配線導体に接続された起立型ハイサイド端子と、
     前記ブリッジ端子と前記ローサイドパワー半導体装置の間に配置され、前記負極配線導体に接続された起立型ローサイド端子と、
     前記ハイサイドパワー半導体装置の表面主電極と前記起立型ブリッジ端子を接続するハイサイド接続手段と、
     前記ローサイドパワー半導体装置の表面主電極と前記起立型ローサイド端子を接続するローサイド接続手段と、
    を備えるハーフブリッジパワー半導体モジュールの製造方法であって、
     少なくとも前記正極配線導体、前記ブリッジ配線導体、及び前記負極配線導体を備えた前記絶縁配線基板を用意する第1工程と、
     前記第1工程の後に、前記ブリッジ配線導体に前記起立型ブリッジ端子を接続し、前記正極配線導体に前記起立型ハイサイド端子を接続し、前記負極配線導体に前記起立型ローサイド端子を接続する第2工程と、
     前記第2工程の後に、前記正極配線導体の上に前記ハイサイドパワー半導体装置の裏面電極を接合し、前記ブリッジ配線導体の上に前記ローサイドパワー半導体装置の裏面電極を接合する第3工程と、
     前記第3工程の後に、前記ハイサイドパワー半導体装置の表面電極と前記ブリッジ配線導体とを前記ハイサイド接続手段を用いて接続し、前記ローサイドパワー半導体装置の表面電極と前記負極配線導体とを前記ローサイド接続手段を用いて接続する第4工程と、
    を備えることを特徴とするハーフブリッジパワー半導体モジュールの製造方法。
  17.  請求項16記載の前記第2工程は、起立型ゲート信号端子をゲート信号配線導体に接続し、起立型ソース信号端子をソース信号配線導体に接続する工程を含むことを特徴とする請求項16に記載のハーフブリッジパワー半導体モジュールの製造方法。
  18.  請求項16記載の前記第4工程は、前記ハイサイドパワー半導体装置のゲート電極もしくは前記ローサイドパワー半導体装置のゲート電極と、ゲート信号配線導体または起立型ゲート信号端子とをゲート信号接続手段で結線し、前記ハイサイドパワー半導体装置のソース電極もしくは前記ローサイドパワー半導体装置のソース電極と、ソース信号配線導体または起立型ソース信号端子とをソース接続手段で結線する工程を含むことを特徴とする請求項16又は17に記載のハーフブリッジパワー半導体モジュールの製造方法。
     
PCT/JP2015/053941 2015-02-13 2015-02-13 ハーフブリッジパワー半導体モジュール及びその製造方法 WO2016129097A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
EP15881972.2A EP3258491A4 (en) 2015-02-13 2015-02-13 Half-bridge power semiconductor module, and method for manufacturing same
US15/550,939 US10396057B2 (en) 2015-02-13 2015-02-13 Half-bridge power semiconductor module and method for manufacturing same
CN201580075987.6A CN107210290B (zh) 2015-02-13 2015-02-13 半桥式功率半导体模块及其制造方法
JP2016574592A JP6603676B2 (ja) 2015-02-13 2015-02-13 ハーフブリッジパワー半導体モジュール及びその製造方法
PCT/JP2015/053941 WO2016129097A1 (ja) 2015-02-13 2015-02-13 ハーフブリッジパワー半導体モジュール及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2015/053941 WO2016129097A1 (ja) 2015-02-13 2015-02-13 ハーフブリッジパワー半導体モジュール及びその製造方法

Publications (1)

Publication Number Publication Date
WO2016129097A1 true WO2016129097A1 (ja) 2016-08-18

Family

ID=56615481

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2015/053941 WO2016129097A1 (ja) 2015-02-13 2015-02-13 ハーフブリッジパワー半導体モジュール及びその製造方法

Country Status (5)

Country Link
US (1) US10396057B2 (ja)
EP (1) EP3258491A4 (ja)
JP (1) JP6603676B2 (ja)
CN (1) CN107210290B (ja)
WO (1) WO2016129097A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170345792A1 (en) * 2014-11-28 2017-11-30 Nissan Motor Co., Ltd. Half-bridge power semiconductor module and method of manufacturing same
US10522517B2 (en) 2014-07-03 2019-12-31 Nissan Motor Co., Ltd. Half-bridge power semiconductor module and manufacturing method therefor
JP2020515034A (ja) * 2016-12-16 2020-05-21 アーベーベー・シュバイツ・アーゲー ゲートパスインダクタンスが低いパワー半導体モジュール
CN116913910A (zh) * 2022-11-25 2023-10-20 苏州悉智科技有限公司 叠层布线的功率模块封装结构

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109921612A (zh) * 2019-01-15 2019-06-21 山东师范大学 一种多层基板低电感功率模块
CN111106098B (zh) * 2019-12-13 2021-10-22 扬州国扬电子有限公司 一种低寄生电感布局的功率模块
JP2023044582A (ja) * 2021-09-17 2023-03-30 株式会社東芝 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002076256A (ja) * 2000-08-30 2002-03-15 Mitsubishi Electric Corp 電力用半導体装置
JP2005192328A (ja) * 2003-12-25 2005-07-14 Toyota Motor Corp 半導体装置
JP2006313821A (ja) * 2005-05-09 2006-11-16 Toyota Industries Corp 半導体装置
JP2008306872A (ja) * 2007-06-08 2008-12-18 Nissan Motor Co Ltd 半導体装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4819042A (en) * 1983-10-31 1989-04-04 Kaufman Lance R Isolated package for multiple semiconductor power components
JP3053298B2 (ja) * 1992-08-19 2000-06-19 株式会社東芝 半導体装置
JP4009056B2 (ja) * 2000-05-25 2007-11-14 三菱電機株式会社 パワーモジュール
JP3635020B2 (ja) 2000-09-28 2005-03-30 京セラ株式会社 インバータ制御モジュール
EP1376696B1 (en) 2001-03-30 2012-01-25 Hitachi, Ltd. Semiconductor device
JP3723869B2 (ja) 2001-03-30 2005-12-07 株式会社日立製作所 半導体装置
DE10237561C1 (de) * 2002-08-16 2003-10-16 Semikron Elektronik Gmbh Induktivitätsarme Schaltungsanordnung bzw. Schaltungsaufbau für Leistungshalbleitermodule
US6906404B2 (en) * 2003-05-16 2005-06-14 Ballard Power Systems Corporation Power module with voltage overshoot limiting
DE102005002707B4 (de) * 2005-01-19 2007-07-26 Infineon Technologies Ag Verfahren zur Herstellung elektrischer Verbindungen in einem Halbleiterbauteil mittels koaxialer Mikroverbindungselemente
JP4459883B2 (ja) * 2005-04-28 2010-04-28 三菱電機株式会社 半導体装置
DE102006014582B4 (de) * 2006-03-29 2011-09-15 Infineon Technologies Ag Halbleitermodul
JP2008091809A (ja) 2006-10-05 2008-04-17 Mitsubishi Electric Corp 半導体モジュール
US7791208B2 (en) * 2007-09-27 2010-09-07 Infineon Technologies Ag Power semiconductor arrangement
JP4576448B2 (ja) * 2008-07-18 2010-11-10 三菱電機株式会社 電力用半導体装置
US8076696B2 (en) * 2009-10-30 2011-12-13 General Electric Company Power module assembly with reduced inductance
DE102010002627B4 (de) 2010-03-05 2023-10-05 Infineon Technologies Ag Niederinduktive Leistungshalbleiterbaugruppen
JP5211364B2 (ja) 2010-05-07 2013-06-12 三菱電機株式会社 半導体装置
WO2013015031A1 (ja) * 2011-07-28 2013-01-31 富士電機株式会社 半導体装置および半導体装置の製造方法
KR101926854B1 (ko) * 2012-02-09 2018-12-07 후지 덴키 가부시키가이샤 반도체 장치
CN104170085B (zh) * 2012-03-28 2017-05-10 富士电机株式会社 半导体装置
WO2013145619A1 (ja) * 2012-03-28 2013-10-03 富士電機株式会社 半導体装置及び半導体装置の製造方法
US9111764B2 (en) * 2012-07-13 2015-08-18 Infineon Technologies Ag Integrated semiconductor device and a bridge circuit with the integrated semiconductor device
JP6044321B2 (ja) * 2012-12-19 2016-12-14 富士電機株式会社 半導体モジュール
CN106030796B (zh) * 2014-02-11 2018-07-06 三菱电机株式会社 功率用半导体模块
CN103954804B (zh) * 2014-04-10 2016-08-24 中国科学院电工研究所 一种功率半导体芯片测试用覆铜陶瓷基板
JP6160780B2 (ja) * 2014-08-26 2017-07-12 富士電機株式会社 3レベル電力変換装置
US10756057B2 (en) * 2014-11-28 2020-08-25 Nissan Motor Co., Ltd. Half-bridge power semiconductor module and method of manufacturing same
US9972569B2 (en) * 2016-04-12 2018-05-15 General Electric Company Robust low inductance power module package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002076256A (ja) * 2000-08-30 2002-03-15 Mitsubishi Electric Corp 電力用半導体装置
JP2005192328A (ja) * 2003-12-25 2005-07-14 Toyota Motor Corp 半導体装置
JP2006313821A (ja) * 2005-05-09 2006-11-16 Toyota Industries Corp 半導体装置
JP2008306872A (ja) * 2007-06-08 2008-12-18 Nissan Motor Co Ltd 半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3258491A4 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10522517B2 (en) 2014-07-03 2019-12-31 Nissan Motor Co., Ltd. Half-bridge power semiconductor module and manufacturing method therefor
US20170345792A1 (en) * 2014-11-28 2017-11-30 Nissan Motor Co., Ltd. Half-bridge power semiconductor module and method of manufacturing same
JP2020515034A (ja) * 2016-12-16 2020-05-21 アーベーベー・シュバイツ・アーゲー ゲートパスインダクタンスが低いパワー半導体モジュール
JP7153649B2 (ja) 2016-12-16 2022-10-14 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト ゲートパスインダクタンスが低いパワー半導体モジュール
CN116913910A (zh) * 2022-11-25 2023-10-20 苏州悉智科技有限公司 叠层布线的功率模块封装结构
CN116913910B (zh) * 2022-11-25 2024-03-22 苏州悉智科技有限公司 叠层布线的功率模块封装结构

Also Published As

Publication number Publication date
EP3258491A1 (en) 2017-12-20
US10396057B2 (en) 2019-08-27
JP6603676B2 (ja) 2019-11-06
JPWO2016129097A1 (ja) 2017-11-16
US20180240787A1 (en) 2018-08-23
EP3258491A4 (en) 2018-03-14
CN107210290A (zh) 2017-09-26
CN107210290B (zh) 2019-07-30

Similar Documents

Publication Publication Date Title
JP6288301B2 (ja) ハーフブリッジパワー半導体モジュール及びその製造方法
JP6245365B2 (ja) ハーフブリッジパワー半導体モジュール及びその製造方法
JP6603676B2 (ja) ハーフブリッジパワー半導体モジュール及びその製造方法
US8461623B2 (en) Power semiconductor module
JP5841500B2 (ja) スタック型ハーフブリッジ電力モジュール
CN107534031B (zh) 高速、高效SiC功率模块
WO2015099030A1 (ja) パワー回路およびパワーモジュール
JP6836201B2 (ja) 電力変換装置
JP6096614B2 (ja) パワー半導体モジュールおよびそれを用いた電力変換装置
JP2022062235A (ja) パワー・デバイス用のパッケージ構造
US20220319976A1 (en) Three-level power module
JP2004311685A (ja) 電力用半導体装置
WO2023065602A1 (zh) 功率模块及电机控制器
JP6331543B2 (ja) ハーフブリッジパワー半導体モジュール及びその製造方法
JP6922450B2 (ja) 半導体モジュール
JP5119741B2 (ja) スイッチングモジュール
CN110739294B (zh) 功率模块结构
JP2022148233A (ja) パワー半導体装置および電力変換装置
JP2022162191A (ja) 電力用半導体モジュール
CN112447614A (zh) 功率器件封装结构
JP2008300530A (ja) スイッチングモジュール

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15881972

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2016574592

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 15550939

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

REEP Request for entry into the european phase

Ref document number: 2015881972

Country of ref document: EP