WO2016117367A1 - 時間測定装置 - Google Patents

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WO2016117367A1
WO2016117367A1 PCT/JP2016/050335 JP2016050335W WO2016117367A1 WO 2016117367 A1 WO2016117367 A1 WO 2016117367A1 JP 2016050335 W JP2016050335 W JP 2016050335W WO 2016117367 A1 WO2016117367 A1 WO 2016117367A1
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WO
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clock
phase
clock signal
level
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PCT/JP2016/050335
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English (en)
French (fr)
Inventor
隆 大島
雄次 大竹
比呂和 前坂
伸一 松原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Atomic Energy Agency
Japan Synchrotron Radiation Research Institute
RIKEN
Original Assignee
Japan Atomic Energy Research Institute
Japan Synchrotron Radiation Research Institute
RIKEN
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    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/06—Apparatus for measuring unknown time intervals by electric means by measuring phase
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/02—Input circuits
    • H03K21/026—Input circuits comprising logic circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/04—Apparatus for measuring unknown time intervals by electric means by counting pulses or half-cycles of an AC

Definitions

  • the present invention relates to a time measuring device.
  • FIG. 20 is a schematic configuration diagram of a conventional time measuring apparatus capable of obtaining a measurement resolution less than a clock period
  • FIG. 21 is an operation explanatory diagram of the time measuring apparatus of FIG. 20 (see, for example, Patent Document 1). ).
  • the capacitor C is charged to a constant voltage in advance.
  • the switch SW is turned on to connect the capacitor C to the constant current circuit, and the discharge of the accumulated charge in the capacitor C is started.
  • the discharge is stopped by turning off the switch SW at the timing when the reference clock is received after the trigger pulse (up edge timing of the reference clock).
  • a voltage change ⁇ V between both poles of the capacitor C due to discharge is read by an AD converter.
  • the voltage ⁇ V Since the integrated charge amount discharged using the constant current circuit is proportional to the discharge time, the voltage ⁇ V has a value corresponding to the time difference ⁇ T between the trigger pulse and the reference clock. Therefore, information about the time interval less than the clock period can be obtained from the voltage ⁇ V.
  • an object of the present invention is to provide a time measuring device that contributes to improving the measurement accuracy of the time interval between two signals.
  • a time measuring apparatus is a time measuring apparatus for measuring a time interval between input timings of a first target signal and a second target signal each having a pulse shape, and a clock signal having a predetermined clock frequency and clock cycle is measured.
  • a period number detection unit that detects the time interval in units of the clock period, and receives at least one of the first and second target signals as a filter target signal and outputs a signal of the clock frequency from the filter target signal It has a bandpass filter for extracting components, and uses a phase detection unit for detecting a phase difference between the extracted signal and the clock signal, a detection result of the period number detection unit and a detection phase difference by the phase detection unit, And an arithmetic unit that obtains the time interval with a resolution smaller than the clock period.
  • the pulsed filter target signal includes signal components of various frequencies including the clock frequency
  • the phase difference between the extracted signal and the clock signal represents a time component smaller than the clock cycle in the time interval
  • the detection result of the cycle number detection unit and the phase difference detected by the phase detection unit The time interval can be obtained with a resolution smaller than the clock cycle.
  • the present invention can provide a time measuring device that contributes to improving the measurement accuracy of the time interval between two signals.
  • FIG. 1 is a block diagram of a time measuring device (time interval measuring device) according to the first embodiment.
  • the time measuring apparatus of FIG. 1 includes each part referred to by reference numerals 10, 20, 30, 40, 51 and 52.
  • An arbitrary rectangular wave signal (including a digital signal such as a clock signal) handled by the time measuring device is a voltage signal and alternatively takes a low level or a high level signal level higher than the low level. .
  • a rectangular wave signal including a digital signal such as a clock signal
  • a transition from a low level to a high level of a signal level is expressed as an up edge, and the timing of the transition is expressed as an up edge timing.
  • the time measurement device, start trigger signal trig_str and stop trigger signal trig_stp is is inputted, a clock signal clk having a predetermined clock frequency and the clock period T RF are input.
  • Each of the start trigger signal trig_str and the stop trigger signal trig_stp is a pulse-shaped rectangular wave signal.
  • a clock generator (not shown) for generating the clock signal clk may be included in the time measuring device.
  • the stop trigger signal trig_stp is input to the time measuring device after the start trigger signal trig_str.
  • the clock frequency of the clock signal clk is 5.7 GHz (gigahertz).
  • the clock period T RF is about 175 picoseconds.
  • the start trigger signal trig_str is input to the start side phase detection unit 10 via the signal distributor 51, and the stop trigger signal trig_stp is input to the stop side phase detection unit 20 via the signal distributor 52.
  • the signal distributor 51 supplies the counter unit 30 with a signal in which the signal strength of the start trigger signal trig_str is reduced, that is, the start trigger signal trig_str ′ in which the signal strength is reduced.
  • the signal distributor 52 supplies the counter unit 30 with a signal obtained by reducing the signal strength of the stop trigger signal trig_stp, that is, the stop trigger signal trig_stp ′ having a reduced signal strength.
  • Signal distributors 51 and 52 are used for signal distribution.
  • the signal-to-noise ratio can be improved by increasing the signal strength of the input signals (trig_str, trig_stp).
  • the signal distributors 51 and 52 may be provided with attenuators for logic signals.
  • the signal strength of the start trigger signal and the stop trigger signal may be reduced inside the counter unit 30 (in this case, the signal strength reduction function in the signal distributors 51 and 52 may be deleted).
  • the start-side phase detection unit 10 detects the phase ⁇ str of the start trigger signal trig_str based on the clock signal clk (in other words, the phase ⁇ str of the clock signal clk at the timing when the start trigger signal trig_str is input to the time measurement device). And output.
  • the stop-side phase detection unit 20 detects the phase ⁇ stp of the stop trigger signal trig_stp with reference to the clock signal clk (in other words, the phase ⁇ stp of the clock signal clk at the timing when the stop trigger signal trig_stp is input to the time measurement device). And output.
  • the units of the phases ⁇ str and ⁇ stp are expressed in degrees. That is, each of the phases ⁇ str and ⁇ stp takes any value from 0 ° to 360 °.
  • the phase of any clock signal including the clock signal clk takes any value from 0 ° to 360 °.
  • the phase of the clock signal is 0 ° at the up-edge timing of the clock signal.
  • the start trigger signal trig_str pulse width (interval signal trig_str becomes high level) (the same is true for stop trigger signal) is assumed to be three times the clock period T RF.
  • the phase ⁇ stp is 0 °.
  • the time measuring device can obtain the time interval T INT of the input timing of the start trigger signal trig_str and the stop trigger signal trig_stp to the time measuring device.
  • Input timings of the start trigger signal trig_str and the stop trigger signal trig_stp to the time measuring device are timings t A and t B , respectively. That is, the time interval T INT represents the time difference between the timings t A and t B.
  • the signal S N in FIG. 2 is an internal signal of the counter unit 30, and the value N is determined by the number of clocks in the signal S N.
  • the time resolution in the counter unit 30 can be increased by using a high frequency of 5.7 GHz as the frequency of the clock signal used in the counter unit 30.
  • a clock signal of about 100 MHz (megahertz) is used, that is, a frequency about 1/57 lower than the clock frequency used in this embodiment is used. Time resolution is not high.
  • the counter unit 30 in the present embodiment is realized by, for example, a circuit in which flip-flops that can operate at a high frequency are cascade-connected.
  • the phase detection units 10 and 20 use a BPF (bandpass filter) 11 and 21 to generate a clock frequency (5.7 GHz) from the start trigger signal trig_str and the stop trigger signal trig_stp. A signal component is extracted, and a phase difference between each extracted signal and the clock signal is detected.
  • BPF bandpass filter
  • the start side phase detection unit 10 includes a BPF (band pass filter) 11, a limiter 12, a phase detection unit 13 and a sampling unit 14.
  • the stop-side phase detection unit 20 includes a BPF (band pass filter) 21, a limiter 22, a phase detection unit 23, and a sampling unit 24.
  • the units 10 and 20 have the same configuration as each other except that the input signals are different from each other.
  • the BPF 11 is a bandpass filter that extracts and outputs a signal component in a predetermined pass band included in the start trigger signal trig_str
  • the BPF 21 is a signal component in a predetermined pass band included in the stop trigger signal trig_stp. Is a band-pass filter that extracts and outputs.
  • the pass band is common between the BPFs 11 and 12, and includes the clock frequency of the clock signal clk.
  • the BPFs 11 and 21 are formed so that the pass band includes a clock frequency and is as narrow as possible.
  • the BPFs 11 and 21 can be formed of a hollow BPF. In the following, it is assumed that the output signals of the BPFs 11 and 21 have only the signal component of the clock frequency (that is, the frequency component of the clock signal) unless otherwise specified, for the sake of concrete description and convenience.
  • a signal S BPFA1 is an output signal (extracted signal) of the BPF 11. That is, the signal S BPFA1 is a clock frequency component signal extracted from the start trigger signal trig_str by the BPF 11.
  • the signal S BPFB1 is an output signal (extracted signal) of the BPF 21. That is, the signal S BPFB1 is a clock frequency component signal extracted from the stop trigger signal trig_stp by the BPF 21.
  • Each of the signals S BPFA1 and S BPFB1 is a sinusoidal signal whose amplitude changes over time, and the frequency of the sine wave coincides with the clock frequency.
  • start trigger signal trig_str and the stop trigger signal trig_stp are pulse signals, they include various frequency components. Therefore, if the frequency components of the clock signal are extracted from the start trigger signal trig_str and the stop trigger signal trig_stp by the BPFs 11 and 21, sinusoidal signals S BPFA1 and S BPFB1 having the clock frequency can be obtained.
  • the amplitude of the sine wave signal S BPFA1 gradually increases after gradually increasing from the up edge timing of the start trigger signal trig_str, but the sine starting from the up edge timing of the start trigger signal trig_str.
  • the details of the amplitude change of the wavy signal S BPFA1 depend on the filter characteristics of the BPF 11. The same applies to the sinusoidal signal SBPFB1 .
  • the signal levels of the sinusoidal signals S BPFA1 and S BPFB1 oscillate between positive and negative with reference to zero.
  • the phase of the signal S BPFA1 as a sine wave is 0 °
  • the phase of the signal S BPFB1 as a sine wave is 0 °
  • the signal S BPFA2 is a high level when the signal level of the sine wave signal S BPFA1 is 0 or positive, while it is a low level when the signal level of the sine wave signal S BPFA1 is negative.
  • the signal S BPFB2 becomes a high level when the signal level of the sine wave signal S BPFB1 is 0 or positive, while it becomes a low level when the signal level of the sine wave signal S BPFB1 is negative. It is a rectangular wave signal.
  • unit 10 using a comparator can generate a square wave signal S BPFA2 from sinusoidal signals S BPFA1, square-wave signal from the sine wave signal S BPFB1 using a comparator (not shown) in unit 20 S BPFB2 can be generated.
  • S BPFB2 using a comparator (not shown) can generate a square wave signal S BPFA2 from sinusoidal signals S BPFA1, square-wave signal from the sine wave signal S BPFB1 using a comparator (not shown) in unit 20 S BPFB2 can be generated.
  • the amplitude of the rectangular wave signal S BPFA2 increases and decreases with the increase and decrease of the amplitude of the sine wave signal S BPFA1 , but the actual amplitude of the rectangular wave signal S BPFA2 can be constant (rectangular wave signal S The same applies to BPFB2 .)
  • the limiter 12 executes a limit process that makes the amplitude of the output signal of the BPF 11 constant (limits the amplitude of the output signal of the BPF 11 to a certain value or less), and the limiter 22 makes the amplitude of the output signal of the BPF 21 constant ( A limit process is executed to limit the amplitude of the output signal of the BPF 21 to a certain value or less.
  • the limit process in the limiter 12 may include an amplification function of the output signal of the BPF 11
  • the limit process in the limiter 22 may include an amplification function of the output signal of the BPF 21.
  • the output signal of the BPF 11 after passing through the limit process of the limiter 12 is supplied to the phase detector 13 as a first comparison signal.
  • the output signal of the BPF 21 after passing through the limiter 22 is supplied to the phase detector 23 as a first comparison signal.
  • the phase detection result of the phase detector (13, 23) may depend on the power of the comparison signal, but the influence of the power dependency of the phase detector is removed by the limit processing.
  • a clock signal clk is supplied to each of the phase detectors 13 and 23 as a second comparison signal (reference signal). Since the first comparison signal input to each of the phase detectors 13 and 23 has the same frequency as the clock signal clk as the second comparison signal, a phase difference is defined between the first and second comparison signals. it can.
  • Each of the phase detection units 13 and 23 detects the phase difference between the first and second comparison signals by comparing the phases of the first and second comparison signals, and has a voltage value corresponding to the detected phase difference. Is output (the same applies to other phase detectors described later).
  • the detected phase difference between the first and second comparison signals is the phase of the first comparison signal viewed from the phase of the second comparison signal (in other words, the first comparison signal based on the second comparison signal). Phase).
  • the phase difference detected by the phase detector 13 corresponds to the phase ⁇ str
  • the phase difference detected by the phase detector 23 corresponds to the phase ⁇ stp.
  • the first comparison signals in the phase detectors 13 and 23 may be rectangular wave signals S BPFA2 and S BPFB2 , respectively.
  • the phase detectors (13, 23) can be called digital phase detectors. By using a digital phase detector, it aims to achieve high linearity, suppress variation among products, and improve the temperature characteristics of the phase to be detected.
  • phase detector 13 compares the phase of the rectangular wave signal SBPFA2 with the phase of the clock signal clk, the phase detector 13 multiplies these signals by a local signal having a predetermined local frequency (for example, a frequency of 4.7 GHz).
  • a local signal having a predetermined local frequency (for example, a frequency of 4.7 GHz).
  • the frequency of the rectangular wave signal S BPFA2 and the clock signal clk may be lowered to an intermediate band frequency (for example, a frequency of 1 GHz), and then both signals may be compared.
  • an intermediate band frequency for example, a frequency of 1 GHz
  • the phase detection unit 13 may compare the phases of the first and second comparison signals by using the sinusoidal signal SBPFA1 itself as the first comparison signal.
  • the phase detector 13 may multiply the sinusoidal signal SBPFA1 and the clock signal clk by an analog multiplier and detect the phase difference as the phase ⁇ str from the multiplication result. The same applies to the phase detector 23 and the phase detector described in the second embodiment.
  • the sampling unit 14 reads the value of the phase ⁇ str by sampling the output voltage signal of the phase detection unit 13, and outputs the read value of the phase ⁇ str (sampling value) to the calculation unit 40.
  • the sampling unit 24 reads the value of the phase ⁇ stp by sampling the output voltage signal of the phase detection unit 23, and outputs the read value of the phase ⁇ stp (sampling value) to the calculation unit 40.
  • the sampling timing in the sampling units 14 and 24 is specified by the counter unit 30.
  • the counter unit 30 has a predetermined delay from the up edge timing of the clock signal clk immediately after the up edge timing t A of the start trigger signal, based on the start trigger signal trig_str ′ and the clock signal clk input thereto.
  • the sampling instruction signal SMPstr (see FIG. 2) is output to the sampling unit 14 at a timing when time (for example, (3 ⁇ T RF )) has elapsed.
  • the counter unit 30 has a predetermined delay time from the up edge timing of the clock signal clk immediately after the up edge timing t B of the stop start trigger signal, based on the stop trigger signal trig_stp ′ and the clock signal clk input thereto.
  • the sampling instruction signal SMPstp (see FIG. 2) is output to the sampling unit 24 at a timing when (for example, (3 ⁇ T RF ) minutes) has elapsed.
  • the sampling unit 14 samples the output voltage signal of the phase detection unit 13 at the timing of receiving the sampling instruction signal SMPstr, and the sampling unit 24 outputs the output voltage signal of the phase detection unit 23 at the timing of receiving the sampling instruction signal SMPstp. Is sampled.
  • the output signal of the BPF 11 immediately after the start trigger signal up-edge timing often varies for each input of the start trigger signal. That is, for example, “the output signal of the BPF 11 immediately after the up-edge timing of the start trigger signal when a certain start trigger signal is input to the BPF 11” and “the start trigger when another start trigger signal is input to the BPF 11.
  • the output signal of the BPF 11 immediately after the up-edge timing of the signal may be greatly different from each other.
  • the arithmetic unit 40 includes an arithmetic device such as a microcomputer, and the phases ⁇ str and ⁇ stp (that is, the values of the phases ⁇ str and ⁇ stp given from the sampling units 14 and 24) detected by the units 10 and 20 and the counter unit 30.
  • the time interval T INT is obtained with a resolution smaller than the clock cycle T RF based on the count number N detected in step (1).
  • the calculation unit 40 obtains the time interval T INT according to the following formula (1). In the example of FIG.
  • T INT T RF ⁇ N + T RF ⁇ ( ⁇ stp ⁇ str) / 360 (1)
  • the start-side phase detection unit 10 can be omitted from the time measuring device.
  • the arithmetic unit 40 may obtain the time interval T INT according to the equation (1a).
  • the counter unit 30 does not count the up edge of the clock signal at the timing t A.
  • the stop-side phase detection unit 20 may obtain the time interval T INT according to the equation (1b). At this time, the counter unit 30 does not count the up edge of the clock signal at the timing t B.
  • T INT T RF ⁇ N + T RF ⁇ (360 ⁇ str) / 360 (1b)
  • Second Embodiment A second embodiment of the present invention will be described.
  • the second embodiment is an embodiment based on the first embodiment.
  • the description of the first embodiment is applied to the second embodiment as long as there is no contradiction.
  • FIG. 3 shows the output characteristics of a phase detector such as the phase detector 13 or 23.
  • the phase detection unit having the output characteristics of FIG. 3 reduces the voltage value of its output signal to a predetermined lower limit voltage value ( For example, the voltage is increased from 0 volts to a predetermined upper limit voltage value (for example, 5 volts).
  • the detection range of the phase difference is limited to a range from 0 ° to 360 °, and a discontinuity of one clock occurs at the limit point of the detection range. That is, as shown in FIG.
  • the voltage value of the output signal of the phase detector is the same when the phase difference between the first and second comparison signals is 0 ° and when it is 360 ° (phase difference). Since the voltage value of the output signal of the phase detector changes from the vicinity of the upper limit voltage value to the lower limit voltage value when the angle reaches 360 ° from less than 360 °, the phase difference between the first and second comparison signals is zero. When the angle is near ° or around 360 °, jitter of one clock may occur in the derived time interval T INT .
  • phase difference between the first and second comparison signals is actually 0.1 °, but the phase difference is detected to be 359.9 ° due to the influence of the detection error, the derivation is performed.
  • Time interval T INT deviates from the true time interval T INT by nearly one clock.
  • the linearity with respect to the phase of the output signal (output voltage) of the phase detector deteriorates.
  • broken-line ellipse portions 91 and 92 correspond to portions where the linearity is not good.
  • the clock signal clk is referred to as a 0 ° clock signal.
  • the phase of the clock signal clk is changed in the time measuring device of the second embodiment.
  • a signal obtained by inverting the clock signal clk that is, a clock signal formed by advancing the phase of the clock signal clk by 180 ° is referred to as a 180 ° clock signal.
  • a clock signal formed by advancing the phase of the clock signal clk by 90 ° is called a 90 ° clock signal.
  • a clock signal formed by further advancing the phase of the 180 ° clock signal by 90 ° is referred to as a 270 ° clock signal.
  • the first comparison signal (for example, the signal S BPFA2 in FIG. 2) based on the input timing of the start trigger signal has a phase from 90 ° to 270 ° when viewed from the 0 ° clock signal.
  • the phase ⁇ str is detected using the 0 ° clock signal as the second comparison signal (reference signal). Otherwise, the 180 ° clock signal is used as the second comparison signal (reference signal).
  • the phase ⁇ str is detected.
  • the stop trigger signal By doing in this way, the output signal of a phase detection part is always limited within the range of the line segment with an arrow of FIG.
  • FIG. 5 is a block diagram of a time measuring apparatus according to the second embodiment.
  • the time measuring apparatus of FIG. 5 includes each part referred to by reference numerals 100, 200, 300, 400, 510, 520, 600 and 700.
  • the start trigger signal trig_str is input to the start side phase detection unit 100 via the signal distributor 510, and the stop trigger signal trig_stp is input to the stop side phase detection unit 200 via the signal distributor 520.
  • the signal distributor 510 supplies the start trigger signal trig_str to the start trigger detection unit 600 with a signal with a reduced signal strength, that is, a start trigger signal trig_str ′ with a reduced signal strength.
  • the signal distributor 520 supplies the stop trigger signal detecting unit 700 with a signal obtained by reducing the signal strength of the stop trigger signal trig_stp, that is, the stop trigger signal trig_stp ′ having a reduced signal strength.
  • Signal distributors 510 and 520 are used for signal distribution.
  • the signal-to-noise ratio can be improved by increasing the signal strength of the input signals (trig_str, trig_stp).
  • the signal distributors 510 and 520 may be provided with attenuators for logic signals.
  • the signal strength of the start trigger signal and the stop trigger signal may be reduced inside the start side trigger detection unit 600 and the stop side trigger detection unit 700 (in this case, the signal strength in the signal distributors 510 and 520 is reduced). Function can be removed).
  • FIG. 6 is an internal configuration diagram of the start side trigger detection unit 600.
  • the start-side trigger detection unit 600 includes each part referred to by reference numerals 601 to 607.
  • the phase converter 601 receives the clock signal clk, outputs a 0 ° clock signal, which is the clock signal clk itself, as a clock signal 621, and a 90 ° clock signal obtained by advancing the phase of the clock signal clk by 90 °. Is generated and output as a clock signal 622.
  • the phase converter 602 receives the clock signal 621, outputs a 0 ° clock signal, which is the clock signal 621 itself, as the clock signal 623, and advances the phase of the clock signal 621 by 180 ° (ie, the clock signal).
  • a 180 ° clock signal (inverted 621) is generated and output as a clock signal 624.
  • the flip-flops 603 and 604 are D-type flip-flops (hereinafter referred to as DFF).
  • the DFF includes a clock terminal, a D terminal, a Q terminal, and a reset terminal.
  • the DFF holds the level (logical value) of the signal input to the D terminal at the up edge timing of the signal supplied to the clock terminal, and a signal having the held signal level (logical value). Output from Q terminal.
  • the high level reset signal RESET is supplied to the reset terminal of the DFF, the holding is canceled and the output signal of the DFF Q terminal becomes the low level.
  • the arithmetic unit 400 (see FIG. 5) can supply a high-level reset signal RESET to each part in the time measuring device at an arbitrary timing. In the present embodiment, it is assumed that the high-level reset signal RESET is not supplied from the arithmetic unit 400 to each part in the time measuring device unless otherwise specified.
  • the start trigger signal trig_str ′ and the clock signal 622 are input to the D terminal and the clock terminal of the DFF 603, respectively.
  • An output signal from the Q terminal of the DFF 603 is output to the outside of the detection unit 600 as a start trigger signal L_trig_str latched in synchronization with the clock signal 622.
  • a clock signal 622 and a start trigger signal trig_str ′ are input to the D terminal and the clock terminal of the DFF 604, respectively.
  • the logic circuits 605 and 606 are AND circuits (logical product circuits). Each of the AND circuits 605 and 606 is a two-input AND circuit, and thus has first and second input terminals and an output terminal (the same applies to other AND circuits described later).
  • the output signal of the Q terminal of the DFF 604 is input as it is to the first input terminal of the AND circuit 606, while the inverted signal of the output signal of the Q terminal of the DFF 604 is input to the first input terminal of the AND circuit 605.
  • Clock signals 624 and 623 are input to the second input terminals of the AND circuits 605 and 606, respectively.
  • the logic circuit 607 is an OR circuit (OR circuit).
  • the OR circuit 607 is a two-input OR circuit, and thus has first and second input terminals and an output terminal (the same applies to other OR circuits described later).
  • the output signal of the AND circuit 605 (that is, the logical product signal of the inverted signal of the output signal of the Q terminal of the DFF 604 and the clock signal 624) is input to the first input terminal of the OR circuit 607, and the second input of the OR circuit 607 is input.
  • An output signal of the AND circuit 606 (that is, a logical product signal of the output signal of the Q terminal of the DFF 604 and the clock signal 623) is input to the terminal.
  • one of the clock signals 623 and 624 is output from the output terminal of the OR circuit 607 according to the level of the output signal at the Q terminal of the DFF 604.
  • a clock signal output from the output terminal of the OR circuit 607 is referred to as a clock signal clk_str.
  • the start-side trigger detection unit 600 includes clock selection units (601, 602, 604 to 607).
  • the clock selection unit is based on the timing relationship between the start trigger signal trig_str ′ and the clock signal clk (specifically, based on the relationship between the up edge timing of the start trigger signal trig_str ′ and the up edge timing of the clock signal clk), A clock signal 623 having the same phase as the clock signal clk or a clock signal 624 having a phase different from the clock signal clk is selectively output.
  • FIG. 7 is an internal configuration diagram of the start-side phase detection unit 100.
  • the start-side phase detection unit 100 includes each part referred to by reference numerals 101 to 104, and detects and outputs the phase ⁇ str of the start trigger signal trig_str.
  • the phase ⁇ str detected by the unit 100 is the phase of the start trigger signal trig_str based on the clock signal clk_str (in other words, the phase of the clock signal clk_str at the timing when the start trigger signal trig_str is input to the time measurement device). ). That is, (see FIG.
  • the phase ⁇ str detected by the unit 100 is the up edge immediately before the clock signal clk_str viewed from the up edge timing t A of the signal trig_str and the up edge timing t A of the signal trig_str.
  • the phase ⁇ str is 0 °.
  • the BPF 101 is the same as the BPF 11 (see FIG. 1) of the first embodiment. Therefore, the BPF 101 generates and outputs a sinusoidal signal S BPFA1 (see FIG. 2) by extracting the signal component of the clock frequency included in the start trigger signal trig_str. As in the first embodiment, in the unit 100, a rectangular wave signal S BPFA2 (see FIG. 2) can be generated from the sine wave signal S BPFA1 using a comparator (not shown).
  • the amplifier 102 is an amplifier that includes the function of the limiter 12 of FIG. 1, and makes the amplitude of the output signal of the BPF 101 constant.
  • the output signal of the BPF 101 is input to the phase detection unit 103 as the first comparison signal via the amplifier 102.
  • the phase detection unit 103 also receives a clock signal clk_str as the second comparison signal. Since the first comparison signal input to the phase detection unit 103 has the same frequency as the clock signal clk_str as the second comparison signal, a phase difference can be defined between the first and second comparison signals.
  • the phase detection unit 103 is the same as the phase detection unit 13 of the first embodiment. However, as described above, the second comparison signal for the phase detector 103 is the clock signal clk_str. Therefore, the phase detection unit 103 detects the phase difference between the two signals by comparing the phases of the rectangular wave signal SBPFA2 (see FIG. 2) indicating the clock frequency component of the start trigger signal trig_str and the clock signal clk_str. A voltage signal having a voltage value corresponding to the phase difference is output.
  • the rectangular wave signal S BPFA2 may be generated from the sine wave signal S BPFA1 in the phase detection unit 103 or in a preceding circuit of the phase detection unit 103.
  • the phase difference detected by the phase detector 103 corresponds to the phase ⁇ str.
  • the sampling unit 104 reads the value of the phase ⁇ str by sampling the output voltage signal of the phase detection unit 103, and outputs the read value of the phase ⁇ str (sampling value) to the calculation unit 400.
  • the sampling timing in the sampling unit 104 is specified by a sampling timing specifying unit (not shown) in the time measuring device.
  • the sampling timing designating unit has a predetermined delay time (for example, a time of (3 ⁇ T RF )) from the up edge timing of the clock signal clk immediately after the up edge timing of the start trigger signal (trig_str, trig_str ′).
  • the sampling unit 104 is controlled so that the output voltage signal of the phase detection unit 103 is sampled at the elapsed timing.
  • the output signal of the sampling unit 104 shows a predetermined initial value.
  • 9 to 12 show the states of input / output signals and internal signals of the start side trigger detection unit 600 in cases A1 to A4, respectively.
  • the output signal levels of the DFFs 603 and 604 are set to low level, and then the reset signal RESET is set to low level. Cases A1 to A4 are assumed starting from this stage.
  • Cases A1 to A4 are cases where the up-edge timing of the start trigger signal trig_str ′ belongs to the sections P1 to P4, respectively.
  • the sections P1, P2, P3, P4 visits.
  • the signal level of the signal L_trig_str is the clock signal 622 (90 ° clock signal) after the up-edge timing of the start trigger signal trig_str ′.
  • the signal level is switched from the low level to the high level.
  • the clock signal clk_str coincides with the 180 ° clock signal before the up-edge timing of the start trigger signal trig_str ′, but after the up-edge timing of the start trigger signal trig_str ′, the 0 ° clock signal and the 180 ° clock signal Either.
  • the clock signal clk_str after the up edge timing of the start trigger signal trig_str ′ becomes a 0 ° clock signal in cases A2 and A3, and becomes a 180 ° clock signal in cases A1 and A4.
  • the start-side phase detection unit 100 detects the phase ⁇ str using the 0 ° clock signal as the second comparison signal (reference signal) in case A2 and case A3, and 180 ° in case A1 and case A4.
  • the phase ⁇ str is detected using the clock signal of ° as the second comparison signal (reference signal). Therefore, it is possible to detect the phase ⁇ str in a portion with good linearity while avoiding the occurrence of the jitter.
  • FIG. 13 is an internal configuration diagram of the stop-side trigger detection unit 700.
  • the stop-side trigger detection unit 700 includes each part referred to by reference numerals 701 to 707.
  • the phase conversion unit 701 is supplied with the clock signal clk_str, outputs the clock signal clk_str itself as the clock signal 721, and generates and outputs a clock signal obtained by advancing the phase of the clock signal clk_str by 90 ° as the clock signal 722. Since the clock signal clk_str is a 0 ° or 180 ° clock signal, the clock signal 722 is a 90 ° or 270 ° clock signal.
  • the phase converter 702 receives the clock signal 721, outputs the clock signal 721 itself as the clock signal 723, and advances the phase of the clock signal 721 by 180 ° (that is, the clock signal 721 is inverted). The signal is generated and output as a clock signal 724.
  • the stop trigger signal trig_stp ′ and the clock signal 722 are input to the D terminal and the clock terminal of the DFF 703, respectively.
  • An output signal from the Q terminal of the DFF 703 is output to the outside of the detection unit 700 as a stop trigger signal L_trig_stp latched in synchronization with the clock signal 722.
  • a clock signal 722 and a stop trigger signal trig_stp ′ are input to the D terminal and the clock terminal of the DFF 704, respectively.
  • the logic circuits 705 and 706 are AND circuits (logical product circuits).
  • the output signal of the Q terminal of the DFF 704 is input as it is to the first input terminal of the AND circuit 706, while the inverted signal of the output signal of the Q terminal of the DFF 704 is input to the first input terminal of the AND circuit 705.
  • Clock signals 724 and 723 are input to the second input terminals of the AND circuits 705 and 706, respectively.
  • the logic circuit 707 is an OR circuit (OR circuit).
  • the output signal of the AND circuit 705 (that is, the logical product signal of the inverted signal of the output signal of the Q terminal of the DFF 704 and the clock signal 724) is input to the first input terminal of the OR circuit 707, and the second input of the OR circuit 707 is input.
  • An output signal of the AND circuit 706 (that is, a logical product signal of the output signal of the Q terminal of the DFF 704 and the clock signal 723) is input to the terminal.
  • one of the clock signals 723 and 724 is output from the output terminal of the OR circuit 707 according to the level of the output signal from the Q terminal of the DFF 704.
  • a clock signal output from the output terminal of the OR circuit 707 is referred to as a clock signal clk_stp.
  • An output signal from the Q terminal of the DFF 704 is output to the outside of the detection unit 700 as a latch state signal L_stat.
  • the stop-side trigger detection unit 700 has clock selection units (701, 702, 704 to 707).
  • the clock selection unit is based on the timing relationship between the stop trigger signal trig_stp ′ and the clock signal clk_str (specifically, based on the relationship between the up edge timing of the stop trigger signal trig_stp ′ and the up edge timing of the clock signal clk_str), A clock signal 723 having the same phase as that of the clock signal clk_str or a clock signal 724 having a phase different from that of the clock signal clk_str is selectively output.
  • FIG. 14 is an internal configuration diagram of the stop-side phase detection unit 200.
  • the stop-side phase detection unit 200 includes portions referred to by reference numerals 201 to 204, and detects and outputs the phase ⁇ stp of the stop trigger signal trig_stp.
  • the phase ⁇ stp detected by the unit 200 is the phase of the stop trigger signal trig_stp with reference to the clock signal clk_stp (in other words, the phase of the clock signal clk_stp at the timing when the stop trigger signal trig_stp is input to the time measuring device). ). That is, (see FIG.
  • the phase ⁇ stp detected by the unit 200 is the up edge immediately before the clock signal clk_stp as seen from the up edge timing t B of the signal trig_stp and the up edge timing t B of the signal trig_stp.
  • the phase ⁇ stp is 0 °.
  • the BPF 201 is the same as the BPF 21 (see FIG. 1) of the first embodiment. Therefore, the BPF 201 generates and outputs a sinusoidal signal S BPFB1 (see FIG. 2) by extracting the signal component of the clock frequency included in the stop trigger signal trig_stp. As in the first embodiment, in the unit 200, a rectangular wave signal S BPFB2 (see FIG. 2) can be generated from the sine wave signal S BPFB1 using a comparator (not shown).
  • the amplifier 202 is an amplifier that includes the function of the limiter 22 of FIG. 1, and makes the amplitude of the output signal of the BPF 201 constant.
  • the output signal of the BPF 201 is input to the phase detection unit 203 as the first comparison signal via the amplifier 202.
  • the phase detection unit 203 also receives the clock signal clk_stp as the second comparison signal. Since the first comparison signal input to the phase detection unit 203 has the same frequency as the clock signal clk_stp as the second comparison signal, a phase difference can be defined between the first and second comparison signals.
  • the phase detection unit 203 is the same as the phase detection unit 23 of the first embodiment. However, as described above, the second comparison signal for the phase detector 203 is the clock signal clk_stp. Therefore, the phase detection unit 203 detects the phase difference between the two signals by comparing the phases of the rectangular wave signal S BPFB2 (see FIG. 2) indicating the clock frequency component of the stop trigger signal trig_stp and the clock signal clk_stp. A voltage signal having a voltage value corresponding to the phase difference is output.
  • the rectangular wave signal S BPFB2 may be generated from the sine wave signal S BPFB1 in the phase detection unit 203 or in the preceding circuit of the phase detection unit 203.
  • the phase difference detected by the phase detector 203 corresponds to the phase ⁇ stp.
  • the sampling unit 204 reads the value of the phase ⁇ stp by sampling the output voltage signal of the phase detection unit 203, and outputs the read value of the phase ⁇ stp (sampling value) to the calculation unit 400.
  • the sampling timing in the sampling unit 204 is specified by a sampling timing specifying unit (not shown) in the time measuring device.
  • the sampling timing designating unit has a predetermined delay time (for example, a time of (3 ⁇ T RF )) from the up edge timing of the clock signal clk immediately after the up edge timing of the stop trigger signal (trig_stp, trig_stp ′).
  • the sampling unit 204 is controlled so that the output voltage signal of the phase detection unit 203 is sampled at the elapsed timing.
  • the output signal of the sampling unit 204 shows a predetermined initial value.
  • FIGS. 15 to 18 show the states of input / output signals and internal signals of the stop-side trigger detection unit 700 in cases B1 to B4, respectively.
  • the output signal levels of the DFFs 703 and 704 are set to low level, and then the reset signal RESET is set to low level. Cases B1 to B4 are assumed starting from this stage.
  • Cases B1 to B4 are cases in which the up edge timing of the stop trigger signal trig_stp ′ belongs to the sections Q1 to Q4, respectively.
  • the inequalities “0 ⁇ ⁇ clk_str ⁇ 90”, “90 ⁇ ⁇ clk_str ⁇ 180”, “180 ⁇ ⁇ clk_str ⁇ 270”, “270 ⁇ ⁇ clk_str ⁇ 360 is established (the unit of each inequality is degrees). That is, four sections are formed when the section between two consecutive up-edge trigger timings in the clock signal clk_str is divided into four equal parts. Among the four sections, the sections Q1, Q2, Q3, Q4 visit.
  • the signal level of the signal L_trig_stp is first low after the up edge timing of the stop trigger signal trig_stp ′. At the timing of transition from the level to the high level, the low level is switched to the high level.
  • the clock signal clk_stp matches the inverted signal of the clock signal clk_str before the up edge timing of the stop trigger signal trig_stp ′, but after the up edge timing of the stop trigger signal trig_stp ′, Either.
  • the clock signal clk_stp after the up edge timing of the stop trigger signal trig_stp ′ matches the clock signal clk_str in cases B2 and B3, and matches the inverted signal of the clock signal clk_str in cases B1 and B4.
  • the stop-side phase detection unit 200 detects the phase ⁇ stp using the clock signal clk_str as the second comparison signal (reference signal) in the cases B2 and B3, and the clock signal clk_str in the cases B1 and B4. Is used as the second comparison signal to detect the phase ⁇ stp. Therefore, it is possible to detect the phase ⁇ stp in a portion having good linearity while avoiding the occurrence of the jitter.
  • FIG. 19 is an internal configuration diagram of the counter unit 300.
  • the counter unit 300 detects the time interval T INT using the clock cycle TRF as a unit (minimum unit).
  • the counter unit 300 includes each part referred to by reference numerals 301 to 304.
  • the counter unit 300 uses the clock signal clk_str from the start side trigger detection unit 600, the latched start trigger signal L_trig_str, and the latched stop trigger signal L_trig_stp from the stop side trigger detection unit 700 to start the trigger signal L_trig_str. And the clock number N of the clock signal between the input timings of the stop trigger signal L_trig_stp is counted.
  • the clock number N counted by the counter unit 300 is the clock number of the clock signal clk_str. More specifically, the counter unit 300 counts how many up edges of the clock signal clk_str exist after the up edge timing of the start trigger signal L_trig_str and before the up edge timing of the stop trigger signal L_trig_stp. The counted value is detected as the clock number N.
  • the flip-flop 301 is an RS flip-flop (hereinafter referred to as RSFF).
  • the RSFF has a set terminal, a reset terminal, and a Q terminal.
  • the RSFF when the input signals to the set terminal and the reset terminal are high level and low level, respectively, the output signal from the Q terminal is maintained at high level, and the input signals to the set terminal and reset terminal are respectively When the level is low or high, the output signal from the Q terminal is maintained at a low level, and when both the input signals to the set terminal and the reset terminal are at low level, the output signal level at the Q terminal does not change.
  • the RSFF 301 is formed so that the output signal level of the Q terminal becomes a low level without depending on the input signal level to the set terminal. .
  • the OR circuit 302 inputs a logical sum signal of the reset signal RESET from the arithmetic unit 400 and the latched stop trigger signal L_trig_stp to the reset terminal of the RSFF 301.
  • the latched start trigger signal L_trig_str is input to the set terminal of the RSFF 301.
  • the AND circuit 303 inputs a logical product signal of the output signal from the Q terminal of the RSFF 301 and the clock signal clk_str to the counter 304. Therefore, the clock signal clk_str is input from the AND circuit 303 to the counter 304 between the up edge timings of the signals L_trig_str and L_trig_stp.
  • the counter 304 counts the number of up edges in the signal input from the AND circuit 303 and outputs the counted value as the clock number N. As a result, the number of up edges of the clock signal clk_str between the up edge timings of the signals L_trig_str and L_trig_stp is detected as the count number N.
  • the arithmetic unit 400 supplies the high level reset signal RESET to the counter unit 300 so that the signal held and output by the RSFF 301 is set to the low level.
  • the counter 304 is initialized (the count value N of the counter 304 is initialized to zero).
  • the start trigger signal trig_str and the stop trigger signal trig_stp are sequentially input to the time measuring device in a state where the arithmetic unit 400 sets the reset signal RESET to a low level.
  • the arithmetic unit 400 includes an arithmetic device such as a microcomputer, and includes the phases ⁇ str and ⁇ stp detected by the units 100 and 200 (that is, the values of the phases ⁇ str and ⁇ stp given from the sampling units 104 and 204) and the counter unit 300.
  • the time interval T INT is obtained with a resolution smaller than the clock cycle T RF based on the count number N detected in step (1).
  • the definition of the time interval T INT is as described in the first embodiment. That is, the time interval T INT is the time difference between the rising edge timing t B between the rising edge timing t A of the start trigger signal trig_str stop trigger signal Trig_stp (see FIG. 2).
  • the calculation unit 400 obtains the time interval T INT according to the following equation (2).
  • T INT T RF ⁇ (N + INVL_stat / 2) + T RF ⁇ ( ⁇ stp ⁇ str) / 360 ... (2)
  • the right side of Expression (2) is obtained by adding “T RF ⁇ INVL_stat / 2” to the right side of Expression (1) described in the first embodiment.
  • “INVL_stat” in equation (2) has an inverted value of the logical value of the latch state signal L_stat (the same applies to equation (2a) described later).
  • the latch state signal L_stat that determines the value of “INVL_stat” is the latch state signal L_stat output from the Q terminal after the DFF 704 in FIG. 13 latches the input signal at the D terminal at the up-edge timing of the stop trigger signal trig_stp ′. It is.
  • the second embodiment similarly to the first embodiment, it is possible to measure the time interval between trigger signals with high time resolution, which is difficult to realize with the conventional configuration of FIG. In addition, it is possible to reliably avoid the occurrence of jitter for one clock and to detect the phases ⁇ str and ⁇ stp in a portion having good linearity without depending on the input timing of the start trigger signal trig_str and the stop trigger signal trig_stp. Highly accurate time interval measurement is guaranteed.
  • the start-side phase detection unit 100 and the start-side trigger detection unit 600 can be omitted from the time measuring device.
  • the signals clk and trig_str ′ themselves are handled as the signals clk_str and L_trig_str, respectively, and supplied to the counter unit 300 and the stop-side trigger detection unit 700, and the calculation unit 400 obtains the time interval T INT according to the equation (2a).
  • T INT T RF ⁇ (N + INVL_stat / 2) + T RF ⁇ ⁇ stp / 360 ... (2a)
  • the stop trigger signal trig_stp is synchronized with the 180 ° clock signal, that is, the up edge of the clock signal whose stop edge signal t B is 180 °.
  • the stop-side phase detection unit 200 and the stop-side trigger detection unit 700 can be omitted from the time measurement device.
  • the clock signal clk is input to the counter unit 300 instead of the clock signal clk_str, and the signal trig_stp (or trig_stp ′) is input instead of the signal L_trig_stp.
  • the start-side phase detection unit 100 is supplied with the clock signal clk_str so that the phase reading range is 90 ° to 270 °.
  • the arithmetic unit 400 may obtain the time interval T INT according to the equation (2b).
  • the counter section 300 (counter 304) is intended to count the rising edge of the clock signal clk_str at the timing t B.
  • INVL_stat in equation (2b) is the logical value of the signal output from the Q terminal of the DFF 604 after the DFF 604 in FIG. 6 latches the input signal 622 at the D terminal at the up-edge timing of the start trigger signal trig_str ′.
  • INVL_stat in equation (2b) has a value of zero when the signal is high level
  • INVL_stat of equation (2b) has a value of 1 when the signal is low level
  • T INT T RF ⁇ (N ⁇ INVL_stat / 2) ⁇ T RF ⁇ (360 ⁇ str) / 360 ...
  • the time measuring apparatus having the configuration J 1 measures the time interval (T INT ) of the input timings (t A , t B ) of the first target signal and the second target signal each having a pulse shape.
  • a time measurement device wherein a clock signal having a predetermined clock frequency and clock cycle is used, and a cycle number detection unit (30, 300) for detecting the time interval in units of the clock cycle, and the first and second objects
  • a phase detection unit that includes a band-pass filter that receives at least one of the signals as a filter target signal and extracts a signal component of the clock frequency from the filter target signal, and detects a phase difference between the extracted signal and the clock signal Using the unit, the detection result (N) of the cycle number detection unit and the detected phase difference ( ⁇ str, ⁇ stp) by the phase detection unit, a resolution smaller than the clock cycle
  • a calculation unit 40, 400 for determining the time interval at.
  • the pulsed filter target signal includes signal components of various frequencies including the clock frequency
  • the phase difference between the extracted signal and the clock signal represents a time component smaller than the clock cycle in the time interval
  • the detection result of the cycle number detection unit and the phase difference detected by the phase detection unit The time interval can be obtained with a resolution smaller than the clock cycle.
  • the first and second target signals in the first and second embodiments can be considered as a start trigger signal and a stop trigger signal.
  • both the start trigger signal trig_str and the start trigger signal trig_str ′ in which the signal strength is reduced belong to the first target signal
  • the stop trigger signal trig_stp ′ is also the second in the stop trigger signal trig_stp ′ in which the signal strength is reduced. It belongs to the target signal.
  • the start trigger signal and the stop trigger signal are synchronized with the clock signal
  • the above equation (1) is used, and the start trigger signal as the first and second target signals and Each of the stop trigger signals becomes a filter target signal.
  • the time measuring apparatus having a configuration J 9 belonging to configure J 1, wherein the phase detection unit, a first extraction signal a signal component of the clock frequency from the first target signal (trig_str)
  • a first phase detection unit (10) having a first bandpass filter (11) for extraction, detecting a phase difference ( ⁇ str) between the first extraction signal and the clock signal, and the second target signal (trig_stp) )
  • the above formula (1a) or (1b) can be used. Any one of the signals may be input to the bandpass filter (11 or 21) as a filter target signal.
  • the time measuring apparatus having a configuration J 5 belonging to configure J 1, based on the timing relationship between the original clock signal (clk) having a clock frequency and the first target signal, the original clock A first clock selection unit (601, 602, 604 to 607; see FIG. 6) that selectively outputs a clock signal (623 or 624; clk_str) having the same or different phase as the signal, the second target signal and the Based on the timing relationship with the output clock signal (clk_str) of the first clock selection unit, the clock signal (723 or 724; clk_stp) having the same or different phase as the output clock signal (clk_str) of the first clock selection unit is selected.
  • the first band-pass filter (101) that extracts the signal component of the clock frequency from the first target signal, and the extracted signal of the first band-pass filter and the output clock signal of the first clock selection unit A first phase detection unit (100) that detects a phase difference ( ⁇ str) from (clk_str), and a second bandpass filter (201) that extracts a signal component of the clock frequency from the second target signal, A second phase detection unit (200) for detecting a phase difference between the extracted signal of the second band pass filter and the output clock signal (clk_stp) of the second clock selection unit, and the calculation unit (400) , Using the detection result (N) of the cycle number detection unit (300) and the detected phase difference ( ⁇ str, ⁇ stp) by the first and second phase detection units, It can be determined the time interval (T INT) at the resolution.
  • first and second clock selectors By providing the first and second clock selectors and configuring the first and second phase detection units as described above, it becomes possible to selectively use a clock signal having a phase suitable for phase difference detection. . As a result, the occurrence of jitter for one clock can be avoided, and the phase difference ( ⁇ str, ⁇ stp) can be detected in a portion with good linearity, so that highly accurate time interval measurement is ensured.
  • the time measuring apparatus having a configuration J 6 belonging to configure J 5, the first clock selection unit (601, 602, 604 to 607; see FIG. 6), the first Based on the timing relationship between one target signal and the original clock signal (clk), a clock signal (623 or 624; clk_str) having the same phase as the original clock signal or having the phase of the original clock signal inverted is selected.
  • the second clock selection unit (701, 702, 704 to 707; see FIG. 13) outputs a timing relationship between the second target signal and the output clock signal (clk_str) of the first clock selection unit. Based on the clock signal having the same phase as the output clock signal of the first clock selection unit or the phase of the output clock signal of the first clock selection unit inverted ( 23 or 724; clk_stp) can be output selectively to.
  • the time interval (T INT ) to be measured is determined so that the signal level of the first target signal is predetermined.
  • the time between the timing (T A ) when the first level transitions to the predetermined second level and the timing (T B ) when the signal level of the second target signal transitions from the first level to the second level The first clock selection unit (601, 602, 604 to 607; see FIG. 6) is a timing at which the signal level of the first target signal transitions from the first level to the second level (see FIG. 6).
  • the timing at which the signal level of the signal transitions from the first level to the second level is the phase of the output clock signal (clk_str) of the first clock selection unit.
  • the first clock selection unit outputs a clock signal (0 ° clock signal) having the same phase as the original clock signal.
  • the phase difference ( ⁇ str) detected by one phase detection unit belongs to the range of 90 ° to 270 °. This is because the first phase detection unit detects the phase difference ( ⁇ str) using the output clock signal of the first clock selection unit (clock signal of 0 °, that is, clk).
  • the first clock selection unit outputs a clock signal (180 ° clock signal) obtained by inverting the phase of the original clock signal.
  • the phase difference ( ⁇ str) detected by the first phase detection unit belongs to the range of 90 ° to 270 °. This is because the first phase detection unit detects the phase difference ( ⁇ str) by using the output clock signal (180 ° clock signal, that is, the inverted signal of clk) of the first clock selection unit.
  • phase difference detected by the second phase detecting unit ( ⁇ stp) from 90 ° in the range of 270 °.
  • the first and second levels are a high level and a low level, respectively, but their relationship may be reversed. The same can be said for the first embodiment.
  • the period number detection unit (300) is configured to output the first target signal and the original clock signal (clk).
  • the time interval may be detected in units of the clock period using a signal (L_trig_str) based on the signal and a signal (L_trig_stp) based on the second target signal and the output clock signal (clk_str) of the first clock selection unit.
  • the start trigger signal or the stop trigger signal is synchronized with the clock signal clk
  • the above formula (2a) or (2b) can be used, and the start trigger Any one of the signal and the stop trigger signal may be input to the bandpass filter (101 or 201) as a filter target signal.
  • the time measuring device of configuration J 2 belonging to configuration J 1 is the reference clock signal (start trigger signal or stop trigger signal) and the reference clock signal having the clock frequency ( clk or clk_str) based on the timing relationship, a clock selection unit (601, 602 and 604 to 607 in FIG.
  • the phase detection unit (100 or 200) includes an extraction signal of the bandpass filter (101 or 201) and an output clock signal (clk_str or clk_stp) of the clock selection unit; It is preferable to detect the phase difference ( ⁇ str or ⁇ stp).
  • the clock selection unit By providing the clock selection unit and configuring the phase detection unit as described above, it is possible to selectively use a clock signal having a phase suitable for detecting a phase difference. As a result, the occurrence of jitter for one clock can be avoided, and the phase difference ( ⁇ str or ⁇ stp) can be detected in a portion with good linearity, so that highly accurate time interval measurement is ensured.
  • the clock selection unit is configured to generate the reference clock based on the timing relationship.
  • a clock signal (623 or 723) having the same phase as the signal (clk or clk_str) or a clock signal (624 or 724) obtained by inverting the phase of the reference clock signal may be selectively output.
  • the time interval (T INT ) to be measured has a predetermined signal level of the first target signal.
  • the time between the timing (t A ) at which the first level transitions to the predetermined second level and the timing (t B ) at which the signal level of the second target signal transitions from the first level to the second level is the reference clock signal (clk or clk_str) when it falls within the range of 90 ° to 270 ° (cases A2 and A3, or cases B2 and B3), the clock signal having the same phase as the reference clock signal While output, otherwise (case A1 and A4, or, case B1 and B4), it is preferable to output a clock signal obtained by inverting the phase of the reference clock signal.
  • the time measuring apparatus of the present invention can be used for measuring and controlling the operation interval of a beam chopper that operates in a pulse in an X-ray free electron laser accelerator, and for measuring and controlling the time interval between pump light and probe light in the pump-probe method.
  • the time measuring apparatus of the present invention can be applied to the time interval measurement between any two pulse signals.

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Abstract

　カウンタ部（３０）は、開始トリガ信号及び停止トリガ信号の入力タイミング間の時間間隔をクロック周期の整数倍で検出する。ＢＰＦ（１１、２１）は、開始トリガ信号及び停止トリガ信号におけるクロック周波数の信号成分を抽出し、位相検出部（１３、２３）は、それらの抽出信号とクロック信号との位相差を検出する。演算部（４０）は、カウンタ部（３０）の検出結果（Ｎ）と位相検出部（１３、２３）の検出位相差（φstr、φstp）に基づき、上記時間間隔（ＴINT）をクロック周期よりも小さな分解能にて求める。

Description

時間測定装置
　本発明は、時間測定装置に関する。
　開始トリガ信号と停止トリガ信号の時間間隔を測定する際、開始トリガ信号のアップエッジのタイミング（立ち上がりのタイミング）と停止トリガ信号のアップエッジのタイミングとの間に、基準クロックのゼロクロスが何回あったかをカウンタを用いて計数する。この方式では、基準クロックの周期の整数倍の分解能しか得られない。そこで、クロック周期未満の測定分解能を得るべく様々な方法が提案されている。
　図２０は、クロック周期未満の測定分解能を得ることが可能な従来の時間測定装置の概略構成図であり、図２１は、図２０の時間測定装置の動作説明図である（例えば特許文献１参照）。図２０の時間測定装置では、コンデンサＣを予め一定電圧に充電しておく。そして、トリガパルスを受けたタイミングでスイッチＳＷをオンにしてコンデンサＣを定電流回路に接続し、コンデンサＣの蓄積電荷の放電を開始する。放電は、トリガパルスの後に基準クロックを受けたタイミング（基準クロックのアップエッジタイミング）で、スイッチＳＷのターンオフにより停止する。放電によるコンデンサＣの両極間の電圧変化ΔＶをＡＤ変換器により読み取る。定電流回路を用いて放電される積分電荷量は放電時間に比例するため、電圧ΔＶは、トリガパルスと基準クロックとの時間差ΔＴに対応した値を持つ。故に、電圧ΔＶからクロック周期未満の時間間隔についての情報が得られる。
特開平５－１５００５６号公報
　図２０の構成では、基準クロックの周期として１０ナノ秒程度が採用され（即ちクロック周波数は１００ＭＨｚ程度とされ）、時間間隔の実質的な測定精度（測定分解能）は２５ピコ秒程度にとどまる。これは、主として以下の理由によるものである。即ち、スイッチＳＷのターンオン／ターンオフには、ナノ秒オーダーの時間がかかるので、その時間分、測定分解能が悪くなる。これと関連するが、スイッチＳＷを含む回路の特性上、コンデンサＣの放電の開始直後及び終了直前（図２１の破線楕円２０１１及び２０１２の部分）においてコンデンサＣの電圧低下の直線性が得難く、理想的な電圧情報ΔＶを得ることができない。これらの事情により、図２０の構成において、クロック周波数を１００ＭＨｚより高めたとしても、結局、スイッチＳＷの応答性能やコンデンサ電圧低下の非直線性がボトルネックとなって、時間間隔の実質的な測定精度（測定分解能）を向上させることが難しい。
　例えば、Ｘ線自由電子レーザ加速器においては、パルス動作するビームチョッパのタイミングを１ピコ秒以下の精度で安定させることが要求され、図２０の構成では、このような要求への対応が難しい。
　そこで本発明は、２つの信号の時間間隔の測定精度向上に寄与する時間測定装置を提供することを目的とする。
　本発明に係る時間測定装置は、各々がパルス状の第１対象信号及び第２対象信号の入力タイミングの時間間隔を測定する時間測定装置であって、所定のクロック周波数及びクロック周期のクロック信号を用い、前記クロック周期を単位として前記時間間隔を検出する周期数検出部と、前記第１及び第２対象信号の内の少なくとも一方をフィルタ対象信号として受けて前記フィルタ対象信号から前記クロック周波数の信号成分を抽出するバンドパスフィルタを有し、その抽出信号と前記クロック信号との位相差を検出する位相検出ユニットと、前記周期数検出部の検出結果と前記位相検出ユニットによる検出位相差を用い、前記クロック周期よりも小さな分解能にて前記時間間隔を求める演算部と、を備えたことを特徴とする。
　パルス状のフィルタ対象信号はクロック周波数を含む様々な周波数の信号成分を内包しているため、バンドパスフィルタを用いることで、フィルタ対象信号からクロック周波数の信号成分を抽出することが可能である。この抽出信号とクロック信号との位相差は、前記時間間隔の内の、前記クロック周期よりも小さな時間成分を表しているため、前記周期数検出部の検出結果と前記位相検出ユニットによる検出位相差を用いれば、前記クロック周期よりも小さな分解能にて前記時間間隔を求めることが可能である。前記時間間隔の内の、前記クロック周期よりも小さな時間成分を測定するに際し、スイッチＳＷ（図２０）のような部品に頼る必要がないため、当該時間間隔を高精度で測定することが可能となる。
　本発明によれば、そこで本発明は、２つの信号の時間間隔の測定精度向上に寄与する時間測定装置を提供することが可能である。
は、本発明の第１実施形態に係る時間測定装置のブロック図である。 は、本発明の第１実施形態に係り、時間測定装置内の各部の信号波形を示す図である。 は、位相検出部の出力特性の説明図である。 は、本発明の第２実施形態に係る位相検出方法の原理説明図である。 は、本発明の第２実施形態に係る時間測定装置のブロック図である。 は、図５の開始側トリガ検出部の内部構成図である。 は、図５の開始側位相検出ユニットの内部構成図である。 （ａ）及び（ｂ）は、図５の開始側位相検出ユニット及び停止側位相検出ユニットで検出されるべき位相の説明図である。 は、図５の開始側トリガ検出部の入出力信号及び内部信号の説明図である。 は、図５の開始側トリガ検出部の入出力信号及び内部信号の説明図である。 は、図５の開始側トリガ検出部の入出力信号及び内部信号の説明図である。 は、図５の開始側トリガ検出部の入出力信号及び内部信号の説明図である。 は、図５の停止側トリガ検出部の内部構成図である。 は、図５の停止側位相検出ユニットの内部構成図である。 は、図５の停止側トリガ検出部の入出力信号及び内部信号の説明図である。 は、図５の停止側トリガ検出部の入出力信号及び内部信号の説明図である。 は、図５の停止側トリガ検出部の入出力信号及び内部信号の説明図である。 は、図５の停止側トリガ検出部の入出力信号及び内部信号の説明図である。 は、図５のカウンタ部の内部構成図である。 は、従来の時間測定装置の概略構成図である。 は、図２０の時間測定装置の動作説明図である。
　以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量又は部材等の名称を省略又は略記することがある。
＜＜第１実施形態＞＞
　本発明の第１実施形態を説明する。図１は、第１実施形態に係る時間測定装置（時間間隔測定装置）のブロック図である。図１の時間測定装置は、符号１０、２０、３０、４０、５１及び５２によって参照される各部位を備える。
　時間測定装置で取り扱われる任意の矩形波の信号（クロック信号のようなデジタル信号を含む）は、電圧信号であって、ローレベル又はローレベルよりも高いハイレベルの信号レベルを択一的にとる。矩形波の信号（クロック信号のようなデジタル信号を含む）において、信号レベルのローレベルからハイレベルへの遷移をアップエッジと表現し、その遷移のタイミングをアップエッジタイミングと表現する。
　時間測定装置には、開始トリガ信号trig＿str及び停止トリガ信号trig＿stpが入力されると共に、所定のクロック周波数及びクロック周期ＴRFを有するクロック信号clkが入力される。開始トリガ信号trig＿str及び停止トリガ信号trig＿stpの夫々は、パルス状の矩形波信号である。クロック信号clkを発生するクロック発生器（不図示）が時間測定装置に内包されていても良い。停止トリガ信号trig＿stpは、開始トリガ信号trig＿strよりも後に時間測定装置に入力される。本実施形態において、クロック信号clkのクロック周波数は５．７ＧＨｚ（ギガヘルツ）であるとする。従って、クロック周期ＴRFは約１７５ピコ秒である。
　開始トリガ信号trig＿strは、信号分配器５１を介して開始側位相検出ユニット１０に入力され、停止トリガ信号trig＿stpは、信号分配器５２を介して停止側位相検出ユニット２０に入力される。信号分配器５１は、開始トリガ信号trig＿strの信号強度を低減させた信号、即ち、信号強度が低減された開始トリガ信号trig＿str'をカウンタ部３０に供給する。信号分配器５２は、停止トリガ信号trig＿stpの信号強度を低減させた信号、即ち、信号強度が低減された停止トリガ信号trig＿stp'をカウンタ部３０に供給する。信号分配器５１及び５２は信号の分配に使用される。後述のバンドパスフィルタの出力信号強度が低い場合には、入力信号（trig＿str、trig＿stp）の信号強度を大きくすることで信号対雑音比を向上することが可能である。このときには、信号分配器５１及び５２に論理信号用の減衰器を設けると良い。或いは、カウンタ部３０の内部にて開始トリガ信号及び停止トリガ信号の信号強度を低減させても良い（この場合、信号分配器５１及び５２における信号強度の低減機能は削除され得る）。
　開始側位相検出ユニット１０は、クロック信号clkを基準とした開始トリガ信号trig＿strの位相φstr（換言すれば、開始トリガ信号trig＿strが時間測定装置に入力されたタイミングにおけるクロック信号clkの位相φstr）を検出及び出力する。停止側位相検出ユニット２０は、クロック信号clkを基準とした停止トリガ信号trig＿stpの位相φstp（換言すれば、停止トリガ信号trig＿stpが時間測定装置に入力されたタイミングにおけるクロック信号clkの位相φstp）を検出及び出力する。本実施形態では、位相φstr及びφstpの単位を度にて表す。つまり、位相φstr及びφstpの夫々は、０°から３６０°までの何れかの値をとる。クロック信号clkを含む任意のクロック信号の位相も０°から３６０°までの何れかの値をとる。任意のクロック信号に関し、当該クロック信号のアップエッジタイミングにおいて当該クロック信号の位相が０°であると考える。
　図２に、時間測定装置内の各部の信号波形を示す。位相φstrは、信号trig＿strのアップエッジタイミングｔAと、信号trig＿strのアップエッジタイミングｔAから見たクロック信号clkの直前のアップエッジタイミングｔA’との時間差ＴDIFAに対し、“３６０／ＴRF”を乗じたものであり、“φstr＝３６０×ＴDIFA／ＴRF”にて表される。但し、信号trig＿strのアップエッジタイミングｔAと、クロック信号clkの或るアップエッジタイミングとが完全に一致している場合、位相φstrは０°である。尚、本実施形態では、開始トリガ信号trig＿strのパルス幅（信号trig＿strがハイレベルとなる区間）は、クロック周期ＴRFの３倍であると仮定している（停止トリガ信号についても同様）。
　位相φstpは、信号trig＿stpのアップエッジタイミングｔBと、信号trig＿stpのアップエッジタイミングｔBから見たクロック信号clkの直前のアップエッジタイミングｔB’との時間差ＴDIFBに対し、“３６０／ＴRF”を乗じたものであり、“φstp＝３６０×ＴDIFB／ＴRF”にて表される。但し、信号trig＿stpのアップエッジタイミングｔBと、クロック信号clkにおける或るアップエッジタイミングとが完全に一致している場合、位相φstpは０°である。
　時間測定装置は、時間測定装置に対する開始トリガ信号trig＿str及び停止トリガ信号trig＿stpの入力タイミングの時間間隔ＴINTを求めることができる。時間測定装置に対する開始トリガ信号trig＿str及び停止トリガ信号trig＿stpの入力タイミングは、夫々、タイミングｔA及びｔBである。つまり、時間間隔ＴINTはタイミングｔA及びｔB間の時間差を表す。
　カウンタ部３０は、信号trig＿str'及びtrig＿stp'とクロック信号clkとを用いて、開始トリガ信号及び停止トリガ信号の入力タイミング間におけるクロック信号clkのクロック数Ｎを計数する。より具体的には、カウンタ部３０は、タイミングｔAより後であって且つタイミングｔBより前に、クロック信号clkのアップエッジが幾つ存在するかをカウントし、カウントした値をクロック数Ｎとして検出する。つまり、カウンタ部３０は、クロック周期ＴRFを単位（最小単位）として時間間隔ＴINTを検出し、カウンタ部３０にて検出される時間間隔ＴINTは（ＴRF×Ｎ）となる。図２の例において“Ｎ＝８”である。図２の信号ＳNはカウンタ部３０の内部信号であり、信号ＳN中のクロック数にて値Ｎが決定される。
　カウンタ部３０に用いられるクロック信号の周波数として５．７ＧＨｚという高い周波数を用いることにより、カウンタ部３０における時間分解能を高めることができる。図２０に対応する従来構成では、１００ＭＨｚ（メガヘルツ）程度のクロック信号が用いられており、即ち、本実施形態で使用するクロック周波数よりも１／５７程度の低い周波数が用いられており、結果、時間分解能が高くない。本実施形態におけるカウンタ部３０は、例えば、高い周波数でも動作可能なフリップフロップをカスケード接続した回路にて実現される。
　位相検出ユニット１０及び２０は、クロック周期より小さな時間分解能を達成するために、ＢＰＦ（バンドパスフィルタ）１１及び２１を用いて開始トリガ信号trig＿str及び停止トリガ信号trig＿stpからクロック周波数（５．７ＧＨｚ）の信号成分を抽出し、各抽出信号とクロック信号との位相差を検出する。ユニット１０及び２０の構成及び動作について詳説する。
　開始側位相検出ユニット１０は、ＢＰＦ（バンドパスフィルタ）１１、リミッタ１２、位相検出部１３及びサンプリング部１４を備える。停止側位相検出ユニット２０は、ＢＰＦ（バンドパスフィルタ）２１、リミッタ２２、位相検出部２３及びサンプリング部２４を備える。ユニット１０及び２０は、入力信号が互いに異なるだけで、互いに同じ構成を有する。
　ＢＰＦ１１は、開始トリガ信号trig＿strに含まれる、所定の通過帯域内の信号成分を抽出して出力するバンドパスフィルタであり、ＢＰＦ２１は、停止トリガ信号trig＿stpに含まれる、所定の通過帯域内の信号成分を抽出して出力するバンドパスフィルタである。上記通過帯域は、ＢＰＦ１１及び１２間で共通であり、クロック信号clkのクロック周波数を内包する。上記通過帯域がクロック周波数を内包しつつ、なるだけ狭い帯域となるようにＢＰＦ１１及び２１は形成される。例えば、空洞型ＢＰＦにてＢＰＦ１１及び２１を形成することができる。以下では、説明の具体化及び便宜上、特に記述無き限り、ＢＰＦ１１及び２１の出力信号がクロック周波数の信号成分（即ち、クロック信号の周波数成分）のみを有していると考える。
　図２において、信号ＳBPFA1はＢＰＦ１１の出力信号（抽出信号）である。つまり、信号ＳBPFA1は、ＢＰＦ１１によって開始トリガ信号trig＿strから抽出されたクロック周波数成分の信号である。信号ＳBPFB1はＢＰＦ２１の出力信号（抽出信号）である。つまり、信号ＳBPFB1は、ＢＰＦ２１によって停止トリガ信号trig＿stpから抽出されたクロック周波数成分の信号である。信号ＳBPFA1及びＳBPFB1の夫々は時間経過と共に振幅が変化する正弦波状の信号であり、その正弦波の周波数はクロック周波数と一致する。
　開始トリガ信号trig＿str及び停止トリガ信号trig＿stpはパルス信号であるため、様々な周波数成分を含んでいる。従って、ＢＰＦ１１及び２１によって開始トリガ信号trig＿str及び停止トリガ信号trig＿stpからクロック信号の周波数成分を抽出すれば、クロック周波数を持つ正弦波状信号ＳBPFA1及びＳBPFB1を得ることができる。図２では、開始トリガ信号trig＿strのアップエッジタイミングを起点として、正弦波状信号ＳBPFA1の振幅が徐々に増大した後に徐々に減少しているが、開始トリガ信号trig＿strのアップエッジタイミングを起点とした正弦波状信号ＳBPFA1の振幅変化の詳細は、ＢＰＦ１１のフィルタ特性に依存する。正弦波状信号ＳBPFB1についても同様である。
　正弦波状信号ＳBPFA1及びＳBPFB1の夫々の信号レベルは、ゼロを基準にして正及び負間を振動する。タイミングｔAにおいて信号ＳBPFA1の正弦波としての位相は０°であり、タイミングｔBにおいて信号ＳBPFB1の正弦波としての位相は０°である。図２において、信号ＳBPFA2は、正弦波状信号ＳBPFA1の信号レベルが０又は正であるときにハイレベルとなる一方で正弦波状信号ＳBPFA1の信号レベルが負であるときにローレベルとなる矩形波状信号であり、信号ＳBPFB2は、正弦波状信号ＳBPFB1の信号レベルが０又は正であるときにハイレベルとなる一方で正弦波状信号ＳBPFB1の信号レベルが負であるときにローレベルとなる矩形波状信号である。ユニット１０においてコンパレータ（不図示）を用いて正弦波状信号ＳBPFA1から矩形波状信号ＳBPFA2を生成することができ、ユニット２０においてコンパレータ（不図示）を用いて正弦波状信号ＳBPFB1から矩形波状信号ＳBPFB2を生成することができる。図２においては、正弦波状信号ＳBPFA1の振幅の増減に伴って矩形波状信号ＳBPFA2の振幅も増減しているが、実際の矩形波状信号ＳBPFA2の振幅は一定でありうる（矩形波状信号ＳBPFB2についても同様）。
　リミッタ１２は、ＢＰＦ１１の出力信号の振幅を一定にする（ＢＰＦ１１の出力信号の振幅を一定値以下に制限する）リミット処理を実行し、リミッタ２２は、ＢＰＦ２１の出力信号の振幅を一定にする（ＢＰＦ２１の出力信号の振幅を一定値以下に制限する）リミット処理を実行する。リミッタ１２におけるリミット処理はＢＰＦ１１の出力信号の増幅機能を含んでいても良く、リミッタ２２におけるリミット処理はＢＰＦ２１の出力信号の増幅機能を含んでいても良い。リミッタ１２のリミット処理を経た後のＢＰＦ１１の出力信号が、第１比較信号として位相検出部１３に供給される。リミッタ２２のリミット処理を経た後のＢＰＦ２１の出力信号が、第１比較信号として位相検出部２３に供給される。位相検出部（１３、２３）の位相検出結果は、比較信号の電力に依存することがあるが、リミット処理により、位相検出部の電力依存性の影響が除去される。
　位相検出部１３及び２３の夫々には、第２比較信号（基準信号）として、クロック信号clkが供給される。位相検出部１３及び２３の夫々に入力される第１比較信号は、第２比較信号としてのクロック信号clkと同じ周波数を有しているため、第１及び第２比較信号間で位相差を定義できる。
　位相検出部１３及び２３の夫々は、第１及び第２比較信号の位相を比較して第１及び第２比較信号間の位相差を検出し、検出位相差に応じた電圧値を有する電圧信号を出力する（後述の他の位相検出部についても同様）。検出される第１及び第２比較信号間の位相差とは、第２比較信号の位相から見た第１比較信号の位相（換言すれば、第２比較信号を基準とした第１比較信号の位相）である。位相検出部１３にて検出される位相差が位相φstrに相当し、位相検出部２３にて検出される位相差が位相φstpに相当する。
　位相検出部１３、２３における第１比較信号は、夫々、矩形波状信号ＳBPFA2、ＳBPFB2であって良い。この場合、位相検出部１３、２３内にて、又は、位相検出部１３、２３の前段回路（例えばリミッタ１２、２２）にて、正弦波状信号ＳBPFA1、ＳBPFB1から矩形波状信号ＳBPFA2、ＳBPFB2を生成すれば良い。この場合、位相検出部（１３、２３）はデジタル位相検出部と呼べる。デジタル位相検出部を用いることにより、高い直線性の実現、製品ごとのばらつきの抑制、及び、検出されるべき位相の温度特性の向上を目指す。
　尚、位相検出部１３は、矩形波状信号ＳBPFA2の位相とクロック信号clkの位相を比較する際、それらの信号に対し所定のローカル周波数（例えば４．７ＧＨｚの周波数）を有するローカル信号を乗算することで（ミキシングすることで）、矩形波状信号ＳBPFA2及びクロック信号clkの周波数を中間帯域の周波数（例えば１ＧＨｚの周波数）にまで落とし、その後に、両信号を比較するようにしても良い。位相検出部２３についても同様である。
　また、位相検出部１３は、正弦波状信号ＳBPFA1そのものを第１比較信号として用いて、第１及び第２比較信号の位相を比較するようにしても良い。この場合、位相検出部１３は、正弦波状信号ＳBPFA1とクロック信号clkをアナログ乗算器にて乗算し、乗算結果から位相φstrとしての位相差を検出すれば良い。位相検出部２３及び第２実施形態にて述べる位相検出部についても同様である。
　サンプリング部１４は、位相検出部１３の出力電圧信号をサンプリングすることで位相φstrの値を読み取り、読み取った位相φstrの値（サンプリング値）を演算部４０に出力する。サンプリング部２４は、位相検出部２３の出力電圧信号をサンプリングすることで位相φstpの値を読み取り、読み取った位相φstpの値（サンプリング値）を演算部４０に出力する。
　サンプリング部１４及び２４におけるサンプリングタイミングは、カウンタ部３０により指定される。具体的には、カウンタ部３０は、自身に入力される開始トリガ信号trig＿str'及びクロック信号clkに基づき、開始トリガ信号のアップエッジタイミングｔAの直後におけるクロック信号clkのアップエッジタイミングから所定の遅延時間（例えば、（３×ＴRF）分の時間）が経過したタイミングにおいてサンプリング指示信号SMPstr（図２参照）をサンプリング部１４に出力する。同様に、カウンタ部３０は、自身に入力される停止トリガ信号trig＿stp'及びクロック信号clkに基づき、停止始トリガ信号のアップエッジタイミングｔBの直後におけるクロック信号clkのアップエッジタイミングから所定の遅延時間（例えば、（３×ＴRF）分の時間）が経過したタイミングにおいてサンプリング指示信号SMPstp（図２参照）をサンプリング部２４に出力する。サンプリング部１４は、サンプリング指示信号SMPstrを受けたタイミングにて位相検出部１３の出力電圧信号をサンプリングし、サンプリング部２４は、サンプリング指示信号SMPstpを受けたタイミングにて位相検出部２３の出力電圧信号をサンプリングする。
　開始トリガ信号のアップエッジタイミングの直後におけるＢＰＦ１１の出力信号は、開始トリガ信号の入力毎にばらつくことも多い。つまり例えば、“或る開始トリガ信号をＢＰＦ１１に入力したときの、開始トリガ信号のアップエッジタイミングの直後におけるＢＰＦ１１の出力信号”と、“他の開始トリガ信号をＢＰＦ１１に入力したときの、開始トリガ信号のアップエッジタイミングの直後におけるＢＰＦ１１の出力信号”とが互いに大きく異なることがある。ＢＰＦ２１についても同様である。そこで、開始又は停止トリガ信号のアップエッジタイミングから上記遅延時間を経た後にサンプリングを行うようにする。但し、遅延時間が大きすぎると、ＢＰＦ（１１、２１）の出力信号におけるクロック周波数の信号成分が減衰しすぎるため、ＢＰＦ（１１、２１）のフィルタ特性を考慮しつつ遅延時間を適切に設定しておくと良い。
　演算部４０は、マイクロコンピュータ等の演算装置から成り、ユニット１０及び２０にて検出された位相φstr及びφstp（即ち、サンプリング部１４及び２４から与えられた位相φstr及びφstpの値）並びにカウンタ部３０にて検出されたカウント数Ｎに基づき、クロック周期ＴRFよりも小さな分解能で時間間隔ＴINTを求める。具体的には、演算部４０は、下記式（１）に従って時間間隔ＴINTを求める。図２の例では、クロック周期ＴRFが１７５ピコ秒であるとすると、クロック数Ｎは８であり且つ位相φstr及びφstpは夫々９０°及び２７０°であるため、演算部４０にて求められる時間間隔ＴINTは、“ＴINT＝１７５×８＋１７５×（２７０－９０）／３６０＝１４８７．５”より、１４８７．５ピコ秒となる。
　ＴINT＝ＴRF×Ｎ＋ＴRF×（φstp－φstr）／３６０　　・・・（１）
　本実施形態によれば、図２０の従来構成では実現困難であった、高時間分解能によるトリガ信号間の時間間隔測定が可能となる。
　尚、開始トリガ信号がクロック信号と同期していることが予め決まっている場合、即ち例えば、開始トリガ信号trig＿strのアップエッジタイミングｔAがクロック信号clkのアップエッジタイミングと一致していることが予め決まっている場合、開始側位相検出ユニット１０を時間測定装置から省略することができる。この場合、演算部４０は、式（１ａ）に従って時間間隔ＴINTを求めれば良い。この際、カウンタ部３０は、タイミングｔAにおけるクロック信号のアップエッジをカウントしないものとする。
　ＴINT＝ＴRF×Ｎ＋ＴRF×φstp／３６０　　・・・（１ａ）
　これに類似して、停止トリガ信号がクロック信号と同期していることが予め決まっている場合、即ち例えば、停止トリガ信号trig＿stpのアップエッジタイミングｔBがクロック信号clkのアップエッジタイミングと一致していることが予め決まっている場合、停止側位相検出ユニット２０を時間測定装置から省略することができる。この場合、演算部４０は、式（１ｂ）に従って時間間隔ＴINTを求めれば良い。この際、カウンタ部３０は、タイミングｔBにおけるクロック信号のアップエッジをカウントしないものとする。
　ＴINT＝ＴRF×Ｎ＋ＴRF×（３６０－φstr）／３６０　　・・・（１ｂ）
＜＜第２実施形態＞＞
　本発明の第２実施形態を説明する。第２実施形態は第１実施形態を基礎とする実施形態であり、第２実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２実施形態にも適用される。
　図３は、位相検出部１３又は２３のような位相検出部の出力特性を表している。図３の出力特性を有する位相検出部は、第１及び第２比較信号間の位相差が０°から３６０°に向けて増大するにつれて、自身の出力信号の電圧値を所定の下限電圧値（例えば０ボルト）から所定の上限電圧値（例えば５ボルト）に増大させてゆく。但し、原理上、位相差の検出範囲は０°から３６０°までの範囲に限られ、検出範囲の限界点にて１クロック分の不連続が生じる。つまり、図３に示す如く、第１及び第２比較信号間の位相差が０°である場合と３６０°である場合とで位相検出部の出力信号の電圧値は同じとなるため（位相差が３６０°未満から３６０°に達した時点で位相検出部の出力信号の電圧値は上限電圧値付近から下限電圧値へと変化するため）、第１及び第２比較信号間の位相差が０°付近又は３６０°付近となる場合には、導出される時間間隔ＴINTに１クロック分のジッタが発生しうる。
　例えば、第１及び第２比較信号間の位相差が実際には０．１°であるのに対し、検出誤差の影響により、その位相差が３５９．９°であると検出したならば、導出される時間間隔ＴINTが、真の時間間隔ＴINTから１クロック近く乖離する。また、回路構成上、第１及び第２比較信号間の位相差が０°付近又は３６０°付近にあるとき、位相検出部の出力信号（出力電圧）の位相に対する直線性が悪化する。図３において、破線楕円部分９１及び９２は、当該直線性が良好でない部分に対応する。
　第２実施形態では、これらを考慮した時間測定装置の構成を説明する。図４を参照し、本実施形態では、クロック信号clkを０°のクロック信号と呼ぶ。クロック信号clkは、第２実施形態の時間測定装置内で位相が変化せしめられる。クロック信号clkを反転させた信号、即ち、クロック信号clkの位相を１８０°だけ進めることで形成されるクロック信号を１８０°のクロック信号と呼ぶ。また、クロック信号clkの位相を９０°だけ進めることで形成されるクロック信号を９０°のクロック信号と呼ぶ。１８０°のクロック信号の位相を更に９０°だけ進めることで形成されるクロック信号を２７０°のクロック信号と呼ぶ。
　第２実施形態では、開始トリガ信号の入力タイミングに基づく第１比較信号（例えば図２の信号ＳBPFA2）が、０°のクロック信号から見て９０°から２７０°までの位相を有している場合には、０°のクロック信号を第２比較信号（基準信号）として用いて位相φstrを検出し、そうでない場合には、１８０°のクロック信号を第２比較信号（基準信号）として用いて位相φstrを検出するようにする。停止トリガ信号についても同様とされる。このようにすることで、位相検出部の出力信号は、常に図４の矢印付き線分の範囲内に限定されるようになる。このため、第１及び第２比較信号間の位相差が０°付近となることによる１クロック分のジッタの発生が抑制されると共に、上記直線性が良好な部分において位相φstr及びφstpを検出することが可能となる。結果、時間測定装置による時間間隔ＴINTの測定精度向上が図られる。
　図５は、第２実施形態に係る時間測定装置のブロック図である。図５の時間測定装置は、符号１００、２００、３００、４００、５１０、５２０、６００及び７００によって参照される各部位を備える。
　開始トリガ信号trig＿strは、信号分配器５１０を介して開始側位相検出ユニット１００に入力され、停止トリガ信号trig＿stpは、信号分配器５２０を介して停止側位相検出ユニット２００に入力される。信号分配器５１０は、開始トリガ信号trig＿strの信号強度を低減させた信号、即ち、信号強度が低減された開始トリガ信号trig＿str'を開始側トリガ検出部６００に供給する。信号分配器５２０は、停止トリガ信号trig＿stpの信号強度を低減させた信号、即ち、信号強度が低減された停止トリガ信号trig＿stp'を停止側トリガ検出部７００に供給する。信号分配器５１０及び５２０は信号の分配に使用される。後述のバンドパスフィルタ（ＢＰＦ）の出力信号強度が低い場合には、入力信号（trig＿str、trig＿stp）の信号強度を大きくすることで信号対雑音比を向上することが可能である。このときには、信号分配器５１０及び５２０に論理信号用の減衰器を設けると良い。或いは、開始側トリガ検出部６００及び停止側トリガ検出部７００の内部にて開始トリガ信号及び停止トリガ信号の信号強度を低減させても良い（この場合、信号分配器５１０及び５２０における信号強度の低減機能は削除され得る）。
　図６は、開始側トリガ検出部６００の内部構成図である。開始側トリガ検出部６００は、符号６０１～６０７によって参照される各部位を備える。位相変換部６０１は、クロック信号clkの供給を受け、クロック信号clkそのものである０°のクロック信号をクロック信号６２１として出力すると共に、クロック信号clkの位相を９０°だけ進めた９０°のクロック信号をクロック信号６２２として生成及び出力する。位相変換部６０２は、クロック信号６２１の供給を受け、クロック信号６２１そのものである０°のクロック信号をクロック信号６２３として出力すると共に、クロック信号６２１の位相を１８０°だけ進めた（即ち、クロック信号６２１を反転させた）１８０°のクロック信号をクロック信号６２４として生成及び出力する。
　フリップフロップ６０３及び６０４は、Ｄ型フリップフロップ（以下、ＤＦＦと表記する）である。ＤＦＦは、クロック端子、Ｄ端子、Ｑ端子及びリセット端子を備える。周知の如く、ＤＦＦは、クロック端子に供給される信号のアップエッジタイミングにてＤ端子に入力されている信号のレベル（論理値）を保持し、保持した信号レベル（論理値）を有する信号をＱ端子から出力する。ＤＦＦのリセット端子にハイレベルのリセット信号ＲＥＳＥＴが供給されたときに当該保持は解消され、ＤＦＦのＱ端子の出力信号はローレベルとなる。演算部４００（図５参照）は、任意のタイミングにおいて、ハイレベルのリセット信号ＲＥＳＥＴを時間測定装置内の各部位に供給できる。本実施形態では、特に記述無き限り、演算部４００からハイレベルのリセット信号ＲＥＳＥＴが時間測定装置内の各部位に対して供給されていないものとする。
　ＤＦＦ６０３のＤ端子及びクロック端子には、夫々、開始トリガ信号trig＿str'及びクロック信号６２２が入力される。ＤＦＦ６０３のＱ端子からの出力信号は、クロック信号６２２に同期してラッチされた開始トリガ信号L＿trig＿strとして、検出部６００の外部へと出力される。ＤＦＦ６０４のＤ端子及びクロック端子には、夫々、クロック信号６２２及び開始トリガ信号trig＿str'が入力される。
　論理回路６０５及び６０６は、ＡＮＤ回路（論理積回路）である。ＡＮＤ回路６０５及び６０６の夫々は、２入力のＡＮＤ回路であり、従って第１及び第２入力端子並びに出力端子を有する（後述の他のＡＮＤ回路も同様）。ＡＮＤ回路６０６の第１入力端子にはＤＦＦ６０４のＱ端子の出力信号がそのまま入力される一方、ＡＮＤ回路６０５の第１入力端子にはＤＦＦ６０４のＱ端子の出力信号の反転信号が入力される。ＡＮＤ回路６０５及び６０６の第２入力端子には、夫々、クロック信号６２４及び６２３が入力される。
　論理回路６０７は、ＯＲ回路（論理和回路）である。ＯＲ回路６０７は、２入力のＯＲ回路であり、従って第１及び第２入力端子並びに出力端子を有する（後述の他のＯＲ回路も同様）。ＯＲ回路６０７の第１入力端子にはＡＮＤ回路６０５の出力信号（即ち、ＤＦＦ６０４のＱ端子の出力信号の反転信号とクロック信号６２４との論理積信号）が入力され、ＯＲ回路６０７の第２入力端子にはＡＮＤ回路６０６の出力信号（即ち、ＤＦＦ６０４のＱ端子の出力信号とクロック信号６２３との論理積信号）が入力される。
　結果、ＤＦＦ６０４のＱ端子の出力信号のレベルに応じ、クロック信号６２３及び６２４のどちらかがＯＲ回路６０７の出力端子より出力されることになる。ＯＲ回路６０７の出力端子より出力されるクロック信号をクロック信号clk＿strと呼ぶ。
　開始側トリガ検出部６００は、クロック選択部（６０１、６０２、６０４～６０７）を有していると言える。当該クロック選択部は、開始トリガ信号trig＿str'とクロック信号clkとのタイミング関係に基づき（詳細には、開始トリガ信号trig＿str'のアップエッジタイミングとクロック信号clkのアップエッジタイミングとの関係に基づき）、クロック信号clkと同一の位相を有するクロック信号６２３又はクロック信号clkと異なる位相を有するクロック信号６２４を選択的に出力する。
　図７は、開始側位相検出ユニット１００の内部構成図である。開始側位相検出ユニット１００は、符号１０１～１０４によって参照される各部位を備え、開始トリガ信号trig＿strの位相φstrを検出及び出力する。但し、ユニット１００にて検出される位相φstrは、クロック信号clk＿strを基準とした開始トリガ信号trig＿strの位相（換言すれば、開始トリガ信号trig＿strが時間測定装置に入力されたタイミングにおけるクロック信号clk＿strの位相）である。つまり（図８（ａ）参照）、ユニット１００にて検出される位相φstrは、信号trig＿strのアップエッジタイミングｔAと、信号trig＿strのアップエッジタイミングｔAから見たクロック信号clk＿strの直前のアップエッジタイミングｔA2’との時間差ＴDIFA2に対し、“３６０／ＴRF”を乗じたものであり、“φstr＝３６０×ＴDIFA2／ＴRF”にて表される。但し、信号trig＿strのアップエッジタイミングｔAと、クロック信号clk＿strの或るアップエッジタイミングとが完全に一致している場合、位相φstrは０°である。
　ＢＰＦ１０１は、第１実施形態のＢＰＦ１１（図１参照）と同じものである。従って、ＢＰＦ１０１は、開始トリガ信号trig＿strに含まれるクロック周波数の信号成分を抽出することで正弦波状信号ＳBPFA1（図２参照）を生成及び出力する。第１実施形態と同様、ユニット１００において、コンパレータ（不図示）を用いて正弦波状信号ＳBPFA1から矩形波状信号ＳBPFA2（図２参照）を生成することができる。
　アンプ１０２は、図１のリミッタ１２の機能を内包する増幅器であり、ＢＰＦ１０１の出力信号の振幅を一定にする。ＢＰＦ１０１の出力信号は、アンプ１０２を介し、第１比較信号として位相検出部１０３に入力される。位相検出部１０３には、第２比較信号としてクロック信号clk＿strも入力される。位相検出部１０３に入力される第１比較信号は、第２比較信号としてのクロック信号clk＿strと同じ周波数を有しているため、第１及び第２比較信号間で位相差を定義できる。
　位相検出部１０３は、第１実施形態の位相検出部１３と同じものである。但し、上述したように、位相検出部１０３にとっての第２比較信号はクロック信号clk＿strである。故に、位相検出部１０３は、開始トリガ信号trig＿strのクロック周波数成分を示す矩形波状信号ＳBPFA2（図２参照）とクロック信号clk＿strとの位相を比較して両信号間の位相差を検出し、検出位相差に応じた電圧値を有する電圧信号を出力する。位相検出部１０３内にて又は位相検出部１０３の前段回路にて、正弦波状信号ＳBPFA1から矩形波状信号ＳBPFA2を生成すれば良い。位相検出部１０３にて検出される位相差が位相φstrに相当する。
　サンプリング部１０４は、位相検出部１０３の出力電圧信号をサンプリングすることで位相φstrの値を読み取り、読み取った位相φstrの値（サンプリング値）を演算部４００に出力する。サンプリング部１０４におけるサンプリングタイミングは、時間測定装置内のサンプリングタイミング指定部（不図示）により指定される。サンプリングタイミング指定部は、例えば、開始トリガ信号（trig＿str、trig＿str'）のアップエッジタイミングの直後におけるクロック信号clkのアップエッジタイミングから所定の遅延時間（例えば、（３×ＴRF）分の時間）が経過したタイミングにおいて位相検出部１０３の出力電圧信号がサンプリングされるよう、サンプリング部１０４を制御する。尚、演算部４００からハイレベルのリセット信号ＲＥＳＥＴがユニット１００に供給されたとき、サンプリング部１０４の出力信号は所定の初期値を示すようになる。
　図９～図１２を参照して、開始側トリガ検出部６００の入出力信号及び内部信号の状態を説明する。図９～図１２は、夫々、ケースＡ１～Ａ４における開始側トリガ検出部６００の入出力信号及び内部信号の状態を表している。演算部４００からハイレベルのリセット信号ＲＥＳＥＴが検出部６００に入力されることでＤＦＦ６０３及び６０４の出力信号レベルがローレベルとされた後、リセット信号ＲＥＳＥＴがローレベルとされる。この段階を起点としてケースＡ１～Ａ４を想定する。
　ケースＡ１～Ａ４は、夫々、開始トリガ信号trig＿str'のアップエッジタイミングが区間Ｐ１～Ｐ４に属するケースである。区間Ｐ１、Ｐ２、Ｐ３、Ｐ４は、クロック信号clk（即ち０°のクロック信号）の位相φclkについて、夫々、不等式“０≦φclk＜９０”、“９０≦φclk＜１８０”、“１８０≦φclk＜２７０”、“２７０≦φclk＜３６０”が成立する区間である（各不等式の単位は度）。つまり、クロック信号clkにおける連続する２つのアップエッジトリガタイミング間の区間を４等分したときに４つの区間が形成されるが、その４つの区間の内、時間の早い方から順に、区間Ｐ１、Ｐ２、Ｐ３、Ｐ４が訪れる。図６の回路構成から理解されるように、ケースＡ１～Ａ４の何れにおいても、信号L＿trig＿strの信号レベルは、開始トリガ信号trig＿str'のアップエッジタイミングの後、クロック信号６２２（９０°のクロック信号）の信号レベルが最初にローレベルからハイレベルに遷移したタイミングにおいて、ローレベルからハイレベルに切り替わる。
　クロック信号clk＿strは、開始トリガ信号trig＿str'のアップエッジタイミング前において１８０°のクロック信号と一致するが、開始トリガ信号trig＿str'のアップエッジタイミング後には、０°のクロック信号と１８０°のクロック信号の何れかとなる。具体的には、開始トリガ信号trig＿str'のアップエッジタイミング後におけるクロック信号clk＿strは、ケースＡ２及びＡ３において０°のクロック信号となり、ケースＡ１及びＡ４において１８０°のクロック信号となる。結果、開始側位相検出ユニット１００は、ケースＡ２及びケースＡ３においては、０°のクロック信号を第２比較信号（基準信号）として用いて位相φstrを検出し、ケースＡ１及びケースＡ４においては、１８０°のクロック信号を第２比較信号（基準信号）として用いて位相φstrを検出することになる。このため、上記ジッタの発生を回避しつつ直線性の良好な部分で位相φstrを検出できるようになる。
　図１３は、停止側トリガ検出部７００の内部構成図である。停止側トリガ検出部７００は、符号７０１～７０７によって参照される各部位を備える。位相変換部７０１は、クロック信号clk＿strの供給を受け、クロック信号clk＿strそのものをクロック信号７２１として出力すると共に、クロック信号clk＿strの位相を９０°だけ進めたクロック信号をクロック信号７２２として生成及び出力する。クロック信号clk＿strは０°又は１８０°のクロック信号であるため、クロック信号７２２は、９０°又は２７０°のクロック信号となる。位相変換部７０２は、クロック信号７２１の供給を受け、クロック信号７２１そのものをクロック信号７２３として出力すると共に、クロック信号７２１の位相を１８０°だけ進めた（即ち、クロック信号７２１を反転させた）クロック信号をクロック信号７２４として生成及び出力する。
　ＤＦＦ７０３のＤ端子及びクロック端子には、夫々、停止トリガ信号trig＿stp'及びクロック信号７２２が入力される。ＤＦＦ７０３のＱ端子からの出力信号は、クロック信号７２２に同期してラッチされた停止トリガ信号L＿trig＿stpとして、検出部７００の外部へと出力される。ＤＦＦ７０４のＤ端子及びクロック端子には、夫々、クロック信号７２２及び停止トリガ信号trig＿stp'が入力される。
　論理回路７０５及び７０６は、ＡＮＤ回路（論理積回路）である。ＡＮＤ回路７０６の第１入力端子にはＤＦＦ７０４のＱ端子の出力信号がそのまま入力される一方、ＡＮＤ回路７０５の第１入力端子にはＤＦＦ７０４のＱ端子の出力信号の反転信号が入力される。ＡＮＤ回路７０５及び７０６の第２入力端子には、夫々、クロック信号７２４及び７２３が入力される。
　論理回路７０７は、ＯＲ回路（論理和回路）である。ＯＲ回路７０７の第１入力端子にはＡＮＤ回路７０５の出力信号（即ち、ＤＦＦ７０４のＱ端子の出力信号の反転信号とクロック信号７２４との論理積信号）が入力され、ＯＲ回路７０７の第２入力端子にはＡＮＤ回路７０６の出力信号（即ち、ＤＦＦ７０４のＱ端子の出力信号とクロック信号７２３との論理積信号）が入力される。
　結果、ＤＦＦ７０４のＱ端子からの出力信号のレベルに応じ、クロック信号７２３及び７２４のどちらかがＯＲ回路７０７の出力端子より出力されることになる。ＯＲ回路７０７の出力端子より出力されるクロック信号をクロック信号clk＿stpと呼ぶ。また、ＤＦＦ７０４のＱ端子からの出力信号は、ラッチ状態信号L＿statとして検出部７００の外部へと出力される。
　停止側トリガ検出部７００は、クロック選択部（７０１、７０２、７０４～７０７）を有していると言える。当該クロック選択部は、停止トリガ信号trig＿stp'とクロック信号clk＿strとのタイミング関係に基づき（詳細には、停止トリガ信号trig＿stp'のアップエッジタイミングとクロック信号clk＿strのアップエッジタイミングとの関係に基づき）、クロック信号clk＿strと同一の位相を有するクロック信号７２３又はクロック信号clk＿strと異なる位相を有するクロック信号７２４を選択的に出力する。
　図１４は、停止側位相検出ユニット２００の内部構成図である。停止側位相検出ユニット２００は、符号２０１～２０４によって参照される各部位を備え、停止トリガ信号trig＿stpの位相φstpを検出及び出力する。但し、ユニット２００にて検出される位相φstpは、クロック信号clk＿stpを基準とした停止トリガ信号trig＿stpの位相（換言すれば、停止トリガ信号trig＿stpが時間測定装置に入力されたタイミングにおけるクロック信号clk＿stpの位相）である。つまり（図８（ｂ）参照）、ユニット２００にて検出される位相φstpは、信号trig＿stpのアップエッジタイミングｔBと、信号trig＿stpのアップエッジタイミングｔBから見たクロック信号clk＿stpの直前のアップエッジタイミングｔB2’との時間差ＴDIFB2に対し、“３６０／ＴRF”を乗じたものであり、“φstp＝３６０×ＴDIFB2／ＴRF”にて表される。但し、信号trig＿stpのアップエッジタイミングｔBと、クロック信号clk＿stpの或るアップエッジタイミングとが完全に一致している場合、位相φstpは０°である。
　ＢＰＦ２０１は、第１実施形態のＢＰＦ２１（図１参照）と同じものである。従って、ＢＰＦ２０１は、停止トリガ信号trig＿stpに含まれるクロック周波数の信号成分を抽出することで正弦波状信号ＳBPFB1（図２参照）を生成及び出力する。第１実施形態と同様、ユニット２００において、コンパレータ（不図示）を用いて正弦波状信号ＳBPFB1から矩形波状信号ＳBPFB2（図２参照）を生成することができる。
　アンプ２０２は、図１のリミッタ２２の機能を内包する増幅器であり、ＢＰＦ２０１の出力信号の振幅を一定にする。ＢＰＦ２０１の出力信号は、アンプ２０２を介し、第１比較信号として位相検出部２０３に入力される。位相検出部２０３には、第２比較信号としてクロック信号clk＿stpも入力される。位相検出部２０３に入力される第１比較信号は、第２比較信号としてのクロック信号clk＿stpと同じ周波数を有しているため、第１及び第２比較信号間で位相差を定義できる。
　位相検出部２０３は、第１実施形態の位相検出部２３と同じものである。但し、上述したように、位相検出部２０３にとっての第２比較信号はクロック信号clk＿stpである。故に、位相検出部２０３は、停止トリガ信号trig＿stpのクロック周波数成分を示す矩形波状信号ＳBPFB2（図２参照）とクロック信号clk＿stpとの位相を比較して両信号間の位相差を検出し、検出位相差に応じた電圧値を有する電圧信号を出力する。位相検出部２０３内にて又は位相検出部２０３の前段回路にて、正弦波状信号ＳBPFB1から矩形波状信号ＳBPFB2を生成すれば良い。位相検出部２０３にて検出される位相差が位相φstpに相当する。
　サンプリング部２０４は、位相検出部２０３の出力電圧信号をサンプリングすることで位相φstpの値を読み取り、読み取った位相φstpの値（サンプリング値）を演算部４００に出力する。サンプリング部２０４におけるサンプリングタイミングは、時間測定装置内のサンプリングタイミング指定部（不図示）により指定される。サンプリングタイミング指定部は、例えば、停止トリガ信号（trig＿stp、trig＿stp'）のアップエッジタイミングの直後におけるクロック信号clkのアップエッジタイミングから所定の遅延時間（例えば、（３×ＴRF）分の時間）が経過したタイミングにおいて位相検出部２０３の出力電圧信号がサンプリングされるよう、サンプリング部２０４を制御する。尚、演算部４００からハイレベルのリセット信号ＲＥＳＥＴがユニット２００に供給されたとき、サンプリング部２０４の出力信号は所定の初期値を示すようになる。
　図１５～図１８を参照して、停止側トリガ検出部７００の入出力信号及び内部信号の状態を説明する。図１５～図１８は、夫々、ケースＢ１～Ｂ４における停止側トリガ検出部７００の入出力信号及び内部信号の状態を表している。演算部４００からハイレベルのリセット信号ＲＥＳＥＴが検出部７００に入力されることでＤＦＦ７０３及び７０４の出力信号レベルがローレベルとされた後、リセット信号ＲＥＳＥＴがローレベルとされる。この段階を起点としてケースＢ１～Ｂ４を想定する。
　ケースＢ１～Ｂ４は、夫々、停止トリガ信号trig＿stp'のアップエッジタイミングが区間Ｑ１～Ｑ４に属するケースである。区間Ｑ１、Ｑ２、Ｑ３、Ｑ４は、クロック信号clk＿strの位相φclk＿strについて、夫々、不等式“０≦φclk＿str＜９０”、“９０≦φclk＿str＜１８０”、“１８０≦φclk＿str＜２７０”、“２７０≦φclk＿str＜３６０”が成立する区間である（各不等式の単位は度）。つまり、クロック信号clk＿strにおける連続する２つのアップエッジトリガタイミング間の区間を４等分したときに４つの区間が形成されるが、その４つの区間の内、時間の早い方から順に、区間Ｑ１、Ｑ２、Ｑ３、Ｑ４が訪れる。図１３の回路構成から理解されるように、ケースＢ１～Ｂ４の何れにおいても、信号L＿trig＿stpの信号レベルは、停止トリガ信号trig＿stp'のアップエッジタイミングの後、クロック信号７２２の信号レベルが最初にローレベルからハイレベルに遷移したタイミングにおいて、ローレベルからハイレベルに切り替わる。
　クロック信号clk＿stpは、停止トリガ信号trig＿stp'のアップエッジタイミング前においてクロック信号clk＿strの反転信号と一致するが、停止トリガ信号trig＿stp'のアップエッジタイミング後には、クロック信号clk＿strとクロック信号clk＿strの反転信号の何れかとなる。具体的には、停止トリガ信号trig＿stp'のアップエッジタイミング後におけるクロック信号clk＿stpは、ケースＢ２及びＢ３においてクロック信号clk＿strと一致し、ケースＢ１及びＢ４においてクロック信号clk＿strの反転信号と一致する。結果、停止側位相検出ユニット２００は、ケースＢ２及びケースＢ３においては、クロック信号clk＿strを第２比較信号（基準信号）として用いて位相φstpを検出し、ケースＢ１及びケースＢ４においては、クロック信号clk＿strの反転信号（即ちクロック信号７２４）を第２比較信号として用いて位相φstpを検出することになる。このため、上記ジッタの発生を回避しつつ直線性の良好な部分で位相φstpを検出できるようになる。
　図１９は、カウンタ部３００の内部構成図である。カウンタ部３００は、第１実施形態のカウンタ部３０と同様、クロック周期ＴRFを単位（最小単位）として時間間隔ＴINTを検出する。カウンタ部３００は、符号３０１～３０４によって参照される各部位を備える。カウンタ部３００は、開始側トリガ検出部６００からのクロック信号clk＿str及びラッチされた開始トリガ信号L＿trig＿strと、停止側トリガ検出部７００からのラッチされた停止トリガ信号L＿trig＿stpとを用いて、開始トリガ信号L＿trig＿str及び停止トリガ信号L＿trig＿stpの入力タイミング間におけるクロック信号のクロック数Ｎを計数する。但し、カウンタ部３００にて計数されるクロック数Ｎは、クロック信号clk＿strのクロック数である。より具体的には、カウンタ部３００は、開始トリガ信号L＿trig＿strのアップエッジタイミングより後であって且つ停止トリガ信号L＿trig＿stpのアップエッジタイミングより前に、クロック信号clk＿strのアップエッジが幾つ存在するかをカウントし、カウントした値をクロック数Ｎとして検出する。
　カウンタ部３００の内部構成を詳細に説明する。フリップフロップ３０１は、ＲＳ型フリップフロップ（以下ＲＳＦＦと表記する）である。ＲＳＦＦは、セット端子、リセット端子及びＱ端子を有する。周知の如く、ＲＳＦＦにおいて、セット端子及びリセット端子への入力信号が夫々ハイレベル、ローレベルのとき、Ｑ端子からの出力信号はハイレベルで維持され、セット端子及びリセット端子への入力信号が夫々ローレベル、ハイレベルのとき、Ｑ端子からの出力信号はローレベルで維持され、セット端子及びリセット端子への入力信号が共にローレベルのとき、Ｑ端子の出力信号レベルは変化しない。尚、リセット端子にハイレベルの信号が入力されているときには、セット端子への入力信号レベルに依存せず、Ｑ端子の出力信号レベルがローレベルとなるようにＲＳＦＦ３０１が形成されているものとする。
　ＯＲ回路３０２は、演算部４００からのリセット信号ＲＥＳＥＴとラッチされた停止トリガ信号L＿trig＿stpとの論理和信号をＲＳＦＦ３０１のリセット端子に入力する。ＲＳＦＦ３０１のセット端子にはラッチされた開始トリガ信号L＿trig＿strが入力される。ＡＮＤ回路３０３は、ＲＳＦＦ３０１のＱ端子からの出力信号とクロック信号clk＿strとの論理積信号をカウンタ３０４に入力する。故に、信号L＿trig＿str及びL＿trig＿stpのアップエッジタイミング間において、ＡＮＤ回路３０３からカウンタ３０４に対し、クロック信号clk＿strが入力されることになる。カウンタ３０４は、ＡＮＤ回路３０３から入力される信号中のアップエッジの個数をカウントし、カウントした値をクロック数Ｎとして出力する。結果、信号L＿trig＿str及びL＿trig＿stpのアップエッジタイミング間におけるクロック信号clk＿strのアップエッジの個数がカウント数Ｎとして検出される。
　尚、時間測定装置に開始トリガ信号trig＿strが入力される前に、演算部４００はハイレベルのリセット信号ＲＥＳＥＴをカウンタ部３００に供給することで、ＲＳＦＦ３０１が保持して出力する信号をローレベルにすると共にカウンタ３０４を初期状態にする（カウンタ３０４の計数値Ｎをゼロに初期化する）。その後、演算部４００がリセット信号ＲＥＳＥＴをローレベルにした状態で、時間測定装置に開始トリガ信号trig＿str及び停止トリガ信号trig＿stpが順次入力されるものとする。
　演算部４００は、マイクロコンピュータ等の演算装置から成り、ユニット１００及び２００にて検出された位相φstr及びφstp（即ち、サンプリング部１０４及び２０４から与えられた位相φstr及びφstpの値）並びにカウンタ部３００にて検出されたカウント数Ｎに基づき、クロック周期ＴRFよりも小さな分解能で時間間隔ＴINTを求める。時間間隔ＴINTに定義は第１実施形態で述べた通りである。即ち、時間間隔ＴINTは、開始トリガ信号trig＿strのアップエッジタイミングｔAと停止トリガ信号trig＿stpのアップエッジタイミングｔBとの時間差である（図２参照）。具体的には、演算部４００は、下記式（２）に従って時間間隔ＴINTを求める。
　ＴINT＝ＴRF×（Ｎ＋INVL＿stat／２）＋ＴRF×（φstp－φstr）／３６０
　　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２）
　式（２）の右辺は、第１実施形態で述べた式（１）の右辺に対し、“ＴRF×INVL＿stat／２”を加算したものである。式（２）における“INVL＿stat”は、ラッチ状態信号L＿statの論理値の反転値を持つ（後述の式（２ａ）においても同様）。但し “INVL＿stat”の値を定めるラッチ状態信号L＿statは、図１３のＤＦＦ７０４が停止トリガ信号trig＿stp'のアップエッジタイミングにてＤ端子の入力信号をラッチした後に、Ｑ端子から出力されるラッチ状態信号L＿statである。当該ラッチ状態信号L＿statがハイレベルのとき、開始側位相検出ユニット１００で利用されるクロック信号clk＿strと同じ位相を有したクロック信号clk＿stp（クロック信号７２３；図１３参照）が停止側位相検出ユニット２００で利用されるため、“INVL＿stat＝０”とされる。一方、当該ラッチ状態信号L＿statがローレベルのとき、開始側位相検出ユニット１００で利用されるクロック信号clk＿strに対し１８０°だけ位相の進んだクロック信号clk＿stp（クロック信号７２４；図１３参照）が停止側位相検出ユニット２００で利用されるため、位相の進み分を演算部４００にて考慮するべく、“INVL＿stat＝１”とされる。
　第２実施形態によれば、第１実施形態と同様、図２０の従来構成では実現困難であった、高時間分解能によるトリガ信号間の時間間隔測定が可能となる。また、開始トリガ信号trig＿str及び停止トリガ信号trig＿stpの入力タイミングに依存せず、１クロック分のジッタの発生を確実に回避することができると共に直線性の良好な部分で位相φstr及びφstpを検出できるため、高精度の時間間隔測定が担保される。
　尚、開始トリガ信号trig＿strが１８０°のクロック信号と同期していることが予め決まっている場合、即ち、開始トリガ信号trig＿strのアップエッジタイミングｔAが１８０°のクロック信号のアップエッジタイミングと一致していることが予め決まっている場合、開始側位相検出ユニット１００及び開始側トリガ検出部６００を時間測定装置から省略することができる。この場合、信号clk及びtrig＿str'そのものが夫々信号clk＿str及びL＿trig＿strとして取り扱われてカウンタ部３００及び停止側トリガ検出部７００に供給され、演算部４００は、式（２ａ）に従って時間間隔ＴINTを求める。
　ＴINT＝ＴRF×（Ｎ＋INVL＿stat／２）＋ＴRF×φstp／３６０
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２ａ）
　これに類似して、停止トリガ信号trig＿stpが１８０°のクロック信号と同期していることが予め決まっている場合、即ち、停止トリガ信号trig＿stpのアップエッジタイミングｔBが１８０°のクロック信号のアップエッジタイミングと一致していることが予め決まっている場合、停止側位相検出ユニット２００及び停止側トリガ検出部７００を時間測定装置から省略することができる。この場合、図５の構成を基準として、カウンタ部３００に対しクロック信号clk＿strの代わりにクロック信号clkが入力されると共に信号L＿trig＿stpの代わりに信号trig＿stp（又はtrig＿stp’）が入力される。開始側位相検出ユニット１００には、位相読み取り範囲が９０°から２７０°となるようにクロック信号clk＿strが供給される。その上で、演算部４００は、式（２ｂ）に従って時間間隔ＴINTを求めればよい。この際、カウンタ部３００（カウンタ３０４）は、タイミングｔBにおけるクロック信号clk＿strのアップエッジをカウントするものとする。尚、式（２ｂ）におけるINVL＿statは、図６のＤＦＦ６０４が開始トリガ信号trig＿str'のアップエッジタイミングにてＤ端子の入力信号６２２をラッチした後に、ＤＦＦ６０４のＱ端子から出力される信号の論理値の反転値を持つ（従って当該信号がハイレベルのとき式（２ｂ）のINVL＿statはゼロの値を持ち、当該信号がローレベルのとき式（２ｂ）のINVL＿statは１の値を持つ）。
　ＴINT＝ＴRF×（Ｎ－INVL＿stat／２）－ＴRF×（３６０－φstr）／３６０
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２ｂ）
＜＜本発明の考察＞＞
　第１及び第２実施形態にて具体化された、本発明に係る技術について考察する。
　本発明の一側面に係る構成Ｊ1の時間測定装置は、各々がパルス状の第１対象信号及び第２対象信号の入力タイミング（ｔA、ｔB）の時間間隔（ＴINT）を測定する時間測定装置であって、所定のクロック周波数及びクロック周期のクロック信号を用い、前記クロック周期を単位として前記時間間隔を検出する周期数検出部（３０、３００）と、前記第１及び第２対象信号の内の少なくとも一方をフィルタ対象信号として受けて前記フィルタ対象信号から前記クロック周波数の信号成分を抽出するバンドパスフィルタを有し、その抽出信号と前記クロック信号との位相差を検出する位相検出ユニットと、前記周期数検出部の検出結果（Ｎ）と前記位相検出ユニットによる検出位相差（φstr、φstp）を用い、前記クロック周期よりも小さな分解能にて前記時間間隔を求める演算部（４０、４００）と、を備えている。
　パルス状のフィルタ対象信号はクロック周波数を含む様々な周波数の信号成分を内包しているため、バンドパスフィルタを用いることで、フィルタ対象信号からクロック周波数の信号成分を抽出することが可能である。この抽出信号とクロック信号との位相差は、前記時間間隔の内の、前記クロック周期よりも小さな時間成分を表しているため、前記周期数検出部の検出結果と前記位相検出ユニットによる検出位相差を用いれば、前記クロック周期よりも小さな分解能にて前記時間間隔を求めることが可能である。前記時間間隔の内の、前記クロック周期よりも小さな時間成分を測定するに際し、スイッチＳＷ（図２０）のような部品に頼る必要がないため、当該時間間隔を高精度で測定することが可能となる。
　尚、第１及び第２実施形態における第１及び第２対象信号は、開始トリガ信号及び停止トリガ信号であると考えることができる。この際、開始トリガ信号trig＿strも信号強度低減が成された開始トリガ信号trig＿str'も第１対象信号に属し、且つ、停止トリガ信号trig＿stpも信号強度低減が成された停止トリガ信号trig＿stp'も第２対象信号に属する。
　第１実施形態において、開始トリガ信号及び停止トリガ信号がクロック信号と同期しているかどうかが不明であるときには、上記式（１）が用いられ、第１及び第２対象信号としての開始トリガ信号及び停止トリガ信号の夫々がフィルタ対象信号となる。
　つまり例えば、第１実施形態に関し、構成Ｊ1に属する構成Ｊ9の時間測定装置において、前記位相検出ユニットは、前記第１対象信号（trig＿str）から前記クロック周波数の信号成分を第１抽出信号として抽出する第１バンドパスフィルタ（１１）を有し、その第１抽出信号と前記クロック信号との位相差（φstr）を検出する第１位相検出ユニット（１０）と、前記第２対象信号（trig＿stp）から前記クロック周波数の信号成分を第２抽出信号として抽出する第２バンドパスフィルタ（２１）を有し、その第２抽出信号と前記クロック信号との位相差（φstp）を検出する第２位相検出ユニット（２０）と、を備え、前記演算部（４０）は、前記周期数検出部（３０）の検出結果（Ｎ）と前記第１及び第２位相検出ユニットによる検出位相差（φstr、φstp）とを用いて、前記クロック周期よりも小さな分解能にて前記時間間隔（ＴINT）を求めることができる。
　第１実施形態において、開始トリガ信号又は停止トリガ信号がクロック信号と同期していることが決まっている場合には上記式（１ａ）又は（１ｂ）を用いることができ、開始トリガ信号及び停止トリガ信号の何れか一方をフィルタ対象信号としてバンドパスフィルタ（１１又は２１）に入力すれば足る。
　第２実施形態において、開始トリガ信号及び停止トリガ信号がクロック信号と同期しているかどうかが不明であるときには、上記式（２）が用いられ、第１及び第２対象信号としての開始トリガ信号及び停止トリガ信号の夫々がフィルタ対象信号となる。
　つまり例えば、第２実施形態に関し、構成Ｊ1に属する構成Ｊ5の時間測定装置は、前記第１対象信号と前記クロック周波数を有する原クロック信号（clk）とのタイミング関係に基づき、前記原クロック信号と同一又は異なる位相を有するクロック信号（６２３又は６２４；clk＿str）を選択的に出力する第１クロック選択部（６０１、６０２、６０４～６０７；図６参照）と、前記第２対象信号と前記第１クロック選択部の出力クロック信号（clk＿str）とのタイミング関係に基づき、前記第１クロック選択部の出力クロック信号（clk＿str）と同一又は異なる位相を有するクロック信号（７２３又は７２４；clk＿stp）を選択的に出力する第２クロック選択部（７０１、７０２、７０４～７０７；図１３参照）と、を更に備え、前記位相検出ユニットは、前記第１対象信号から前記クロック周波数の信号成分を抽出する第１バンドパスフィルタ（１０１）を有し、前記第１バンドパスフィルタの抽出信号と前記第１クロック選択部の出力クロック信号（clk＿str）との位相差（φstr）を検出する第１位相検出ユニット（１００）と、前記第２対象信号から前記クロック周波数の信号成分を抽出する第２バンドパスフィルタ（２０１）を有し、前記第２バンドパスフィルタの抽出信号と前記第２クロック選択部の出力クロック信号（clk＿stp）との位相差を検出する第２位相検出ユニット（２００）と、から成り、前記演算部（４００）は、前記周期数検出部（３００）の検出結果（Ｎ）と前記第１及び第２位相検出ユニットによる検出位相差（φstr、φstp）とを用いて、前記クロック周期よりも小さな分解能にて前記時間間隔（ＴINT）を求めることができる。
　第１及び第２クロック選択部を設けて上記の如く第１及び第２位相検出ユニットを構成することにより、位相差の検出に適した位相を有するクロック信号を選択的に用いることが可能となる。結果、１クロック分のジッタの発生を回避可能となると共に直線性の良好な部分で位相差（φstr、φstp）を検出できるようになるため、高精度の時間間隔測定が担保される。
　より具体的には例えば、第２実施形態に関し、構成Ｊ5に属する構成Ｊ6の時間測定装置において、前記第１クロック選択部（６０１、６０２、６０４～６０７；図６参照）は、前記第１対象信号と前記原クロック信号(clk)とのタイミング関係に基づき、前記原クロック信号と同一の位相を有する又は前記原クロック信号の位相を反転させたクロック信号（６２３又は６２４；clk＿str）を選択的に出力し、前記第２クロック選択部（７０１、７０２、７０４～７０７；図１３参照）は、前記第２対象信号と前記第１クロック選択部の出力クロック信号（clk＿str）とのタイミング関係に基づき、前記第１クロック選択部の出力クロック信号と同一の位相を有する又は前記第１クロック選択部の出力クロック信号の位相を反転させたクロック信号（７２３又は７２４；clk＿stp）を選択的に出力することができる。
　更に具体的には例えば、第２実施形態に関し、構成Ｊ6に属する構成Ｊ7の時間測定装置において、測定される前記時間間隔（ＴINT）は、前記第１対象信号の信号レベルが所定の第１レベルから所定の第２レベルに遷移したタイミング（ＴA）と、前記第２対象信号の信号レベルが前記第１レベルから前記第２レベルに遷移したタイミング（ＴB）との間の時間長さであり、前記第１クロック選択部（６０１、６０２、６０４～６０７；図６参照）は、前記第１対象信号の信号レベルが前記第１レベルから前記第２レベルに遷移したタイミング（図９～図１２におけるtrig＿str'のアップエッジタイミング）が、前記原クロック信号(clk)の位相における９０°から２７０°の範囲（Ｐ２又はＰ３；図１０及び図１１参照）に属するとき（ケースＡ２及びＡ３；図１０及び図１１参照）、前記原クロック信号と同一の位相を有するクロック信号（０°のクロック信号）を出力する一方、そうでないとき（ケースＡ１及びＡ４；図９及び図１２参照）、前記原クロック信号の位相を反転させたクロック信号（１８０°のクロック信号）を出力し、前記第２クロック選択部（７０１、７０２、７０４～７０７；図１３参照）は、前記第２対象信号の信号レベルが前記第１レベルから前記第２レベルに遷移したタイミング（図１５～図１８におけるtrig＿stp'のアップエッジタイミング）が、前記第１クロック選択部の出力クロック信号(clk＿str)の位相における９０°から２７０°の範囲（Ｑ２又はＱ３；図１６及び図１７参照）に属するとき（ケースＢ２及びＢ３；図１６及び図１７参照）、前記第１クロック選択部の出力クロック信号(clk＿str)と同一の位相を有するクロック信号を出力する一方、そうでないとき（ケースＢ１及びＢ４；図１５及び図１８参照）、前記第１クロック選択部の出力クロック信号の位相を反転させたクロック信号(clk＿strの反転信号)を出力すると良い。
　これにより、前記第１対象信号の信号レベルが前記第１レベルから前記第２レベルに遷移したタイミングが、前記原クロック信号(clk)の位相における９０°から２７０°の範囲に属するとき（ケースＡ２及びＡ３；図１０及び図１１参照）、第１クロック選択部より、前記原クロック信号と同一の位相を有するクロック信号（０°のクロック信号）が出力されることになるが、この際、第１位相検出ユニットにより検出される位相差（φstr）は、９０°から２７０°の範囲に属することになる。第１位相検出ユニットは、第１クロック選択部の出力クロック信号（０°のクロック信号、即ちclk）を用いて位相差（φstr）を検出するからである。
　一方、前記第１対象信号の信号レベルが前記第１レベルから前記第２レベルに遷移したタイミングが、前記原クロック信号(clk)の位相における９０°から２７０°の範囲に属さないとき（ケースＡ１及びＡ４；図９及び図１２参照）、第１クロック選択部より、前記原クロック信号の位相を反転させたクロック信号（１８０°のクロック信号）が出力されることになるが、この際も、第１位相検出ユニットにより検出される位相差（φstr）は、９０°から２７０°の範囲に属することになる。第１位相検出ユニットは、第１クロック選択部の出力クロック信号（１８０°のクロック信号、即ちclkの反転信号）を用いて位相差（φstr）を検出するからである。
　同様の理由により、上記構成Ｊ7によれば、第２位相検出ユニットにより検出される位相差（φstp）も９０°から２７０°の範囲に属することになる。検出される位相差が９０°から２７０°の範囲に属するように、位相差検出用のクロック信号の位相を調整することにより、１クロック分のジッタの発生を確実に回避することができると共に直線性の良好な部分で位相差（φstr、φstp）を検出できるようになるため、高精度の時間間隔測定が担保される。
　尚、第２実施形態では、第１及び第２レベルが夫々ハイレベル及びローレベルとなっているが、それらの関係は逆であっても構わない。第１実施形態についても同様のことが言える。
　また例えば、第２実施形態に関し、構成Ｊ5～Ｊ7に属する構成Ｊ8の時間測定装置において、前記周期数検出部（３００）は、前記第１対象信号及び前記原クロック信号(clk)に基づく信号（L＿trig＿str）と、前記第２対象信号及び前記第１クロック選択部の出力クロック信号（clk＿str）に基づく信号（L＿trig＿stp）を用いて、前記クロック周期を単位として前記時間間隔を検出すると良い。
　第２実施形態において、開始トリガ信号又は停止トリガ信号がクロック信号clkと同期していることが決まっている状況を想定した場合、上記式（２ａ）又は（２ｂ）を用いることができ、開始トリガ信号及び停止トリガ信号の何れか一方をフィルタ対象信号としてバンドパスフィルタ（１０１又は２０１）に入力すれば足る。
　上記状況を考慮すれば、第２実施形態に関し、構成Ｊ1に属する構成Ｊ2の時間測定装置は、前記フィルタ対象信号（開始トリガ信号又は停止トリガ信号）と前記クロック周波数を有する基準クロック信号(clk又はclk＿str)とのタイミング関係に基づき、前記基準クロック信号と同一又は異なる位相を有するクロック信号を選択的に出力するクロック選択部（図６の６０１、６０２及び６０４～６０７、又は、図１３の７０１、７０２及び７０４～７０７）を更に備え、前記位相検出ユニット（１００又は２００）は、前記バンドパスフィルタ（１０１又は２０１）の抽出信号と前記クロック選択部の出力クロック信号（clk＿str又はclk＿stp）との位相差（φstr又はφstp）を検出すると良い。
　クロック選択部を設けて上記の如く位相検出ユニットを構成することにより、位相差の検出に適した位相を有するクロック信号を選択的に用いることが可能となる。結果、１クロック分のジッタの発生を回避可能となると共に直線性の良好な部分で位相差（φstr又はφstp）を検出できるようになるため、高精度の時間間隔測定が担保される。
　より具体的には例えば、第２実施形態に関し、構成Ｊ2に属する構成Ｊ3の時間測定装置において（図６又は図１３参照）、前記クロック選択部は、前記タイミング関係に基づき、前記基準クロック信号(clk又はclk＿str)と同一の位相を有するクロック信号 (６２３又は７２３)又は前記基準クロック信号の位相を反転させたクロック信号(６２４又は７２４)を選択的に出力すると良い。
　更に具体的には例えば、第２実施形態に関し、構成Ｊ3に属する構成Ｊ4の時間測定装置において、測定される前記時間間隔（ＴINT）は、前記第１対象信号の信号レベルが所定の第１レベルから所定の第２レベルに遷移したタイミング（ｔA）と、前記第２対象信号の信号レベルが前記第１レベルから前記第２レベルに遷移したタイミング（ｔB）との間の時間長さであり、前記クロック選択部は、前記フィルタ対象信号（開始トリガ信号又は停止トリガ信号）の信号レベルが前記第１レベルから前記第２レベルに遷移したタイミングが、前記基準クロック信号(clk又はclk＿str)の位相における９０°から２７０°の範囲に属するとき（ケースＡ２及びＡ３、又は、ケースＢ２及びＢ３）、前記基準クロック信号と同一の位相を有するクロック信号を出力する一方、そうでないとき（ケースＡ１及びＡ４、又は、ケースＢ１及びＢ４）、前記基準クロック信号の位相を反転させたクロック信号を出力すると良い。
　構成Ｊ4によれば、構成Ｊ7の説明で述べたのと同様、１クロック分のジッタの発生を確実に回避することができると共に直線性の良好な部分で位相差（φstr又はφstp）を検出できるようになるため、高精度の時間間隔測定が担保される。
　＜＜変形等＞＞
　本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
　本発明の時間測定装置は、Ｘ線自由電子レーザ加速器においてパルス動作するビームチョッパの動作間隔測定及び制御や、ポンプ・プローブ法におけるポンプ光とプローブ光の時間間隔測定及び制御に利用できる。この他、任意の２つのパルス信号間の時間間隔測定に本発明の時間測定装置を適用できる。
　１０、１００　開始側位相検出ユニット
　１１、１０１　バンドパスフィルタ
　１３、１０３　位相検出部
　２０　２００　停止側位相検出ユニット
　２１、２０１　バンドパスフィルタ
　２３、２０３　位相検出部
　３０、３００　カウンタ部（周期数検出部）
　４０、４００　演算部
　６００　開始側トリガ検出部
　７００　停止側トリガ検出部

Claims (9)

  1. 　各々がパルス状の第１対象信号及び第２対象信号の入力タイミングの時間間隔を測定する時間測定装置であって、
    　所定のクロック周波数及びクロック周期のクロック信号を用い、前記クロック周期を単位として前記時間間隔を検出する周期数検出部と、
    　前記第１及び第２対象信号の内の少なくとも一方をフィルタ対象信号として受けて前記フィルタ対象信号から前記クロック周波数の信号成分を抽出するバンドパスフィルタを有し、その抽出信号と前記クロック信号との位相差を検出する位相検出ユニットと、
    　前記周期数検出部の検出結果と前記位相検出ユニットによる検出位相差を用い、前記クロック周期よりも小さな分解能にて前記時間間隔を求める演算部と、を備えた
    ことを特徴とする時間測定装置。
  2. 　前記フィルタ対象信号と前記クロック周波数を有する基準クロック信号とのタイミング関係に基づき、前記基準クロック信号と同一又は異なる位相を有するクロック信号を選択的に出力するクロック選択部を更に備え、
    　前記位相検出ユニットは、前記バンドパスフィルタの抽出信号と前記クロック選択部の出力クロック信号との位相差を検出する
    ことを特徴とする請求項１に記載の時間測定装置。
  3. 　前記クロック選択部は、前記タイミング関係に基づき、前記基準クロック信号と同一の位相を有する又は前記基準クロック信号の位相を反転させたクロック信号を選択的に出力する
    ことを特徴とする請求項２に記載の時間測定装置。
  4. 　測定される前記時間間隔は、前記第１対象信号の信号レベルが所定の第１レベルから所定の第２レベルに遷移したタイミングと、前記第２対象信号の信号レベルが前記第１レベルから前記第２レベルに遷移したタイミングとの間の時間長さであり、
    　前記クロック選択部は、前記フィルタ対象信号の信号レベルが前記第１レベルから前記第２レベルに遷移したタイミングが、前記基準クロック信号の位相における９０°から２７０°の範囲に属するとき、前記基準クロック信号と同一の位相を有するクロック信号を出力する一方、そうでないとき、前記基準クロック信号の位相を反転させたクロック信号を出力する
    ことを特徴とする請求項３に記載の時間測定装置。
  5. 　前記第１対象信号と前記クロック周波数を有する原クロック信号とのタイミング関係に基づき、前記原クロック信号と同一又は異なる位相を有するクロック信号を選択的に出力する第１クロック選択部と、
    　前記第２対象信号と前記第１クロック選択部の出力クロック信号とのタイミング関係に基づき、前記第１クロック選択部の出力クロック信号と同一又は異なる位相を有するクロック信号を選択的に出力する第２クロック選択部と、を更に備え、
    　前記位相検出ユニットは、
    　前記第１対象信号から前記クロック周波数の信号成分を抽出する第１バンドパスフィルタを有し、前記第１バンドパスフィルタの抽出信号と前記第１クロック選択部の出力クロック信号との位相差を検出する第１位相検出ユニットと、
    　前記第２対象信号から前記クロック周波数の信号成分を抽出する第２バンドパスフィルタを有し、前記第２バンドパスフィルタの抽出信号と前記第２クロック選択部の出力クロック信号との位相差を検出する第２位相検出ユニットと、から成り、
    　前記演算部は、前記周期数検出部の検出結果と前記第１及び第２位相検出ユニットによる検出位相差とを用いて、前記クロック周期よりも小さな分解能にて前記時間間隔を求める
    ことを特徴とする請求項１に記載の時間測定装置。
  6. 　前記第１クロック選択部は、前記第１対象信号と前記原クロック信号とのタイミング関係に基づき、前記原クロック信号と同一の位相を有する又は前記原クロック信号の位相を反転させたクロック信号を選択的に出力し、
    　前記第２クロック選択部は、前記第２対象信号と前記第１クロック選択部の出力クロック信号とのタイミング関係に基づき、前記第１クロック選択部の出力クロック信号と同一の位相を有する又は前記第１クロック選択部の出力クロック信号の位相を反転させたクロック信号を選択的に出力する
    ことを特徴とする請求項５に記載の時間測定装置。
  7. 　測定される前記時間間隔は、前記第１対象信号の信号レベルが所定の第１レベルから所定の第２レベルに遷移したタイミングと、前記第２対象信号の信号レベルが前記第１レベルから前記第２レベルに遷移したタイミングとの間の時間長さであり、
    　前記第１クロック選択部は、前記第１対象信号の信号レベルが前記第１レベルから前記第２レベルに遷移したタイミングが、前記原クロック信号の位相における９０°から２７０°の範囲に属するとき、前記原クロック信号と同一の位相を有するクロック信号を出力する一方、そうでないとき、前記原クロック信号の位相を反転させたクロック信号を出力し、
    　前記第２クロック選択部は、前記第２対象信号の信号レベルが前記第１レベルから前記第２レベルに遷移したタイミングが、前記第１クロック選択部の出力クロック信号の位相における９０°から２７０°の範囲に属するとき、前記第１クロック選択部の出力クロック信号と同一の位相を有するクロック信号を出力する一方、そうでないとき、前記第１クロック選択部の出力クロック信号の位相を反転させたクロック信号を出力する
    ことを特徴とする請求項６に記載の時間測定装置。
  8. 　前記周期数検出部は、前記第１対象信号及び前記原クロック信号に基づく信号と、前記第２対象信号及び前記第１クロック選択部の出力クロック信号に基づく信号を用いて、前記クロック周期を単位として前記時間間隔を検出する
    ことを特徴とする請求項５～７の何れかに記載の時間測定装置。
  9. 　前記位相検出ユニットは、
    　前記第１対象信号から前記クロック周波数の信号成分を第１抽出信号として抽出する第１バンドパスフィルタを有し、その第１抽出信号と前記クロック信号との位相差を検出する第１位相検出ユニットと、
    　前記第２対象信号から前記クロック周波数の信号成分を第２抽出信号として抽出する第２バンドパスフィルタを有し、その第２抽出信号と前記クロック信号との位相差を検出する第２位相検出ユニットと、を備え、
    　前記演算部は、前記周期数検出部の検出結果と前記第１及び第２位相検出ユニットによる検出位相差とを用いて、前記クロック周期よりも小さな分解能にて前記時間間隔を求める
    ことを特徴とする請求項１に記載の時間測定装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109100928A (zh) * 2018-09-05 2018-12-28 山东交通学院 一种高精度脉冲时间间隔测量方法及电路

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7221759B2 (ja) * 2019-03-28 2023-02-14 アズビル株式会社 時間計測回路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6295487A (ja) * 1985-10-22 1987-05-01 Yokogawa Electric Corp 時間幅計測装置
JPH06138261A (ja) * 1992-10-28 1994-05-20 Mitsubishi Electric Corp 時間間隔測定装置
JP2007322232A (ja) * 2006-05-31 2007-12-13 Canon Inc パルス幅計測装置及び画像形成装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3047264B2 (ja) 1991-11-29 2000-05-29 横河電機株式会社 時間計測装置
US5566139A (en) * 1993-09-20 1996-10-15 The United States Of America As Represented By The United States National Aeronautics And Space Administration Picosecond resolution sampling time interval unit
US5903522A (en) * 1996-04-19 1999-05-11 Oak Technology, Inc. Free loop interval timer and modulator
US5982712A (en) * 1997-05-13 1999-11-09 Tektronix, Inc. Method and apparatus for measuring time intervals between electrical signals
US6246737B1 (en) * 1999-10-26 2001-06-12 Credence Systems Corporation Apparatus for measuring intervals between signal edges
US7649969B2 (en) * 2006-01-25 2010-01-19 Agilent Technologies, Inc. Timing device with coarse-duration and fine-phase measurement

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6295487A (ja) * 1985-10-22 1987-05-01 Yokogawa Electric Corp 時間幅計測装置
JPH06138261A (ja) * 1992-10-28 1994-05-20 Mitsubishi Electric Corp 時間間隔測定装置
JP2007322232A (ja) * 2006-05-31 2007-12-13 Canon Inc パルス幅計測装置及び画像形成装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109100928A (zh) * 2018-09-05 2018-12-28 山东交通学院 一种高精度脉冲时间间隔测量方法及电路

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