WO2016114271A1 - 光電変換素子、それを備えた太陽電池モジュールおよび太陽光発電システム - Google Patents

光電変換素子、それを備えた太陽電池モジュールおよび太陽光発電システム Download PDF

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WO2016114271A1
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WO
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semiconductor layer
amorphous semiconductor
type amorphous
photoelectric conversion
conversion element
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PCT/JP2016/050746
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神川　剛
真臣 原田
敏彦 酒井
督章 國吉
柳民 鄒
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シャープ株式会社
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    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Definitions

  • the present invention relates to a photoelectric conversion element, a solar cell module including the photoelectric conversion element, and a solar power generation system.
  • intrinsic (i-type) amorphous silicon is interposed between an n-type crystalline silicon substrate and a p-type amorphous silicon layer to reduce defects at the interface, and characteristics at the heterojunction interface.
  • a photoelectric conversion device with improved characteristics is called a heterojunction solar cell.
  • FIG. 44 shows a heterojunction solar cell described in International Publication No. 2013/133005.
  • An n-electrode 1506 and a p-electrode 1507 are formed on the n-type amorphous semiconductor layer 1503 and the p-type amorphous semiconductor layer 1505, respectively.
  • electrons which are majority carriers generated in the silicon substrate are diffused into the n-type amorphous semiconductor layer 1503 and collected by the n-electrode 1506. Further, holes that are minority carriers diffuse into the p-type amorphous semiconductor layer 1505 and are collected by the p-electrode 1507.
  • a solar cell formed by patterning an n-type semiconductor layer and a p-type semiconductor layer on the back surface of a semiconductor substrate is called a back junction solar cell.
  • the dopant gas wraps around the gap between the metal mask and the semiconductor substrate, and the portion covered with the metal mask also An n-type semiconductor layer or a p-type semiconductor layer is formed.
  • the n-type semiconductor layer and the p-type semiconductor layer are overlapped with each other, which may reduce the conversion efficiency.
  • a photoelectric conversion element capable of suppressing a decrease in conversion efficiency is provided.
  • a solar cell module including a photoelectric conversion element capable of suppressing a decrease in conversion efficiency is provided.
  • a photovoltaic power generation system including a photoelectric conversion element capable of suppressing a decrease in conversion efficiency is provided.
  • the photoelectric conversion element includes a semiconductor substrate, a passivation film, a first amorphous semiconductor layer, and a second amorphous semiconductor layer.
  • the passivation film is formed on one surface of the semiconductor substrate.
  • the first amorphous semiconductor layer is formed on the passivation film and contains phosphorus.
  • the second amorphous semiconductor layer is formed on the passivation film, is formed adjacent to the first amorphous semiconductor layer in the in-plane direction of the semiconductor substrate, and contains boron. At least a part of the second amorphous semiconductor layer is formed on the first amorphous semiconductor layer.
  • the photoelectric conversion element In the photoelectric conversion element according to the embodiment of the present invention, at least a part of the second amorphous semiconductor layer is formed on the first amorphous semiconductor layer.
  • This configuration means that the first and second amorphous semiconductor layers are formed in the order of the first amorphous semiconductor layer and the second amorphous semiconductor layer in the manufacturing process of the photoelectric conversion element. .
  • boron is prevented from being inserted into the interface between the passivation film and the n-type first amorphous semiconductor layer.
  • the photoelectric conversion element further includes first and second electrodes.
  • the first electrode is formed on the first amorphous semiconductor layer.
  • the second electrode is formed on the second amorphous semiconductor layer. Then, when a region from the end of the first electrode on the second amorphous semiconductor layer side to the end of the second electrode on the first amorphous semiconductor layer side is a gap region, the second amorphous The crystalline semiconductor layer is formed on the first amorphous semiconductor layer at least in the gap region.
  • the first amorphous semiconductor layer and the second amorphous semiconductor layer exists at least in the gap region, the first amorphous semiconductor layer and the second non-crystalline layer in the in-plane direction of the semiconductor substrate.
  • the distance from the crystalline semiconductor layer can be set smaller.
  • the passivation film, the first amorphous semiconductor layer, and the second amorphous semiconductor layer are formed on the surface of the semiconductor substrate on which the concavo-convex shape is formed.
  • first amorphous semiconductor layer and the second amorphous semiconductor layer are formed on the surface having the uneven shape, boron atoms are also introduced into the interface between the passivation film and the n-type first amorphous semiconductor layer. Insertion is prevented and a decrease in conversion efficiency in the photoelectric conversion element can be suppressed.
  • the concavo-convex shape is a pyramidal texture shape.
  • the interface between the passivation film and the n-type first amorphous semiconductor layer is also obtained. Insertion of boron is prevented, and a decrease in conversion efficiency in the photoelectric conversion element can be suppressed.
  • the size of the texture shape is less than 30 ⁇ m.
  • the texture size is less than 30 ⁇ m, the reverse saturation current density of the photoelectric conversion element is significantly reduced as compared with the case where the texture size is 30 ⁇ m or more.
  • the uneven shape is a rectangular shape.
  • the interface between the passivation film and the n-type first amorphous semiconductor layer is obtained. Insertion of boron is prevented, and a decrease in conversion efficiency in the photoelectric conversion element can be suppressed.
  • the first and second amorphous semiconductor layers has a film thickness reduction region.
  • the first point is the point where the thickness of the first amorphous semiconductor layer or the second amorphous semiconductor layer is the maximum, and the first amorphous semiconductor layer or the second amorphous semiconductor layer In the in-plane direction of the amorphous semiconductor layer, the film thickness decrease rate changes from the first decrease rate to a second decrease rate larger than the first decrease rate, or the sign of the film thickness change rate is
  • the second point is a point that changes from negative to positive
  • the first and second amorphous semiconductor layers can be patterned on the passivation film using a mask.
  • a solar cell module includes the photoelectric conversion element according to any one of claims 1 to 7.
  • a photovoltaic power generation system includes the photoelectric conversion element according to any one of claims 1 to 7.
  • FIG. 4 is a third process diagram illustrating a method for manufacturing the photoelectric conversion element illustrated in FIG. 1.
  • FIG. 10 is a fifth process diagram illustrating the method for manufacturing the photoelectric conversion element illustrated in FIG. 1. It is a figure for demonstrating the wraparound to the clearance gap between material gas and a semiconductor layer. It is a figure for demonstrating a texture size. It is a figure which shows the relationship between the intensity
  • TOF-SIMS Time Of Flight Secondary Ion Mass Spectrometry
  • FIG. 6 is a schematic diagram illustrating a configuration of a photoelectric conversion element according to Embodiment 2.
  • FIG. 5 is a schematic diagram illustrating a configuration of another photoelectric conversion element according to Embodiment 2.
  • FIG. 6 is a cross-sectional view showing a configuration of still another photoelectric conversion element according to Embodiment 2.
  • FIG. 7 is a cross-sectional view illustrating a configuration of a photoelectric conversion element according to Embodiment 3.
  • FIG. FIG. 32 is a partial process diagram illustrating the method for manufacturing the photoelectric conversion element illustrated in FIG. 31.
  • FIG. 32 is a partial process diagram illustrating the method for manufacturing the photoelectric conversion element illustrated in FIG. 31.
  • 6 is a cross-sectional view illustrating a configuration of a photoelectric conversion element according to Embodiment 4.
  • FIG. It is a photograph which shows the texture of a pyramid shape. The photograph which shows the unevenness
  • FIG. 34 is shown.
  • FIG. 6 is a cross-sectional view illustrating a configuration of a photoelectric conversion element according to a fifth embodiment. It is the schematic which shows the structure of a photoelectric conversion module provided with the photoelectric conversion element by this embodiment. It is the schematic which shows the structure of a solar energy power generation system provided with the photoelectric conversion element by this embodiment. It is the schematic which shows the structure of the photoelectric conversion module array shown in FIG. It is the schematic which shows the structure of another photovoltaic power generation system provided with the photoelectric conversion element by this embodiment. It is the schematic which shows the structure of a solar energy power generation system provided with the photoelectric conversion element by this embodiment. It is the schematic which shows the structure of another photovoltaic power generation system provided with the photoelectric conversion element by this embodiment. It is sectional drawing which shows the heterojunction type solar cell described in the international publication 2013/133005 pamphlet.
  • the amorphous semiconductor layer may contain a microcrystalline phase.
  • the microcrystalline phase includes crystals having an average particle size of 1 to 50 nm.
  • Embodiment 1] 1 is a cross-sectional view showing a configuration of a photoelectric conversion element according to Embodiment 1 of the present invention.
  • a photoelectric conversion element 10 according to Embodiment 1 of the present invention includes a semiconductor substrate 1, an antireflection film 2, a passivation film 3, an n-type amorphous semiconductor layer 4, and a p-type non-layer.
  • a crystalline semiconductor layer 5, electrodes 6 and 7, and a protective film 8 are provided.
  • the semiconductor substrate 1 is made of, for example, an n-type single crystal silicon substrate.
  • the semiconductor substrate 1 has a thickness of 100 to 150 ⁇ m, for example.
  • the semiconductor substrate 1 has texture structures formed on both surfaces.
  • the antireflection film 2 is disposed in contact with one surface of the semiconductor substrate 1.
  • the surface on which the antireflection film 3 is formed is referred to as a “light receiving surface”.
  • the passivation film 3 is disposed in contact with the front surface (back surface) opposite to the light receiving surface of the semiconductor substrate 1.
  • the n-type amorphous semiconductor layer 4 is disposed in contact with the passivation film 3.
  • the p-type amorphous semiconductor layer 5 is disposed in contact with the passivation film 3 and is disposed adjacent to the n-type amorphous semiconductor layer 4 in the in-plane direction of the semiconductor substrate 1. More specifically, the p-type amorphous semiconductor layer 5 is disposed in contact with the passivation film 3 and a part thereof is disposed on the n-type amorphous semiconductor layer 4. That is, the p-type amorphous semiconductor layer 5 is disposed on the passivation film 3 so as to partially overlap the n-type amorphous semiconductor layer 4.
  • n-type amorphous semiconductor layers 4 and the p-type amorphous semiconductor layers 5 are alternately arranged in the in-plane direction of the semiconductor substrate 1.
  • the electrode 6 is disposed on the n-type amorphous semiconductor layer 4 in contact with the n-type amorphous semiconductor layer 4.
  • the electrode 7 is disposed on the p-type amorphous semiconductor layer 5 in contact with the p-type amorphous semiconductor layer 5.
  • the protective film 8 is disposed in contact with the n-type amorphous semiconductor layer 4, the p-type amorphous semiconductor layer 5, and the electrodes 6 and 7. More specifically, the protective film 8 includes the n-type amorphous semiconductor layer 4, the p-type amorphous semiconductor layer 5, and the electrode between the adjacent n-type amorphous semiconductor layer 4 and p-type amorphous semiconductor layer 5. 6 and 7 are arranged in contact with each other.
  • the protective film 8 has an opening 8A on the electrodes 6 and 7, and is formed in a region of 5 ⁇ m or more from the ends of the electrodes 6 and 7 toward the inside of the electrodes 6 and 7.
  • the antireflection film 2 is made of, for example, a silicon nitride film and has a film thickness of, for example, 60 nm.
  • the passivation film 3 is made of, for example, amorphous silicon, amorphous silicon oxide, amorphous silicon nitride, amorphous silicon oxynitride, or polycrystalline silicon.
  • the passivation film 3 When the passivation film 3 is made of an amorphous silicon oxide, the passivation film 3 may be made of a silicon thermal oxide film or formed by a vapor phase film forming method such as a plasma CVD (Chemical Vapor Deposition) method. It may be made of a silicon oxide.
  • a vapor phase film forming method such as a plasma CVD (Chemical Vapor Deposition) method. It may be made of a silicon oxide.
  • the passivation film 3 has a thickness of 1 to 20 nm, for example, and preferably has a thickness of 1 to 3 nm.
  • the passivation film 3 has a film thickness that allows carriers (electrons and holes) to tunnel.
  • the passivation film 3 is made of i-type amorphous silicon, and the thickness of the passivation film 3 is set to 10 nm.
  • the n-type amorphous semiconductor layer 4 is an amorphous semiconductor layer having n-type conductivity and containing hydrogen.
  • the n-type amorphous semiconductor layer 4 includes, for example, n-type amorphous silicon, n-type amorphous silicon germanium, n-type amorphous germanium, n-type amorphous silicon carbide, and n-type amorphous silicon nitride. N-type amorphous silicon oxide, n-type amorphous silicon oxynitride, n-type amorphous silicon carbon oxide, and the like.
  • the n-type amorphous semiconductor layer 4 contains phosphorus (P) as an n-type dopant.
  • the n-type amorphous semiconductor layer 4 has a thickness of 3 to 50 nm, for example.
  • the p-type amorphous semiconductor layer 5 is an amorphous semiconductor layer having p-type conductivity and containing hydrogen.
  • the p-type amorphous semiconductor layer 5 includes, for example, p-type amorphous silicon, p-type amorphous silicon germanium, p-type amorphous germanium, p-type amorphous silicon carbide, and p-type amorphous silicon nitride. , P-type amorphous silicon oxide, p-type amorphous silicon oxynitride, p-type amorphous silicon carbon oxide, and the like.
  • the p-type amorphous semiconductor layer 5 contains boron (B) as a p-type dopant.
  • the p-type amorphous semiconductor layer 5 has a thickness of 5 to 50 nm, for example.
  • FIG. 2 is an enlarged view of the electrodes 6 and 7 and the protective film 8 shown in FIG.
  • the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are partially overlapped and formed on the texture structure.
  • the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 do not overlap each other, The case where the p-type amorphous semiconductor layer 5 is formed on a flat surface is shown.
  • the electrode 6 includes conductive layers 6a and 6b.
  • the conductive layer 6 a is disposed in contact with the n-type amorphous semiconductor layer 4.
  • the conductive layer 6b is disposed in contact with the conductive layer 6a.
  • the conductive layers 6a and 6b are in-plane with the n-type amorphous semiconductor layer 4.
  • the n-type amorphous semiconductor layer 4 is formed in a range of H + L / 2 on both sides from the center.
  • the width L is, for example, 20 ⁇ m or more, and preferably 100 ⁇ m or more.
  • the distance H is, for example, 5 ⁇ m or more in consideration of the adhesion between the electrodes 6 and 7 and the protective film 8.
  • the electrode 7 is composed of conductive layers 7a and 7b.
  • Conductive layer 7 a is disposed in contact with p-type amorphous semiconductor layer 5.
  • the conductive layer 7b is disposed in contact with the conductive layer 7a.
  • the conductive layers 7 a and 7 b are formed in a range of H + L / 2 on both sides from the center of the p-type amorphous semiconductor layer 5 in the in-plane direction of the p-type amorphous semiconductor layer 5.
  • each of the electrodes 6 and 7 has a length of 2H + L in the in-plane direction of the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5.
  • the protective film 8 has a two-layer structure of protective layers 8a and 8b, for example.
  • the protective layer 8 a is disposed in contact with the passivation film 3, the n-type amorphous semiconductor layer 4 and the electrode 6.
  • the protective layer 8b is disposed in contact with the protective layer 8a.
  • the protective film 8 is formed on the p-type amorphous semiconductor layer 5
  • the protective layer 8 a is disposed in contact with the passivation film 3, the p-type amorphous semiconductor layer 5 and the electrode 7.
  • the protective layer 8b is disposed in contact with the protective layer 8a.
  • a region outside the n-type amorphous semiconductor layer 4 from the end of the electrode 6 is referred to as a gap region G 1
  • the p-type amorphous semiconductor layer 5 A region outside the end of the electrode 7 in the in-plane direction of the p-type amorphous semiconductor layer 5 is referred to as a gap region G2.
  • the gap region G1 exists on both sides of the n-type amorphous semiconductor layer 4 in the in-plane direction of the n-type amorphous semiconductor layer 4.
  • a gap region G ⁇ b> 2 exists on both sides of the p-type amorphous semiconductor layer 5 in the in-plane direction of the p-type amorphous semiconductor layer 5.
  • the protective film 8 is adjacent in the in-plane direction of the semiconductor substrate 1.
  • a part of the p-type amorphous semiconductor layer 5 is formed on the n-type amorphous semiconductor layer 5 at least in the gap region G.
  • the gap region G is formed in the region where the adjacent n-type amorphous semiconductor layer 4 and p-type amorphous semiconductor layer 5 are formed from the end of the electrode 6 on the p-type amorphous semiconductor layer 5 side. This is a region up to the end on the n-type amorphous semiconductor layer 4 side.
  • the gap region G is a region where the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are exposed, and has a width of 20 ⁇ m to 300 ⁇ m, for example.
  • Each of the conductive layers 6a and 7a is made of a transparent conductive film.
  • the transparent conductive film is made of, for example, ITO (Indium Tin Oxide), ZnO, and IWO (Indium Tungsten Oxide).
  • Each of the conductive layers 6b and 7b is made of metal.
  • the metal include silver (Ag), nickel (Ni), aluminum (Al), copper (Cu), tin (Sn), platinum (Pt), gold (Au), chromium (Cr), tungsten (W), One of cobalt (Co) and titanium (Ti), or an alloy thereof, or a laminated film thereof.
  • the conductive layers 6a and 7a it is preferable to use transparent conductive films having good adhesion to the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5, respectively.
  • the conductive layers 6b and 7b conductive films It is preferable to use a metal having a high rate.
  • the film thickness of each of the conductive layers 6a and 7a is, for example, 3 to 100 nm.
  • the film thickness of each of the conductive layers 6b and 7b is preferably 50 nm or more. In Embodiment 1, for example, the film thickness is 0.8 ⁇ m.
  • the electrode 6 may be composed only of the conductive layer 6b, and the electrode 7 may be composed only of the conductive layer 7b.
  • the electrode 6a and 7a there are no conductive layers 6a and 7a, and the conductive layers 6b and 7b are in contact with the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5, respectively.
  • the conductive layers 6b and 7b are formed of metal films and have adhesiveness with the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 which are the base layers, respectively.
  • a high metal is preferred.
  • the conductive layers 6b and 7b are a laminate of an adhesion layer made of Ti, Ni, Al, Cr or the like and having a film thickness of about 1 to 10 nm and a light reflecting metal mainly composed of Al, Ag, or the like. Consists of structure.
  • the conductive layers 6b and 7b are in contact with the protective film 8, it is necessary to consider the adhesion with the protective film 8.
  • an oxide such as silicon, aluminum, titanium and zirconia, a silicon and aluminum nitride film, a silicon and aluminum oxynitride film, or the like is used as the protective film 8
  • the surface of the conductive layers 6b and 7b on the protective film 8 side is , Al, indium (In), Ti, Ni, Cu, Cr, W, Co, palladium (Pd), and Sn are preferable.
  • each of the electrodes 6 and 7 may consist of a single film of a transparent conductive film.
  • the transparent conductive film is made of the above-described ITO or the like.
  • Each of the protective layers 8a and 8b is made of an inorganic insulating film.
  • the inorganic insulating film is made of an oxide film, a nitride film, an oxynitride film, or the like.
  • the oxide film is made of an oxide film such as silicon, aluminum, titanium, zirconia, hafnium, zinc, tantalum and yttrium.
  • the nitride film is made of a nitride film such as silicon and aluminum.
  • the oxynitride film is made of an oxynitride film such as silicon and aluminum.
  • the protective layer 8b is made of an inorganic insulating film different from the protective layer 8a. That is, two types of films are selected from the above-described inorganic insulating films to form the protective layers 8a and 8b.
  • the protective layer 8a may be made of a semiconductor layer, and the protective layer 8b may be made of the above-described inorganic insulating film.
  • the semiconductor layer is an amorphous semiconductor layer.
  • the amorphous semiconductor layer is made of amorphous silicon, amorphous silicon germanium, amorphous germanium, amorphous silicon carbide, amorphous silicon nitride, amorphous silicon oxide, amorphous silicon oxynite. It consists of a ride and amorphous silicon carbon oxide. Since the higher insulation can suppress the leakage between the electrodes 6 and 7, the protective layer 8a is preferably made of an intrinsic amorphous semiconductor layer.
  • the protective layer 8a is made of intrinsic amorphous silicon
  • the protective layer 8b is made of a silicon nitride film.
  • the protective layer 8a when the protective layer 8b is made of an insulating film, the protective layer 8a may be made of an n-type amorphous semiconductor layer or a p-type amorphous semiconductor layer.
  • the protective layer 8b is preferably made of a dielectric film having a positive fixed charge.
  • the dielectric film having a positive fixed charge is, for example, a silicon nitride film and a silicon oxynitride film.
  • the semiconductor substrate 1 is made of n-type single crystal silicon
  • the protective layer 8b is made of a dielectric film having a positive fixed charge
  • the protective layer 8b applies an electric field to holes that are minority carriers, and the gap
  • the lifetime of minority carriers (holes) in the region G can be maintained long.
  • the protective film 8 is not limited to a two-layer structure, and may be a single layer or a multilayer structure of two or more layers.
  • the protective film 8 is composed of a single layer
  • the protective film 8 is composed of one kind of film selected from the inorganic insulating films described above.
  • the protective film 8 When the protective film 8 has a multilayer structure, the protective film 8 includes the protective layers 8a and 8b described above in the multilayer structure.
  • the protective layer 8a is formed of an amorphous semiconductor layer
  • the protective layer 8b is formed of an insulating film, whereby the n-type amorphous semiconductor layer 4 and This is preferable because the passivation property for the p-type amorphous semiconductor layer 5 and the insulation between the electrodes 6 and 7 can be compatible.
  • the protective layer 8b is formed of a dielectric film having a positive fixed charge, so that an electric field is applied to the gap region, and minority carriers (holes) in the gap region are formed. Since lifetime can be lengthened, it is further preferable.
  • the above-described inorganic insulating film when included in the multilayer structure of the protective film 8, it diffuses into the amorphous semiconductor layers (n-type amorphous semiconductor layer 4 and p-type amorphous semiconductor layer 5). Since the moisture-proof effect which prevents a water
  • a silicon nitride film and a silicon oxynitride film are particularly preferable because they have a particularly high moisture resistance as compared with other inorganic insulating films.
  • moisture resistance and the electric field effect due to positive fixed charges can be obtained together, so that both long-term reliability and high efficiency of the photoelectric conversion element 10 are achieved. can do.
  • the protective film 8 is a multilayer film having a two-layer structure or more, for example, a three-layer structure
  • one protective layer a protective layer in contact with the n-type amorphous semiconductor layer 4 or the p-type amorphous semiconductor layer 5.
  • Is made of an amorphous semiconductor layer, and the remaining two protective layers are made of two types of films selected from inorganic insulating films.
  • the protective film 8 when the protective film 8 is composed of a single layer or multiple layers, the protective film 8 may have a structure in which an organic insulating film or the like is formed on the above-described inorganic insulating film.
  • the organic substance is composed of, for example, an imide resin, an epoxy resin, a fluororesin, a polycarbonate, and a liquid crystal polymer.
  • the imide resin is, for example, polyimide.
  • the fluororesin is, for example, polytetrafluoroethylene (PTFE).
  • the organic substance may be a resist formed by screen printing.
  • FIG. 3 is a sectional view showing a detailed structure of the n-type amorphous semiconductor layer 4 shown in FIG.
  • n-type amorphous semiconductor layer 4 has a flat region FT and a film thickness reduction region TD in the in-plane direction of n-type amorphous semiconductor layer 4.
  • the flat region FT is a portion of the n-type amorphous semiconductor layer 4 that has the thickest film thickness and is substantially constant.
  • the film thickness The decrease region TD is a region from point A to point B in the in-plane direction of the n-type amorphous semiconductor layer 4.
  • the film thickness reduction regions TD are arranged on both sides of the flat region FT in the in-plane direction of the n-type amorphous semiconductor layer 4.
  • the n-type amorphous semiconductor layer 4 has the film thickness reduction region TD is that, as will be described later, the n-type amorphous semiconductor layer 4 is formed by plasma CVD using a mask. Since the film thickness reduction region TD has a thinner film thickness than the flat region FT, the dopant concentration of the film thickness reduction region TD is higher than the dopant concentration of the flat region FT.
  • the electrode 6 is disposed in contact with the entire flat region FT of the n-type amorphous semiconductor layer 4 and a part of the film thickness reduction region TD.
  • the p-type amorphous semiconductor layer 5 also has the same structure as the n-type amorphous semiconductor layer 4 shown in FIG.
  • the electrode 7 is disposed in contact with the entire flat region FT of the p-type amorphous semiconductor layer 5 and a part of the film thickness reduction region TD.
  • the resistance when carriers (electrons) reach the electrode 6 through the n-type amorphous semiconductor layer 4 is n-type amorphous semiconductor layer having a constant film thickness in the in-plane direction of the passivation film 3.
  • the resistance when carriers (holes) reach the electrode 7 through the p-type amorphous semiconductor layer 5 is a p-type amorphous semiconductor layer having a constant film thickness in the in-plane direction of the passivation film 3.
  • the resistance becomes low. Therefore, the conversion efficiency of the photoelectric conversion element 10 can be improved.
  • the electrode 6 may be in contact with the entire thickness reducing region TD of the n-type amorphous semiconductor layer 4, and the electrode 7 may be in contact with the entire thickness reducing region TD of the p-type amorphous semiconductor layer 5. You may touch.
  • FIG. 4 is a sectional view showing another detailed structure of the n-type amorphous semiconductor layer 4 shown in FIG.
  • the photoelectric conversion element 10 includes an n-type amorphous semiconductor layer 41 instead of the n-type amorphous semiconductor layer 4, and includes an electrode 61 instead of the electrode 6. Also good.
  • the point at which the film thickness is maximum is C point, and the film thickness decrease rate changes from the first decrease rate to the second decrease rate larger than the first decrease rate.
  • the point be point D.
  • the film thickness reduction region TD is a region from the point C to the point D in the in-plane direction of the n-type amorphous semiconductor layer 41.
  • the n-type amorphous semiconductor layer 41 has two thickness reduction regions TD in the in-plane direction of the n-type amorphous semiconductor layer 41.
  • the two film thickness reduction regions TD are arranged in contact with each other in the in-plane direction of the n-type amorphous semiconductor layer 41.
  • the electrode 61 is disposed in contact with a part of one film thickness reduction area TD and a part of the other film thickness reduction area TD among the two film thickness reduction areas TD.
  • the photoelectric conversion element 10 includes a p-type amorphous semiconductor layer having the same structure as the n-type amorphous semiconductor layer 41 shown in FIG. 4A instead of the p-type amorphous semiconductor layer 5. Also good.
  • the resistance when carriers (electrons) reach the electrode 61 via the n-type amorphous semiconductor layer 41 is an n-type amorphous semiconductor layer having a constant film thickness in the in-plane direction of the passivation film 3.
  • the resistance becomes low.
  • the resistance when carriers (holes) reach the electrode through the p-type amorphous semiconductor layer having the same structure as that of the n-type amorphous semiconductor layer 41 is constant in the in-plane direction of the passivation film 3.
  • the resistance is lower than when a p-type amorphous semiconductor layer having a film thickness is formed. Therefore, the conversion efficiency of the photoelectric conversion element 10 can be improved.
  • the electrode 61 is in contact with the entire two thickness reduction regions TD in the n-type amorphous semiconductor layer 41 and the p-type amorphous semiconductor layer having the same structure as the n-type amorphous semiconductor layer 41. May be arranged.
  • the photoelectric conversion element 10 includes an n-type amorphous semiconductor layer 62 instead of the n-type amorphous semiconductor layer 4, and includes an electrode 62 instead of the electrode 6. Also good.
  • the point at which the film thickness is maximum is taken as point E, and the film thickness decrease rate changes from the first rate of decrease to a second rate of decrease that is greater than the first rate of decrease. Let the point be the F point, and let the point where the sign of the rate of change of the film thickness changes from negative to positive.
  • the film thickness reduction region TD1 is a region from the point E to the point F in the in-plane direction of the n-type amorphous semiconductor layer 62
  • the film thickness reduction region TD2 is the region of the n-type amorphous semiconductor layer 62. This is the region from point E to point G in the in-plane direction.
  • the n-type amorphous semiconductor layer 62 has two film thickness reduction regions TD1 and two film thickness reduction regions TD2 in the in-plane direction of the n-type amorphous semiconductor layer 62.
  • the two film thickness reduction regions TD2 are arranged so that the film thickness distribution in the in-plane direction of the n-type amorphous semiconductor layer 62 is symmetric with respect to a line passing through the G point.
  • the two film thickness reduction regions TD1 are arranged on both sides of the two film thickness reduction regions TD2 in the in-plane direction of the n-type amorphous semiconductor layer 62.
  • the electrode 62 is disposed in contact with the entire two film thickness reduction regions TD2, a part of one film thickness reduction region TD1, and a part of the other film thickness reduction region TD1.
  • the photoelectric conversion element 10 includes a p-type amorphous semiconductor layer having the same structure as the n-type amorphous semiconductor layer 42 shown in FIG. 4B instead of the p-type amorphous semiconductor layer 5. Also good.
  • the resistance when carriers (electrons) reach the electrode 62 via the n-type amorphous semiconductor layer 42 is an n-type amorphous semiconductor layer having a constant thickness in the in-plane direction of the passivation film 3.
  • the resistance becomes low.
  • the resistance when carriers (holes) reach the electrode through the p-type amorphous semiconductor layer having the same structure as that of the n-type amorphous semiconductor layer 42 is constant in the in-plane direction of the passivation film 3.
  • the resistance is lower than when a p-type amorphous semiconductor layer having a film thickness is formed. Therefore, the conversion efficiency of the photoelectric conversion element 10 can be improved.
  • the electrode 62 includes an n-type amorphous semiconductor layer 42 and a p-type amorphous semiconductor layer having the same structure as the n-type amorphous semiconductor layer 42. You may arrange
  • the photoelectric conversion element 10 includes the n-type amorphous semiconductor layer and the p-type amorphous semiconductor layer having the film thickness reduction region TD (TD1, TD2).
  • the film thickness reduction region is one of the film thickness reduction regions TD, TD1, and TD2.
  • the first point is the point where the film thickness of the n-type amorphous semiconductor layer or the p-type amorphous semiconductor layer is the maximum, and the in-plane of the n-type amorphous semiconductor layer or the p-type amorphous semiconductor layer In the direction, a point at which the film thickness decrease rate changes from the first decrease rate to a second decrease rate larger than the first decrease rate, or a point at which the sign of the film thickness change rate changes from negative to positive.
  • the film thickness reduction region is a region from the first point to the second point in the in-plane direction of the n-type amorphous semiconductor layer or the p-type amorphous semiconductor layer.
  • At least one of the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer has a film thickness reduction region.
  • FIG. 5 is a schematic view of the plasma apparatus.
  • plasma apparatus 90 includes a transfer chamber 91, a load lock chamber 92, reaction chambers 93, 95 to 98, and an alignment chamber 94.
  • the transfer chamber 91 has a hollow cylindrical shape.
  • An arm 911 is provided in the transfer chamber 91.
  • the load lock chamber 92, the reaction chambers 93, 95 to 98, and the alignment chamber 94 are arranged radially around the transfer chamber 91.
  • the load lock chamber 92, the reaction chambers 93, 95 to 98, and the alignment chamber 94 are connected to the transfer chamber 91 and separated from the transfer chamber 91 by a gate valve that can be opened and closed.
  • Each of the transfer chamber 91, the load lock chamber 92, the reaction chambers 93, 95 to 98, and the alignment chamber 94 is evacuated to a vacuum by an evacuation device (not shown).
  • the load lock chamber 92 is used for taking the semiconductor substrate 1 into and out of the plasma apparatus 90.
  • the reaction chamber 93 is a reaction chamber for forming a silicon nitride film or the like.
  • the alignment chamber 94 is used for arranging a shadow mask on the semiconductor substrate 1 and rotating the front and back of the semiconductor substrate 1.
  • the reaction chamber 95 is a reaction chamber for forming an i-type amorphous semiconductor layer.
  • the reaction chamber 96 is a reaction chamber for forming the n-type amorphous semiconductor layer 4.
  • the reaction chamber 97 is a reaction chamber for forming the p-type amorphous semiconductor layer 5.
  • the reaction chamber 98 is a reaction chamber for forming an electrode.
  • 6 to 10 are first to fifth process diagrams showing a method for manufacturing the photoelectric conversion element 10 shown in FIG. 1, respectively.
  • the photoelectric conversion element 10 is manufactured using the plasma apparatus 90 shown in FIG.
  • a wafer having a thickness of 100 to 300 ⁇ m is cut out from bulk silicon by a wire saw. Then, etching for removing the damaged layer on the surface of the wafer and etching for adjusting the thickness are performed to prepare the semiconductor substrate 1 '(see step (a) in FIG. 6).
  • a silicon substrate having a texture structure is manufactured by etching a silicon substrate obtained by slicing a silicon ingot with a wire saw or the like.
  • Etching of the silicon substrate can be performed by wet etching using an alkaline etchant. This etching proceeds by the following reaction formulas (1), (2), and (3) in a sodium hydroxide solution.
  • anisotropic etching is usually performed by using an etching solution with a controlled etching rate. Formation of the texture structure on the surface of the silicon substrate is based on the following mechanism. The etching rate of the silicon substrate with the alkaline aqueous solution is the fastest on the (100) plane of silicon and the slowest on the (111) plane.
  • etching inhibitor a specific additive that can reduce the etching rate to the alkaline aqueous solution, the (100) surface of silicon.
  • the crystal plane that is easily etched is preferentially etched, and the (111) plane having a slow etching rate remains on the surface. Since the (111) plane has an inclination of about 54 degrees with respect to the (100) plane, a pyramidal uneven structure composed of the (111) plane and its equivalent plane is formed at the final stage of the process. .
  • a texture structure having an inclination of about 40 to 54 degrees may be formed, and the (111) plane is not necessarily formed on the surface of the texture structure.
  • the inclined surface of the texture structure does not have to be the (111) surface, and can be applied without any problem even if the inclination is gentle.
  • etching solution in which isopropyl alcohol (hereinafter sometimes referred to as “IPA”) is added as an etching inhibitor to an aqueous solution of sodium hydroxide (NaOH) is used as an etching solution for forming a texture structure.
  • IPA isopropyl alcohol
  • NaOH sodium hydroxide
  • a method has been used in which the etching solution is heated to about 60 to 80 ° C. and the (100) plane silicon substrate is immersed for 10 to 30 minutes.
  • the size of the texture structure can be controlled by changing various conditions such as the temperature of the etching solution, the processing time, the type of etching inhibitor, the etching rate, and the type of substrate.
  • an alkali solution such as NaOH and KOH (for example, an aqueous solution of KOH: 1 to 5 wt%, isopropyl alcohol: 1 to 10 wt%) is used for the semiconductor substrate 1 ′. And etch.
  • an alkali solution such as NaOH and KOH
  • KOH for example, an aqueous solution of KOH: 1 to 5 wt%, isopropyl alcohol: 1 to 10 wt%
  • the surface of the semiconductor substrate 1 is thermally oxidized to form the oxide film 11 on the light receiving surface of the semiconductor substrate 1, and the protective film 20 is formed on the surface opposite to the light receiving surface of the semiconductor substrate 1 (step of FIG. c)).
  • the oxidation of the semiconductor substrate 1 may be either wet treatment or thermal oxidation.
  • wet oxidation for example, the semiconductor substrate 1 is immersed in hydrogen peroxide, nitric acid, ozone water or the like, and then the semiconductor substrate 1 is heated at 800 to 1000 ° C. in a dry atmosphere.
  • thermal oxidation for example, the semiconductor substrate 1 is heated to 900 to 1000 ° C. in an atmosphere of oxygen or water vapor.
  • step (c) in FIG. 6 a resist is applied on the oxide film 11 to protect the oxide film 11 with the resist, and the protective film 20 is removed using hydrofluoric acid or the like. Thereafter, the resist is removed using an organic solvent or the like to obtain the semiconductor substrate 1 having the oxide film 11 formed on the light receiving surface (see step (d) in FIG. 6).
  • the semiconductor substrate 1 is put into the load lock chamber 92 of the plasma apparatus 90, and the load lock chamber 92 is evacuated. Thereafter, the gate valve GV1 between the transfer chamber 91 and the load lock chamber 92 is opened, the semiconductor substrate 1 is moved from the load lock chamber 92 to the transfer chamber 91 by the arm 911, and the gate valve GV1 is closed.
  • the gate valve GV2 between the transfer chamber 91 and the reaction chamber 93 is opened, the semiconductor substrate 1 is put into the reaction chamber 93 from the transfer chamber 91 by the arm 911, and the gate valve GV2 is closed.
  • the oxide film 11 is contacted by sputtering, EB (Electron-Beam) deposition and CVD (plasma CVD, Cat-CVD (Catalytic Chemical Vapor Deposition)).
  • EB Electro-Beam
  • CVD plasma CVD, Cat-CVD (Catalytic Chemical Vapor Deposition)
  • the silicon nitride film 12 is formed.
  • the antireflection film 2 is formed on the light receiving surface of the semiconductor substrate 1 (see step (e) in FIG. 7).
  • step (e) of FIG. 7 the gate valve GV2 is opened, the semiconductor substrate 1 is moved from the reaction chamber 93 to the transfer chamber 91 by the arm 911, and the gate valve GV2 is closed. Then, the gate valve GV3 between the transfer chamber 91 and the alignment chamber 94 is opened, the semiconductor substrate 1 is put into the alignment chamber 94 from the transfer chamber 91 by the arm 911, and the semiconductor substrate 1 is rotated by the manipulator provided in the alignment chamber 94. Then, the front and back of the semiconductor substrate 1 are reversed.
  • the arm 911 moves the semiconductor substrate 1 from the alignment chamber 94 to the transfer chamber 91, and closes the gate valve GV3.
  • the gate valve GV4 between the transfer chamber 91 and the reaction chamber 95 is opened, the semiconductor substrate 1 is put into the reaction chamber 95 from the transfer chamber 91 by the arm 911, and the gate valve GV4 is closed.
  • the passivation film 3 made of i-type amorphous silicon is formed on the back surface of the semiconductor substrate 1 (see step (f) in FIG. 7).
  • the temperature of the semiconductor substrate 1 is set to 130 to 180 ° C., 0 to 100 sccm of hydrogen (H 2 ) gas, and 40 sccm of SiH 4 gas are flowed into the reaction chamber 95, and the pressure in the reaction chamber 95 is set. Set to 40-120 Pa. Thereafter, high frequency power (13.56 MHz) having an RF power density of 5 to 15 mW / cm 2 is applied to the parallel plate electrodes. Thereby, a passivation film 3 made of i-type amorphous silicon is formed on the back surface of the semiconductor substrate 1.
  • step (f) of FIG. 7 the gate valve GV4 is opened, the semiconductor substrate 1 is transferred from the reaction chamber 95 to the transfer chamber 91 by the arm 911, and the gate valve GV4 is closed. Then, the gate valve GV3 is opened, the semiconductor substrate 1 is put into the alignment chamber 94 from the transfer chamber 91 by the arm 911, and the mask 30 is disposed on the passivation film 3 of the semiconductor substrate 1 by a manipulator (see step (g) in FIG. 7). ).
  • the mask 30 is made of a metal mask.
  • the metal mask is made of, for example, stainless steel, has a thickness of 200 ⁇ m, and an opening width of 400 ⁇ m.
  • the semiconductor substrate 1 is transferred from the alignment chamber 94 to the transfer chamber 91 by the arm 911, and the gate valve GV3 is closed.
  • the gate valve GV5 is opened, the semiconductor substrate 1 is put into the reaction chamber 96 from the transfer chamber 91 by the arm 911, and the gate valve GV5 is closed.
  • the temperature of the semiconductor substrate 1 is set to 130 to 180 ° C., and 0 to 100 sccm of hydrogen (H 2 ) gas, 40 sccm of SiH 4 gas, and 40 sccm of phosphine (PH 3 ) gas are supplied into the reaction chamber.
  • the pressure in the reaction chamber 96 is set to 40 to 120 Pa.
  • high frequency power 13.56 MHz
  • the PH 3 gas is diluted with hydrogen, and the concentration of the PH 3 gas is, for example, 1%.
  • n-type amorphous silicon is deposited in the region of the passivation film 3 that is not covered by the mask 30, and the n-type amorphous semiconductor layer 4 is formed on the passivation film 3 (step (h) in FIG. 8). )reference).
  • the mask 30 When the mask 30 is disposed on the passivation film 3, there is a gap between the mask 30 and the passivation film 3. As a result, active species such as SiH and SiH 2 decomposed by the plasma enter the gap between the mask 30 and the passivation film 3, and the n-type amorphous semiconductor layer is also formed in a part of the region covered by the mask 30. 4 is formed. Accordingly, the n-type amorphous semiconductor layer 4 having the film thickness reduction region TD is formed on the passivation film 3. An n-type amorphous silicon 31 is also deposited on the mask 30.
  • the width of the film thickness reduction region TD and the film thickness reduction rate in the n-type amorphous semiconductor layer 4 are the film formation pressure when the n-type amorphous semiconductor layer 4 is formed, the thickness of the mask 30 and the mask. It is controlled by changing the opening width of 30. For example, when the thickness of the mask 30 is increased, the width of the film thickness reduction region TD is increased.
  • step (h) in FIG. 8 the gate valve GV5 is opened, the semiconductor substrate 1 is transferred from the reaction chamber 96 to the transfer chamber 911 by the arm 911, and the gate valve GV5 is closed. Then, the gate valve GV3 is opened, the semiconductor substrate 1 is put into the alignment chamber 94 by the arm 911, and the mask 40 is disposed on the passivation film 3 and the n-type amorphous semiconductor layer 4 instead of the mask 30 by the manipulator (FIG. 8). Step (i)).
  • the mask 40 has the same material, thickness and opening width as the mask 30.
  • the mask 40 is illustrated as being separated from the passivation film 3, but the thickness of the n-type amorphous semiconductor layer 4 is 3 to 3 as described above. In practice, the mask 40 is disposed close to the passivation film 3 because it is as thin as 50 nm.
  • step (i) in FIG. 8 the arm 911 transfers the semiconductor substrate 1 from the alignment chamber 94 to the transfer chamber 91, and closes the gate valve GV3.
  • the gate valve GV6 is opened, the semiconductor substrate 1 is put into the reaction chamber 97 from the transfer chamber 91 by the arm 911, and the gate valve GV6 is closed.
  • the temperature of the semiconductor substrate 1 is set to 130 to 180 ° C., and 0 to 100 sccm of H 2 gas, 40 sccm of SiH 4 gas, and 40 sccm of diborane (B 2 H 6 ) gas are allowed to flow.
  • the pressure in the chamber 97 is set to 40 to 200 Pa.
  • high frequency power 13.56 MHz
  • B 2 H 6 gas is diluted with hydrogen, and the concentration of B 2 H 6 gas is, for example, 2%.
  • p-type amorphous silicon is deposited in the region of the passivation film 3 not covered with the mask 40, and the p-type amorphous semiconductor layer 5 is formed on the passivation film 3 (step (j in FIG. 8)). )reference).
  • the mask 40 When the mask 40 is disposed on the passivation film 3 and the n-type amorphous semiconductor layer 4, there is a gap between the mask 40 and the passivation film 3. As a result, active species such as SiH and SiH 2 decomposed by the plasma enter the gap between the mask 40 and the passivation film 3, and the p-type amorphous semiconductor layer is also formed in a part of the region covered by the mask 40. 5 is formed. Therefore, the p-type amorphous semiconductor layer 5 having the reduced thickness region TD is formed on the passivation film 3 and a part of the p-type amorphous semiconductor layer 5 is formed on the n-type amorphous semiconductor layer 4. Is done. A p-type amorphous silicon 32 is also deposited on the mask 40.
  • the width and thickness reduction rate of the film thickness reduction region TD in the p-type amorphous semiconductor layer 5 are the film formation pressure, the thickness of the mask 40 and the mask when the p-type amorphous semiconductor layer 5 is formed. It is controlled by changing the opening width of 40. For example, when the thickness of the mask 40 is increased, the width of the film thickness reduction region TD is increased.
  • the n-type amorphous semiconductor layers 4 and the p-type amorphous semiconductor layers 5 alternately arranged in the in-plane direction of the semiconductor substrate 1 are formed. It will be in the state formed on the passivation film 3 (refer the process (k) of FIG. 9).
  • step (k) in FIG. 9 the gate valve GV6 is opened, the semiconductor substrate 1 is transferred from the reaction chamber 97 to the transfer chamber 91 by the arm 911, and the gate valve GV6 is closed.
  • a mask 50 is disposed on the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 in place of the mask 40 by a manipulator (see step (l) in FIG. 9).
  • the mask 50 is arranged so that the opening is located on the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5.
  • the mask 50 has the same material and thickness as the mask 30.
  • the opening width is set to the sum of the width of the flat region FT of the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 and the width of the two film thickness reduction regions TD.
  • step (l) in FIG. 9 the semiconductor substrate 1 is transferred from the alignment chamber 94 to the transfer chamber 91 by the arm 911, and the gate valve GV3 is closed.
  • the gate valve GV7 is opened, the semiconductor substrate 1 is put into the reaction chamber 98 from the transfer chamber 91 by the arm 911, and the gate valve GV7 is closed.
  • the conductive layers 6a and 7a and the conductive layers 6b and 7b are sequentially deposited through the mask 50.
  • the electrodes 6 and 7 are deposited on the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5, respectively (see step (m) in FIG. 9).
  • the conductive layers 6a and 7a and the conductive layers 6b and 7b are formed by sputtering, vapor deposition, ion plating, thermal CVD, MOCVD (Metal-Organic-Chemical-Vapour-Deposition), sol-gel method, or a method of spraying and heating a liquid material. , And an inkjet method or the like.
  • the conductive layers 6a and 7a are, for example, any one of ITO, IWO, and ZnO, and the conductive layers 6b and 7b have a two-layer structure of Ti (3 nm) / Al (500 nm).
  • ITO is, for example, an ITO target doped with 0.5 to 4 wt% of SnO 2 , flowing argon gas or a mixed gas of argon gas and oxygen gas, substrate temperature of 25 to 250 ° C., 0.1 to 1.5 Pa. It is formed by performing a sputtering process at a pressure of 0.01 to 2 kW.
  • ZnO is formed by performing a sputtering process under the same conditions using a ZnO target doped with 0.5 to 4 wt% of Al instead of the ITO target.
  • the two-layer structure of Ti / Al is formed by EB vapor deposition.
  • the electrodes 6 and 7 may be formed by the plating film forming method using the conductive layers 6a and 7a as seed electrodes, respectively.
  • the conductive layers 6b and 7b are made of, for example, any one of Ni, W, Co, Ti, Cr, alloys thereof, and alloys of these alloys with P and B.
  • Cu, Al, Sn, etc. can be formed on the conductive layers 6b, 7b by plating.
  • step (m) in FIG. 9 the gate valve GV7 is opened, the semiconductor substrate 1 is transferred from the reaction chamber 98 to the transfer chamber 91 by the arm 911, and the gate valve GV7 is closed. Then, the gate valve GV3 is opened, the semiconductor substrate 1 is put into the alignment chamber 94 from the transfer chamber 91 by the arm 911, and the mask 60 is placed on the electrodes 6 and 7 instead of the mask 50 by the manipulator (step (n in FIG. 10 (n )reference).
  • the mask 60 has the same material and thickness as the mask 30.
  • the arm 911 transfers the semiconductor substrate 1 from the alignment chamber 94 to the transfer chamber 91, and closes the gate valve GV3. Then, the gate valve GV2 is opened, the semiconductor substrate 1 is put into the reaction chamber 93 from the transfer chamber 91 by the arm 911, and the gate valve GV2 is closed.
  • the protective film 8 is formed on the n-type amorphous semiconductor layer 4, the p-type amorphous semiconductor layer 5, and the electrodes 6 and 7.
  • an intrinsic amorphous semiconductor film and a silicon nitride film are sequentially deposited on the n-type amorphous semiconductor layer 4, the p-type amorphous semiconductor layer 5, and the electrodes 6 and 7 using plasma CVD.
  • an intrinsic amorphous semiconductor film is formed using SiH 4 gas as a material gas, and the thickness of the intrinsic amorphous semiconductor film is, for example, 10 nm.
  • a silicon nitride film is formed using SiH 4 gas and NH 3 gas as material gases, and the thickness of the silicon nitride film is, for example, 120 nm.
  • the gate valve GV2 is opened, the photoelectric conversion element 10 is transferred from the reaction chamber 93 to the transfer chamber 91 by the arm 911, and the gate valve GV2 is closed. Then, the gate valve GV1 is opened, the photoelectric conversion element 10 is put into the load lock chamber 92 from the transfer chamber 91 by the arm 911, and the gate valve GV1 is closed.
  • an inert gas such as nitrogen (N 2 ) gas is supplied to the load lock chamber 92, and when the pressure in the load lock chamber 92 reaches atmospheric pressure, the load lock chamber 92 is opened and the photoelectric conversion element 10 is taken out.
  • N 2 nitrogen
  • the photoelectric conversion element 10 is manufactured by forming the n-type amorphous semiconductor layer 4 and then forming the p-type amorphous semiconductor layer 5.
  • the photoelectric conversion element 10 has a configuration in which a part of the p-type amorphous semiconductor layer 5 is disposed on the n-type amorphous semiconductor layer 4. Therefore, in the photoelectric conversion element 10, insertion of boron into the interface between the passivation film 3 and the n-type amorphous semiconductor layer 4 is prevented, and a decrease in conversion efficiency is suppressed as will be described later.
  • the photoelectric conversion element 10 is manufactured using the plasma device 90. Therefore, when the semiconductor substrate 1 is put into the plasma device 90 after the step (d) of FIG. 6, the passivation film 3, n The type amorphous semiconductor layer 4 and the p type amorphous semiconductor layer 5 can be continuously formed in the plasma apparatus 90.
  • the interface characteristics between the semiconductor substrate 1 and the passivation film 3, the interface characteristics between the passivation film 3 and the n-type amorphous semiconductor layer 4, and the interface characteristics between the passivation film 3 and the p-type amorphous semiconductor layer 5 are improved. It is possible to improve the conversion efficiency of the photoelectric conversion element 10.
  • the masks 30, 40, 50, 60 are made of stainless steel.
  • the masks 30, 40, 50, 60 are not limited to copper. , Nickel, a nickel alloy (42 alloy, Invar material, etc.), molybdenum and the like.
  • the masks 30, 40, 50, 60 may be made of a glass mask, a ceramic mask, an organic film mask, or the like.
  • the material of the masks 30, 40, 50, 60 is preferably 42 alloy.
  • the thermal expansion coefficient of the silicon substrate when the composition of nickel is about 36% and the composition of iron is 64%, the thermal expansion coefficient is closest, and the alignment error due to the difference in thermal expansion coefficient is the most.
  • a mask material may be used because it can be made smaller.
  • the thickness of the masks 30, 40, 50, 60 it is preferable that they can be regenerated and used many times from the viewpoint of suppressing the running cost of production.
  • the film deposited on the masks 30, 40, 50, 60 can be removed using hydrofluoric acid or NaOH.
  • the thickness of the masks 30, 40, 50, 60 is preferably 30 ⁇ m to 300 ⁇ m.
  • the intrinsic amorphous semiconductor film / silicon nitride film constituting the protective film 8 is continuously formed in one reaction chamber, but in the embodiment of the present invention, the present invention is not limited thereto, and after the intrinsic amorphous semiconductor layer is formed, the sample may be exposed to the atmosphere once so that a silicon nitride film is formed by a sputtering apparatus or another CVD apparatus.
  • the intrinsic amorphous semiconductor film / silicon nitride film constituting the protective film 8 is formed without being exposed to the atmosphere, it is preferable because contamination of organic substances or moisture in the atmosphere can be suppressed.
  • the protective film 8 may be formed using EB vapor deposition, sputtering, laser ablation, CVD, and ion plating.
  • the passivation film 3 may be nitrided by a plasma CVD method using N 2 gas to form a passivation film made of SiON.
  • a plasma CVD method using N 2 gas to form a passivation film made of SiON.
  • the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are deposited on the semiconductor substrate 1 using the masks 30 and 40.
  • a gap region G is formed between the 4 and the p-type amorphous semiconductor layer 5.
  • a protective film 8 is formed between the adjacent electrodes 6 and 7 on the electrodes 6 and 7 and the gap region G (n-type amorphous semiconductor layer 4 and p-type amorphous semiconductor layer 5).
  • the electrodes 6 and 7 are covered with a protective film 8 in a region of 5 ⁇ m or more from the end toward the inside. As a result, it is possible to effectively prevent moisture from entering from the opening end of the protective film 8, and to prevent the protective film 8 from peeling off, thereby preventing a decrease in yield due to misalignment during production. Further, even when the adhesion between the semiconductor layer in contact with the electrodes 6 and 7 and the electrodes 6 and 7 is relatively weak, by covering the electrodes 6 and 7 with the protective film 8, the electrode peeling is effectively suppressed. This is preferable. That is, even an electrode material having poor adhesion to an amorphous semiconductor can be used by forming the protective film 8, and the range of selection of electrode metal is widened, so that the characteristics can be easily improved. Therefore, it is preferable.
  • the amorphous semiconductor layer and the TCO are unbroken.
  • the n-type amorphous semiconductor layer, the p-type amorphous semiconductor layer, the TCO Since a plurality of layers such as electrodes and the like are alternately formed in the in-plane direction of the semiconductor substrate, a large number of end portions of each layer are generated.
  • layers such as an n-type amorphous semiconductor layer, a p-type amorphous semiconductor layer, a TCO, and an electrode may be peeled off from the end portion.
  • an anchor effect is produced, and it is easy to suppress peeling of the n-type amorphous semiconductor layer, the p-type amorphous semiconductor layer, the TCO, the electrode, and the like.
  • the electrode end portion that is most easily peeled is covered with a protective film, so that peeling can be more effectively suppressed.
  • the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are covered with a protective film 8. As a result, an effect of long-term stability of the photoelectric conversion element 10 can be obtained.
  • the photoelectric conversion element 10 is characterized in that a part of the p-type amorphous semiconductor layer 5 is disposed on the n-type amorphous semiconductor layer 4.
  • This feature is that when the n-type amorphous semiconductor layer 4 or the p-type amorphous semiconductor layer 5 is formed using a mask, a material gas (dopant gas is introduced into a gap existing between the mask and the semiconductor substrate 1. This is because the n-type amorphous semiconductor layer 4 or the p-type amorphous semiconductor layer 5 is formed in this gap.
  • FIG. 11 is a diagram for explaining the wraparound of the material gas and the semiconductor layer.
  • an amorphous semiconductor layer is formed using a mask on a texture substrate having a texture formed on the substrate surface and on a mirror substrate, the inner side of the mask edge Z (the lower portion of the mask). It was found that the semiconductor layer and the dopant wrap around by ⁇ d.
  • the surface of the mirror substrate has high flatness and only unevenness of 1 nm or less exists, so that the gap between the mask and the substrate surface can be very narrow. For this reason, since the source gas and the dopant gas are less likely to flow between the mask and the mirror substrate, the wraparound width ⁇ d is greatly suppressed (see FIG. 11B).
  • the gap between the mask and the substrate surface was larger than when the mirror substrate was used.
  • an alkaline solution is used and a pyramidal texture structure, etc. is formed on a silicon substrate by anisotropic etching, there are many voids near the top of the pyramid, and the source gas and dopant gas wrap around. The shape is difficult to suppress. Since the source gas and the dopant gas flow into the increased gap, the wraparound width ⁇ d increases (see (a) of FIG. 11).
  • FIG. 12 is a diagram for explaining the texture size.
  • the texture size means a size in a state where the main surface of the substrate is viewed in plan, that is, a state viewed from a direction perpendicular to the main surface.
  • the actual texture has pyramidal irregularities of various sizes and shapes. There are also overlapping and deformed ones. For this reason, the texture size cannot be simply determined. Therefore, in the embodiment of the present invention, the texture size means the diameter of the circumscribed circle of the texture.
  • the texture size is extracted by extracting a part of the main surface with 100 ⁇ m square, extracting 20 pyramid-shaped diagonal line lengths r included in the main surface, and averaging the extracted 20 diagonal line lengths r. It is defined as a certain average oblique line length r doubled.
  • the texture there is a pyramidal (quadrangular pyramid or quadrangular pyramid-shaped) uneven structure obtained by performing anisotropic etching on an n-type single crystal silicon substrate having a (100) principal surface. Can be mentioned.
  • the texture size can be easily measured by observation with SEM (scanning emission measurement) or the like.
  • FIG. 13 is a diagram showing the relationship between the intensity of boron and the distance measured by TOF-SIMS (Time Of Flight Secondary Ion Mass Spectrometry).
  • the vertical axis represents the intensity of boron on the surface measured by TOF-SIMS
  • the horizontal axis represents the distance in the in-plane direction of the semiconductor substrate.
  • a region on the left side of straight line SL1 (region having a distance of 0 to 180 ⁇ m) is a formation region of the p layer (p-type amorphous semiconductor layer 5), and is on the right side of straight line SL1.
  • the region (region having a distance of 180 ⁇ m or more) is a mask arrangement region.
  • the boron concentration is the p-type amorphous semiconductor layer at the edge of the mask. About 4 times higher than the concentration of boron in 5.
  • the boron concentration gradually decreases in the region where the distance is from about 180 ⁇ m to about 300 ⁇ m. Accordingly, the boron wraps around to a distance of 120 ⁇ m (300 ⁇ m-180 ⁇ m) in the region where the mask is disposed.
  • the boron concentration is higher than the boron concentration in the p-type amorphous semiconductor layer 5 at the edge of the mask. Become. When a mirror substrate is used, boron wraps around to a distance of about 30 to 40 ⁇ m in the mask arrangement region.
  • the boron concentration becomes higher than the boron concentration in the p-type amorphous semiconductor layer 5 regardless of whether the surface of the semiconductor substrate is uneven. It was found that there is a high concentration region.
  • FIG. 14 is a diagram showing a concept of a texture photograph and a gap between a mask and a texture.
  • FIG. 14B is a diagram schematically showing a cross-sectional view taken along line x shown in FIG.
  • the difference in size of one pyramid increases.
  • the region B is a large pyramid having a texture size of about 40 ⁇ m, but the region A has a plurality of small pyramids having a texture size of about 15 ⁇ m. Therefore, the difference in texture size between region A and region B is 25 ⁇ m, and the difference in texture size is large.
  • FIG. 15 is a diagram for explaining the wraparound width of boron.
  • i represents i-type amorphous silicon
  • n represents n-type amorphous silicon
  • p represents p-type amorphous silicon.
  • i-type amorphous silicon is formed on semiconductor substrate 1, and n-type amorphous silicon and p-type amorphous silicon are formed on i-type amorphous silicon. ing.
  • FIG. 15B schematically shows the distribution in the Y-axis direction of the boron wraparound width when forming the type amorphous silicon.
  • the wraparound width of boron differs depending on the location.
  • Such variation in the wraparound width of boron is preferably smaller in consideration of the stability of the characteristics of the photoelectric conversion element 10 and the yield.
  • the wraparound width of boron is large.
  • FIG. 16 is a diagram showing a sample for measuring the difference in boron wraparound width depending on the texture size.
  • FIG. 16 (a) is a plan view
  • FIG. 16 (b) is a cross-sectional view taken along line XVIB-XVIB shown in FIG. 16 (a).
  • the i layer represents i-type amorphous silicon
  • the p layer represents p-type amorphous silicon.
  • i-type amorphous silicon having a thickness of 8 nm is deposited, a mask is disposed on i-type amorphous silicon, and p-type amorphous silicon is deposited on i-type amorphous silicon. Deposited on.
  • the in-plane distribution of the boron surface concentration was measured using TOF-SIMS.
  • FIG. 17 is a diagram showing a profile of the surface concentration of boron in the analysis region shown in FIG.
  • FIG. 17A shows a boron surface concentration profile when the texture size is 35 ⁇ m
  • FIG. 17B shows a boron surface concentration profile when the texture size is 3 ⁇ m.
  • the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are arranged adjacent to the back surface of the semiconductor substrate 1. In order to clearly separate the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 using a mask, it is necessary to suppress the wraparound of the source gas and the dopant gas.
  • the wraparound of the source gas and the dopant gas greatly depends on the texture size.
  • FIG. 18 is a diagram showing the relationship between the reverse saturation current density and the texture size.
  • the vertical axis represents the reverse saturation current density
  • the horizontal axis represents the texture size.
  • the straight lines k1 and k2 are straight lines indicating the fitting results.
  • the reverse saturation current density is 4.92 ⁇ 10 ⁇ 3 to 5.37 ⁇ 10 ⁇ 3 (mA / cm 2 ), and the saturation tendency is Show.
  • the reverse saturation current density is 6.12 ⁇ 10 ⁇ 4 (mA / cm 2 ).
  • the reverse saturation current density is in the range of 2.0 ⁇ 10 ⁇ 5 to 2.12 ⁇ 10 ⁇ 4 (mA / cm 2 ).
  • the reverse saturation current density decreased by an order of magnitude when the texture size was less than 30 ⁇ m.
  • the reverse saturation current density is fitted by the straight line k1
  • the reverse saturation current density is fitted by the straight line k2.
  • the relationship between the texture size and the reverse saturation current density when the texture size is in the range of 1 to 25 ⁇ m is when the texture size is 30 ⁇ m or more. Is significantly different from the relationship between the texture size and reverse saturation current density.
  • the reverse saturation current density is reduced by almost one digit.
  • a texture size of 25 ⁇ m has a critical significance for greatly reducing the reverse saturation current density. That is, a texture size of 25 ⁇ m has a critical significance for reducing the reverse saturation current density by one digit or more.
  • the texture size is preferably less than 30 ⁇ m, and more preferably 25 ⁇ m or less.
  • FIG. 19 is a diagram showing a sample for measuring the wraparound width of phosphorus.
  • FIG. 19 (a) is a plan view
  • FIG. 19 (b) is a cross-sectional view taken along line XIXB-XIXB shown in FIG. 19 (a).
  • the i layer represents i-type amorphous silicon
  • the n layer represents n-type amorphous silicon.
  • a mask is arranged on i-type amorphous silicon, and n-type amorphous silicon is deposited on i-type amorphous silicon using PH 3 gas as a dopant gas containing phosphorus.
  • the in-plane distribution of the surface concentration of phosphorus was measured using TOF-SIMS.
  • FIG. 20 is a view showing a profile of the surface concentration of phosphorus in the analysis region shown in FIG.
  • the vertical axis represents the phosphorus intensity measured by TOF-SIMS
  • the horizontal axis represents the distance
  • the concentration of phosphorus rapidly decreases.
  • the wraparound width of phosphorus is about 30 ⁇ m, which is much smaller than the wraparound width of boron.
  • the wraparound width of phosphorus was about 20 to 30 ⁇ m.
  • the p-type amorphous semiconductor layer 5 containing boron having a large wraparound width is formed first, boron atoms and active species containing boron atoms are diffused in the region where the n-type amorphous semiconductor layer 4 is formed to passivate. It is assumed that it adheres to the surface of the film 3.
  • boron atoms or the like exist at the interface between the passivation film 3 and the n-type amorphous semiconductor layer 4. This adversely affects the interface characteristics between the passivation film 3 and the n-type amorphous semiconductor layer 4 and reduces the conversion efficiency of the photoelectric conversion element.
  • the n-type amorphous semiconductor layer 4 containing phosphorus having a small wraparound width is formed before the p-type amorphous semiconductor layer 5.
  • FIG. 21 is a cross-sectional view of the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 when the n-type amorphous semiconductor layer 4 is formed before the p-type amorphous semiconductor layer 5. is there.
  • a phosphorus-doped layer and a boron-doped layer are deposited in this order on a passivation film formed on a silicon substrate, a part of the boron-doped layer is formed on the phosphorus-doped layer. . That is, there is an overlapping region R between the boron doped layer and the phosphorus doped layer.
  • FIG. 22 is a cross-sectional view of a sample for examining the influence of the overlapping region R on the characteristics of the photoelectric conversion element.
  • a passivation film, a boron-doped layer, and a TCO are sequentially stacked on one surface of a silicon substrate, and a passivation film, an n-type layer, and a silicon substrate are stacked on the other surface of the silicon substrate. It has a structure in which TCOs are sequentially stacked.
  • the passivation film is made of i-type amorphous silicon
  • the boron doped layer is made of p-type amorphous silicon containing boron
  • the n-type layer is made of n-type amorphous silicon containing phosphorus.
  • sample B has a structure in which a phosphorus-doped layer is inserted between the passivation film of sample A and the boron-doped layer.
  • the phosphorus doped layer is made of n-type amorphous silicon containing phosphorus, and the doping amount of phosphorus is 4 ⁇ 10 18 cm ⁇ 3 .
  • Sample C is the same as Sample B except that the phosphorus doping amount of Sample B is changed to 5 ⁇ 10 19 cm ⁇ 3 in Sample B. .
  • Sample D is the same as Sample B except that the single doping of phosphorus is replaced with the simultaneous doping of phosphorus and boron in the phosphorus-doped layer of Sample B.
  • the doping amount of phosphorus is 5 ⁇ 10 19 cm ⁇ 3 and the doping amount of boron is 4 ⁇ 10 20 cm ⁇ 3 .
  • Sample A has no overlap region R and is a reference.
  • Samples B, C, and D are structures having an overlapping region R in which the doping amount of the phosphorus doped layer is changed.
  • FIG. 23 is a diagram showing the conversion efficiencies of samples A, B, C, and D shown in FIG. Referring to FIG. 23, the conversion efficiencies of samples B, C, and D are higher than the conversion efficiencies of sample A. That is, the conversion efficiencies of samples B, C, and D having a structure in which a phosphorus-doped layer is inserted between the passivation film and the boron-doped layer are the same as those of sample A having a structure in which a phosphorus-doped layer is not inserted between the passivation film and the boron-doped layer. Higher than conversion efficiency.
  • the conversion efficiency does not decrease at least as compared with the case where the phosphorus doped layer is not disposed below the boron doped layer.
  • F.I. F. Fill
  • boron has a larger wraparound width than phosphorus, and when the wraparound region R is formed under the phosphorus doped layer (between the passivation film and the phosphorus doped layer), F. F. It was found that the conversion efficiency was significantly reduced.
  • This phenomenon is a characteristic characteristic of boron and phosphorus.
  • a doped layer containing phosphorus is first formed using a mask as described above, and then It is preferable to form a doped layer containing boron.
  • the wraparound width of boron depends on the texture size as described above, but the boron doped layer on the entire surface of the phosphorus doped layer In Samples B, C, and D formed with the above, no reduction in conversion efficiency is observed. Therefore, even if the wraparound width of boron increases, the increase in wraparound width does not decrease the conversion efficiency. Therefore, even if the texture size is not specified, the formation of the doped layer containing phosphorus first, and then the formation of the doped layer containing boron is adopted, thereby suppressing a decrease in conversion efficiency and preventing the n-type non-reflection.
  • the crystalline semiconductor layer 4 and the p-type amorphous semiconductor layer 5 can be patterned on the back surface of the semiconductor substrate 1.
  • the mask When producing photoelectric conversion elements using a mask, the mask is placed on the wafer by recognizing an image of an alignment mark formed on the wafer, but it is several ⁇ m to several tens of ⁇ m due to the influence of mechanical accuracy. Misalignment occurs.
  • the gap region is sufficiently secured and interference between the n-type amorphous semiconductor layer and the p-type amorphous semiconductor layer is suppressed, the wraparound of the dopant occurs due to the alignment accuracy of the mask during production, etc. I will drop it.
  • the yield during production can be greatly improved by forming the n-type amorphous semiconductor layer 4 containing phosphorus. Since it is possible, it is more preferable.
  • a part of the p-type amorphous semiconductor layer 5 is made of n-type amorphous. The structure arranged on the quality semiconductor layer 4 was adopted.
  • FIG. 24 is a plan view seen from the back side of the photoelectric conversion element 10 shown in FIG. Referring to (a) of FIG. 24, n-type amorphous semiconductor layer 4 and p-type amorphous semiconductor layer 5 are alternately arranged in the in-plane direction of semiconductor substrate 1. In this case, a part of the p-type amorphous semiconductor layer 5 is disposed on the n-type amorphous semiconductor layer 4. Electrodes 6 and 7 are disposed on n-type amorphous semiconductor layer 4 and p-type amorphous semiconductor layer 5, respectively. As a result, a gap region G is formed between the adjacent electrodes 6 and 7.
  • the protective film 8 is disposed on the gap region G and the peripheral region of the semiconductor substrate 1.
  • an opening 8A having a width L is formed on the electrodes 6 and 7, an opening 8A having a width L is formed.
  • the electrodes 6 and 7 are connected to the wiring sheet through the opening 8A.
  • FIG. 24B there is a region that is not covered with the protective film 8 in the peripheral portion of the semiconductor substrate 1, but in the photoelectric conversion element 10, the entire back surface of the semiconductor substrate 1 is protected. Most preferably, the film is covered with a film and a part of the electrodes 6 and 7 is exposed.
  • FIG. 25 is a plan view of the wiring sheet.
  • wiring sheet 70 includes an insulating base 710 and wiring members 71-87.
  • the insulating base material 710 may be an electrically insulating material and can be used without any particular limitation.
  • the insulating base 710 is made of, for example, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyphenylene sulfide (PPS), polyvinyl fluoride (PVF), polyimide, and the like.
  • the film thickness of the insulating substrate 710 is not particularly limited, but is preferably 25 ⁇ m or more and 150 ⁇ m or less.
  • the insulating base 710 may have a single layer structure or a multilayer structure of two or more layers.
  • the wiring member 71 has a bus bar portion 711 and finger portions 712. One end of the finger portion 712 is connected to the bus bar portion 711.
  • the wiring member 72 has a bus bar portion 721 and finger portions 722 and 723. One end of the finger portion 722 is connected to the bus bar portion 721. One end of the finger portion 723 is connected to the bus bar portion 721 on the opposite side of the connection portion between the bus bar portion 721 and the finger portion 722 with respect to the bus bar portion 721.
  • the wiring member 73 includes a bus bar portion 731 and finger portions 732 and 733. One end of the finger portion 732 is connected to the bus bar portion 731. One end of the finger portion 733 is connected to the bus bar portion 731 on the opposite side of the connection portion between the bus bar portion 731 and the finger portion 732 with respect to the bus bar portion 731.
  • the wiring member 74 has a bus bar portion 741 and finger portions 742 and 743. One end of the finger portion 742 is connected to the bus bar portion 741. One end of the finger portion 743 is connected to the bus bar portion 741 on the opposite side of the connection portion between the bus bar portion 741 and the finger portion 742 with respect to the bus bar portion 741.
  • the wiring member 75 has a bus bar portion 751 and finger portions 752 and 753.
  • the finger portions 752 and 753 are arranged adjacent to each other in the length direction of the bus bar portion 751, and one end thereof is connected to the bus bar portion 751 on the same side of the bus bar portion 751.
  • the wiring member 76 includes a bus bar portion 761 and finger portions 762 and 763. One end of the finger portion 762 is connected to the bus bar portion 761. One end of the finger part 763 is connected to the bus bar part 761 on the opposite side of the connection part between the bus bar part 761 and the finger part 762 with respect to the bus bar part 761.
  • the wiring member 77 has a bus bar portion 771 and finger portions 772 and 773. One end of finger portion 772 is connected to bus bar portion 771. One end of the finger portion 773 is connected to the bus bar portion 771 on the opposite side of the connection portion between the bus bar portion 771 and the finger portion 772 with respect to the bus bar portion 771.
  • the wiring member 78 includes a bus bar portion 781 and finger portions 782 and 783. One end of the finger portion 782 is connected to the bus bar portion 781. One end of the finger portion 783 is connected to the bus bar portion 781 on the opposite side of the connection portion between the bus bar portion 781 and the finger portion 782 with respect to the bus bar portion 781.
  • the wiring member 79 has a bus bar portion 791 and finger portions 792 and 793. Finger portions 792 and 793 are arranged adjacent to each other in the length direction of bus bar portion 791, and one end thereof is connected to bus bar portion 791 on the same side of bus bar portion 791.
  • the wiring member 80 has a bus bar portion 801 and finger portions 802 and 803. One end of the finger portion 802 is connected to the bus bar portion 801. One end of the finger part 803 is connected to the bus bar part 801 on the opposite side of the connection part between the bus bar part 801 and the finger part 802 with respect to the bus bar part 801.
  • the wiring member 81 has a bus bar portion 811 and finger portions 812 and 813. One end of the finger portion 812 is connected to the bus bar portion 811. One end of the finger portion 813 is connected to the bus bar portion 811 on the opposite side of the connection portion between the bus bar portion 811 and the finger portion 812 with respect to the bus bar portion 811.
  • the wiring member 82 has a bus bar portion 821 and finger portions 822 and 823. One end of the finger portion 822 is connected to the bus bar portion 821. One end of the finger part 823 is connected to the bus bar part 821 on the opposite side of the connection part between the bus bar part 821 and the finger part 822 with respect to the bus bar part 821.
  • the wiring member 83 includes a bus bar portion 831 and finger portions 832 and 833. Finger portions 832 and 833 are arranged adjacent to each other in the length direction of bus bar portion 831, and one end thereof is connected to bus bar portion 831 on the same side of bus bar portion 831.
  • the wiring member 84 includes a bus bar portion 841 and finger portions 842 and 843. One end of the finger portion 842 is connected to the bus bar portion 841. One end of the finger portion 843 is connected to the bus bar portion 841 on the opposite side of the connection portion between the bus bar portion 841 and the finger portion 842 with respect to the bus bar portion 841.
  • the wiring member 85 includes a bus bar portion 851 and finger portions 852 and 853. One end of the finger portion 852 is connected to the bus bar portion 851. One end of the finger portion 853 is connected to the bus bar portion 851 on the opposite side of the connection portion between the bus bar portion 851 and the finger portion 852 with respect to the bus bar portion 851.
  • the wiring member 86 has a bus bar portion 861 and finger portions 862 and 863. One end of the finger portion 862 is connected to the bus bar portion 861. One end of the finger portion 863 is connected to the bus bar portion 861 on the opposite side of the connection portion between the bus bar portion 861 and the finger portion 862 with respect to the bus bar portion 861.
  • the wiring member 87 has a bus bar portion 871 and finger portions 872. One end of the finger portion 872 is connected to the bus bar portion 871.
  • the wiring member 71 is disposed on the insulating base 710 so that the finger portion 712 meshes with the finger portion 722 of the wiring member 72.
  • the wiring member 72 is disposed on the insulating substrate 710 so that the finger portion 722 is engaged with the finger portion 712 of the wiring member 71 and the finger portion 723 is engaged with the finger portion 732 of the wiring member 73.
  • the wiring member 73 is disposed on the insulating base 710 so that the finger portion 732 is engaged with the finger portion 723 of the wiring member 72 and the finger portion 733 is engaged with the finger portion 742 of the wiring member 74.
  • the wiring member 74 is disposed on the insulating base 710 so that the finger portion 742 is engaged with the finger portion 733 of the wiring member 73 and the finger portion 743 is engaged with the finger portion 752 of the wiring member 75.
  • the wiring member 75 is disposed on the insulating base 710 so that the finger portions 752 are engaged with the finger portions 743 of the wiring member 74 and the finger portions 753 are engaged with the finger portions 762 of the wiring member 76.
  • the wiring member 76 is disposed on the insulating base 710 so that the finger portion 762 is engaged with the finger portion 753 of the wiring member 75 and the finger portion 763 is engaged with the finger portion 772 of the wiring member 77.
  • the wiring member 77 is disposed on the insulating substrate 710 so that the finger portion 772 meshes with the finger portion 763 of the wiring material 76 and the finger portion 773 meshes with the finger portion 782 of the wiring material 78.
  • the wiring member 78 is disposed on the insulating base 710 so that the finger portions 782 mesh with the finger portions 773 of the wiring material 77 and the finger portions 783 mesh with the finger portions 792 of the wiring material 79.
  • the wiring member 79 is disposed on the insulating base 710 so that the finger portion 792 is engaged with the finger portion 783 of the wiring member 78 and the finger portion 793 is engaged with the finger portion 802 of the wiring member 80.
  • the wiring member 80 is disposed on the insulating base 710 so that the finger portion 802 is engaged with the finger portion 793 of the wiring member 79 and the finger portion 803 is engaged with the finger portion 812 of the wiring member 81.
  • the wiring member 81 is disposed on the insulating base 710 so that the finger portion 812 is engaged with the finger portion 803 of the wiring member 80 and the finger portion 813 is engaged with the finger portion 822 of the wiring member 82.
  • the wiring member 82 is disposed on the insulating base 710 so that the finger portion 822 is engaged with the finger portion 813 of the wiring member 81 and the finger portion 823 is engaged with the finger portion 832 of the wiring member 83.
  • the wiring member 83 is disposed on the insulating base 710 so that the finger portion 832 is engaged with the finger portion 823 of the wiring member 82 and the finger portion 833 is engaged with the finger portion 842 of the wiring member 84.
  • the wiring member 84 is disposed on the insulating base 710 so that the finger portion 842 is engaged with the finger portion 833 of the wiring member 83 and the finger portion 843 is engaged with the finger portion 852 of the wiring member 85.
  • the wiring member 85 is disposed on the insulating base 710 such that the finger portion 852 is engaged with the finger portion 843 of the wiring member 84 and the finger portion 853 is engaged with the finger portion 862 of the wiring member 86.
  • the wiring member 86 is arranged on the insulating base 710 so that the finger portion 862 is engaged with the finger portion 853 of the wiring member 85 and the finger portion 863 is engaged with the finger portion 872 of the wiring member 87.
  • the wiring member 87 is disposed on the insulating base 710 so that the finger portion 872 meshes with the finger portion 863 of the wiring member 86.
  • Each of the wiring members 71 to 87 is not particularly limited as long as it is electrically conductive.
  • Each of the wiring members 71 to 87 is made of, for example, Cu, Al, Ag, and an alloy containing these as main components.
  • the thickness of the wiring members 71 to 87 is not particularly limited, but is preferably 10 ⁇ m or more and 80 ⁇ m or less. If it is less than 10 ⁇ m, the wiring resistance becomes high, and if it exceeds 80 ⁇ m, the silicon substrate is warped due to the difference in thermal expansion coefficient between the wiring material and the silicon substrate due to the heat applied when the photoelectric conversion element 10 is bonded. appear.
  • the shape of the insulating base 710 is not limited to the shape shown in FIG. 25, and can be changed as appropriate.
  • a conductive material such as Ni, Au, Pt, Pd, Sn, In, and ITO may be formed on a part of the surface of the wiring members 71 to 87.
  • the conductive material such as Ni is formed on a part of the surface of the wiring materials 71 to 87, so that the electrical connection between the wiring materials 71 to 87 and the electrodes 6 and 7 of the photoelectric conversion element 10 is good. This is to improve the weather resistance of the wiring members 71 to 87.
  • the wiring members 71 to 87 may have a single layer structure or a multilayer structure.
  • the photoelectric conversion element 10 is arranged on the region REG1 so that the electrode 6 is connected to the finger part 712 of the wiring member 71 and the electrode 7 is connected to the finger part 722 of the wiring member 72, and the electrode 6 is a finger of the wiring member 72.
  • the photoelectric conversion element 10 is disposed on the region REG ⁇ b> 2 so that the electrode 7 is connected to the finger portion 732 of the wiring member 73. Thereafter, the photoelectric conversion element 10 is similarly disposed on the wiring members 73 to 87. Thereby, the 16 photoelectric conversion elements 10 are connected in series.
  • the electrodes 6 and 7 of the photoelectric conversion element 10 are connected to the wiring members 71 to 87 by an adhesive.
  • the adhesive include solder resin, solder, conductive adhesive, thermosetting Ag paste, low-temperature curing copper paste, anisotropic conductive film (ACF), anisotropic conductive paste (ACP: Anisotropic paste). It consists of one or more types of adhesives selected from the group consisting of Conductive Paste) and insulating adhesives (NCP: NonCPConductive Paste).
  • TCAP-5401-27 manufactured by Tamura Kaken Co., Ltd. can be used as the solder resin.
  • an epoxy resin an acrylic resin, a urethane resin, or the like can be used, and a thermosetting resin or a photocurable resin can be used.
  • solder particles containing at least one of tin and bismuth can be used. More preferably, the conductive adhesive is an alloy of tin and bismuth, indium, silver or the like. As a result, the melting point of the solder can be suppressed, and an adhesion process at a low temperature becomes possible.
  • the photoelectric conversion element 10 in which the protective film 8 is formed on the n-type amorphous semiconductor layer 4, the p-type amorphous semiconductor layer 5, and the electrodes 6, 7, the inorganic insulating film on the electrodes 6, 7 There are inorganic insulating films on the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5, and these two inorganic insulating films have different bases. And in the photoelectric conversion element 10, the inorganic insulating film from which a foundation
  • a low temperature particularly a heat process of 200 ° C. or lower is preferable, and as a result, a thermosetting Ag paste, a low temperature curable copper paste, an anisotropic conductive film and an anisotropic conductive film that can be cured and electrically bonded at a low temperature.
  • a paste is particularly preferred.
  • the photoelectric conversion element 10 disposed on the wiring sheet 70 is disposed between the ethylene vinyl acetate resin (EVA resin) disposed on the glass substrate and the EVA resin disposed on the PET film. . Then, the EVA resin on the glass substrate side is pressure-bonded to the photoelectric conversion element 10 by vacuum pressure bonding using a laminator device, and the EVA resin on the PET film side is pressure-bonded to the photoelectric conversion element 10 and heated to 125 ° C. to be cured. I let you. Thereby, a solar cell module can be produced by sealing the photoelectric conversion element 10 with the wiring sheet 70 in the EVA resin cured between the glass substrate and the PET film.
  • EVA resin ethylene vinyl acetate resin
  • the solar cell module provided with the photoelectric conversion element 10 when changing the width
  • the thickness of the inorganic insulating film is preferably 20 nm or more, and more preferably 40 nm or more.
  • a thick film of 1 ⁇ m or more is not preferable because the inorganic insulating film may be peeled off due to the internal stress of the inorganic insulating film on the electrode.
  • the underlying electrodes 6 and 7 are exposed, and the electrodes 6 and 7 are connected to the wiring material by the adhesive described above. For this reason, when the opening 8A is narrow, the contact resistance increases, so the width L of the opening 8A needs to be 20 ⁇ m or more, and more preferably 100 ⁇ m or more.
  • the electrodes 6 and 7 shown in FIG. 1 have a width of 200 ⁇ m or more.
  • the width L of the opening 8A is smaller than the width of the electrodes 6 and 7.
  • the opening 8A is preferably on the electrodes 6 and 7. That is, the width L of the opening 8A is 20 ⁇ m or more, and is preferably narrower than the electrodes 6 and 7 and on the electrodes 6 and 7.
  • the width of the electrode 6 and the width of the electrode 7 are compared, it is preferable that the width of the opening 8A on the narrow electrode (any one of the electrodes 6 and 7) is wide. By setting in this way, an increase in contact resistance can be suppressed.
  • FIG. 26 is a diagram showing the results of a moisture-proof resistance test.
  • i represents intrinsic amorphous silicon
  • i / n represents a laminated film of intrinsic amorphous silicon and n-type amorphous silicon
  • i / SiN represents intrinsic amorphous silicon. It represents a laminated film of silicon and silicon nitride.
  • I / n / SiN represents a laminated film of intrinsic amorphous silicon, n-type amorphous silicon and silicon nitride, and i / SiON represents a laminated film of intrinsic amorphous silicon and silicon oxynitride.
  • I / SiO 2 represents a laminated film of intrinsic amorphous silicon and silicon dioxide, and i / TiO 2 represents a laminated film of intrinsic amorphous silicon and titanium dioxide.
  • the i layer may be replaced with an n layer, such as n / SiN, n / SiON, n / SiO 2, and n / TiO 2 .
  • the concentration of P in the n-type amorphous silicon is 1 ⁇ 10 20 cm ⁇ 3 .
  • the amorphous semiconductor film shown in FIG. 26 was formed on a silicon substrate, and immediately after the film formation, the lifetime of minority carriers of the sample was measured using a ⁇ PCD (microwave Photo Conductivity Decay) method.
  • ⁇ PCD microwave Photo Conductivity Decay
  • a state in which carriers are induced in the semiconductor layer by irradiating the surface of the semiconductor layer with laser light and a state in which the induced carriers disappear by irradiating the laser light are created. Measure time.
  • the surface of the semiconductor layer is irradiated with microwaves, and the reflectance of the microwaves is measured.
  • An amorphous film has a lower film density than a single crystal film having the same composition, and includes many voids in the film.
  • the reason why the refractive index of the amorphous film is lower than that of the crystal is that there are many voids, and the existence of voids is related to moisture resistance, and it is difficult to obtain an effect when the film thickness is thin. it is conceivable that.
  • the film thickness is about several nanometers to 30 nm, it is considered that moisture from the outside is absorbed by the amorphous semiconductor layer and the passivation property of the crystalline silicon interface is lowered.
  • the lifetime after 3 days and after 8 days is maintained as the lifetime immediately after the film formation.
  • TiO 2 is formed thereon, the lifetime after 3 days and after 8 days is only about 10% lower than the lifetime immediately after film formation (see Sample 5 to Sample 9).
  • the formation of the protective film 8 in the combination with the passivation film 3, the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 is performed on the electrode 6. , 7 can be prevented, the moisture resistance in the gap region G can be improved, and the passivation can be improved at the same time.
  • the protective film 8 with a two-layer structure in which an inorganic insulating film is formed on the amorphous semiconductor layer, since electrical insulation and moisture resistance can be realized.
  • the film thickness of the inorganic insulating film is preferably 20 nm or more in consideration of moisture resistance, and is preferably 10 nm or more for a silicon nitride film or silicon oxynitride film having high moisture resistance.
  • the metal electrodes and / or the TCO electrodes are formed in the regions where the electrodes 6 and 7 are formed, these ensure moisture resistance, so that the openings of the protective film 8 on the metal electrodes or the TCO electrodes Moisture resistance can be secured for 8A.
  • the protective film 8 is formed on a part of the electrodes 6 and 7 similarly to the gap region G, the surfaces of the electrodes 6 and 7 below the protective film 8 are protected by the protective film 8. In addition, surface oxidation and discoloration can be prevented together. As a result, the long-term reliability of the electrodes 6 and 7 can be secured, which is preferable.
  • the protective film 8 is formed on the electrodes 6 and 7 and the gap region G in order to improve insulation and moisture resistance.
  • the protective film on the electrodes 6 and 7 and the protective film on the gap region G do not necessarily have to be continuous films, but forming them as continuous films can reduce the number of process steps and the film quality is also constant. And more uniform.
  • the lifetime of minority carriers which is usually about 2000 ⁇ s, decreased to 700 ⁇ s.
  • the lifetime of the minority carriers remained at a decrease of 2000 ⁇ s.
  • the presence of the protective film 8 also in the gap region G and the peripheral portion of the wafer can suppress a decrease in the lifetime of minority carriers in the entire wafer.
  • an inorganic insulating film (protective film 8) is also present on the electrodes 6 and 7, and the electrodes 6 and 7 help to dissipate heat from the inorganic insulating film, a more favorable effect is obtained with respect to heat resistance. .
  • the protective film 8 has a portion formed on the electrodes 6 and 7 and a portion formed in the gap region G, and peeling may occur depending on selection and combination of the underlying material.
  • a photoelectric conversion element 10-CMP in which the p-type amorphous semiconductor layer was patterned was produced.
  • These photoelectric conversion elements 10 and 10-CMP were heated to 150 °, 170 °, 190 °, and 210 ° C., heated at the respective temperatures for 10 minutes in the air, and the lifting of the electrodes was observed.
  • silver electrodes were directly formed on the amorphous semiconductor layer as an n electrode and a p electrode.
  • the conditions for forming the amorphous semiconductor layer on the two substrates are the same, but on the texture, the (111) plane and a surface with a plane orientation close thereto are formed. It is thought that the result is different because of the change.
  • the (100) plane silicon substrate two dangling bonds of silicon appear on the outermost surface, whereas in the (111) plane where the texture is formed, there is one dangling bond. Due to the difference in the number of dangling bonds, the passivation property of the silicon substrate surface and the film quality of the formed amorphous semiconductor layer, for example, the amount of hydrogen, oxygen, and nitrogen in the film change. It is considered that the floating state changes.
  • This electrode float was found to correlate with the texture inclination angle for the above reasons.
  • FIG. 27 is a conceptual diagram of the inclination angle of the texture.
  • the inclination angle of the texture is, for example, an angle ⁇ formed between the surface of the (100) plane and the inclined plane of the texture (111) in the case of a (100) plane silicon substrate. It becomes.
  • the tilt angle may deviate from the theoretical value of 54.7 degrees depending on the etching conditions. It was found that the yield of electrode floating was improved when the tilt angle was 30 degrees or more.
  • the inclination angle is 40 degrees or more. When this electrode floating occurs, it causes an increase in contact resistance, leading to electrode peeling and lowering reliability. Therefore, it is preferable that the generated temperature is as high as possible. In this case, the degree of freedom of the process in the modularization process is preferable. Is more preferable.
  • the texture structure is formed on both surfaces of the semiconductor substrate 1.
  • the texture structure is not formed on the light receiving surface of the semiconductor substrate 1. May be. That is, in the first embodiment, it is sufficient that a texture structure is formed on the surface of the semiconductor substrate 1 on which the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are formed.
  • the texture size of the texture structure formed on the surface on which the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are formed is preferably less than 30 ⁇ m, more preferably 25 ⁇ m or less. is there.
  • FIG. 28 is a schematic diagram illustrating a configuration of a photoelectric conversion element according to the second embodiment.
  • the photoelectric conversion element 100 according to the second embodiment includes a portion between the passivation film 3 and the n-type amorphous semiconductor layer 4 of the photoelectric conversion element 10 shown in FIG.
  • An n-type amorphous semiconductor layer 9 is inserted between the crystalline semiconductor layer 5 and the rest is the same as the photoelectric conversion element 10.
  • the n-type amorphous semiconductor layer 9 is disposed on the passivation film 3 in contact with the passivation film 3.
  • the n-type amorphous semiconductor layer 9 contains phosphorus as a dopant.
  • the doping amount of phosphorus may be any doping amount as long as it is in the range of 4 ⁇ 10 18 cm ⁇ 3 to 5 ⁇ 10 19 cm ⁇ 3 .
  • the n-type amorphous semiconductor layer 9 may contain both phosphorus and boron. In this case, the doping amount of phosphorus is, for example, 5 ⁇ 10 19 cm ⁇ 3 , and the doping amount of boron is, for example, 4 ⁇ 10 20 cm ⁇ 3 .
  • the n-type amorphous semiconductor layer 9 has a thickness of 10 to 30 nm, for example.
  • the n-type amorphous semiconductor layer 9 includes n-type amorphous silicon, n-type amorphous silicon germanium, n-type amorphous germanium, n-type amorphous silicon carbide, n-type amorphous silicon nitride, n Type amorphous silicon oxide, n-type amorphous silicon oxynitride, n-type amorphous silicon carbon oxide, and the like. These materials contain phosphorus as a dopant.
  • the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are disposed on the n-type amorphous semiconductor layer 9 in contact with the n-type amorphous semiconductor layer 9. .
  • the entire p-type amorphous semiconductor layer 5 is disposed on the n-type amorphous semiconductor layer 9.
  • the passivation film 3 and the n-type amorphous semiconductor layer 9 are sequentially stacked on the back surface of the semiconductor substrate 1 in steps (a) to (o) shown in FIGS. Manufactured in accordance with a process chart instead of a process. Therefore, the passivation film 3 and the n-type amorphous semiconductor layer 9 in the photoelectric conversion element 100 are deposited on the back surface of the semiconductor substrate 1 without using a mask.
  • the photoelectric conversion element 100 has a configuration in which the n-type amorphous semiconductor layer 9 is present between the passivation film 3 and the p-type amorphous semiconductor layer 5. As described in Embodiment 1, since the conversion efficiency of the photoelectric conversion element is not lowered, the photoelectric conversion element 100 can obtain the same effect as the photoelectric conversion element 10.
  • the surface remains i. Since it is covered with the n-type amorphous semiconductor layer 9 having a lower degree of oxidation than the passivation film 3 made of type amorphous silicon, it is preferable from the viewpoint of suppressing oxidation.
  • FIG. 29 is a schematic diagram showing a configuration of another photoelectric conversion element according to the second embodiment.
  • the photoelectric conversion element according to Embodiment 2 may be a photoelectric conversion element 100A shown in FIG.
  • photoelectric conversion element 100A includes n-type amorphous semiconductor layer 4, p-type amorphous semiconductor layer 5, electrodes 6, 7 and protective film 8 of photoelectric conversion element 100 shown in FIG.
  • the n-type amorphous semiconductor layer 101, the p-type amorphous semiconductor layer 102, the electrodes 103 and 104, and the protective film 105 are replaced, and the rest is the same as the photoelectric conversion element 100.
  • the n-type amorphous semiconductor layer 101 is disposed in contact with the n-type amorphous semiconductor layer 9.
  • the p-type amorphous semiconductor layer 102 is disposed in contact with the n-type amorphous semiconductor layer 9 and is disposed adjacent to the n-type amorphous semiconductor layer 101 in the in-plane direction of the semiconductor substrate 1. In this case, the p-type amorphous semiconductor layer 102 does not have an overlapping region with the n-type amorphous semiconductor layer 101.
  • the n-type amorphous semiconductor layer 101 and the p-type amorphous semiconductor layer 102 are alternately arranged at a desired interval in the in-plane direction of the semiconductor substrate 1.
  • the electrode 103 is disposed on the n-type amorphous semiconductor layer 101 in contact with the n-type amorphous semiconductor layer 101.
  • the electrode 104 is disposed on the p-type amorphous semiconductor layer 102 in contact with the p-type amorphous semiconductor layer 102.
  • the protective film 105 is disposed in contact with the n-type amorphous semiconductor layers 9 and 101, the p-type amorphous semiconductor layer 102 and the electrodes 103 and 104. More specifically, the protective film 105 includes the n-type amorphous semiconductor layers 9 and 101 and the p-type amorphous semiconductor layer 102 between the adjacent n-type amorphous semiconductor layer 101 and the p-type amorphous semiconductor layer 102. And it arrange
  • the protective film 105 has an opening 105A on the electrodes 103 and 104, and is formed in a region of 5 ⁇ m or more from the ends of the electrodes 103 and 104 toward the inside of the electrodes 103 and 104.
  • the n-type amorphous semiconductor layer 101 is made of the same material as the n-type amorphous semiconductor layer 4 described above and has the same thickness as the n-type amorphous semiconductor layer 4.
  • the p-type amorphous semiconductor layer 102 is made of the same material as the above-described p-type amorphous semiconductor layer 5 and has the same thickness as the p-type amorphous semiconductor layer 5.
  • the electrode 103 is made of the same material and structure as the electrode 6 described above.
  • the electrode 104 is made of the same material and structure as the electrode 7 described above.
  • the protective film 105 is made of the same material and structure as the protective film 8 described above, and has the same film thickness as the protective film 8.
  • the photoelectric conversion element 100A is manufactured according to the same process diagram as the photoelectric conversion element 100. In this case, in steps (i) and (j) of FIG. 8, a mask having an opening width different from that of the mask 40 is used so that the p-type amorphous semiconductor layer 102 does not overlap the n-type amorphous semiconductor layer 101. In addition, the p-type amorphous semiconductor layer 102 is formed on the n-type amorphous semiconductor layer 9.
  • the difference between the photoelectric conversion element 100A and the photoelectric conversion element 100 is that the photoelectric conversion element 100A has a structure in which the p-type amorphous semiconductor layer 102 does not overlap the n-type amorphous semiconductor layer 101.
  • the photoelectric conversion element 100A has the same effect as the photoelectric conversion elements 10 and 100.
  • FIG. 30 is a cross-sectional view showing the configuration of still another photoelectric conversion element according to the second embodiment.
  • the photoelectric conversion element according to Embodiment 2 may be a photoelectric conversion element 100B shown in FIG.
  • a photoelectric conversion element 100B is the same as the photoelectric conversion element 100 except that the n-type amorphous semiconductor layer 4 of the photoelectric conversion element 100 shown in FIG.
  • the electrode 6 is disposed on the n-type amorphous semiconductor layer 9 in contact with the n-type amorphous semiconductor layer 9.
  • the protective film 8 is disposed in contact with the p-type amorphous semiconductor layer 5, the n-type amorphous semiconductor layer 9, and parts of the electrodes 6 and 7.
  • the photoelectric conversion element 100B includes steps (a) to (f), (i) to (o) in which steps (g) and (h) are omitted from steps (a) to (o) shown in FIGS. ) Manufactured according to.
  • the photoelectric conversion element 100B also has a configuration in which an n-type amorphous semiconductor layer 9 exists between the passivation film 3 and the p-type amorphous semiconductor layer 5.
  • the photoelectric conversion element 100B has the same effect as the photoelectric conversion elements 10 and 100.
  • the photoelectric conversion element according to Embodiment 2 may have a configuration in which the n-type amorphous semiconductor layer 101 of the photoelectric conversion element 100A shown in FIG. 29 is deleted.
  • the electrode 103 is disposed in contact with the n-type amorphous semiconductor layer 9. Since the photoelectric conversion element having such a configuration also has a configuration in which the n-type amorphous semiconductor layer 9 exists between the passivation film 3 and the p-type amorphous semiconductor layer 102, the photoelectric conversion elements 10 and 100 Has the same effect.
  • FIG. 31 is a cross-sectional view showing the configuration of the photoelectric conversion element according to the third embodiment.
  • photoelectric conversion element 200 according to Embodiment 3 is obtained by replacing antireflection film 2 of photoelectric conversion element 10 shown in FIG. 1 with antireflection film 201 and replacing passivation film 3 with passivation film 202. Others are the same as the photoelectric conversion element 10.
  • the antireflection film 201 is disposed in contact with the light receiving surface of the semiconductor substrate 1.
  • the antireflection film 201 has a three-layer structure of i-type amorphous silicon / n-type amorphous silicon / silicon nitride film.
  • the film thickness of i-type amorphous silicon is, for example, 5 nm
  • the film thickness of n-type amorphous silicon is, for example, 8 nm
  • the film thickness of the silicon nitride film is, for example, 60 nm. .
  • the passivation film 202 is formed between the semiconductor substrate 1 and the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5. Arranged in contact with layer 5.
  • the passivation film 202 is made of a silicon insulating film.
  • the silicon insulating film is made of any of amorphous silicon oxide, amorphous silicon nitride, and amorphous silicon oxynitride. More specifically, the silicon insulating film is made of i-type amorphous silicon nitride, i-type amorphous silicon oxynitride, i-type amorphous silicon oxide, or the like.
  • the passivation film 202 has a film thickness that allows carriers (electrons and holes) to tunnel.
  • the thickness of the passivation film 202 is set to 2 nm.
  • the passivation film 202 by forming the passivation film 202 with i-type amorphous silicon oxynitride or i-type amorphous silicon nitride, it is included in the p-type amorphous semiconductor layer 5 formed on the passivation film 202. It is possible to suppress diffusion of a dopant such as boron into the semiconductor substrate 1.
  • 32 and 33 are partial process diagrams showing a method for manufacturing the photoelectric conversion element 200 shown in FIG.
  • the photoelectric conversion element 200 includes steps (a) to (f) shown in FIGS. 6 to 10 in steps (a) to (f) shown in FIGS. 32 and 33. c-1), (d-1), and (e-1).
  • both surfaces of the semiconductor substrate 1 are thermally oxidized by the above-described method, and the oxide film 11 is formed on one surface of the semiconductor substrate 1 and the passivation film 202 is formed on the other surface of the semiconductor substrate 1 (FIG. 32).
  • Step (c-1) the oxide film 11 is removed using hydrofluoric acid or the like (see step (d-1) in FIG. 32).
  • the semiconductor substrate 1 is put into the plasma apparatus 90, and an antireflection film 201 is formed on one surface of the semiconductor substrate 1 (see step (e-1) in FIG. 33).
  • the antireflection film 201 is formed by the following method.
  • An antireflection film 201 is formed by sequentially depositing i-type amorphous silicon, n-type amorphous silicon, and a silicon nitride film on one surface of the semiconductor substrate 1 by plasma CVD.
  • the plasma CVD method is performed under the conditions of the substrate temperature: 130 to 180 ° C., the hydrogen gas flow rate: 0 to 100 sccm, the silane gas flow rate: 40 sccm, the pressure: 40 to 120 Pa, and the RF power density: 5 to 15 mW / cm 2.
  • the substrate temperature 130 to 180 ° C.
  • the hydrogen gas flow rate 0 to 100 sccm
  • the silane gas flow rate 40 sccm
  • the pressure 40 to 120 Pa
  • the RF power density 5 to 15 mW / cm 2.
  • the n-type amorphous silicon is formed by a plasma CVD method by further flowing PH 3 gas under the above conditions
  • the silicon nitride film is formed by a plasma CVD method by further flowing NH 3 gas under the above conditions. It is formed.
  • the photoelectric conversion element 200 is completed by sequentially executing the steps (g) to (o) shown in FIGS.
  • a protective film 8 having a three-layer structure made of 4 nm i-type amorphous silicon / 8 nm n-type amorphous silicon / 60 nm silicon oxynitride film (SiON) was formed. .
  • the silicon nitride film is formed by the plasma CVD method by additionally flowing NH 3 gas in the same plasma apparatus as the plasma apparatus in which i-type amorphous silicon is formed.
  • the n-type amorphous silicon is formed by plasma CVD by additionally flowing PH 3 gas in the same plasma apparatus as the plasma apparatus in which i-type amorphous silicon is formed. Therefore, a three-layer structure of i-type amorphous silicon / n-type amorphous silicon / silicon nitride film constituting the antireflection film 201 can be continuously formed in a vacuum atmosphere.
  • the metal mask is aligned at an appropriate position, and thereafter, the n-type amorphous semiconductor layer 4, the p-type amorphous semiconductor layer 5, and the conductive layers of the electrodes 6 and 7 are formed under the conditions described in the first embodiment.
  • the structures of the light receiving surface and the back surface of the photoelectric conversion element 200 can be manufactured in a vacuum atmosphere without being exposed to the air, and the photoelectric conversion element 200 can be manufactured.
  • the antireflection film 201 is formed by continuously forming a three-layer structure of i-type amorphous silicon / n-type amorphous silicon / silicon nitride film, and metal It is preferable to form the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 in the order of the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 using a mask.
  • the back surface Before forming the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 on the back surface, if a silicon nitride film is formed on the amorphous silicon layer on the light receiving surface, the back surface Although the thermal history when the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are formed on the light receiving surface may deteriorate the passivation property of the light receiving surface, the silicon nitride film reduces the passivation property. Is preferable.
  • the protective film 8 has a three-layer structure, but the protective film 8 is formed on the electrodes 6 and 7 and the gap region G even when the protective film 8 having a three-layer structure is formed. It is preferable to improve the insulation and moisture resistance.
  • the protective film on the electrodes 6 and 7 and the protective film on the gap region G do not necessarily have to be continuous, but forming them continuously can reduce the number of process steps and make the film quality uniform. More preferable.
  • the electrode and the protective film without exposing to the atmosphere, and effects such as prevention of oxidation of the electrode surface and improvement in adhesion to the protective film can be obtained.
  • the photoelectric conversion element according to Embodiment 3 is changed from the photoelectric conversion element 10 to the photoelectric conversion element 100, from the photoelectric conversion element 10 to the photoelectric conversion element 100A, and from the photoelectric conversion elements 100 and 100A to the photoelectric conversion element 100B.
  • the same change as any of the changes to the above may be applied to the photoelectric conversion element 200.
  • FIG. 34 is a cross-sectional view showing the configuration of the photoelectric conversion element according to the fourth embodiment.
  • the photoelectric conversion element 300 according to the fourth embodiment is the same as the photoelectric conversion element 10 except that the semiconductor substrate 1 of the photoelectric conversion element 10 shown in FIG. It is.
  • the semiconductor substrate 301 has rectangular irregularities on both surfaces.
  • the other description of the semiconductor substrate 301 is the same as the description of the semiconductor substrate 1.
  • FIG. 35 is a photograph showing a pyramid-shaped texture.
  • FIG. 36 shows a photograph showing the unevenness of the semiconductor substrate 301 shown in FIG.
  • the semiconductor substrate 1 in the first to third embodiments described above has a pyramid-shaped texture structure as shown in FIG. 14 (a) and FIG.
  • the semiconductor substrate 301 of the photoelectric conversion element 300 has rectangular irregularities as shown in FIG.
  • the rectangular irregularities usually have concave and convex portions of about 1 to 3 ⁇ m. Even if the substrate has such an uneven shape, the dopant wraps around as described above.
  • the gap area and the like are smaller than when the texture is formed, the wraparound width of the dopant is suppressed.
  • the semiconductor substrate 301 having rectangular unevenness is used, the first to third embodiments are used. The effect described in the above can be obtained.
  • the photoelectric conversion element 300 is manufactured according to steps (a) to (o) shown in FIGS.
  • the semiconductor substrate 301 having rectangular irregularities is produced by setting the time for anisotropic etching of the semiconductor substrate using an alkaline solution short. That is, anisotropic etching is stopped before the pyramid-shaped texture is formed, and rectangular irregularities are formed on the surface of the semiconductor substrate.
  • the photoelectric conversion element according to Embodiment 4 is changed from the photoelectric conversion element 10 to the photoelectric conversion element 100, from the photoelectric conversion element 10 to the photoelectric conversion element 100A, and from the photoelectric conversion elements 100 and 100A to the photoelectric conversion element 100B. Any of the above changes and the change from the photoelectric conversion element 10 to the photoelectric conversion element 200 may be applied to the photoelectric conversion element 300.
  • FIG. 37 is a cross-sectional view showing the configuration of the photoelectric conversion element according to the fifth embodiment.
  • the photoelectric conversion element 400 according to Embodiment 5 is the same as the photoelectric conversion element 10 except that the semiconductor substrate 1 of the photoelectric conversion element 10 shown in FIG. It is.
  • the semiconductor substrate 401 has a texture structure on the light receiving surface (the surface on which the antireflection film 2 is formed) and has a flat surface on the back surface.
  • semiconductor substrate 401 is the same as that of the semiconductor substrate 1.
  • the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are formed on the flat surface of the semiconductor substrate 401.
  • n-type amorphous semiconductor layer 4 by forming the n-type amorphous semiconductor layer 4 and then forming the p-type amorphous semiconductor layer 5, a part of the p-type amorphous semiconductor layer 5 is n.
  • a structure disposed on the type amorphous semiconductor layer 4 is employed. As a result, it is possible to suppress deterioration in characteristics due to boron wraparound.
  • the photoelectric conversion element 400 is manufactured according to steps (a) to (o) shown in FIGS.
  • a protective film for example, a silicon oxide film
  • the semiconductor substrate 401 is manufactured.
  • the photoelectric conversion element according to Embodiment 5 is changed from the photoelectric conversion element 10 to the photoelectric conversion element 100, from the photoelectric conversion element 10 to the photoelectric conversion element 100A, and from the photoelectric conversion elements 100 and 100A to the photoelectric conversion element 100B.
  • the change from the photoelectric conversion element 10 to the photoelectric conversion element 200 and the change from the photoelectric conversion element 10 to the photoelectric conversion element 300 may be applied to the photoelectric conversion element 400.
  • the semiconductor substrates 1, 301, 401 are made of n-type single crystal silicon.
  • the present invention is not limited to this, and the semiconductor substrates 1, 301, 401 are not limited to p-type single crystals. It may be made of crystalline silicon, and may be made of n-type polycrystalline silicon or p-type polycrystalline silicon.
  • the semiconductor substrates 1, 301, 401 are made of p-type single crystal silicon or p-type polycrystalline silicon
  • a dielectric film having a negative fixed charge for example, an aluminum oxide film
  • an electric field can be applied to electrons which are minority carriers, and the lifetime of minority carriers in the semiconductor substrates 1, 301 and 401 can be increased.
  • the semiconductor substrates 1, 301, 401 are made of n-type polycrystalline silicon or p-type polycrystalline silicon
  • the semiconductor substrate 1, 301, 401 has a light-receiving surface or a honeycomb texture in which the light-receiving surface and the back surface use dry etching.
  • the texture structure is processed as follows.
  • the antireflection film 2 and 201 may be omitted, and a high concentration n-type dopant is substituted for the antireflection film 2 and 201.
  • An n + layer in which is diffused may be disposed on the light receiving surface, or an n + layer may be disposed between the semiconductor substrate 1, 301, 401 and the antireflection film 2, 201.
  • a p + layer is used instead of the n + layer.
  • the amorphous semiconductor layer is formed by the plasma CVD method.
  • the present invention is not limited to this, and the amorphous semiconductor layer is formed by CatCVD (catalytic CVD). ) Method.
  • film formation conditions are, for example, substrate temperature: 100 to 300 ° C., pressure: 10 to 500 Pa, catalyst medium temperature (when tungsten is used as the thermal catalyst): 1500 to 2000 ° C., RF power density: a 0.01 ⁇ 1W / cm 2.
  • substrate temperature 100 to 300 ° C.
  • pressure 10 to 500 Pa
  • catalyst medium temperature when tungsten is used as the thermal catalyst
  • RF power density a 0.01 ⁇ 1W / cm 2.
  • the electrodes 6 and 103 disposed on the n-type amorphous semiconductor layers 4 and 101 and the electrodes disposed on the p-type amorphous semiconductor layers 5 and 102 are used.
  • 7 and 104, and protective films 8 and 105 including an insulating film were formed on the gap region G.
  • the protective film including the insulating film is not limited to this, and is formed on at least one of the electrodes 6, 103 and the electrodes 7, 104 and on the gap region G. That's fine.
  • the protective film including the insulating film is formed on at least one of the electrodes 6 and 103 and the electrodes 7 and 104 and the gap region G, the above-described effects such as electrical short-circuiting and improvement of moisture resistance can be obtained. Because it can be obtained. More preferably, a protective film exists on both the electrodes 6 and 103 and the electrodes 7 and 104 and on the gap region G.
  • the n-type amorphous semiconductor layers 4 and 101 and the p-type amorphous semiconductor are formed on the semiconductor substrate 1 and 301 having pyramidal textures or rectangular irregularities formed on the surface.
  • the photoelectric conversion elements 10, 100, 100 A, 100 B, 200, and 300 having the crystalline semiconductor layers 5 and 102 will be described.
  • the n-type amorphous semiconductor layer 4 is formed on the flat surface of the semiconductor substrate 401.
  • the photoelectric conversion element 400 in which the p-type amorphous semiconductor layer 5 is formed has been described.
  • the photoelectric conversion elements 10, 200, 300, and 400 in which a part of the p-type amorphous semiconductor layer 5 is disposed on the n-type amorphous semiconductor layer 4 will be described.
  • the photoelectric conversion elements 100, 100A, and 100B in which the entire p-type amorphous semiconductor layers 5 and 102 are disposed on the n-type amorphous semiconductor layer 9 have been described.
  • the photoelectric conversion element includes a semiconductor substrate, a passivation film formed on one surface of the semiconductor substrate, and a first amorphous semiconductor containing phosphorus formed on the passivation film. And a second amorphous semiconductor layer containing boron and formed on the passivation film and adjacent to the first amorphous semiconductor layer in the in-plane direction of the semiconductor substrate, It suffices that at least a part of the two amorphous semiconductor layers is formed on the first amorphous semiconductor layer.
  • FIG. 38 is a schematic diagram showing a configuration of a photoelectric conversion module including the photoelectric conversion element according to this embodiment.
  • the photoelectric conversion module 1000 includes a plurality of photoelectric conversion elements 1001, a cover 1002, and output terminals 1003 and 1004.
  • the plurality of photoelectric conversion elements 1001 are arranged in an array and connected in series. Note that the plurality of photoelectric conversion elements 1001 may be connected in parallel instead of being connected in series, or may be connected in combination of series and parallel.
  • Each of the plurality of photoelectric conversion elements 1001 includes any one of the photoelectric conversion elements 10, 100, 100A, 100B, 200, 300, and 400.
  • the cover 1002 is made of a weather resistant cover and covers the plurality of photoelectric conversion elements 1001.
  • the cover 1002 includes, for example, a transparent base material (for example, glass) provided on the light receiving surface side of the photoelectric conversion element 1001 and a back surface base material (on the reverse side opposite to the light receiving surface side of the photoelectric conversion element 1001).
  • a transparent base material for example, glass
  • a back surface base material on the reverse side opposite to the light receiving surface side of the photoelectric conversion element 1001
  • glass, a resin sheet etc. and the sealing material (for example, EVA etc.) which fills the clearance gap between a transparent base material and a back surface base material are included.
  • the output terminal 1003 is connected to a photoelectric conversion element 1001 arranged at one end of a plurality of photoelectric conversion elements 1001 connected in series.
  • the output terminal 1004 is connected to the photoelectric conversion element 1001 disposed at the other end of the plurality of photoelectric conversion elements 1001 connected in series.
  • the photoelectric conversion elements 10, 100, 100A, 100B, 200, 300, and 400 are excellent in insulation, moisture resistance, and heat resistance.
  • the insulation, moisture resistance and heat resistance of the photoelectric conversion module 1000 can be improved.
  • the number of photoelectric conversion elements 1001 included in the photoelectric conversion module 1000 is an arbitrary integer of 2 or more.
  • the photoelectric conversion module according to the sixth embodiment is not limited to the configuration shown in FIG. 38, but any configuration as long as any one of the photoelectric conversion elements 10, 100, 100A, 100B, 200, 300, and 400 is used. May be.
  • FIG. 39 is a schematic diagram showing a configuration of a photovoltaic power generation system including a photoelectric conversion element according to this embodiment.
  • the photovoltaic power generation system 1100 includes a photoelectric conversion module array 1101, a connection box 1102, a power conditioner 1103, a distribution board 1104, and a power meter 1105.
  • connection box 1102 is connected to the photoelectric conversion module array 1101.
  • the power conditioner 1103 is connected to the connection box 1102.
  • Distribution board 1104 is connected to power conditioner 1103 and electrical equipment 1110.
  • the power meter 1105 is connected to the distribution board 1104 and the grid connection.
  • the photoelectric conversion module array 1101 converts sunlight into electricity to generate DC power, and supplies the generated DC power to the connection box 1102.
  • connection box 1102 receives the DC power generated by the photoelectric conversion module array 1101 and supplies the received DC power to the power conditioner 1103.
  • the power conditioner 1103 converts the DC power received from the connection box 1102 into AC power, and supplies the converted AC power to the distribution board 1104.
  • Distribution board 1104 supplies AC power received from power conditioner 1103 and / or commercial power received via power meter 1105 to electrical equipment 1110. Further, when the AC power received from the power conditioner 1103 is larger than the power consumption of the electric equipment 1110, the distribution board 1104 supplies the surplus AC power to the grid interconnection via the power meter 1105.
  • the power meter 1105 measures power in the direction from the grid connection to the distribution board 1104 and measures power in the direction from the distribution board 1104 to the grid connection.
  • FIG. 40 is a schematic diagram showing the configuration of the photoelectric conversion module array 1101 shown in FIG.
  • the photoelectric conversion module array 1101 includes a plurality of photoelectric conversion modules 1120 and output terminals 1121 and 1122.
  • the plurality of photoelectric conversion modules 1120 are arranged in an array and connected in series. Note that the plurality of photoelectric conversion modules 1120 may be connected in parallel instead of being connected in series, or may be connected in combination of series and parallel. Each of the plurality of photoelectric conversion modules 1120 includes a photoelectric conversion module 1000 shown in FIG.
  • the output terminal 1121 is connected to a photoelectric conversion module 1120 located at one end of a plurality of photoelectric conversion modules 1120 connected in series.
  • the output terminal 1122 is connected to the photoelectric conversion module 1120 located at the other end of the plurality of photoelectric conversion modules 1120 connected in series.
  • the number of photoelectric conversion modules 1120 included in the photoelectric conversion module array 1101 is an arbitrary integer of 2 or more.
  • the photoelectric conversion module array 1101 generates sunlight by converting sunlight into electricity, and supplies the generated DC power to the power conditioner 1103 via the connection box 1102.
  • the power conditioner 1103 converts the DC power received from the photoelectric conversion module array 1101 into AC power, and supplies the converted AC power to the distribution board 1104.
  • the distribution board 1104 supplies the AC power received from the power conditioner 1103 to the electrical device 1110 when the AC power received from the power conditioner 1103 is greater than or equal to the power consumption of the electrical device 1110. Then, the distribution board 1104 supplies surplus AC power to the grid connection via the power meter 1105.
  • the distribution board 1104 receives the AC power received from the grid connection and the AC power received from the power conditioner 1103 to the electric device 1110. Supply.
  • the photovoltaic power generation system 1100 includes any one of the photoelectric conversion elements 10, 100, 100A, 100B, 200, 300, and 400 that are excellent in insulation, moisture resistance, and heat resistance.
  • the insulation, moisture resistance and heat resistance of the solar power generation system 1100 can be improved.
  • FIG. 41 is a schematic diagram showing the configuration of another photovoltaic power generation system including the photoelectric conversion element according to this embodiment.
  • the solar power generation system including the photoelectric conversion element according to this embodiment may be a solar power generation system 1100A shown in FIG.
  • solar power generation system 1100A is the same as solar power generation system 1100 except that storage battery 1106 is added to solar power generation system 1100 shown in FIG.
  • the storage battery 1106 is connected to the power conditioner 1103.
  • the power conditioner 1103 appropriately converts part or all of the DC power received from the connection box 1102 and stores it in the storage battery 1106.
  • the power conditioner 1103 performs the same operation as that in the photovoltaic power generation system 1100.
  • the storage battery 1106 stores the DC power received from the power conditioner 1103.
  • the storage battery 1106 supplies the stored power to the power conditioner 1103 as appropriate according to the amount of power generated by the photoelectric conversion module array 1101 and / or the power consumption of the electric device 1110.
  • the solar power generation system 1100A includes the storage battery 1106, it can suppress output fluctuations due to fluctuations in the amount of sunshine, and can use the electric power stored in the storage battery 1106 even in a time zone without sunlight.
  • the device 1110 can be supplied.
  • the storage battery 1106 may be built in the power conditioner 1103.
  • the photovoltaic power generation system according to Embodiment 7 is not limited to the configuration shown in FIGS. 39 and 40 or the configuration shown in FIGS. As long as these are used, any configuration may be used.
  • FIG. 42 is a schematic diagram showing a configuration of a photovoltaic power generation system including the photoelectric conversion element according to this embodiment.
  • the photovoltaic power generation system 1200 includes subsystems 1201 to 120n (n is an integer of 2 or more), power conditioners 1211 to 121n, and a transformer 1221.
  • the photovoltaic power generation system 1200 is a photovoltaic power generation system having a larger scale than the photovoltaic power generation systems 1100 and 1100A shown in FIGS.
  • the power conditioners 1211 to 121n are connected to the subsystems 1201 to 120n, respectively.
  • the transformer 1221 is connected to the power conditioners 1211 to 121n and the grid connection.
  • Each of the subsystems 1201 to 120n includes module systems 1231 to 123j (j is an integer of 2 or more).
  • Each of the module systems 1231 to 123j includes photoelectric conversion module arrays 1301 to 130i (i is an integer of 2 or more), connection boxes 1311 to 131i, and a current collection box 1321.
  • Each of the photoelectric conversion module arrays 1301 to 130i has the same configuration as the photoelectric conversion module array 1101 shown in FIG.
  • connection boxes 1311 to 131i are connected to the photoelectric conversion module arrays 1301 to 130i, respectively.
  • the current collection box 1321 is connected to the connection boxes 1311 to 131i. Also, j current collection boxes 1321 of the subsystem 1201 are connected to the power conditioner 1211. The j current collection boxes 1321 of the subsystem 1202 are connected to the power conditioner 1212. Hereinafter, similarly, j current collection boxes 1321 of the subsystem 120n are connected to the power conditioner 121n.
  • the i photoelectric conversion module arrays 1301 to 130i of the module system 1231 convert sunlight into electricity to generate DC power, and the generated DC power is supplied to the current collecting box 1321 through the connection boxes 1311 to 131i, respectively.
  • the i photoelectric conversion module arrays 1301 to 130i of the module system 1232 convert sunlight into electricity to generate DC power, and the generated DC power is supplied to the current collecting box 1321 through the connection boxes 1311 to 131i, respectively.
  • the i photoelectric conversion module arrays 1301 to 130i of the module system 123j convert sunlight into electricity to generate DC power, and the generated DC power is connected to the connection boxes 1311 to 131i, respectively. To supply box 1321.
  • the j current collection boxes 1321 of the subsystem 1201 supply DC power to the power conditioner 1211.
  • the j current collection boxes 1321 of the subsystem 1202 supply DC power to the power conditioner 1212 in the same manner.
  • the j current collecting boxes 1321 of the subsystem 120n supply DC power to the power conditioner 121n.
  • the power conditioners 1211 to 121n convert the DC power received from the subsystems 1201 to 120n into AC power, and supply the converted AC power to the transformer 1221.
  • the transformer 1221 receives AC power from the power conditioners 1211 to 121n, converts the voltage level of the received AC power, and supplies it to the grid interconnection.
  • the solar power generation system 1200 includes any one of the photoelectric conversion elements 10, 100, 100A, 100B, 200, 300, and 400 that are excellent in insulation, moisture resistance, and heat resistance.
  • the insulation, moisture resistance and heat resistance of the photovoltaic power generation system 1200 can be improved.
  • FIG. 43 is a schematic diagram showing the configuration of another photovoltaic power generation system including the photoelectric conversion element according to this embodiment.
  • the photovoltaic power generation system including the photoelectric conversion element according to this embodiment may be a photovoltaic power generation system 1200A shown in FIG.
  • a photovoltaic power generation system 1200A is obtained by adding storage batteries 1241 to 124n to the photovoltaic power generation system 1200 shown in FIG. 42, and is otherwise the same as the photovoltaic power generation system 1200.
  • Storage batteries 1241 to 124n are connected to power conditioners 1211 to 121n, respectively.
  • the power conditioners 1211 to 121n convert the DC power received from the subsystems 1201 to 120n into AC power, and supply the converted AC power to the transformer 1221.
  • the power conditioners 1211 to 121n appropriately convert the DC power received from the subsystems 1201 to 120n, and store the converted DC power in the storage batteries 1241 to 124n, respectively.
  • the storage batteries 1241 to 124n supply the stored power to the power conditioners 1211 to 121n according to the amount of DC power from the subsystems 1201 to 120n, respectively.
  • the photovoltaic power generation system 1200A includes the storage batteries 1241 to 124n, it is possible to suppress output fluctuations due to fluctuations in the amount of sunshine, and power is stored in the storage batteries 1241 to 124n even in a time zone without sunlight. Power can be supplied to the transformer 1221.
  • the storage batteries 1241 to 124n may be incorporated in the power conditioners 1211 to 121n, respectively.
  • the photovoltaic power generation system according to Embodiment 8 is not limited to the configuration shown in FIGS. 42 and 43, and any type of photoelectric conversion elements 10, 100, 100A, 100B, 200, 300, and 400 is used. It may be a configuration.
  • all the photoelectric conversion elements included in the photovoltaic power generation systems 1200, 1200A are the photoelectric conversion elements 10, 100, 100A, 100B, 200, 300, according to the first to fifth embodiments. It need not be 400.
  • all the photoelectric conversion elements included in a certain subsystem are photoelectric conversion elements 10, 100, 100A, 100B, 200, 300, 400 according to the first to fifth embodiments.
  • a part or all of the photoelectric conversion elements included in another subsystem are other than the photoelectric conversion elements 10, 100, 100A, 100B, 200, 300, 400 In some cases, it may be a photoelectric conversion element.
  • the present invention is applied to a photoelectric conversion element, a solar cell module including the photoelectric conversion element, and a solar power generation system.

Abstract

　光電変換素子（１０）は、半導体基板（１）と、パッシベーション膜（３）と、ｎ型非晶質半導体層（４）と、ｐ型非晶質半導体層（５）とを備える。半導体基板（１）は、両面にテクスチャ構造を有する。パッシベーション膜（３）は、半導体基板（１）の一方の表面に配置され、例えば、ｉ型非晶質シリコンからなる。ｎ型非晶質半導体層（４）およびｐ型非晶質半導体層（５）は、パッシベーション膜（３）に接して配置されるとともに、半導体基板（１）の面内方向において交互に配置される。そして、ｐ型非晶質半導体層（５）の一部は、ｎ型非晶質半導体層（４）上に配置される。ｎ型非晶質半導体層（４）は、例えば、リンを含むｎ型非晶質シリコンからなり、ｐ型非晶質半導体層（５）は、例えば、ボロンを含むｐ型非晶質シリコンからなる。

Description

光電変換素子、それを備えた太陽電池モジュールおよび太陽光発電システム
　この発明は、光電変換素子、それを備えた太陽電池モジュールおよび太陽光発電システムに関する。
　従来、ｎ型の結晶シリコン基板とｐ型の非晶質シリコン層との間に真性（ｉ型）の非晶質シリコンを介在させて、界面での欠陥を低減し、ヘテロ接合界面での特性を改善させた光電変換装置が知られている。この光電変換装置は、ヘテロ接合型太陽電池と呼ばれている。
　国際公開第２０１３／１３３００５号パンフレットに記載されているヘテロ接合型太陽電池を図４４に示す。ｎ電極１５０６、ｐ電極１５０７は、それぞれ、ｎ型非晶質半導体層１５０３およびｐ型非晶質半導体層１５０５上に形成されている。ヘテロ接合型太陽電池においては、シリコン基板中で発生した多数キャリアである電子は、ｎ型非晶質半導体層１５０３へ拡散し、ｎ電極１５０６で収集される。また、少数キャリアである正孔は、ｐ型非晶質半導体層１５０５へ拡散し、ｐ電極１５０７で収集される。
　また、図４４に示すように、ｎ型半導体層およびｐ型半導体層が半導体基板の裏面にパターニングされて形成された太陽電池を裏面接合型太陽電池と呼ぶ。
　上記のような裏面ヘテロ接合型太陽電池を作製する場合には、裏面のｎ型半導体層とｐ型半導体層をどの様な方法でパターニングするかが問題であった。パターニング方法としては、フォトリソグラフィなどの方法が提案されてきているが、高コスト、工数増大などの問題が多かった。
　一方、メタルマスクを用いてｎ型半導体層およびｐ型半導体層を半導体基板の裏面に形成する場合、メタルマスクと半導体基板との隙間にドーパントガスが回り込み、メタルマスクで覆われた部分にも、ｎ型半導体層またはｐ型半導体層が形成される。その結果、ｎ型半導体層とｐ型半導体層との重なりが生じ、変換効率を低下させる可能性がある。
　そこで、この発明の実施の形態によれば、変換効率の低下を抑制可能な光電変換素子を提供する。
　また、この発明の実施の形態によれば、変換効率の低下を抑制可能な光電変換素子を備えた太陽電池モジュールを提供する。
　更に、この発明の実施の形態によれば、変換効率の低下を抑制可能な光電変換素子を備えた太陽光発電システムを提供する。
　この発明の実施の形態によれば、光電変換素子は、半導体基板と、パッシベーション膜と、第１の非晶質半導体層と、第２の非晶質半導体層とを備える。パッシベーション膜は、半導体基板の一方の面に形成される。第１の非晶質半導体層は、パッシベーション膜上に形成され、リンを含有する。第２の非晶質半導体層は、パッシベーション膜上に形成されるとともに半導体基板の面内方向において第１の非晶質半導体層に隣接して形成され、ボロンを含有する。そして、第２の非晶質半導体層の少なくとも一部は、第１の非晶質半導体層上に形成されている。
　この発明の実施の形態による光電変換素子においては、第２の非晶質半導体層の少なくとも一部は、第１の非晶質半導体層上に形成されている。この構成は、光電変換素子の製造工程において、第１の非晶質半導体層および第２の非晶質半導体層の順に第１および第２の非晶質半導体層が形成されたことを意味する。その結果、パッシベーション膜とｎ型の第１の非晶質半導体層との界面へのボロンの挿入が防止される。
　従って、光電変換素子の変換効率の低下を抑制できる。
　好ましくは、光電変換素子は、第１および第２の電極を更に備える。第１の電極は、第１の非晶質半導体層上に形成される。第２の電極は、第２の非晶質半導体層上に形成される。そして、第１の電極の第２の非晶質半導体層側の端から第２の電極の第１の非晶質半導体層側の端までの領域をギャップ領域としたとき、第２の非晶質半導体層は、少なくともギャップ領域において第１の非晶質半導体層上に形成されている。
　第１の非晶質半導体層と第２の非晶質半導体層との重なりは、少なくともギャップ領域に存在するので、半導体基板の面内方向において第１の非晶質半導体層と第２の非晶質半導体層との間隔をより小さく設定可能である。
　従って、半導体基板の表面積の利用効率を向上できる。
　好ましくは、パッシベーション膜、第１の非晶質半導体層および第２の非晶質半導体層は、半導体基板の凹凸形状が形成された面上に形成されている。
　凹凸形状を有する表面に第１の非晶質半導体層および第２の非晶質半導体層を形成した場合も、パッシベーション膜とｎ型の第１の非晶質半導体層との界面へのボロンの挿入が防止され、光電変換素子における変換効率の低下を抑制できる。
　好ましくは、凹凸形状は、ピラミッド状のテクスチャ形状である。
　ピラミッド状のテクスチャ形状を有する表面に第１の非晶質半導体層および第２の非晶質半導体層を形成した場合も、パッシベーション膜とｎ型の第１の非晶質半導体層との界面へのボロンの挿入が防止され、光電変換素子における変換効率の低下を抑制できる。
　好ましくは、テクスチャ形状のサイズは、３０μｍ未満である。
　テクスチャサイズが３０μｍ未満である場合、光電変換素子の逆方向飽和電流密度は、テクスチャサイズが３０μｍ以上である場合に比べて大幅に低減される。
　従って、光電変換素子の変換効率の低下を抑制できる。
　好ましくは、凹凸形状は、矩形形状である。
　矩形形状の凹凸形状を有する表面に第１の非晶質半導体層および第２の非晶質半導体層を形成した場合も、パッシベーション膜とｎ型の第１の非晶質半導体層との界面へのボロンの挿入が防止され、光電変換素子における変換効率の低下を抑制できる。
　好ましくは、第１および第２の非晶質半導体層の少なくとも一方は、膜厚減少領域を有する。膜厚減少領域は、第１の非晶質半導体層または第２の非晶質半導体層の膜厚が最大である点を第１の点とし、第１の非晶質半導体層または第２の非晶質半導体層の面内方向において、膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点、または膜厚の変化率の符号が負から正に変化する点を第２の点としたとき、第１の非晶質半導体層または第２の非晶質半導体層の面内方向において、第１の点から第２の点までの領域である。
　マスクを用いて第１および第２の非晶質半導体層をパッシベーション膜上にパターンニングできる。
　また、この発明の実施の形態によれば、太陽電池モジュールは、請求項１から請求項７のいずれか１項に記載の光電変換素子を備える。
　従って、太陽電池モジュールにおける変換効率の低下を抑制できる。
　更に、この発明の実施の形態によれば、太陽光発電システムは、請求項１から請求項７のいずれか１項に記載の光電変換素子を備える。
　従って、太陽光発電システムにおける変換効率の低下を抑制できる。
　光電変換素子、太陽電池モジュールおよび太陽光発電システムにおいて、変換効率の低下を抑制できる。
この発明の実施の形態１による光電変換素子の構成を示す断面図である。 図１に示す電極および保護膜の拡大図である。 図１に示すｎ型非晶質半導体層の詳細な構造を示す断面図である。 図１に示すｎ型非晶質半導体層の他の詳細な構造を示す断面図である。 プラズマ装置の概略図である。 図１に示す光電変換素子の製造方法を示す第１の工程図である。 図１に示す光電変換素子の製造方法を示す第２の工程図である。 図１に示す光電変換素子の製造方法を示す第３の工程図である。 図１に示す光電変換素子の製造方法を示す第４の工程図である。 図１に示す光電変換素子の製造方法を示す第５の工程図である。 材料ガスおよび半導体層の隙間への回り込みを説明するための図である。 テクスチャサイズを説明するための図である。 ＴＯＦ－ＳＩＭＳ（Ｔｉｍｅ　Ｏｆ　Ｆｌｉｇｈｔ　Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定したボロンの強度と距離との関係を示す図である。 テクスチャの写真およびマスクとテクスチャとの間の隙間の概念を示す図である。 ボロンの回り込み幅を説明するための図である。 テクスチャサイズによるボロンの回り込み幅の違いを測定するためのサンプルを示す図である。 図１６に示す分析領域におけるボロンの表面濃度のプロファイルを示す図である。 逆方向飽和電流密度とテクスチャサイズとの関係を示す図である。 リンの回り込み幅を測定するためのサンプルを示す図である。 図１９に示す分析領域におけるリンの表面濃度のプロファイルを示す図である。 ｎ型非晶質半導体層をｐ型非晶質半導体層よりも先に形成したときのｎ型非晶質半導体層およびｐ型非晶質半導体層の断面図である。 重なり領域の光電変換素子の特性への影響を調べるサンプルの断面図である。 図２２に示すサンプルＡ，Ｂ，Ｃ，Ｄの変換効率を示す図である。 図１に示す光電変換素子の裏面側から見た平面図である。 配線シートの平面図である。 防湿耐性試験の結果を示す図である。 テクスチャの傾斜角の概念図である。 実施の形態２による光電変換素子の構成を示す概略図である。 実施の形態２による別の光電変換素子の構成を示す概略図である。 実施の形態２による更に別の光電変換素子の構成を示す断面図である。 実施の形態３による光電変換素子の構成を示す断面図である。 図３１に示す光電変換素子の製造方法を示す一部の工程図である。 図３１に示す光電変換素子の製造方法を示す一部の工程図である。 実施の形態４による光電変換素子の構成を示す断面図である。 ピラミッド形状のテクスチャを示す写真である。 図３４に示す半導体基板の凹凸を示す写真を示す。 実施の形態５による光電変換素子の構成を示す断面図である。 この実施の形態による光電変換素子を備える光電変換モジュールの構成を示す概略図である。 この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。 図３９に示す光電変換モジュールアレイの構成を示す概略図である。 この実施の形態による光電変換素子を備える別の太陽光発電システムの構成を示す概略図である。 この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。 この実施の形態による光電変換素子を備える別の太陽光発電システムの構成を示す概略図である。 国際公開第２０１３／１３３００５号パンフレットに記載されているヘテロ接合型太陽電池を示す断面図である。
　本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
　この明細書においては、非晶質半導体層は、微結晶相を含んで良いものとする。微結晶相は、平均粒子径が１～５０ｎｍである結晶を含む。
　［実施の形態１］
　図１は、この発明の実施の形態１による光電変換素子の構成を示す断面図である。図１を参照して、この発明の実施の形態１による光電変換素子１０は、半導体基板１と、反射防止膜２と、パッシベーション膜３と、ｎ型非晶質半導体層４と、ｐ型非晶質半導体層５と、電極６，７と、保護膜８とを備える。
　半導体基板１は、例えば、ｎ型単結晶シリコン基板からなる。半導体基板１は、例えば、１００～１５０μｍの厚さを有する。そして、半導体基板１は、両方の表面にテクスチャ構造が形成されている。
　反射防止膜２は、半導体基板１の一方の表面に接して配置される。半導体基板１の表面のうち、反射防止膜３が形成された表面を「受光面」と言う。
　パッシベーション膜３は、半導体基板１の受光面と反対側の表面（裏面）に接して配置される。
　ｎ型非晶質半導体層４は、パッシベーション膜３に接して配置される。
　ｐ型非晶質半導体層５は、パッシベーション膜３に接して配置されるとともに、半導体基板１の面内方向においてｎ型非晶質半導体層４に隣接して配置される。より詳しくは、ｐ型非晶質半導体層５は、パッシベーション膜３に接して配置されるとともに、一部がｎ型非晶質半導体層４上に配置される。即ち、ｐ型非晶質半導体層５は、一部がｎ型非晶質半導体層４に重なるようにパッシベーション膜３上に配置される。
　そして、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、半導体基板１の面内方向において交互に配置される。
　電極６は、ｎ型非晶質半導体層４上にｎ型非晶質半導体層４に接して配置される。
　電極７は、ｐ型非晶質半導体層５上にｐ型非晶質半導体層５に接して配置される。
　保護膜８は、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７に接して配置される。より詳しくは、保護膜８は、隣接するｎ型非晶質半導体層４およびｐ型非晶質半導体層５間において、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の一部に接して配置される。そして、保護膜８は、電極６，７上に開口部８Ａを有し、電極６，７の端から電極６，７の内側へ向かって５μｍ以上の領域に形成される。
　反射防止膜２は、例えば、窒化シリコン膜からなり、例えば、６０ｎｍの膜厚を有する。
　パッシベーション膜３は、例えば、非晶質シリコン、非晶質シリコンの酸化物、非晶質シリコンの窒化物、非晶質シリコンの酸窒化物、および多結晶シリコンのいずれかからなる。
　パッシベーション膜３が非晶質シリコンの酸化物からなる場合、パッシベーション膜３は、シリコンの熱酸化膜からなっていてもよいし、プラズマＣＶＤ（Chemical Vapour Deposition）法等の気相成膜法によって形成されたシリコンの酸化物からなっていてもよい。
　パッシベーション膜３は、例えば、１～２０ｎｍの膜厚を有し、好ましくは、１～３ｎｍの膜厚を有する。そして、パッシベーション膜３がシリコンの絶縁膜からなる場合、パッシベーション膜３は、キャリア（電子および正孔）がトンネル可能な膜厚を有する。実施の形態１においては、パッシベーション膜３は、ｉ型非晶質シリコンからなり、パッシベーション膜３の膜厚は、１０ｎｍに設定された。
　ｎ型非晶質半導体層４は、ｎ型の導電型を有し、水素を含有する非晶質半導体層である。ｎ型非晶質半導体層４は、例えば、ｎ型非晶質シリコン、ｎ型非晶質シリコンゲルマニウム、ｎ型非晶質ゲルマニウム、ｎ型非晶質シリコンカーバイド、ｎ型非晶質シリコンナイトライド、ｎ型非晶質シリコンオキサイド、ｎ型非晶質シリコンオキシナイトライド、およびｎ型非晶質シリコンカーボンオキサイド等からなる。
　ｎ型非晶質半導体層４は、ｎ型ドーパントとしてリン（Ｐ）を含む。そして、ｎ型非晶質半導体層４は、例えば、３～５０ｎｍの膜厚を有する。
　ｐ型非晶質半導体層５は、ｐ型の導電型を有し、水素を含有する非晶質半導体層である。ｐ型非晶質半導体層５は、例えば、ｐ型非晶質シリコン、ｐ型非晶質シリコンゲルマニウム、ｐ型非晶質ゲルマニウム、ｐ型非晶質シリコンカーバイド、ｐ型非晶質シリコンナイトライド、ｐ型非晶質シリコンオキサイド、ｐ型非晶質シリコンオキシナイトライド、およびｐ型非晶質シリコンカーボンオキサイド等からなる。
　ｐ型非晶質半導体層５は、ｐ型ドーパントとしてボロン（Ｂ）を含む。そして、ｐ型非晶質半導体層５は、例えば、５～５０ｎｍの膜厚を有する。
　図２は、図１に示す電極６，７および保護膜８の拡大図である。光電変換素子１０においては、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、一部が重なり合っており、テクスチャ構造の上に形成されているが、図２においては、電極６，７および保護膜８の構造を明確に示すために、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の一部が重ならず、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５が平坦面に形成された場合を示す。
　図２を参照して、電極６は、導電層６ａ，６ｂからなる。
　導電層６ａは、ｎ型非晶質半導体層４に接して配置される。導電層６ｂは、導電層６ａに接して配置される。保護膜８の開口部８Ａの幅をＬとし、電極６，７の端から開口部８Ａまでの距離をＨとした場合、導電層６ａ，６ｂは、ｎ型非晶質半導体層４の面内方向においてｎ型非晶質半導体層４の中心から両側にＨ＋Ｌ／２の範囲に形成される。幅Ｌは、例えば、２０μｍ以上であり、好ましくは、１００μｍ以上である。幅Ｌがこのような値に設定されることによって、外部配線と電極６，７との密着性を確保できるとともに、コンタクト抵抗を低下できる。また、距離Ｈは、電極６，７と保護膜８との密着性を考慮すると、例えば、５μｍ以上である。
　電極７は、導電層７ａ，７ｂからなる。導電層７ａは、ｐ型非晶質半導体層５に接して配置される。導電層７ｂは、導電層７ａに接して配置される。導電層７ａ，７ｂは、ｐ型非晶質半導体層５の面内方向においてｐ型非晶質半導体層５の中心から両側にＨ＋Ｌ／２の範囲に形成される。
　その結果、電極６，７の各々は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の面内方向において、２Ｈ＋Ｌの長さを有する。
　保護膜８は、例えば、保護層８ａ，８ｂの２層構造からなる。保護膜８がｎ型非晶質半導体層４上に形成される場合、保護層８ａは、パッシベーション膜３、ｎ型非晶質半導体層４および電極６に接して配置される。保護層８ｂは、保護層８ａに接して配置される。保護膜８がｐ型非晶質半導体層５上に形成される場合、保護層８ａは、パッシベーション膜３、ｐ型非晶質半導体層５および電極７に接して配置される。保護層８ｂは、保護層８ａに接して配置される。
　そして、ｎ型非晶質半導体層４の面内方向において、電極６の端よりもｎ型非晶質半導体層４の外側の領域をギャップ領域Ｇ１と言い、ｐ型非晶質半導体層５の面内方向において、電極７の端よりもｐ型非晶質半導体層５の外側の領域をギャップ領域Ｇ２と言う。その結果、ｎ型非晶質半導体層４の面内方向においてｎ型非晶質半導体層４の両側にギャップ領域Ｇ１が存在する。また、ｐ型非晶質半導体層５の面内方向においてｐ型非晶質半導体層５の両側にギャップ領域Ｇ２が存在する。
　保護膜８がｎ型非晶質半導体層４および電極６に接して配置されるとともにｐ型非晶質半導体層５および電極７に接して配置される結果、半導体基板１の面内方向において隣接するｎ型非晶質半導体層４およびｐ型非晶質半導体層５の領域では、ギャップ領域Ｇ（＝Ｇ１＋Ｇ２）が存在し、保護膜８は、図１に示すように、電極６，７およびギャップ領域Ｇ上に形成されることになる。そして、ｐ型非晶質半導体層５の一部は、少なくともギャップ領域Ｇにおいてｎ型非晶質半導体層５上に形成されている。
　このギャップ領域Ｇは、隣接するｎ型非晶質半導体層４およびｐ型非晶質半導体層５が形成された領域において、電極６のｐ型非晶質半導体層５側の端から電極７のｎ型非晶質半導体層４側の端までの領域である。
　そして、ギャップ領域Ｇは、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５がむき出しになった領域であり、例えば、２０μｍ～３００μｍの幅を有する。
　導電層６ａ，７ａの各々は、透明導電膜からなる。透明導電膜は、例えば、ＩＴＯ（Indium Tin Oxide）、ＺｎＯおよびＩＷＯ（Indium Tungsten Oxide）からなる。
　導電層６ｂ，７ｂの各々は、金属からなる。金属は、例えば、銀（Ａｇ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、錫（Ｓｎ）、白金（Ｐｔ）、金（Ａｕ）、クロム（Ｃｒ）、タングステン（Ｗ）、コバルト（Ｃｏ）およびチタン（Ｔｉ）のいずれか、またはこれらの合金、またはこれらの積層膜からなる。
　導電層６ａ，７ａとしては、それぞれ、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５と密着性が良い透明導電膜を用いることが好ましく、導電層６ｂ，７ｂとしては、導電率が高い金属を用いることが好ましい。
　導電層６ａ，７ａの各々の膜厚は、例えば、３～１００ｎｍである。導電層６ｂ，７ｂの各々の膜厚は、５０ｎｍ以上であることが好ましく、実施の形態１においては、例えば、０．８μｍである。
　なお、実施の形態１においては、電極６は、導電層６ｂのみからなっており、電極７は、導電層７ｂのみからなっていてもよい。この場合、導電層６ａ，７ａが無く、導電層６ｂ，７ｂがそれぞれｎ型非晶質半導体層４およびｐ型非晶質半導体層５に接する。
　導電層６ａ，７ａが無い場合、導電層６ｂ，７ｂは、金属膜で構成されており、それぞれ、下地であるｎ型非晶質半導体層４およびｐ型非晶質半導体層５と密着性が高い金属であることが好ましい。例えば、導電層６ｂ，７ｂは、Ｔｉ，Ｎｉ，Ａｌ，Ｃｒ等からなり、かつ、１～１０ｎｍ程度の膜厚を有する密着層と、Ａｌ，Ａｇ等を主成分とする光反射金属との積層構造からなる。
　また、導電層６ｂ，７ｂは、保護膜８と接するため、保護膜８との密着性を考慮する必要がある。保護膜８として、シリコン、アルミニウム、チタンおよびジルコニア等の酸化物、シリコンおよびアルミニウムの窒化膜、シリコンおよびアルミニウムの酸窒化膜等を用いた場合、導電層６ｂ，７ｂの保護膜８側の表面は、Ａｌ、インジウム（Ｉｎ）、Ｔｉ、Ｎｉ、Ｃｕ、Ｃｒ、Ｗ、Ｃｏ、パラジウム（Ｐｄ）およびＳｎ等の金属からなることが好ましい。
　更に、電極６，７の各々は、透明導電膜の単膜からなっていてもよい。この場合、透明導電膜は、上述したＩＴＯ等からなる。
　保護層８ａ，８ｂの各々は、無機絶縁膜からなる。無機絶縁膜は、酸化膜、窒化膜および酸窒化膜等からなる。
　酸化膜は、シリコン、アルミニウム、チタン、ジルコニア、ハフニウム、亜鉛、タンタルおよびイットリウム等の酸化膜からなる。
　窒化膜は、シリコンおよびアルミニウム等の窒化膜からなる。
　酸窒化膜は、シリコンおよびアルミニウム等の酸窒化膜からなる。
　そして、保護層８ｂは、保護層８ａと異なる無機絶縁膜からなる。即ち、上述した無機絶縁膜の中から２種類の膜を選択して保護層８ａ，８ｂを形成する。
　また、保護層８ａが半導体層からなり、保護層８ｂが上述した無機絶縁膜からなっていてもよい。
　この場合、半導体層は、非晶質半導体層からなる。そして、非晶質半導体層は、非晶質シリコン、非晶質シリコンゲルマニウム、非晶質ゲルマニウム、非晶質シリコンカーバイド、非晶質シリコンナイトライド、非晶質シリコンオキサイド、非晶質シリコンオキシナイトライドおよび非晶質シリコンカーボンオキサイド等からなる。絶縁性が高い方が電極６，７間のリークを抑制できるため、保護層８ａは、真性の非晶質半導体層からなることが好ましい。例えば、保護層８ａは、真性の非晶質シリコンからなり、保護層８ｂは、シリコンの窒化膜からなる。
　但し、保護層８ｂが絶縁膜からなる場合、保護層８ａは、ｎ型非晶質半導体層またはｐ型非晶質半導体層からなっていてもよい。
　保護層８ｂは、正の固定電荷を持つ誘電体膜からなることが好ましい。正の固定電荷を持つ誘電体膜は、例えば、シリコンの窒化膜およびシリコンの酸窒化膜である。
　半導体基板１は、ｎ型単結晶シリコンからなるので、保護層８ｂが正の固定電荷を持つ誘電体膜からなる場合、保護層８ｂは、少数キャリアである正孔に対して電界を及ぼし、ギャップ領域Ｇにおける少数キャリア（正孔）のライフタイムを長く維持することができる。
　保護膜８は、２層構造に限らず、単層、または２層構造以上の多層構造からなっていてもよい。
　保護膜８が単層からなる場合、保護膜８は、上述した無機絶縁膜の中から選択された１種類の膜からなる。
　保護膜８が多層構造からなる場合、保護膜８は、上述した保護層８ａ，８ｂを多層構造の中に含む。
　上述したように、保護膜８が２層構造からなる場合、保護層８ａを非晶質半導体層で形成し、保護層８ｂを絶縁膜で形成することによって、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５に対するパッシベーション性と、電極６，７間の絶縁性とを両立できるので、好ましい。
　また、半導体基板１がｎ型シリコン基板からなる場合、正の固定電荷を持つ誘電体膜によって保護層８ｂを形成することにより、電界をギャップ領域に及ぼし、ギャップ領域における少数キャリア（正孔）のライフタイムを長くできるので、更に、好ましい。
　更に、上述した無機絶縁膜が保護膜８の多層構造の中に含まれる場合、非晶質半導体層（ｎ型非晶質半導体層４およびｐ型非晶質半導体層５）に拡散してくる水分等を防ぐ防湿効果を得ることができるので、好ましい。上述した無機絶縁膜の中でも、シリコンの窒化膜、シリコンの酸窒化膜は、他の無機絶縁膜に比べて防湿性が特に高いため、特に好ましい。そして、ｎ型シリコン基板を用いた場合には、防湿性と正の固定電荷による電界効果とを合わせて得ることができるので、光電変換素子１０の長期的な信頼性と高効率化とを両立することができる。
　例えば、保護膜８が２層構造以上の多層膜、例えば、３層構造からなる場合、１つの保護層（ｎ型非晶質半導体層４またはｐ型非晶質半導体層５に接する保護層）が非晶質半導体層からなり、残りの２つの保護層が無機絶縁膜の中から選択された２種類の膜からなる。
　更に、保護膜８が単層または多層からなる場合、保護膜８は、上述した無機絶縁膜上に有機物の絶縁膜等が形成された構造からなっていてもよい。
　有機物は、例えば、イミド系樹脂、エポキシ樹脂、フッ素樹脂、ポリカーボネート、および液晶ポリマー等からなる。
　イミド系樹脂は、例えば、ポリイミドである。フッ素樹脂は、例えば、ポリテトラフルオロエチレン（ＰＴＦＥ）である。また、有機物は、スクリーン印刷で形成されたレジストであってもよい。
　図３は、図１に示すｎ型非晶質半導体層４の詳細な構造を示す断面図である。図３を参照して、ｎ型非晶質半導体層４は、ｎ型非晶質半導体層４の面内方向において、フラット領域ＦＴと、膜厚減少領域ＴＤとを有する。フラット領域ＦＴは、ｎ型非晶質半導体層４のうち、最も厚い膜厚を有し、かつ、膜厚がほぼ一定である部分からなる。
　フラット領域ＦＴの両端の点をＡ点とし、膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点をＢ点としたとき、膜厚減少領域ＴＤは、ｎ型非晶質半導体層４の面内方向においてＡ点からＢ点までの領域である。
　そして、膜厚減少領域ＴＤは、ｎ型非晶質半導体層４の面内方向においてフラット領域ＦＴの両側に配置される。
　ｎ型非晶質半導体層４が膜厚減少領域ＴＤを有するのは、後述するように、マスクを用いてプラズマＣＶＤ法によってｎ型非晶質半導体層４を形成するからである。膜厚減少領域ＴＤは、フラット領域ＦＴよりも薄い膜厚を有するので、膜厚減少領域ＴＤのドーパント濃度は、フラット領域ＦＴのドーパント濃度よりも高い。
　そして、電極６は、ｎ型非晶質半導体層４のフラット領域ＦＴの全体と膜厚減少領域ＴＤの一部とに接して配置される。
　ｐ型非晶質半導体層５も、図３に示すｎ型非晶質半導体層４と同じ構造からなる。そして、電極７は、ｐ型非晶質半導体層５のフラット領域ＦＴの全体と膜厚減少領域ＴＤの一部とに接して配置される。
　その結果、キャリア（電子）がｎ型非晶質半導体層４を介して電極６へ到達するときの抵抗は、パッシベーション膜３の面内方向において一定の膜厚を有するｎ型非晶質半導体層が形成される場合に比べ低抵抗になる。また、キャリア（正孔）がｐ型非晶質半導体層５を介して電極７へ到達するときの抵抗は、パッシベーション膜３の面内方向において一定の膜厚を有するｐ型非晶質半導体層が形成される場合に比べ低抵抗になる。従って、光電変換素子１０の変換効率を向上できる。
　なお、電極６は、ｎ型非晶質半導体層４の膜厚減少領域ＴＤの全体に接していてもよく、電極７は、ｐ型非晶質半導体層５の膜厚減少領域ＴＤの全体に接していてもよい。
　図４は、図１に示すｎ型非晶質半導体層４の他の詳細な構造を示す断面図である。図４の（ａ）を参照して、光電変換素子１０は、ｎ型非晶質半導体層４に代えてｎ型非晶質半導体層４１を備え、電極６に代えて電極６１を備えていてもよい。
　ｎ型非晶質半導体層４１において、膜厚が最大である点をＣ点とし、膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点をＤ点とする。その結果、膜厚減少領域ＴＤは、ｎ型非晶質半導体層４１の面内方向においてＣ点からＤ点までの領域である。
　そして、ｎ型非晶質半導体層４１は、ｎ型非晶質半導体層４１の面内方向において２つの膜厚減少領域ＴＤを有する。２つの膜厚減少領域ＴＤは、ｎ型非晶質半導体層４１の面内方向において相互に接して配置される。
　電極６１は、２つの膜厚減少領域ＴＤのうち、一方の膜厚減少領域ＴＤの一部と他方の膜厚減少領域ＴＤの一部とに接して配置される。
　光電変換素子１０は、ｐ型非晶質半導体層５に代えて、図４の（ａ）に示すｎ型非晶質半導体層４１と同じ構造からなるｐ型非晶質半導体層を備えていてもよい。
　その結果、キャリア（電子）がｎ型非晶質半導体層４１を介して電極６１へ到達するときの抵抗は、パッシベーション膜３の面内方向において一定の膜厚を有するｎ型非晶質半導体層が形成される場合に比べ低抵抗になる。また、キャリア（正孔）がｎ型非晶質半導体層４１と同じ構造を有するｐ型非晶質半導体層を介して電極へ到達するときの抵抗は、パッシベーション膜３の面内方向において一定の膜厚を有するｐ型非晶質半導体層が形成される場合に比べ低抵抗になる。従って、光電変換素子１０の変換効率を向上できる。
　なお、電極６１は、ｎ型非晶質半導体層４１と、ｎ型非晶質半導体層４１と同じ構造を有するｐ型非晶質半導体層とにおいて、２つの膜厚減少領域ＴＤの全体に接して配置されていてもよい。
　図４の（ｂ）を参照して、光電変換素子１０は、ｎ型非晶質半導体層４に代えてｎ型非晶質半導体層６２を備え、電極６に代えて電極６２を備えていてもよい。
　ｎ型非晶質半導体層６２において、膜厚が最大である点をＥ点とし、膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点をＦ点とし、膜厚の変化率の符号が負から正に変化する点をＧ点とする。
　その結果、膜厚減少領域ＴＤ１は、ｎ型非晶質半導体層６２の面内方向においてＥ点からＦ点までの領域であり、膜厚減少領域ＴＤ２は、ｎ型非晶質半導体層６２の面内方向においてＥ点からＧ点までの領域である。
　そして、ｎ型非晶質半導体層６２は、ｎ型非晶質半導体層６２の面内方向において２つの膜厚減少領域ＴＤ１と２つの膜厚減少領域ＴＤ２とを有する。
　２つの膜厚減少領域ＴＤ２は、ｎ型非晶質半導体層６２の面内方向における膜厚分布がＧ点を通る線に対して対称になるように配置される。２つの膜厚減少領域ＴＤ１は、ｎ型非晶質半導体層６２の面内方向において２つの膜厚減少領域ＴＤ２の両側に配置される。
　電極６２は、２つの膜厚減少領域ＴＤ２の全体と、一方の膜厚減少領域ＴＤ１の一部と、他方の膜厚減少領域ＴＤ１の一部とに接して配置される。
　光電変換素子１０は、ｐ型非晶質半導体層５に代えて、図４の（ｂ）に示すｎ型非晶質半導体層４２と同じ構造からなるｐ型非晶質半導体層を備えていてもよい。
　その結果、キャリア（電子）がｎ型非晶質半導体層４２を介して電極６２へ到達するときの抵抗は、パッシベーション膜３の面内方向において一定の膜厚を有するｎ型非晶質半導体層が形成される場合に比べ低抵抗になる。また、キャリア（正孔）がｎ型非晶質半導体層４２と同じ構造を有するｐ型非晶質半導体層を介して電極へ到達するときの抵抗は、パッシベーション膜３の面内方向において一定の膜厚を有するｐ型非晶質半導体層が形成される場合に比べ低抵抗になる。従って、光電変換素子１０の変換効率を向上できる。
　なお、電極６２は、ｎ型非晶質半導体層４２と、ｎ型非晶質半導体層４２と同じ構造を有するｐ型非晶質半導体層とにおいて、２つの膜厚減少領域ＴＤ１の全体と、２つの膜厚減少領域ＴＤ２の全体とに接して配置されていてもよい。
　このように、光電変換素子１０は、膜厚減少領域ＴＤ（ＴＤ１，ＴＤ２）を有するｎ型非晶質半導体層およびｐ型非晶質半導体層を備える。そして、この発明の実施の形態においては、膜厚減少領域は、膜厚減少領域ＴＤ，ＴＤ１，ＴＤ２のいずれかからなる。
　従って、ｎ型非晶質半導体層またはｐ型非晶質半導体層の膜厚が最大である点を第１の点とし、ｎ型非晶質半導体層またはｐ型非晶質半導体層の面内方向において、膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点、または膜厚の変化率の符号が負から正に変化する点を第２の点としたとき、膜厚減少領域は、ｎ型非晶質半導体層またはｐ型非晶質半導体層の面内方向において、第１の点から第２の点までの領域である。
　なお、この発明の実施の形態においては、ｎ型非晶質半導体層４およびｐ型非晶質半導体層の少なくとも一方が膜厚減少領域を有していればよい。
　図５は、プラズマ装置の概略図である。図５を参照して、プラズマ装置９０は、搬送室９１と、ロードロック室９２と、反応室９３，９５～９８と、アライメント室９４とを備える。
　搬送室９１は、中空の円筒形状を有する。搬送室９１内には、アーム９１１が設けられる。
　ロードロック室９２、反応室９３，９５～９８およびアライメント室９４は、搬送室９１の周囲に放射状に配置される。そして、ロードロック室９２、反応室９３，９５～９８およびアライメント室９４は、搬送室９１に連結され、開閉可能なゲートバルブによって搬送室９１と仕切られている。
　搬送室９１、ロードロック室９２、反応室９３，９５～９８およびアライメント室９４の各々は、排気装置（図示せず）によって真空に排気される。
　ロードロック室９２は、半導体基板１をプラズマ装置９０に出し入れするために用いられる。
　反応室９３は、シリコン窒化膜等を形成するための反応室である。アライメント室９４は、シャドーマスクを半導体基板１上に配置したり、半導体基板１の表裏を回転させるために用いられる。
　反応室９５は、ｉ型非晶質半導体層を形成するための反応室である。反応室９６は、ｎ型非晶質半導体層４を形成するための反応室である。反応室９７は、ｐ型非晶質半導体層５を形成するための反応室である。反応室９８は、電極を形成するための反応室である。
　図６から図１０は、それぞれ、図１に示す光電変換素子１０の製造方法を示す第１から第５の工程図である。
　光電変換素子１０は、図５に示すプラズマ装置９０を用いて製造される。
　図６を参照して、光電変換素子１０の製造が開始されると、バルクのシリコンからワイヤーソーによって１００～３００μｍの厚さを有するウェハーを切り出す。そして、ウェハーの表面のダメージ層を除去するためのエッチングと、厚さを調整するためのエッチングとを行い、半導体基板１’を準備する（図６の工程（ａ）参照）。
　一般的に、テクスチャ構造を有するシリコン基板は、シリコンインゴットをワイヤーソー等によりスライスして得られるシリコン基板をエッチングすることにより製造される。
　遊離砥粒スライス基板を使用した単結晶シリコン型太陽電池が主流であるが、コスト削減やスライス技術の向上もあり、固定砥粒スライス基板においても同様のテクスチャ構造が形成可能である。
　シリコン基板のエッチングは、いずれもアルカリ性のエッチング液を用いた湿式エッチングにより行うことができる。このエッチングは、水酸化ナトリウム溶液中の場合、以下の反応式（１），（２），（３）の反応によって進行する。
　Ｓｉ＋２ＮａＯＨ＋Ｈ2Ｏ→Ｎａ2ＳｉＯ3＋２Ｈ2・・・（１）
　２Ｓｉ＋２ＮａＯＨ＋３Ｈ2Ｏ→Ｎａ2Ｓｉ2Ｏ5＋４Ｈ2・・・（２）
　３Ｓｉ＋４ＮａＯＨ＋４Ｈ2Ｏ→Ｎａ4Ｓｉ3Ｏ8＋６Ｈ2・・・（３）
　シリコン基板の表面にテクスチャ構造を形成するために、通常、エッチング速度を制御したエッチング液を使用することにより異方性エッチングを行う。シリコン基板の表面へのテクスチャ構造の形成は、以下のメカニズムに基づく。シリコン基板のアルカリ水溶液によるエッチング速度は、シリコンの（１００）面が最も早く、（１１１）面が最も遅い。そのため、エッチング速度を低下させることができる特定の添加剤（以下、「エッチング抑制剤」ということもある。）をアルカリ水溶液に添加することによってテクスチャエッチングの速度を抑制すると、シリコンの（１００）面等のエッチングされ易い結晶面が優先的にエッチングされ、エッチング速度の遅い（１１１）面が表面に残存する。この（１１１）面は、（１００）面に対して約５４度の傾斜を持つためにプロセスの最終段階では（１１１）面とその等価な面で構成されるピラミッド状の凹凸構造が形成される。
　しかし、エッチング条件によっては、約４０～５４度程度の傾斜を持ったテクスチャ構造が形成されることもあり、必ずしもテクスチャ構造の表面に（１１１）面が形成される訳ではない。この発明の実施の形態においても、テクスチャ構造の傾斜面が（１１１）面である必要はなく、傾斜が緩くても問題なく適用できる。
　通常、テクスチャ構造を形成するためのエッチング液として、水酸化ナトリウム（ＮａＯＨ）水溶液に、エッチング抑制剤としてイソプロピルアルコール（以下、「ＩＰＡ」と称する場合がある。）を添加したエッチング液が使用されている。このエッチング液を６０～８０℃程度に加温し、（１００）面のシリコン基板を１０～３０分間浸漬させる方法がとられてきた。
　また、水酸化ナトリウム又は水酸化カリウムと、添加剤としてリグニン等の特定の添加剤と、炭酸水素ナトリウム又は炭酸水素カリウムを含むエッチング液を使用することにより、微小なピラミッド構造（凹凸高さで１μｍ以下）を形成することが報告されている。このように、エッチング液の温度、処理時間、エッチング抑制剤の種類、エッチング速度、基板の種類など種々の条件を変えることで、テクスチャ構造のサイズを制御することができる。
　本実施の形態では、図６の工程（ａ）の後、半導体基板１’をＮａＯＨおよびＫＯＨ等のアルカリ溶液（例えば、ＫＯＨ：１～５ｗｔ％、イソプロピルアルコール：１～１０ｗｔ％の水溶液）を用いてエッチングする。これによって、半導体基板１’の両面が異方性エッチングされ、ピラミッド形状のテクスチャ構造が半導体基板１’の両面に形成され、半導体基板１が得られる。（図６の工程（ｂ）参照）。
　その後、半導体基板１の表面を熱酸化して酸化膜１１を半導体基板１の受光面に形成するとともに保護膜２０を半導体基板１の受光面と反対側の面に形成する（図６の工程（ｃ）参照）。
　半導体基板１の酸化は、ウェット処理および熱酸化のいずれでもよい。ウェット酸化の場合は、例えば、半導体基板１を過酸化水素、硝酸およびオゾン水等に浸漬し、その後、ドライ雰囲気中で８００～１０００℃で半導体基板１を加熱する。また、熱酸化の場合、例えば、酸素または水蒸気の雰囲気中で半導体基板１を９００～１０００℃に加熱する。
　図６の工程（ｃ）の後、酸化膜１１上にレジストを塗布して酸化膜１１をレジストで保護し、フッ酸等を用いて保護膜２０を除去する。その後、有機溶剤等を用いてレジストを除去することにより、受光面に酸化膜１１が形成された半導体基板１が得られる（図６の工程（ｄ）参照）。
　図６の工程（ｄ）の後、半導体基板１をプラズマ装置９０のロードロック室９２に入れ、ロードロック室９２を真空引きする。その後、搬送室９１とロードロック室９２との間のゲートバルブＧＶ１を開け、アーム９１１によって半導体基板１をロードロック室９２から搬送室９１へ移動し、ゲートバルブＧＶ１を閉める。
　引き続いて、搬送室９１と反応室９３との間のゲートバルブＧＶ２を開け、アーム９１１によって半導体基板１を搬送室９１から反応室９３へ入れ、ゲートバルブＧＶ２を閉める。
　そして、反応室９３において、スパッタリング法、ＥＢ（Electron Beam）蒸着およびＣＶＤ法（プラズマＣＶＤ法、Ｃａｔ－ＣＶＤ（Catalytic Chemical Vapor Deposition＝触媒化学気相成長）等）等を用いて酸化膜１１に接して窒化シリコン膜１２を形成する。これによって、反射防止膜２が半導体基板１の受光面に形成される（図７の工程（ｅ）参照）。
　図７の工程（ｅ）の後、ゲートバルブＧＶ２を開け、アーム９１１によって半導体基板１を反応室９３から搬送室９１へ移動し、ゲートバルブＧＶ２を閉める。そして、搬送室９１とアライメント室９４との間のゲートバルブＧＶ３を開け、アーム９１１によって半導体基板１を搬送室９１からアライメント室９４へ入れ、アライメント室９４に設けられたマニピュレータによって半導体基板１を回転し、半導体基板１の表裏を逆転させる。
　その後、アーム９１１によって半導体基板１をアライメント室９４から搬送室９１へ移動し、ゲートバルブＧＶ３を閉める。
　引き続いて、搬送室９１と反応室９５との間のゲートバルブＧＶ４を開け、アーム９１１によって半導体基板１を搬送室９１から反応室９５へ入れ、ゲートバルブＧＶ４を閉める。
　そして、反応室９５において、ｉ型非晶質シリコンからなるパッシベーション膜３を半導体基板１の裏面上に形成する（図７の工程（ｆ）参照）。
　より具体的には、半導体基板１の温度を１３０～１８０℃に設定し、０～１００ｓｃｃｍの水素（Ｈ2）ガス、および４０ｓｃｃｍのＳｉＨ4ガスを反応室９５に流し、反応室９５の圧力を４０～１２０Ｐａに設定する。その後、ＲＦパワー密度が５～１５ｍＷ／ｃｍ2である高周波電力（１３．５６ＭＨｚ）を平行平板電極に印加する。これによって、ｉ型非晶質シリコンからなるパッシベーション膜３が半導体基板１の裏面上に形成される。
　図７の工程（ｆ）の後、ゲートバルブＧＶ４を開け、アーム９１１によって半導体基板１を反応室９５から搬送室９１へ搬送し、ゲートバルブＧＶ４を閉める。そして、ゲートバルブＧＶ３を開け、アーム９１１によって半導体基板１を搬送室９１からアライメント室９４へ入れ、マニピュレータによってマスク３０を半導体基板１のパシベーション膜３上に配置する（図７の工程（ｇ）参照）。
　マスク３０は、メタルマスクからなる。メタルマスクは、例えば、ステンレス鋼からなり、厚さが２００μｍであり、開口幅が４００μｍである。
　そして、アーム９１１によって半導体基板１をアライメント室９４から搬送室９１へ搬送し、ゲートバルブＧＶ３を閉じる。
　その後、ゲートバルブＧＶ５を開け、アーム９１１によって半導体基板１を搬送室９１から反応室９６へ入れ、ゲートバルブＧＶ５を閉じる。
　そして、反応室９６において、半導体基板１の温度を１３０～１８０℃に設定し、０～１００ｓｃｃｍの水素（Ｈ2）ガス、４０ｓｃｃｍのＳｉＨ4ガス、および４０ｓｃｃｍのホスフィン（ＰＨ3）ガスを反応室９６に流し、反応室９６の圧力を４０～１２０Ｐａに設定する。その後、ＲＦパワー密度が５～１５ｍＷ／ｃｍ2である高周波電力（１３．５６ＭＨｚ）を平行平板電極に印加する。なお、ＰＨ3ガスは、水素によって希釈されており、ＰＨ3ガスの濃度は、例えば、１％である。
　これによって、マスク３０によって覆われていないパッシベーション膜３の領域にｎ型非晶質シリコンが堆積され、ｎ型非晶質半導体層４がパッシベーション膜３上に形成される（図８の工程（ｈ）参照）。
　マスク３０がパッシベーション膜３上に配置された場合、マスク３０とパッシベーション膜３との間には、隙間が存在する。その結果、プラズマによって分解されたＳｉＨおよびＳｉＨ2等の活性種がマスク３０とパッシベーション膜３との間の隙間に回り込み、マスク３０によって覆われた一部の領域にもｎ型非晶質半導体層４が形成される。従って、膜厚減少領域ＴＤを有するｎ型非晶質半導体層４がパッシベーション膜３上に形成される。また、マスク３０上にも、ｎ型非晶質シリコン３１が堆積する。
　なお、ｎ型非晶質半導体層４における膜厚減少領域ＴＤの幅および膜厚減少率は、ｎ型非晶質半導体層４を成膜するときの成膜圧力、マスク３０の厚さおよびマスク３０の開口幅を変えることによって制御される。例えば、マスク３０の厚さを厚くすると、膜厚減少領域ＴＤの幅が広くなる。
　図８の工程（ｈ）の後、ゲートバルブＧＶ５を開け、アーム９１１によって半導体基板１を反応室９６から搬送室９１１に搬送し、ゲートバルブＧＶ５を閉める。そして、ゲートバルブＧＶ３を開け、アーム９１１によって半導体基板１をアライメント室９４へ入れ、マニピュレータによってマスク３０に代えてマスク４０をパッシベーション膜３およびｎ型非晶質半導体層４上に配置する（図８の工程（ｉ）参照）。マスク４０は、材質、厚さおよび開口幅がマスク３０と同じである。
　なお、図８の工程（ｉ）においては、マスク４０は、パッシベーション膜３から離れているように図示されているが、ｎ型非晶質半導体層４の膜厚は、上述したように３～５０ｎｍと非常に薄いので、実際には、マスク４０は、パッシベーション膜３に近接して配置されている。
　図８の工程（ｉ）の後、アーム９１１によって半導体基板１をアライメント室９４から搬送室９１に搬送し、ゲートバルブＧＶ３を閉める。
　そして、ゲートバルブＧＶ６を開け、アーム９１１によって半導体基板１を搬送室９１から反応室９７に入れ、ゲートバルブＧＶ６を閉める。
　その後、反応室９７において、半導体基板１の温度を１３０～１８０℃に設定し、０～１００ｓｃｃｍのＨ2ガス、４０ｓｃｃｍのＳｉＨ4ガス、および４０ｓｃｃｍのジボラン（Ｂ2Ｈ6）ガスを流し、反応室９７の圧力を４０～２００Ｐａに設定する。そして、ＲＦパワー密度が５～１５ｍＷ／ｃｍ2である高周波電力（１３．５６ＭＨｚ）を平行平板電極に印加する。なお、Ｂ2Ｈ6ガスは、水素によって希釈されており、Ｂ2Ｈ6ガスの濃度は、例えば、２％である。
　これによって、マスク４０によって覆われていないパッシベーション膜３の領域にｐ型非晶質シリコンが堆積され、ｐ型非晶質半導体層５がパッシベーション膜３上に形成される（図８の工程（ｊ）参照）。
　マスク４０がパッシベーション膜３およびｎ型非晶質半導体層４上に配置された場合、マスク４０とパッシベーション膜３との間には、隙間が存在する。その結果、プラズマによって分解されたＳｉＨおよびＳｉＨ2等の活性種がマスク４０とパッシベーション膜３との間の隙間に回り込み、マスク４０によって覆われた一部の領域にもｐ型非晶質半導体層５が形成される。従って、膜厚減少領域ＴＤを有するｐ型非晶質半導体層５がパッシベーション膜３上に形成されるとともにｐ型非晶質半導体層５の一部がｎ型非晶質半導体層４上に形成される。また、マスク４０上にも、ｐ型非晶質シリコン３２が堆積する。
　なお、ｐ型非晶質半導体層５における膜厚減少領域ＴＤの幅および膜厚減少率は、ｐ型非晶質半導体層５を成膜するときの成膜圧力、マスク４０の厚さおよびマスク４０の開口幅を変えることによって制御される。例えば、マスク４０の厚さを厚くすると、膜厚減少領域ＴＤの幅が広くなる。
　ｐ型非晶質半導体層５を堆積した後、マスク４０を除去すると、半導体基板１の面内方向に交互に配置されたｎ型非晶質半導体層４およびｐ型非晶質半導体層５がパッシベーション膜３上に形成された状態になる（図９の工程（ｋ）参照）。
　図９の工程（ｋ）の後、ゲートバルブＧＶ６を開け、アーム９１１によって半導体基板１を反応室９７から搬送室９１へ搬送し、ゲートバルブＧＶ６を閉める。
　そして、ゲートバルブＧＶ３を開け、アーム９１１によって半導体基板１をアライメント室９４へ入れる。その後、マニピュレータによってマスク４０に代えてマスク５０をｎ型非晶質半導体層４およびｐ型非晶質半導体層５上に配置する（図９の工程（ｌ）参照）。
　より具体的には、開口部がｎ型非晶質半導体層４およびｐ型非晶質半導体層５上に位置するようにマスク５０を配置する。マスク５０は、材質および厚さがマスク３０と同じである。また、開口幅は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５のフラット領域ＦＴの幅と２つの膜厚減少領域ＴＤの幅との和に設定される。
　図９の工程（ｌ）の後、アーム９１１によって半導体基板１をアライメント室９４から搬送室９１へ搬送し、ゲートバルブＧＶ３を閉める。
　その後、ゲートバルブＧＶ７を開け、アーム９１１によって半導体基板１を搬送室９１から反応室９８へ入れ、ゲートバルブＧＶ７を閉める。
　そして、反応室９８において、マスク５０を介して導電層６ａ，７ａおよび導電層６ｂ，７ｂを順次堆積する。これによって、電極６，７がそれぞれｎ型非晶質半導体層４およびｐ型非晶質半導体層５上に堆積される（図９の工程（ｍ）参照）。
　導電層６ａ，７ａおよび導電層６ｂ，７ｂは、スパッタリング法、蒸着法、イオンプレーティング法、熱ＣＶＤ法、ＭＯＣＶＤ（Metal Organic Chemical Vapour  Deposition）法、ゾルゲル法、液状にした原料を噴霧加熱する方法、およびインクジェット法等を用いて形成される。
　導電層６ａ，７ａは、例えば、ＩＴＯ，ＩＷＯ，ＺｎＯのいずれかであり、導電層６ｂ，７ｂは、Ｔｉ（３ｎｍ）／Ａｌ（５００ｎｍ）の２層構造からなる。
　ＩＴＯは、例えば、ＳｎＯ2を０．５～４ｗｔ％ドープしたＩＴＯターゲットを、アルゴンガスまたはアルゴンガスと酸素ガスとの混合ガスを流し、２５～２５０℃の基板温度、０．１～１．５Ｐａの圧力、０．０１～２ｋＷの電力でスパッタ処理を行うことによって形成される。
　ＺｎＯは、ＩＴＯターゲットに代えて、Ａｌを０．５～４ｗｔ％ドープしたＺｎＯターゲットを用いて同様の条件でスパッタ処理を行うことにより形成される。
　Ｔｉ／Ａｌの２層構造は、ＥＢ蒸着によって形成される。
　また、電極６，７は、それぞれ、導電層６ａ，７ａをシード電極としてメッキ成膜法によって導電層６ｂ，７ｂを形成してもよい。この場合、導電層６ｂ，７ｂは、例えば、Ｎｉ，Ｗ，Ｃｏ，Ｔｉ，Ｃｒ、これらの合金、およびこれらの合金とＰ，Ｂとの合金のいずれかからなる。また、導電層６ｂ，７ｂ上にメッキ法でＣｕ，Ａｌ，Ｓｎ等を形成することもできる。
　図９の工程（ｍ）の後、ゲートバルブＧＶ７を開け、アーム９１１によって半導体基板１を反応室９８から搬送室９１へ搬送し、ゲートバルブＧＶ７を閉める。そして、ゲートバルブＧＶ３を開け、アーム９１１によって半導体基板１を搬送室９１からアライメント室９４へ入れ、マニピュレータによってマスク５０に代えてマスク６０を電極６，７上に配置する（図１０の工程（ｎ）参照）。マスク６０は、材質および厚さがマスク３０と同じである。
　その後、アーム９１１によって半導体基板１をアライメント室９４から搬送室９１へ搬送し、ゲートバルブＧＶ３を閉める。そして、ゲートバルブＧＶ２を開け、アーム９１１によって半導体基板１を搬送室９１から反応室９３へ入れ、ゲートバルブＧＶ２を閉める。
　その後、反応室９３において、保護膜８をｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７上に形成する。
　より具体的には、プラズマＣＶＤ法を用いて真性非晶質半導体膜およびシリコンの窒化膜をｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７上に順次堆積する。この場合、例えば、ＳｉＨ4ガスを材料ガスとして真性非晶質半導体膜を形成し、真性非晶質半導体膜の膜厚は、例えば、１０ｎｍである。また、例えば、ＳｉＨ4ガスおよびＮＨ3ガスを材料ガスとしてシリコンの窒化膜を形成し、シリコンの窒化膜の膜厚は、例えば、１２０ｎｍである。これによって、光電変換素子１０が完成する（図１０の工程（ｏ）参照）。
　光電変換素子１０が完成した後、ゲートバルブＧＶ２を開け、アーム９１１によって光電変換素子１０を反応室９３から搬送室９１へ搬送し、ゲートバルブＧＶ２を閉める。そして、ゲートバルブＧＶ１を開け、アーム９１１によって光電変換素子１０を搬送室９１からロードロック室９２へ入れ、ゲートバルブＧＶ１を閉める。
　その後、ロードロック室９２に窒素（Ｎ2）ガス等の不活性ガスを供給し、ロードロック室９２の圧力が大気圧になると、ロードロック室９２を開け、光電変換素子１０を取り出す。
　上述したように、光電変換素子１０は、ｎ型非晶質半導体層４を形成し、その後、ｐ型非晶質半導体層５を形成することにより製造される。その結果、光電変換素子１０は、ｐ型非晶質半導体層５の一部がｎ型非晶質半導体層４上に配置された構成を有する。従って、光電変換素子１０においては、パッシベーション膜３とｎ型非晶質半導体層４との界面へのボロンの挿入が防止され、後述するように変換効率の低下が抑制される。
　また、上述したように、光電変換素子１０は、プラズマ装置９０を用いて製造されるので、図６の工程（ｄ）の後、半導体基板１をプラズマ装置９０に入れると、パッシベーション膜３、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５等をプラズマ装置９０内で連続して形成できる。
　その結果、半導体基板１とパッシベーション膜３との界面特性、パッシベーション膜３とｎ型非晶質半導体層４との界面特性およびパッシベーション膜３とｐ型非晶質半導体層５との界面特性を向上でき、光電変換素子１０の変換効率を向上できる。
　上述した製造方法においては、マスク３０，４０，５０，６０は、ステンレス鋼からなると説明したが、この発明の実施の形態においては、これに限らず、マスク３０，４０，５０，６０は、銅、ニッケル、ニッケル合金（４２アロイ、インバー材等）およびモリブデン等からなっていてもよい。また、マスク３０，４０，５０，６０は、ガラスマスク、セラミックマスクおよび有機フィルムマスク等からなっていてもよい。シリコン基板の熱膨張係数との関係および原料コストを考慮すると、マスク３０，４０，５０，６０の材料は、４２アロイが好ましい。シリコン基板の熱膨張係数との関係で言えば、ニッケルの組成が３６％程度であり、鉄の組成が６４％である場合、熱膨張係数が最も近くなり、熱膨張係数差によるアライメント誤差を最も小さくできるため、このようなマスク材を用いても良い。
　また、マスク３０，４０，５０，６０の厚さに関しては、生産のランニングコストを抑制する観点から、再生して多数回使用できることが好ましい。この場合、マスク３０，４０，５０，６０に付着した成膜物は、フッ酸またはＮａＯＨを用いて除去することができる。これらの再生回数を考慮すると、マスク３０，４０，５０，６０の厚さは、３０μｍ～３００μｍが好ましい。
　また、上述した製造方法においては、保護膜８を構成する真性非晶質半導体膜／シリコンの窒化膜を１つの反応室で連続して形成すると説明したが、この発明の実施の形態においては、これに限らず、真性非晶質半導体層を形成した後、シリコンの窒化膜をスパッタリング装置、または別のＣＶＤ装置で形成するように、１回、試料を大気に暴露してもよい。
　保護膜８を構成する真性非晶質半導体膜／シリコンの窒化膜を、大気暴露せずに形成した場合、大気中における有機物または水分のコンタミネーションを抑制することができるため、好ましい。
　更に、保護膜８は、ＥＢ蒸着、スパッタリング法、レーザアブレーション法、ＣＶＤ法およびイオンプレーティング法を用いて形成されてもよい。
　更に、この発明の実施の形態においては、パッシベーション膜３を形成した後、Ｎ2ガスを用いたプラズマＣＶＤ法によりパッシベーション膜３を窒化し、ＳｉＯＮからなるパッシベーション膜を形成してもよい。その結果、パッシベーション膜上に形成したｐ型非晶質半導体層５中のドーパント（Ｂ）が半導体基板１へ拡散するのを抑制できる。そして、パッシベーション膜３の膜厚がトンネル電流を流すことができる膜厚であっても、ボロンの拡散を抑制できるので、好ましい。
　上述したように、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、マスク３０，４０を用いて半導体基板１上に堆積されるため、隣接するｎ型非晶質半導体層４およびｐ型非晶質半導体層５間には、ギャップ領域Ｇが形成される。そして、隣接する電極６，７間において、保護膜８が電極６，７およびギャップ領域Ｇ（ｎ型非晶質半導体層４およびｐ型非晶質半導体層５）上に形成される。
　その結果、隣接する電極６，７間に、導電性の塵が付着した場合でも、短絡が防止される。
　従って、光電変換素子１０の信頼性を向上できる。
　また、電極６，７は、端から内側に向かって５μｍ以上の領域が保護膜８によって覆われている。その結果、保護膜８の開口端から水分が浸入するのを効果的に抑制することができるとともに、保護膜８のはがれを抑制でき、生産時のアライメントずれによる歩留まりの低下を防止できる。また、電極６，７が接している半導体層と電極６，７との密着性が比較的弱い場合においても、保護膜８で電極６，７を覆うことにより、電極剥がれを効果的に抑制することができるため、好ましい。つまり、非晶質半導体との密着性が乏しい電極材料であっても、保護膜８を形成することで、使用することができるようになり、電極金属の選択の範囲が広がり、特性向上が容易になるため好ましい。
　従来のＨＩＴ型太陽電池のように、基板表面の一面にｎ型、もしくはｐ型の非晶質半導体層とＴＣＯをほぼ全面に形成する場合において、非晶質半導体層とＴＣＯに切れ目はない。しかし、ｎ型非晶質半導体層およびｐ型非晶質半導体層をパターニングしなくてはならない裏面接合型の太陽電池の場合、ｎ型非晶質半導体層、ｐ型非晶質半導体層、ＴＣＯおよび電極等の層が、半導体基板の面内方向において交互に複数形成されるため、各層の端部が多数発生する。このような状況でピールテスト等を行うと、ｎ型非晶質半導体層、ｐ型非晶質半導体層、ＴＣＯおよび電極等の層が端部から剥がれる可能性がある。しかし、半導体基板の表面をテクスチャ化することで、アンカー効果が生まれ、ｎ型非晶質半導体層、ｐ型非晶質半導体層、ＴＣＯおよび電極等の剥がれ等を抑制しやすくなるため、より好ましく、さらに、最も剥がれやすい電極端部を保護膜によって覆うことで、剥がれをより効果的に抑制することができるため、更に好ましい。
　更に、ギャップ領域Ｇにおいては、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、保護膜８によって覆われる。その結果、光電変換素子１０の長期安定性の効果を得ることができる。
　光電変換素子１０においては、ｐ型非晶質半導体層５の一部がｎ型非晶質半導体層４上に配置されることを特徴とする。
　この特徴は、マスクを用いてｎ型非晶質半導体層４またはｐ型非晶質半導体層５を形成する際に、マスクと半導体基板１との間に存在する隙間に材料ガス（ドーパントガスを含む）が回り込み、この隙間にもｎ型非晶質半導体層４またはｐ型非晶質半導体層５が形成されることに起因する。
　そこで、材料ガスおよび半導体層の隙間への回り込みについて説明する。
　図１１は、材料ガスおよび半導体層の隙間への回り込みを説明するための図である。図１１を参照して、基板表面にテクスチャが形成されているテクスチャ基板上と、ミラー基板上とに非晶質半導体層をマスクを用いて形成する場合、マスクの端Ｚより内側（マスクの下部）にΔｄだけ、半導体層およびドーパントが回り込むことが分かった。
　このとき、ミラー基板を用いた場合には、ミラー基板の表面の平坦性が高く、１ｎｍ以下の凹凸のみが存在するため、マスクと基板表面との隙間を非常に狭くすることができる。このため、マスクとミラー基板との間に、原料ガスおよびドーパントガスが流入し難くなるため、回り込み幅Δｄが大幅に抑制される（図１１の（ｂ）参照）。
　一方、テクスチャ基板では、テクスチャの存在により、基板表面に凹凸が形成されているため、マスクと基板表面との隙間がミラー基板を用いた場合に比べて大きくなることがわかった。特に前述したように、アルカリ溶液を使用し、異方性エッチングによって、シリコン基板にピラミッド状のテクスチャ構造等を形成した場合、ピラミッドの頂点付近は、空隙部分が多く、原料ガスおよびドーパントガスの回り込みを抑制し難い形状になっている。この大きくなった隙間に、原料ガスおよびドーパントガスが流入するため、回り込み幅Δｄが大きくなる（図１１の（ａ）参照）。
　図１２は、テクスチャサイズを説明するための図である。
　この発明の実施の形態において、テクスチャサイズとは、基板の主面を平面視した状態、即ち、主面に対し垂直方向から観た状態におけるサイズを意味する。図１２を参照して、実際のテクスチャは、大きさや形状が様々なピラミッド状の凹凸が形成されている。重なり合っているものや、変形したものも存在する。このため、テクスチャサイズを単純に決めることができない。そこで、この発明の実施の形態においては、テクスチャサイズは、テクスチャの外接円の直径を意味するものとする。また、テクスチャサイズは、主面の一部を１００μｍ角で抽出し、その中に含まれるピラミッド形状の斜線長ｒを長いものから２０個抽出し、その抽出した２０個の斜線長ｒの平均である平均斜線長ｒを２倍したものと定義される。
　テクスチャの具体例としては、主面が（１００）面であるｎ型単結晶シリコン基板に、異方性エッチングを施すことによって得られるピラミッド状（四角錐状または四角錐台状）の凹凸構造が挙げられる。ＳＥＭ（ｓｃａｎｎｉｎｇ　ｅｍｉｓｓｉｏｎ　ｍｅａｓｕｒｅｍｅｎｔ）などによる観察によって、テクスチャサイズを容易に測定できる。
　図１３は、ＴＯＦ－ＳＩＭＳ（Ｔｉｍｅ　Ｏｆ　Ｆｌｉｇｈｔ　Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定したボロンの強度と距離との関係を示す図である。
　図１３において、縦軸は、ＴＯＦ－ＳＩＭＳによって測定した表面のボロンの強度を表し、横軸は、半導体基板の面内方向の距離を表す。
　図１３を参照して、直線ＳＬ１よりも左側の領域（距離が０～１８０μｍである領域）は、ｐ層（ｐ型非晶質半導体層５）の形成領域であり、直線ＳＬ１よりも右側の領域（距離が１８０μｍ以上である領域）は、マスク配置領域である。
　テクスチャサイズが１．５μｍであるテクスチャを形成した半導体基板上にマスクを用いてｐ型非晶質半導体層５を形成した場合、ボロンの濃度は、マスクの端において、ｐ型非晶質半導体層５中のボロンの濃度よりも約４倍高くなる。
　そして、ボロンの濃度は、距離が１８０μｍ付近から３００μｍ付近までの領域において徐々に減少している。従って、ボロンは、マスクが配置された領域において、１２０μｍ（３００μｍ－１８０μｍ）の距離まで回り込んでいる。
　一方、ミラー基板上にマスクを用いてｐ型非晶質半導体層５を形成した場合も、ボロンの濃度は、マスクの端において、ｐ型非晶質半導体層５中のボロンの濃度よりも高くなる。そして、ミラー基板を用いた場合、ボロンは、マスクの配置領域において、３０～４０μｍ程度の距離まで回り込んでいる。
　このように、マスクを用いてｐ型非晶質半導体層５を形成した場合、半導体基板の表面の凹凸の有無に拘わらず、ｐ型非晶質半導体層５中のボロン濃度よりも高くなるボロンの高濃度領域が存在することがわかった。
　また、マスクを用いてｐ型非晶質半導体層５をテクスチャ基板上に形成した場合、マスクの配置領域において、ボロンの回り込み幅が大きくなることが実証された。
　図１４は、テクスチャの写真およびマスクとテクスチャとの間の隙間の概念を示す図である。図１４の（ｂ）は、図１４の（ａ）に示す線ｘにおける断面図を模式的に示す図である。
　図１４の（ａ）を参照して、テクスチャサイズが大きくなると、１個のピラミッドの大きさの差が拡大する。例えば、領域Ｂでは、テクスチャサイズが４０μｍ程度の大きなピラミッドであるが、領域Ａでは、テクスチャサイズが１５μｍ程度である小さいピラミッドが複数個存在する。従って、領域Ａと領域Ｂとでは、テクスチャサイズの差が２５μｍとなり、テクスチャサイズの差が大きなものとなる。
　テクスチャサイズが大きい凹凸を形成しようとすると、上記のように、テクスチャサイズの差が大きくなるとともに、テクスチャサイズが小さいテクスチャが複数個集まった領域の存在により、図１４の（ｂ）に模式的に示すように、マスクと基板表面との間に、大きな隙間領域が生まれ、この隙間領域を利用して原料ガスおよびドーパントガスがマスクの下に回り込むようになり、回り込み幅Δｄが大きくなる。
　図１５は、ボロンの回り込み幅を説明するための図である。図１５の（ａ）において、ｉは、ｉ型非晶質シリコンを示し、ｎは、ｎ型非晶質シリコンを示し、ｐは、ｐ型非晶質シリコンを示す。
　図１５の（ａ）を参照して、ｉ型非晶質シリコンが半導体基板１上に形成され、ｎ型非晶質シリコンおよびｐ型非晶質シリコンがｉ型非晶質シリコン上に形成されている。
　そして、ｎ型非晶質シリコンおよびｐ型非晶質シリコンの幅方向をＸ軸とし、ｎ型非晶質シリコンおよびｐ型非晶質シリコンの長さ方向をＹ軸として、マスクを用いてｐ型非晶質シリコンを形成するときのボロンの回り込み幅のＹ軸方向における分布を模式的に示したのが図１５の（ｂ）である。
　図１５の（ｂ）を参照して、テクスチャサイズが大きくなると、図１４の（ｂ）に示すように、隙間領域が存在し、この隙間領域を利用して原料ガスおよびドーパントガスがマスクの下に回り込むようになるので、ボロンの回り込み幅は、Δｄ１，Δｄ３で示すように大きくなる。
　また、テクスチャサイズが大きくなると、隙間領域の大きな領域と、そうでない領域とが面内に形成されるため、マスクを置いたときに、図１５の（ｂ）に示すように、Ｙ軸方向に見たときに、場所によってボロンの回り込み幅が異なることがわかった。このようなボロンの回り込み幅のばらつきは、光電変換素子１０の特性の安定性および歩留まり等を考慮すると、小さい方が好ましい。隙間の大きい領域では、Δｄ１，Δｄ３で示すように、ボロンの回り込み幅が大きくなり、比較的、テクスチャサイズが揃っている領域は、図１４の（ｂ）に示すような隙間が小さいので、ボロンの回り込み幅は、Δｄ２で示すように小さくなる。従って、ボロンの回り込み幅がΔｄ１，Δｄ３である領域を抑制する必要がある。
　テクスチャサイズが小さくなると、１個のピラミッドの大きさの差が無くなり、図１４の（ｂ）に示す隙間領域の発生も抑制される。これによって、ボロンの回り込み幅ΔｄがＹ軸方向に比較的均一であり、かつ、ボロンの回り込み幅のばらつきが抑制された状態を形成することができる。
　図１６は、テクスチャサイズによるボロンの回り込み幅の違いを測定するためのサンプルを示す図である。
　図１６の（ａ）は、平面図であり、図１６の（ｂ）は、図１６の（ａ）に示す線ＸＶＩＢ－ＸＶＩＢにおける断面図である。また、図１６において、ｉ層は、ｉ型非晶質シリコンを示し、ｐ層は、ｐ型非晶質シリコンを示す。
　図１６を参照して、８ｎｍの膜厚を有するｉ型非晶質シリコンを堆積し、ｉ型非晶質シリコン上にマスクを配置してｐ型非晶質シリコンをｉ型非晶質シリコン上に堆積した。
　そして、分析領域において、ＴＯＦ－ＳＩＭＳを用いてボロンの表面濃度の面内分布を測定した。
　図１７は、図１６に示す分析領域におけるボロンの表面濃度のプロファイルを示す図である。
　図１７の（ａ）は、テクスチャサイズが３５μｍである場合におけるボロンの表面濃度のプロファイルを示し、図１７の（ｂ）は、テクスチャサイズが３μｍである場合におけるボロンの表面濃度のプロファイルを示す。
　図１７を参照して、テクスチャサイズが３５μｍである場合、ｉ層の領域に３００μｍ以上にわたって非常に高い濃度のボロンが回り込んでいるのに対し、テクスチャサイズが３μｍである場合、ｉ層領域へのボロンの回り込みが大幅に改善されている。
　このように、テクスチャサイズが大きくなると、ボロンの回り込みが大きくなることがわかった。
　光電変換素子１０においては、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５が半導体基板１の裏面に隣り合って配置されている。マスクを用いてｎ型非晶質半導体層４とｐ型非晶質半導体層５とを明確に分離するためには、原料ガスおよびドーパントガスの回り込みを抑制することが必要である。
　この回り込みが大きくなると、作製した光電変換素子のＩ－Ｖ特性における逆方向飽和電流が増大することがかわった。また、原料ガスおよびドーパントガスの回り込みにより、ｐ層とｎ層との間の電気的な絶縁性が損なわれ、リーク電流が発生することがわかった。
　原料ガスおよびドーパントガスの回り込みは、上述したように、テクスチャサイズに大きく依存する。
　そこで、テクスチャサイズによる原料ガスおよびドーパントガスの回り込みが光電変換素子のＩ－Ｖ特性に与える影響を調べるために、テクスチャサイズとＩ－Ｖ特性における逆方向飽和電流との関係を測定した。
　図１８は、逆方向飽和電流密度とテクスチャサイズとの関係を示す図である。図１８において、縦軸は、逆方向飽和電流密度を表し、横軸は、テクスチャサイズを表す。また、直線ｋ１，ｋ２は、フィッティング結果を示す直線である。
　図１８を参照して、テクスチャサイズが３０μｍ以上である場合、逆方向飽和電流密度は、４．９２×１０-3～５．３７×１０-3（ｍＡ／ｃｍ2）であり、飽和傾向を示す。
　そして、テクスチャサイズが２５μｍになると、逆方向飽和電流密度は、６．１２×１０-4（ｍＡ／ｃｍ2）となる。
　また、テクスチャサイズが１～１５μｍの範囲では、逆方向飽和電流密度は、２．０×１０-5～２．１２×１０-4（ｍＡ／ｃｍ2）の範囲である。
　従って、テクスチャサイズが３０μｍ未満になると、逆方向飽和電流密度が１桁近く減少することがわかった。
　テクスチャサイズが１～２５μｍの範囲であるとき、逆方向飽和電流密度は、直線ｋ１によってフィッティングされ、テクスチャサイズが３０μｍ以上であるとき、逆方向飽和電流密度は、直線ｋ２によってフィッティングされる。
　そして、直線ｋ１の傾きは、直線ｋ２の傾きと大きく異なるため、テクスチャサイズが１～２５μｍの範囲である場合におけるテクスチャサイズと逆方向飽和電流密度との関係は、テクスチャサイズが３０μｍ以上である場合におけるテクスチャサイズと逆方向飽和電流密度との関係と大きく異なる。
　また、テクスチャサイズが２５μｍであるときの逆方向飽和電流密度と、テクスチャサイズが３０μｍであるときの逆方向飽和電流密度との間には、大きな段差が存在する。
　更に、テクスチャサイズを３０μｍから２５μｍ以下に減少させることにより、逆方向飽和電流密度は、１桁近く減少する。
　従って、２５μｍのテクスチャサイズは、逆方向飽和電流密度を大きく減少させるための臨界的意義を有する。つまり、２５μｍのテクスチャサイズは、逆方向飽和電流密度を１桁以上低減させるための臨界的意義を有する。
　以上より、この発明の実施の形態においては、テクスチャサイズは、好ましくは、３０μｍ未満であり、より好ましくは、２５μｍ以下である。
　なお、四角錐状または四角錐台状の凹凸構造において、四角錐状または四角錐台状の底辺の一辺の長さａをテクスチャサイズとして用いている場合、上述した２ｒは、２ｒ＝（２）1/2ａによって表される。従って、（２）1/2ａを計算した結果、３０μｍ未満であれば、一辺の長さａによって表されるテクスチャサイズは、この発明の実施の形態におけるテクスチャサイズに含まれるものとする。
　また、四角錐状または四角錐台状の凹凸構造において、四角錐状または四角錐台状の高さｈをテクスチャサイズとして用いている場合、上述した２ｒは、２ｈ／ｔａｎθ（θは、図２７に示すθ）によって表される。従って、２ｈ／ｔａｎθを計算した結果、３０μｍ未満であれば、高さｈによって表されるテクスチャサイズは、この発明の実施の形態におけるテクスチャサイズに含まれるものとする。
　図１９は、リンの回り込み幅を測定するためのサンプルを示す図である。
　図１９の（ａ）は、平面図であり、図１９の（ｂ）は、図１９の（ａ）に示す線ＸＩＸＢ－ＸＩＸＢにおける断面図である。また、図１９において、ｉ層は、ｉ型非晶質シリコンを示し、ｎ層は、ｎ型非晶質シリコンを示す。
　図１９を参照して、ｉ型非晶質シリコン上にマスクを配置し、リンを含むドーパントガスとしてＰＨ3ガスを用いてｎ型非晶質シリコンをｉ型非晶質シリコン上に堆積した。
　そして、分析領域において、ＴＯＦ－ＳＩＭＳを用いてリンの表面濃度の面内分布を測定した。
　図２０は、図１９に示す分析領域におけるリンの表面濃度のプロファイルを示す図である。
　図２０において、縦軸は、ＴＯＦ－ＳＩＭＳによって測定したリンの強度を表し、横軸は、距離を表す。
　図２０を参照して、距離が約２００～２３０μｍの領域において、リンの濃度は、急激に減少している。
　従って、リンの回り込み幅は、３０μｍ程度であり、ボロンの回り込み幅に比べて非常に小さいことがわかった。
　また、テクスチャサイズが１．５μｍであるテクスチャ基板を用いた場合も、リンの回り込み幅は、２０～３０μｍ程度であった。
　このように、リンは、ボロンのような特殊な回り込みをしないことがわかった。その結果、ドーパント種によって回り込み幅が異なることがわかった。
　上述したように、ドーパント種によって回り込み幅が異なる場合、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５のうち、いずれを先に形成するかが問題になる。
　回り込み幅が大きいボロンを含むｐ型非晶質半導体層５を先に形成した場合、ｎ型非晶質半導体層４を形成する領域に、ボロン原子およびボロン原子を含む活性種が拡散してパッシベーション膜３の表面に付着していることが想定される。
　従って、ｐ型非晶質半導体層５を形成した後にｎ型非晶質半導体層４を形成した場合、パッシベーション膜３とｎ型非晶質半導体層４との界面にボロン原子等が存在してパッシベーション膜３とｎ型非晶質半導体層４との界面特性に悪影響を与え、光電変換素子の変換効率を低下させる。
　そこで、この発明の実施の形態においては、回り込み幅が小さいリンを含むｎ型非晶質半導体層４をｐ型非晶質半導体層５よりも先に形成することにした。
　図２１は、ｎ型非晶質半導体層４をｐ型非晶質半導体層５よりも先に形成したときのｎ型非晶質半導体層４およびｐ型非晶質半導体層５の断面図である。
　図２１を参照して、シリコン基板上に形成されたパッシベーション膜上に、リンドープ層、ボロンドープ層の順でリンドープ層およびボロンドープ層を堆積した場合、ボロンドープ層の一部がリンドープ層上に形成される。即ち、ボロンドープ層とリンドープ層との重なり領域Ｒが存在する。
　そこで、重なり領域Ｒが光電変換素子の特性に与える影響について説明する。
　図２２は、重なり領域Ｒの光電変換素子の特性への影響を調べるサンプルの断面図である。
　図２２の（ａ）を参照して、サンプルＡは、シリコン基板の一方の表面上にパッシベーション膜、ボロンドープ層およびＴＣＯを順次積層し、シリコン基板の他方の表面上にパッシベーション膜、ｎ型層およびＴＣＯを順次積層した構造からなる。
　パッシベーション膜は、ｉ型非晶質シリコンからなり、ボロンドープ層は、ボロンを含むｐ型非晶質シリコンからなり、ｎ型層は、リンを含むｎ型非晶質シリコンからなる。
　図２２の（ｂ）を参照して、サンプルＢは、サンプルＡのパッシベーション膜とボロンドープ層との間にリンドープ層を挿入した構造からなる。リンドープ層は、リンを含むｎ型非晶質シリコンからなり、リンのドープ量は、４×１０18ｃｍ-3である。
　図２２の（ｃ）を参照して、サンプルＣは、サンプルＢのリンドープ層において、リンのドープ量を５×１０19ｃｍ-3に代えたものであり、その他は、サンプルＢと同じである。
　図２２の（ｄ）を参照して、サンプルＤは、サンプルＢのリンドープ層において、リンの単独ドープをリンおよびボロンの同時ドープに代えたものであり、その他は、サンプルＢと同じである。この場合、リンのドープ量は、５×１０19ｃｍ-3であり、ボロンのドープ量は、４×１０20ｃｍ-3である。
　サンプルＡは、重なり領域Ｒを有しておらず、リファレンスである。サンプルＢ，Ｃ，Ｄは、重なり領域Ｒを有する構造において、リンドープ層のドープ量を代えたものである。
　図２３は、図２２に示すサンプルＡ，Ｂ，Ｃ，Ｄの変換効率を示す図である。図２３を参照して、サンプルＢ，Ｃ，Ｄの変換効率は、サンプルＡの変換効率よりも高い。即ち、パッシベーション膜とボロンドープ層との間にリンドープ層を挿入した構造からなるサンプルＢ，Ｃ，Ｄの変換効率は、パッシベーション膜とボロンドープ層との間にリンドープ層を挿入しない構造からなるサンプルＡの変換効率よりも高い。
　従って、ボロンドープ層の下側にリンドープ層を配置しても、ボロンドープ層の下側にリンドープ層を配置しない場合に比べて、変換効率は、少なくとも低下しないことがわかった。
　つまり、パッシベーション膜上に、先にリンを含むドープ層を形成し、その後、リンを含むドープ層に隣り合う形でボロンを含むドープ層を形成すれば、ドーパント種の回り込みによる特性低下の影響を抑制することができることがわかった。
　その結果、ｐ型非晶質半導体層５の一部をｎ型非晶質半導体層４上に配置することにより、ｎ型非晶質半導体層４とｐ型非晶質半導体層５との間のギャップ領域の幅を狭くすることができるため、半導体基板１の面積を有効に利用することができるようになり、好ましい。
　一方、先に、ボロンを含むドープ層を形成し、その後、リンを含むドープ層を形成した場合には、Ｆ．Ｆ．（Fill Factor）が大幅に低下する特性を示し、変換効率が大きく低下した。ボロンは、上述したように、回り込み幅が、リンに比べ大きいこと、また、リンドープ層の下（パッシベーション膜とリンドープ層の間）に回り込み領域Ｒを形成した時には、Ｆ．Ｆ．の特性を落とし、変換効率を著しく低下させることが分かった。
　この現象は、ボロンとリンの特徴的な特性であり、この物理現象を有効に利用する場合には、上述したように、マスクを用いて、先に、リンを含むドープ層を形成し、その後、ボロンを含むドープ層を形成することが好ましい。
　なお、リンを含むドープ層を先に形成し、その後、ボロンを含むドープ層を形成する場合、ボロンの回り込み幅は、上述したようにテクスチャサイズに依存するが、リンドープ層の全面上にボロンドープ層を形成したサンプルＢ，Ｃ，Ｄにおいて、変換効率の低下が観測されていないので、ボロンの回り込み幅が大きくなっても、その回り込み幅の増加が変換効率を低下させることはない。従って、テクスチャサイズを規定しなくても、リンを含むドープ層を先に形成し、その後、ボロンを含むドープ層を形成する構成を採用することによって、変換効率の低下を抑制してｎ型非晶質半導体層４およびｐ型非晶質半導体層５を半導体基板１の裏面にパターンニングできる。
　マスクを用いて、光電変換素子を生産する場合、ウエハー上に形成されたアライメントマークなどを画像認識してマスクをウエハー上に配置するが、機械精度などの影響により、数μｍから数十μｍ程度のアライメントずれが生じる。
　ギャップ領域を十分に確保し、ｎ型非晶質半導体層とｐ型非晶質半導体層との干渉を抑制しても、生産時のマスクのアライメント精度などにより、ドーパントの回り込みが生じ、特性を落とすことになる。しかし、本実施の形態のように、ｐ型非晶質半導体層５を形成する前に、リンを含むｎ型非晶質半導体層４を形成することで生産時の歩留まりを大きく改善することが出来るため、より好ましい。
　上述したように、ボロンドープ層がリンドープ層上に配置されても、変換効率を低下させることがないので、実施の形態１においては、ｐ型非晶質半導体層５の一部をｎ型非晶質半導体層４上に配置した構造を採用することにした。
　図２４は、図１に示す光電変換素子１０の裏面側から見た平面図である。図２４の（ａ）を参照して、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、半導体基板１の面内方向に交互に配置される。この場合、ｐ型非晶質半導体層５の一部は、ｎ型非晶質半導体層４上に配置される。そして、電極６，７は、それぞれ、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５上に配置される。その結果、隣接する電極６，７間には、ギャップ領域Ｇが形成される。
　図２４の（ｂ）を参照して、保護膜８は、ギャップ領域Ｇおよび半導体基板１の周辺領域上に配置される。そして、電極６，７上には、幅Ｌを有する開口部８Ａが形成される。電極６，７は、開口部８Ａを介して配線シートに接続される。
　なお、図２４の（ｂ）においては、半導体基板１の周辺部には、保護膜８で覆われていない領域が存在するが、光電変換素子１０においては、半導体基板１の裏面の全面を保護膜で覆い、電極６，７の一部が露出している状態が最も好ましい。
　図２５は、配線シートの平面図である。図２５を参照して、配線シート７０は、絶縁基材７１０と、配線材７１～８７とを含む。
　絶縁基材７１０は、電気絶縁性の材質であればよく、特に限定なく用いることができる。絶縁基材７１０は、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリフェニレンサルファイド（ＰＰＳ）、ポリビニルフルオライド（ＰＶＦ）およびポリイミド等からなる。
　また、絶縁基材７１０の膜厚は、特に限定されないが、好ましくは、２５μｍ以上１５０μｍ以下である。そして、絶縁基材７１０は、１層構造であってもよく、２層以上の多層構造であってもよい。
　配線材７１は、バスバー部７１１と、フィンガー部７１２とを有する。フィンガー部７１２は、その一方端がバスバー部７１１に接続される。
　配線材７２は、バスバー部７２１と、フィンガー部７２２，７２３とを有する。フィンガー部７２２は、その一方端がバスバー部７２１に接続される。フィンガー部７２３は、バスバー部７２１に対してバスバー部７２１とフィンガー部７２２との接続部の反対側において、その一方端がバスバー部７２１に接続される。
　配線材７３は、バスバー部７３１と、フィンガー部７３２，７３３とを有する。フィンガー部７３２は、その一方端がバスバー部７３１に接続される。フィンガー部７３３は、バスバー部７３１に対してバスバー部７３１とフィンガー部７３２との接続部の反対側において、その一方端がバスバー部７３１に接続される。
　配線材７４は、バスバー部７４１と、フィンガー部７４２，７４３とを有する。フィンガー部７４２は、その一方端がバスバー部７４１に接続される。フィンガー部７４３は、バスバー部７４１に対してバスバー部７４１とフィンガー部７４２との接続部の反対側において、その一方端がバスバー部７４１に接続される。
　配線材７５は、バスバー部７５１と、フィンガー部７５２，７５３とを有する。フィンガー部７５２，７５３は、バスバー部７５１の長さ方向において隣接して配置され、その一方端がバスバー部７５１の同じ側においてバスバー部７５１に接続される。
　配線材７６は、バスバー部７６１と、フィンガー部７６２，７６３とを有する。フィンガー部７６２は、その一方端がバスバー部７６１に接続される。フィンガー部７６３は、バスバー部７６１に対してバスバー部７６１とフィンガー部７６２との接続部の反対側において、その一方端がバスバー部７６１に接続される。
　配線材７７は、バスバー部７７１と、フィンガー部７７２，７７３とを有する。フィンガー部７７２は、その一方端がバスバー部７７１に接続される。フィンガー部７７３は、バスバー部７７１に対してバスバー部７７１とフィンガー部７７２との接続部の反対側において、その一方端がバスバー部７７１に接続される。
　配線材７８は、バスバー部７８１と、フィンガー部７８２，７８３とを有する。フィンガー部７８２は、その一方端がバスバー部７８１に接続される。フィンガー部７８３は、バスバー部７８１に対してバスバー部７８１とフィンガー部７８２との接続部の反対側において、その一方端がバスバー部７８１に接続される。
　配線材７９は、バスバー部７９１と、フィンガー部７９２，７９３とを有する。フィンガー部７９２，７９３は、バスバー部７９１の長さ方向において隣接して配置され、その一方端がバスバー部７９１の同じ側においてバスバー部７９１に接続される。
　配線材８０は、バスバー部８０１と、フィンガー部８０２，８０３とを有する。フィンガー部８０２は、その一方端がバスバー部８０１に接続される。フィンガー部８０３は、バスバー部８０１に対してバスバー部８０１とフィンガー部８０２との接続部の反対側において、その一方端がバスバー部８０１に接続される。
　配線材８１は、バスバー部８１１と、フィンガー部８１２，８１３とを有する。フィンガー部８１２は、その一方端がバスバー部８１１に接続される。フィンガー部８１３は、バスバー部８１１に対してバスバー部８１１とフィンガー部８１２との接続部の反対側において、その一方端がバスバー部８１１に接続される。
　配線材８２は、バスバー部８２１と、フィンガー部８２２，８２３とを有する。フィンガー部８２２は、その一方端がバスバー部８２１に接続される。フィンガー部８２３は、バスバー部８２１に対してバスバー部８２１とフィンガー部８２２との接続部の反対側において、その一方端がバスバー部８２１に接続される。
　配線材８３は、バスバー部８３１と、フィンガー部８３２，８３３とを有する。フィンガー部８３２，８３３は、バスバー部８３１の長さ方向において隣接して配置され、その一方端がバスバー部８３１の同じ側においてバスバー部８３１に接続される。
　配線材８４は、バスバー部８４１と、フィンガー部８４２，８４３とを有する。フィンガー部８４２は、その一方端がバスバー部８４１に接続される。フィンガー部８４３は、バスバー部８４１に対してバスバー部８４１とフィンガー部８４２との接続部の反対側において、その一方端がバスバー部８４１に接続される。
　配線材８５は、バスバー部８５１と、フィンガー部８５２，８５３とを有する。フィンガー部８５２は、その一方端がバスバー部８５１に接続される。フィンガー部８５３は、バスバー部８５１に対してバスバー部８５１とフィンガー部８５２との接続部の反対側において、その一方端がバスバー部８５１に接続される。
　配線材８６は、バスバー部８６１と、フィンガー部８６２，８６３とを有する。フィンガー部８６２は、その一方端がバスバー部８６１に接続される。フィンガー部８６３は、バスバー部８６１に対してバスバー部８６１とフィンガー部８６２との接続部の反対側において、その一方端がバスバー部８６１に接続される。
　配線材８７は、バスバー部８７１と、フィンガー部８７２とを有する。フィンガー部８７２は、その一方端がバスバー部８７１に接続される。
　配線材７１は、フィンガー部７１２が配線材７２のフィンガー部７２２と噛み合うように絶縁基材７１０上に配置される。
　配線材７２は、フィンガー部７２２が配線材７１のフィンガー部７１２と噛み合い、フィンガー部７２３が配線材７３のフィンガー部７３２と噛み合うように絶縁基材７１０上に配置される。
　配線材７３は、フィンガー部７３２が配線材７２のフィンガー部７２３と噛み合い、フィンガー部７３３が配線材７４のフィンガー部７４２と噛み合うように絶縁基材７１０上に配置される。
　配線材７４は、フィンガー部７４２が配線材７３のフィンガー部７３３と噛み合い、フィンガー部７４３が配線材７５のフィンガー部７５２と噛み合うように絶縁基材７１０上に配置される。
　配線材７５は、フィンガー部７５２が配線材７４のフィンガー部７４３と噛み合い、フィンガー部７５３が配線材７６のフィンガー部７６２と噛み合うように絶縁基材７１０上に配置される。
　配線材７６は、フィンガー部７６２が配線材７５のフィンガー部７５３と噛み合い、フィンガー部７６３が配線材７７のフィンガー部７７２と噛み合うように絶縁基材７１０上に配置される。
　配線材７７は、フィンガー部７７２が配線材７６のフィンガー部７６３と噛み合い、フィンガー部７７３が配線材７８のフィンガー部７８２と噛み合うように絶縁基材７１０上に配置される。
　配線材７８は、フィンガー部７８２が配線材７７のフィンガー部７７３と噛み合い、フィンガー部７８３が配線材７９のフィンガー部７９２と噛み合うように絶縁基材７１０上に配置される。
　配線材７９は、フィンガー部７９２が配線材７８のフィンガー部７８３と噛み合い、フィンガー部７９３が配線材８０のフィンガー部８０２と噛み合うように絶縁基材７１０上に配置される。
　配線材８０は、フィンガー部８０２が配線材７９のフィンガー部７９３と噛み合い、フィンガー部８０３が配線材８１のフィンガー部８１２と噛み合うように絶縁基材７１０上に配置される。
　配線材８１は、フィンガー部８１２が配線材８０のフィンガー部８０３と噛み合い、フィンガー部８１３が配線材８２のフィンガー部８２２と噛み合うように絶縁基材７１０上に配置される。
　配線材８２は、フィンガー部８２２が配線材８１のフィンガー部８１３と噛み合い、フィンガー部８２３が配線材８３のフィンガー部８３２と噛み合うように絶縁基材７１０上に配置される。
　配線材８３は、フィンガー部８３２が配線材８２のフィンガー部８２３と噛み合い、フィンガー部８３３が配線材８４のフィンガー部８４２と噛み合うように絶縁基材７１０上に配置される。
　配線材８４は、フィンガー部８４２が配線材８３のフィンガー部８３３と噛み合い、フィンガー部８４３が配線材８５のフィンガー部８５２と噛み合うように絶縁基材７１０上に配置される。
　配線材８５は、フィンガー部８５２が配線材８４のフィンガー部８４３と噛み合い、フィンガー部８５３が配線材８６のフィンガー部８６２と噛み合うように絶縁基材７１０上に配置される。
　配線材８６は、フィンガー部８６２が配線材８５のフィンガー部８５３と噛み合い、フィンガー部８６３が配線材８７のフィンガー部８７２と噛み合うように絶縁基材７１０上に配置される。
　配線材８７は、フィンガー部８７２が配線材８６のフィンガー部８６３と噛み合うように絶縁基材７１０上に配置される。
　配線材７１～８７の各々は、電気導電性のものであればよく、特に限定されない。配線材７１～８７の各々は、例えば、Ｃｕ，Ａｌ，Ａｇおよびこれらを主成分とする合金からなる。
　また、配線材７１～８７の厚さは、特に限定されないが、例えば、１０μｍ以上８０μｍ以下が好適である。１０μｍ未満では、配線抵抗が高くなり、８０μｍを超えると、光電変換素子１０と貼り合わせるときに印加される熱によって配線材とシリコン基板との熱膨張係数の違いに起因してシリコン基板に反りが発生する。
　絶縁基材７１０の形状は、図２５に示す形状に限定されず、適宜、変更可能である。また、配線材７１～８７の表面の一部に、Ｎｉ，Ａｕ，Ｐｔ，Ｐｄ，Ｓｎ，ＩｎおよびＩＴＯ等の導電性材料を形成してもよい。このように、配線材７１～８７の表面の一部に、Ｎｉ等の導電性材料を形成するのは、配線材７１～８７と光電変換素子１０の電極６，７との電気的接続を良好なものとし、配線材７１～８７の耐候性を向上させるためである。更に、配線材７１～８７は、単層構造であってもよく、多層構造であってもよい。
　電極６が配線材７１のフィンガー部７１２に接続され、電極７が配線材７２のフィンガー部７２２に接続されるように光電変換素子１０を領域ＲＥＧ１上に配置し、電極６が配線材７２のフィンガー部７２３に接続され、電極７が配線材７３のフィンガー部７３２に接続されるように光電変換素子１０を領域ＲＥＧ２上に配置される。以下、同様にして光電変換素子１０を配線材７３～８７上に配置する。これによって、１６個の光電変換素子１０が直列に接続される。
　光電変換素子１０の電極６，７は、接着剤によって配線材７１～８７に接続される。接着剤は、例えば、半田樹脂、半田、導電性接着剤、熱硬化型Ａｇペースト、低温硬化型銅ペースト、異方性導電フィルム（ＡＣＦ：Anisotropic Conductive Film）、異方性導電ペースト（ＡＣＰ：Anisotropic Conductive Paste）および絶縁性接着剤（ＮＣＰ：Non Conductive Paste）からなる群から選択された１種類以上の接着材からなる。
　例えば、半田樹脂としては、タムラ科研（株）製のＴＣＡＰ－５４０１－２７等を用いることができる。
　絶縁性接着剤としては、エポキシ樹脂、アクリル樹脂およびウレタン樹脂等を用いることができ、熱硬化型および光硬化型の樹脂を用いることができる。
　導電性接着剤としては、錫およびビスマスの少なくとも一方を含む半田粒子等を用いることができる。より好ましくは、導電性接着剤は、錫と、ビスマス、インジウムおよび銀等との合金である。これにより、半田融点を抑えることができ、低温による接着プロセスが可能になる。
　ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７上に保護膜８を形成した光電変換素子１０を用いる場合には、電極６，７上の無機絶縁膜と、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５上の無機絶縁膜とが存在し、これら２つの無機絶縁膜は、下地が異なる。そして、光電変換素子１０においては、下地が異なる無機絶縁膜が連続して形成されている。このような状況では、熱履歴が、下地が異なる無機絶縁膜に印加されると、下地の熱膨張係数の違いから無機絶縁膜の剥がれ等が発生する場合がある。
　従って、低温、特に、２００℃以下の熱プロセスが好ましく、その結果、低温で硬化し、電気的に接合できる熱硬化型Ａｇペースト、低温硬化型銅ペースト、異方性導電フィルムおよび異方性導電ペーストが特に好ましい。
　上述したように、配線シート７０上に配置した光電変換素子１０を、ガラス基板上に配置されたエチレンビニルアセテート樹脂（ＥＶＡ樹脂）と、ＰＥＴフィルム上に配置されたＥＶＡ樹脂との間に配置する。そして、ラミネータ装置を用いて真空圧着によりガラス基板側のＥＶＡ樹脂を光電変換素子１０に圧着させるとともに、ＰＥＴフィルム側のＥＶＡ樹脂を光電変換素子１０に圧着させた状態で１２５℃に加熱し、硬化させた。これにより、ガラス基板とＰＥＴフィルムとの間で硬化したＥＶＡ樹脂中に、配線シート７０が付いた光電変換素子１０が封止されることによって太陽電池モジュールを作製することができる。
　［絶縁性］
　光電変換素子１０において、ギャップ領域Ｇの幅、隣接する開口部８Ａ間のピッチＸおよび開口部８Ａの開口幅Ｌを変えたときの光電変換素子１０を備える太陽電池モジュールを作製した。
　保護膜８が無い場合には、配線シートと光電変換素子とを接合する際に、ギャップ領域Ｇにゴミ等の微笑な導電体が付着し、ｎ型非晶質半導体層に接続されたｎ電極と、ｐ型非晶質半導体層に接続されたｐ電極とが短絡する問題が発生し、歩留まりを７０％台に落とすことがわかった。
　このように、ｎ電極とｐ電極との間のギャップ領域の幅が狭くなると、短絡が原因となる歩留まりの低下が起こった。モジュール化した後の歩留まりの低下は、プロセス工程の最終段階であるため、金額的な損失が大きく、非常に問題である。
　一方、保護膜８が形成された光電変換素子１０を用いた場合には、太陽電池モジュールの歩留まりは、９０％を超えており、上記で問題となった電極間の短絡による歩留まりの低下は、見られなかった。そして、保護膜８があることにより、電極間の短絡を抑制できることがわかった。
　絶縁性の確保を考えると、無機絶縁膜の厚さは、２０ｎｍ以上が好ましく、４０ｎｍ以上がより好ましい。１μｍ以上の厚膜になると、電極上の無機絶縁膜の内部応力により、無機絶縁膜の剥がれが生じることもあるため、好ましくない。
　保護膜８の開口部８Ａにおいては、下地の電極６，７が露出しており、電極６，７は、上述した接着剤によって配線材に接続されている。このため、開口部８Ａが狭いと、コンタクト抵抗が上昇するため、開口部８Ａの幅Ｌは、２０μｍ以上が必要であり、より好ましくは、１００μｍ以上である。通常、図１に示す電極６，７の幅は、２００μｍ以上であるため。開口部８Ａの幅Ｌは、電極６，７の幅よりも小さくなる。そして、電極６，７と配線材との接続を考慮すると、開口部８Ａは、電極６，７上にあることが好ましい。即ち、開口部８Ａの幅Ｌは、２０μｍ以上であり、電極６，７の幅よりも狭く、電極６，７上にあることが好ましい。
　更に、電極６の幅と電極７の幅とを比較した場合、幅が狭い電極（電極６，７のいずれか）上の開口部８Ａの幅が広いことが好ましい。このように設定することにより、コンタクト抵抗の増大を抑制できる。
　［防湿性］
　図２６は、防湿耐性試験の結果を示す図である。図２６を参照して、ｉは、真性非晶質シリコンを表し、ｉ／ｎは、真性非晶質シリコンおよびｎ型非晶質シリコンの積層膜を表し、ｉ／ＳｉＮは、真性非晶質シリコンおよびシリコンナイトライドの積層膜を表す。
　また、ｉ／ｎ／ＳｉＮは、真性非晶質シリコン、ｎ型非晶質シリコンおよびシリコンナイトライドの積層膜を表し、ｉ／ＳｉＯＮは、真性非晶質シリコンおよびシリコンオキシナイトライドの積層膜を表し、ｉ／ＳｉＯ2は、真性非晶質シリコンおよび二酸化シリコンの積層膜を表し、ｉ／ＴｉＯ2は、真性非晶質シリコンおよび二酸化チタンの積層膜を表す。
　なお、ｎ／ＳｉＮ、ｎ／ＳｉＯＮ、ｎ／ＳｉＯ2およびｎ／ＴｉＯ2のように、ｉ層をｎ層に置き換えてもよい。
　また、ｎ型非晶質シリコン中におけるＰの濃度は、１×１０20ｃｍ-3である。
　図２６に示す非晶質半導体膜をシリコン基板上に成膜し、成膜直後に、試料の少数キャリアのライフタイムをμＰＣＤ（microwave Photo Conductivity Decay）法を用いて測定した。μＰＣＤ法では、半導体層の表面にレーザ光を照射することによって半導体層にキャリアを誘起する状態と、レーザ光の照射を停止することによって、誘起したキャリアが消失する状態とを作り出してキャリアのライフタイムを測定する。キャリア量を測定するために半導体層の表面にマイクロ波を照射してマイクロ波の反射率を測定する。
　その後、３日後および８日後に上記と同じ条件で少数キャリアのライフタイムを測定した。
　なお、図２６においては、成膜直後のライフタイムで規格化したライフタイムを示す。
　図２６に示すように、アモルファスシリコン等の非晶質半導体膜では、大気雰囲気中からの水分（Ｈ2Ｏ，ＯＨ基等）が拡散することで、３日後および８日後のライフタイムは、成膜直後に比べて大きく低下する（サンプル１～サンプル４参照）。
　これは、次の理由による。非晶質膜は、同じ組成の単結晶膜に比べて膜密度が低く、膜中に多くのボイドを含む。非晶質膜の屈折率が結晶よりも低いのは、このボイドが多いことが原因であり、ボイドの存在が防湿性に関して、膜厚が薄い場合は、効果が得られにくいことが原因であると考えられる。数ｎｍから３０ｎｍ程度の膜厚では、外部からの水分を、非晶質半導体層が吸湿し、結晶シリコン界面のパッシベーション性を低下させるものと考えられる。
　一方、非晶質半導体層上にＳｉＮ，ＳｉＯＮ，ＳｉＯ2のいずれかを形成した場合、３日後および８日後のライフタイムは、成膜直後のライフタイムを維持しており、非晶質半導体層上にＴｉＯ2を形成した場合、３日後および８日後のライフタイムは、成膜直後のライフタイムから約１割程度低下するに留まっている（サンプル５～サンプル９参照）。
　このように、非晶質半導体層上に無機絶縁膜（ＳｉＮ等）を形成することで、上記の吸湿を抑制し、ライフタイムの低下を抑制できることが分かった。
　なお、シリコン基板上に熱酸化膜（２ｎｍ）を形成した場合、ライフタイムは、８日後では、成膜直後のライフタイムに比べ約４割低下している。従って、シリコン基板の表面を真性非晶質シリコンで覆うことがライフタイムの低下を抑制する上で重要であることが分かった（サンプル５～サンプル１０参照）。
　上記のように、非晶質半導体層上に無機絶縁膜を形成することにより、防湿性を確保し、パッシベーション性の経時変化を抑制できることが分かった。
　このような知見から、非晶質半導体層上に無機絶縁膜を形成する構造を採用することによって、電気的な絶縁性と、防湿性とを実現できる。
　従って、保護膜８として無機絶縁膜を採用することにより、パッシベーション膜３、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５との組み合わせにおいて、保護膜８の形成が、電極６，７間の短絡防止、ギャップ領域Ｇにおける防湿性向上、およびパッシベーション性の向上を同時に実現できる。
　また、非晶質半導体層上に無機絶縁膜を形成する２層構造によって保護膜８を構成することにより、電気的な絶縁性と、防湿性とを実現できるため、好ましい。
　無機絶縁膜の膜厚に関しては、防湿性を考慮すると、２０ｎｍ以上であることが好ましく、防湿性の高いシリコン窒化膜またはシリコン酸窒化膜であれば、１０ｎｍ以上であることが好ましい。
　電極６，７が形成されている領域に関しては、金属電極または／およびＴＣＯ電極が形成されているため、これらが防湿性を確保するので、金属電極上またはＴＣＯ電極上の保護膜８の開口部８Ａに関して防湿性を確保できる。
　また、電極６，７上の一部に、ギャップ領域Ｇと同様に保護膜８が形成されているため、保護膜８の下側の電極６，７の表面は、保護膜８によって保護されており、表面の酸化および変色等を合わせて防止できる。その結果、電極６，７の長期信頼性を確保できるため、好ましい。
　このように、電極６，７上およびギャップ領域Ｇ上に保護膜８が形成されていることが絶縁性と防湿性とを改善するために好ましい。電極６，７上の保護膜と、ギャップ領域Ｇ上の保護膜とは、必ずしても連続膜である必要はないが、連続膜として形成することでプロセスの工数を削減でき、膜質も一定で均一になるため、より好ましい。
　［耐熱性］
　上述したように、光電変換素子１０をモジュール化する際に、導電性接着剤または絶縁性接着剤を用いて光電変換素子１０と配線シート７０とを接合する工程があり、１８０℃、２０分程度の加熱プロセスが存在する。
　この１８０℃、２０分の熱履歴が入る場合、ギャップ領域Ｇ、およびウェハー周辺部の非晶質半導体層上に保護膜８が存在する場合と保護膜８が存在しない場合とについて、ギャップ領域Ｇ、およびウェハー周辺部における少数キャリアのライフタイムを調べた。
　非晶質半導体層上に保護膜８が存在しない場合、通常、２０００μｓ程度である少数キャリアのライフタイムが７００μｓまで低下した。
　一方、非晶質半導体層上に保護膜８が存在する場合、少数キャリアのライフタイムは、２０００μｓの低下に留まった。
　このように、ギャップ領域Ｇおよびウェハー周辺部においても、保護膜８が存在することによって、ウェハー全体の少数キャリアのライフタイムが低下するのを抑制できることが分かった。
　また、無機絶縁膜（保護膜８）が電極６，７上にも存在し、電極６，７が無機絶縁膜の放熱を助けているため、耐熱性に関しては、より好ましい効果が得られている。
　従って、テクスチャが形成された基板表面においても、耐熱性の効果が得られていることがわかった。
　［保護膜の密着性］
　テクスチャ上に保護膜８を形成した場合、保護膜８の密着性が向上する効果が確認された。保護膜８は、電極６，７上に形成されている部分と、ギャップ領域Ｇに形成されている部分とを有し、下地の材料の選択と組み合わせによっては、剥がれが生じる可能性がある。
　しかし、テクスチャが形成された表面では、剥がれるような下地との組み合わせであっても、密着性が大幅に改善する効果が見られた。簡単なピールテストにおいて、平坦面では剥がれるものが、テクスチャ構造に形成することで剥がれなくなるという効果が確認された。これらは、光電変換素子１０の長期信頼性にも貢献するものである。
　［電極浮き］
　テクスチャが形成された面にｎ型非晶質半導体層とｐ型非晶質半導体層とをパターングした光電変換素子１０と、比較例として、ミラー面を持つ基板にｎ型非晶質半導体層とｐ型非晶質半導体層とをパターニングした光電変換素子１０－ＣＭＰを作製した。これらの光電変換素子１０，１０－ＣＭＰを１５０度、１７０度、１９０度、２１０度と温度を上げて、各々の温度で、１０分間ずつ大気中で加熱し、電極の浮き上がりを観察した。
　光電変換素子１０，１０－ＣＭＰにおいては、ｎ電極およびｐ電極として銀電極を非晶質半導体層上に直接形成した。
　ミラー基板上にｎ型非晶質半導体層とｐ型非晶質半導体層とをパターニングした光電変換素子１０－ＣＭＰでは、１９０度で加熱した際に、ｐ電極上に浮きが見られた。
　一方、ｎ型非晶質半導体層およびｐ型非晶質半導体層がテクスチャ上に形成された光電変換素子１０からは、電極浮きは、観測されなかった。
　この二つの基板への非晶質半導体層の成膜条件は同じであるが、テクスチャ上は、（１１１）面や、それに近い面方位の表面が形成されており、非晶質半導体膜の膜質が変化しているために、結果が異なっていると考えられる。（１００）面のシリコン基板では、最表面にシリコンのダングリングボンドが２本出ているのに対し、テクスチャが形成された（１１１）面では、ダングリングボンドが１本になる。このダングリングボンドの数の違いなどにより、シリコン基板表面のパッシベーション性や、成膜された非晶質半導体層の膜質、例えば、膜中の水素量、酸素量、窒素量なども変わるため、電極浮きの状態が変化するものと考えられる。
　ミラー面に形成した場合であっても問題はないが、高い温度による加熱においても、電極浮きを抑えられるため、歩留まりなどを考えるとテクスチャ上に形成した場合の方がより好ましい。
　この電極浮きに関して、上記の理由により、テクスチャの傾斜角とも相関があることが分かった。
　図２７は、テクスチャの傾斜角の概念図である。図２７を参照して、テクスチャの傾斜角とは、例えば、（１００）面のシリコン基板であった場合に、（１００）面の表面からテクスチャの傾斜面（１１１）との間でなす角度θとなる。もちろん、エッチング条件などにより、理論値の５４．７度から小さい方に傾斜角がずれることがある。傾斜角が３０度以上の角度を示す場合において、電極浮きの歩留まりが向上することが分かった。好ましくは、４０度以上の傾斜角度である。この電極浮きが生じると、コンタクト抵抗の上昇を引き起こし、強いては、電極剥がれに繋がり、信頼性を低下させるため、できるだけ発生する温度が高い方が好ましく、この場合、モジュール化工程におけるプロセスの自由度が増すため、より好ましい。
　上記においては、半導体基板１の両面にテクスチャ構造が形成されていると説明したが、実施の形態１においては、これに限らず、半導体基板１の受光面には、テクスチャ構造が形成されていなくてもよい。即ち、実施の形態１においては、半導体基板１の表面のうち、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５を形成する面にテクスチャ構造が形成されていればよい。この場合、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５を形成する面に形成されたテクスチャ構造のテクスチャサイズは、好ましくは、３０μｍ未満であり、より好ましくは、２５μｍ以下である。
　［実施の形態２］
　図２８は、実施の形態２による光電変換素子の構成を示す概略図である。図２８を参照して、実施の形態２による光電変換素子１００は、図１に示す光電変換素子１０のパッシベーション膜３とｎ型非晶質半導体層４との間およびパッシベーション膜３とｐ型非晶質半導体層５との間にｎ型非晶質半導体層９を挿入したものであり、その他は、光電変換素子１０と同じである。
　ｎ型非晶質半導体層９は、パッシベーション膜３に接してパッシベーション膜３上に配置される。
　ｎ型非晶質半導体層９は、リンをドーパントとして含む。リンのドープ量は、４×１０18ｃｍ-3～５×１０19ｃｍ-3の範囲であれば、どのようなドープ量であってもよい。また、ｎ型非晶質半導体層９は、リンとボロンの両方を含んでいてもよい。この場合、リンのドープ量は、例えば、５×１０19ｃｍ-3であり、ボロンのドープ量は、例えば、４×１０20ｃｍ-3である。
　ｎ型非晶質半導体層９は、例えば、１０～３０ｎｍの膜厚を有する。
　ｎ型非晶質半導体層９は、ｎ型非晶質シリコン、ｎ型非晶質シリコンゲルマニウム、ｎ型非晶質ゲルマニウム、ｎ型非晶質シリコンカーバイド、ｎ型非晶質シリコンナイトライド、ｎ型非晶質シリコンオキサイド、ｎ型非晶質シリコンオキシナイトライド、およびｎ型非晶質シリコンカーボンオキサイド等からなる。そして、これらの材料は、リンをドーパントとして含む。
　光電変換素子１００においては、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、ｎ型非晶質半導体層９に接してｎ型非晶質半導体層９上に配置される。
　その結果、ｐ型非晶質半導体層５の全体がｎ型非晶質半導体層９上に配置される。
　光電変換素子１００は、図６から図１０に示す工程（ａ）～工程（ｏ）の工程（ｆ）をパッシベーション膜３およびｎ型非晶質半導体層９を半導体基板１の裏面に順次積層する工程に代えた工程図に従って製造される。従って、光電変換素子１００におけるパッシベーション膜３およびｎ型非晶質半導体層９は、マスクを用いずに半導体基板１の裏面に堆積される。
　光電変換素子１００は、パッシベーション膜３とｐ型非晶質半導体層５との間にｎ型非晶質半導体層９が存在する構成を有するが、このような構成を有していても、実施の形態１において説明したように、光電変換素子の変換効率を低下させないので、光電変換素子１００は、光電変換素子１０と同様の効果を得ることができる。
　また、光電変換素子１００においては、パッシベーション膜３およびｎ型非晶質半導体層９を半導体基板１のほぼ全面に形成した後、マスクを配置するために、大気暴露しても、表面が、ｉ型非晶質シリコンからなるパッシベーション膜３よりも酸化の度合いが小さいｎ型非晶質半導体層９によって覆われているため、酸化抑制という観点から好ましい。
　図２９は、実施の形態２による別の光電変換素子の構成を示す概略図である。実施の形態２による光電変換素子は、図２９に示す光電変換素子１００Ａであってもよい。
　図２９を参照して、光電変換素子１００Ａは、図２８に示す光電変換素子１００のｎ型非晶質半導体層４、ｐ型非晶質半導体層５、電極６，７および保護膜８をそれぞれｎ型非晶質半導体層１０１、ｐ型非晶質半導体層１０２、電極１０３，１０４および保護膜１０５に代えたものであり、その他は、光電変換素子１００と同じである。
　ｎ型非晶質半導体層１０１は、ｎ型非晶質半導体層９に接して配置される。
　ｐ型非晶質半導体層１０２は、ｎ型非晶質半導体層９に接して配置されるとともに、半導体基板１の面内方向においてｎ型非晶質半導体層１０１に隣接して配置される。この場合、ｐ型非晶質半導体層１０２は、ｎ型非晶質半導体層１０１との重なり領域を有しない。
　そして、ｎ型非晶質半導体層１０１およびｐ型非晶質半導体層１０２は、半導体基板１の面内方向において所望の間隔で交互に配置される。
　電極１０３は、ｎ型非晶質半導体層１０１上にｎ型非晶質半導体層１０１に接して配置される。
　電極１０４は、ｐ型非晶質半導体層１０２上にｐ型非晶質半導体層１０２に接して配置される。
　保護膜１０５は、ｎ型非晶質半導体層９，１０１、ｐ型非晶質半導体層１０２および電極１０３，１０４に接して配置される。より詳しくは、保護膜１０５は、隣接するｎ型非晶質半導体層１０１およびｐ型非晶質半導体層１０２間において、ｎ型非晶質半導体層９，１０１、ｐ型非晶質半導体層１０２および電極１０３，１０４の一部に接して配置される。そして、保護膜１０５は、電極１０３，１０４上に開口部１０５Ａを有し、電極１０３，１０４の端から電極１０３，１０４の内側へ向かって５μｍ以上の領域に形成される。
　ｎ型非晶質半導体層１０１は、上述したｎ型非晶質半導体層４と同じ材料からなり、ｎ型非晶質半導体層４と同じ膜厚を有する。
　ｐ型非晶質半導体層１０２は、上述したｐ型非晶質半導体層５と同じ材料からなり、ｐ型非晶質半導体層５と同じ膜厚を有する。
　電極１０３は、上述した電極６と同じ材料および構造からなる。電極１０４は、上述した電極７と同じ材料および構造からなる。
　保護膜１０５は、上述した保護膜８と同じ材料および構造からなり、保護膜８と同じ膜厚を有する。
　光電変換素子１００Ａは、光電変換素子１００と同じ工程図に従って製造される。この場合、図８の工程（ｉ），（ｊ）において、マスク４０と異なる開口幅を有するマスクが用いられ、ｐ型非晶質半導体層１０２がｎ型非晶質半導体層１０１と重ならないように、ｐ型非晶質半導体層１０２がｎ型非晶質半導体層９上に形成される。
　光電変換素子１００Ａと光電変換素子１００との異なる点は、光電変換素子１００Ａが、ｐ型非晶質半導体層１０２がｎ型非晶質半導体層１０１と重ならない構造を有する点である。
　従って、光電変換素子１００Ａは、光電変換素子１０，１００と同じ効果を有する。
　図３０は、実施の形態２による更に別の光電変換素子の構成を示す断面図である。実施の形態２による光電変換素子は、図３０に示す光電変換素子１００Ｂであってもよい。
　図３０を参照して、光電変換素子１００Ｂは、図２８に示す光電変換素子１００のｎ型非晶質半導体層４を削除したものであり、その他は、光電変換素子１００と同じである。
　光電変換素子１００Ｂにおいては、電極６は、ｎ型非晶質半導体層９に接してｎ型非晶質半導体層９上に配置される。保護膜８は、ｐ型非晶質半導体層５、ｎ型非晶質半導体層９、および電極６，７の一部に接して配置される。
　光電変換素子１００Ｂは、図６から図１０に示す工程（ａ）～（ｏ）のうち、工程（ｇ），（ｈ）を削除した工程（ａ）～（ｆ），（ｉ）～（ｏ）に従って製造される。
　光電変換素子１００Ｂも、パッシベーション膜３とｐ型非晶質半導体層５との間にｎ型非晶質半導体層９が存在する構成を有する。
　従って、光電変換素子１００Ｂは、光電変換素子１０，１００と同じ効果を有する。
　なお、実施の形態２による光電変換素子は、図２９に示す光電変換素子１００Ａのｎ型非晶質半導体層１０１を削除した構成からなっていてもよい。この場合、電極１０３は、ｎ型非晶質半導体層９に接して配置される。このような構成を有する光電変換素子も、パッシベーション膜３とｐ型非晶質半導体層１０２との間にｎ型非晶質半導体層９が存在する構成を有するので、光電変換素子１０，１００と同じ効果を有する。
　実施の形態２におけるその他の説明は、実施の形態１における説明と同じである。
　［実施の形態３］
　図３１は、実施の形態３による光電変換素子の構成を示す断面図である。図３１を参照して、実施の形態３による光電変換素子２００は、図１に示す光電変換素子１０の反射防止膜２を反射防止膜２０１に代え、パッシベーション膜３をパッシベーション膜２０２に代えたものであり、その他は、光電変換素子１０と同じである。
　反射防止膜２０１は、半導体基板１の受光面に接して配置される。
　反射防止膜２０１は、ｉ型非晶質シリコン／ｎ型非晶質シリコン／シリコン窒化膜の３層構造からなる。この場合、ｉ型非晶質シリコンの膜厚は、例えば、５ｎｍであり、ｎ型非晶質シリコンの膜厚は、例えば、８ｎｍであり、シリコン窒化膜の膜厚は、例えば、６０ｎｍである。
　パッシベーション膜２０２は、半導体基板１と、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５との間に半導体基板１、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５に接して配置される。
　パッシベーション膜２０２は、シリコンの絶縁膜からなる。シリコンの絶縁膜は、非晶質シリコンの酸化物、非晶質シリコンの窒化物および非晶質シリコンの酸窒化物のいずれかからなる。より具体的には、シリコンの絶縁膜は、ｉ型非晶質シリコンナイトライド、ｉ型非晶質シリコンオキシナイトライドおよびｉ型非晶質シリコンオキサイド等からなる。
　パッシベーション膜２０２は、キャリア（電子および正孔）がトンネル可能な膜厚を有する。実施の形態３においては、パッシベーション膜２０２の膜厚は、２ｎｍに設定された。
　このように、パッシベーション膜２０２をｉ型非晶質シリコンオキシナイトライドまたはｉ型非晶質シリコンナイトライドで形成することにより、パッシベーション膜２０２上に形成されるｐ型非晶質半導体層５に含まれるボロン等のドーパントが半導体基板１に拡散するのを抑制することができる。
　図３２および図３３は、図３１に示す光電変換素子２００の製造方法を示す一部の工程図である。
　光電変換素子２００は、図６から図１０に示す工程（ａ）～工程（ｏ）の工程（ａ）～工程（ｆ）を図３２および図３３に示す工程（ａ），（ｂ），（ｃ－１），（ｄ－１），（ｅ－１）に代えた工程図に従って製造される。
　図３２を参照して、光電変換素子２００の製造が開始されると、上述した工程（ａ），（ｂ）が順次実行される。
　そして、半導体基板１の両方の表面を上述した方法によって熱酸化し、半導体基板１の一方の表面に酸化膜１１を形成するとともに半導体基板１の他方の表面にパッシベーション膜２０２を形成する（図３２の工程（ｃ－１）参照）。そして、フッ酸等を用いて酸化膜１１を除去する（図３２の工程（ｄ－１）参照）。
　その後、半導体基板１をプラズマ装置９０に入れ、半導体基板１の一方の表面に反射防止膜２０１を形成する（図３３の工程（ｅ－１）参照）。
　反射防止膜２０１は、次の方法によって形成される。ｉ型非晶質シリコン、ｎ型非晶質シリコンおよびシリコン窒化膜をプラズマＣＶＤ法によって半導体基板１の一方の表面上に順次堆積することによって反射防止膜２０１を形成する。
　より具体的には、基板温度：１３０～１８０℃、水素ガス流量：０～１００ｓｃｃｍ、シランガス流量：４０ｓｃｃｍ、圧力：４０～１２０Ｐａ、ＲＦパワー密度：５～１５ｍＷ／ｃｍ2の条件下でプラズマＣＶＤ法によってｉ型非晶質シリコンを堆積する。
　また、ｎ型非晶質シリコンは、上記の条件において、ＰＨ3ガスを更に流してプラズマＣＶＤ法によって形成され、シリコン窒化膜は、上記の条件において、ＮＨ3ガスを更に流してプラズマＣＶＤ法によって形成される。
　そして、反射防止膜２０１を形成した後、図７から図１０に示す工程（ｇ）～工程（ｏ）を順次実行することによって光電変換素子２００が完成する。
　この場合、図９の工程（ｍ）においては、Ｃｒ／Ａｌ＝３ｎｍ／５００ｎｍを電極６，７として形成した。
　また、図１０の工程（ｏ）において、４ｎｍのｉ型非晶質シリコン／８ｎｍのｎ型非晶質シリコン／６０ｎｍのシリコン酸窒化膜（ＳｉＯＮ）からなる３層構造の保護膜８を形成した。
　上述したように、実施の形態３においては、シリコン窒化膜は、ｉ型非晶質シリコンを形成したプラズマ装置と同じプラズマ装置において、ＮＨ3ガスを追加で流すことにより、プラズマＣＶＤ法によって形成される。また、ｎ型非晶質シリコンは、ｉ型非晶質シリコンを形成したプラズマ装置と同じプラズマ装置において、ＰＨ3ガスを追加で流すことにより、プラズマＣＶＤ法によって形成される。従って、反射防止膜２０１を構成するｉ型非晶質シリコン／ｎ型非晶質シリコン／シリコン窒化膜の３層構造を真空雰囲気中で連続して成膜することができる。
　また、メタルマスクを適切な位置にアライメントし、その後、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の導電層を実施の形態１において説明した条件で成膜することにより、大気に暴露することなく真空雰囲気中で光電変換素子２００の受光面および裏面の構造を作製することができ、光電変換素子２００を製造できる。
　実施の形態３においては、上述したように、ｉ型非晶質シリコン／ｎ型非晶質シリコン／シリコン窒化膜の３層構造を連続して成膜して反射防止膜２０１を形成し、メタルマスクを用いてｎ型非晶質半導体層４およびｐ型非晶質半導体層５の順でｎ型非晶質半導体層４およびｐ型非晶質半導体層５を成膜することが好ましい。特に、裏面のｎ型非晶質半導体層４およびｐ型非晶質半導体層５を成膜する前に、受光面において、非晶質シリコン層上にシリコン窒化膜を形成しておくと、裏面にｎ型非晶質半導体層４およびｐ型非晶質半導体層５を成膜する際の熱履歴により、受光面のパッシベーション性が低下することがあるが、シリコン窒化膜がこのパッシベーション性の低下を抑制するため、好ましい。
　また、上述したように、保護膜８は、３層構造からなるが、３層構造からなる保護膜８を形成する場合にも、電極６，７上およびギャップ領域Ｇ上に保護膜８が形成されることが絶縁性および防湿性を改善するため、好ましい。電極６，７上の保護膜と、ギャップ領域Ｇ上の保護膜とは、必ずしも連続していなくてもよいが、連続して形成することにより、プロセス工数を削減でき、膜質も均一になるため、より好ましい。
　更に、光電変換素子２００においては、耐熱性に関して、実施の形態１における効果と同様の効果が得られることが分かった。
　更に、大気暴露することなく、電極および保護膜を形成することは、より好ましく、電極表面の酸化防止、および保護膜との密着性向上等の効果を得ることができる。
　なお、実施の形態３による光電変換素子は、光電変換素子１０から光電変換素子１００への変更、光電変換素子１０から光電変換素子１００Ａへの変更、および光電変換素子１００，１００Ａから光電変換素子１００Ｂへの変更のいずれかの変更と同じ変更が光電変換素子２００に適用されたものであってもよい。
　実施の形態３におけるその他の説明は、実施の形態１，２における説明と同じである。
　［実施の形態４］
　図３４は、実施の形態４による光電変換素子の構成を示す断面図である。図３４を参照して、実施の形態４による光電変換素子３００は、図１に示す光電変換素子１０の半導体基板１を半導体基板３０１に代えたものであり、その他は、光電変換素子１０と同じである。
　半導体基板３０１は、両方の表面に矩形の凹凸を有する。半導体基板３０１についてのその他の説明は、半導体基板１の説明と同じである。
　図３５は、ピラミッド形状のテクスチャを示す写真である。図３６は、図３４に示す半導体基板３０１の凹凸を示す写真を示す。
　上述した実施の形態１から実施の形態３における半導体基板１は、図１４の（ａ）および図３５に示すように、ピラミッド形状のテクスチャ構造を有する。
　一方、光電変換素子３００の半導体基板３０１は、図３６に示すように矩形の凹凸を有する。
　この矩形の凹凸は、通常、１～３μｍ程度の凹部および凸部を有している。そして、このような凹凸形状を基板が持っていても、上述したように、ドーパントの回り込みが発生する。
　テクスチャを形成した場合よりも、隙間領域等が少ないため、ドーパントの回り込み幅は、抑制されるが、矩形の凹凸を有する半導体基板３０１を用いた場合においても、実施の形態１から実施の形態３において説明した効果を得ることができる。
　光電変換素子３００は、図６から図１０に示す工程（ａ）～（ｏ）に従って製造される。
　この場合、工程（ｂ）において、アルカリ溶液を用いた半導体基板の異方性エッチングの時間を短く設定することによって、矩形の凹凸を有する半導体基盤３０１が作製される。つまり、ピラミッド形状のテクスチャが形成される前に異方性エッチングを停止し、矩形の凹凸を半導体基板の表面に形成する。
　なお、実施の形態４による光電変換素子は、光電変換素子１０から光電変換素子１００への変更、光電変換素子１０から光電変換素子１００Ａへの変更、光電変換素子１００，１００Ａから光電変換素子１００Ｂへの変更、および光電変換素子１０から光電変換素子２００への変更のいずれかの変更が光電変換素子３００に適用されたものであってもよい。
　実施の形態４におけるその他の説明は、実施の形態１から実施の形態３における説明と同じである。
　［実施の形態５］
　図３７は、実施の形態５による光電変換素子の構成を示す断面図である。図３７を参照して、実施の形態５による光電変換素子４００は、図１に示す光電変換素子１０の半導体基板１を半導体基板４０１に変えたものであり、その他は、光電変換素子１０と同じである。
　半導体基板４０１は、受光面（反射防止膜２が形成された表面）にテクスチャ構造を有し、裏面にフラット面を有する。
　半導体基板４０１についてのその他の説明は、半導体基板１の説明と同じである。
　光電変換素子４００においては、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、半導体基板４０１のフラット面に形成される。
　フラット面であっても、実際には、微小な凹凸が存在するため、上述したようにドーパントの回り込みが発生する。
　従って、光電変換素子４００においても、ｎ型非晶質半導体層４を形成し、その後、ｐ型非晶質半導体層５を形成することにより、ｐ型非晶質半導体層５の一部がｎ型非晶質半導体層４上に配置される構造を採用する。これによって、ボロンの回り込みによる特性低下を抑制できる。
　光電変換素子４００は、図６から図１０に示す工程（ａ）～（ｏ）に従って製造される。そして、工程（ｂ）において、半導体基板１’の一方の表面に保護膜（例えば、シリコン酸化膜）を形成し、半導体基板１’の他方の表面をアルカリ溶液を用いて異方性エッチングすることにより、半導体基板４０１を作製する。
　なお、実施の形態５による光電変換素子は、光電変換素子１０から光電変換素子１００への変更、光電変換素子１０から光電変換素子１００Ａへの変更、光電変換素子１００，１００Ａから光電変換素子１００Ｂへの変更、光電変換素子１０から光電変換素子２００への変更、および光電変換素子１０から光電変換素子３００への変更のいずれかの変更が光電変換素子４００に適用されたものであってもよい。
　実施の形態５におけるその他の説明は、実施の形態１から実施の形態４における説明と同じである。
　上記においては、半導体基板１，３０１，４０１は、ｎ型単結晶シリコンからなると説明したが、この発明の実施の形態においては、これに限らず、半導体基板１，３０１，４０１は、ｐ型単結晶シリコンからなっていてもよく、ｎ型多結晶シリコンまたはｐ型多結晶シリコンからなっていてもよい。
　半導体基板１，３０１，４０１がｐ型単結晶シリコンまたはｐ型多結晶シリコンからなる場合、保護膜８，１０５として負の固定電荷を有する誘電体膜（例えば、アルミニウムの酸化膜）を用いることが好ましい。これによって、少数キャリアである電子に対して電界を及ぼすことができ、半導体基板１，３０１，４０１における少数キャリアのライフタイムを長くできる。
　また、半導体基板１，３０１，４０１がｎ型多結晶シリコンまたはｐ型多結晶シリコンからなる場合、半導体基板１，３０１，４０１は、受光面、または受光面および裏面がドライエッチングを用いてハニカムテクスチャのようなテクスチャ構造に加工される。
　更に、上述した光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００においては、反射防止膜２，２０１が無くてもよく、反射防止膜２，２０１に代えて高濃度のｎ型ドーパントが拡散されたｎ+層を受光面に配置してもよく、半導体基板１，３０１，４０１と反射防止膜２，２０１との間にｎ+層を配置してもよい。
　なお、半導体基板１，３０１，４０１がｐ型の導電型を有する場合、ｎ+層に代えてｐ+層が用いられる。
　更に、上記においては、非晶質半導体層は、プラズマＣＶＤ法によって形成されると説明したが、この発明の実施の形態においては、これに限らず、非晶質半導体層は、ＣａｔＣＶＤ（触媒ＣＶＤ）法によって形成されてもよい。
　ＣａｔＣＶＤ（触媒ＣＶＤ）法を用いる場合、成膜条件は、例えば、基板温度：１００～３００℃、圧力：１０～５００Ｐａ、触媒媒体の温度（熱触媒体としてタングステンを用いた場合）：１５００～２０００℃、ＲＦパワー密度：０．０１～１Ｗ／ｃｍ2である。これによって、品質が高い非晶質半導体層を比較的低温、かつ、短時間で形成できる。
　上述した実施の形態１から実施の形態５においては、ｎ型非晶質半導体層４，１０１上に配置された電極６，１０３とｐ型非晶質半導体層５，１０２上に配置された電極７，１０４との両方およびギャップ領域Ｇ上に絶縁膜を含む保護膜８，１０５を形成した。しかし、この発明の実施の形態においては、これに限らず、絶縁膜を含む保護膜は、電極６，１０３および電極７，１０４の少なくとも一方の上と、ギャップ領域Ｇ上とに形成されていればよい。絶縁膜を含む保護膜が電極６，１０３および電極７，１０４の少なくとも一方の上と、ギャップ領域Ｇ上とに形成されていれば、電気的短絡および防湿性向上等の上記で記載した効果を得ることができるからである。より好ましくは、電極６，１０３および電極７，１０４の両方の上とギャップ領域Ｇ上とに保護膜が存在する。
　上述した実施の形態１から実施の形態４においては、ピラミッド形状のテクスチャまたは矩形の凹凸が表面に形成された半導体基板１，３０１上にｎ型非晶質半導体層４，１０１およびｐ型非晶質半導体層５，１０２を形成した光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００について説明し、実施の形態５においては、半導体基板４０１のフラット面上にｎ型非晶質半導体層４およびｐ型非晶質半導体層５を形成した光電変換素子４００について説明した。
　また、実施の形態１，３～５においては、ｐ型非晶質半導体層５の一部がｎ型非晶質半導体層４上に配置された光電変換素子１０，２００，３００，４００について説明し、実施の形態２においては、ｐ型非晶質半導体層５，１０２の全体がｎ型非晶質半導体層９上に配置された光電変換素子１００，１００Ａ，１００Ｂについて説明した。
　従って、この発明の実施の形態による光電変換素子は、半導体基板と、半導体基板の一方の面に形成されたパッシベーション膜と、パッシベーション膜上に形成され、リンを含有する第１の非晶質半導体層と、パッシベーション膜上に形成されるとともに半導体基板の面内方向において第１の非晶質半導体層に隣接して形成され、ボロンを含有する第２の非晶質半導体層とを備え、第２の非晶質半導体層の少なくとも一部は、第１の非晶質半導体層上に形成されていればよい。
　第２の非晶質半導体層の少なくとも一部が第１の非晶質半導体層上に形成されていれば、ボロンの回り込みによる特性低下を抑制できるからである。
　［実施の形態６］
　図３８は、この実施の形態による光電変換素子を備える光電変換モジュールの構成を示す概略図である。図３８を参照して、光電変換モジュール１０００は、複数の光電変換素子１００１と、カバー１００２と、出力端子１００３，１００４とを備える。
　複数の光電変換素子１００１は、アレイ状に配置され、直列に接続される。なお、複数の光電変換素子１００１は、直列に接続される代わりに、並列接続されてもよく、直列と並列を組み合わせて接続されてもよい。
　そして、複数の光電変換素子１００１の各々は、光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００のいずれかからなる。
　カバー１００２は、耐候性のカバーからなり、複数の光電変換素子１００１を覆う。カバー１００２は、例えば、光電変換素子１００１の受光面側に設けられた透明基材（例えば、ガラス等）と、光電変換素子１００１の受光面側と反対の裏面側に設けられた裏面基材（たとえば、ガラス、樹脂シート等）と、透明基材と裏面基材との間の隙間を埋める封止材（例えば、ＥＶＡ等）とを含む。
　出力端子１００３は、直列に接続された複数の光電変換素子１００１の一方端に配置される光電変換素子１００１に接続される。
　出力端子１００４は、直列に接続された複数の光電変換素子１００１の他方端に配置される光電変換素子１００１に接続される。
　上述したように、光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００は、絶縁性、防湿性および耐熱性に優れる。
　従って、光電変換モジュール１０００の絶縁性、防湿性および耐熱性を向上できる。
　なお、光電変換モジュール１０００に含まれる光電変換素子１００１の数は、２以上の任意の整数である。
　また、実施の形態６による光電変換モジュールは、図３８に示す構成に限らず、光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００のいずれかを用いる限り、どのような構成であってもよい。
　［実施の形態７］
　図３９は、この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。
　図３９を参照して、太陽光発電システム１１００は、光電変換モジュールアレイ１１０１と、接続箱１１０２と、パワーコンディショナー１１０３と、分電盤１１０４と、電力メーター１１０５とを備える。
　接続箱１１０２は、光電変換モジュールアレイ１１０１に接続される。パワーコンディショナー１１０３は、接続箱１１０２に接続される。分電盤１１０４は、パワーコンディショナー１１０３および電気機器１１１０に接続される。電力メーター１１０５は、分電盤１１０４および系統連系に接続される。
　光電変換モジュールアレイ１１０１は、太陽光を電気に変換して直流電力を発電し、その発電した直流電力を接続箱１１０２に供給する。
　接続箱１１０２は、光電変換モジュールアレイ１１０１が発電した直流電力を受け、その受けた直流電力をパワーコンディショナー１１０３へ供給する。
　パワーコンディショナー１１０３は、接続箱１１０２から受けた直流電力を交流電力に変換し、その変換した交流電力を分電盤１１０４に供給する。
　分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力および／または電力メーター１１０５を介して受けた商用電力を電気機器１１１０へ供給する。また、分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力よりも多いとき、余った交流電力を電力メーター１１０５を介して系統連系へ供給する。
　電力メーター１１０５は、系統連系から分電盤１１０４へ向かう方向の電力を計測するとともに、分電盤１１０４から系統連系へ向かう方向の電力を計測する。
　図４０は、図３９に示す光電変換モジュールアレイ１１０１の構成を示す概略図である。
　図４０を参照して、光電変換モジュールアレイ１１０１は、複数の光電変換モジュール１１２０と、出力端子１１２１，１１２２とを含む。
　複数の光電変換モジュール１１２０は、アレイ状に配列され、直列に接続される。なお、複数の光電変換モジュール１１２０は、直列に接続される代わりに、並列接続されてもよく、直列と並列を組み合わせて接続されてもよい。そして、複数の光電変換モジュール１１２０の各々は、図３１に示す光電変換モジュール１０００からなる。
　出力端子１１２１は、直列に接続された複数の光電変換モジュール１１２０の一方端に位置する光電変換モジュール１１２０に接続される。
　出力端子１１２２は、直列に接続された複数の光電変換モジュール１１２０の他方端に位置する光電変換モジュール１１２０に接続される。
　なお、光電変換モジュールアレイ１１０１に含まれる光電変換モジュール１１２０数は、２以上の任意の整数である。
　太陽光発電システム１１００における動作を説明する。光電変換モジュールアレイ１１０１は、太陽光を電気に変換して直流電力を発電し、その発電した直流電力を接続箱１１０２を介してパワーコンディショナー１１０３へ供給する。
　パワーコンディショナー１１０３は、光電変換モジュールアレイ１１０１から受けた直流電力を交流電力に変換し、その変換した交流電力を分電盤１１０４へ供給する。
　分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力以上であるとき、パワーコンディショナー１１０３から受けた交流電力を電気機器１１１０に供給する。そして、分電盤１１０４は、余った交流電力を電力メーター１１０５を介して系統連系へ供給する。
　また、分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力よりも少ないとき、系統連系から受けた交流電力およびパワーコンディショナー１１０３から受けた交流電力を電気機器１１１０へ供給する。
　太陽光発電システム１１００は、上述したように、絶縁性、防湿性および耐熱性に優れた光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００のいずれかを備えている。
　従って、太陽光発電システム１１００の絶縁性、防湿性および耐熱性を改善できる。
　図４１は、この実施の形態による光電変換素子を備える別の太陽光発電システムの構成を示す概略図である。
　この実施の形態による光電変換素子を備える太陽光発電システムは、図４１に示す太陽光発電システム１１００Ａであってもよい。
　図４１を参照して、太陽光発電システム１１００Ａは、図３９に示す太陽光発電システム１１００に蓄電池１１０６を追加したものである、その他は、太陽光発電システム１１００と同じである。
　蓄電池１１０６は、パワーコンディショナー１１０３に接続される。
　太陽光発電システム１１００Ａにおいては、パワーコンディショナー１１０３は、接続箱１１０２から受けた直流電力の一部または全部を適切に変換して蓄電池１１０６に蓄電する。
　パワーコンディショナー１１０３は、その他、太陽光発電システム１１００における動作と同じ動作を行う。
　蓄電池１１０６は、パワーコンディショナー１１０３から受けた直流電力を蓄電する。また、蓄電池１１０６は、光電変換モジュールアレイ１１０１の発電量および／または電気機器１１１０の電力消費量の状況に応じて、蓄電した電力を、適宜、パワーコンディショナー１１０３へ供給する。
　このように、太陽光発電システム１１００Ａは、蓄電池１１０６を備えているので、日照量の変動による出力変動を抑制できるとともに、日照のない時間帯であっても、蓄電池１１０６に蓄電された電力を電気機器１１１０に供給することができる。
　なお、蓄電池１１０６は、パワーコンディショナー１１０３に内蔵されていてもよい。
　また、実施の形態７による太陽光発電システムは、図３９，４０に示す構成または図４０，４１に示す構成に限らず、光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００のいずれかを用いる限り、どのような構成であってもよい。
　［実施の形態８］
　図４２は、この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。
　図４２を参照して、太陽光発電システム１２００は、サブシステム１２０１～１２０ｎ（ｎは２以上の整数）と、パワーコンディショナー１２１１～１２１ｎと、変圧器１２２１とを備える。太陽光発電システム１２００は、図３９，４１に示す太陽光発電システム１１００，１１００Ａよりも規模が大きい太陽光発電システムである。
　パワーコンディショナー１２１１～１２１ｎは、それぞれ、サブシステム１２０１～１２０ｎに接続される。
　変圧器１２２１は、パワーコンディショナー１２１１～１２１ｎおよび系統連系に接続される。
　サブシステム１２０１～１２０ｎの各々は、モジュールシステム１２３１～１２３ｊ（ｊは２以上の整数）からなる。
　モジュールシステム１２３１～１２３ｊの各々は、光電変換モジュールアレイ１３０１～１３０ｉ（ｉは２以上の整数）と、接続箱１３１１～１３１ｉと、集電箱１３２１とを含む。
　光電変換モジュールアレイ１３０１～１３０ｉの各々は、図４０に示す光電変換モジュールアレイ１１０１と同じ構成からなる。
　接続箱１３１１～１３１ｉは、それぞれ、光電変換モジュールアレイ１３０１～１３０ｉに接続される。
　集電箱１３２１は、接続箱１３１１～１３１ｉに接続される。また、サブシステム１２０１のｊ個の集電箱１３２１は、パワーコンディショナー１２１１に接続される。サブシステム１２０２のｊ個の集電箱１３２１は、パワーコンディショナー１２１２に接続される。以下、同様にして、サブシステム１２０ｎのｊ個の集電箱１３２１は、パワーコンディショナー１２１ｎに接続される。
　モジュールシステム１２３１のｉ個の光電変換モジュールアレイ１３０１～１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ接続箱１３１１～１３１ｉを介して集電箱１３２１へ供給する。モジュールシステム１２３２のｉ個の光電変換モジュールアレイ１３０１～１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ接続箱１３１１～１３１ｉを介して集電箱１３２１へ供給する。以下、同様にして、モジュールシステム１２３ｊのｉ個の光電変換モジュールアレイ１３０１～１３０ｉは、太陽光を電気に変換して直流電力を発電し、その
発電した直流電力をそれぞれ接続箱１３１１～１３１ｉを介して集電箱１３２１へ供給する。
　そして、サブシステム１２０１のｊ個の集電箱１３２１は、直流電力をパワーコンディショナー１２１１へ供給する。
　サブシステム１２０２のｊ個の集電箱１３２１は、同様にして直流電力をパワーコンディショナー１２１２へ供給する。
　以下、同様にして、サブシステム１２０ｎのｊ個の集電箱１３２１は、直流電力をパワーコンディショナー１２１ｎへ供給する。
　パワーコンディショナー１２１１～１２１ｎは、それぞれ、サブシステム１２０１～１２０ｎから受けた直流電力を交流電力に変換し、その変換した交流電力を変圧器１２２１へ供給する。
　変圧器１２２１は、パワーコンディショナー１２１１～１２１ｎから交流電力を受け、その受けた交流電力の電圧レベルを変換して系統連系へ供給する。
　太陽光発電システム１２００は、上述したように、絶縁性、防湿性および耐熱性に優れた光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００のいずれかを備えている。
　従って、太陽光発電システム１２００の絶縁性、防湿性および耐熱性を改善できる。
　図４３は、この実施の形態による光電変換素子を備える別の太陽光発電システムの構成を示す概略図である。
　この実施の形態による光電変換素子を備える太陽光発電システムは、図４３に示す太陽光発電システム１２００Ａであってもよい。
　図４３を参照して、太陽光発電システム１２００Ａは、図４２に示す太陽光発電システム１２００に蓄電池１２４１～１２４ｎを追加したものであり、その他は、太陽光発電システム１２００と同じである。
　蓄電池１２４１～１２４ｎは、それぞれ、パワーコンディショナー１２１１～１２１ｎに接続される。
　太陽光発電システム１２００Ａにおいては、パワーコンディショナー１２１１～１２１ｎは、それぞれ、サブシステム１２０１～１２０ｎから受けた直流電力を交流電力に変換し、その変換した交流電力を変圧器１２２１へ供給する。また、パワーコンディショナー１２１１～１２１ｎは、それぞれ、サブシステム１２０１～１２０ｎから受けた直流電力を適切に変換し、その変換した直流電力をそれぞれ蓄電池１２４１～１２４ｎへ蓄電する。
　蓄電池１２４１～１２４ｎは、サブシステム１２０１～１２０ｎからの直流電力量に応じて、蓄電した電力をそれぞれパワーコンディショナー１２１１～１２１ｎへ供給する。
　このように、太陽光発電システム１２００Ａは、蓄電池１２４１～１２４ｎを備えているので、日照量の変動による出力変動を抑制できるとともに、日照のない時間帯であっても、蓄電池１２４１～１２４ｎに蓄電された電力を変圧器１２２１に供給することができる。
　なお、蓄電池１２４１～１２４ｎは、それぞれ、パワーコンディショナー１２１１～１２１ｎに内蔵されていてもよい。
　また、実施の形態８による太陽光発電システムは、図４２，４３に示す構成に限らず、光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００のいずれかを用いる限り、どのような構成であってもよい。
　更に、実施の形態８においては、太陽光発電システム１２００，１２００Ａに含まれる全ての光電変換素子が実施の形態１～実施の形態５による光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００である必要はない。
　例えば、あるサブシステム（サブシステム１２０１～１２０ｎのいずれか）に含まれる光電変換素子の全てが実施の形態１～実施の形態５による光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００のいずれかであり、別のサブシステム（サブシステム１２０１～１２０ｎのいずれか）に含まれる光電変換素子の一部または全部が光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００以外の光電変換素子である場合も有り得るものとする。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　この発明は、光電変換素子、それを備えた太陽電池モジュールおよび太陽光発電システムに適用される。

Claims (7)

  1. 　半導体基板と、
    　前記半導体基板の一方の面に形成されたパッシベーション膜と、
    　前記パッシベーション膜上に形成され、リンを含有する第１の非晶質半導体層と、
    　前記パッシベーション膜上に形成されるとともに前記半導体基板の面内方向において前記第１の非晶質半導体層に隣接して形成され、ボロンを含有する第２の非晶質半導体層とを備え、
    　前記第２の非晶質半導体層の少なくとも一部は、前記第１の非晶質半導体層上に形成されている、光電変換素子。
  2. 　前記第１の非晶質半導体層上に形成された第１の電極と、
    　前記第２の非晶質半導体層上に形成された第２の電極とを更に備え、
    　前記第１の電極の前記第２の非晶質半導体層側の端から前記第２の電極の前記第１の非晶質半導体層側の端までの領域をギャップ領域としたとき、前記第２の非晶質半導体層は、少なくとも前記ギャップ領域において前記第１の非晶質半導体層上に形成されている、請求項１に記載の光電変換素子。
  3. 　前記パッシベーション膜、前記第１の非晶質半導体層および前記第２の非晶質半導体層は、前記半導体基板の凹凸形状が形成された面上に形成されている、請求項１または請求項２に記載の光電変換素子。
  4. 　前記凹凸形状は、ピラミッド状のテクスチャ形状である、請求項３に記載の光電変換素子。
  5. 　前記テクスチャ形状のサイズは、３０μｍ未満である、請求項４に記載の光電変換素子。
  6. 　前記第１および第２の非晶質半導体層の少なくとも一方は、膜厚減少領域を有し、
    　前記膜厚減少領域は、前記第１の非晶質半導体層または前記第２の非晶質半導体層の膜厚が最大である点を第１の点とし、前記第１の非晶質半導体層または前記第２の非晶質半導体層の面内方向において、膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点、または膜厚の変化率の符号が負から正に変化する点を第２の点としたとき、前記第１の非晶質半導体層または前記第２の非晶質半導体層の面内方向において、第１の点から第２の点までの領域である、請求項１から請求項５のいずれか１項に記載の光電変換素子。
  7. 　請求項１から請求項６のいずれか１項に記載の光電変換素子を備える太陽光発電システム。
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